JP2005182866A - 半導体試験装置、半導体試験方法、半導体製造方法、ならびに半導体メモリ - Google Patents

Abstract

【課題】 大容量メモリにおいても製造歩留まりの低下を防止することができる半導体製造技術を提供する。
【解決手段】 被試験メモリ７を試験するための試験パターンを生成し、被試験メモリ７に印加するアルゴリズミックパターン発生器１と、被試験メモリ７からの応答信号とアルゴリズミックパターン発生器１からの期待値とを比較する比較器３と、比較器３で比較された結果がフェイルした場合に、このフェイルしたメモリのアドレスを格納するフェイルアドレス取得部４と、フェイルしたアドレスを解析して救済すべきアドレスを算出するフェイルアドレス解析部５と、救済すべきアドレスを試験パターンに挿入して被試験メモリ７に印加する救済サイクルパターン生成部２とを有し、パッケージング後に被試験メモリ７の試験と救済処理とを行う半導体試験装置６を実現する。
【選択図】 図１

Description

本発明は、半導体メモリの製造技術に関し、特に、半導体メモリ、及びこの試験装置、試験方法及び製造方法に適用して有効な技術に関するものである。

近年、ＤＲＡＭを代表とするメモリの高速化、大容量化が進んでおり、高速化ではクロックに同期してメモリへのライト・リード動作を行うＳＤＲＡＭ（シンクロナスＤＲＡＭ）が主流となっている。最近では、クロックの立ち上がりエッジと、立ち下がりエッジの両方に同期してデータを出力するＤＤＲ（Double Data Rate）のＳＤＲＡＭがある。これにより、クロックの周波数を上げることなく、データ転送速度が２倍になり、現在の２６６Ｍｂｐｓ〜３３３Ｍｂｐｓからさらに高速な動作が可能となっている。

また、大容量化では、メモリアレイに単一のトランジスタのみを使用するＤＲＡＭの特徴により、２５６Ｍ、５１２Ｍビットからギガビットの大容量メモリが主流となりつつある。また、高速・大容量化の他に重要な要素となるのがメモリの低価格である。メモリの市場競争はデッドヒートの状態であり、各社、メモリの低価格化に重点をおいている。これらメモリを試験するための半導体試験装置では、メモリの高速・高集積化への対応とともに試験価格の低減が求められている。試験価格の低減にはメモリを試験する半導体試験装置の低価格化が必須であり、試験装置の低価格にはメモリ試験装置を構成するＬＳＩを高集積化し、装置を小型化することが有効である。

また、メモリの製造においては、メモリを構成するメモリセルに１つでも欠陥があるとメモリチップ全体が不良品とされるが、メモリの大容量化によりメモリチップ１つ当りに欠陥が発生する割合が多くなるため、大容量化によって製造歩留まりが低下し、メモリの低価格化が困難になる。そのため、通常ではメモリの製造時に本来使用するメモリセルの他に予め予備のメモリセル（冗長セル）を同一チップ内に生成しておき、欠陥となったメモリセルが発見された場合に予備のメモリセルに置き換える救済を行うことにより、歩留まりの低下を防止している。

この救済は、一般的に、半導体ウエハ状態におけるプローブ検査で欠陥アドレスを摘出し、この欠陥アドレスを冗長セルに置き換えることで行われる。例えば、特許文献１には、ＤＲＡＭなどのメモリの試験において、メモリの任意のアドレスに‘１’または‘０’のデータを書き込み、そのアドレスよりデータを読み出して、書き込みデータ（期待値）と比較してメモリが正常であるかを確認する。このとき、メモリに書き込んだデータとメモリから読み出したデータの比較結果が１つでも不一致の場合、メモリ全体として不良品と判定されるが、前記救済を行うために欠陥（フェイル）となったメモリセルの情報（ＦＢＭ：Fail Bit Map）を記憶しておく必要がある。このＦＢＭの情報は、被試験メモリを試験した結果としてフェイルメモリに格納される。
特開２００３−１３２６９７号公報

ところで、前述のように、救済は、一般的に、半導体ウエハ状態におけるプローブ検査で欠陥アドレスを摘出し、この欠陥アドレスを冗長セルに置き換えることで行われるが、試験対象となるメモリの大容量化に伴ってメモリチップ１つ当りに欠陥が発生する割合が多くなるため、大容量化によって製造歩留まりが低下する。

また、試験対象となるメモリの大容量化に伴ってメモリセルのアドレス情報も増大するため、前記特許文献１のようにＦＢＭの情報をフェイルメモリに格納する場合には、メモリテスタなどの半導体試験装置のフェイルメモリも被試験メモリに合わせて大容量化（例えば被試験メモリが５１２Ｍｂｉｔであればフェイルメモリも５１２Ｍｂｉｔ）しなければならない。このため、フェイルメモリの価格が増大し、半導体試験装置の価格も増大する。

さらに、半導体メモリを試験する際には、通常、試験するためのコスト（テストコスト）及び試験時間（テスト時間）を低減するため、多数のメモリが同時に試験（例えば６４個／試験装置）されるため、上記フェイルメモリも同時試験数と同様の大容量化が必要になり、さらに装置価格が増大する。

また、フェイルメモリに格納された情報はメモリを試験した結果（パス／フェイル情報）が格納されているため、フェイルしたアドレスを取り出すためには、フェイルメモリから全ての情報を読み出し、読み出したデータの値（例えば‘１’の場合はフェイル、‘０’の場合はパス）によって、不良となっているアドレス（フェイルアドレス）をコンピュータなどで算出する必要があるが、フェイルメモリの大容量化により、フェイルアドレスを算出するための処理時間も増大する。

以上により、半導体ウエハ状態におけるプローブ検査に基づいて、欠陥アドレスを冗長セルに置き換える救済処理では、半導体メモリの大容量化により、第１に製造歩留まりが低下する課題、第２に半導体試験装置の価格が増大する課題、第３に処理時間が増大する課題がある。

そこで、本発明の目的は、前記第１の課題を解決するために、半導体メモリの製造プロセスにおける救済処理工程の位置付けを工夫することで、大容量メモリにおいても製造歩留まりの低下を防止することができる半導体製造技術を提供することにある。

また、本発明の他の目的は、前記第２、第３の課題を解決するために、フェイルアドレスを取得して救済パターンを生成するまでの回路構成を工夫することで、大容量メモリにおいても半導体試験装置の低価格化および処理時間の短縮化を実現でき、ひいては半導体メモリの低価格化を実現することができる半導体製造技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、被試験メモリを試験するための試験パターンを生成し、被試験メモリに印加するアルゴリズミックパターン発生器と、被試験メモリからの応答信号とアルゴリズミックパターン発生器からの期待値とを比較する比較器と、比較器で比較された結果がフェイルした場合に、このフェイルしたメモリのアドレスを格納するフェイルアドレス取得部と、フェイルしたアドレスを解析して救済すべきアドレスを算出するフェイルアドレス解析部と、救済すべきアドレスを試験パターンに挿入して被試験メモリに印加する救済サイクルパターン生成部とを有し、被試験メモリの試験と救済処理とを行うことを特徴とした半導体試験装置を実現するものである。

さらに、本発明は、前記半導体試験装置を用いて、パッケージング状態での試験工程でメモリ試験と救済処理とを行う半導体試験方法、及び半導体製造方法を実現し、また前記半導体試験装置を用いてメモリ試験と救済処理とが行われる半導体メモリを実現するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、本発明によれば、パッケージング後に救済処理を行うことにより、大容量メモリにおいても製造歩留まりの低下を防止することができる。

また、本発明によれば、同一の半導体試験装置にて選別検査と救済処理とを行い、フェイルアドレス用のメモリ容量を低減できるので、半導体試験装置の低価格化および処理時間の短縮化を実現でき、ひいては半導体メモリの低価格化を実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
まず、図１を用いて、本発明の実施の形態１の半導体試験装置の構成の一例について説明する。図１は、本実施の形態の半導体試験装置の構成を示したものである。

本実施の形態の半導体試験装置６は、被試験メモリ７を試験するための試験パターンを生成し、被試験メモリ７に印加するアルゴリズミックパターン発生器１（ＡＬＰＧ：ALgorithmic Pattern Generator）、被試験メモリ７からの応答信号と、アルゴリズミックパターン発生器１からの期待値とを比較する比較器３、比較器３からの判定結果によってフェイルアドレスを格納するフェイルアドレス取得部４、フェイルアドレス取得部４に格納されたフェイルアドレスを解析して救済すべきアドレスを算出するフェイルアドレス解析部５、フェイルアドレス解析部５から出力された救済アドレスを救済サイクルに挿入して被試験メモリ７に印加する救済サイクルパターン生成部２から構成される。救済サイクルパターン生成部２は、アルゴリズミックパターン発生器１に含まれている。

この半導体試験装置６には、被試験メモリ７の救済可否の判定結果を表示するモニタ２４が電気的に接続されている。また、この半導体試験装置６で試験される被試験メモリ７も、半導体試験装置６に電気的に接続されている。この被試験メモリ７には、被試験回路８と救済回路９が内蔵されており、被試験回路８は試験対象となる複数のメモリセルからなるメモリ回路であり、救済回路９には、救済されたアドレスの値を格納しておく機能と、救済すべきアドレスが入力された場合に欠陥セルを冗長セルに置き換える機能を有する。

このように構成される被試験メモリ７を、半導体試験装置６で試験する場合には、試験順序に応じた規則的なアドレス、メモリに書き込む試験データ、書き込み・読み出し動作させるための制御信号を、アルゴリズミックパターン発生器１から被試験メモリ７に印加する。

まず、任意の１つのアドレスに対して書き込み制御信号（ライトコマンド）と共に‘１’または‘０’のデータを印加してメモリへの書き込みを行い、次に、書き込みを行った１つのアドレスに読み出し制御信号（リードコマンド）を印加すると、被試験メモリ７からデータが出力されるため、このデータを読み出して、先に書き込みを行ったデータと比較して一致（パス）または不一致（フェイル）であるかを判定する。これを被試験メモリ７の全てのアドレスに対して行い、メモリの良否判定（パス／フェイル判定）を行う。ここで、１つでも不一致（フェイル）となるアドレスがあった場合、通常、被試験メモリ７は、不良品として判定されるが、歩留まりの低下を防ぐための救済処理を行う場合、フェイルとなったアドレスの値をフェイルアドレス取得部４に記憶しておく。

前記背景技術で示したように、従来の半導体試験装置では、フェイルアドレスを記憶するために、大容量のフェイルメモリを有しており、被試験メモリの大容量化により、歩留まりが低下すると共に、装置価格及びフェイルアドレス解析の処理時間が増大する。これは、従来の半導体試験装置の場合、試験結果を解析するために、全てのフェイルアドレスを記憶しておくためである。

これに対して、本実施の形態による半導体試験装置６では、フェイルアドレス取得部４のフェイルアドレスメモリにフェイルしたアドレスの値を記憶させる。このフェイルアドレスメモリは、被試験メモリ７の容量より小さいものでよい。これは、メモリチップの物理的な配置の条件により、救済を行うための冗長セルを搭載する数には制限があり、実際には冗長セルの数は、メモリの容量に対して非常に少ないため、救済を目的とした場合には、全てのフェイルアドレスを記憶する必要がないためである。ＤＲＡＭメモリの場合、バンクアドレス（Ｂ）、ロウアドレス（Ｘ）、カラムアドレス（Ｙ）により、メモリセルの場所を決定しており、これらのアドレス値をフェイルアドレス取得部４に格納しておく。このとき、フェイルアドレス取得部４には、比較器３によってフェイル判定された場合のみ、フェイルしたアドレスの値がリアルタイムで格納される。

さらに、フェイルアドレス解析部５は、フェイルアドレス取得部４で格納されたフェイルアドレスを基に、実際に救済を行うべきアドレスの算出及び、被試験メモリ７から読み出した救済情報と比較して救済可否の判定を行う。

そして、救済サイクルパターン生成部２は、フェイルアドレス解析部５で出力された救済可否の判定結果と、救済アドレスにより、被試験メモリ７に印加する救済パターンを生成する。このとき、救済可否の判定結果で救済不可と出力された場合には、救済パターンの生成を行わない。以上により、被試験メモリ７の試験と共に救済を行うことが可能である。

次に、図２を用いて、本実施の形態による半導体試験装置において、被試験メモリにおけるメモリ領域の構成の一例について説明する。図２は、被試験メモリにおけるメモリ領域の構成を示したものである。

前述したように、被試験メモリ７のメモリ領域の設計においては、救済を目的とした場合に、全てのフェイルアドレスを記憶する必要がない。そこで、図２に示すように、メモリ領域２７において、冗長セル２６は、メモリセル２５が不良となった場合のみ、欠陥となったメモリセル２５を冗長セル２６に置き換えるため、不良とならない場合には使用されずに出荷される。そのため、冗長セル２６を多数個用意するとメモリの価格が上昇するため、通常では少量の冗長セル２６を搭載する。例えば、５１２Ｍｂｉｔの容量のメモリセルに対して３２ｂｉｔ程度、１Ｇｂｉｔの容量のメモリセルに対して６４ｂｉｔ程度の冗長セルを搭載しておく。

次に、図３を用いて、本実施の形態の半導体試験装置を適用したメモリ試験のフローの一例について説明する。図３は、メモリ試験のフローを示したものである。

メモリ試験の工程は、まず、前工程（Ｓ１）の終了後に、ウエハ状態でのプローブ検査を行い（Ｓ２）、ここで欠陥（フェイル）となったメモリセルに対して救済処理（１）を行う（Ｓ３）。その後、パッケージングし（Ｓ４）、このパッケージング状態で半導体を試験する選別検査を行う（Ｓ５）。このパッケージング後の選別試験でフェイルとなったメモリに対して救済処理（２）を行い（Ｓ６）、再度、選別検査を行う。その後、良品のメモリにマーキングを行い（Ｓ７）、製品として出荷する（Ｓ８）。

なお、前記Ｓ１の半導体製造の前工程においては、半導体ウエハに回路素子を作り込み、半導体ウエハ上で回路素子の電極と外部接続端子を電気的に接続する配線を形成し、半導体ウエハに保護膜を形成する各工程を経て、半導体ウエハをダイシングした後に、半導体ウエハの状態で半導体を試験する前記Ｓ２のプローブ検査が行われる。

このメモリ試験の工程において、メモリの容量が少ない場合には、パッケージング後の選別試験でフェイルとなるメモリが少なく、フェイルしたメモリを不良品として廃棄しても歩留まりに影響がなかったが、メモリが大容量になると、前記背景技術で示したように、メモリの大容量化によりメモリチップ１つ当りに欠陥が発生する割合が多くなるため、大容量化によって製造歩留まりが低下し、メモリの低価格化が困難になる。

そのため、本実施の形態のような半導体試験装置６によって、パッケージング後のメモリの選別試験と救済処理を行うと、歩留まりの低下を防ぐことができる。さらに、パッケージング後に選別試験と救済処理を行うことで、メモリの低価格化が実現できる。また、選別試験とパッケージング後の救済処理を本実施の形態の半導体試験装置６で行うことで、選別試験から救済処理、救済後の再選別試験が同一装置で可能になり、被試験メモリ７の取り外し中の作業を省略でき、さらにメモリの低価格化が可能となる。

次に、図４を用いて、本実施の形態の半導体試験装置による詳細な選別検査のフローの一例について説明する。図４は、詳細な選別検査のフローを示したものである。

選別検査（Ｓ５）は、主にバーンインテスト（Ｂ／Ｉ）（Ｓ１１）、ロングテスト（Ｓ１２）、ファンクションテスト（Ｓ１３）、ＤＣテスト（Ｓ１４）、タイミングテスト（Ｓ１５）で構成され、本実施の形態の半導体試験装置６は、Ｓ１３のファンクションテストとその後の救済処理（Ｓ６）に適用される。ファンクションテストは、被試験メモリ７を実際の速度で動作させたときの機能を試験するものであり、その後のＤＣテスト、タイミングテストでは、メモリのグレードを試験することが目的のため、ファンクションテストの結果によって救済処理を行うことが望ましい。

次に、図５を用いて、本実施の形態の半導体試験装置による詳細な選別検査と救済処理のフローの一例について説明する。図５は、詳細な選別検査と救済処理のフローを示したものである。

選別検査（メモリ試験）（Ｓ５）により、メモリを試験したパス／フェイル結果が判明し（Ｓ２１）、パスの場合、マーキングして（Ｓ７）、出荷される（Ｓ８）。

フェイルしたメモリについては、まず、フェイルしたメモリセルの数が救済可能数（メモリの製品毎に救済可能な数は異なる）に比べて少ないかの判定を行う（Ｓ２２）。ここで、フェイルした数が救済可能な数より多い場合（Ｎｏの場合）、このメモリは救済不可能と判定され、不良品として廃棄される（Ｓ２３）。フェイル数が救済可能な数より少ない場合（Ｙｅｓの場合）は、次に被試験メモリ７から救済情報を読み出すパターンを実行する（Ｓ２４）。この結果、被試験メモリ７より救済情報が読み出される。

救済情報とは、被試験メモリ７がウエハ状態でプローブ検査された結果、フェイルとなったメモリセルに対して救済を行った情報であり、救済された数及び救済されたアドレスが被試験メモリ７の救済回路９に格納されている。前述したように救済を行うための冗長セルの数はメモリの容量に比べて非常に少なく、ウエハ状態で一度救済された冗長セルは使用することができず、また、一度救済されたアドレス（冗長セルに置き換えられたアドレス）に対しても救済することができない。

従って、パッケージング後の試験でフェイルになったメモリであっても、救済可能な数が不足する場合や、既に救済されたアドレスが再度フェイルした場合には、救済処理を行っても良品とはならない。そのため、救済を行うために救済可否判定（Ｓ２５）を行う必要があり、これら救済可否判定を行った結果、（１）救済可能な数が不足する、（２）フェイルアドレスが救済済みアドレスと同じ、の場合には救済不可能と判定として、不良品となり廃棄される（Ｓ２３）。

また、救済可否判定（Ｓ２５）の結果、救済可能となったメモリに対しては、救済パターンを実行して救済を行い（Ｓ２６）、再度、選別検査が行われる（Ｓ５）。すなわち、救済可能と判定される場合は、（１）フェイルアドレス（ファイル数）が救済可能数に比べて少ない場合、（２）フェイルアドレスが救済済みアドレスと同じでない場合である。

ここで、救済情報の読み出し及び救済について被試験メモリ７の機能について説明する。まず、救済情報の読み出しには、被試験メモリ７の外部からテストモードにエントリするためのパターンを印加する。被試験メモリ７はテストモードエントリパターンが印加されると、救済回路９が活性化され、テストモードに切り替わる。次に、救済情報を読み出すためのコマンドを印加すると、被試験メモリ７から救済情報が出力される。これを、前述したように本実施の形態の半導体試験装置６で取り込み、救済可否判定処理を行う。

救済は、救済情報の読み出しと同様に、まず、被試験メモリ７の外部からテストモードにエントリするためのパターンを印加する。被試験メモリ７はテストモードエントリパターンが印加されると、救済回路９が活性化され、テストモードに切り替わる。次に、救済を行うコマンドと共に救済させるアドレスを印加すると、被試験メモリ７に内蔵された救済回路９により、欠陥セルを冗長セルに置き換えて救済を行う。

以上の処理により、本実施の形態の半導体試験装置６により、選別検査及び救済処理が可能となる。

次に、図６を用いて、本実施の形態の半導体試験装置に適用されるフェイルアドレス取得部の構成の一例について説明する。図６は、フェイルアドレス取得部の構成を示したものである。

フェイルアドレス取得部４は、フェイルアドレスメモリ１０、メモリコントローラ１１、フェイルアドレスカウンタ１８で構成される。このフェイルアドレス取得部４は、比較器３からの判定結果と、フェイルアドレスとを入力とし、判定結果がフェイルの場合のみフェイルアドレスメモリ１０にフェイルアドレスを格納する機能を持つ。

メモリコントローラ１１は、判定結果がフェイルの場合のみフェイルアドレスメモリ１０にフェイルアドレスを格納する許可信号（ライトイネーブル信号：ＷＥ）と、フェイルアドレスメモリ１０のメモリアドレスを出力し、フェイルアドレスメモリ１０の制御を行う。

フェイルアドレスカウンタ１８は、判定結果がフェイルとなる度にカウントアップを行い、フェイルアドレスの数をカウントする。このとき、フェイルアドレス数がフェイルアドレスメモリ１０の深さを超えた場合には、フェイル数が多いと判断し、カウントオーバーフロー信号（ＯＦ信号）を出力し、救済不可能とする。

フェイルアドレスメモリ１０は、前述したように被試験メモリ７の容量に比べて少ない容量でよく、例えば、バンク（ＢＡ）アドレス４ｂｉｔ、ロウ（Ｘ）アドレス１６ｂｉｔ、カラム（Ｙ）アドレス１６ｂｉｔの幅で、深さを１０２４とした場合、３６ｂｉｔ×１０２４＝３６８６４ｂｉｔ（約３７ｋｂｉｔ）となり、被試験メモリ７を５１２Ｍｂｉｔとした場合の容量に比べて非常に少ない容量でよいことがわかる。

ここで、図６のようなフェイルアドレス取得部４の構成とした場合、フェイルアドレスをリアルタイムで格納することが可能であるが、フェイルアドレスの値は被試験メモリ７にアクセスする毎（ライトとリード動作を行う毎）に格納されるため、同じアドレスが重複されて格納される。これは、メモリの試験においては、同じアドレスに対して複数回アクセスして試験を行うことが通常であるためである。特にＤＲＡＭにおいては、隣接したメモリセルによる影響（ビット間干渉）を試験するために、同一メモリセルへのアクセスが頻繁に行われる。フェイルアドレスメモリ１０に格納された重複アドレスは、フェイルアドレス解析部５によって、例えば試験パターン毎に同一アドレスを削除して圧縮される。この圧縮処理は、オンボードのプロセッサにより行ってもよい。

次に、図７を用いて、本実施の形態の半導体試験装置に適用される別のフェイルアドレス取得部の構成について説明する。図７は、別のフェイルアドレス取得部の構成を示したものである。

このフェイルアドレス取得部４ａは、アドレス比較器１２、フェイルアドレスメモリ１３、フリップフロップ１４、フェイルアドレス格納情報レジスタ１５で構成される。この構成は、前記図６の構成に比べてフェイルアドレスが重複して格納されない構成である。比較器３からの判定結果及びフェイルアドレスは、パイプラインで処理される。

まず、初段において、アドレス比較器１２により入力されたフェイルアドレスと、フェイルアドレスメモリ１３に格納されているアドレスとを比較する。フェイルアドレスメモリ１３には、メモリセル１個分のフェイルアドレスが格納でき（例えば、バンク（ＢＡ）アドレス４ｂｉｔ、ロウ（Ｘ）アドレス１６ｂｉｔ、カラム（Ｙ）アドレス１６ｂｉｔの幅で、深さが１の容量）、比較の結果、判定結果がフェイルでフェイルアドレスメモリ１３にアドレスが格納されていなければ格納し、既に格納されている場合には、格納情報と共にフリップフロップ１４でリタイミングされ、次段へ送る。

次段においても同様に、フェイルアドレスとフェイルアドレスメモリ１３に格納されているアドレスとを比較し、格納または次段へ送る。これら処理を、例えば１２８段行うと、重複されないフェイルアドレスを１２８個格納することができる。フェイルアドレスが１２８段まで格納されており、１２９段目のフェイルアドレスがある場合、フェイルアドレス格納情報レジスタ１５から、フェイル数が多いと判断し、カウントオーバーフロー信号（ＯＦ信号）を出力し、救済不可能とする。この場合のフェイルアドレスメモリ１３の容量の合計は、３６ｂｉｔ×１×１２８個＝４６０８ｂｉｔ（約４．６ｋｂｉｔ）となり、前記図６の構成の容量に比べてさらに少ない容量で実現できる。

上記、図６、図７に示したフェイルアドレス取得部４，４ａは、フェイルアドレスの格納と共に被試験メモリ７からの救済情報を格納する機能も備えており、前述したように被試験メモリ７にテストモードのパターンを実行し、被試験メモリ７からの救済情報を読み出してフェイルアドレス取得部４，４ａに格納する。このとき、救済情報を格納する場合には、判定結果によらず格納させる。

次に、図８を用いて、本実施の形態の半導体試験装置に適用される救済サイクルパターン生成部を含むアルゴリズミックパターン発生器の構成の一例について説明する。図８は、救済サイクルパターン生成部を含むアルゴリズミックパターン発生器の構成を示したものである。

アルゴリズミックパターン発生器１は、救済サイクルパターン生成部２、インストラクションメモリ１９、救済アドレスレジスタ２１で構成される。救済サイクルパターン生成部２には、セレクタ２０が含まれている。

救済サイクルパターン生成部２は、通常のメモリ試験を行う場合のアドレス出力と救済すべきアドレスとを切替えて出力させる機能を持つ。通常の試験パターンの生成時には、インストラクションメモリ１９からのアドレスを出力させ、救済を行う際の救済パターンの実行時には、インストラクションメモリ１９からのアドレス挿入命令に従って、セレクタ２０を切替えて、救済アドレスレジスタ２１に格納されている救済すべきアドレスを出力させる。ここで、救済アドレスレジスタ２１には、フェイルアドレス解析部５によって、救済可否判定の結果、救済可能と判断させた救済アドレスが格納される。

次に、図９を用いて、本実施の形態の半導体試験装置で被試験メモリの試験及び救済処理を行うときの画面の一例について説明する。図９は、被試験メモリの試験及び救済処理を行うときの画面を示したものである。

本実施の形態の半導体試験装置６では、被試験メモリ７の試験及び救済処理を行うときに、モニタ２４において、被試験メモリ７を試験した試験結果に加えて、被試験メモリ７が不良と判断された場合に、そのメモリが救済可能か否かの判断結果が表示される。例えば、図９に示すように、試験信号の各パターン１〜ｎによる被試験メモリＤＵＴ１〜ＤＵＴｎのパス（Ｐａｓｓ）、フェイル（Ｆａｉｌ）の試験結果、総合的（ＴＯＴＡＬ）な被試験メモリの試験結果と共に、救済可、救済不可、−（パス）の救済判定結果が表示される。救済可能と判断されたメモリは、救済処理を行い、再度試験を行って良品として出荷できる。

以上により、本実施の形態の半導体試験装置６によれば、少なくとも以下のいずれかの効果を得ることができる。

（１）パッケージング後に救済処理を行うことにより、大容量メモリにおいても製造歩留まりの低下を防止することができ、この結果、被試験メモリ７の製品価格を低減することができる。

（２）大容量メモリの試験においても、同一の半導体試験装置６にて、選別検査と救済処理が可能になり、この結果、半導体試験装置６の低価格化および処理時間の短縮化を実現することができる。

（３）フェイルアドレスを取得するメモリの容量を低減できるので、半導体試験装置６の小型化、低価格化を実現することができる。

（４）フェイルアドレスをリアルタイムに取得でき、容量を低減したことで、救済を行うための処理時間を短縮することができる。

（５）被試験メモリ７から救済情報を取得し、救済判定可否を行うことで、無駄な処理を排除でき、効率化を図ることができる。

（６）半導体試験装置６の低価格化により試験価格が低減できるので、被試験メモリ７の製品価格を低減することができる。

（実施の形態２）
図１０を用いて、本発明の実施の形態２の半導体試験装置の構成の一例について説明する。図１０は、本実施の形態の半導体試験装置の構成を示したものである。

本実施の形態の半導体試験装置６ａは、前記実施の形態１が被試験メモリ７を１個ずつ試験する場合の構成であるのに対して、被試験メモリ７を多数個同時に試験する場合の構成を示すものである。

すなわち、本実施の形態の半導体試験装置６ａは、１つの試験回路２２からなり、この試験回路２２は、アルゴリズミックパターン発生器１、フェイルアドレス解析部５、複数のデバイスコントローラ２３で構成され、アルゴリズミックパターン発生器１には救済サイクルパターン生成部２が含まれており、また各デバイスコントローラ２３には比較器３、フェイルアドレス取得部４が含まれている。また、この半導体試験装置６ａには、モニタ２４が接続されている。

この半導体試験装置６ａでは、アルゴリズミックパターン発生器１とフェイルアドレス解析部５を共通にし、被試験メモリ７の数（１〜ｎ）と同じ数（１〜ｎ）のデバイスコントローラ２３を搭載している。例えば、被試験デバイス７を６４個同時に試験する場合は、デバイスコントローラ２３を６４回路搭載する。

この半導体試験装置６ａの構成は、被試験デバイス７のフェイルアドレスを多数個同時に取得し（例えば６４個の被試験メモリ７のフェイルアドレスを６４回路のフェイルアドレス取得部４で同時に取得する）、フェイルアドレス解析部５では、６４個の被試験メモリ７のフェイルアドレス情報を被試験メモリ毎に順番に解析する。この解析されたフェイルアドレスは、救済アドレスとして救済サイクルパターン生成部２に出力し、救済サイクルパターン２では、被試験メモリ７に順番に救済パターンを印加する。

このとき、被試験メモリ毎に救済するアドレスが異なるため、救済パターンを印加しない被試験メモリ７に対応したデバイスコントローラ２３からは、救済パターンが出力されない。例えば、被試験メモリ７の１番目の救済を行う場合は、他の被試験メモリ７（２〜ｎ）には救済パターンが印加されない。

以上により、本実施の形態の半導体試験装置６ａによれば、前記実施の形態１と同様の効果に加えて、被試験メモリ７の試験と共に救済処理を多数個同時に行うことができる。

（実施の形態３）
図１１を用いて、本発明の実施の形態３の半導体試験装置の構成の一例について説明する。図１１は、本実施の形態の半導体試験装置の構成を示したものである。

本実施の形態の半導体試験装置６ｂは、前記実施の形態２と同様に、被試験メモリ７を多数個同時に試験する場合の構成において、試験回路２２ａを被試験メモリ７の数と同じ数だけ搭載した構成を示すものである。

すなわち、本実施の形態の半導体試験装置６ｂは、複数の試験回路２２ａからなり、各試験回路２２ａは、救済サイクルパターン生成部２を含むアルゴリズミックパターン発生器１、フェイルアドレス解析部５、比較器３、フェイルアドレス取得部４で構成される。

この半導体試験装置６ｂの構成は、被試験メモリ７のフェイルアドレスを多数個同時に取得することに加えて、フェイルアドレス解析部５でのフェイルアドレス解析と、救済サイクルパターン生成部２での救済パターン発生も同時に行う。

以上により、本実施の形態の半導体試験装置６ｂによれば、前記実施の形態１，２と同様の効果に加えて、フェイルアドレス解析と救済パターン発生を同時に行うことにより、救済処理も多数個同時にできるため、救済処理の時間をさらに短縮することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の実施の形態１の半導体試験装置を示す構成図である。 本発明の実施の形態１の半導体試験装置において、被試験メモリにおけるメモリ領域を示す構成図である。 本発明の実施の形態１の半導体試験装置を適用したメモリ試験を示すフロー図である。 本発明の実施の形態１の半導体試験装置による詳細な選別検査を示すフロー図である。 本発明の実施の形態１の半導体試験装置による詳細な選別検査と救済処理を示すフロー図である。 本発明の実施の形態１の半導体試験装置に適用されるフェイルアドレス取得部を示す構成図である。 本発明の実施の形態１の半導体試験装置に適用される別のフェイルアドレス取得部を示す構成図である。 本発明の実施の形態１の半導体試験装置に適用される救済サイクルパターン生成部を含むアルゴリズミックパターン発生器を示す構成図である。 本発明の実施の形態１の半導体試験装置で被試験メモリの試験及び救済処理を行うときの画面を示す説明図である。 本発明の実施の形態２の半導体試験装置を示す構成図である。 本発明の実施の形態３の半導体試験装置を示す構成図である。

符号の説明

１…アルゴリズミックパターン発生器、２…救済サイクルパターン生成部、３…比較器、４，４ａ…フェイルアドレス取得部、５…フェイルアドレス解析部、６，６ａ，６ｂ…半導体試験装置、７…被試験メモリ、８…被試験回路、９…救済回路、１０，１３…フェイルアドレスメモリ、１１…メモリコントローラ、１２…アドレス比較部、１４…フリップフロップ、１５…フェイルアドレス格納情報レジスタ、１８…フェイルアドレスカウンタ、１９…インストラクションメモリ、２０…セレクタ、２１…救済アドレスレジスタ、２２，２２ａ…試験回路、２３…デバイスコントローラ、２４…モニタ、２５…メモリセル、２６…冗長セル、２７…メモリ領域。

Claims (15)

1. 被試験メモリを試験するための試験パターンを生成し、前記被試験メモリに印加するアルゴリズミックパターン発生器と、
   前記被試験メモリからの応答信号と前記アルゴリズミックパターン発生器からの期待値とを比較する比較器と、
   前記比較器で比較された結果がフェイルした場合に、このフェイルしたメモリのアドレスを格納するフェイルアドレス取得部と、
   前記フェイルしたアドレスを解析して救済すべきアドレスを算出するフェイルアドレス解析部と、
   前記救済すべきアドレスを試験パターンに挿入して前記被試験メモリに印加する救済サイクルパターン生成部とを有し、
   前記被試験メモリの試験と前記被試験メモリの救済処理とを行うことを特徴とする半導体試験装置。
2. 請求項１記載の半導体試験装置において、
   前記アルゴリズミックパターン発生器は、前記被試験メモリの内部に格納されている救済情報を出力させるパターンを前記被試験メモリに印加し、
   前記フェイルアドレス取得部は、前記被試験メモリから出力された救済情報を格納し、
   前記フェイルアドレス解析部は、前記フェイルアドレス取得部に格納されている救済情報を読み出して救済可否の判定を行うことを特徴とする半導体試験装置。
3. 請求項２記載の半導体試験装置において、
   前記フェイルアドレス解析部は、前記フェイルアドレス取得部に格納されたフェイルしたアドレスの情報と、前記フェイルアドレス取得部に格納されている救済情報とによって救済の可否判定を行い、救済可能である場合には救済すべきアドレスを出力することを特徴とする半導体試験装置。
4. 請求項１記載の半導体試験装置において、
   前記フェイルアドレス取得部は、前記被試験メモリの試験中にフェイルとなったアドレスの値をリアルタイムに取得することを特徴とする半導体試験装置。
5. 請求項１記載の半導体試験装置において、
   前記フェイルアドレス取得部は、前記フェイルしたアドレスを格納するフェイルアドレスメモリを有し、
   前記フェイルアドレスメモリの容量は前記被試験メモリの容量より小さいことを特徴とする半導体試験装置。
6. 請求項１記載の半導体試験装置において、
   前記救済サイクルパターン生成部は、前記フェイルアドレス解析部から出力された救済すべきアドレスを、前記被試験メモリの内部で救済を行うための救済パターンのサイクル中に挿入し、これら挿入された救済パターンを前記被試験メモリに印加することを特徴とする半導体試験装置。
7. 請求項２記載の半導体試験装置において、
   前記被試験メモリの内部に格納されている救済情報は、半導体ウエハの状態で試験した結果がフェイルした場合に、このフェイルしたアドレスを救済したアドレスの情報を含むことを特徴とする半導体試験装置。
8. 請求項３記載の半導体試験装置において、
   前記被試験メモリの救済可否の判定結果を表示するモニタを有することを特徴とする半導体試験装置。
9. 請求項１乃至８のいずれか１項に記載の半導体試験装置を用い、
   前記半導体試験装置から出力された試験信号を前記被試験メモリに印加することにより、前記被試験メモリの試験を行うことを特徴とする半導体試験方法。
10. 請求項９記載の半導体試験方法において、
    前記被試験メモリを試験して取得されたフェイルしたアドレスの情報と、前記被試験メモリの内部に格納されている救済情報とによって救済の可否判定を行い、救済可能である場合には救済すべきアドレスを前記被試験メモリに印加することにより、前記被試験メモリの救済を行うことを特徴とする半導体試験方法。
11. 請求項１０記載の半導体試験方法において、
    前記救済の可否判定は、前記フェイルしたアドレスが救済可能数に比べて少ないかの判定と、前記フェイルしたアドレスが救済済みアドレスと同じでないかの判定とを行い、前記フェイルしたアドレスが救済可能数に比べて少ない場合、前記フェイルしたアドレスが救済済みアドレスと同じでない場合には救済可能と判定することを特徴とする半導体試験方法。
12. 半導体ウエハに回路素子を作り込む工程と、
    前記半導体ウエハ上で前記回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、
    前記半導体ウエハに保護膜を形成する工程と、
    前記半導体ウエハをダイシングする工程と、
    前記半導体ウエハの状態で半導体を試験する工程と、
    前記半導体ウエハをパッケージングする工程と、
    前記パッケージング状態で半導体を試験する工程とを有し、
    前記パッケージング状態で試験する工程は、請求項１乃至８のいずれか１項に記載の半導体試験装置によってメモリ試験と救済処理とを行うことを特徴とする半導体製造方法。
13. 請求項１２記載の半導体製造方法において、
    前記半導体試験装置により救済処理を行った後、再度、前記パッケージング状態で半導体を試験する工程を有することを特徴とする半導体製造方法。
14. 複数のメモリセルからなるメモリ回路と、
    欠陥のメモリセルを冗長のメモリセルに置き換える救済回路とを有し、
    前記救済回路は、半導体ウエハの状態で試験した結果がフェイルした場合に、このフェイルしたアドレスを救済したアドレスの情報を格納する手段を有し、
    パッケージング状態での試験時に、請求項１乃至８のいずれか１項に記載の半導体試験装置からの要求に応じて前記半導体ウエハの状態での前記救済したアドレスの情報を出力可能に構成されていることを特徴とする半導体メモリ。
15. 請求項１４記載の半導体メモリにおいて、
    前記パッケージング状態での試験時に良品と判定されたもの、または、前記パッケージング状態での試験時に救済可能と判定され、この救済処理を行った後に再度、前記パッケージング状態での試験時に良品と判定されたものであることを特徴とする半導体メモリ。

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