JP3972089B2 - 半導体メモリのテスト用ボードおよびテスト方法並びに製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのテスト用ボードおよび半導体メモリのテスト方法並びに製造方法に関し、特にＡＬＰＧ（アルゴリズミック・メモリ・パターン・ジェネレータ）を用いたテスト回路と被テストデバイスとしての半導体メモリを装着するためのソケットを搭載したテスト用ボードとそれを用いたテスト方法および製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ＲＡＭ（ランダム・アクセス・メモリ）などの半導体メモリの検査は、メモリテスタと呼ばれるテスト装置により実施されている。メモリテスタはテストパターン（アドレスとデータ）を発生し、テストされるべき半導体メモリに前記テストパターンを供給して、半導体メモリのメモリセルに書き込みを行なう。その後、メモリセルに書き込まれたデータがメモリテスタによって読み出され、読み出されたデータがメモリテスタ内で期待値と比較され、一致したか否か判定することで半導体メモリの診断が行われる。
【０００３】
ところで、半導体メモリの製造から出荷までは、一般に、図１１に示されているような手順に従って行なわれている。すなわち、半導体製造プロセスによって複数の半導体メモリがウェハ上に形成された後、先ずこのウェハ状態で各メモリのパッドにプローブを当ててテスト信号の入出力を行なって検査するプローブ検査が行なわれる（ステップＳ１１）。そして、その検査結果に基づいて救済可能なものと救済不可能なものに分けられ、救済可能なものに関しては各メモリに設けられている救済回路（冗長回路）を使用して不良ビットを予備メモリセルに置き換える処理が行なわれる（ステップＳ１２）。
【０００４】
次に、複数の半導体メモリが形成されたウェハが、それぞれのチップに切断され、樹脂などにより封入されてパッケージに組立てられる（ステップＳ１３）。そして、パッケージとして組み立てられた半導体メモリがバーンイン装置により高温下での試験（バーンインテスト）と、動作周波数の低いクロック等の信号による低速での動作試験（ロングテスト）が行なわれ、その試験結果に基づいて動作不安定な製品が除去される（ステップＳ１４，Ｓ１５）。
【０００５】
それから、高速のメモリテスタにより、直流電圧を印加して所望の直流電圧特性を有しているか検査するＤＣテスト、本来の動作周波数の信号によって通常の動作速度で回路が正常に動作するか検査するファンクションテスト、セットアップ時間やホールド時間が設計仕様を満足しているか検査するタイミングテストが順次実行される（ステップＳ１６，Ｓ１７’，Ｓ１８）。
【０００６】
そして、良品とされたもののみを用いてメモリモジュールが組立てられ、そのモジュールがコンピュータのマザーボード等に搭載されて実機による選別試験が行なわれ、正常に動作すると判定されたものだけが製品として出荷される（ステップＳ１９，Ｓ２０’）。
【０００７】
【発明が解決しようとする課題】
上述のような従来技術にあっては、メモリテスタを用いて行なわれるテストの項目数が多いため、テスト時間が長くなったりテストに要するコストが高くなるという問題点があった。すなわち、メモリテスタによるテストは、バーンインなどの装置に比べて同時にテストできるメモリの数が非常に少ないため、限られた台数のメモリテスタですべてのメモリをテストしようとすると時間が非常に長くなるとともに、短時間にテストを終了させようとするとメモリテスタの台数を増やさなくてはならないため設備コストが非常に高くなってしまう。
【０００８】
さらに、テスタによるテストは所定のアルゴリズムに従った規則性のあるテストパターンによるテストであるため、テスタによるテストで良品と判定されたメモリであってもその後にランダムなテストパターンによるテストによって不良が検出されることがある。そのため、従来のテスタを用いたテスト方法にあっては、せっかく高価なテスタを用いてテストを行なってもモジュールに組み立てた後に再度実機においてランダムなテストパターンによるテストを行なわざるを得ないという不具合がある。
【０００９】
一方、所定のアルゴリズムに従ってメモリのテストパターンを生成するＡＬＰＧと呼ばれるテストパターン生成器などからなるテスト回路をメモリチップに搭載して自分自身でメモリアレイの検査を行なえるように構成することによって、メモリテスタの使用頻度を減らすことができるようにした発明が提案されている（国際公開ＷＯ９８／４７１５２）。しかしながら、この先願発明のように、メモリチップにＡＬＰＧを搭載した場合には、ＡＬＰＧ自身の不良により歩留まりが低下したり、チップサイズが増大するという不都合がある。
【００１０】
なお、前記先願発明の明細書中には、同様の構成のテスト回路をメモリチップとは別個の半導体集積回路として構成し、それとメモリチップとを基板上に搭載することにより、メモリモジュールに組み立てた状態においても自己テストが実現できることが開示されている。ただし、この先願公報においても、ランダムなパターンによるテストについては全く開示されていない。
【００１１】
この発明の目的は、テストに使用する高速・高機能のテスタの台数を減らし設備コストを低減することが可能な半導体メモリのテスト用ボードおよびテスト方法並びに製造方法を提供することにある。
【００１２】
この発明の他の目的は、テストに要する時間を短縮することができる半導体メモリのテスト用ボードおよびテスト方法並びに製造方法を提供することにある。
【００１３】
この発明のさらに他の目的は、メモリチップの歩留まりを低下させたりチップサイズを増大させることがなく半導体メモリのテストを行なえるテスト用ボードおよびテスト方法並びに製造方法を提供することにある。
【００１４】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１６】
すなわち、被テストデバイスとしての半導体メモリを装着するためのソケットを搭載したテスト用ボードにＡＬＰＧを用いたテスト回路を搭載し、このテスト回路にはランダムパターンを発生するためのデータテーブルを格納する揮発性メモリを設け、ＡＬＰＧで発生した規則性のあるテストパターンによるテストの他に前記データテーブルを用いた規則性のないテストパターンによるテストを行なえるようにしたものである。
【００１７】
より具体的には、テスト対象となる半導体メモリが装着可能な複数個のソケットと、所定のアルゴリズムに従って前記半導体メモリの検査のためのアドレスとデータを生成するテスト回路と、該テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記テスト回路と前記端子を電気的に接続する配線とが形成されてなるテスト用ボードにおいて、前記テスト回路に、規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと、該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とを設けたものである。
【００１８】
上記した手段によれば、テスト対象の半導体メモリを装着するソケットを有するテスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえるとともに、前記テスト回路によって規則性のないテストパターンによるテストも行なえるため、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができるようになる。また、テスト内容に応じて最適なデータを揮発性メモリに記憶させて効率のよいテストを行なうことができる。
【００１９】
望ましくは、前記テスト回路は、前記データ生成手段により生成されたデータを保持するバッファメモリと、該バッファメモリに記憶されているデータと前記ソケットに装着された半導体メモリから読み出されたデータとを比較して一致または不一致を検出する比較判定回路を備えるようにする。これにより、外部の制御装置はテスト回路により半導体メモリに書き込まれたデータを読み出して期待値と比較判定することなく、ボード上のテスト回路から比較判定結果を得ることができる。
【００２０】
また、テスト対象となる半導体メモリが装着可能な複数個のソケットと、所定のアルゴリズムに従って前記半導体メモリの検査のためのデータとアドレスを生成するテスト回路と、該テスト回路で生成されたデータを保持するバッファメモリおよび該バッファメモリに記憶されているデータと前記ソケットに装着された半導体メモリから読み出されたデータとを比較して一致または不一致を検出する比較判定回路を備えたバッファ回路と、前記テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記バッファ回路と前記テスト回路と前記端子とを電気的に接続する配線が形成されてなるテスト用ボードにおいて、前記テスト回路には、規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと、該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とを設けるようにしてもよい。
【００２１】
上記した手段によれば、テスト対象の半導体メモリを装着するソケットを有するテスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえるとともに、前記テスト回路によって規則性のないテストパターンによるテストも行なえるため、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができるようになる。しかも、外部の制御装置はテスト回路により半導体メモリに書き込まれたデータを読み出して期待値と比較判定することなく、ボード上のテスト回路から比較判定結果を得ることができる。さらに、テスト対象の半導体メモリにテスト回路を内蔵させる必要がないため、メモリチップの歩留まりを低下させたりチップサイズを増大させることがなく半導体メモリのテストを行なえる。
【００２２】
また、望ましくは、前記テスト回路には、前記不揮発性メモリから次に読み出すデータのアドレスを順次出力するデータ指示手段を設ける。これにより、不揮発性メモリから容易に次のデータを読み出すことができるとともに、データ指示手段から出力されるアドレスの順序を変更することで不揮発性メモリから読み出されるデータのランダム性を高めることができる。
【００２３】
さらに、前記テスト回路には、前記ソケットに装着された半導体メモリに供給されるアドレスを生成するアドレス生成部と、前記ソケットに装着された半導体メモリに供給されるデータを生成するデータ生成部と、前記アドレス生成部と前記データ生成部を制御して所定のアルゴリズムに従ったテストパターンを順次出力させる制御部とを設ける。これにより、テスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえ、テストに要するコストを低減することができるとともに、多数の半導体メモリを同時にテストできるためテストに要する時間を短縮することができる。
【００２４】
また、前記制御部は、複数の制御コードからなるプログラムを記憶するメモリと、該メモリから読み出すべき制御コードを指定するアドレスを生成するプログラムカウンタとを有するようにする。これにより、前記アドレス生成部と前記データ生成部を制御して効率良く所定のアルゴリズムに従ったテストパターンを生成させることができる制御部を構成することができる。
【００２５】
さらに、前記制御コードからなるプログラムを記憶するメモリは揮発性のメモリにより構成する。これにより、内容の異なるテストを行なう度にプログラムを転送することによってプログラムを記憶するメモリの記憶容量を小さくすることができるとともに、より効率の良いプログラムや新たなテストが開発された場合に、修正および追加が容易に行なえるようになる。
【００２６】
また、前記データ生成部は、前記揮発性メモリから読み出されたデータに対して演算処理を行なう演算手段と演算結果を保持するレジスタとからなる２以上のデータ演算系と、各データ演算系により処理されたデータのいずれかを選択して出力するデータ選択手段とを備えるようにする。これにより、２つのデータ演算系の並列処理により高速でテスト用のデータを生成することができる。
【００２７】
また、望ましくは、前記データ演算系には、各々前記レジスタに保持されたデータを前記演算手段にフィードバックする経路を設けるようにする。これにより、一度使用したデータを演算手段にフィードバックして演算することによりデータを変化させることができるため、予め揮発性メモリに記憶しておくデータが少なくてもより多くのランダムなデータを生成することができるようになる。
【００２８】
さらに、前記データ指示手段は、前記揮発性メモリから読み出すべきデータを指定するアドレスを保持するメモリを備え、該メモリは揮発性のメモリにより構成する。これにより、テスト内容に応じてデータを読み出す順序を変更することができ、効率の良いテストを行なうことができる。
【００２９】
また、本出願に係る半導体メモリのテスト方法の発明は、ウェハ上に形成された複数の半導体メモリチップに対してウェハ状態でテストを行なう第１のテスト工程と、前記ウェハから切り出されパッケージに封入された半導体メモリを高温下でテストする第２のテスト工程と、複数個のソケットと所定のアルゴリズムに従って前記半導体メモリの検査のためのアドレスとデータを生成するテスト回路と、該テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記テスト回路と前記端子を電気的に接続する配線とが形成され、前記テスト回路には規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とが設けられているテスト用ボードの前記ソケットに、前記第２のテスト工程後の半導体メモリを装着して前記テスト回路によるテストを行なう第２のテスト工程とを含むようにしたものである。
【００３０】
上記した手段によれば、テスト対象の半導体メモリを装着するソケットを有するテスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえるとともに、前記テスト回路によって規則性のないテストパターンによるテストも行なえるため、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができるようになる。
【００３１】
また、望ましくは、前記第３のテスト工程は、前記第２のテスト工程で用いられた装置と同一の装置を用いて行なうようにする。これにより、新たなテスト装置を開発することなく、従来のテスト装置をそのまま利用することができ、検査のための設備コストを低減することができる。
【００３２】
本出願に係る半導体メモリの製造方法の発明は、ウェハ上に形成された複数の半導体メモリチップに対してウェハ状態でテストを行なう第１のテスト工程と、前記ウェハから前記各半導体メモリチップを切り出す工程と、切り出された半導体メモリチップをパッケージに封入する工程と、パッケージに封入された半導体メモリを高温下でテストする第２のテスト工程と、複数個のソケットと所定のアルゴリズムに従って前記半導体メモリの検査のためのアドレスとデータを生成するテスト回路と、該テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記テスト回路と前記端子を電気的に接続する配線とが形成され、前記テスト回路には規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とが設けられているテスト用ボードの前記ソケットに、前記第２のテスト工程後の半導体メモリを装着する工程と、前記テスト用ボードをテスト装置へ装着する工程と、前記テスト装置および前記テスト回路によるテストを行なう第３のテスト工程とを含むようにしたものである。
【００３３】
上記した手段によれば、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができ、製造コストを大幅に低減することができるとともに製品出荷までの所要時間を大幅に短縮できるようになる。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１には、本発明を、複数の半導体メモリを搭載してテスト装置に入れて同時にテストを行なえるようにするためのテスト用ボードに適用した場合の概略構成が示されている。
【００３５】
図１において、符号１００はプリント配線基板からなるテスト用ボード、１３０はテストされる半導体メモリなどの被テストデバイスが接続されるソケット、１１０はＡＬＰＧを内蔵し前記被テストデバイスに対するテストパターンを生成するテスト回路、１２０はテスト回路１１０で生成されたテストパターンを保持しつつ被テストデバイスに書込みを行なうとともに書き込んだデータを被テストデバイスから読み出して保持していたデータと比較して一致／不一致の判定を行ない判定結果を保持するバッファＬＳＩである。
【００３６】
図１に示されているように、この実施例のテスト用ボード１００においては、ボードの一辺中央に半導体集積回路化された前記テスト回路１１０が配置されているとともに、バッファＬＳＩ１２０が３列設けられ、各列のバッファＬＳＩ１２０の両側に被テストデバイスが接続されるソケット１３０が１列ずつ計６列配置されている。そして、各列のバッファＬＳＩ１２０には両側の被テストデバイスが１：２の関係で接続されているとともに、各列のバッファＬＳＩ１２０はテスト用ボード１００上に形成されたプリント配線１４０を介してテスト回路１１０と接続されている。
【００３７】
なお、図１においては、図示の都合上、ソケット１３０が６列×３行に配置された例が示されているが、実際のテスト用ボードでは例えば８列×８行のように数１０個あるいは数１００個単位でテストが行なえるように構成される。また、図示しないが、テスト用ボード１００の一辺（図では上辺）には接続端子列が形成され、この接続端子列が図示しないテスタの恒温槽内に設けられているコネクタ（スロット）に挿入されて、インタフェース回路２１０を介してバーンイン装置のようなテスト装置２００側の制御装置とボード上のテスト回路１１０との間で信号の送受信が可能に構成される。さらに、テスト用ボード１００の前記接続端子列の近傍には、被テストデバイスをサージ電圧などから保護するための抵抗や容量、ヒューズなどからなるデバイス保護回路が設けるようにしても良い。
【００３８】
そして、上記のように構成されたテスト用ボード１００は、図２に示すように、テスト装置２００の恒温槽に例えば５０枚のような単位で実装されて、例えば１２５℃のような温度の下で同時にテストが行なわれる。このテスト装置としては、バーンイン装置を使用することができる。なお、図１のテスト用ボードでは、ＡＬＰＧを有するテスト回路１１０とバッファメモリを有するバッファＬＳＩ１２０とが別々の半導体チップに形成されている場合を示したが、これらを１つの半導体チップとして構成しても良いし、３個以上の半導体チップで構成するようにしても良い。
【００３９】
図３には、前記テスト用ボード１００上に設けられたテスト回路１１０およびバッファＬＳＩ１２０の一実施例の概略構成が示されている。
【００４０】
テスト回路１１０は、ボード外部のテスト装置２００のＣＰＵ２１１との間で信号の送受信を行なうインタフェース回路１１１と、所定のアルゴリズムに従って被テストデバイスのテストパターンを生成するＡＬＰＧ１１２とを備えており、１つの半導体チップ上に半導体集積回路として構成されている。そして、この実施例のＡＬＰＧには、ランダムなテストパターンの生成に利用されるデータを記憶するデータテーブル２２０が設けられている。なお、前記テスト回路１１０以外に、このテスト回路を制御するＣＰＵ２１１もテスト用ボード１００上に設けるようにしても良い。
【００４１】
バッファＬＳＩ１２０は、ＡＬＰＧ１１２により生成されたテストパターン（アドレスとデータ）を保持するバッファメモリ１２１と、被テストデバイス３００から読み出されたデータと前記バッファメモリ１２１に保持されているデータ（期待値）とを比較し一致しているか判定する比較判定回路１２２と、前記バッファメモリ１２１にＡＬＰＧから出力されたテストパターンを順次取り込むためのアドレスを生成するアドレスカウンタ１２３と、ＡＬＰＧ１１２により生成されたテストパターンを被テストデバイス３００に供給して書込みを行なったり被テストデバイス３００から書込みデータを読み出すための制御をしたり、前記バッファメモリ１２１や比較判定回路１２２、カウンタ１２３を制御したりする制御回路１２４等を備えている。
【００４２】
なお、バッファメモリ１２１には、テストパターンの他、比較判定回路１２２による比較結果も保持される。この実施例では、バッファメモリ１２１に保持されている比較結果はテスト回路１１０を介してボード外部のテスト装置２００のＣＰＵ２１１が読み出すように構成されているが、例えば図１に破線で示すような配線１５０を設けて外部のテスト装置が直接バッファメモリ１２１の内容を読み出せるようにテスト用ボードを構成してもよい。
【００４３】
図４には、前記テスト回路１１０に設けられているＡＬＰＧ１１２の一実施例が示されている。
【００４４】
図４のＡＬＰＧは、半導体メモリのテストパターンを発生するものであり、所定のテストパターン生成アルゴリズムに従って記述された複数のマイクロ命令群からなるマイクロプログラムが格納された命令メモリ２２１と、該命令メモリ２２１から読み出されるべきマイクロ命令の命令アドレスを指定するプログラムカウンタ２２２と、前記命令メモリ２２１から読み出されたマイクロ命令内の順序指示コードに従ってプログラムカウンタ２２２が出力する次アドレスを制御する次アドレス制御部２２３と、前記命令メモリ２２１から読み出されたマイクロ命令内のアドレス制御コードに従って被テストメモリに対するアドレスを生成するアドレス演算部２２４と、前記データテーブル２２０から読み出すデータの位置を示すデータポインタ２２５と、命令メモリ２２１より読み出されたマイクロ命令のデータ制御コードや前記データテーブル２２０から読み出されたデータに従ってライトデータを生成するデータ演算回路２２６等により構成される。
【００４５】
ＡＬＰＧにおける命令メモリ２２１は一般にはマスクＲＯＭ（リード・オンリ・メモリ）などの不揮発性メモリにより構成されることが多いが、この実施例における命令メモリ２２１はスタティック型ＲＡＭ（ランダム・アクセス・メモリ）やダイナミック型ＲＡＭなどの揮発性メモリにより構成されている。従って、マーチング試験やオール「０」判定試験、オール「１」判定試験、Ｎ2乗パターン試験（もしくはギャロッピング試験）などの試験の実施に先立って、各試験のためのテストパターン生成用のマイクロプログラムがその都度外部の制御装置２００から命令メモリ２２１へ転送される。
【００４６】
命令メモリ２２１がＲＡＭで構成されていることにより、試験の種類が代わる毎に、それに応じたプログラムを命令メモリ２２１へ転送して試験を順次実行することにより、命令メモリ２２１の容量は比較的小さくて済むとともに、より効率の良いプログラムやアルゴリズムが開発された場合に変更が容易でかつコストもかからなくて済むという利点がある。
【００４７】
また、実施例のＡＬＰＧには、ジャンプ命令等によるループの繰返し回数を計数するループカウンタ２２７や時間管理用のタイマ２２８などが設けられる。規則的なテストパターンを生成する場合、マイクロプログラムを構成する幾つかの命令をメモリの先頭アドレスから最終アドレスまで何度も繰り返し実行されるので、その繰返し数を計数するのに前記ループカウンタ２２７が用いられる。タイマ２２８は、例えばＡＬＰＧで生成されたテストパターンにより書込みが行なわれた被テストデバイスからバッファＬＳＩによりデータの読出しと判定が行なわれる時間すなわちＡＬＰＧの待ち時間を計時したりするのに使用される。被テストデバイスの外部制御信号であるチップイネーブル信号ＣＥやライトイネーブル信号ＷＥなどは、命令メモリ２２１により所定のタイミングで生成される。
【００４８】
なお、命令メモリ２２１やアドレス演算部２２４、データ演算部２２６などからなるＡＬＰＧによるマーチング試験などの規則性のあるテストパターンの生成方法は前述の国際公開ＷＯ９８／４７１５２号などにおいて公知であり、本実施例のＡＬＰＧによる規則性のあるテストパターンの生成方法は公知の方法と同様であるので、詳しい説明は省略する。
【００４９】
従来のＡＬＰＧにはなく本実施例において設けられたデータテーブル２２０には、ＡＬＰＧにより生成される規則的なテストパターンでは検出されにくい不良を検出するのに有効なデータが格納されており、データポインタ２２５がデータテーブル２２０から読み出すデータの位置をランダムに指定することにより、ランダムなテストデータが生成される。
【００５０】
図５には、前記データテーブル２２０の周辺回路とデータ演算部２２６の具体的な構成例が示されている。
【００５１】
データテーブル２２０は、例えば２５６ワードのような記憶容量を有するデュアルポートＲＡＭからなり、一方のポート（低速側ポート）には外部のＣＰＵからのデータCPU-DATAが、また他方のポート（高速側ポート）にはマルチプレクサＭＵＸ１を介してデータ演算部２２６からのフィードバックデータが入力可能にされ、データテーブル２２０の高速側ポートから読み出されたデータはデータ演算部２２６に供給されるように構成されている。
【００５２】
また、データテーブル２２０の一方のポートは外部のＣＰＵからのアドレスRAM-ADRSおよびイネーブル信号DTWEBにより制御され、また他方のポートはマルチプレクサＭＵＸ２を介して命令メモリ２２１またはデータポインタ２２５から供給されるアドレスDT-ADRまたはTBL-ADRおよび命令メモリ２２１からのイネーブル信号DTWEAにより制御される。マルチプレクサＭＵＸ１，ＭＵＸ２は命令メモリ２２１からの制御信号DTWD-CMD，DTADR-CMDにより切り替えられる。
【００５３】
このデータテーブル２２０には、マーチング試験など規則的なテストパターンでは検出が困難な不良を検出するのに最適なデータが、テスト開始前に予め外部のＣＰＵによって格納される。すなわち、データテーブル２２０に格納するデータは、ランダムなデータではあるが全く任意のデータというわけではなく、規則的なテストパターンでは検出が困難な不良であっても、ある特定のビットパターンのデータを利用して被テストメモリにランダムに書き込むことにより検出率が高くなることが経験的に分っているので、そのようなデータをデータテーブル２２０に格納しておくのが望ましい。
【００５４】
また、このデータテーブル２２０は、予め初期値として２５６ワードがすべて書き込まれるのではなく、初期値を格納する領域と後述のデータ演算部２２６で生成されたデータがフィードバックされて書込まれる領域とに分けて使用するようにされる。データテーブル２２０がＲＡＭで構成されていることにより、試験の種類が代わる毎に、それに好適なデータをデータテーブル２２０へ書き込むことにより、データテーブル２２０の容量は比較的小さくて済むとともに、より検出率の高いデータが見つかった場合に変更が容易でかつコストもかからなくて済むという利点がある。
【００５５】
上述したようにテスト開始前に外部のＣＰＵによって格納されたデータテーブル２２０のデータは、ランダムテスト時にマルチプレクサＭＵＸ２を介して供給される命令メモリ２２１から供給されるアドレスDT-ADRまたはデータポインタ２２５から供給されるアドレスTBL-ADRによって読み出される。なお、このデータテーブル２２０には、ランダムテストに使用されるデータのみならず、マーチング試験など規則的なテストで使用される初期値を格納しておくようにすることも可能である。
【００５６】
データ演算部２２６は、前記データテーブル２２０から読み出されたデータおよびフィードバックされたデータを演算処理する２つのデータ演算系２２６Ａ，２２６Ｂを備えている。２つのデータ演算系２２６Ａ，２２６Ｂは同一構成を有するので、このうち一方のデータ演算系２２６Ａについて説明する。データ演算系２２６Ａは、データテーブル２２０から読み出されたデータおよびフィードバックされたデータに対して任意の論理演算を行なう演算論理ユニットＡＬＵ１と、該演算論理ユニットＡＬＵ１の演算結果を保持する２つのレジスタＲＥＧ１，ＲＥＧ２と、これらのレジスタＲＥＧ１，ＲＥＧ２に保持されているデータのうちいずれか一方を選択するマルチプレクサＭＵＸ１１，ＭＵＸ１２とにより構成されている。そして、マルチプレクサＭＵＸ１１，ＭＵＸ１２のうちＭＵＸ１１で選択されたデータが前記演算論理ユニットＡＬＵ１にフィードバックされるように構成されている。
【００５７】
他方の演算系２２６Ｂは、同様な接続関係を有する演算論理ユニットＡＬＵ２とレジスタＲＥＧ３，ＲＥＧ４とマルチプレクサＭＵＸ１３，ＭＵＸ１４とにより構成され、マルチプレクサＭＵＸ１３，ＭＵＸ１４のうちＭＵＸ１４で選択されたデータが前記演算論理ユニットＡＬＵ２にフィードバックされるように構成されている。また、前記データ演算系２２６ＡのマルチプレクサＭＵＸ１２で選択されたデータまたはデータ演算系２２６ＢのマルチプレクサＭＵＸ１３で選択されたデータに対して任意の論理演算を行なう演算論理ユニットＡＬＵ３が設けられている。
【００５８】
なお、これらの演算論理ユニットやレジスタ、マルチプレクサは、命令メモリ２２１からの制御信号によって制御される。特に演算論理ユニットＡＬＵ１〜３は命令メモリ２２１からの制御信号によって実行する演算の種類も変えることができる。この演算論理ユニットＡＬＵ１〜３により行なう演算には、足し算、引き算のような算術演算の他、イクスクルーシブＯＲなどの論理演算やインクリメント、デクリメント、ビットシフトなどの処理が含まれる。
【００５９】
上記のように２つのデータ演算系２２６Ａ，２２６Ｂが設けられていることにより、一方の演算系でデータの演算をしている間に他方の演算系の演算結果を出力することで処理速度を速くすることができる。このとき、レジスタが４つ設けられているため１つの場合に比べて４倍の速度でデータを出力させることができる。また、この実施例のデータ演算部２２６においては、データ演算系２２６Ａ，２２６Ｂがそれぞれフィードバックループを有することにより、データテーブル２２０に格納されているランダムなデータの数が少なくてもより多くのランダムデータを生成することができる。しかも、この実施例では、データ演算部２２６での演算により得られたデータがデータテーブル２２０へもフィードバックされて格納できるように構成されており、これにより一層ランダムなデータを生成することができる。
【００６０】
なお、マーチング試験など従来から行なわれている規則的なテストパターンによるテストの際には、データテーブル２２０に格納されているランダムなデータは使用せず、いずれかのレジスタＲＥＧ１〜ＲＥＧ４に初期値を設定し、それを出力したり演算論理ユニットにフィードバックして演算を行なって出力したりすることでデータを生成するように制御される。
【００６１】
図６には、前記データポインタ２２５の具体的な構成例が示されている。
【００６２】
データポインタ２２５は、例えば２５６ワードのような記憶容量を有するデュアルポートＲＡＭからなるポインタテーブルＰ−ＴＢＬを備えている。このポインタテーブルＰ−ＴＢＬの一方のポート（低速側ポート）にはマルチプレクサＭＵＸ１１を介して外部のＣＰＵからのデータCPU-DATAまたはレジスタ部ＲＥＧからのフィードバックデータが入力可能にされ、他方のポート（高速側ポート）から読み出されたデータはレジスタ部ＲＥＧに供給されるように構成されている。
【００６３】
また、ポインタテーブルＰ−ＴＢＬの一方のポートは外部のＣＰＵからのアドレスRAM-ADRSおよびイネーブル信号DPWEBにより制御され、他方のポートはマルチプレクサＭＵＸ１２を介して命令メモリ２２１からの起動アドレスDP-RADまたはポインタテーブルＰ−ＴＢＬから読み出されたデータもしくはレジスタ部ＲＥＧからのフィードバックデータと命令メモリ２２１からのイネーブル信号DPWEAにより制御される。マルチプレクサＭＵＸ１１は外部のＣＰＵからの制御信号DPCHにより、またＭＵＸ１２は命令メモリ２２１からの制御信号PMUX0-CMDにより切り替えられる。
【００６４】
このポインタテーブルＰ−ＴＢＬには、図７に示すように、次にアクセスすべき自分自身のアドレス（次ポインタテーブルアドレスと称する）と前記データテーブル２２０へ出力するアドレス（データテーブルアドレスと称する）とがペアで格納される。ポインタテーブルＰ−ＴＢＬに格納されるアドレスは、ランダムなアドレスではあるが全く任意のアドレスというわけではなく、規則的なテストパターンでは検出が困難な不良であっても、ある順序で特定のビットパターンのデータを被テストメモリにランダムに書き込むことにより検出率が高くなることが経験的に分っているので、そのようなデータをデータテーブル２２０から読み出せるようにするデータテーブルアドレスを格納しておくのが望ましい。また、このポインタテーブルＰ−ＴＢＬは、予め初期値として２５６ワードすべてが書き込まれるのではなく、初期値を格納する領域とレジスタ部ＲＥＧからフィードバックされたデータが書込まれる領域とに分けて使用するようにされる。
【００６５】
前記レジスタ部ＲＥＧには、図６に示すように、前記ポインタテーブルＰ−ＴＢＬから読み出された次ポインタテーブルアドレスを保持する５個の次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５と、前記ポインタテーブルＰ−ＴＢＬから読み出されたデータテーブルアドレスを保持する５個のポインタレジスタPOINTER１〜POINTER５とが設けられている。
【００６６】
さらに、レジスタ部ＲＥＧには、前記次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５に保持されている次アドレスのうち１つを選択するマルチプレクサＭＵＸ２１と、前記ポインタレジスタPOINTER１〜POINTER５に保持されているデータテーブルアドレスDTRAのうち１つを選択して前記データテーブル２２０に供給するマルチプレクサＭＵＸ２２と、フィードバックのためポインタレジスタPOINTER１〜POINTER５に保持されているデータテーブルアドレスのうち１つを選択するマルチプレクサＭＵＸ２３と、マルチプレクサＭＵＸ２１で選択された次アドレスとＭＵＸ２３で選択されたデータテーブルアドレスとを合成するビット合成回路ＢＣＣとが設けられている。これらのマルチプレクサＭＵＸ２１〜ＭＵＸ２３は、命令メモリ２２１からの制御信号NMUX-CMD等により切り替えられる。
【００６７】
上述したようにテスト開始前に外部のＣＰＵによって格納されたポインタテーブルＰ−ＴＢＬのデータは、先ずランダムテスト時にマルチプレクサＭＵＸ１２を介して供給される命令メモリ２２１から供給される起動アドレスDP-ADRによって読み出され、その後はポインタテーブルＰ−ＴＢＬから読み出された次アドレスまたはレジスタ部からフィードバックされたアドレスによって読出しが行なわれる。
【００６８】
上記のようにレジスタ部ＲＥＧに５個の次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５を設け、マルチプレクサＭＵＸ２１によってこれらのレジスタに保持されている次アドレスのうち１つを選択してポインタテーブルＰ−ＴＢＬにフィードバックしてデータテーブルアドレスを読み出すとともに、読み出されたデータテーブルアドレスはポインタレジスタPOINTER１〜POINTER５に取り込ませ、このうち一つをマルチプレクサＭＵＸ２２により選択してデータテーブル２２０に供給させることによって、規則性のないランダムなデータがデータテーブル２２０から読み出されるようになる。
【００６９】
また、ポインタテーブルＰ−ＴＢＬがＲＡＭで構成されていることにより、試験の種類が代わる毎に、それに最適なデータをポインタテーブルＰ−ＴＢＬに書き込むことにより、ポインタテーブルＰ−ＴＢＬの容量は比較的小さくて済むとともに、より効率の良い手順やアルゴリズムが開発された場合に変更が容易でかつコストもかからなくて済むという利点がある。
【００７０】
次に、前記データポインタ２２５およびデータテーブル２２０の動作を、図７を用いて説明する。図７は、図６に示されているマルチプレクサＭＵＸ１２とポインタテーブルＰ−ＴＢＬおよび図５に示されているマルチプレクサＭＵＸ２とデータテーブル２２０を取り出して示したものである。図７に示されているように、データポインタ２２５には、次にアクセスすべき自分自身の次ポインタテーブルアドレスＮＰＡとデータテーブル２２０へ出力するデータテーブルアドレスＤＴＡとがペアで格納されている。そして、このポインタテーブルＰ−ＴＢＬに格納されている次ポインタテーブルアドレスＮＰＡとデータテーブルアドレスＤＴＡは、命令メモリ２２１からのアドレスDP_RADまたは自分自身から読み出された次ポインタテーブルアドレスＮＰＡのいずれかにより読み出される。
【００７１】
データポインタ２２５から読み出されたデータのうちデータテーブルアドレスＤＴＡがマルチプレクサＭＵＸ２とデータテーブル２２０へ供給される。データテーブル２２０は、データポインタ２２５から供給されるデータテーブルアドレスＤＴＡまたは命令メモリ２２１からのアドレスDT_ADRのいずれかによって読出しが行なわれる。
【００７２】
図７に示されているように、ポインタテーブルＰ−ＴＢＬのアドレス「００」に次ポインタテーブルアドレスＮＰＡとして「０１」が、またアドレス「０１」に次ポインタテーブルアドレスＮＰＡとして「０２」……のようにアドレス「ｎ」に次ポインタテーブルアドレスＮＰＡとして「ｎ＋１」が格納されているとともに、次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５のうち読み出された次アドレスが格納されるレジスタとマルチプレクサＭＵＸ２１により選択されるレジスタが一致していると、このポインタテーブルＰ−ＴＢＬのアドレス「０１」から「０２」、「０３」、「０４」……のように連続したアドレスから順番にデータが読み出される。
【００７３】
そして、上記次ポインタテーブルアドレスＮＰＡとペアのデータテーブルアドレスＤＴＡが、「０５」、「０６」、「０７」……のように連続したアドレスであり、ポインタレジスタPOINTER１〜POINTER５のうちポインタテーブルＰ−ＴＢＬから読み出されたデータテーブルアドレスが格納されるレジスタとマルチプレクサＭＵＸ２２により選択されるレジスタが一致し、マルチプレクサＭＵＸ２がデータポインタ２２５からのアドレスを選択していると、ポインタテーブルＰ−ＴＢＬから読み出された連続したアドレス「０５」、「０６」、「０７」……がデータテーブル２２０に供給される。
【００７４】
しかし、このとき、データテーブル２２０のアドレス「０５」、「０６」、「０７」……に格納されているデータは、「０１０Ｆ」、「３０Ｆ１」、「４７ＢＣ」、「ＤＥ８６」……のように規則性のないランダムなデータであるため、ランダムなテストパターンが出力されることとなる。さらに、次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５のうちポインタテーブルＰ−ＴＢＬから読み出された次ポインタテーブルアドレスが格納されるレジスタを順次変更したり、ポインタレジスタPOINTER１〜POINTER５のうちポインタテーブルＰ−ＴＢＬから読み出されたデータテーブルアドレスが格納されるレジスタを順次変更し、マルチプレクサＭＵＸ２１とＭＵＸ２３で選択されるレジスタのペアを変えてそれらに保持されているアドレスをポインタテーブルＰ−ＴＢＬにフィードバックして記憶させることにより、データテーブル２２０へ供給されるデータテーブルアドレスの順番として、初期設定時にはなかった順番を得ることができ、これによってさらにランダムなテストパターンをデータテーブル２２０より出力させることができる。
【００７５】
なお、図７には一例として１６進数で４桁すなわち１６ビットのバイナリデータからなるテストパターンがデータテーブル２２０に格納されている場合を示したが、テストパターンのビット数は１６ビットに限定されるものでなく、被テストデバイスとしてのメモリに応じたビット数とすれば良い。また、実施例においては次アドレスレジスタＮＥＸＴとポインタレジスタPOINTERをそれぞれ５個ずつ設けているが、一つずつであっても良い。また、次アドレスレジスタＮＥＸＴの数とポインタレジスタPOINTERの数とは一致していなくても良い。
【００７６】
図８には、前記テスト回路１１０に設けられているＡＬＰＧ１１２の他の実施例が示されている。この実施例のＡＬＰＧは、データテーブル２２０とデータポインタ２２５の組を複数設けるとともに、データ演算部２２６にマルチプレクサの機能を持たせて各データテーブル２２０からのデータを順番に処理するように構成したものである。他の構成および各回路の構成は、図４の実施例と同様であるので、同一若しくは類似の機能を有する回路ブロックには同一の符号を付して詳細な説明は省略する。
【００７７】
この実施例においては、各組のデータテーブル２２０とデータポインタ２２５の並列処理によりテストデータを生成することによって、データテーブル２２０とデータポインタ２２５がそれほど高速な回路でなくても生成されるテストデータの周波数を高し、高速なテストを実現することができる。
【００７８】
図９には、前記テスト回路１１０に設けられているＡＬＰＧ１１２のさらに他の実施例が示されている。この実施例のＡＬＰＧは、データテーブル２２０を命令メモリ２２１内に取り込むとともに、データポインタ２２５の機能を次アドレス制御部２２３に代替させるようにしたものである。すなわち、この実施例のＡＬＰＧは、命令レジスタ２２１に格納される命令コードの一部にランダムテストに適したデータを格納しておいて、次アドレス制御部２２３からのアドレスにより次の命令コードが読み出される際に、データテーブル２２０のデータを同時に読み出してデータ演算部２２６に供給するようにしたものである。これにより、この実施例のＡＬＰＧは、図４や図８の実施例のＡＬＰＧに比べて命令メモリ２２１の容量は大きくなるが、それ以外の回路の規模はかなり小さくなるという利点がある。また、メモリが一つであるため初期値設定の一元化が可能になり、テスト開始前までの処理が簡略化され、準備時間も短くなる。
【００７９】
次に、前記実施例のテスト用ボードを使用した場合における半導体メモリの製造から出荷までの手順を、図１０を用いて説明する。
【００８０】
本発明に従うと、半導体製造プロセスによって複数の半導体メモリがウェハ上に形成された後、先ずこのウェハ状態で各メモリのパッドにプローブを当ててテスト信号の入出力を行なって検査するプローブ検査が行なわれる（ステップＳ１１）。そして、その検査結果に基づいて救済可能なものと救済不可能なものに分けられ、救済可能なものに関しては各メモリに設けられている救済回路（冗長回路）を使用して不良ビットを予備メモリセルへ置き換える処理が行なわれる（ステップＳ１２）。
【００８１】
次に、複数の半導体メモリが形成されたウェハが、それぞれのチップに切断され、樹脂などの封入材によって封入されてパッケージに組立てられる（ステップＳ１３）。そして、パッケージとして組み立てられた半導体メモリがバーンイン装置により高温下での試験（バーンインテスト）と、動作周波数の低いクロック等の信号による低速での動作試験（ロングテスト）が行なわれ、その試験結果に基づいて動作不安定な製品が除去される（ステップＳ１４，Ｓ１５）。
【００８２】
それから、直流電圧を印加して所望の直流電圧特性を有しているか検査するＤＣテストを行なう（ステップＳ１６）。このＤＣテストは、従来はファンクションテストも可能な高速のメモリテスタにより行なわれていたが、本発明においてはＤＣテストのみ可能な簡易な専用テスタで行なうことができる。次に、本来の動作周波数の信号によって通常の動作速度で回路が正常に動作するか検査するファンクションテストを行なう（ステップＳ１７）。
【００８３】
このファクションテストは、従来は高速のメモリテスタにより行なわれていたが、本発明においては前記実施例のテスト用ボードに被テストデバイスを搭載して例えばバーンイン装置に入れてテスト用ボード上のテスト回路を動作させて行なうことができる。このとき、従来のテスタは所定のアルゴリズムに従った規則性のあるテストパターンによるテストのみであったが、ファンクションテストと同時に行なう。本発明においては前記実施例のテスト用ボード上のテスト回路が規則性のないランダムなテストパターンを生成したテストを行なえるように構成されているので、従来は図１１に示されているように、モジュール組立て後に行なわれていた実機選別のためのテストも、ファンクションテストと同時に行なうことができる。
【００８４】
ファンクションテストおよび実機選別のためのテストが終了すると、本発明では、セットアップ時間やホールド時間が設計仕様を満足しているか検査するタイミングテストを行なう（ステップＳ１８）。このタイミングテストは、従来はファンクションテストも可能な高速のメモリテスタにより行なわれていたが、本発明においてはタイミングテストのみ可能な簡易な専用テスタで行なうことができる。
【００８５】
そして、以上のテストで良品とされたもののみを用いてメモリモジュールが組立てられ、そのモジュールに対する選別試験が行なわれ、正常に動作すると判定されたものだけが製品として出荷される（ステップＳ１９，Ｓ２０）。従来はモジュール組立て後の選別試験は、前記実施例のテスト用ボード上のテスト回路が行なう規則性のないランダムなテストパターンによる試験と同様な試験がコンピュータのＣＰＵによって数個単位で行なわれていたが、本発明ではランダムなテストパターンによる試験ではなく、単にモジュール上のメモリがそれぞれモジュール上で動作するか否かの簡単なもので済む。そのため、簡易なモジュール専用のテスタを用いてしかも多数のモジュールを対象として同時に行なうことができる。
【００８６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、ＡＬＰＧにおける命令メモリ２２１としてＲＡＭを使用しているが、命令メモリ２２１としてＲＯＭを使用するようにしても良い。
【００８７】
また、実施例においては、ＡＬＰＧを有するテスト回路１１０とは別個にバッファメモリ１２１と比較判定回路１２２とを有するバッファＬＳＩを設け、ＡＬＰＧで生成され被テストデバイスに書き込まれるデータをバッファメモリに保持しておいて、書込み後に被テストデバイスから読み出されたデータとバッファメモリに記憶されているデータとをバッファＬＳＩの比較判定回路で比較して判定するようにしているが、バッファＬＳＩを省略してテスト回路に比較判定回路を設けてＡＬＰＧが読出しのためのアドレスとそれに対応する期待値データとを生成し、被テストデバイスから読み出されたデータと期待値データとをテスト回路の比較判定回路で比較して判定するように構成することも可能である。
【００８８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体メモリのテスト用ボードおよびテスト方法を例にとって説明したが、本発明はそれに限定されるものでなく、論理ＬＳＩのテスト用ボードおよびテスト方法にも利用することができる。
【００８９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００９０】
すなわち、本発明に従うと、テストに使用する高速・高機能のテスタの台数を減らし設備コストを低減することができるとともに、テストに要する時間を短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るテスト用ボードの概略構成を示す構成図である。
【図２】本発明に係るテスト用ボードとそれを制御するテスト装置の概略構成を示すブロック図である。
【図３】本発明に係るテスト用ボード上の回路の概略構成を示すブロック図である。
【図４】テスト用ボード上のテスト回路を構成するＡＬＰＧの実施例を示すブロック図である。
【図５】テスト回路のＡＬＰＧを構成するデータテーブルの周辺回路およびデータ演算部の実施例を示すブロック図である。
【図６】テスト回路のＡＬＰＧを構成するデータポインタの実施例を示すブロック図である。
【図７】テスト回路のＡＬＰＧを構成するデータポインタによるデータテーブルからのデータの読出しの流れを示すデータフローチャートである。
【図８】テスト用ボード上のテスト回路を構成するＡＬＰＧの他の実施例を示すブロック図である。
【図９】テスト用ボード上のテスト回路を構成するＡＬＰＧのさらに他の実施例を示すブロック図である。
【図１０】本発明を適用したテスト用ボードを使用した半導体メモリの検査手順を示すフローチャートである。
【図１１】従来の半導体メモリの検査手順を示すフローチャートである。
【符号の説明】
１００ テスト用ボード
１１０ テスト回路
１１１ インタフェース回路
１１２ ＡＬＰＧ
１２０ バッファＬＳＩ
１２１ バッファメモリ
１２２ 比較判定回路
１２３ 制御回路
１３０ 被テストデバイス用ソケット
２００ テスタ（バーンイン装置）
２１０ インタフェース装置
２２０ データテーブル
２２１ 命令メモリ
２２２ プログラムカウンタ
２２３ 次アドレス制御部
２２４ アドレス演算部
２２５ データポインタ
２２６ データ演算部
３００ 被テストデバイス
ＭＵＸ マルチプレクサ
ＡＬＵ 演算論理ユニット
ＲＥＧ レジスタ
ＢＣＣ ビット合成回路
【発明の属する技術分野】
本発明は、半導体メモリのテスト用ボードおよび半導体メモリのテスト方法並びに製造方法に関し、特にＡＬＰＧ（アルゴリズミック・メモリ・パターン・ジェネレータ）を用いたテスト回路と被テストデバイスとしての半導体メモリを装着するためのソケットを搭載したテスト用ボードとそれを用いたテスト方法および製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ＲＡＭ（ランダム・アクセス・メモリ）などの半導体メモリの検査は、メモリテスタと呼ばれるテスト装置により実施されている。メモリテスタはテストパターン（アドレスとデータ）を発生し、テストされるべき半導体メモリに前記テストパターンを供給して、半導体メモリのメモリセルに書き込みを行なう。その後、メモリセルに書き込まれたデータがメモリテスタによって読み出され、読み出されたデータがメモリテスタ内で期待値と比較され、一致したか否か判定することで半導体メモリの診断が行われる。
【０００３】
ところで、半導体メモリの製造から出荷までは、一般に、図１１に示されているような手順に従って行なわれている。すなわち、半導体製造プロセスによって複数の半導体メモリがウェハ上に形成された後、先ずこのウェハ状態で各メモリのパッドにプローブを当ててテスト信号の入出力を行なって検査するプローブ検査が行なわれる（ステップＳ１１）。そして、その検査結果に基づいて救済可能なものと救済不可能なものに分けられ、救済可能なものに関しては各メモリに設けられている救済回路（冗長回路）を使用して不良ビットを予備メモリセルに置き換える処理が行なわれる（ステップＳ１２）。
【０００４】
次に、複数の半導体メモリが形成されたウェハが、それぞれのチップに切断され、樹脂などにより封入されてパッケージに組立てられる（ステップＳ１３）。そして、パッケージとして組み立てられた半導体メモリがバーンイン装置により高温下での試験（バーンインテスト）と、動作周波数の低いクロック等の信号による低速での動作試験（ロングテスト）が行なわれ、その試験結果に基づいて動作不安定な製品が除去される（ステップＳ１４，Ｓ１５）。
【０００５】
それから、高速のメモリテスタにより、直流電圧を印加して所望の直流電圧特性を有しているか検査するＤＣテスト、本来の動作周波数の信号によって通常の動作速度で回路が正常に動作するか検査するファンクションテスト、セットアップ時間やホールド時間が設計仕様を満足しているか検査するタイミングテストが順次実行される（ステップＳ１６，Ｓ１７’，Ｓ１８）。
【０００６】
そして、良品とされたもののみを用いてメモリモジュールが組立てられ、そのモジュールがコンピュータのマザーボード等に搭載されて実機による選別試験が行なわれ、正常に動作すると判定されたものだけが製品として出荷される（ステップＳ１９，Ｓ２０’）。
【０００７】
【発明が解決しようとする課題】
上述のような従来技術にあっては、メモリテスタを用いて行なわれるテストの項目数が多いため、テスト時間が長くなったりテストに要するコストが高くなるという問題点があった。すなわち、メモリテスタによるテストは、バーンインなどの装置に比べて同時にテストできるメモリの数が非常に少ないため、限られた台数のメモリテスタですべてのメモリをテストしようとすると時間が非常に長くなるとともに、短時間にテストを終了させようとするとメモリテスタの台数を増やさなくてはならないため設備コストが非常に高くなってしまう。
【０００８】
さらに、テスタによるテストは所定のアルゴリズムに従った規則性のあるテストパターンによるテストであるため、テスタによるテストで良品と判定されたメモリであってもその後にランダムなテストパターンによるテストによって不良が検出されることがある。そのため、従来のテスタを用いたテスト方法にあっては、せっかく高価なテスタを用いてテストを行なってもモジュールに組み立てた後に再度実機においてランダムなテストパターンによるテストを行なわざるを得ないという不具合がある。
【０００９】
一方、所定のアルゴリズムに従ってメモリのテストパターンを生成するＡＬＰＧと呼ばれるテストパターン生成器などからなるテスト回路をメモリチップに搭載して自分自身でメモリアレイの検査を行なえるように構成することによって、メモリテスタの使用頻度を減らすことができるようにした発明が提案されている（国際公開ＷＯ９８／４７１５２）。しかしながら、この先願発明のように、メモリチップにＡＬＰＧを搭載した場合には、ＡＬＰＧ自身の不良により歩留まりが低下したり、チップサイズが増大するという不都合がある。
【００１０】
なお、前記先願発明の明細書中には、同様の構成のテスト回路をメモリチップとは別個の半導体集積回路として構成し、それとメモリチップとを基板上に搭載することにより、メモリモジュールに組み立てた状態においても自己テストが実現できることが開示されている。ただし、この先願公報においても、ランダムなパターンによるテストについては全く開示されていない。
【００１１】
この発明の目的は、テストに使用する高速・高機能のテスタの台数を減らし設備コストを低減することが可能な半導体メモリのテスト用ボードおよびテスト方法並びに製造方法を提供することにある。
【００１２】
この発明の他の目的は、テストに要する時間を短縮することができる半導体メモリのテスト用ボードおよびテスト方法並びに製造方法を提供することにある。
【００１３】
この発明のさらに他の目的は、メモリチップの歩留まりを低下させたりチップサイズを増大させることがなく半導体メモリのテストを行なえるテスト用ボードおよびテスト方法並びに製造方法を提供することにある。
【００１４】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１６】
すなわち、被テストデバイスとしての半導体メモリを装着するためのソケットを搭載したテスト用ボードにＡＬＰＧを用いたテスト回路を搭載し、このテスト回路にはランダムパターンを発生するためのデータテーブルを格納する揮発性メモリを設け、ＡＬＰＧで発生した規則性のあるテストパターンによるテストの他に前記データテーブルを用いた規則性のないテストパターンによるテストを行なえるようにしたものである。
【００１７】
より具体的には、テスト対象となる半導体メモリが装着可能な複数個のソケットと、所定のアルゴリズムに従って前記半導体メモリの検査のためのアドレスとデータを生成するテスト回路と、該テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記テスト回路と前記端子を電気的に接続する配線とが形成されてなるテスト用ボードにおいて、前記テスト回路に、規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと、該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とを設けたものである。
【００１８】
上記した手段によれば、テスト対象の半導体メモリを装着するソケットを有するテスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえるとともに、前記テスト回路によって規則性のないテストパターンによるテストも行なえるため、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができるようになる。また、テスト内容に応じて最適なデータを揮発性メモリに記憶させて効率のよいテストを行なうことができる。
【００１９】
望ましくは、前記テスト回路は、前記データ生成手段により生成されたデータを保持するバッファメモリと、該バッファメモリに記憶されているデータと前記ソケットに装着された半導体メモリから読み出されたデータとを比較して一致または不一致を検出する比較判定回路を備えるようにする。これにより、外部の制御装置はテスト回路により半導体メモリに書き込まれたデータを読み出して期待値と比較判定することなく、ボード上のテスト回路から比較判定結果を得ることができる。
【００２０】
また、テスト対象となる半導体メモリが装着可能な複数個のソケットと、所定のアルゴリズムに従って前記半導体メモリの検査のためのデータとアドレスを生成するテスト回路と、該テスト回路で生成されたデータを保持するバッファメモリおよび該バッファメモリに記憶されているデータと前記ソケットに装着された半導体メモリから読み出されたデータとを比較して一致または不一致を検出する比較判定回路を備えたバッファ回路と、前記テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記バッファ回路と前記テスト回路と前記端子とを電気的に接続する配線が形成されてなるテスト用ボードにおいて、前記テスト回路には、規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと、該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とを設けるようにしてもよい。
【００２１】
上記した手段によれば、テスト対象の半導体メモリを装着するソケットを有するテスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえるとともに、前記テスト回路によって規則性のないテストパターンによるテストも行なえるため、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができるようになる。しかも、外部の制御装置はテスト回路により半導体メモリに書き込まれたデータを読み出して期待値と比較判定することなく、ボード上のテスト回路から比較判定結果を得ることができる。さらに、テスト対象の半導体メモリにテスト回路を内蔵させる必要がないため、メモリチップの歩留まりを低下させたりチップサイズを増大させることがなく半導体メモリのテストを行なえる。
【００２２】
また、望ましくは、前記テスト回路には、前記不揮発性メモリから次に読み出すデータのアドレスを順次出力するデータ指示手段を設ける。これにより、不揮発性メモリから容易に次のデータを読み出すことができるとともに、データ指示手段から出力されるアドレスの順序を変更することで不揮発性メモリから読み出されるデータのランダム性を高めることができる。
【００２３】
さらに、前記テスト回路には、前記ソケットに装着された半導体メモリに供給されるアドレスを生成するアドレス生成部と、前記ソケットに装着された半導体メモリに供給されるデータを生成するデータ生成部と、前記アドレス生成部と前記データ生成部を制御して所定のアルゴリズムに従ったテストパターンを順次出力させる制御部とを設ける。これにより、テスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえ、テストに要するコストを低減することができるとともに、多数の半導体メモリを同時にテストできるためテストに要する時間を短縮することができる。
【００２４】
また、前記制御部は、複数の制御コードからなるプログラムを記憶するメモリと、該メモリから読み出すべき制御コードを指定するアドレスを生成するプログラムカウンタとを有するようにする。これにより、前記アドレス生成部と前記データ生成部を制御して効率良く所定のアルゴリズムに従ったテストパターンを生成させることができる制御部を構成することができる。
【００２５】
さらに、前記制御コードからなるプログラムを記憶するメモリは揮発性のメモリにより構成する。これにより、内容の異なるテストを行なう度にプログラムを転送することによってプログラムを記憶するメモリの記憶容量を小さくすることができるとともに、より効率の良いプログラムや新たなテストが開発された場合に、修正および追加が容易に行なえるようになる。
【００２６】
また、前記データ生成部は、前記揮発性メモリから読み出されたデータに対して演算処理を行なう演算手段と演算結果を保持するレジスタとからなる２以上のデータ演算系と、各データ演算系により処理されたデータのいずれかを選択して出力するデータ選択手段とを備えるようにする。これにより、２つのデータ演算系の並列処理により高速でテスト用のデータを生成することができる。
【００２７】
また、望ましくは、前記データ演算系には、各々前記レジスタに保持されたデータを前記演算手段にフィードバックする経路を設けるようにする。これにより、一度使用したデータを演算手段にフィードバックして演算することによりデータを変化させることができるため、予め揮発性メモリに記憶しておくデータが少なくてもより多くのランダムなデータを生成することができるようになる。
【００２８】
さらに、前記データ指示手段は、前記揮発性メモリから読み出すべきデータを指定するアドレスを保持するメモリを備え、該メモリは揮発性のメモリにより構成する。これにより、テスト内容に応じてデータを読み出す順序を変更することができ、効率の良いテストを行なうことができる。
【００２９】
また、本出願に係る半導体メモリのテスト方法の発明は、ウェハ上に形成された複数の半導体メモリチップに対してウェハ状態でテストを行なう第１のテスト工程と、前記ウェハから切り出されパッケージに封入された半導体メモリを高温下でテストする第２のテスト工程と、複数個のソケットと所定のアルゴリズムに従って前記半導体メモリの検査のためのアドレスとデータを生成するテスト回路と、該テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記テスト回路と前記端子を電気的に接続する配線とが形成され、前記テスト回路には規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とが設けられているテスト用ボードの前記ソケットに、前記第２のテスト工程後の半導体メモリを装着して前記テスト回路によるテストを行なう第２のテスト工程とを含むようにしたものである。
【００３０】
上記した手段によれば、テスト対象の半導体メモリを装着するソケットを有するテスト用ボード上のテスト回路により所定のアルゴリズムに従って半導体メモリのテストを行なうことができるため、高速・高機能のテスタを用いることなく所望のテストを行なえるとともに、前記テスト回路によって規則性のないテストパターンによるテストも行なえるため、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができるようになる。
【００３１】
また、望ましくは、前記第３のテスト工程は、前記第２のテスト工程で用いられた装置と同一の装置を用いて行なうようにする。これにより、新たなテスト装置を開発することなく、従来のテスト装置をそのまま利用することができ、検査のための設備コストを低減することができる。
【００３２】
本出願に係る半導体メモリの製造方法の発明は、ウェハ上に形成された複数の半導体メモリチップに対してウェハ状態でテストを行なう第１のテスト工程と、前記ウェハから前記各半導体メモリチップを切り出す工程と、切り出された半導体メモリチップをパッケージに封入する工程と、パッケージに封入された半導体メモリを高温下でテストする第２のテスト工程と、複数個のソケットと所定のアルゴリズムに従って前記半導体メモリの検査のためのアドレスとデータを生成するテスト回路と、該テスト回路を外部の制御装置に接続するための端子と、前記ソケットと前記テスト回路と前記端子を電気的に接続する配線とが形成され、前記テスト回路には規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータを記憶する揮発性メモリと該揮発性メモリからデータを読み出してテスト用のデータを生成するデータ生成手段とが設けられているテスト用ボードの前記ソケットに、前記第２のテスト工程後の半導体メモリを装着する工程と、前記テスト用ボードをテスト装置へ装着する工程と、前記テスト装置および前記テスト回路によるテストを行なう第３のテスト工程とを含むようにしたものである。
【００３３】
上記した手段によれば、従来は実機によって行なっていたテストをバーンイン装置などの簡易かつ安価なテスト装置を用いしかも多数の半導体メモリを同時にテストすることができ、製造コストを大幅に低減することができるとともに製品出荷までの所要時間を大幅に短縮できるようになる。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１には、本発明を、複数の半導体メモリを搭載してテスト装置に入れて同時にテストを行なえるようにするためのテスト用ボードに適用した場合の概略構成が示されている。
【００３５】
図１において、符号１００はプリント配線基板からなるテスト用ボード、１３０はテストされる半導体メモリなどの被テストデバイスが接続されるソケット、１１０はＡＬＰＧを内蔵し前記被テストデバイスに対するテストパターンを生成するテスト回路、１２０はテスト回路１１０で生成されたテストパターンを保持しつつ被テストデバイスに書込みを行なうとともに書き込んだデータを被テストデバイスから読み出して保持していたデータと比較して一致／不一致の判定を行ない判定結果を保持するバッファＬＳＩである。
【００３６】
図１に示されているように、この実施例のテスト用ボード１００においては、ボードの一辺中央に半導体集積回路化された前記テスト回路１１０が配置されているとともに、バッファＬＳＩ１２０が３列設けられ、各列のバッファＬＳＩ１２０の両側に被テストデバイスが接続されるソケット１３０が１列ずつ計６列配置されている。そして、各列のバッファＬＳＩ１２０には両側の被テストデバイスが１：２の関係で接続されているとともに、各列のバッファＬＳＩ１２０はテスト用ボード１００上に形成されたプリント配線１４０を介してテスト回路１１０と接続されている。
【００３７】
なお、図１においては、図示の都合上、ソケット１３０が６列×３行に配置された例が示されているが、実際のテスト用ボードでは例えば８列×８行のように数１０個あるいは数１００個単位でテストが行なえるように構成される。また、図示しないが、テスト用ボード１００の一辺（図では上辺）には接続端子列が形成され、この接続端子列が図示しないテスタの恒温槽内に設けられているコネクタ（スロット）に挿入されて、インタフェース回路２１０を介してバーンイン装置のようなテスト装置２００側の制御装置とボード上のテスト回路１１０との間で信号の送受信が可能に構成される。さらに、テスト用ボード１００の前記接続端子列の近傍には、被テストデバイスをサージ電圧などから保護するための抵抗や容量、ヒューズなどからなるデバイス保護回路が設けるようにしても良い。
【００３８】
そして、上記のように構成されたテスト用ボード１００は、図２に示すように、テスト装置２００の恒温槽に例えば５０枚のような単位で実装されて、例えば１２５℃のような温度の下で同時にテストが行なわれる。このテスト装置としては、バーンイン装置を使用することができる。なお、図１のテスト用ボードでは、ＡＬＰＧを有するテスト回路１１０とバッファメモリを有するバッファＬＳＩ１２０とが別々の半導体チップに形成されている場合を示したが、これらを１つの半導体チップとして構成しても良いし、３個以上の半導体チップで構成するようにしても良い。
【００３９】
図３には、前記テスト用ボード１００上に設けられたテスト回路１１０およびバッファＬＳＩ１２０の一実施例の概略構成が示されている。
【００４０】
テスト回路１１０は、ボード外部のテスト装置２００のＣＰＵ２１１との間で信号の送受信を行なうインタフェース回路１１１と、所定のアルゴリズムに従って被テストデバイスのテストパターンを生成するＡＬＰＧ１１２とを備えており、１つの半導体チップ上に半導体集積回路として構成されている。そして、この実施例のＡＬＰＧには、ランダムなテストパターンの生成に利用されるデータを記憶するデータテーブル２２０が設けられている。なお、前記テスト回路１１０以外に、このテスト回路を制御するＣＰＵ２１１もテスト用ボード１００上に設けるようにしても良い。
【００４１】
バッファＬＳＩ１２０は、ＡＬＰＧ１１２により生成されたテストパターン（アドレスとデータ）を保持するバッファメモリ１２１と、被テストデバイス３００から読み出されたデータと前記バッファメモリ１２１に保持されているデータ（期待値）とを比較し一致しているか判定する比較判定回路１２２と、前記バッファメモリ１２１にＡＬＰＧから出力されたテストパターンを順次取り込むためのアドレスを生成するアドレスカウンタ１２３と、ＡＬＰＧ１１２により生成されたテストパターンを被テストデバイス３００に供給して書込みを行なったり被テストデバイス３００から書込みデータを読み出すための制御をしたり、前記バッファメモリ１２１や比較判定回路１２２、カウンタ１２３を制御したりする制御回路１２４等を備えている。
【００４２】
なお、バッファメモリ１２１には、テストパターンの他、比較判定回路１２２による比較結果も保持される。この実施例では、バッファメモリ１２１に保持されている比較結果はテスト回路１１０を介してボード外部のテスト装置２００のＣＰＵ２１１が読み出すように構成されているが、例えば図１に破線で示すような配線１５０を設けて外部のテスト装置が直接バッファメモリ１２１の内容を読み出せるようにテスト用ボードを構成してもよい。
【００４３】
図４には、前記テスト回路１１０に設けられているＡＬＰＧ１１２の一実施例が示されている。
【００４４】
図４のＡＬＰＧは、半導体メモリのテストパターンを発生するものであり、所定のテストパターン生成アルゴリズムに従って記述された複数のマイクロ命令群からなるマイクロプログラムが格納された命令メモリ２２１と、該命令メモリ２２１から読み出されるべきマイクロ命令の命令アドレスを指定するプログラムカウンタ２２２と、前記命令メモリ２２１から読み出されたマイクロ命令内の順序指示コードに従ってプログラムカウンタ２２２が出力する次アドレスを制御する次アドレス制御部２２３と、前記命令メモリ２２１から読み出されたマイクロ命令内のアドレス制御コードに従って被テストメモリに対するアドレスを生成するアドレス演算部２２４と、前記データテーブル２２０から読み出すデータの位置を示すデータポインタ２２５と、命令メモリ２２１より読み出されたマイクロ命令のデータ制御コードや前記データテーブル２２０から読み出されたデータに従ってライトデータを生成するデータ演算回路２２６等により構成される。
【００４５】
ＡＬＰＧにおける命令メモリ２２１は一般にはマスクＲＯＭ（リード・オンリ・メモリ）などの不揮発性メモリにより構成されることが多いが、この実施例における命令メモリ２２１はスタティック型ＲＡＭ（ランダム・アクセス・メモリ）やダイナミック型ＲＡＭなどの揮発性メモリにより構成されている。従って、マーチング試験やオール「０」判定試験、オール「１」判定試験、Ｎ2乗パターン試験（もしくはギャロッピング試験）などの試験の実施に先立って、各試験のためのテストパターン生成用のマイクロプログラムがその都度外部の制御装置２００から命令メモリ２２１へ転送される。
【００４６】
命令メモリ２２１がＲＡＭで構成されていることにより、試験の種類が代わる毎に、それに応じたプログラムを命令メモリ２２１へ転送して試験を順次実行することにより、命令メモリ２２１の容量は比較的小さくて済むとともに、より効率の良いプログラムやアルゴリズムが開発された場合に変更が容易でかつコストもかからなくて済むという利点がある。
【００４７】
また、実施例のＡＬＰＧには、ジャンプ命令等によるループの繰返し回数を計数するループカウンタ２２７や時間管理用のタイマ２２８などが設けられる。規則的なテストパターンを生成する場合、マイクロプログラムを構成する幾つかの命令をメモリの先頭アドレスから最終アドレスまで何度も繰り返し実行されるので、その繰返し数を計数するのに前記ループカウンタ２２７が用いられる。タイマ２２８は、例えばＡＬＰＧで生成されたテストパターンにより書込みが行なわれた被テストデバイスからバッファＬＳＩによりデータの読出しと判定が行なわれる時間すなわちＡＬＰＧの待ち時間を計時したりするのに使用される。被テストデバイスの外部制御信号であるチップイネーブル信号ＣＥやライトイネーブル信号ＷＥなどは、命令メモリ２２１により所定のタイミングで生成される。
【００４８】
なお、命令メモリ２２１やアドレス演算部２２４、データ演算部２２６などからなるＡＬＰＧによるマーチング試験などの規則性のあるテストパターンの生成方法は前述の国際公開ＷＯ９８／４７１５２号などにおいて公知であり、本実施例のＡＬＰＧによる規則性のあるテストパターンの生成方法は公知の方法と同様であるので、詳しい説明は省略する。
【００４９】
従来のＡＬＰＧにはなく本実施例において設けられたデータテーブル２２０には、ＡＬＰＧにより生成される規則的なテストパターンでは検出されにくい不良を検出するのに有効なデータが格納されており、データポインタ２２５がデータテーブル２２０から読み出すデータの位置をランダムに指定することにより、ランダムなテストデータが生成される。
【００５０】
図５には、前記データテーブル２２０の周辺回路とデータ演算部２２６の具体的な構成例が示されている。
【００５１】
データテーブル２２０は、例えば２５６ワードのような記憶容量を有するデュアルポートＲＡＭからなり、一方のポート（低速側ポート）には外部のＣＰＵからのデータCPU-DATAが、また他方のポート（高速側ポート）にはマルチプレクサＭＵＸ１を介してデータ演算部２２６からのフィードバックデータが入力可能にされ、データテーブル２２０の高速側ポートから読み出されたデータはデータ演算部２２６に供給されるように構成されている。
【００５２】
また、データテーブル２２０の一方のポートは外部のＣＰＵからのアドレスRAM-ADRSおよびイネーブル信号DTWEBにより制御され、また他方のポートはマルチプレクサＭＵＸ２を介して命令メモリ２２１またはデータポインタ２２５から供給されるアドレスDT-ADRまたはTBL-ADRおよび命令メモリ２２１からのイネーブル信号DTWEAにより制御される。マルチプレクサＭＵＸ１，ＭＵＸ２は命令メモリ２２１からの制御信号DTWD-CMD，DTADR-CMDにより切り替えられる。
【００５３】
このデータテーブル２２０には、マーチング試験など規則的なテストパターンでは検出が困難な不良を検出するのに最適なデータが、テスト開始前に予め外部のＣＰＵによって格納される。すなわち、データテーブル２２０に格納するデータは、ランダムなデータではあるが全く任意のデータというわけではなく、規則的なテストパターンでは検出が困難な不良であっても、ある特定のビットパターンのデータを利用して被テストメモリにランダムに書き込むことにより検出率が高くなることが経験的に分っているので、そのようなデータをデータテーブル２２０に格納しておくのが望ましい。
【００５４】
また、このデータテーブル２２０は、予め初期値として２５６ワードがすべて書き込まれるのではなく、初期値を格納する領域と後述のデータ演算部２２６で生成されたデータがフィードバックされて書込まれる領域とに分けて使用するようにされる。データテーブル２２０がＲＡＭで構成されていることにより、試験の種類が代わる毎に、それに好適なデータをデータテーブル２２０へ書き込むことにより、データテーブル２２０の容量は比較的小さくて済むとともに、より検出率の高いデータが見つかった場合に変更が容易でかつコストもかからなくて済むという利点がある。
【００５５】
上述したようにテスト開始前に外部のＣＰＵによって格納されたデータテーブル２２０のデータは、ランダムテスト時にマルチプレクサＭＵＸ２を介して供給される命令メモリ２２１から供給されるアドレスDT-ADRまたはデータポインタ２２５から供給されるアドレスTBL-ADRによって読み出される。なお、このデータテーブル２２０には、ランダムテストに使用されるデータのみならず、マーチング試験など規則的なテストで使用される初期値を格納しておくようにすることも可能である。
【００５６】
データ演算部２２６は、前記データテーブル２２０から読み出されたデータおよびフィードバックされたデータを演算処理する２つのデータ演算系２２６Ａ，２２６Ｂを備えている。２つのデータ演算系２２６Ａ，２２６Ｂは同一構成を有するので、このうち一方のデータ演算系２２６Ａについて説明する。データ演算系２２６Ａは、データテーブル２２０から読み出されたデータおよびフィードバックされたデータに対して任意の論理演算を行なう演算論理ユニットＡＬＵ１と、該演算論理ユニットＡＬＵ１の演算結果を保持する２つのレジスタＲＥＧ１，ＲＥＧ２と、これらのレジスタＲＥＧ１，ＲＥＧ２に保持されているデータのうちいずれか一方を選択するマルチプレクサＭＵＸ１１，ＭＵＸ１２とにより構成されている。そして、マルチプレクサＭＵＸ１１，ＭＵＸ１２のうちＭＵＸ１１で選択されたデータが前記演算論理ユニットＡＬＵ１にフィードバックされるように構成されている。
【００５７】
他方の演算系２２６Ｂは、同様な接続関係を有する演算論理ユニットＡＬＵ２とレジスタＲＥＧ３，ＲＥＧ４とマルチプレクサＭＵＸ１３，ＭＵＸ１４とにより構成され、マルチプレクサＭＵＸ１３，ＭＵＸ１４のうちＭＵＸ１４で選択されたデータが前記演算論理ユニットＡＬＵ２にフィードバックされるように構成されている。また、前記データ演算系２２６ＡのマルチプレクサＭＵＸ１２で選択されたデータまたはデータ演算系２２６ＢのマルチプレクサＭＵＸ１３で選択されたデータに対して任意の論理演算を行なう演算論理ユニットＡＬＵ３が設けられている。
【００５８】
なお、これらの演算論理ユニットやレジスタ、マルチプレクサは、命令メモリ２２１からの制御信号によって制御される。特に演算論理ユニットＡＬＵ１〜３は命令メモリ２２１からの制御信号によって実行する演算の種類も変えることができる。この演算論理ユニットＡＬＵ１〜３により行なう演算には、足し算、引き算のような算術演算の他、イクスクルーシブＯＲなどの論理演算やインクリメント、デクリメント、ビットシフトなどの処理が含まれる。
【００５９】
上記のように２つのデータ演算系２２６Ａ，２２６Ｂが設けられていることにより、一方の演算系でデータの演算をしている間に他方の演算系の演算結果を出力することで処理速度を速くすることができる。このとき、レジスタが４つ設けられているため１つの場合に比べて４倍の速度でデータを出力させることができる。また、この実施例のデータ演算部２２６においては、データ演算系２２６Ａ，２２６Ｂがそれぞれフィードバックループを有することにより、データテーブル２２０に格納されているランダムなデータの数が少なくてもより多くのランダムデータを生成することができる。しかも、この実施例では、データ演算部２２６での演算により得られたデータがデータテーブル２２０へもフィードバックされて格納できるように構成されており、これにより一層ランダムなデータを生成することができる。
【００６０】
なお、マーチング試験など従来から行なわれている規則的なテストパターンによるテストの際には、データテーブル２２０に格納されているランダムなデータは使用せず、いずれかのレジスタＲＥＧ１〜ＲＥＧ４に初期値を設定し、それを出力したり演算論理ユニットにフィードバックして演算を行なって出力したりすることでデータを生成するように制御される。
【００６１】
図６には、前記データポインタ２２５の具体的な構成例が示されている。
【００６２】
データポインタ２２５は、例えば２５６ワードのような記憶容量を有するデュアルポートＲＡＭからなるポインタテーブルＰ−ＴＢＬを備えている。このポインタテーブルＰ−ＴＢＬの一方のポート（低速側ポート）にはマルチプレクサＭＵＸ１１を介して外部のＣＰＵからのデータCPU-DATAまたはレジスタ部ＲＥＧからのフィードバックデータが入力可能にされ、他方のポート（高速側ポート）から読み出されたデータはレジスタ部ＲＥＧに供給されるように構成されている。
【００６３】
また、ポインタテーブルＰ−ＴＢＬの一方のポートは外部のＣＰＵからのアドレスRAM-ADRSおよびイネーブル信号DPWEBにより制御され、他方のポートはマルチプレクサＭＵＸ１２を介して命令メモリ２２１からの起動アドレスDP-RADまたはポインタテーブルＰ−ＴＢＬから読み出されたデータもしくはレジスタ部ＲＥＧからのフィードバックデータと命令メモリ２２１からのイネーブル信号DPWEAにより制御される。マルチプレクサＭＵＸ１１は外部のＣＰＵからの制御信号DPCHにより、またＭＵＸ１２は命令メモリ２２１からの制御信号PMUX0-CMDにより切り替えられる。
【００６４】
このポインタテーブルＰ−ＴＢＬには、図７に示すように、次にアクセスすべき自分自身のアドレス（次ポインタテーブルアドレスと称する）と前記データテーブル２２０へ出力するアドレス（データテーブルアドレスと称する）とがペアで格納される。ポインタテーブルＰ−ＴＢＬに格納されるアドレスは、ランダムなアドレスではあるが全く任意のアドレスというわけではなく、規則的なテストパターンでは検出が困難な不良であっても、ある順序で特定のビットパターンのデータを被テストメモリにランダムに書き込むことにより検出率が高くなることが経験的に分っているので、そのようなデータをデータテーブル２２０から読み出せるようにするデータテーブルアドレスを格納しておくのが望ましい。また、このポインタテーブルＰ−ＴＢＬは、予め初期値として２５６ワードすべてが書き込まれるのではなく、初期値を格納する領域とレジスタ部ＲＥＧからフィードバックされたデータが書込まれる領域とに分けて使用するようにされる。
【００６５】
前記レジスタ部ＲＥＧには、図６に示すように、前記ポインタテーブルＰ−ＴＢＬから読み出された次ポインタテーブルアドレスを保持する５個の次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５と、前記ポインタテーブルＰ−ＴＢＬから読み出されたデータテーブルアドレスを保持する５個のポインタレジスタPOINTER１〜POINTER５とが設けられている。
【００６６】
さらに、レジスタ部ＲＥＧには、前記次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５に保持されている次アドレスのうち１つを選択するマルチプレクサＭＵＸ２１と、前記ポインタレジスタPOINTER１〜POINTER５に保持されているデータテーブルアドレスDTRAのうち１つを選択して前記データテーブル２２０に供給するマルチプレクサＭＵＸ２２と、フィードバックのためポインタレジスタPOINTER１〜POINTER５に保持されているデータテーブルアドレスのうち１つを選択するマルチプレクサＭＵＸ２３と、マルチプレクサＭＵＸ２１で選択された次アドレスとＭＵＸ２３で選択されたデータテーブルアドレスとを合成するビット合成回路ＢＣＣとが設けられている。これらのマルチプレクサＭＵＸ２１〜ＭＵＸ２３は、命令メモリ２２１からの制御信号NMUX-CMD等により切り替えられる。
【００６７】
上述したようにテスト開始前に外部のＣＰＵによって格納されたポインタテーブルＰ−ＴＢＬのデータは、先ずランダムテスト時にマルチプレクサＭＵＸ１２を介して供給される命令メモリ２２１から供給される起動アドレスDP-ADRによって読み出され、その後はポインタテーブルＰ−ＴＢＬから読み出された次アドレスまたはレジスタ部からフィードバックされたアドレスによって読出しが行なわれる。
【００６８】
上記のようにレジスタ部ＲＥＧに５個の次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５を設け、マルチプレクサＭＵＸ２１によってこれらのレジスタに保持されている次アドレスのうち１つを選択してポインタテーブルＰ−ＴＢＬにフィードバックしてデータテーブルアドレスを読み出すとともに、読み出されたデータテーブルアドレスはポインタレジスタPOINTER１〜POINTER５に取り込ませ、このうち一つをマルチプレクサＭＵＸ２２により選択してデータテーブル２２０に供給させることによって、規則性のないランダムなデータがデータテーブル２２０から読み出されるようになる。
【００６９】
また、ポインタテーブルＰ−ＴＢＬがＲＡＭで構成されていることにより、試験の種類が代わる毎に、それに最適なデータをポインタテーブルＰ−ＴＢＬに書き込むことにより、ポインタテーブルＰ−ＴＢＬの容量は比較的小さくて済むとともに、より効率の良い手順やアルゴリズムが開発された場合に変更が容易でかつコストもかからなくて済むという利点がある。
【００７０】
次に、前記データポインタ２２５およびデータテーブル２２０の動作を、図７を用いて説明する。図７は、図６に示されているマルチプレクサＭＵＸ１２とポインタテーブルＰ−ＴＢＬおよび図５に示されているマルチプレクサＭＵＸ２とデータテーブル２２０を取り出して示したものである。図７に示されているように、データポインタ２２５には、次にアクセスすべき自分自身の次ポインタテーブルアドレスＮＰＡとデータテーブル２２０へ出力するデータテーブルアドレスＤＴＡとがペアで格納されている。そして、このポインタテーブルＰ−ＴＢＬに格納されている次ポインタテーブルアドレスＮＰＡとデータテーブルアドレスＤＴＡは、命令メモリ２２１からのアドレスDP_RADまたは自分自身から読み出された次ポインタテーブルアドレスＮＰＡのいずれかにより読み出される。
【００７１】
データポインタ２２５から読み出されたデータのうちデータテーブルアドレスＤＴＡがマルチプレクサＭＵＸ２とデータテーブル２２０へ供給される。データテーブル２２０は、データポインタ２２５から供給されるデータテーブルアドレスＤＴＡまたは命令メモリ２２１からのアドレスDT_ADRのいずれかによって読出しが行なわれる。
【００７２】
図７に示されているように、ポインタテーブルＰ−ＴＢＬのアドレス「００」に次ポインタテーブルアドレスＮＰＡとして「０１」が、またアドレス「０１」に次ポインタテーブルアドレスＮＰＡとして「０２」……のようにアドレス「ｎ」に次ポインタテーブルアドレスＮＰＡとして「ｎ＋１」が格納されているとともに、次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５のうち読み出された次アドレスが格納されるレジスタとマルチプレクサＭＵＸ２１により選択されるレジスタが一致していると、このポインタテーブルＰ−ＴＢＬのアドレス「０１」から「０２」、「０３」、「０４」……のように連続したアドレスから順番にデータが読み出される。
【００７３】
そして、上記次ポインタテーブルアドレスＮＰＡとペアのデータテーブルアドレスＤＴＡが、「０５」、「０６」、「０７」……のように連続したアドレスであり、ポインタレジスタPOINTER１〜POINTER５のうちポインタテーブルＰ−ＴＢＬから読み出されたデータテーブルアドレスが格納されるレジスタとマルチプレクサＭＵＸ２２により選択されるレジスタが一致し、マルチプレクサＭＵＸ２がデータポインタ２２５からのアドレスを選択していると、ポインタテーブルＰ−ＴＢＬから読み出された連続したアドレス「０５」、「０６」、「０７」……がデータテーブル２２０に供給される。
【００７４】
しかし、このとき、データテーブル２２０のアドレス「０５」、「０６」、「０７」……に格納されているデータは、「０１０Ｆ」、「３０Ｆ１」、「４７ＢＣ」、「ＤＥ８６」……のように規則性のないランダムなデータであるため、ランダムなテストパターンが出力されることとなる。さらに、次アドレスレジスタＮＥＸＴ１〜ＮＥＸＴ５のうちポインタテーブルＰ−ＴＢＬから読み出された次ポインタテーブルアドレスが格納されるレジスタを順次変更したり、ポインタレジスタPOINTER１〜POINTER５のうちポインタテーブルＰ−ＴＢＬから読み出されたデータテーブルアドレスが格納されるレジスタを順次変更し、マルチプレクサＭＵＸ２１とＭＵＸ２３で選択されるレジスタのペアを変えてそれらに保持されているアドレスをポインタテーブルＰ−ＴＢＬにフィードバックして記憶させることにより、データテーブル２２０へ供給されるデータテーブルアドレスの順番として、初期設定時にはなかった順番を得ることができ、これによってさらにランダムなテストパターンをデータテーブル２２０より出力させることができる。
【００７５】
なお、図７には一例として１６進数で４桁すなわち１６ビットのバイナリデータからなるテストパターンがデータテーブル２２０に格納されている場合を示したが、テストパターンのビット数は１６ビットに限定されるものでなく、被テストデバイスとしてのメモリに応じたビット数とすれば良い。また、実施例においては次アドレスレジスタＮＥＸＴとポインタレジスタPOINTERをそれぞれ５個ずつ設けているが、一つずつであっても良い。また、次アドレスレジスタＮＥＸＴの数とポインタレジスタPOINTERの数とは一致していなくても良い。
【００７６】
図８には、前記テスト回路１１０に設けられているＡＬＰＧ１１２の他の実施例が示されている。この実施例のＡＬＰＧは、データテーブル２２０とデータポインタ２２５の組を複数設けるとともに、データ演算部２２６にマルチプレクサの機能を持たせて各データテーブル２２０からのデータを順番に処理するように構成したものである。他の構成および各回路の構成は、図４の実施例と同様であるので、同一若しくは類似の機能を有する回路ブロックには同一の符号を付して詳細な説明は省略する。
【００７７】
この実施例においては、各組のデータテーブル２２０とデータポインタ２２５の並列処理によりテストデータを生成することによって、データテーブル２２０とデータポインタ２２５がそれほど高速な回路でなくても生成されるテストデータの周波数を高し、高速なテストを実現することができる。
【００７８】
図９には、前記テスト回路１１０に設けられているＡＬＰＧ１１２のさらに他の実施例が示されている。この実施例のＡＬＰＧは、データテーブル２２０を命令メモリ２２１内に取り込むとともに、データポインタ２２５の機能を次アドレス制御部２２３に代替させるようにしたものである。すなわち、この実施例のＡＬＰＧは、命令レジスタ２２１に格納される命令コードの一部にランダムテストに適したデータを格納しておいて、次アドレス制御部２２３からのアドレスにより次の命令コードが読み出される際に、データテーブル２２０のデータを同時に読み出してデータ演算部２２６に供給するようにしたものである。これにより、この実施例のＡＬＰＧは、図４や図８の実施例のＡＬＰＧに比べて命令メモリ２２１の容量は大きくなるが、それ以外の回路の規模はかなり小さくなるという利点がある。また、メモリが一つであるため初期値設定の一元化が可能になり、テスト開始前までの処理が簡略化され、準備時間も短くなる。
【００７９】
次に、前記実施例のテスト用ボードを使用した場合における半導体メモリの製造から出荷までの手順を、図１０を用いて説明する。
【００８０】
本発明に従うと、半導体製造プロセスによって複数の半導体メモリがウェハ上に形成された後、先ずこのウェハ状態で各メモリのパッドにプローブを当ててテスト信号の入出力を行なって検査するプローブ検査が行なわれる（ステップＳ１１）。そして、その検査結果に基づいて救済可能なものと救済不可能なものに分けられ、救済可能なものに関しては各メモリに設けられている救済回路（冗長回路）を使用して不良ビットを予備メモリセルへ置き換える処理が行なわれる（ステップＳ１２）。
【００８１】
次に、複数の半導体メモリが形成されたウェハが、それぞれのチップに切断され、樹脂などの封入材によって封入されてパッケージに組立てられる（ステップＳ１３）。そして、パッケージとして組み立てられた半導体メモリがバーンイン装置により高温下での試験（バーンインテスト）と、動作周波数の低いクロック等の信号による低速での動作試験（ロングテスト）が行なわれ、その試験結果に基づいて動作不安定な製品が除去される（ステップＳ１４，Ｓ１５）。
【００８２】
それから、直流電圧を印加して所望の直流電圧特性を有しているか検査するＤＣテストを行なう（ステップＳ１６）。このＤＣテストは、従来はファンクションテストも可能な高速のメモリテスタにより行なわれていたが、本発明においてはＤＣテストのみ可能な簡易な専用テスタで行なうことができる。次に、本来の動作周波数の信号によって通常の動作速度で回路が正常に動作するか検査するファンクションテストを行なう（ステップＳ１７）。
【００８３】
このファクションテストは、従来は高速のメモリテスタにより行なわれていたが、本発明においては前記実施例のテスト用ボードに被テストデバイスを搭載して例えばバーンイン装置に入れてテスト用ボード上のテスト回路を動作させて行なうことができる。このとき、従来のテスタは所定のアルゴリズムに従った規則性のあるテストパターンによるテストのみであったが、ファンクションテストと同時に行なう。本発明においては前記実施例のテスト用ボード上のテスト回路が規則性のないランダムなテストパターンを生成したテストを行なえるように構成されているので、従来は図１１に示されているように、モジュール組立て後に行なわれていた実機選別のためのテストも、ファンクションテストと同時に行なうことができる。
【００８４】
ファンクションテストおよび実機選別のためのテストが終了すると、本発明では、セットアップ時間やホールド時間が設計仕様を満足しているか検査するタイミングテストを行なう（ステップＳ１８）。このタイミングテストは、従来はファンクションテストも可能な高速のメモリテスタにより行なわれていたが、本発明においてはタイミングテストのみ可能な簡易な専用テスタで行なうことができる。
【００８５】
そして、以上のテストで良品とされたもののみを用いてメモリモジュールが組立てられ、そのモジュールに対する選別試験が行なわれ、正常に動作すると判定されたものだけが製品として出荷される（ステップＳ１９，Ｓ２０）。従来はモジュール組立て後の選別試験は、前記実施例のテスト用ボード上のテスト回路が行なう規則性のないランダムなテストパターンによる試験と同様な試験がコンピュータのＣＰＵによって数個単位で行なわれていたが、本発明ではランダムなテストパターンによる試験ではなく、単にモジュール上のメモリがそれぞれモジュール上で動作するか否かの簡単なもので済む。そのため、簡易なモジュール専用のテスタを用いてしかも多数のモジュールを対象として同時に行なうことができる。
【００８６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、ＡＬＰＧにおける命令メモリ２２１としてＲＡＭを使用しているが、命令メモリ２２１としてＲＯＭを使用するようにしても良い。
【００８７】
また、実施例においては、ＡＬＰＧを有するテスト回路１１０とは別個にバッファメモリ１２１と比較判定回路１２２とを有するバッファＬＳＩを設け、ＡＬＰＧで生成され被テストデバイスに書き込まれるデータをバッファメモリに保持しておいて、書込み後に被テストデバイスから読み出されたデータとバッファメモリに記憶されているデータとをバッファＬＳＩの比較判定回路で比較して判定するようにしているが、バッファＬＳＩを省略してテスト回路に比較判定回路を設けてＡＬＰＧが読出しのためのアドレスとそれに対応する期待値データとを生成し、被テストデバイスから読み出されたデータと期待値データとをテスト回路の比較判定回路で比較して判定するように構成することも可能である。
【００８８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体メモリのテスト用ボードおよびテスト方法を例にとって説明したが、本発明はそれに限定されるものでなく、論理ＬＳＩのテスト用ボードおよびテスト方法にも利用することができる。
【００８９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００９０】
すなわち、本発明に従うと、テストに使用する高速・高機能のテスタの台数を減らし設備コストを低減することができるとともに、テストに要する時間を短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るテスト用ボードの概略構成を示す構成図である。
【図２】本発明に係るテスト用ボードとそれを制御するテスト装置の概略構成を示すブロック図である。
【図３】本発明に係るテスト用ボード上の回路の概略構成を示すブロック図である。
【図４】テスト用ボード上のテスト回路を構成するＡＬＰＧの実施例を示すブロック図である。
【図５】テスト回路のＡＬＰＧを構成するデータテーブルの周辺回路およびデータ演算部の実施例を示すブロック図である。
【図６】テスト回路のＡＬＰＧを構成するデータポインタの実施例を示すブロック図である。
【図７】テスト回路のＡＬＰＧを構成するデータポインタによるデータテーブルからのデータの読出しの流れを示すデータフローチャートである。
【図８】テスト用ボード上のテスト回路を構成するＡＬＰＧの他の実施例を示すブロック図である。
【図９】テスト用ボード上のテスト回路を構成するＡＬＰＧのさらに他の実施例を示すブロック図である。
【図１０】本発明を適用したテスト用ボードを使用した半導体メモリの検査手順を示すフローチャートである。
【図１１】従来の半導体メモリの検査手順を示すフローチャートである。
【符号の説明】
１００ テスト用ボード
１１０ テスト回路
１１１ インタフェース回路
１１２ ＡＬＰＧ
１２０ バッファＬＳＩ
１２１ バッファメモリ
１２２ 比較判定回路
１２３ 制御回路
１３０ 被テストデバイス用ソケット
２００ テスタ（バーンイン装置）
２１０ インタフェース装置
２２０ データテーブル
２２１ 命令メモリ
２２２ プログラムカウンタ
２２３ 次アドレス制御部
２２４ アドレス演算部
２２５ データポインタ
２２６ データ演算部
３００ 被テストデバイス
ＭＵＸ マルチプレクサ
ＡＬＵ 演算論理ユニット
ＲＥＧ レジスタ
ＢＣＣ ビット合成回路
Claims (9)
- テスト対象となる半導体メモリが装着可能な複数個のソケットと、
所定のアルゴリズムに従って前記半導体メモリの検査のためのアドレスとデータを生成するテスト回路と、
該テスト回路を外部の制御装置に接続するための端子と、
前記ソケットと前記テスト回路と前記端子を電気的に接続する配線とが形成されてなるテスト用ボードであって、
前記テスト回路には、
規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータテーブルを格納する揮発性メモリと、
前記データテーブルを格納する揮発性メモリ上のアドレスを規則性無く指定して順次出力するデータポインタと、
前記データポインタの出力した前記データテーブルを格納する揮発性メモリのアドレスを用いて該データテーブルを格納した揮発性メモリからデータを読み出してテスト用のデータを生成するデータ演算部とが設けられていることを特徴とするテスト用ボード。 - 前記テスト回路は、前記データ演算部により生成されたデータを保持するバッファメモリと、該バッファメモリに記憶されているデータと前記ソケットに装着された半導体メモリから読み出されたデータとを比較して一致または不一致を検出する比較判定回路を備えていることを特徴とする請求項１に記載のテスト用ボード。
- テスト対象となる半導体メモリが装着可能な複数個のソケットと、
所定のアルゴリズムに従って前記半導体メモリの検査のためのデータとアドレスを生成するテスト回路と、
該テスト回路で生成されたデータを保持するバッファメモリおよび該バッファメモリに記憶されているデータと前記ソケットに装着された半導体メモリから読み出されたデータとを比較して一致または不一致を検出する比較判定回路を備えたバッファ回路と、
前記テスト回路を外部の制御装置に接続するための端子と、
前記ソケットと前記バッファ回路と前記テスト回路と前記端子とを電気的に接続する配線が形成されてなるテスト用ボードであって、
前記テスト回路には、
規則性のないテストパターンによるテストに使用するデータを生成するための元になるデータテーブルを格納する揮発性メモリと、
前記データテーブルを格納する揮発性メモリ上のアドレスを規則性無く指定して順次出力するデータポインタと、
前記データポインタの出力した前記データテーブルを格納する揮発性メモリのアドレスを用いて該データテーブルを格納した揮発性メモリからデータを読み出してテスト用のデータを生成するデータ演算部とが設けられていることを特徴とするテスト用ボード。 - 前記テスト回路は、前記ソケットに装着された半導体メモリに供給されるアドレスを生成するアドレス演算部と、前記データテーブルを格納する揮発性メモリと前記データポインタ及び前記データ演算部からなり前記ソケットに装着された半導体メモリに供給されるデータを生成するデータ生成部と、前記アドレス演算部と前記データ生成部を制御して所定のアルゴリズムに従ったテストパターンを順次出力させる制御部と、を有することを特徴とする請求項１、２または３に記載のテスト用ボード。
- 前記制御部は、複数の制御コードからなるプログラムを記憶する命令メモリと、該命令メモリから読み出すべき制御コードを指定するアドレスを生成するプログラムカウンタとを有することを特徴とする請求項４に記載のテスト用ボード。
- 前記制御コードからなるプログラムを記憶する命令メモリは揮発性のメモリであることを特徴とする請求項５に記載のテスト用ボード。
- 前記データ生成部は、前記データテーブルを格納した揮発性メモリから読み出されたデータに対して演算処理を行なう論理演算ユニットと演算結果を保持するレジスタとを含む２以上のデータ演算系と、各データ演算系により処理されたデータのいずれかを選択して出力するデータ選択手段とを備えていることを特徴とする請求項４に記載のテスト用ボード。
- 前記２以上のデータ演算系は、各々前記レジスタに保持されているデータを前記論理演算ユニットにフィードバックする経路を有することを特徴とする請求項７に記載のテスト用ボード。
- 前記データポインタは、前記データテーブルを格納した揮発性メモリから読み出すべきデータを指定する複数のアドレスを保持するポインタテーブルを備え、該ポインタテーブルは揮発性のメモリにより構成されていることを特徴とする請求項３に記載のテスト用ボード。
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