JP2002133895A - アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法 - Google Patents

Abstract

(57)【要約】 【課題】フューズの破壊状態のばらつきによらず、フュ
ーズプログラム状態が正確に判定できるリダンダンシ回
路を提供する。 【解決手段】この発明のリダンダンシ回路は、第１、第
２の電気フューズ、差動増幅器、記憶回路、及びスイッ
チ回路を有する。前記第１、第２の電気フューズは、あ
るレベル以上の電圧を印加すると電流特性が変化する。
前記差動増幅器は、前記第１、第２の電気フューズの各
々の電流特性の違いに依存した２つの信号電圧を受け取
り、これら信号電圧の差を増幅して出力する。前記記憶
回路は、前記差動増幅器からの出力を記憶する。前記ス
イッチ回路は、前記差動増幅器と前記記憶回路との間
を、接続状態あるいは遮断状態のいずれかの状態にす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アンチフューズ
を用いたリダンダンシ回路及び半導体メモリにおける不
良アドレス検索方法に関するものであり、特にリダンダ
ンシ回路を備えた半導体メモリなどの集積回路に利用さ
れるものである。

【０００２】

【従来の技術】従来より、半導体メモリの製造には、良
品歩留り向上のために、不良セルをスペアのセルに置き
換えるリダンダンシシステムが必須である。半導体チッ
プ製造工程の最終段階で、テスト不良を発見した場合、
レーザにより不良セルをスペアセルに置き換わるように
プログラムする。プログラム後の半導体チップをパッケ
ージに封入する。そして、最終のテストを行った後、良
品の半導体メモリが製品として出荷されるというのが今
までの製造フローである。

【０００３】しかし、パッケージ封入後のテストにおい
て１，２ビットの不良セルが生じることがある。この不
良セルが、トータルの歩留りに与える影響は無視できな
い。このため、パッケージ封入後に発見された不良セル
を、スペアセルに置き換えることができるプログラミン
グ方法が望まれる。

【０００４】また、高速仕様の半導体メモリにおいて
は、信号伝達の微妙なタイミングを、すべての仕様に対
して充分マージンを持って生産することが難しくなって
おり、パッケージ封入後にタイミング調整を行うという
方法がとられている。このため、パッケージ封入後の半
導体メモリに対して、外部からプログラミングでタイミ
ングを調整して、その後、永久的に固定することが望ま
れる。

【０００５】これらの要望に答えるために、レーザでは
なく電気にて回路状態を永久的に変える手法として、電
気フューズ方式を利用する方法がある。電気フューズ方
式には、高電圧を与えて配線パターンを破壊し断線状態
を形成する通常のヒューズと、高電圧を与えて配線間の
絶縁膜に絶縁破壊を起こして導通状態を形成するアンチ
フューズがある。

【０００６】以下に、一例として、アンチフューズを用
いたリダンダンシ回路について説明する。

【０００７】図１は、キャパシタからなるアンチフュー
ズを用いたリダンダンシ回路の構成を示す回路図であ
る。

【０００８】このリダンダンシ回路は、高電圧を与えて
キャパシタに絶縁破壊を起こし、キャパシタの抵抗をゼ
ロに近づけたものと、絶縁破壊を起こしていないほとん
ど無限大の抵抗を持つキャパシタとの違いを利用してプ
ログラム状態を形成する回路である。

【０００９】図１に示すように、キャパシタＣ１１の一
端には、トランジスタＴＲ１１を介して電源電圧ＶDDが
接続されている。キャパシタＣ１１の他端には、トラン
ジスタＴＲ１２を介して基準電位（接地電位）ＧＮＤが
接続されている。さらに、キャパシタＣ１１の一端とト
ランジスタＴＲ１１との間のノードには、ラッチ回路Ｌ
Ｈ１１が接続されている。

【００１０】図１に示す回路では、アンチフューズとし
てのキャパシタＣ１１が絶縁破壊されている場合、キャ
パシタＣ１１の抵抗がゼロに近くなることにより、ラッ
チ回路ＬＨ１１の入力となるノードが接地レベルに近く
なる。一方、キャパシタＣ１１が絶縁破壊されていない
場合には、キャパシタＣ１１の抵抗がほとんど無限大で
あることにより、ラッチ回路ＬＨ１１の入力となるノー
ドが電源レベルに近くなる。このように、キャパシタＣ
１１が絶縁破壊されているか否かで、ラッチ回路ＬＨ１
１に保持される状態が異なる。この構成例は、フューズ
素子の抵抗の差から生じる電圧レベルの差を、ラッチ回
路ＬＨ１１への入力に、直接、用いる方法である。

【００１１】

【発明が解決しようとする課題】しかしながら、この方
法では、アンチフューズの破壊時と非破壊時の抵抗差が
大きくないと、ラッチ回路にラッチされる“１”、
“０”を確実に作ることができない。すなわち、電気フ
ューズ方式を用いたリダンダンシ回路では、高電圧印加
によるフューズの破壊状態がばらつくため、フューズに
よって形成されたフューズプログラム状態を正確に判定
できないという問題がある。

【００１２】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、フューズの破壊状態のばらつきによら
ず、フューズプログラム状態が正確に判定できるリダン
ダンシ回路を提供することを目的とする。

【００１３】さらに、この発明は、前記リダンダンシ回
路にフューズプログラム状態を記憶させるために必要な
不良アドレスの特定を、効率良く行うことができる不良
アドレス検索方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に、本発明を第１の側面から見たリダンダンシ回路は、
所定レベル以上の電圧を印加すると電流特性が変化する
第１、第２の電気フューズと、前記第１、第２の電気フ
ューズの各々の電流特性の違いに依存した２つの信号電
圧を受け取り、これら信号電圧の差を増幅して出力する
差動増幅器と、前記差動増幅器からの出力を記憶する記
憶回路と、前記差動増幅器と前記記憶回路との間を接続
状態あるいは遮断状態のいずれかの状態にするスイッチ
回路とを具備することを特徴とする。

【００１５】前記目的を達成するために、本発明を第２
の側面から見たリダンダンシ回路は、所定レベル以上の
電圧を印加するとリーク電流特性が変化する第１、第２
の電気アンチフューズと、前記第１、第２の電気アンチ
フューズの各々のリーク電流特性の違いに依存した２つ
の信号電圧を受け取り、これら信号電圧の差を増幅して
出力する差動増幅器と、前記差動増幅器からの出力を記
憶する記憶回路と、前記差動増幅器と前記記憶回路との
間を接続状態あるいは遮断状態のいずれかの状態にする
スイッチ回路とを具備することを特徴とする。

【００１６】前記目的を達成するために、本発明を第３
の側面から見たリダンダンシ回路は、一対の電気フュー
ズを有し、回路動作状態を決めるビット情報を記憶する
フューズビット記憶回路と、前記一対の電気フューズの
うちの一方に、所定レベル以上の電圧を印加して前記一
対の電気フューズの各々の電流特性にアンバランスを作
り、前記回路動作状態を決めるビット情報を前記フュー
ズビット記憶回路にプログラムするプログラム制御回路
と、前記一対の電気フューズの各々の出力を受け取り、
前記電流特性のアンバランス状態を増幅する差動増幅器
と、前記差動増幅器からの出力を記憶する記憶回路と、
前記差動増幅器と前記記憶回路との間を、接続状態ある
いは遮断状態のいずれかの状態にするスイッチ回路と、
前記フューズビット記憶回路にプログラムされた前記回
路動作状態を決めるビット情報を検出する検出制御回路
とを具備することを特徴とする。

【００１７】以上のように構成されたリダンダンシ回路
では、前記一対の第１、第２の電気フューズのうちのい
ずれか一方に、あるレベル以上の電圧を印加して前記第
１、第２の電気フューズの各々の電流特性にアンバラン
スを作り、前記アンバランスを前記差動増幅器により検
出する。これにより、前記第１、第２の電気フューズの
破壊状態のばらつきによらず、前記第１、第２の電気フ
ューズによるプログラム状態が正確に判定できる。

【００１８】前記目的を達成するために、本発明を第４
の側面から見た不良アドレス検索方法は、各々が複数の
メモリセルからなり、各々が共通のアドレスを持つ複数
のバンクと、前記複数のバンクの各々に設けられ、前記
バンク内のメモリセルに記憶されたデータが入出力され
る複数のＩ／Ｏ端子とを持つ半導体メモリにおける不良
アドレス検索方法であって、前記複数のバンクと前記複
数のＩ／Ｏ端子にとって共通のアドレスから複数のデー
タを読み出し、フェイルデータが記憶されたフェイルア
ドレスを検出するステップと、検出した前記フェイルア
ドレスを与えて、このフェイルアドレスに相当する前記
複数のバンクの各々のメモリセルからデータを読み出
し、不良のメモリセルが存在するバンクとＩ／Ｏ端子を
特定するステップとを具備することを特徴とする。

【００１９】以上のように構成された不良アドレス検索
方法では、前記複数のバンクと前記複数のＩ／Ｏ端子に
とって共通のアドレスから複数のデータを読み出して演
算を行い、演算結果からフェイルアドレスを検出して、
不良のメモリセルが存在するバンクとＩ／Ｏ端子を特定
する。これにより、リダンダンシ回路にフューズプログ
ラム状態を記憶させるために必要な不良アドレスの特定
を、効率良く行うことができる。

【００２０】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。

【００２１】この発明は、電気にて回路状態を永久的に
変える電気フューズ、例えば通常のフューズまたはアン
チフューズのいずれを用いたリダンダンシ回路にも適用
することができる。通常のフューズは、高電圧を与えて
配線パターンを破壊し、断線状態を形成するものであ
る。アンチフューズは、高電圧を与えて配線間の絶縁膜
に絶縁破壊を起こし、導通状態を形成するものである。

【００２２】［第１の実施の形態］まず、この発明の第
１の実施の形態として、アンチフューズのプログラムと
状態検出について説明する。

【００２３】図２は、第１の実施の形態の基本的なアン
チフューズとその状態検出回路の構成を示す回路図であ
る。

【００２４】図２に示すように、アンチフューズとその
状態検出回路は、アンチフューズとしてのキャパシタＣ
１、Ｃ２、コンパレータ１１、ｎチャネルＭＯＳトラン
ジスタＴＲ１〜ＴＲ４を有し構成されている。

【００２５】前記キャパシタＣ１の一端には、トランジ
スタＴＲ１の電流通路の一端が接続されている。このト
ランジスタＴＲ１の電流通路の他端には、電源電圧ＶDD
が接続されている。キャパシタＣ１の他端には、トラン
ジスタＴＲ２の電流通路の一端が接続されている。この
トランジスタＴＲ２の電流通路の他端には、基準電位
（例えば接地電位）ＧＮＤが接続されている。

【００２６】前記キャパシタＣ２の一端には、トランジ
スタＴＲ３の電流通路の一端が接続されている。このト
ランジスタＴＲ３の電流通路の他端には電源電圧ＶDDが
接続されている。キャパシタＣ２の他端には、トランジ
スタＴＲ４の電流通路の一端が接続されている。このト
ランジスタＴＲ４の電流通路の他端には、基準電位（例
えば接地電位）ＧＮＤが接続されている。

【００２７】さらに、前記キャパシタＣ１の一端とキャ
パシタＣ２の一端との間には、コンパレータ１１が接続
されている。

【００２８】前述したアンチフューズとその状態検出回
路を有するヒューズユニットは、２つのアンチフューズ
であるキャパシタＣ１、Ｃ２の出力をコンパレータ１１
で比較する構成である。このヒューズユニットひとつ
で、リダンダンシアドレスなどの１ビットの情報をプロ
グラムする。

【００２９】図２に示すように構成された回路におい
て、コンパレータ１１で出力を比較する２つのキャパシ
タＣ１、Ｃ２の一方のみに、高電圧などのストレスをか
けてキャパシタに絶縁破壊を起こさせる。この破壊は、
完全な破壊でなくてもよく、わずかにリーク電流を増や
すようなものであればよい。すなわち、２つのアンチフ
ューズ（キャパシタＣ１、Ｃ２）の間で、ストレスをか
けた場合と、かけない場合の違いをコンパレータ１１で
検出できる程度の電位レベルの差が生じればよい。

【００３０】キャパシタＣ１、Ｃ２において、ストレス
をかける方をキャパシタＣ２にするかキャパシタＣ１に
するかで、このフューズユニットのプログラム状態を、
“０”にするか、“１”にするかを表すことができる。

【００３１】以上により、アンチフューズ（キャパシタ
Ｃ１またはＣ２）に抵抗がゼロに近くなるまでの破壊に
至るような強烈なストレスをかけなくても、フューズを
プログラムでき、ストレスによる破壊状態のバラツキに
対しても安定したプログラムが可能となる。

【００３２】次に、アンチフューズとその状態検出回路
を有する前記フューズユニットのシステムについて説明
する。

【００３３】図３は、フューズユニットのシステム構成
を示すブロック図である。

【００３４】図３に示すように、アンチフューズ回路ｆ
０，ｆ１には、コンパレータ１１が接続され、このコン
パレータ１１にはラッチ回路１２が接続されている。ま
た、アンチフューズ回路ｆ０，ｆ１には、プログラム制
御回路(Programming ControlCircuit)１３と検出制御回
路(Fuse-Enable-Control Circuit)１４が接続されてい
る。前記ラッチ回路１２には、検出制御回路１４が接続
されている。

【００３５】図３に示すフューズユニットの動作は以下
のようになる。

【００３６】前記アンチフューズ回路ｆ０，ｆ１の出力
をコンパレータ１１で比較する。コンパレータ１１の比
較結果に応じた出力をラッチ回路１２で保持する。プロ
グラム制御回路１３は、アンチフューズ回路ｆ０，ｆ１
をプログラムするための回路である。検出制御回路１４
は、アンチフューズ回路ｆ０，ｆ１をプログラムした結
果を検出するための制御を行う回路である。そして、ラ
ッチ回路１２の出力０out、１outの状態を、リダンダン
シアドレス制御に利用する。

【００３７】図４は、図３に示したブロック図中のアン
チフューズ回路ｆ０，ｆ１、コンパレータ１１、及びラ
ッチ回路１２の具体的な回路図である。

【００３８】フューズe-fuse０及びe-fuse１は、キャパ
シタのようにストレスをかけると劣化してリーク電流が
増すような素子からなる。このフューズe-fuse０は、リ
ーク電流量を０と１で比較するために、リーク電流量を
電圧に変換するためのｎチャネルＭＯＳトランジスタＴ
Ｒ１、ＴＲ２をそれぞれに介して、電源電圧ＶDDと接地
電位ＧＮＤとの間に設けられている。同様に、フューズ
e-fuse１も、リーク電流量を０と１で比較するために、
電圧に変換するのにｎチャネルＭＯＳトランジスタＴＲ
３、ＴＲ４をそれぞれに介して、電源電圧ＶDDと接地電
位ＧＮＤとの間に設けられている。

【００３９】アンチフューズ回路ｆ０，ｆ１において、
リーク電流量を比べるときには、電源電圧ＶDD側、接地
電位ＧＮＤ側のいずれのトランジスタＴＲ１〜ＴＲ４も
オンとなる。そして、フューズe-fuse０，e-fuse１のリ
ーク電流量に依存した電圧レベルがコンパレータ１１へ
の入力レベルとして発生する。

【００４０】電源電圧側のトランジスタＴＲ１、ＴＲ３
のゲートには、信号ＦＷが入力され、接地電位側のトラ
ンジスタＴＲ２、ＴＲ４のゲートには信号／ＰＲＧが入
力される。信号ＦＷは、フューズe-fuse０，e-fuse１の
状態をコンパレータ１１が比較してラッチする期間で
“Ｈ”となる。信号／ＰＲＧは、フューズe-fuse０，e-
fuse１にプログラム時にストレスをかけるときのみ、
“Ｌ”となる。

【００４１】コンパレータ１１は、トランジスタＴＲ
５、ＴＲ６を有する差動型の増幅器である。さらに、コ
ンパレータ１１は、信号Ｖbiasをゲート入力とした、一
定電流を流すためのトランジスタＴＲ７と、信号ＦＯＮ
1が“Ｈ”のときのみ、コンパレータ１１を働かせるス
イッチの役目をするトランジスタＴＲ８を接地側に有
し、さらにパストランジスタＰＴ１、ＰＴ２を有する。

【００４２】ラッチ回路１２は、トランジスタＴＲ９〜
ＴＲ１２、及びトランジスタＴＲ１３、ＴＲ１４、さら
にコンパレータ１１との間を接続状態あるいは遮断状態
にスイッチングするトランジスタＴＲ１５、ＴＲ１６を
有する。

【００４３】図４に示すように構成された回路の動作は
以下のようになる。コンパレータ１１により、アンチフ
ューズ回路ｆ０，ｆ１の状態が比較され増幅される。こ
の増幅結果は、コンパレータ１１から出力され、ラッチ
回路１２に取り込まれる。このとき、コンパレータ１１
とラッチ回路１２は、信号／ＦＯＮ３をゲート入力とす
るトランジスタＴＲ１５、ＴＲ１６でスイッチされてい
る。コンパレータ１１からのデータをラッチ回路１２が
取り込んだ後は、信号／ＦＯＮ３が“Ｌ”となり、コン
パレータ１１とラッチ回路１２との間が遮断される。

【００４４】ラッチ回路１２は、ダイナミックラッチ回
路であり、コンパレータ１１からの出力を増幅しつつ、
信号ＦＯＮ２が“Ｈ”で／ＦＯＮ２が“Ｌ”のとき、前
記コンパレータの出力をラッチする。このとき、ラッチ
された電源電圧レベルと接地電位レベルの出力が、０ou
tと１outとなる。

【００４５】次に、図４に示した回路を制御するための
信号を発生する検出制御回路１４について説明する。

【００４６】図５（ａ）、図５（ｂ）、及び図５（ｃ）
は、図３中の検出制御回路１４の具体的な構成を示す回
路図である。

【００４７】図５（ａ）に示すように、検出制御回路１
４には信号ＰＷＯＮと信号ＥＮＢＬが入力され、この検
出制御回路１４からは信号ＦＯＮ１、ＦＯＮ２、ＦＯＮ
３、及び信号ＦＷが出力される。

【００４８】図５（ｂ）、図５（ｃ）を用いて、前記検
出制御回路１４の詳細な回路を説明する。図５（ｂ）に
示すように、ＡＮＤ回路ＡＤ１には、信号ＰＷＯＮと信
号ＥＮＢＬが入力される。このＡＮＤ回路ＡＤ１の出力
信号ＦＯＮ０は、遅延回路ＤＬ１にて遅延され、信号Ｆ
ＯＮ１が出力される。また、信号ＦＯＮ１は、インバー
タＩＶ１にて反転され、信号ＦＯＮ１の相補信号／ＦＯ
Ｎ１が出力される。

【００４９】さらに、信号ＦＯＮ１は、遅延回路ＤＬ２
にて遅延され、信号ＦＯＮ２が出力される。信号ＦＯＮ
２は、インバータＩＶ２にて反転され、信号ＦＯＮ２の
相補信号／ＦＯＮ２が出力される。

【００５０】さらに、信号ＦＯＮ２は、遅延回路ＤＬ３
にて遅延され、信号ＦＯＮ３が出力される。信号ＦＯＮ
３は、インバータＩＶ３にて反転され、信号ＦＯＮ３の
相補信号／ＦＯＮ３が出力される。

【００５１】また、図５（ｃ）に示すように、ＡＮＤ回
路ＡＤ２には、信号ＦＯＮ３と信号ＦＯＮ０が入力され
る。このＡＮＤ回路ＡＤ２の出力信号は、ＮＯＲ回路Ｎ
Ｒ１の第１端子に入力され、信号ＥＮＢＬの相補信号／
ＥＮＢＬは、ＮＯＲ回路ＮＲ１の第２端子に入力され
る。そして、ＮＯＲ回路ＮＲ１から信号ＦＷが出力され
る。

【００５２】前記検出制御回路１４の動作は以下のよう
になる。

【００５３】フューズe-fuseのプログラム状態の検出
は、デバイスチップの電源立ち上げ時に行われる。この
ため、電源がある程度安定してから立ち上がるように発
生する信号ＰＷＯＮを、時間的な起点としてプログラム
状態の検出が開始される。信号ＥＮＢＬは、このビット
を検出してリダンダンシ情報として用いる場合に“Ｈ”
となる信号である。よって、信号ＰＷＯＮと信号ＥＮＢ
Ｌがともに“Ｈ”になったとき、始めて検出制御回路１
４が動き出すことになる。

【００５４】前記検出制御回路１４では、前述したよう
に、信号ＦＯＮ０が遅延回路ＤＬ１を経て信号ＦＯＮ１
とその相補信号／ＦＯＮ１を発生させる。この信号ＦＯ
Ｎ１が遅延回路ＤＬ２を経て信号ＦＯＮ２とその相補信
号／ＦＯＮ２を発生させる。さらに、信号ＦＯＮ２が遅
延回路ＤＬ３を経て信号ＦＯＮ３とその相補信号／ＦＯ
Ｎ３を発生させる。

【００５５】信号ＦＷは、信号ＥＮＢＬが“Ｈ”とな
り、信号ＦＯＮ０及び信号ＦＯＮ３が立ち上がる以前は
“Ｈ”であり、このとき、フューズe-fuse０，e-fuse１
の情報がコンパレータ１１に出力されるようになってい
る。その後、信号ＦＯＮ３が立ち上がりコンパレータ１
１とラッチ回路１２が切り離されると、信号ＦＷは
“Ｌ”になり、コンパレータ１１への入力が接地レベル
になるようにしている。これにより、以後、コンパレー
タ１１では、電流が流れず電力消費はない。

【００５６】前述した図３に示すフューズユニットか
ら、リダンダンシアドレスを検出するフューズシステム
を作るには、アドレスを構成する各ビットに対して１フ
ューズユニットずつ必要である。さらに、フューズの各
ビットは必ず“０”か“１”を表すので、フューズシス
テムがアドレスを設定しない場合を表すビットが必要で
ある。これらを備えたフューズシステムの例を、図６を
用いて説明する。

【００５７】図６は、前記フューズシステムの構成を示
すブロック図である。この図中では、プログラム制御回
路１３を“Ｐ．Ｃ．”で示し、検出制御回路１４を
“Ｆ．Ｅ．Ｃ．”で、さらにラッチ回路１２及びコンパ
レータ１１（ユニットａ０〜ａ３）を“Ｌ&Ｃ”にて示
している。図中には、アンチフューズ回路ｆ０、ｆ１を
一組示したが、ユニットａ０〜ａ３の各々にアンチフュ
ーズ回路ｆ０、ｆ１を一組づつ設けてもよい。

【００５８】リダンダンシを使用することになる不良ア
ドレスのビットは、ユニットａ０からのビットで表され
る。これらのフューズビットが、アドレスを表すのに使
われているか否かを決めるビットがユニットｅ０とｅ１
である。ユニットｅ０とｅ１にともに“１”がプログラ
ムされ、ＡＮＤ回路ＡＤ３から“Ｈ”が出力された場合
のみ、ユニットａ０以降のビットが有効になるようにな
っている。その他の場合には、ユニットａ０以降のユニ
ットはプログラム検出動作も行わず、動作に伴う電力消
費を無くしている。

【００５９】フューズシステムが有効の場合は、外部か
ら与えられたアドレスビットAddと、ユニットａ０、ａ
１、…に記憶された不良アドレスのビットとが比較され
る。そして、この比較結果に応じて、スペアノーマルス
イッチ回路１５でリダンダンシを選択するパスＲＤに行
くか、リダンダンシを選択しないパスＮｏｒに行くかの
振り分けが行われる。

【００６０】図６に示すフューズシステムのビットごと
の検出は、ユニットｅ０からシリアルにビットごとに行
われる。まず、電源が投入されると、図５（ａ）〜図５
（ｃ）で説明した検出制御回路１４がユニットｅ０のビ
ットを確定する。次に、次段の検出制御回路１４は、前
段の検出制御回路１４の出力を受けてユニットｅ１の出
力を確定する。この時点で、ユニットｅ０とｅ１の出力
の論理積がＡＮＤ回路ＡＤ３にて取られ、このＡＮＤ回
路ＡＤ３の出力でユニットａ０以降の検出制御回路１４
を駆動する。このため、ラッチ回路及びコンパレータｅ
０またはｅ１の一方でも“０”であれば、ユニットａ０
以降の検出動作は行われない。このときには、スペアノ
ーマルスイッチ回路１５では、パスＮｏｒが常に選択さ
れる。一方、ユニットｅ０とｅ１がともに“１”であれ
ば、ラッチ回路及びコンパレータａ０以降のビットにつ
いて順次、検出と確定が行われて不良アドレスビットが
確定する。

【００６１】次に、フューズシステムのプログラム方法
について説明する。

【００６２】図２では、コンパレータの入力となるアン
チフューズ回路ｆ０，ｆ１はひとつのキャパシタから構
成されているが、セルキャパシタを用いると、図６のフ
ューズシステムの全てのビットごとのキャパシタをセル
アレイとして構成できる。

【００６３】図７は、図４に示したアンチフューズ回路
ｆ０、ｆ１をセルアレイとして構成した回路図である。
このアレイから構成されるアンチフューズ回路ｆ０とｆ
１は、図６に示したように、全てのフューズユニットで
共有して使われる。セルキャパシタアレイのワード線ト
ランスファゲートトランジスタに相当する部分に、例え
ば図６のユニットｅ０，ｅ１，ａ０，ａ１，…などのビ
ットに対応するアドレス（トランスファゲートトランジ
スタ）Ａ＿０，Ａ＿１，…，Ｂ＿０，Ｂ＿１，…を設定
する。このようなセルアレイにおいて、キャパシタＣＡ
０，ＣＡ１，…、ＣＢ０，ＣＢ１，…をアンチフューズ
として用い、これをプログラムしたり、検出したりする
ときに対応するユニットｉがプログラムなり検出を行っ
ているのに同期し、Ａ＿ｉかＢ＿ｉ、または両方を選択
してやればよい。

【００６４】プログラムのときはどちらかが選択される
ことによって、それぞれのユニットに対してフューズｆ
０またはｆ１にストレスがかけられる。検出のときは、
Ａ＿ｉとＢ＿ｉの両方を選択することによって、それぞ
れのユニットに対して、それぞれのコンパレータ入力を
得ることができる。

【００６５】信号ＰＲＧは、プログラムのモードで
“Ｈ”となる信号で、信号／ＰＲＧはその相補信号であ
る。ここで例えば、アンチフューズ回路ｆ０またはｆ１
に大きなストレスをかけるため、信号／ＰＲＧが入力さ
れるｐチャネルトランジスタＴＲ２１、ＴＲ２２は、電
源電圧より高い内部電圧に接続される。信号ＰＲＧが入
力されるｎチャネルトランジスタＴＲ２３、ＴＲ２４
は、接地レベルよりも低い内部電源に接続される。

【００６６】図８（ａ）、図８（ｂ）は、図３と図６に
示されているアンチフューズ回路ｆ０，ｆ１をプログラ
ムするためのプログラム制御回路１３の回路図である。

【００６７】このプログラム制御回路１３の働きは、前
述したＡ＿ｉとＢ＿ｉを発生するものである。信号／Ｐ
ＲＧはＯＲ回路ＯＲ１の第１端子に入力され、信号０se
tはＯＲ回路ＯＲ１の第２端子に入力される。さらに、
ＯＲ回路ＯＲ１の出力はＡＮＤ回路ＡＤ４の第１端子に
入力され、信号Add＿ｉはＡＮＤ回路ＡＤ４の第２端子
に入力される。そして、ＡＮＤ回路ＡＤ４からは、トラ
ンスファゲートトランジスタＡ＿ｉのゲートに供給され
る信号が出力される。

【００６８】また、信号／ＰＲＧはＯＲ回路ＯＲ２の第
１端子に入力され、信号１setはＯＲ回路ＯＲ２の第２
端子に入力される。さらに、ＯＲ回路ＯＲ２の出力はＡ
ＮＤ回路ＡＤ５の第１端子に入力され、信号Add＿ｉは
ＡＮＤ回路ＡＤ５の第２端子に入力される。そして、Ａ
ＮＤ回路ＡＤ５からは、トランスファゲートトランジス
タＢ＿ｉのゲートに供給される信号が出力される。

【００６９】信号Add＿ｉは図６のビットユニット位置
に対応する信号であり、そのユニットに“０”をセット
するときは信号０setが“Ｈ”で信号１setが“Ｌ”とな
る。また、“１”をセットしたいときには、信号０set
が“Ｌ”で信号１setが“Ｈ”となる。

【００７０】検出のときは、信号／ＰＲＧが“Ｈ”であ
るため、対応するＡ＿ｉとＢ＿ｉがともに立ち、図７の
ストレス電源からはアンチフューズとなるキャパシタ列
は切り離される。この際、図５（ａ）〜図５（ｃ）の信
号ＥＮＢＬに信号／ＰＲＧを入れて置けば、プログラム
モードで図４の信号ＦＷの入ったトランジスタがオンし
て、高い内部電圧と電源が導通することはない。

【００７１】このフューズシステムは、リダンダンシを
利用する、あるいは利用しないに関わりなく、フューズ
をプログラムする必要がある。また、リダンダンシを使
う割合が少ないときにも、誤ってリダンダンシを使って
いると誤判断されないようなビット構成として、フュー
ズシステムの使用／不使用の判定ビットをユニットｅ
０，ｅ１のように２ビット以上設けて、論理積（ＡＮ
Ｄ）でビットが成立するときのみ、使用中との判断をし
ている。偶然に、論理積でビットが成立することは少な
いことを利用したものである。もちろん、論理積成立を
利用側に使うか、利用しない側に使うかはリダンダンシ
システムの使われ方によるが、ここの例では利用側に設
定した。また、論理積でない、一定のビットパターンを
用いてもよい。

【００７２】図９は、アンチフューズ回路ｆ０，ｆ１の
プログラムの信号状態を、ここでの実施形態に従って示
した図である。

【００７３】fuse bit選択クロックの立ち上がりに同期
して、アンチフューズとしてのメモリセルアレイのトラ
ンスファゲートＡ＿ｉ、またはＢ＿ｉが選択されるよう
に、選択アドレス信号Ａｄｄ＿ｅ０，Ａｄｄ＿ｅ１，Ａ
ｄｄ＿ａ０，Ａｄｄ＿ａ１，…などが与えられる。ま
た、この信号とともに、fuse bit状態設定信号である図
８（ａ）、図８（ｂ）の信号１set、０set（／１set）
が与えられる。図９には、１setが与えられた場合を示
している。

【００７４】また、リダンダンシとしてフューズを利用
する場合は、ユニットｅ０，ｅ１に“１”をプログラム
して、不良アドレスビットをａ０以降のユニットにシリ
アルにプログラムする。一方、リダンダンシを使わない
ときは、ユニットｅ０またはｅ１のいずれかが“０”で
あればよい。この図９の例では、ユニットｅ０に“０”
をプログラムしている。その他のユニットの状態はいず
れでもよい。

【００７５】なお、図６などでユニットａ０以降のビッ
トは不良アドレスのビットとして記述されているが、回
路のセットアップやホールドなどの微妙なタイミングの
調節のためのビット情報などとして用いてもよい。

【００７６】以上説明したようにこの第１の実施の形態
によれば、電気フューズの破壊状態のばらつきによら
ず、フューズプログラム状態が正確に判定できる。さら
に、アンチフューズを付加的なプロセスを用いることな
く作り込め、信頼性が高いリダンダンシ回路を利用でき
る。

【００７７】さらに、この発明は、ＤＲＡＭ製造に使わ
れるプロセスに付加的なプロセスを追加することなく、
ＤＲＡＭが持つ素子を用いたアンチフューズを利用する
ことにより、安定したフューズプログラム状態が判定で
きる。

【００７８】特にＤＲＡＭにおいては、メモリセルがキ
ャパシタを有しているのでこのキャパシタをアンチフュ
ーズとして利用すれば、アンチフューズを作る余分なプ
ロセスを必要とせずにアンチフューズを構成できる。も
ちろん、絶縁破壊によって抵抗が低くできる構成のもの
なら、キャパシタ以外でも利用できる。

【００７９】しかし、アンチフューズとしてＤＲＡＭの
セルなどの素子を用いる場合、ＤＲＡＭの素子は信頼性
を向上させるため、高い電圧などをかけても絶縁膜が劣
化しない様に製造プロセスを改善していく。したがっ
て、アンチフューズとしてＤＲＡＭの素子を用いた場
合、絶縁膜が壊れ難くなるので、破壊時と非破壊時での
抵抗差を大きく取れないことになり、好ましくない。特
に、製造プロセスが安定し、最後の１，２ビットの不良
セルを救済するのに威力を発揮する電気フューズにとっ
て逆行する特性となる。

【００８０】そこで、ＤＲＡＭに使われるプロセスに余
分なプロセスを付加して、アンチフューズ用の素子を作
り込む必要が出てくる。しかし、これはプロセスコスト
を引き上げることになり、リダンダンシの効果をコスト
的に低減してしまう。このように、電気フューズにおい
て破壊時と非破壊時とで、抵抗差を大きく取れないよう
な場合に、この第１の実施の形態は特に有効である。

【００８１】［第２の実施の形態］さて、以上のような
アンチフューズシステムの大きな目的のひとつは、デバ
イスチップをパッケージにアセンブリした後の少量ビッ
ト（例えば１，２ビット）の不良救済を行い、良品歩留
りを向上させて良品の製造コストを下げることである。
従来のレーザにて溶断するフューズの場合には、アセン
ブリした後ではフューズシステムを使えないため、第１
の実施の形態のアンチフューズシステムは非常に有用で
ある。

【００８２】また、記憶容量の大きなデバイスの場合に
は、不良アドレスの検出に多くの時間を必要とする。こ
のような場合、時間当たりで製造できる良品率が減るの
で、製造コストが上がってしまう。従って、アセンブリ
後の１，２ビットの不良アドレスを効率的に検出できる
方法を、合わせて考えておく必要がある。

【００８３】図１０は、前述したフューズe-fuseを用い
る良品取得検査システムにおいて、本発明のデータ縮約
不良アドレス検索方法が用いられる作業部分を示す図で
ある。

【００８４】リダンダンシを用いるときは、常に不良ア
ドレスを特定する必要がある。テスト時間短縮のため
に、データ縮約またはデータ圧縮を用いたテストで不良
をみつけ、その後、縮約または圧縮を解いて不良の実ア
ドレスを検索する必要がある。この不良アドレス検索
に、この発明の第２の実施の形態のデータ縮約不良アド
レス検索方法が用いられる。

【００８５】具体的には、ウェハのダイソート（Ｄ／
Ｓ）時にレーザを用いたリダンダンシで、良品にできる
ものとできないものとを選り分けるとき（Ｓ１１）に前
記検索方法が用いられる。さらに、前記ダイソート時の
検査をパスした完全良品をアセンブリした後、信頼性テ
ストなどで１，２ビットの不良やタイミング調整などが
必要になったものについて、フューズe-fuseで救済でき
る不良アドレスを特定するとき（Ｓ１３）に用いられ
る。また、レーザによるリペアによってリダンダンシ後
の動作テスト（Ｓ１２）をパスしたものをアセンブリし
た後、信頼性テストなどで１，２ビットの不良やタイミ
ング調整などが必要になったものについて、フューズe-
fuseで救済できる不良アドレスを特定するとき（Ｓ１
３）に用いられる。

【００８６】データ縮約ＧＯ／ＮＯＧＯでは、不良アド
レスを特定する必要はなく、不良があるものはただちに
捨てられる。これらの工程で、データ縮約から縮約を解
いて、如何に短時間で不良アドレスを検索するかが焦点
となる。

【００８７】次に、この発明の第２の実施の形態とし
て、アンチフューズ回路ｆ０，ｆ１にプログラムするた
めに必要な不良アドレスの特定を行う不良アドレスの検
索方法について説明する。

【００８８】データ縮約に関し、今まで、メモリチップ
の同時読み出しのビット幅を縮約して同時に測定できる
チップ数を増やし、一定の時間内にテストできるチップ
数を増やす工夫はなされてきた。すなわち、チップと並
列にデータをやり取りするＩ／Ｏ数を縮約して同時に測
定できるチップ数を増やし、テスト時に同時にデータ転
送できるチップ数を増やしてきた。

【００８９】データ大容量のメモリチップに対して、更
にテスト時間の短縮を行うには、チップ自体をより小さ
な容量のチップの集合体と見て、チップ当たりのテスト
時間をメモリチップの容量増加に対して抑える必要があ
る。また、不良を生じた具体的な場所を特定すること
も、アセンブリ後のリダンダンシ置き換え技術などが確
立してくると重要になる。

【００９０】ここではこれらの事情に鑑み、縮約テスト
でデータ縮約を行うとき、バースト長とバンク数と縮約
するＩ／Ｏ数とを考え合わせて、最もデータ転送効率の
上がる方式を探す。また、縮約テストと組み合わせて、
不良となった特定セルの番地を検索する方式を考える。

【００９１】具体的な前提として、クロック周期は１０
０ＭＨｚで、ＤＤＲ(Duoble Data Rate)であると想定す
る。また、チップ内のデータバスの信号線本数は、縮約
テストのために特に増加させないですむ方法を考える。
これは、これらのテストのために、チップコストが増加
しないことを前提とするためである。

【００９２】以下に、チップ内部のデータ転送バスの本
数を、縮約テストモードのために特に変えないという条
件で、どのような縮約方法が可能かを考察する。縮約す
るＩ／Ｏ数をｉ（ｉ個のＩ／Ｏピンに同じデータを書き
込んだ後、これらを読み出し、読み出したデータの排他
的論理和（ＥＯＲ）をとって１つのデータとする）、縮
約するバンク数をｂ（Ｉ／Ｏ縮約と同じ意味で、ｂ個の
バンクが同時に動作し、あたかも１つのバンクのように
動作する）とし、さらにデータのバースト長をＢとす
る。

【００９３】不良アドレスの検索方法として、縮約した
データは後でバーストアクセスでサーチできるようにし
て、不良アドレスの検索の高速化を実現するという手法
を提案する。しかし、この手法では、縮約テストを使う
範囲が限定されることになる。この事情を以下に説明す
る。

【００９４】縮約したデータは、どのデータが期待値と
異なるかを検索するのに、ＳＤＲＡＭのバースト長の中
にデータを順にならべて出力し、検索するようにしたの
がこの第２の実施の形態である。しかし、不良アドレス
をバースト長Ｂ内で縮約を解くことができるように構成
すると、ｂ・ｉ＝Ｂという関係を満たす必要がある。な
お、前述したように、ｂは縮約するバンク数、ｉは縮約
するＩ／Ｏ数である。

【００９５】一方、本来は異なるバンクが同時にデータ
を転送することが無く、同一バスを時分割して使ってい
たが、チップ内部のバス本数を変化させずに縮約データ
を並列に転送するには、縮約バンクでは複数のバスを並
列に使用する必要がある。このため、縮約したＩ／Ｏピ
ンで空いたバスを利用してｂ≦ｉとしなければ、バス本
数を増加させなければならない。従って、縮約数とバー
スト長の関係は、 ｂ・ｂ≦Ｂ≦ｉ・ｉ となる。

【００９６】ＳＤＲＡＭでのバースト長Ｂは４か８であ
るため、以下の表１に示す４つの縮約方法が、バス本数
を縮約テストモードのために変更しない場合の候補とな
る。

【００９７】

【表１】

【００９８】縮約するバンク数ｂを大きくとればチップ
のＩ／Ｏピン数をテストモードで減らすことはできない
が、並列転送データが増えるので、１チップ当たりのテ
スト時間を短縮できる。一方、縮約するＩ／Ｏピン数ｉ
を大きくとれば、チップのＩ／Ｏピン数を減らせるが、
１チップをテストする時間は変わらない。すなわち、単
位時間当たりにテストできるチップ数は、１チップのテ
スト時間を減らすか、同時にテストできるチップ数を増
やすかの方法が変わるのみで変化はしない。

【００９９】次に、データの転送効率を考えるために、
バンクのインターリーブとバースト長との関係について
述べる。

【０１００】図１１は、バースト長４でバンクインター
リーブがない場合とある場合を示す図である。

【０１０１】ここでは、ｔＲＣＤが２、ＣＬが２のＤＤ
Ｒ出力であると仮定する。前記ｔＲＣＤは、同一バンク
内の行アドレスＲ入力後、カラムアドレスＣの入力が可
能となる最小のサイクル数を示す。前記ＣＬは、カラム
アドレスＣ入力からそのデータが出力されるまでのサイ
クル数を示す。図１１中のＡはバンクインターリーブを
使わない場合、Ｂはバンクインターリーブを使った場合
である。Ｒａは同一バンク内の行アドレスを示し、Ｃａ
はバーストの先頭列アドレスを示す。

【０１０２】図１２は、同様にバースト長８でバンクイ
ンターリーブがない場合とある場合を示す図である。

【０１０３】排他的論理和演算（ＸＯＲ）を用いてデー
タを縮約して、得られた出力であると仮定して示してい
るので、フェイルがないとして“Ｌ”が出力される。Ａ
では同一バンクをアクセスする場合に相当するので、Ｒ
ａなどは同一バンク内の行アドレス、Ｃａは対応する行
のバーストの先頭列アドレスを示す。Ｂでは２バンクを
インターリーブして使うので、バンクを区別するために
１と２の添字をさらに加えている。

【０１０４】１ピン当たりの１サイクルでのデータ転送
量を比べると、以下の表２に示すようになる。

【０１０５】

【表２】

【０１０６】この表２では、表中の分数において、分母
にサイクル数をとり、分子に転送されるデータのビット
数をとっている。このように、分母のサイクル数の間
に、何ビットのデータが転送されるかを分子にして、１
サイクル当たりに転送されるデータビット数を計算して
いる。また、４バンク構成のＳＤＲＡＭであれば、バン
クを縮約しても最低２バンク構成となり、バンクインタ
ーリーブが可能であることから、インターリーブ有りの
場合のみ、縮約した場合の転送量を示している。また、
縮約量は、後でバースト内で縮約を解くことができるよ
うに、当然、バースト長分に等しい。

【０１０７】当然ながら、バースト長を８にしてやる
と、バーストサイクル間にデータの無いサイクルができ
ないので縮約の効果は大きい。バースト長が４では、バ
ースト間にサイクルのギャップができるために縮約効率
は悪くなる。

【０１０８】Ｉ／Ｏ数が４，８，１６，３２などの異な
る製品でも同一のチップを流用して作るので、最小Ｉ／
Ｏ数の製品に対しても縮約ができる方式を考えることが
必要である。Ｉ／Ｏ数が４、バースト長が８の場合を考
えると、ｂ＝２、ｉ＝４の条件を満たす縮約方法として
考えればよい。無論、選択の観点を変更すれば、これが
ベストの選択でない場合もあることは当然である。

【０１０９】以下に、バンクを２つ縮約し、Ｉ／Ｏピン
を４つ縮約する場合の、バンクとＩ／Ｏピンの縮約を混
合する方法について考察する。

【０１１０】図１３（ａ）、図１３（ｂ）、図１３
（ｃ）に示すような、Ｉ／Ｏ数が４つ、バンクが２つの
ＳＤＲＡＭの基本的な構成要素の場合について、縮約テ
ストモードとサーチモードについて説明する。ＳＤＲＡ
Ｍのバンク数は、通常、４であるから、そのうちの縮約
される２バンクについて見ているわけである。

【０１１１】図１３（ａ）に示すように、ノーマルな動
作の場合、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３の４つのＤ
Ｑピンに向かう４本のデータバスにバンクＡとバンクＢ
から、各々Ｉ／Ｏピンの０〜３のデータが転送される。
このとき、バンクＡとバンクＢは、同時にデータ転送を
行うことはない。このため、同じＩ／Ｏピンが共通のバ
スに接続される。バースト期間中は、バンクＡとバンク
Ｂのいずれか一方のバンクからデータが転送される。

【０１１２】図１３（ｂ）に示すように、縮約テストの
ときはバンクＡ，Ｂの各々の４つのＩ／Ｏピンから出力
されるデータをまとめて排他的論理和（ＸＯＲ）を取
り、１ビットのデータとして出力する。しかし、バンク
Ａ、バンクＢは、通常動作時は独立に動作するので独立
したセルアレイとして構成されているのが普通であり、
直接、バンクＡ、Ｂ間のデータ縮約を行うことができな
い。Ｉ／Ｏピンは、各々のバンクが持っているものであ
るから、バンク内で縮約してＸＯＲをとることができ
る。

【０１１３】従って、バンクＡとバンクＢの各々のＩ／
Ｏ縮約によって得られたデータ（縮約データ）は、バス
を介して転送され、チップ外への転送用のＤＱピンであ
るＤＱ０の直前で論理和（ＯＲ）が取られる。これによ
り、各々のバンク内の縮約データのＸＯＲの状態をモニ
タできるデータがＤＱ０から出力されることになる。す
なわち、バンクＡ、Ｂのいずれかの縮約データに不一致
があれば、“１”が出力される。

【０１１４】このとき、データのバースト転送は、両バ
ンクＡ，Ｂで同時に進行する。縮約テストのバーストで
“１”が出力されて、データ内にフェイルデータが有る
ことが分かった場合、そのフェイルデータが存在するバ
ンクとＩ／Ｏピンを特定することができれば、他のアド
レス情報は縮約されていないので、チップ全体のテスト
や不良解析などのほとんどを、縮約テストを用いて行う
ことができるようになる。

【０１１５】図１３（ｃ）は、縮約したデータの各々を
検索するサーチモードにおけるＩ／Ｏピンの切替えを示
す図である。サーチモードでは、縮約テストでフェイル
したアドレスを与えてやると、そのアドレスにより発生
するバーストデータがＩ／Ｏ順、及びバンク順に出力さ
れる。そのときのＩ／Ｏピンのデータバスへの接続切替
えの一例が図１３（ｃ）に示されている。

【０１１６】まず、バンクＡで、Ｉ／Ｏピンの０〜３を
ひとつのデータバス線を使ってシリアルに出力する。続
けて、前記データバス線をバンクＢ側に切り替え、バン
クＢにおけるＩ／Ｏピンの０〜３をデータバス線を使っ
て出力し、バーストの８ビットを構成する。

【０１１７】なお、図１３（ｂ）で示されている縮約で
はデータバス２本が使われているが、これは４バンク構
成のうちの２バンクのみについて説明しているからであ
る。実際には、４バンクで図１３（ａ）に示した４本の
データバス線の全てを使い切っている。

【０１１８】図１４に、縮約テストモードとサーチモー
ドを組み合わせてテストする場合の１例を示す。Ｔが付
いたサイクルでは、縮約テストのバーストの行アドレス
を与える。図１３（ｂ）にて縮約された２つのバンクＡ
とバンクＢをまとめて添え字の１で表し、また同様に縮
約された、４つのバンクのうちの残りの２つ、バンクＣ
とバンクＤをまとめて添え字の２で表わす。

【０１１９】まず、縮約テストをバーストの連続として
行う。ここでは、アドレスＲ２ｂ、Ｃ２ｂ＋ｉがフェイ
ルアドレスとして検出されている。このフェイルアドレ
スはテスタに記憶され、ある時点でこのテスタに記憶さ
れたフェイルアドレスを用いてサーチモードを行う。こ
のとき、Ｓの付いたサイクルでフェイルした行アドレス
Ｒ２ｂを与え、その後、２サイクル後で列アドレスＣ２
ｂ＋ｉを与える。レーテンシ２で、まず、バンクＣにお
けるＩ／Ｏピンの０〜３が出力され、次にバンクＤにお
けるＩ／Ｏピンの０〜３が出力される。これにて、合わ
せて８ビットデータが出力される。

【０１２０】縮約されるデータとして、共通に“０”が
書かれていたとして、“１”が出力されたバースト位置
から、図１４の場合はバンクＤのＩ／Ｏピン１でフェイ
ルが生じたことが分かる。このサーチモードは、縮約テ
ストで“１”が出力されデータ内に不一致データがある
とき、そのアドレスに対してのみ行い、データを判定し
て縮約された情報を解けばよい。

【０１２１】さらに、Ｉ／Ｏ数が１６の場合を次の例と
して検討する。メモリ容量が大きくなりＩ／Ｏ数が多く
なるため、バンク自体をいくつかのアレイから構成し、
Ｉ／Ｏピンも２分割するなどにより並列して走るバス本
数をできるだけ減らすように構成する。

【０１２２】図１５にその一例を示す。４バンク構成の
各バンクは、二つのセルアレイからなり、左右の２つの
部分に分かれて配置される。ひとつのセルアレイからは
８本のＩ／Ｏピンが出て、左右の各々８本を合わせて１
６本のＩ／Ｏ構成となる。図１５は既に縮約の仕方を表
わしているが、ノーマル状態の左側のブロックでのバン
クとＩ／Ｏの構成を図１６に示す。図１５の右側のブロ
ックも同様の接続であるが省略した。各ブロックのバン
クからは８つのＩ／Ｏピンが共通のデータバスに接続さ
れ、時分割でデータをバスに転送する。

【０１２３】縮約テストでは２つのバンクを縮約するの
で、４バンクが縮約されると見かけ上、２バンク構成と
なる。図１５ではバンクＡとバンクＢから新たなバンク
１ができ、バンクＣとバンクＤから新たなバンク２がで
きるとした。さて、図１５では、ＤＱ０及びＤＱ４、Ｄ
Ｑ８、ＤＱ１２に縮約したデータが転送される。縮約
は、図１３（ａ）〜図１３（ｃ）に示した方法を単に拡
張したものである。

【０１２４】図１７、図１８（ａ）〜図１８（ｄ）に、
図１５のノーマルモード、縮約テストモード、サーチモ
ードを実行する際のデータバスへの接続切替えを行う回
路の詳細を示す。図１７は、図１５に示したバンクＡま
たはバンクＣにおけるＩ／Ｏピンの０〜３の縮約データ
パスを示している。バンクＢとバンクＤについても、Ｉ
／Ｏピンのデータ線の０と１が入れ替わるだけで全く同
じであるので省略した。また、Ｉ／Ｏピンの４〜７につ
いても全く同様に考えられるので省略した。図１７で０
〜３が記入された四角は、セルアレイからのデータを増
幅してラッチする部分である。このラッチ部分では、各
モードで異なるラッチタイミング制御がなされる。図１
８（ａ）〜図１８（ｄ）は、図１７に示したデータパス
を制御するための信号を生成する回路である。

【０１２５】次に、ラッチタイミング制御のための信号
を説明する。信号Ｓはサーチモードのみで“Ｈ”となる
信号であるため、ノーマルモードと縮約テストモードで
は、信号ＢＬとクロックＣＬＫとの論理積演算（ＡＮ
Ｄ）が行われ、その出力信号を受けてラッチタイミング
の制御が行われる。信号ＢＬは、データバースト転送の
サイクルの間“Ｈ”となる。従って、バースト期間中は
クロックＣＬＫに同期して、データがセルアレイからや
り取りされる。ノーマルモードでは、信号Ｎが“Ｈ”で
あり、ラッチされたデータは各々データバスへ転送され
る。図１７に示した縮約データを出力するＤＱ０パッド
へは、対応するＩ／Ｏピンの０からのデータが出力され
る。

【０１２６】縮約テストモードでは、図１８（ｃ）に示
すように、信号Ｔが“Ｈ”で、信号Ｒも“Ｈ”であり、
信号ＴＲが“Ｈ”となる。そして、Ｉ／Ｏピン０〜３の
ＸＯＲ出力部が縮約データの出力パッドに繋がる論理和
演算（ＯＲ）回路Ｏ１１に入る一方のバスに接続され
る。このＯＲ回路Ｏ１１の他方の入力となるバスへは、
図１８（ｄ）に破線で示した同様の接続回路によって構
成される、他バンクＢやバンクＤのＩ／Ｏグループのデ
ータのＸＯＲ出力部が接続される。最終的にＯＲ回路Ｏ
１１の出力が、縮約データとしてＤＱ０パッドに出てく
る。

【０１２７】テストモードでの書き込みは、全ての縮約
データのパスに同じデータを同時に書き込む。書き込み
の際には信号Ｗが“Ｈ”で信号Ｒは“Ｌ”であり、信号
Ｔと信号ＷのＡＮＤ出力によりｔｂ０〜ｔｂ７はすべて
“Ｈ”となる。信号ＳＴＷが“Ｈ”となるので、パッド
に入力されたデータは対応するひとつのバスに転送さ
れ、Ｉ／Ｏピン０〜３に同時に同じデータが転送され
る。このデータは、クロックに同期して制御されるラッ
チによって、セルアレイに順次バーストデータとして転
送される。

【０１２８】サーチモードには、データ書き込みとデー
タ読み出しが存在する。データ読み出しでは、バースト
の先頭のサイクルのみ“Ｈ”となる信号ＢＳと、読み出
しであることを示す信号ＲとのＡＮＤ出力でラッチが制
御されたセルアレイから、バーストの先頭で転送されて
きたデータのみが保持され、データバスに順次転送され
る。

【０１２９】クロックにしたがっての順次転送は、シフ
トレジスタ出力ｂ０〜ｂ７によって制御される。このシ
フトレジスタの出力は、サーチモードでバーストの先頭
サイクルで“Ｈ”がｂ０にセットされ、次のサイクルで
はｂ０は“Ｌ”にセットされる。ｂ１はクロックの立ち
下がりでｂ０の“Ｈ”にセットされ、次のクロックの立
ち下がりでｂ０の“Ｌ”にセットされ、という順で順次
“Ｈ”が転送されてバーストが終わると、全ての出力は
“Ｌ”に戻っている。

【０１３０】各ｂｊは、クロックの半周期分の重なりを
持っているので、ＤＤＲのクロックの半周期ごとにきち
んと切り替わる信号ｔｂｊを作るために、クロックＣＬ
Ｋ（または相補的な／ＣＬＫ）と信号ｂｊとでＡＮＤを
とっている。シリアルモードでは、信号Ｓの“Ｈ”に対
応して信号ＳＴＷが“Ｈ”であるので、縮約テストのパ
ッドにひとつのデータバスが繋がり、縮約されたＩ／Ｏ
データが解かれて順次転送されて行く。なお、図１７の
破線部分には、図１８（ｄ）に示すシフトレジスタの破
線部分から出力される制御信号が対応して、バースト後
半のデータを転送する。この部分は、例えばバンクＢの
図１５に破線で示されている部分である。

【０１３１】サーチモードでのデータ書き込みでは、縮
約されている同一番地のＩ／Ｏピンとバンクのそれぞれ
に、異なったデータを書き込むことができる。データ書
き込みでは、バーストの最後のサイクルのみ“Ｈ”とな
る信号ＢＥと、書き込みであることを示す信号ＷとのＡ
ＮＤ出力でラッチが制御される。そして、バースト中に
各ラッチにデータバスから順次保持されたデータが、一
斉にセルへと転送される。

【０１３２】ここで、図１５に関連して通常モード、縮
約テストモード、サーチモードでのデータバスのパッド
との接続とサーチモードでのバーストの関係を説明す
る。図１７に対応するデータバスへの接続の関係を、図
１９、図２０に示す。縮約テストモードで使用されるデ
ータバスに対応するパッドは、ＤＱ０，ＤＱ１，ＤＱ
４，ＤＱ５である。これらのパッドへのデータラッチか
らの接続関係を示している。

【０１３３】図１９は、図１５での左側のブロックのバ
ンクＡまたはバンクＣのＩ／Ｏピン０〜３とＩ／Ｏピン
４〜７を合わせて示している。図２０に示す回路は、図
１９の破線部分に相当し、バンクＢとバンクＤのＩ／Ｏ
ピン０〜３とＩ／Ｏピン４〜７を合わせて示したもので
ある。サーチモードでは、ｔｂ０〜ｔｂ７が順次選択さ
れるので、縮約されたバンクのペアであるバンクＡとバ
ンクＢ、またはバンクＣとバンクＤがそのＩ／Ｏの縮約
とともに解かれる。そして、まずバーストの前半４ビッ
トでバンクＡまたはバンクＣのＩ／Ｏピン０〜３がＤＱ
０パッドから、Ｉ／Ｏピン４〜７がＤＱ４パッドからシ
リアルに読み出される接続になっている。さらに、バー
ストの後半４ビットでバンクＢまたはバンクＤのＩ／Ｏ
ピン０〜３がＤＱ０パッドから、Ｉ／Ｏピン４〜７がＤ
Ｑ４パッドからシリアルに読み出される接続になってい
る。

【０１３４】図２１（ａ）、図２１（ｂ）は、データバ
ーストとデータの関係を示す図である。

【０１３５】図２１（ａ）では、Ｔが付いたサイクルで
縮約テストのバーストの行アドレスを与える。図１５に
て縮約された２つのバンクＡとバンクＢをまとめて添え
字の１で表し、また同様に縮約された、４つのバンクの
うちの残りの２つ、バンクＣとバンクＤをまとめて添え
字の２で表わす。

【０１３６】まず、縮約テストをバーストの連続として
行い、フェイルアドレスを検出する。このフェイルアド
レスはテスタに記憶され、ある時点でこのフェイルアド
レスを用いてサーチモードを行う。

【０１３７】図２１（ａ）は、パッドＤＱ０でのデータ
状態を示している。縮約されたバンク２、すなわちバン
クＣまたはバンクＤの行アドレスＲ２ｂ、列アドレスＣ
２ｂ＋５で“１”が出力され、フェイルがあることが分
かる。このフェイルの具体的なバンクとＩ／Ｏピンを検
出するために、サーチモードを行う。図２１（ａ）のＳ
の付いたサイクルで、フェイルした行アドレスＲ２ｂを
与え、２サイクル後に列アドレスＣ２ｂ＋５を与える。
レーテンシ２で、まずバンクＣのＩ／Ｏピン０〜３、次
にバンクＤのＩ／Ｏピン０〜３に合わせて８ビットデー
タが出力される。

【０１３８】縮約されるデータとして共通に“０”が書
かれていたとして、“１”が出力されたバースト位置か
ら、図２１（ａ）の場合はバンクＤのＩ／Ｏピン１でフ
ェイルが生じたことが分かる。他のＤＱパッドでのサー
チモードにおけるバーストサイクルとＩ／Ｏピンの関係
を、図２１（ａ）に合わせて示してある。

【０１３９】次に、データの書き込みとバーストとの関
係を示したのが図２１（ｂ）である。Ｔのサイクルで縮
約されたＩ／Ｏピンとバンクに共通の行データを与え、
２サイクル後に共通のバーストの先頭列アドレスを与え
て、８ビットのバーストデータ書き込みを行う。これ
は、通常のＤＤＲのＳＤＲＡＭの書き込みと同じである
が、縮約されたバンクとＩ／Ｏピンに、共通に同一のデ
ータが毎バーストサイクルごとに書かれる。このデータ
が後のサーチモードで縮約を解いて、フェイルバンクと
Ｉ／Ｏピンを特定する際に、期待値として読み出された
データと比較される。

【０１４０】サーチモードを使ってのデータ書き込みを
行うと、縮約を行わない通常の書き込みと同等のことが
できることを示したのが、図２１（ｂ）にＳで示したサ
イクルから始まるサーチモードでの書き込みである。

【０１４１】図２１（ｂ）の例では、まず縮約バンク
１、すなわちバンクＡとバンクＢのペアに共通の行アド
レスａをＲ１ａで指定する。次に、列アドレスａ＋２を
Ｃ１ａ＋２で指定し、バーストサイクルごとにデータを
書き込む。すると、入力パッドにしたがって図２１
（ｂ）に示されているように、データが各Ｉ／Ｏピンと
バンクＡとバンクＢに書き込まれる。通常のバースト書
き込みが列アドレスをスキャンするのに対して、Ｉ／Ｏ
ピンとバンクをスキャンするイメージとなる。

【０１４２】以上に、バンクとＩ／Ｏピンを混合して同
一パッドからのデータバーストを構成する例を示した
が、図２２ではＩ／Ｏピンのみのスキャンで同一パッド
のデータバーストを構成するデータバスとの接続方法を
示す。

【０１４３】図１５に示した例との違いは、縮約データ
を出力パッドごとに縮約されたバンクを割り振ったこと
である。この具体的な割付を、図１６のパッドＤＱ０と
ＤＱ１について示したのが図２３と図２４である。

【０１４４】図２３の破線部分が図２４であるが、サー
チモードでｔｂ０〜ｔｂ７が順次選択されるとき、バン
クＡまたはバンクＣのＩ／Ｏピン０〜７のデータがＤＱ
０パッドからバーストとして出力されるようになってい
る。この構成でのデータとデータバーストの関係を図２
１（ａ）、図２１（ｂ）と同様に示したのが図２５
（ａ）、図２５（ｂ）である。

【０１４５】図２５（ａ）でのＴで始まる縮約テストモ
ードは図２１（ａ）と同じである。図２５（ａ）はパッ
ドＤＱ４のデータバーストを表す。サーチモードでのデ
ータの構成では縮約バンク２でフェイルがあったので、
バンクＣかバンクＤのフェイルである。ＤＱ４に対応す
るのは図２２からも分かるように、バンクＤであるから
バーストはバンクＤのＩ／Ｏピン０〜７のデータが順次
出力される。データの期待値が“０”であるとして、
“１”が出力されたサイクルに対応するＩ／Ｏピンがフ
ェイルしているので、バンクＤのＩ／Ｏピン５がフェイ
ルであると特定できる。図２５（ａ）には、ＤＱパッド
ごとのＩ／Ｏピンの対応を示した。縮約テスト、サーチ
モードでのデータ書き込みを、図２５（ｂ）に示した。
図２５（ｂ）は、サーチモードでのデータ書き込みのス
キャンがＩ／Ｏピンになったことのみが異なり、その他
は図２１（ｂ）と同様である。

【０１４６】以上説明したようにこの第２の実施の形態
によれば、アンチフューズを１，２ビットの不良置き換
えなどに用いる場合に、不良アドレスの探索に要する時
間を大幅に削減でき、テスト時間の大きな増加を伴わず
にアンチフューズシステムを利用できるようになる。

【０１４７】以上のような実施の形態によって、バース
トを利用してのデータ転送効率の高い縮約テストと、さ
らに不良アドレスを検索できる方法が確立される。これ
により、テスト時間がかかりコストを引き上げること無
く、パッケージ後のビット不良の置き換えなどをアンチ
フューズを用いて効率的に行うことができ、製品として
の良品率を向上できる。

【０１４８】本発明は、次のような構成要素からなる。

【０１４９】本発明の電気ヒューズビットのユニット
は、キャパシタなどストレスをかけてリーク電流を増や
すタイプのアンチフューズをペアで使用し、このアンチ
フューズのペアのどちらのリーク電流が多いかを比較し
てストレスのかけ方を検出して、フューズのプログラム
情報として用いることを特徴とする。

【０１５０】また、さらに複数のアンチフューズユニッ
トから構成されるフューズボックスで、二つのフューズ
ユニットのブロックに分かれ、一方のブロックはフュー
ズボックスがシステムとして有効か否かの情報をプログ
ラムされ、他方のブロックは有効のときにリペアするア
ドレスビットをプログラムされる。

【０１５１】さらに、有効か否かを表す上記一方のブロ
ックのフューズユニットがすべて一定のプログラムパタ
ーン状態のときにフューズボックスは有効と見なされ、
有効でない場合では１ビットだけプログラムパターンか
ら外されたビットにプログラムされる。

【０１５２】前記フューズボックスのユニットのプログ
ラムと読み出しは、１ビットずつシリアルに行われる。
ヒューズボックスの情報の読み出しは、チップの電源オ
ン時に行われ、チップの動作時には不良アドレスビット
情報として保持され、利用される。

【０１５３】このシステムを、チップをパッケージに封
入後利用するため、リダンダンシを利用する不良アドレ
スの検出を効率的に行えるように、同時に評価できるチ
ップ数を増やし、内部のアドレスを多重に利用してアド
レスのトータルアクセス時間を減らし、さらに不良アド
レスの検出が容易に行えるように以下の機能と構成を備
える。

【０１５４】通常、使用時のＩ／Ｏ数をテスト時は共通
にして同じデータを入出力するようにいくつかをまとめ
てひとつのＩ／Ｏピンからの入出力を行い、使用データ
ピン数を減らし、同時にテストできるチップ数を増や
す。

【０１５５】チップ内のメモリバンクの複数を同時に活
性化して同じデータの入出力を行い、データの入出力の
ためのアドレスアクセスの回数を減らし、テスト時間を
短くする。

【０１５６】不良アドレスは、複数のＩ／Ｏピンと複数
のバンクにまたがるデータのＯＲの情報として得られる
ので、不良のアドレスの縮約をとき、実アドレスを得る
ために一定の順序でＩ／Ｏピンとバンクのデータを縮約
アドレス内でシリアルに入出力できるテストモードとデ
ータバスの切替えのためのデータバス構造と切り替え機
構を有する。

【０１５７】以上述べたようにこの発明によれば、破壊
状態のばらつきによらず、安定したフューズプログラム
状態が判定できるアンチフューズを用いたリダンダンシ
回路とリダンダンシシステムを提供することが可能であ
る。さらに、この発明によれば、ＤＲＡＭ製造に使われ
るプロセスに付加的なプロセスを追加することなく、Ｄ
ＲＡＭが持つ素子を利用したアンチフューズで、かつ安
定したフューズプログラム状態が判定できるアンチフュ
ーズを用いたリダンダンシ回路とリダンダンシシステム
を提供することが可能である。

【０１５８】また、前記リダンダンシ回路にフューズプ
ログラム状態を記憶させるために必要な不良アドレスの
特定を、効率良く行うことができる不良アドレス検索方
法を提供することが可能である。

【０１５９】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。

【０１６０】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。

【０１６１】

【発明の効果】以上述べたようにこの発明によれば、フ
ューズの破壊状態のばらつきによらず、フューズプログ
ラム状態が正確に判定できるリダンダンシ回路を提供す
ることが可能である。

【０１６２】さらに、この発明によれば、前記リダンダ
ンシ回路にフューズプログラム状態を記憶させるために
必要な不良アドレスの特定を、効率良く行うことができ
る不良アドレス検索方法を提供することが可能である。

【図面の簡単な説明】

【図１】従来のキャパシタを用いたアンチフューズの構
成例を示す回路図である。

【図２】この発明の第１の実施の形態の基本的なアンチ
フューズとその状態検出回路の構成を示す回路図であ
る。

【図３】前記アンチフューズとその状態検出回路を有す
るフューズユニットのシステム構成を示すブロック図で
ある。

【図４】図３に示したフューズユニット中のアンチフュ
ーズ回路、コンパレータ、及びラッチ回路の構成を示す
回路図である。

【図５】図３に示したフューズユニット中の検出制御回
路の構成を示す回路図である。

【図６】図３に示したフューズユニットを有するフュー
ズシステムの構成を示すブロック図である。

【図７】図４に示したブロックe-fuse０、e-fuse１をセ
ルアレイとして構成した回路図である。

【図８】図３に示したアンチフューズ回路をプログラム
するためのプログラム制御回路の回路図である。

【図９】前記アンチフューズ回路のプログラム時の信号
状態を実施形態に従って示したタイムチャートである。

【図１０】良品取得検査システムにおいて、この発明の
第２の実施の形態のデータ縮約不良アドレス検索方法が
用いられる工程を示す作業フロー図である。

【図１１】前記第２の実施の形態におけるバースト長４
でバンクインターリーブがない場合とある場合を示すタ
イムチャートである。

【図１２】前記第２の実施の形態におけるバースト長８
でバンクインターリーブがない場合とある場合を示すタ
イムチャートである。

【図１３】ＳＤＲＡＭにおけるノーマルモード、縮約テ
ストモード、サーチモードでのＩ／Ｏピンとデータバス
の接続関係を示す図である。

【図１４】縮約テストモードとサーチモードを組み合わ
せてテストする場合の一例を示すタイムチャートであ
る。

【図１５】Ｉ／Ｏピンとデータバスの接続関係の一例を
示す図である。

【図１６】図１５中の左側のブロックにおけるノーマル
状態でのバンクとＩ／Ｏピンの構成を示す図である。

【図１７】図１５に示したノーマルモード、縮約テスト
モード、サーチモードを実行する際のデータバスへの接
続切替えを行う回路図である。

【図１８】図１５に示したノーマルモード、縮約テスト
モード、サーチモードを実行する際のデータバスへの接
続切替えを行う回路図である。

【図１９】図１７に示したバンクＡ、Ｃに対応するデー
タバスへの接続関係を示す回路図である。

【図２０】図１７に示したバンクＢ、Ｄに対応するデー
タバスへの接続関係を示す回路図である。

【図２１】図１５に示した例におけるデータとデータバ
ーストと関係を示す図である。

【図２２】Ｉ／Ｏピンとデータバスの接続関係の他の例
を示す図である。

【図２３】図２２に示したバンクＡ、Ｃに対応するデー
タバスへの接続関係の一部を示す回路図である。

【図２４】図２２に示したバンクＡ、Ｃに対応するデー
タバスへの接続関係の他の一部を示す回路図である。

【図２５】図２２に示した例におけるデータとデータバ
ーストの関係を示す図である。

【符号の説明】

１１…コンパレータ １２…ラッチ回路 １３…プログラム制御回路(Programming Control) １４…検出制御回路(Fuse-Enable-Control) Ｃ１、Ｃ２…キャパシタ ｆ０，ｆ１…アンチフューズ回路 ＧＮＤ…基準電位 ＰＴ１、ＰＴ２…パストランジスタ ＴＲ１〜ＴＲ４…ｎチャネルＭＯＳトランジスタ ＴＲ５〜ＴＲ１６…トランジスタ ＶDD…電源電圧

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC01 AC05 AC15 AC18 DF05 EZ14 EZ15 EZ17 EZ20 5L106 AA01 CC04 CC08 CC09 CC13 CC14 CC17 DD04 DD06 DD12 GG07 5M024 AA93 BB30 BB32 BB40 JJ02 LL01 MM10 MM15 PP01 PP02 PP03 PP07

Claims (17)

【特許請求の範囲】
1. 【請求項１】 所定レベル以上の電圧を印加すると電流
   特性が変化する第１、第２の電気フューズと、 前記第１、第２の電気フューズの各々の電流特性の違い
   に依存した２つの信号電圧を受け取り、これら信号電圧
   の差を増幅して出力する差動増幅器と、 前記差動増幅器からの出力を記憶する記憶回路と、 前記差動増幅器と前記記憶回路との間を接続状態あるい
   は遮断状態のいずれかの状態にするスイッチ回路と、 を具備することを特徴とするリダンダンシ回路。
2. 【請求項２】 所定レベル以上の電圧を印加するとリー
   ク電流特性が変化する第１、第２の電気アンチフューズ
   と、 前記第１、第２の電気アンチフューズの各々のリーク電
   流特性の違いに依存した２つの信号電圧を受け取り、こ
   れら信号電圧の差を増幅して出力する差動増幅器と、 前記差動増幅器からの出力を記憶する記憶回路と、 前記差動増幅器と前記記憶回路との間を接続状態あるい
   は遮断状態のいずれかの状態にするスイッチ回路と、 を具備することを特徴とするリダンダンシ回路。
3. 【請求項３】 一対の電気フューズを有し、回路動作状
   態を決めるビット情報を記憶するフューズビット記憶回
   路と、 前記一対の電気フューズのうちの一方に、所定レベル以
   上の電圧を印加して前記一対の電気フューズの各々の電
   流特性にアンバランスを作り、前記回路動作状態を決め
   るビット情報を前記フューズビット記憶回路にプログラ
   ムするプログラム制御回路と、 前記一対の電気フューズの各々の出力を受け取り、前記
   電流特性のアンバランス状態を増幅する差動増幅器と、 前記差動増幅器からの出力を記憶する記憶回路と、 前記差動増幅器と前記記憶回路との間を、接続状態ある
   いは遮断状態のいずれかの状態にするスイッチ回路と、 前記フューズビット記憶回路にプログラムされた前記回
   路動作状態を決めるビット情報を検出する検出制御回路
   と、 を具備することを特徴とするリダンダンシ回路。
4. 【請求項４】 前記スイッチ回路は、前記差動増幅器か
   らの出力を前記記憶回路が取り込んだ後、前記差動増幅
   器と前記記憶回路との間を遮断することを特徴とする請
   求項１乃至３のいずれか１つに記載のリダンダンシ回
   路。
5. 【請求項５】 前記第１、第２の電気フューズの各々は
   第１の電極と第２の電極とを有し、前記第１の電極の各
   々はトランジスタを介在して第１の電源電圧端に接続さ
   れており、前記第２の電極の各々はトランジスタを介在
   して第２の電源電圧端に接続されていることを特徴とす
   る請求項１または３に記載のリダンダンシ回路。
6. 【請求項６】 前記第１、第２の電気フューズの各々
   は、キャパシタであることを特徴とする請求項１に記載
   のリダンダンシ回路。
7. 【請求項７】 前記第１、第２の電気アンチフューズの
   各々は、第１の電極、第２の電極、及び前記第１の電極
   と第２の電極との間に形成された絶縁膜を有し、前記第
   １の電極と第２の電極との間に前記所定レベル以上の電
   圧が印加されると、前記絶縁膜が破壊されて前記第１の
   電極と第２の電極との間の電気抵抗が低下する素子であ
   ることを特徴とする請求項２に記載のリダンダンシ回
   路。
8. 【請求項８】 前記第１、第２の電気アンチフューズの
   各々は、キャパシタであることを特徴とする請求項７に
   記載のリダンダンシ回路。
9. 【請求項９】 前記第１、第２の電気アンチフューズの
   各々は第１の電極と第２の電極とを有し、前記第１の電
   極の各々はトランジスタを介在して第１の電源電圧端に
   接続されており、前記第２の電極の各々はトランジスタ
   を介在して第２の電源電圧端に接続されていることを特
   徴とする請求項２に記載のリダンダンシ回路。
10. 【請求項１０】 前記回路動作状態を決めるビット情報
    は、リダンダンシ用のメモリセルのアドレスであること
    を特徴とする請求項３に記載のリダンダンシ回路。
11. 【請求項１１】 前記第１、第２の電気フューズの各々
    は、第１の電極、第２の電極、及び前記第１の電極と第
    ２の電極との間に形成された絶縁膜を有し、前記第１の
    電極と第２の電極との間に前記所定レベル以上の電圧が
    印加されると、前記絶縁膜が破壊されて前記第１の電極
    と第２の電極との間の電気抵抗が低下するアンチフュー
    ズであることを特徴とする請求項３に記載のリダンダン
    シ回路。
12. 【請求項１２】 前記アンチフューズは、キャパシタで
    あることを特徴とする請求項１１に記載のリダンダンシ
    回路。
13. 【請求項１３】 各々が複数のメモリセルからなり、各
    々が共通のアドレスを持つ複数のバンクと、前記複数の
    バンクの各々に設けられ、前記バンク内のメモリセルに
    記憶されたデータが入出力される複数のＩ／Ｏ端子とを
    持つ半導体メモリにおける不良アドレス検索方法におい
    て、 前記複数のバンクと前記複数のＩ／Ｏ端子にとって共通
    のアドレスから複数のデータを読み出し、フェイルデー
    タが記憶されたフェイルアドレスを検出するステップ
    と、 検出した前記フェイルアドレスを与えて、このフェイル
    アドレスに相当する前記複数のバンクの各々のメモリセ
    ルからデータを読み出し、不良のメモリセルが存在する
    バンクとＩ／Ｏ端子を特定するステップと、 を具備することを特徴とする不良アドレス検索方法。
14. 【請求項１４】 前記フェイルアドレスを検出するステ
    ップを実行する前に、前記複数のバンク及び前記複数の
    Ｉ／Ｏ端子に対して、いくつかのバンク及びＩ／Ｏ端子
    を１つと見なす縮約を行い、前記複数のバンク内のメモ
    リセルに同一のデータを書き込むステップを、さらに具
    備することを特徴とする請求項１３に記載の不良アドレ
    ス検索方法。
15. 【請求項１５】 前記共通のアドレスにより同時に読み
    出した複数のデータに対して、排他的論理和演算を行っ
    て１ビットのデータとして出力し、前記排他的論理和演
    算による出力データが“１”のとき、前記共通のアドレ
    スをフェイルアドレスとして検出することを特徴とする
    請求項１３に記載の不良アドレス検索方法。
16. 【請求項１６】 前記複数のバンクに対するデータの読
    み出しは、一単位として扱われる連続したデータの集ま
    りであるバーストで転送されることを特徴とする請求項
    １３に記載の不良アドレス検索方法。
17. 【請求項１７】 前記複数のバンク及び前記複数のＩ／
    Ｏ端子に対して、いくつかのバンク及びＩ／Ｏ端子を１
    つと見なす縮約を行い、前記バーストで一回で連続して
    転送されるデータ長を、縮約後のバンク数と縮約後のＩ
    ／Ｏ端子数との積で表される長さとしたことを特徴とす
    る請求項１６に記載の不良アドレス検索方法。