JP2000207895A - フラッシュ・メモリ集積回路用トリムビット回路 - Google Patents
フラッシュ・メモリ集積回路用トリムビット回路Info
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 フラッシュ・メモリ集積回路用のトリムビッ
ト回路を提供すること。 【解決手段】 本発明は、フラッシュ・メモリ・トリム
セル行およびトリムセル差動増幅回路を含む。このトリ
ムセル差動増幅回路は、フラッシュ・メモリ・トリムセ
ルをプログラミングすることなしに、トリムビットをラ
ッチに直列にシフトインさせること、およびトリムビッ
トを直列にシフトアウトさせることができる。トリムビ
ットの最終的な設定を、高電圧バッファによってプログ
ラミングすることができる。この回路を制御するため
に、非オーバーラップ・クロック発振器および追加のロ
ジックがさらに含まれる。
ト回路を提供すること。 【解決手段】 本発明は、フラッシュ・メモリ・トリム
セル行およびトリムセル差動増幅回路を含む。このトリ
ムセル差動増幅回路は、フラッシュ・メモリ・トリムセ
ルをプログラミングすることなしに、トリムビットをラ
ッチに直列にシフトインさせること、およびトリムビッ
トを直列にシフトアウトさせることができる。トリムビ
ットの最終的な設定を、高電圧バッファによってプログ
ラミングすることができる。この回路を制御するため
に、非オーバーラップ・クロック発振器および追加のロ
ジックがさらに含まれる。
Description
【０００１】
【発明の属する技術分野】本発明は一般には集積回路の
分野に関し、詳細には、フラッシュ・メモリ集積回路の
生産歩留りを向上させるために使用するヒューズ回路に
関する。
分野に関し、詳細には、フラッシュ・メモリ集積回路の
生産歩留りを向上させるために使用するヒューズ回路に
関する。
【０００２】
【従来の技術】製造環境に起因する粒子欠陥が、フラッ
シュ・メモリ集積回路、特に高密度メモリ・アレイを有
するフラッシュ・メモリ集積回路の障害を引き起こすこ
とがある。その結果、製品テストでの歩留りが低下し、
不良部品のコストをカバーするために満足できる最終製
品のコストがかなり増大する。生産歩留りを向上させる
ためには、冗長修復（行、列、またはブロック）として
一般に知られる手法を使用して、不良メモリ部分の使用
を回避する。正にこのような目的のために集積回路に含
まれる対応する冗長メモリ部分をその代りに使用する。
シュ・メモリ集積回路、特に高密度メモリ・アレイを有
するフラッシュ・メモリ集積回路の障害を引き起こすこ
とがある。その結果、製品テストでの歩留りが低下し、
不良部品のコストをカバーするために満足できる最終製
品のコストがかなり増大する。生産歩留りを向上させる
ためには、冗長修復（行、列、またはブロック）として
一般に知られる手法を使用して、不良メモリ部分の使用
を回避する。正にこのような目的のために集積回路に含
まれる対応する冗長メモリ部分をその代りに使用する。
【０００３】冗長回路は一般に、入力されたアドレスを
記憶された冗長アドレスと比較して一致するものがある
かどうかを調べるヒューズ回路を使用してメモリの不良
部分のアドレスを記憶する。一致するものが見つかった
場合には冗長アレイが使用可能となり、主アレイが使用
不可となる。冗長アドレスを使用可能または使用不可に
するために一般に、イネーブル・ヒューズが含まれる。
記憶された冗長アドレスと比較して一致するものがある
かどうかを調べるヒューズ回路を使用してメモリの不良
部分のアドレスを記憶する。一致するものが見つかった
場合には冗長アレイが使用可能となり、主アレイが使用
不可となる。冗長アドレスを使用可能または使用不可に
するために一般に、イネーブル・ヒューズが含まれる。
【０００４】冗長アドレスの記憶に加えて、このヒュー
ズ回路を、電圧基準、精密発振器などのその他の回路の
設定の記憶に使用することもできる。製品テストでは、
生産歩留りを向上させるためにこのヒューズ回路でこれ
らの回路をトリムすることができる。一例では、ヒュー
ズ回路はトリム回路と、フラッシュ・メモリのヒューズ
はフラッシュ・メモリ・トリムセルとされる。
ズ回路を、電圧基準、精密発振器などのその他の回路の
設定の記憶に使用することもできる。製品テストでは、
生産歩留りを向上させるためにこのヒューズ回路でこれ
らの回路をトリムすることができる。一例では、ヒュー
ズ回路はトリム回路と、フラッシュ・メモリのヒューズ
はフラッシュ・メモリ・トリムセルとされる。
【０００５】従来のいくつかの例では抵抗ヒューズを、
不良アドレスを記憶するためのプログラマブル部品とし
て使用する。このヒューズは、テスト・イネーブリング
回路でヒューズに高電流を流すことによって切断され
る。しかし、ヒューズをプログラミングできるのは１度
だけである。ヒューズを切断するのに必要な電流は通
常、高電流であるので、切換えスイッチは大型のもので
なければならず、したがってこれに必要なチップ領域も
大きくなる。
不良アドレスを記憶するためのプログラマブル部品とし
て使用する。このヒューズは、テスト・イネーブリング
回路でヒューズに高電流を流すことによって切断され
る。しかし、ヒューズをプログラミングできるのは１度
だけである。ヒューズを切断するのに必要な電流は通
常、高電流であるので、切換えスイッチは大型のもので
なければならず、したがってこれに必要なチップ領域も
大きくなる。
【０００６】その他の例では、消去可能なプログラマブ
ル・リードオンリー・メモリ（「ＥＰＲＯＭ」）技術を
使用する。しかし、この例によれば、ＥＰＲＯＭヒュー
ズもプログラミングできるのは１度だけである。さらに
ＥＰＲＯＭは プログラミング電荷を保持するために、
プログラミング後にヒューズを覆う複雑なシールディン
グを必要とする。
ル・リードオンリー・メモリ（「ＥＰＲＯＭ」）技術を
使用する。しかし、この例によれば、ＥＰＲＯＭヒュー
ズもプログラミングできるのは１度だけである。さらに
ＥＰＲＯＭは プログラミング電荷を保持するために、
プログラミング後にヒューズを覆う複雑なシールディン
グを必要とする。
【０００７】その他の例では、電気的に消去可能なプロ
グラマブル・リードオンリー・メモリ（「ＥＥＰＲＯ
Ｍ」）を、（一般に周知の）インバータ・モードで使用
する。すなわち読出しモードでセルが、ＰＭＯＳ、ＮＭ
ＯＳ、抵抗などのいくつかの負荷要素用の電流シンクの
働きをする。このデバイスのゲートは一般に２Ｖに保た
れ、ソースは接地に、ドレインは負荷要素に結合され
る。負荷要素の電圧がメモリ・セルの出力となる。
グラマブル・リードオンリー・メモリ（「ＥＥＰＲＯ
Ｍ」）を、（一般に周知の）インバータ・モードで使用
する。すなわち読出しモードでセルが、ＰＭＯＳ、ＮＭ
ＯＳ、抵抗などのいくつかの負荷要素用の電流シンクの
働きをする。このデバイスのゲートは一般に２Ｖに保た
れ、ソースは接地に、ドレインは負荷要素に結合され
る。負荷要素の電圧がメモリ・セルの出力となる。
【０００８】トリム・ビットを発生させる従来の方法
は、ＥＥＰＲＯＭセルをアレイから離れた領域に置くと
いうものである。読出しとプログラミングは並列に実施
される。しかし、この方法の問題点は、ＥＥＰＲＯＭセ
ルがアレイ中のセルと適正に整合（match） しないこと
である。さらに、大量のトリムビットを使用するときに
は、並列読出し／プログラミング・モードに大規模な回
路が必要となる。
は、ＥＥＰＲＯＭセルをアレイから離れた領域に置くと
いうものである。読出しとプログラミングは並列に実施
される。しかし、この方法の問題点は、ＥＥＰＲＯＭセ
ルがアレイ中のセルと適正に整合（match） しないこと
である。さらに、大量のトリムビットを使用するときに
は、並列読出し／プログラミング・モードに大規模な回
路が必要となる。
【０００９】従来技術のＷ．ＩｐおよびＧ．Ｐｅｒｌｅ
ｇｏｓの米国特許第４，６１７，６５１号、ならびに
Ｇ．ＳｍａｒａｎｄｏｌｕおよびＧ．Ｐｅｒｌｅｇｏｓ
の米国特許第４，５３８，２４５号のヒューズ部品は、
１度だけプログラミング可能なヒューズであり、何回も
プログラミング可能な本発明のフラッシュ・メモリ・ヒ
ューズとは異なる。このフラッシュ・メモリ・ヒューズ
によって、冗長回路およびトリム可能回路を何度もプロ
グラミングすることが可能となり、ヒューズの駆動に高
電流が不必要になる。さらに、米国特許第４，６１７，
６５１号および米国特許第４，５３８，２４５号では、
ヒューズ部品のプログラミングが並列に実施されるが、
本発明ではロードおよびプログラミングが直列に実施さ
れる。直列ロードでは、かなりの量の空間を節約するこ
とができ、これは、大量のトリムビットを使用するとき
に顕著である。
ｇｏｓの米国特許第４，６１７，６５１号、ならびに
Ｇ．ＳｍａｒａｎｄｏｌｕおよびＧ．Ｐｅｒｌｅｇｏｓ
の米国特許第４，５３８，２４５号のヒューズ部品は、
１度だけプログラミング可能なヒューズであり、何回も
プログラミング可能な本発明のフラッシュ・メモリ・ヒ
ューズとは異なる。このフラッシュ・メモリ・ヒューズ
によって、冗長回路およびトリム可能回路を何度もプロ
グラミングすることが可能となり、ヒューズの駆動に高
電流が不必要になる。さらに、米国特許第４，６１７，
６５１号および米国特許第４，５３８，２４５号では、
ヒューズ部品のプログラミングが並列に実施されるが、
本発明ではロードおよびプログラミングが直列に実施さ
れる。直列ロードでは、かなりの量の空間を節約するこ
とができ、これは、大量のトリムビットを使用するとき
に顕著である。
【００１０】従来技術のＤａｖｉｄ Ｓｏｗａｒｄｓの
米国特許第５，１４８，３９５号では、ＥＥＰＲＯＭヒ
ューズがスタンド・アローン型であり、アレイの外側に
ある。さらに、これを動作させるのに大きな支持回路を
必要とする。
米国特許第５，１４８，３９５号では、ＥＥＰＲＯＭヒ
ューズがスタンド・アローン型であり、アレイの外側に
ある。さらに、これを動作させるのに大きな支持回路を
必要とする。
【００１１】従来技術のＨｉｅｕ Ｖａｎ Ｔｒａｎお
よびＴｒｅｖｏｒ Ｂｌｙｔｈの米国特許第５，６４
２，３１６号では、ＥＥＰＲＯＭヒューズは主アレイと
同じ列ドライバでプログラミングされる。そのため列冗
長方式をとることができない。さらに、集積回路性能の
特性づけにトリムビットを使用するため、ＥＥＰＲＯＭ
ヒューズを最初にプログラミングしなければならない。
本発明では、トリムビットをラッチに直列にロードし、
そこで、トリムビットを記憶し、集積回路の特性づけに
使用することができるため、本発明にはこのことは当て
はまらない。さらにフラッシュ・メモリ・ヒューズのプ
ログラミング、消去、および読出しは別個のドライバに
よって実行される。そのため列冗長方式をとることがで
きる。フラッシュ・メモリ・ヒューズはアレイに組み込
まれ、その結果、アレイ中のフラッシュ・メモリ・セル
と整合する。
よびＴｒｅｖｏｒ Ｂｌｙｔｈの米国特許第５，６４
２，３１６号では、ＥＥＰＲＯＭヒューズは主アレイと
同じ列ドライバでプログラミングされる。そのため列冗
長方式をとることができない。さらに、集積回路性能の
特性づけにトリムビットを使用するため、ＥＥＰＲＯＭ
ヒューズを最初にプログラミングしなければならない。
本発明では、トリムビットをラッチに直列にロードし、
そこで、トリムビットを記憶し、集積回路の特性づけに
使用することができるため、本発明にはこのことは当て
はまらない。さらにフラッシュ・メモリ・ヒューズのプ
ログラミング、消去、および読出しは別個のドライバに
よって実行される。そのため列冗長方式をとることがで
きる。フラッシュ・メモリ・ヒューズはアレイに組み込
まれ、その結果、アレイ中のフラッシュ・メモリ・セル
と整合する。
【００１２】
【発明が解決しようとする課題】本発明は、フラッシュ
・メモリ集積回路の生産歩留りを向上させるためのヒュ
ーズ回路を提供することにある。
・メモリ集積回路の生産歩留りを向上させるためのヒュ
ーズ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明はフラッシュ・メ
モリ・トリムセル行を含むトリムビット回路である。フ
ラッシュ・メモリ・トリムセルは、フラッシュ・メモリ
・アレイのセルに整合するように、フラッシュ・メモリ
・アレイの近くにこれと整列して置かれる。フラッシュ
・メモリ・トリムセルは、フラッシュ・メモリに整合さ
せるため、障壁となるダミーのトリムセル行および列に
よって取り囲まれる。それぞれのフラッシュ・メモリ・
トリムセル対は、トリムビットを供給するトリムセル差
動増幅回路に結合される。その結果、フラッシュ・メモ
リ・トリムセルとトリムセル差動増幅回路の対はヒュー
ズとみなされる。トリムビット回路は、フラッシュ・メ
モリ・トリムセルの読出し、プログラミング、および消
去を実施するように設計される。これらの操作と、フラ
ッシュ・メモリ・アレイの読出し、プログラミング、ま
たは消去とが相互に影響し合うことはない。トリムビッ
ト回路はさらに、プログラミングおよび読出しでトリム
ビットを直列にロードおよびアンロードすることを特徴
とする。そのため、フラッシュ・メモリ・トリムセルを
プログラミングする必要なしに、直列ロードを使用して
トリムビットを制御することもできる。これによって、
集積回路の生産およびテスト段階におけるテストおよび
特性づけの時間を短縮することができる。
モリ・トリムセル行を含むトリムビット回路である。フ
ラッシュ・メモリ・トリムセルは、フラッシュ・メモリ
・アレイのセルに整合するように、フラッシュ・メモリ
・アレイの近くにこれと整列して置かれる。フラッシュ
・メモリ・トリムセルは、フラッシュ・メモリに整合さ
せるため、障壁となるダミーのトリムセル行および列に
よって取り囲まれる。それぞれのフラッシュ・メモリ・
トリムセル対は、トリムビットを供給するトリムセル差
動増幅回路に結合される。その結果、フラッシュ・メモ
リ・トリムセルとトリムセル差動増幅回路の対はヒュー
ズとみなされる。トリムビット回路は、フラッシュ・メ
モリ・トリムセルの読出し、プログラミング、および消
去を実施するように設計される。これらの操作と、フラ
ッシュ・メモリ・アレイの読出し、プログラミング、ま
たは消去とが相互に影響し合うことはない。トリムビッ
ト回路はさらに、プログラミングおよび読出しでトリム
ビットを直列にロードおよびアンロードすることを特徴
とする。そのため、フラッシュ・メモリ・トリムセルを
プログラミングする必要なしに、直列ロードを使用して
トリムビットを制御することもできる。これによって、
集積回路の生産およびテスト段階におけるテストおよび
特性づけの時間を短縮することができる。
【００１４】本発明の特徴および利点は、本発明の以下
の詳細な説明から明らかとなろう。
の詳細な説明から明らかとなろう。
【００１５】
【発明の実施の形態】生産歩留りを高めるためにフラッ
シュ・メモリ・デバイス中で使用されるフラッシュ・メ
モリ・トリムビット回路の装置および方法を詳細に説明
する。フラッシュ・メモリ・デバイスについては、本出
願と同時に提出され、本発明の譲受人に譲渡されたＪａ
ｍｅｓ Ｂｒｅｎｎａｎ，Ｊｒ．他の「Ａ Ｒｅｃｏｒ
ｄｉｎｇ ａｎｄ Ｐｌａｙｂａｃｋ Ｉｎｔｅｇｒａ
ｔｅｄ Ｓｙｓｔｅｍ ｆｏｒＡｎａｌｏｇ Ｎｏｎ−
Ｖｏｌａｔｉｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ」という
名称の同時係属米国特許出願第０９／００４７９８号に
記載されている。本発明を、デジタル記憶システムなど
のその他の記憶システムとともに使用することもできる
ことを理解されたい。例示的なフラッシュ・メモリ・セ
ルの動作が、「ＳｕｐｅｒＦｌａｓｈ ＥＥＰＲＯＭ
Ｔｅｃｈｎｏｌｏｇｙ」というタイトルのデータシート
（ＳＳＴ ＤＡＴＡ ＢＯＯＫ，１７．１−１７．７ペ
ージ，１９９５年５月）に記載されている。
シュ・メモリ・デバイス中で使用されるフラッシュ・メ
モリ・トリムビット回路の装置および方法を詳細に説明
する。フラッシュ・メモリ・デバイスについては、本出
願と同時に提出され、本発明の譲受人に譲渡されたＪａ
ｍｅｓ Ｂｒｅｎｎａｎ，Ｊｒ．他の「Ａ Ｒｅｃｏｒ
ｄｉｎｇ ａｎｄ Ｐｌａｙｂａｃｋ Ｉｎｔｅｇｒａ
ｔｅｄ Ｓｙｓｔｅｍ ｆｏｒＡｎａｌｏｇ Ｎｏｎ−
Ｖｏｌａｔｉｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ」という
名称の同時係属米国特許出願第０９／００４７９８号に
記載されている。本発明を、デジタル記憶システムなど
のその他の記憶システムとともに使用することもできる
ことを理解されたい。例示的なフラッシュ・メモリ・セ
ルの動作が、「ＳｕｐｅｒＦｌａｓｈ ＥＥＰＲＯＭ
Ｔｅｃｈｎｏｌｏｇｙ」というタイトルのデータシート
（ＳＳＴ ＤＡＴＡ ＢＯＯＫ，１７．１−１７．７ペ
ージ，１９９５年５月）に記載されている。
【００１６】図１、２（これらは一体で、連結される）
は、トリムビット回路１００の好ましい実施形態を示す
ブロック図である。図１によれば、トリムビット回路１
００は、（２×Ｎ＋２）列、（Ｍ＋３）行のメモリ・セ
ルを有する主アレイ１０５を含む。ただしＮ、Ｍは正の
整数である。主アレイ１０５は、（例えば３行の）ダミ
ー行１１０および（例えば２列の）ダミー列１１５を一
般に主アレイ１０５の最下部に含む。ダミー行の間かつ
ダミー列の間には、メモリ・トリムセル１２５1〜１２
５Pの行がある（Ｐは正の整数）。隣接するトリムセル
の対（例えば１２５1と１２５2、１２５3と１２
５4、．．．、１２５P-1と１２５P）はそれぞれ、対応
するトリムセル差動増幅回路１３０1〜１３０Nに結合さ
れる。トリムセル差動増幅回路１３０1〜１３０Nはそれ
ぞれ、直列入力端子ＳＥＲＩＮおよび直列出力端子ＳＥ
ＲＯＵＴを含む。最初のトリムセル差動増幅回路１３０
1 の直列入力端子ＳＥＲＩＮには端子ＴＲＩＭＳＥＲＩ
Ｎが結合され、トリムセル差動増幅回路１３０1〜１３
０N-1の直列出力端子ＳＥＲＯＵＴは次のトリムセル差
動増幅回路１３０2〜１３０Nに結合される（すなわちデ
イジー・チェーン構成をとる）。
は、トリムビット回路１００の好ましい実施形態を示す
ブロック図である。図１によれば、トリムビット回路１
００は、（２×Ｎ＋２）列、（Ｍ＋３）行のメモリ・セ
ルを有する主アレイ１０５を含む。ただしＮ、Ｍは正の
整数である。主アレイ１０５は、（例えば３行の）ダミ
ー行１１０および（例えば２列の）ダミー列１１５を一
般に主アレイ１０５の最下部に含む。ダミー行の間かつ
ダミー列の間には、メモリ・トリムセル１２５1〜１２
５Pの行がある（Ｐは正の整数）。隣接するトリムセル
の対（例えば１２５1と１２５2、１２５3と１２
５4、．．．、１２５P-1と１２５P）はそれぞれ、対応
するトリムセル差動増幅回路１３０1〜１３０Nに結合さ
れる。トリムセル差動増幅回路１３０1〜１３０Nはそれ
ぞれ、直列入力端子ＳＥＲＩＮおよび直列出力端子ＳＥ
ＲＯＵＴを含む。最初のトリムセル差動増幅回路１３０
1 の直列入力端子ＳＥＲＩＮには端子ＴＲＩＭＳＥＲＩ
Ｎが結合され、トリムセル差動増幅回路１３０1〜１３
０N-1の直列出力端子ＳＥＲＯＵＴは次のトリムセル差
動増幅回路１３０2〜１３０Nに結合される（すなわちデ
イジー・チェーン構成をとる）。
【００１７】以下の論議では明確にするため、フラッシ
ュ・メモリ・トリムセル（すなわちトリムセル対）１２
５1、１２５2、およびトリムセル差動増幅回路１３０1
に関して述べる。しかしその記述は、対応するその他の
フラッシュ・メモリ・トリムセル対およびトリムセル差
動増幅回路（すなわちトリムセル１２５3、１２５4およ
びトリムセル差動増幅器１３０2、．．．、トリムセル
１２５P-1、１２５P およびトリムセル差動増幅器１３
０N）にも同じように適用できる。
ュ・メモリ・トリムセル（すなわちトリムセル対）１２
５1、１２５2、およびトリムセル差動増幅回路１３０1
に関して述べる。しかしその記述は、対応するその他の
フラッシュ・メモリ・トリムセル対およびトリムセル差
動増幅回路（すなわちトリムセル１２５3、１２５4およ
びトリムセル差動増幅器１３０2、．．．、トリムセル
１２５P-1、１２５P およびトリムセル差動増幅器１３
０N）にも同じように適用できる。
【００１８】本発明のトリムビット回路１００は４つの
主要な動作モード、すなわち読出し、プログラム、消
去、およびシフト・モードを含む。最初の３つの動作モ
ードの信号は、ＴＲＩＭＬＯＧＩＣ回路１３５（図５参
照）によって生成される。シフト動作モードの信号は、
ＴＲＩＭＣＬＫ回路１４０（図６参照）によって生成さ
れる。ＴＲＩＭＶＳＵＰ回路１４５は、セレクト・ゲー
ト電圧ＴＲＩＭＳＧおよび共通ソース電圧ＴＲＩＭＣＳ
をフラッシュ・メモリ・トリムセル行１２５1 −１２５
Pに与える（図７参照）。次に、図１、２のさまざまな
ブロックをより詳細に説明する。
主要な動作モード、すなわち読出し、プログラム、消
去、およびシフト・モードを含む。最初の３つの動作モ
ードの信号は、ＴＲＩＭＬＯＧＩＣ回路１３５（図５参
照）によって生成される。シフト動作モードの信号は、
ＴＲＩＭＣＬＫ回路１４０（図６参照）によって生成さ
れる。ＴＲＩＭＶＳＵＰ回路１４５は、セレクト・ゲー
ト電圧ＴＲＩＭＳＧおよび共通ソース電圧ＴＲＩＭＣＳ
をフラッシュ・メモリ・トリムセル行１２５1 −１２５
Pに与える（図７参照）。次に、図１、２のさまざまな
ブロックをより詳細に説明する。
【００１９】図３に、図１、２のトリムセル差動増幅回
路１３０の回路図を示す。図１、２および図３によれ
ば、トリムセル差動増幅回路１３０は、デバイスＭ４お
よびＭ５を有する第１のラッチ２０５を含む。デバイス
Ｍ４およびＭ５はそれぞれ、デバイスＭ８およびＭ７に
よってゲートされる。フラッシュ・メモリ・トリムセル
１２５1および１２５2が、ＴＲＩＭＩＮＢ端子およびＴ
ＲＩＭＩＮ端子をそれぞれ経由して第１のラッチ２０５
のデバイスＭ７およびＭ８に結合される。第１のラッチ
２０５は、両方向スイッチＳＷ１に結合された出力２１
０を有する。一実施形態では、両方向スイッチＳＷ１
が、ソースおよびドレインが互いに結合されたＮチャネ
ル・デバイスおよびＰチャネル・デバイスを含む。信号
Ｐ１が、スイッチＳＷ１のＮチャネル・デバイスのゲー
トに、その補信号Ｐ１ＢがＰチャネル・デバイスのゲー
トに結合される。信号Ｐ１Ｂ、Ｐ２ＢおよびＰ３Ｂはそ
れぞれ、信号Ｐ１、Ｐ２およびＰ３の補信号である。
路１３０の回路図を示す。図１、２および図３によれ
ば、トリムセル差動増幅回路１３０は、デバイスＭ４お
よびＭ５を有する第１のラッチ２０５を含む。デバイス
Ｍ４およびＭ５はそれぞれ、デバイスＭ８およびＭ７に
よってゲートされる。フラッシュ・メモリ・トリムセル
１２５1および１２５2が、ＴＲＩＭＩＮＢ端子およびＴ
ＲＩＭＩＮ端子をそれぞれ経由して第１のラッチ２０５
のデバイスＭ７およびＭ８に結合される。第１のラッチ
２０５は、両方向スイッチＳＷ１に結合された出力２１
０を有する。一実施形態では、両方向スイッチＳＷ１
が、ソースおよびドレインが互いに結合されたＮチャネ
ル・デバイスおよびＰチャネル・デバイスを含む。信号
Ｐ１が、スイッチＳＷ１のＮチャネル・デバイスのゲー
トに、その補信号Ｐ１ＢがＰチャネル・デバイスのゲー
トに結合される。信号Ｐ１Ｂ、Ｐ２ＢおよびＰ３Ｂはそ
れぞれ、信号Ｐ１、Ｐ２およびＰ３の補信号である。
【００２０】トリムセル差動増幅回路はさらに、トリム
ビット出力ＴＲＩＭＸを出力する第２のラッチ２１５を
含む。第２のラッチ２１５は、スイッチＳＷ２１と、ス
イッチＳＷ２１に並列に接続されたインバータＩ１、Ｉ
２とが組み合わさったものである。トリムセル差動増幅
回路１３０はさらに、直列入力端子ＳＥＲＩＮからスイ
ッチＳＷ３、ラッチ２１５およびスイッチＳＷ２２を通
って直列出力端子ＳＥＲＯＵＴに達するシフト・パスを
含む。
ビット出力ＴＲＩＭＸを出力する第２のラッチ２１５を
含む。第２のラッチ２１５は、スイッチＳＷ２１と、ス
イッチＳＷ２１に並列に接続されたインバータＩ１、Ｉ
２とが組み合わさったものである。トリムセル差動増幅
回路１３０はさらに、直列入力端子ＳＥＲＩＮからスイ
ッチＳＷ３、ラッチ２１５およびスイッチＳＷ２２を通
って直列出力端子ＳＥＲＯＵＴに達するシフト・パスを
含む。
【００２１】読出しモードでは、フラッシュ・メモリ・
トリムセル１２５1および１２５2のソースが接地に結合
され、フラッシュ・メモリ・トリムセル１２５1 および
１２５2 のゲートが選択される。信号ＴＲＩＭＰＲＯＧ
Ｂがハイレベルのとき、この信号によって、トリムセル
１２５1および１２５2のドレイン電流がデバイスＭ５お
よびＭ４に流れる。トリムセル１２５1および１２５2を
使用して差動電流が生成され、これが、トリムセル差動
増幅回路１３０に加えられ、増幅される。具体的には、
フラッシュ・メモリ・トリムセル１２５1および１２５2
のうちの一方がプログラミングされており、しきい電圧
が高く、その結果、ドレイン電流は小さい。フラッシュ
・メモリ・トリムセル１２５1および１２５2のうちの他
方は消去されており、しきい電圧が低く、そのためドレ
イン電流は大きい。例えば、ＴＲＩＭＩＮがハイレベ
ル、ＴＲＩＭＩＮＢがローレベルである場合（ＴＲＩＭ
ＰＲＯＧＢはハイレベルとする）、デバイスＭ５がオフ
状態、デバイスＭ４がオン状態となり、これによって出
力２１０およびＴＲＩＭＸがハイレベルとなる。一方、
ＴＲＩＭＩＮがローレベル、ＴＲＩＭＩＮＢがハイレベ
ルである場合、デバイスＭ５がオン状態、デバイスＭ４
がオフ状態となり、その結果、出力２１０およびＴＲＩ
ＭＸがローレベルとなる。さらに読出しモードでは、信
号Ｐ１がハイレベルとなり、両方向スイッチＳＷ１をオ
ン状態にし、信号Ｐ２およびＰ３がローレベルとなり、
スイッチＳＷ２１およびＳＷ３をそれぞれオフ状態にす
る。トリムビットは、トリムビット出力ＴＲＩＭＸに供
給される。
トリムセル１２５1および１２５2のソースが接地に結合
され、フラッシュ・メモリ・トリムセル１２５1 および
１２５2 のゲートが選択される。信号ＴＲＩＭＰＲＯＧ
Ｂがハイレベルのとき、この信号によって、トリムセル
１２５1および１２５2のドレイン電流がデバイスＭ５お
よびＭ４に流れる。トリムセル１２５1および１２５2を
使用して差動電流が生成され、これが、トリムセル差動
増幅回路１３０に加えられ、増幅される。具体的には、
フラッシュ・メモリ・トリムセル１２５1および１２５2
のうちの一方がプログラミングされており、しきい電圧
が高く、その結果、ドレイン電流は小さい。フラッシュ
・メモリ・トリムセル１２５1および１２５2のうちの他
方は消去されており、しきい電圧が低く、そのためドレ
イン電流は大きい。例えば、ＴＲＩＭＩＮがハイレベ
ル、ＴＲＩＭＩＮＢがローレベルである場合（ＴＲＩＭ
ＰＲＯＧＢはハイレベルとする）、デバイスＭ５がオフ
状態、デバイスＭ４がオン状態となり、これによって出
力２１０およびＴＲＩＭＸがハイレベルとなる。一方、
ＴＲＩＭＩＮがローレベル、ＴＲＩＭＩＮＢがハイレベ
ルである場合、デバイスＭ５がオン状態、デバイスＭ４
がオフ状態となり、その結果、出力２１０およびＴＲＩ
ＭＸがローレベルとなる。さらに読出しモードでは、信
号Ｐ１がハイレベルとなり、両方向スイッチＳＷ１をオ
ン状態にし、信号Ｐ２およびＰ３がローレベルとなり、
スイッチＳＷ２１およびＳＷ３をそれぞれオフ状態にす
る。トリムビットは、トリムビット出力ＴＲＩＭＸに供
給される。
【００２２】シフト・モードでは、信号Ｐ１がローレベ
ルとなり、スイッチＳＷ１をオフ状態にし、第１のラッ
チ２０５をシフト・パスから切り離す。Ｐ３を使用可能
にすることによってトリムビットが、（例えばプログラ
ミング、読出しなどのために）直列入力端子ＳＥＲＩＮ
から直列にシフトインされる。その後、Ｐ３が使用不可
に、Ｐ２が使用可能にされて、第２のラッチ２１５にト
リムビットが記憶され、直列出力端子ＳＥＲＯＵＴにト
リムビットが供給される。
ルとなり、スイッチＳＷ１をオフ状態にし、第１のラッ
チ２０５をシフト・パスから切り離す。Ｐ３を使用可能
にすることによってトリムビットが、（例えばプログラ
ミング、読出しなどのために）直列入力端子ＳＥＲＩＮ
から直列にシフトインされる。その後、Ｐ３が使用不可
に、Ｐ２が使用可能にされて、第２のラッチ２１５にト
リムビットが記憶され、直列出力端子ＳＥＲＯＵＴにト
リムビットが供給される。
【００２３】本発明を用いて、変更しなければならない
トリムビットを、トリムセル差動増幅回路１３０の直列
入力端子ＳＥＲＩＮ上で直列にシフトインし、第２のラ
ッチ２１５に記憶する。フラッシュ・メモリ・トリムセ
ル行１２５1−１２５Pをプログラミングすることなく、
新規のトリムビットの設定を使用して、集積回路中のト
リム可能部品を特性づけたり、または欠陥のある列およ
び／または行を修正することができる。集積回路中のト
リム可能部品には、電圧基準、精密発振器などがある。
ただしこれらに限定されるわけではない。トリム可能回
路の一例が、本発明の譲受人に譲渡されたＫｈａｎ他の
米国特許第５，２４３，２３９号に記載されている。
トリムビットを、トリムセル差動増幅回路１３０の直列
入力端子ＳＥＲＩＮ上で直列にシフトインし、第２のラ
ッチ２１５に記憶する。フラッシュ・メモリ・トリムセ
ル行１２５1−１２５Pをプログラミングすることなく、
新規のトリムビットの設定を使用して、集積回路中のト
リム可能部品を特性づけたり、または欠陥のある列およ
び／または行を修正することができる。集積回路中のト
リム可能部品には、電圧基準、精密発振器などがある。
ただしこれらに限定されるわけではない。トリム可能回
路の一例が、本発明の譲受人に譲渡されたＫｈａｎ他の
米国特許第５，２４３，２３９号に記載されている。
【００２４】プログラミング・モードでは最初に、（例
えばトリムビットを直列にシフトインさせることによっ
て）トリムビットが第２のラッチ２１５に記憶され、ト
リムビット出力ＴＲＩＭＸに現れる。プログラミング・
モードでは信号ＴＲＩＭＰＲＯＧＢはローレベルとな
り、トリムセル１２５1および１２５2から第１のラッチ
２０５が切り離される。トリムビット出力ＴＲＩＭＸ
は、２つのフラッシュ・メモリ・トリムセル１２５1お
よび１２５2のうちの一方のプログラミング電流をオン
状態に切り換えるのに使用される。プログラミング電流
はＶＢＰＲＯＧによって設定される。プログラミングし
ていないほうのフラッシュ・メモリ・トリムセルのドレ
インは電源電圧にまで引き上げられる。例えば、トリム
ビット出力ＴＲＩＭＸがハイレベルである場合、デバイ
スＭ３がオン状態、デバイスＭ１０がオフ状態となり
（デバイスＭ１およびＭ２はオン状態とする）、ＴＲＩ
ＭＩＮＢ端子およびトリムセル１２５1 のドレインをハ
イレベルに引き上げる。ＴＲＩＭＸがハイレベルである
と、デバイスＭ６がオフ状態、デバイスＭ９がオン状態
となり、ＴＲＩＭＩＮ端子を介してトリムセル１２５2
のドレインにプログラミング電流が供給される。
えばトリムビットを直列にシフトインさせることによっ
て）トリムビットが第２のラッチ２１５に記憶され、ト
リムビット出力ＴＲＩＭＸに現れる。プログラミング・
モードでは信号ＴＲＩＭＰＲＯＧＢはローレベルとな
り、トリムセル１２５1および１２５2から第１のラッチ
２０５が切り離される。トリムビット出力ＴＲＩＭＸ
は、２つのフラッシュ・メモリ・トリムセル１２５1お
よび１２５2のうちの一方のプログラミング電流をオン
状態に切り換えるのに使用される。プログラミング電流
はＶＢＰＲＯＧによって設定される。プログラミングし
ていないほうのフラッシュ・メモリ・トリムセルのドレ
インは電源電圧にまで引き上げられる。例えば、トリム
ビット出力ＴＲＩＭＸがハイレベルである場合、デバイ
スＭ３がオン状態、デバイスＭ１０がオフ状態となり
（デバイスＭ１およびＭ２はオン状態とする）、ＴＲＩ
ＭＩＮＢ端子およびトリムセル１２５1 のドレインをハ
イレベルに引き上げる。ＴＲＩＭＸがハイレベルである
と、デバイスＭ６がオフ状態、デバイスＭ９がオン状態
となり、ＴＲＩＭＩＮ端子を介してトリムセル１２５2
のドレインにプログラミング電流が供給される。
【００２５】消去モードでは、フラッシュ・メモリ・ト
リムセル１２５1および１２５2の共通ソースが接地に結
合され、ゲートがＶＥＲＡＳＥに結合される。一実施形
態ではＶＥＲＡＳＥは１５ボルトである。さらに、消去
モードまたは任意選択のパワー・ダウン・モードでは、
信号Ｓ０がハイレベルに引き上げられ、（デバイスＭ１
がオフ状態となり）電源電圧が回路から切り離される。
任意選択の試験モードでも信号Ｓ０はハイレベルに引き
上げられ、トリムビット出力ＴＲＩＭＸをゼロに設定す
る。
リムセル１２５1および１２５2の共通ソースが接地に結
合され、ゲートがＶＥＲＡＳＥに結合される。一実施形
態ではＶＥＲＡＳＥは１５ボルトである。さらに、消去
モードまたは任意選択のパワー・ダウン・モードでは、
信号Ｓ０がハイレベルに引き上げられ、（デバイスＭ１
がオフ状態となり）電源電圧が回路から切り離される。
任意選択の試験モードでも信号Ｓ０はハイレベルに引き
上げられ、トリムビット出力ＴＲＩＭＸをゼロに設定す
る。
【００２６】表１に、前述の各種モードにおけるトリム
セル差動増幅回路１３０の制御信号を示す。 信号 読出し プログラム 消去 シフト・ モード ・モード モード モード ＴＲＩＭＰＲＯＧＢ ＶＣＣ ＶＳＳ ＶＣＣ ＶＣＣ Ｓ０ ＶＳＳ ＶＳＳ ＶＣＣ ＶＳＳ ＶＢＰＲＯＧ ＶＳＳ 〜ＶT ＶＳＳ ＶＳＳ Ｐ１ ＶＣＣ ＶＳＳ ＶＣＣ ＶＳＳ Ｐ２ ＶＳＳ ＶＣＣ ＶＳＳ ｃｌｏｃｋ Ｐ３ ＶＳＳ ＶＳＳ ＶＳＳ ｃｌｏｃｋｂ ＶT＝エンハンスメントＮチャネルＭＯＳＦＥＴのしきい電圧 ｃｌｏｃｋ＝クロック信号電圧 ｃｌｏｃｋｂ＝逆クロック信号電圧 ＶＳＳ＝内部接地電圧 ＶＣＣ＝内部電源電圧 表１．トリムセル差動増幅回路のモードおよび制御信号電圧
セル差動増幅回路１３０の制御信号を示す。 信号 読出し プログラム 消去 シフト・ モード ・モード モード モード ＴＲＩＭＰＲＯＧＢ ＶＣＣ ＶＳＳ ＶＣＣ ＶＣＣ Ｓ０ ＶＳＳ ＶＳＳ ＶＣＣ ＶＳＳ ＶＢＰＲＯＧ ＶＳＳ 〜ＶT ＶＳＳ ＶＳＳ Ｐ１ ＶＣＣ ＶＳＳ ＶＣＣ ＶＳＳ Ｐ２ ＶＳＳ ＶＣＣ ＶＳＳ ｃｌｏｃｋ Ｐ３ ＶＳＳ ＶＳＳ ＶＳＳ ｃｌｏｃｋｂ ＶT＝エンハンスメントＮチャネルＭＯＳＦＥＴのしきい電圧 ｃｌｏｃｋ＝クロック信号電圧 ｃｌｏｃｋｂ＝逆クロック信号電圧 ＶＳＳ＝内部接地電圧 ＶＣＣ＝内部電源電圧 表１．トリムセル差動増幅回路のモードおよび制御信号電圧
【００２７】図４に、図１、２のＴＲＩＭＬＯＧＩＣ回
路１３５の回路図を示す。図４によれば、ＴＲＩＭＬＯ
ＧＩＣ回路１３５は、図１、２のトリムセル差動増幅回
路１３０の制御ロジックを含む。ＴＲＩＭＬＯＧＩＣ回
路１３５の入出力（「Ｉ／Ｏ」）関数は以下の式で記述
される。 ＴＲＭＰＲＯＧ＝（／）ＴＲＩＭＰＲＯＧＢ＝（／）Ｐ
ＲＢ×Ａ８Ｔ ＷＲＩＴＥ＝（（／）ＣＬＥＡＲＢ×Ａ８Ｔ）＋（Ａ８
Ｔ×（／）ＰＲＢ） Ｓ０＝（Ａ８Ｔ×（／）ＣＬＥＡＲＢ）＋（／）ＰＤＢ
＋（／）ＴＥＳＴＢ 上記中（／）は反転を示す。
路１３５の回路図を示す。図４によれば、ＴＲＩＭＬＯ
ＧＩＣ回路１３５は、図１、２のトリムセル差動増幅回
路１３０の制御ロジックを含む。ＴＲＩＭＬＯＧＩＣ回
路１３５の入出力（「Ｉ／Ｏ」）関数は以下の式で記述
される。 ＴＲＭＰＲＯＧ＝（／）ＴＲＩＭＰＲＯＧＢ＝（／）Ｐ
ＲＢ×Ａ８Ｔ ＷＲＩＴＥ＝（（／）ＣＬＥＡＲＢ×Ａ８Ｔ）＋（Ａ８
Ｔ×（／）ＰＲＢ） Ｓ０＝（Ａ８Ｔ×（／）ＣＬＥＡＲＢ）＋（／）ＰＤＢ
＋（／）ＴＥＳＴＢ 上記中（／）は反転を示す。
【００２８】信号Ａ８Ｔは、トリムセル差動増幅回路１
３０のプログラミング・モードおよび消去モードを使用
可能にする一般的な信号である。すなわち信号Ａ８Ｔ
は、プログラミング・モードおよび消去モードではハイ
レベルに設定され、その他のモードではローレベルに設
定される。また信号ＰＲＢは、読出しモードではハイレ
ベルに設定され、プログラミング・モードではローレベ
ルに設定される。これらの信号は協力して信号ＴＲＭＰ
ＲＯＧを生成する。信号ＷＲＩＴＥは、プログラミング
・モードまたは消去モードで生成される。信号Ｓ０は、
消去モードまたはテスト・モード（ＴＥＳＴＢ信号）に
あるとき、あるいは集積回路がパワー・ダウン・モード
（ＰＤＢ信号）にあるときにハイレベルに設定される。
３０のプログラミング・モードおよび消去モードを使用
可能にする一般的な信号である。すなわち信号Ａ８Ｔ
は、プログラミング・モードおよび消去モードではハイ
レベルに設定され、その他のモードではローレベルに設
定される。また信号ＰＲＢは、読出しモードではハイレ
ベルに設定され、プログラミング・モードではローレベ
ルに設定される。これらの信号は協力して信号ＴＲＭＰ
ＲＯＧを生成する。信号ＷＲＩＴＥは、プログラミング
・モードまたは消去モードで生成される。信号Ｓ０は、
消去モードまたはテスト・モード（ＴＥＳＴＢ信号）に
あるとき、あるいは集積回路がパワー・ダウン・モード
（ＰＤＢ信号）にあるときにハイレベルに設定される。
【００２９】図５に、図１のＴＲＩＭＣＬＫ回路１４０
の回路図を示す。図５によれば、ＴＲＩＭＣＬＫ回路１
４０は、信号Ｐ１、Ｐ２、Ｐ３およびそれらの逆信号Ｐ
１Ｂ、Ｐ２Ｂ、Ｐ３Ｂを有する３つのクロック位相を供
給する。これらの３つの位相にある信号はトリムセル差
動増幅回路１３０で使用される。クロック位相Ｐ１は、
読出しモードまたはテスト・モードでトリムビット出力
ＴＲＩＭＸにトリムビットを送るのに使用される。その
他のモードでは信号Ｐ１はローレベルに設定される。ク
ロック位相Ｐ２は、図３の第２のラッチ２１５にトリム
ビットを記憶し、直列出力端子ＳＥＲＯＵＴにこのトリ
ムビットを供給するのに使用される。テスト・モードま
たは読出しモードでは信号Ｐ２はローレベルに設定され
る。信号Ｐ３は、シフト・モードで直列入力端子ＳＥＲ
ＩＮからトリムビットをシフトインさせるのに使用され
る。クロック位相と入力の関係は以下の式で記述され
る。 Ｐ１＝（（／）ＳＨＩＦＴ×（／）ＴＲＩＭＰＲＯＧ）
＋ＰＤ Ｐ２＝（（ＣＬＫ×ＳＨＩＦＴ）＋ＴＲＩＭＰＲＯＧ）
×（／）Ｐ１ Ｐ３＝（／）（（ＣＬＫ×ＳＨＩＦＴ）＋ＴＲＩＭＰＲ
ＯＧ）×Ｐ１
の回路図を示す。図５によれば、ＴＲＩＭＣＬＫ回路１
４０は、信号Ｐ１、Ｐ２、Ｐ３およびそれらの逆信号Ｐ
１Ｂ、Ｐ２Ｂ、Ｐ３Ｂを有する３つのクロック位相を供
給する。これらの３つの位相にある信号はトリムセル差
動増幅回路１３０で使用される。クロック位相Ｐ１は、
読出しモードまたはテスト・モードでトリムビット出力
ＴＲＩＭＸにトリムビットを送るのに使用される。その
他のモードでは信号Ｐ１はローレベルに設定される。ク
ロック位相Ｐ２は、図３の第２のラッチ２１５にトリム
ビットを記憶し、直列出力端子ＳＥＲＯＵＴにこのトリ
ムビットを供給するのに使用される。テスト・モードま
たは読出しモードでは信号Ｐ２はローレベルに設定され
る。信号Ｐ３は、シフト・モードで直列入力端子ＳＥＲ
ＩＮからトリムビットをシフトインさせるのに使用され
る。クロック位相と入力の関係は以下の式で記述され
る。 Ｐ１＝（（／）ＳＨＩＦＴ×（／）ＴＲＩＭＰＲＯＧ）
＋ＰＤ Ｐ２＝（（ＣＬＫ×ＳＨＩＦＴ）＋ＴＲＩＭＰＲＯＧ）
×（／）Ｐ１ Ｐ３＝（／）（（ＣＬＫ×ＳＨＩＦＴ）＋ＴＲＩＭＰＲ
ＯＧ）×Ｐ１
【００３０】クロック位相Ｐ２およびＰ３は、非オーバ
ラップ・クロック発振器によって生成される。この発振
器は、トリムセル差動増幅回路１３０でのシフト操作に
必要である。これらの信号間の関係を図７のタイミング
図に示す。図３および図７によれば、シフト・モードで
は、ＳＨＩＦＴ信号が時刻６０５にハイレベルに、ＣＬ
Ｋが時刻６１０にローレベルになると（このときＴＲＩ
ＭＰＲＯＧはローレベル）、信号Ｐ３は時刻６１５にハ
イレベルとなり、直列入力端子ＳＥＲＩＮ上でトリムビ
ットをシフトインさせる。ＣＬＫが時刻６２０で再びハ
イレベルになると、信号Ｐ２が時刻６２５にハイレベル
となり、トリムビット出力ＴＲＩＭＸにトリムビットを
供給し、さらに、直列出力端子ＳＥＲＯＵＴにトリムビ
ットをシフトアウトさせる。ＣＬＫが時刻６２０でハイ
レベルになると、一方で信号Ｐ３が時刻６３０でローレ
ベルに戻り、第２のラッチ２１５および直列出力端子Ｓ
ＥＲＯＵＴから直列入力端子ＳＥＲＩＮが切り離され
る。
ラップ・クロック発振器によって生成される。この発振
器は、トリムセル差動増幅回路１３０でのシフト操作に
必要である。これらの信号間の関係を図７のタイミング
図に示す。図３および図７によれば、シフト・モードで
は、ＳＨＩＦＴ信号が時刻６０５にハイレベルに、ＣＬ
Ｋが時刻６１０にローレベルになると（このときＴＲＩ
ＭＰＲＯＧはローレベル）、信号Ｐ３は時刻６１５にハ
イレベルとなり、直列入力端子ＳＥＲＩＮ上でトリムビ
ットをシフトインさせる。ＣＬＫが時刻６２０で再びハ
イレベルになると、信号Ｐ２が時刻６２５にハイレベル
となり、トリムビット出力ＴＲＩＭＸにトリムビットを
供給し、さらに、直列出力端子ＳＥＲＯＵＴにトリムビ
ットをシフトアウトさせる。ＣＬＫが時刻６２０でハイ
レベルになると、一方で信号Ｐ３が時刻６３０でローレ
ベルに戻り、第２のラッチ２１５および直列出力端子Ｓ
ＥＲＯＵＴから直列入力端子ＳＥＲＩＮが切り離され
る。
【００３１】図６に、図１のＴＲＩＭＶＳＵＰ回路１４
５の回路図を示す。図６によればＴＲＩＭＶＳＵＰ回路
１４５は、読出しモードおよびプログラミング・モード
で、セレクト・ゲート電圧ＴＲＩＭＳＧおよび共通ソー
ス電圧ＴＲＩＭＣＳをフラッシュ・メモリ・トリムセル
行１２５1−１２５Pに供給する。
５の回路図を示す。図６によればＴＲＩＭＶＳＵＰ回路
１４５は、読出しモードおよびプログラミング・モード
で、セレクト・ゲート電圧ＴＲＩＭＳＧおよび共通ソー
ス電圧ＴＲＩＭＣＳをフラッシュ・メモリ・トリムセル
行１２５1−１２５Pに供給する。
【００３２】読出しモードでは、信号ＷＲＩＴＥがロー
レベルに設定され、高電圧バッファＨＶＢＵＦが高電圧
デバイスＭ３およびＭ４を選択する。その結果、信号Ｖ
ＳＧがＴＲＩＭＳＧに送られ、ＴＲＩＭＣＳがローレベ
ル（接地）に引き下げられる。プログラミング・モード
または消去モードでは、ＷＲＩＴＥはハイレベルに設定
され、高電圧バッファＨＶＢＵＦは高電圧デバイスＭ１
およびＭ２をオン状態にする。その結果、信号ＳＧ１が
ＴＲＩＭＳＧに送られ、信号ＣＳ１がＴＲＩＭＣＳに送
られる。表２に、各種モードのＴＲＩＭＶＳＵＰの出力
電圧および制御信号電圧を示す。 信号 読出し プログラミング 消去モード シフト・ モード ・モード モード ＷＲＩＴＥ ＶＳＳ ＶＣＣ ＶＣＣ ＶＳＳ ＴＲＩＭＳＧ ＶＳＧ ＶＳＧ ＶＥＲＡＳＥ ＶＳＧ ＴＲＩＭＣＳ ＶＳＳ ＶＣＳＰＲＯＧ ＶＳＳ ＶＳＳ 表２．ＴＲＩＭＶＳＵＰの出力電圧および制御電圧
レベルに設定され、高電圧バッファＨＶＢＵＦが高電圧
デバイスＭ３およびＭ４を選択する。その結果、信号Ｖ
ＳＧがＴＲＩＭＳＧに送られ、ＴＲＩＭＣＳがローレベ
ル（接地）に引き下げられる。プログラミング・モード
または消去モードでは、ＷＲＩＴＥはハイレベルに設定
され、高電圧バッファＨＶＢＵＦは高電圧デバイスＭ１
およびＭ２をオン状態にする。その結果、信号ＳＧ１が
ＴＲＩＭＳＧに送られ、信号ＣＳ１がＴＲＩＭＣＳに送
られる。表２に、各種モードのＴＲＩＭＶＳＵＰの出力
電圧および制御信号電圧を示す。 信号 読出し プログラミング 消去モード シフト・ モード ・モード モード ＷＲＩＴＥ ＶＳＳ ＶＣＣ ＶＣＣ ＶＳＳ ＴＲＩＭＳＧ ＶＳＧ ＶＳＧ ＶＥＲＡＳＥ ＶＳＧ ＴＲＩＭＣＳ ＶＳＳ ＶＣＳＰＲＯＧ ＶＳＳ ＶＳＳ 表２．ＴＲＩＭＶＳＵＰの出力電圧および制御電圧
【００３３】電圧ＶＳＧはセレクト・ゲート電圧であ
り、一般に、プログラミング・モードでは２．３Ｖ、読
出しモードでは４．５Ｖである。ＶＥＲＡＳＥは消去電
圧であり、一般に１５Ｖである。ＶＣＳＰＲＯＧは共通
ソース・プログラミング電圧であり、その値は一般に１
２Ｖである。
り、一般に、プログラミング・モードでは２．３Ｖ、読
出しモードでは４．５Ｖである。ＶＥＲＡＳＥは消去電
圧であり、一般に１５Ｖである。ＶＣＳＰＲＯＧは共通
ソース・プログラミング電圧であり、その値は一般に１
２Ｖである。
【００３４】本発明の応用例が、本出願と同時に提出さ
れ、本発明の譲受人に譲渡されたＨｉｅｕ Ｖａｎ Ｔ
ｒａｎおよびＪａｍｅｓ Ｂｒｅｎｎａｎ，Ｊｒ．の
「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｏｆ
Ｃｏｌｕｍｎ Ｒｅｄｕｎｄａｎｃｙ ｆｏｒ Ｎｏｎ
−ｖｏｌａｔｉｌｅ Ａｎａｌｏｇ ａｎｄ Ｍｕｌｔ
ｉｌｅｖｅｌ Ｍｅｍｏｒｙ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ」という名称の同時係属米国特許出願
第０９／００５０９８号に記載されている。図８、９
は、本発明との使用に適した不揮発性メモリ用の列冗長
回路を示すブロック図である。図８、９に示すとおりメ
モリ・アレイは、主アレイ７０５および列冗長アレイ７
１０を含む。この実施形態では列冗長アレイが、主アレ
イ７０５の右側に組み込まれているが、冗長列は主アレ
イ列と全く同じものなので、全体のメモリ・アレイ中の
どこに冗長アレイを配置してもよい。
れ、本発明の譲受人に譲渡されたＨｉｅｕ Ｖａｎ Ｔ
ｒａｎおよびＪａｍｅｓ Ｂｒｅｎｎａｎ，Ｊｒ．の
「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｏｆ
Ｃｏｌｕｍｎ Ｒｅｄｕｎｄａｎｃｙ ｆｏｒ Ｎｏｎ
−ｖｏｌａｔｉｌｅ Ａｎａｌｏｇ ａｎｄ Ｍｕｌｔ
ｉｌｅｖｅｌ Ｍｅｍｏｒｙ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ」という名称の同時係属米国特許出願
第０９／００５０９８号に記載されている。図８、９
は、本発明との使用に適した不揮発性メモリ用の列冗長
回路を示すブロック図である。図８、９に示すとおりメ
モリ・アレイは、主アレイ７０５および列冗長アレイ７
１０を含む。この実施形態では列冗長アレイが、主アレ
イ７０５の右側に組み込まれているが、冗長列は主アレ
イ列と全く同じものなので、全体のメモリ・アレイ中の
どこに冗長アレイを配置してもよい。
【００３５】図８、９に示した実施形態では主アレイ７
０５が、８列から成る２００個のグループに編成された
１６００個の列を含み、それぞれの列は、２００個の列
ドライバＣＯＬＤＲＶ０〜ＣＯＬＤＲＶ１９９のうちの
１つを介してそれぞれ駆動され、それぞれの列ドライバ
は、これに連結された８つの列のうちの１列を、それぞ
れの列ドライバに結合された８：１ＭＵＸを介して駆動
する。冗長アレイ７１０は、（８列から成る２つのグル
ープに編成された）１６個の列を含む。主アレイと同様
に、冗長アレイの２つの列はそれぞれ、２つの列ドライ
バＣＯＬＤＲＶＲ０およびＣＯＬＤＲＶＲ１のうちの一
方を介して駆動され、それぞれの列ドライバは、これに
連結された８つの列のうちの１列を、それぞれの列ドラ
イバに結された８：１ＭＵＸを介して駆動する。
０５が、８列から成る２００個のグループに編成された
１６００個の列を含み、それぞれの列は、２００個の列
ドライバＣＯＬＤＲＶ０〜ＣＯＬＤＲＶ１９９のうちの
１つを介してそれぞれ駆動され、それぞれの列ドライバ
は、これに連結された８つの列のうちの１列を、それぞ
れの列ドライバに結合された８：１ＭＵＸを介して駆動
する。冗長アレイ７１０は、（８列から成る２つのグル
ープに編成された）１６個の列を含む。主アレイと同様
に、冗長アレイの２つの列はそれぞれ、２つの列ドライ
バＣＯＬＤＲＶＲ０およびＣＯＬＤＲＶＲ１のうちの一
方を介して駆動され、それぞれの列ドライバは、これに
連結された８つの列のうちの１列を、それぞれの列ドラ
イバに結された８：１ＭＵＸを介して駆動する。
【００３６】図８、９の好ましい実施形態は、アナログ
・サンプルの記憶／再生システムで使用される。したが
って以下の議論ではアナログ不揮発性メモリへの適用を
仮定する。好ましい実施形態のアナログ不揮発性メモリ
・セルは一般に、１／２５０程度またはそれ以上の分解
能でアナログ・サンプルを記憶することができる。先に
述べたアレイ・サイズの図８、９の実施形態の記憶容量
は２４０秒である。この記録時間に必要なセル数は、音
声サンプリング・レート８ｋＨｚの逆数で除して、２４
０秒／１２５マイクロ秒＝１．９２Ｍセルである。各セ
ルは１２５マイクロ秒である。１．９２Ｍ個のセルを得
るのに、本明細書ではアレイを１６００列、１２００行
に分割しているが、その他の分割、サンプル・レートお
よび記録時間も当然のことながら可能である。
・サンプルの記憶／再生システムで使用される。したが
って以下の議論ではアナログ不揮発性メモリへの適用を
仮定する。好ましい実施形態のアナログ不揮発性メモリ
・セルは一般に、１／２５０程度またはそれ以上の分解
能でアナログ・サンプルを記憶することができる。先に
述べたアレイ・サイズの図８、９の実施形態の記憶容量
は２４０秒である。この記録時間に必要なセル数は、音
声サンプリング・レート８ｋＨｚの逆数で除して、２４
０秒／１２５マイクロ秒＝１．９２Ｍセルである。各セ
ルは１２５マイクロ秒である。１．９２Ｍ個のセルを得
るのに、本明細書ではアレイを１６００列、１２００行
に分割しているが、その他の分割、サンプル・レートお
よび記録時間も当然のことながら可能である。
【００３７】このアレイには、外部から行アドレスだけ
でアクセスすることができる。アレイのそれぞれの行は
８走査に分割される。それぞれの走査は２５ミリ秒すな
わち２００セルに等しい。２５ミリ秒は音声分解能であ
り、音声信号は８ｋＨｚでサンプリングされるが、１度
に２００個のサンプルが２００個のセルに記憶されるの
で、音声サンプルは、２５ミリ秒のアナログ信号の時間
インクリメントで受け取られ、記憶され、再生される。
したがって行全体を、８回の走査でプログラミングした
り、または読み取ったりすることができる。したがって
列ドライバは２００個のセルを同時に駆動する。そのた
め、列ドライバの数は前述のように２００個である。２
００個の列ドライバを１６００個の列に接続するのには
したがって８：１ＭＵＸが必要となる。
でアクセスすることができる。アレイのそれぞれの行は
８走査に分割される。それぞれの走査は２５ミリ秒すな
わち２００セルに等しい。２５ミリ秒は音声分解能であ
り、音声信号は８ｋＨｚでサンプリングされるが、１度
に２００個のサンプルが２００個のセルに記憶されるの
で、音声サンプルは、２５ミリ秒のアナログ信号の時間
インクリメントで受け取られ、記憶され、再生される。
したがって行全体を、８回の走査でプログラミングした
り、または読み取ったりすることができる。したがって
列ドライバは２００個のセルを同時に駆動する。そのた
め、列ドライバの数は前述のように２００個である。２
００個の列ドライバを１６００個の列に接続するのには
したがって８：１ＭＵＸが必要となる。
【００３８】図８、９の実施形態の中心部分として６セ
ットのヒューズ７１５1〜７１５6があり、これらのセッ
トはそれぞれ、対応する出力ＴＲＩＭＢＩＴ０〜ＴＲＩ
ＭＢＩＴ１０を有する１１個のヒューズ（ＦＵＳＥ０〜
ＦＵＳＥ１０）を有する。６セットのヒューズ７１５1
〜７１５6のそれぞれのヒューズ（ＦＵＳＥ０〜ＦＵＳ
Ｅ１０）は、図１のフラッシュ・メモリ・トリムセル対
（例えば１２５1 と１２５2）およびトリムセル差動増
幅回路（例えば１３０1）に対応する。主アレイ７０５
の不良な列を冗長アレイ７１０の列で置き換える作業は
工場製品テストの時点で実施される。まず、主アレイお
よび冗長アレイ中の不良列を識別し、不良列のアドレス
を、１セットまたは複数セットのヒューズにプログラミ
ングする。ヒューズをプログラミングした後、主アレイ
中の不良列がアドレスされるたびに、主アレイ７０５中
の不良列を冗長アレイ７１０中の正常な列で置き換え
る。
ットのヒューズ７１５1〜７１５6があり、これらのセッ
トはそれぞれ、対応する出力ＴＲＩＭＢＩＴ０〜ＴＲＩ
ＭＢＩＴ１０を有する１１個のヒューズ（ＦＵＳＥ０〜
ＦＵＳＥ１０）を有する。６セットのヒューズ７１５1
〜７１５6のそれぞれのヒューズ（ＦＵＳＥ０〜ＦＵＳ
Ｅ１０）は、図１のフラッシュ・メモリ・トリムセル対
（例えば１２５1 と１２５2）およびトリムセル差動増
幅回路（例えば１３０1）に対応する。主アレイ７０５
の不良な列を冗長アレイ７１０の列で置き換える作業は
工場製品テストの時点で実施される。まず、主アレイお
よび冗長アレイ中の不良列を識別し、不良列のアドレス
を、１セットまたは複数セットのヒューズにプログラミ
ングする。ヒューズをプログラミングした後、主アレイ
中の不良列がアドレスされるたびに、主アレイ７０５中
の不良列を冗長アレイ７１０中の正常な列で置き換え
る。
【００３９】冗長列比較器ＲＥＤＣＯＬＣＯＭＰは、６
セットのヒューズ７１５1〜７１５6中にプログラミング
された列アドレスを、（内部的に生成された）現在の列
アドレスＡＣ１０．．ＡＣ０と比較し、完全に一致した
ものを検出すると、列冗長制御ロジックＲＥＤＣＯＬＬ
ＯＧに信号を出力する。列冗長制御ロジックＲＥＤＣＯ
ＬＬＯＧは、ＮＯＲゲートＮＯＲ１およびインバータＩ
ＮＶ１を制御し、トランジスタＮ２をオン状態に、トラ
ンジスタＮ１をオフ状態にすることによって通常のメモ
リ・セルの代わりに冗長メモリ・セルを活動状態にする
信号を出力する。不良な列よりもヒューズ・セットのほ
うが多い場合には、未使用のヒューズ・セットは、境界
外アドレスを有するようにプログラミングされる。境界
外アドレスとは、主アレイ７０５のアドレス可能な領域
（すなわち１２００行）を超えるアドレスである。アド
レス線が１１本の場合、２０００行以上にアドレスする
ことができるので、境界外アドレスを十分に提供するこ
とができる。
セットのヒューズ７１５1〜７１５6中にプログラミング
された列アドレスを、（内部的に生成された）現在の列
アドレスＡＣ１０．．ＡＣ０と比較し、完全に一致した
ものを検出すると、列冗長制御ロジックＲＥＤＣＯＬＬ
ＯＧに信号を出力する。列冗長制御ロジックＲＥＤＣＯ
ＬＬＯＧは、ＮＯＲゲートＮＯＲ１およびインバータＩ
ＮＶ１を制御し、トランジスタＮ２をオン状態に、トラ
ンジスタＮ１をオフ状態にすることによって通常のメモ
リ・セルの代わりに冗長メモリ・セルを活動状態にする
信号を出力する。不良な列よりもヒューズ・セットのほ
うが多い場合には、未使用のヒューズ・セットは、境界
外アドレスを有するようにプログラミングされる。境界
外アドレスとは、主アレイ７０５のアドレス可能な領域
（すなわち１２００行）を超えるアドレスである。アド
レス線が１１本の場合、２０００行以上にアドレスする
ことができるので、境界外アドレスを十分に提供するこ
とができる。
【００４０】行デコーダＸＤＥＣは一般的な２進デコー
ダ、行カウンタＲＯＷＣＴＲは一般的な並列ロード２進
カウンタである。行カウンタＲＯＷＣＴＲへのアドレス
は、並列ロード信号ＰＡＲＬＤの出現時に並列にロード
され、それぞれの行の最後の（８番目の）走査の終わり
にＲＯＷＣＬＫ信号によって次の行に増分される。ＸＤ
ＥＣは、行アドレスＡ１０．．Ａ０を受け取る一般的な
行デコーダであり、２進デコーディングを実施して、Ｒ
ＯＷ０〜ＲＯＷ１１９９のうちの１行を選択する。
ダ、行カウンタＲＯＷＣＴＲは一般的な並列ロード２進
カウンタである。行カウンタＲＯＷＣＴＲへのアドレス
は、並列ロード信号ＰＡＲＬＤの出現時に並列にロード
され、それぞれの行の最後の（８番目の）走査の終わり
にＲＯＷＣＬＫ信号によって次の行に増分される。ＸＤ
ＥＣは、行アドレスＡ１０．．Ａ０を受け取る一般的な
行デコーダであり、２進デコーディングを実施して、Ｒ
ＯＷ０〜ＲＯＷ１１９９のうちの１行を選択する。
【００４１】列ＭＵＸカウンタＣＭＣＴＲは一般的な３
ビット２進カウンタであり、リセット信号ＲＥＳＥＴに
よってリセットされる。列ＭＵＸデコーダＣＭＤＥＣ
は、列ＭＵＸアドレス・ビットＣＭ２．．ＣＭ０を受け
取る一般的な２進デコーダであり、２進デコーディング
を実施して、それぞれの列ドライバによって制御された
８つの列のうちの１列を選択する。ＮＡＮＤゲートＮＡ
ＮＤ１は、サンプル・クロックＰＨＩＮとＣＲＱ１９９
の論理積をとることによって列ＭＵＸクロックを供給す
る。ＣＲＱ１９９は、ハイレベルになったときに、カウ
ントが２００に達したこと、すなわち現在の走査が終了
し、次の走査を開始しなければならないことを指示す
る。列ＭＵＸデコーダＣＭＤＥＣは走査デコーダであ
り、それぞれの列ＭＵＸカウンタが進んだときに、列Ｍ
ＵＸを次の走査に進ませる。
ビット２進カウンタであり、リセット信号ＲＥＳＥＴに
よってリセットされる。列ＭＵＸデコーダＣＭＤＥＣ
は、列ＭＵＸアドレス・ビットＣＭ２．．ＣＭ０を受け
取る一般的な２進デコーダであり、２進デコーディング
を実施して、それぞれの列ドライバによって制御された
８つの列のうちの１列を選択する。ＮＡＮＤゲートＮＡ
ＮＤ１は、サンプル・クロックＰＨＩＮとＣＲＱ１９９
の論理積をとることによって列ＭＵＸクロックを供給す
る。ＣＲＱ１９９は、ハイレベルになったときに、カウ
ントが２００に達したこと、すなわち現在の走査が終了
し、次の走査を開始しなければならないことを指示す
る。列ＭＵＸデコーダＣＭＤＥＣは走査デコーダであ
り、それぞれの列ＭＵＸカウンタが進んだときに、列Ｍ
ＵＸを次の走査に進ませる。
【００４２】本発明は、トリムビットをラッチに直列に
ロードし、そこでこれらを記憶し、集積回路の特性づけ
に使用することができるという利点を有する。さらに、
フラッシュ・メモリ・ヒューズのプログラミング、消
去、および読出しは別個のドライバによって実行され
る。そのため列および／または行冗長方式をとることが
できる。フラッシュ・メモリ・ヒューズはアレイ中に組
み込まれ、したがってアレイ中のフラッシュ・メモリ・
セルに整合する。
ロードし、そこでこれらを記憶し、集積回路の特性づけ
に使用することができるという利点を有する。さらに、
フラッシュ・メモリ・ヒューズのプログラミング、消
去、および読出しは別個のドライバによって実行され
る。そのため列および／または行冗長方式をとることが
できる。フラッシュ・メモリ・ヒューズはアレイ中に組
み込まれ、したがってアレイ中のフラッシュ・メモリ・
セルに整合する。
【００４３】ある例示的な実施形態を添付図面に示し説
明してきたが、当業者であれば、その他のさまざまな修
正を想起しうるので、このような実施形態が、幅広い本
発明を例示するものであるにすぎず、これを限定するも
のではないこと、および本発明が、図示し記述した特定
の構造および配置に限定されるものでないことを理解さ
れたい。
明してきたが、当業者であれば、その他のさまざまな修
正を想起しうるので、このような実施形態が、幅広い本
発明を例示するものであるにすぎず、これを限定するも
のではないこと、および本発明が、図示し記述した特定
の構造および配置に限定されるものでないことを理解さ
れたい。
【図１】 トリムビット回路の好ましい実施形態を示す
ブロック図である。
ブロック図である。
【図２】 トリムビット回路の好ましい実施形態を示す
ブロック図である。
ブロック図である。
【図３】 図１、２のトリムセル差動増幅回路の回路図
である。
である。
【図４】 図１、２のＴＲＩＭＬＯＧＩＣ回路の回路図
である。
である。
【図５】 図１、２のＴＲＩＭＣＬＫ回路の回路図であ
る。
る。
【図６】 図１、２のＴＲＩＭＶＳＵＰ回路の回路図で
ある。
ある。
【図７】 さまざまな信号間の関係を示すタイミング図
である。
である。
【図８】 本発明との使用に適した不揮発性メモリ用の
列冗長回路を示すブロック図である。
列冗長回路を示すブロック図である。
【図９】 本発明との使用に適した不揮発性メモリ用の
列冗長回路を示すブロック図である。
列冗長回路を示すブロック図である。
１００ トリムビット回路 １０５ 主アレイ １１０ ダミー行 １１５ ダミー列 １２５ フラッシュ・メモリ・トリムセル １３０ トリムセル差動増幅回路 １３５ ＴＲＩＭＬＯＧＩＣ回路 １４０ ＴＲＩＭＣＬＫ回路 １４５ ＴＲＩＭＶＳＵＰ回路 ２０５ 第１のラッチ ２１０ 出力 ２１５ 第２のラッチ ７０５ 主アレイ ７１０ 列冗長アレイ ７１５ ヒューズ・セット
フロントページの続き (72)発明者 ジェームズ・ブレナン・ジュニア アメリカ合衆国・95070・カリフォルニア 州・サラトガ・ソベイ メドーズ コー ト・14123 (72)発明者 アンソニー・ダンヌ アメリカ合衆国・95014・カリフォルニア 州・カッパチーノ・ノースコーヴ スクエ ア・20273 (72)発明者 ヒュー・ヴァン・トラン アメリカ合衆国・95148・カリフォルニア 州・サン ホゼ・コルトウッド ドライ ブ・2741 Ｆターム(参考） 5B025 AA01 AB01 AC01 AD13 5L106 AA10 CC05 CC09 CC13 CC17 CC32 CC34 GG06 GG07
Claims (19)
- 【請求項１】 メモリ・トリムセル対に分割されたメモ
リ・トリムセル行、および前記メモリ・トリムセル対に
それぞれが結合した複数の回路を含み、その回路がそれ
ぞれ、対応するメモリ・トリムセル対にプログラミング
された値に基づいて第１のパスを経由してトリムビット
を出力し、前記回路がそれぞれ、前記対応するメモリ・
トリムセル対を並列にプログラミングするために第２の
パスを経由してトリムビットをロードするラッチを有す
ることを特徴とするフラッシュ・メモリ集積回路用トリ
ムビット回路。 - 【請求項２】 それぞれの回路の前記第１のパスが、 出力および前記メモリ・トリムセル対に結合した入力を
含む第２のラッチ、および前記第２のラッチの前記出力
に結合されたスイッチを含み、そのスイッチが、読出し
モードで使用可能にされてトリムビットを供給し、プロ
グラミング・モードでは使用不可にされて、前記トリム
ビット出力から前記第１のパスを切り離すことを特徴と
する請求項１に記載のトリムビット回路。 - 【請求項３】 それぞれの回路の前記第２のパスが、 入力端子、およびその入力端子と前記第１のラッチに結
合された第２のスイッチを含み、その第２のスイッチ
が、読出しモードでは使用不可にされて前記第１のラッ
チから前記入力端子を切り離し、シフト・モードでは使
用可能にされて、前記入力端子からのトリムビットを前
記第１のラッチにロードすることを特徴とする請求項１
に記載のトリムビット回路。 - 【請求項４】 複数の行および列を有するメモリ・セル
・アレイをさらに含み、前記メモリ・トリムセル行が前
記メモリ・セル・アレイの一部分であることを特徴とす
る請求項１に記載のトリムビット回路。 - 【請求項５】 前記メモリ・トリムセル行が前記アレイ
の最下部にあることを特徴とする請求項１に記載のトリ
ムビット回路。 - 【請求項６】 前記メモリ・セル・アレイと前記メモリ
・トリムセル行の間に位置し、前記メモリ・セル・アレ
イと前記メモリ・トリムセル行の間の障壁となるダミー
のメモリ・セル行および列をさらに含むことを特徴とす
る請求項４に記載のトリムビット回路。 - 【請求項７】 入力線、ならびに 直列入力端子、直列出力端子およびトリムビット出力端
子をそれぞれが有する複数の回路を含み、前記入力線
が、前記複数の回路の最初の回路の前記直列入力端子に
結合され、それぞれの回路の前記直列出力端子が次の回
路の前記直列入力端子に結合され、前記複数の回路にト
リムビットを直列にロードおよびアンロードすることが
できることを特徴とするフラッシュ・メモリ集積回路用
トリムビット回路。 - 【請求項８】 それぞれの回路が、 前記直列入力端子に結合された第１のスイッチ、前記第
１のスイッチと前記トリムビット出力端子の間に結合さ
れた第１のラッチ、ならびに前記第１のスイッチおよび
前記直列出力端子に結合された第２のスイッチを含むこ
とを特徴とする請求項７に記載のトリムビット回路。 - 【請求項９】 それぞれのスイッチが、 ゲート、ソースおよびドレインを有する第１の導電型の
第１のデバイス、ならびにゲート、ソースおよびドレイ
ンを有する第２の導電型の第２のデバイスを含み、 前記第１および第２のデバイスのソースおよびドレイン
が互いに結合され、制御信号が、前記第１のデバイスの
ゲートに結合され、前記制御信号の補信号が前記第２の
デバイスのゲートに結合されることを特徴とする請求項
８に記載のトリムビット回路。 - 【請求項１０】 前記第１のラッチが、 第３のスイッチ、および前記第３のスイッチと並列に結
合された１対のインバータを含むことを特徴とする請求
項８に記載のトリムビット回路。 - 【請求項１１】 メモリ・トリムセル行をさらに含み、
メモリ・トリムセル対がそれぞれ対応する前記複数の回
路に結合されることを特徴とする請求項８に記載のトリ
ムビット回路。 - 【請求項１２】 それぞれの回路がさらに、 対応するメモリ・トリムセル対に結合された差動ラッ
チ、ならびに前記差動ラッチおよび前記トリムビット出
力端子に結合された第３のスイッチを含み、前記第３の
スイッチが読出しモードでは使用可能にされ、前記対応
するメモリ・トリムセル対に基づいて前記トリムビット
出力を供給し、その他の全てのモードでは使用不可にさ
れ、前記トリムビット出力端子から前記差動ラッチを切
り離すことを特徴とする請求項１１に記載のトリムビッ
ト回路。 - 【請求項１３】 第１および第２のフラッシュ・メモリ
・トリムセル、およびトリムビット回路を含み、前記ト
リムビット回路が、 前記第１および第２のフラッシュ・メモリ・トリムセル
に結合され、前記第１および第２のフラッシュ・メモリ
・トリムセルのしきい電圧に応じた差動出力を供給する
第１のラッチ、前記差動出力に結合された第１のスイッ
チ、および前記第１のスイッチに結合され、読出しモー
ドで、前記差動出力に基づいたトリムビット出力を供給
する第２のラッチを含むことを特徴とするヒューズ回
路。 - 【請求項１４】 前記トリムビット回路が、 入力端子、 前記入力端子および前記第２のラッチに結合され、シフ
ト・モードで使用可能にされて、前記入力端子上でトリ
ムビットを前記第２のラッチに結合する第２のスイッ
チ、ならびに前記第２のラッチに結合され、シフト・モ
ードで前記トリムビットをシフトアウトする出力端子を
含むことを特徴とする請求項１３に記載のヒューズ回
路。 - 【請求項１５】 前記入力端子からシフトインされた前
記トリムビットの値に応じて前記第１および第２のフラ
ッシュ・メモリ・トリムセルのうちの１つをプログラミ
ングする回路をさらに含むことを特徴とする請求項１４
に記載のヒューズ回路。 - 【請求項１６】 前記第２のラッチが、 第３のスイッチ、および前記第３のスイッチと並列に結
合された１対のインバータを含むことを特徴とする請求
項１５に記載のヒューズ回路。 - 【請求項１７】 前記第１、第２、第３のスイッチがそ
れぞれ、 ゲート、ソースおよびドレインを有する第１の導電型の
第１のデバイス、ならびにゲート、ソースおよびドレイ
ンを有する第２の導電型の第２のデバイスを含み、 前記第１および第２のデバイスのソースおよびドレイン
が互いに結合され、制御信号が、前記第１のデバイスの
ゲートに結合され、前記制御信号の補信号が前記第２の
デバイスのゲートに結合されることを特徴とする請求項
１６に記載のヒューズ回路。 - 【請求項１８】 前記第１のラッチが、ゲート、ソース
およびドレインをそれぞれが有する第１の導電型の第１
および第２のデバイスを含むことを特徴とする請求項１
３に記載のヒューズ回路。 - 【請求項１９】 前記第１および第２のフラッシュ・メ
モリ・トリムセルがそれぞれ、ゲート、ソースおよびド
レインを含み、前記第１のフラッシュ・メモリ・トリム
セルのドレインが、前記第１のデバイスのドレインおよ
び前記第２のデバイスのゲートに結合され、前記第２の
フラッシュ・メモリ・トリムセルのドレインが、前記第
２のデバイスのドレイン、前記第１のデバイスのゲート
および前記差動出力に結合されることを特徴とする請求
項１８に記載のヒューズ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/005074 | 1998-01-09 | ||
| US09/005,074 US5933370A (en) | 1998-01-09 | 1998-01-09 | Trimbit circuit for flash memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207895A true JP2000207895A (ja) | 2000-07-28 |
Family
ID=21714042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP438099A Pending JP2000207895A (ja) | 1998-01-09 | 1999-01-11 | フラッシュ・メモリ集積回路用トリムビット回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5933370A (ja) |
| EP (1) | EP0930569A3 (ja) |
| JP (1) | JP2000207895A (ja) |
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- 1999-01-05 EP EP99300054A patent/EP0930569A3/en not_active Withdrawn
- 1999-01-11 JP JP438099A patent/JP2000207895A/ja active Pending
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|---|---|
| US5995413A (en) | 1999-11-30 |
| EP0930569A2 (en) | 1999-07-21 |
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