JP2001023391A - リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法 - Google Patents
リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 別途の回路を不要にして、かつテスト時間と
テストコストを削減してリダンダントメモリセルをテス
トすることができるフラッシュメモリ装置およびテスト
方法を提供すること。 【解決手段】 リダンダンシ選択回路３００はメインセ
ルアレイ２００と同一のフラッシュＥＥＰＲＯＭセルを
用いて欠陥セルのアドレスを貯える。したがって、リダ
ンダンシ選択回路３００は、リダンダントメモリセルを
テストするために必要なアドレスも自由にプログラムす
ることができる。
テストコストを削減してリダンダントメモリセルをテス
トすることができるフラッシュメモリ装置およびテスト
方法を提供すること。 【解決手段】 リダンダンシ選択回路３００はメインセ
ルアレイ２００と同一のフラッシュＥＥＰＲＯＭセルを
用いて欠陥セルのアドレスを貯える。したがって、リダ
ンダンシ選択回路３００は、リダンダントメモリセルを
テストするために必要なアドレスも自由にプログラムす
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、詳しくは欠陥リダンダントメモリセ
ルをテストできるフラッシュメモリ装置のリダンダンシ
選択回路及びそれを使用するテスト方法に関するもので
ある。
関するものであり、詳しくは欠陥リダンダントメモリセ
ルをテストできるフラッシュメモリ装置のリダンダンシ
選択回路及びそれを使用するテスト方法に関するもので
ある。
【０００２】
【従来の技術】一般的に、デ−タを貯える半導体メモリ
装置は揮発性半導体メモリ装置と不揮発性半導体メモリ
装置とに分類される。揮発性半導体メモリ装置はパワ−
オフ時デ−タを無くす。不揮発性半導体メモリ装置はパ
ワ−オフ時もデ−タをそのまま維持する。ゆえに、不揮
発性半導体メモリ装置は急に電源が遮断されるところに
広く使用されてきた。
装置は揮発性半導体メモリ装置と不揮発性半導体メモリ
装置とに分類される。揮発性半導体メモリ装置はパワ−
オフ時デ−タを無くす。不揮発性半導体メモリ装置はパ
ワ−オフ時もデ−タをそのまま維持する。ゆえに、不揮
発性半導体メモリ装置は急に電源が遮断されるところに
広く使用されてきた。
【０００３】フラッシュメモリ装置のような不揮発性半
導体メモリ装置は電気的に消去及びプログラム可能なＲ
ＯＭセルを含み、各セルは“フラッシュ ＥＥＰＲＯＭ
セル”と呼ばれる。フラッシュＥＥＰＲＯＭセルはセ
ルトランジスタを含む。図１に示されたように、セルト
ランジスタは第１導電型（例えば、Ｐ型）の半導体基板
又はバルク２と、第２導電型（例えば、Ｎ型）のソ−ス
及びドレイン領域３及び４を有する。電荷を貯えるため
の浮遊ゲ−ト（ｆｌｏａｔｉｎｇ ｇａｔｅ）５はソ−
ス及びドレイン領域３及び４の間のチャンネル領域上に
配置され、制御ゲ−ト６は浮遊ゲ−ト５上に配置され
る。ゲ−ト５は浮遊電圧電位を有することが理解され
る。
導体メモリ装置は電気的に消去及びプログラム可能なＲ
ＯＭセルを含み、各セルは“フラッシュ ＥＥＰＲＯＭ
セル”と呼ばれる。フラッシュＥＥＰＲＯＭセルはセ
ルトランジスタを含む。図１に示されたように、セルト
ランジスタは第１導電型（例えば、Ｐ型）の半導体基板
又はバルク２と、第２導電型（例えば、Ｎ型）のソ−ス
及びドレイン領域３及び４を有する。電荷を貯えるため
の浮遊ゲ−ト（ｆｌｏａｔｉｎｇ ｇａｔｅ）５はソ−
ス及びドレイン領域３及び４の間のチャンネル領域上に
配置され、制御ゲ−ト６は浮遊ゲ−ト５上に配置され
る。ゲ−ト５は浮遊電圧電位を有することが理解され
る。
【０００４】フラッシュＥＥＰＲＯＭセルのプログラミ
ングは熱電子注入メカニズム（ｈｏｔ ｃａｒｒｉｅｒ
ｉｎｊｅｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ）により遂
行される。熱電子注入は制御ゲ−ト６に高電圧（例え
ば、＋１０Ｖ）を印加し、ドレインに適当な正の電圧
（例えば、＋５Ｖ−＋６Ｖ）を印加することにより遂行
される。この際、ＥＥＰＲＯＭセルトランジスタのバル
ク２は接地され、ソ−スも接地される。フラッシュＥＥ
ＰＲＯＭセルのバイアス条件によると、熱電子がドレイ
ン４に隣接したチャンネル領域から浮遊ゲ−ト５へ注入
され、ＥＥＰＲＯＭセルトランジスタのスレッショルド
電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）はプログ
ラムされたセルトランジスタの目標スレッショルド電圧
範囲（例えば、６Ｖ−７Ｖ）内へ移動される。
ングは熱電子注入メカニズム（ｈｏｔ ｃａｒｒｉｅｒ
ｉｎｊｅｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ）により遂
行される。熱電子注入は制御ゲ−ト６に高電圧（例え
ば、＋１０Ｖ）を印加し、ドレインに適当な正の電圧
（例えば、＋５Ｖ−＋６Ｖ）を印加することにより遂行
される。この際、ＥＥＰＲＯＭセルトランジスタのバル
ク２は接地され、ソ−スも接地される。フラッシュＥＥ
ＰＲＯＭセルのバイアス条件によると、熱電子がドレイ
ン４に隣接したチャンネル領域から浮遊ゲ−ト５へ注入
され、ＥＥＰＲＯＭセルトランジスタのスレッショルド
電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）はプログ
ラムされたセルトランジスタの目標スレッショルド電圧
範囲（例えば、６Ｖ−７Ｖ）内へ移動される。
【０００５】フラッシュＥＥＰＲＯＭセルの消去はＦ−
Ｎトンネルリングメカニズム（Ｆｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｍｅｃｈａｎｉｓｍ）
により遂行される。制御ゲ−ト６に負の高電圧（例え
ば、−１０Ｖ）を印加し、バルク２に適当な正の電圧
（例えば、＋５Ｖ）を印加することによりＦ−Ｎトンネ
ルリングになる。この際ソ−ス及びドレインは高インピ
−タンス（ｈｉｇｈ−ｉｍｐｅｄａｎｃｅ）の状態に維
持される。このようなバイアス条件によると、浮遊ゲ−
ト５内の負の電荷がソ−ス３又はバルク２へ放電され、
セルトランジスタのスレッショルド電圧は消去されたセ
ルトランジスタの目標スレッショルド電圧範囲（例え
ば、１Ｖ−３Ｖ）内へ移動される。プログラムされたそ
して消去されたＥＥＰＲＯＭセルトランジスタの目標ス
レッショルド電圧分布が図２に示されている。
Ｎトンネルリングメカニズム（Ｆｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｍｅｃｈａｎｉｓｍ）
により遂行される。制御ゲ−ト６に負の高電圧（例え
ば、−１０Ｖ）を印加し、バルク２に適当な正の電圧
（例えば、＋５Ｖ）を印加することによりＦ−Ｎトンネ
ルリングになる。この際ソ−ス及びドレインは高インピ
−タンス（ｈｉｇｈ−ｉｍｐｅｄａｎｃｅ）の状態に維
持される。このようなバイアス条件によると、浮遊ゲ−
ト５内の負の電荷がソ−ス３又はバルク２へ放電され、
セルトランジスタのスレッショルド電圧は消去されたセ
ルトランジスタの目標スレッショルド電圧範囲（例え
ば、１Ｖ−３Ｖ）内へ移動される。プログラムされたそ
して消去されたＥＥＰＲＯＭセルトランジスタの目標ス
レッショルド電圧分布が図２に示されている。
【０００６】ＥＥＰＲＯＭセルトランジスタの読み出し
はゲ−ト６に４．５Ｖの電圧を印加し、ドレイン４に１
Ｖの電圧を印加することによりなる。読み出し動作中、
ソ−ス３及びバルク２は接地される。このようなバイア
ス条件によると、プログラムされたＥＥＰＲＯＭセルト
ランジスタはドレイン４からソ−ス３へ電流を流さず、
“ＯＦＦ”セルと呼ばれる。一方、消去されたＥＥＰＲ
ＯＭセルトランジスタはドレイン４からソ−ス３へ電流
を流し、“ＯＮ”セルと呼ばれる。
はゲ−ト６に４．５Ｖの電圧を印加し、ドレイン４に１
Ｖの電圧を印加することによりなる。読み出し動作中、
ソ−ス３及びバルク２は接地される。このようなバイア
ス条件によると、プログラムされたＥＥＰＲＯＭセルト
ランジスタはドレイン４からソ−ス３へ電流を流さず、
“ＯＦＦ”セルと呼ばれる。一方、消去されたＥＥＰＲ
ＯＭセルトランジスタはドレイン４からソ−ス３へ電流
を流し、“ＯＮ”セルと呼ばれる。
【０００７】フラッシュメモリ装置は相互垂直に配列さ
れた行と列とに沿って配列されたフラッシュＥＥＰＲＯ
Ｍセルのアレイを含む。製造工程中フラッシュメモリ装
置で起こる欠陥密度はメモリ装置の集積度に比較的独立
的であるが、半導体製造技術に従属的である。メモリ装
置の集積度が高ければ高いほど、ノ−マルメモリセル数
対欠陥メモリセル数の比率は高くなる。だが、メモリ装
置がただ一つの欠陥メモリセルを含んでも、メモリ装置
は正常的に動作できなく、従ってメモリ装置は捨てられ
る。これは製造収率を制限する。
れた行と列とに沿って配列されたフラッシュＥＥＰＲＯ
Ｍセルのアレイを含む。製造工程中フラッシュメモリ装
置で起こる欠陥密度はメモリ装置の集積度に比較的独立
的であるが、半導体製造技術に従属的である。メモリ装
置の集積度が高ければ高いほど、ノ−マルメモリセル数
対欠陥メモリセル数の比率は高くなる。だが、メモリ装
置がただ一つの欠陥メモリセルを含んでも、メモリ装置
は正常的に動作できなく、従ってメモリ装置は捨てられ
る。これは製造収率を制限する。
【０００８】そのような欠陥メモリセルにもかかわら
ず、フラッシュメモリ装置を動作可能にするために、メ
インメモリセルアレイと共にフラッシュメモリ装置内に
リダンダントセルアレイ（ｒｅｄｕｎｄａｎｔ ｃｅｌ
ｌ ａｒｒａｙ）が設けられる。そのようなリダンダン
トセルアレイを含むフラッシュメモリ装置によって、製
造収率を向上できる。
ず、フラッシュメモリ装置を動作可能にするために、メ
インメモリセルアレイと共にフラッシュメモリ装置内に
リダンダントセルアレイ（ｒｅｄｕｎｄａｎｔ ｃｅｌ
ｌ ａｒｒａｙ）が設けられる。そのようなリダンダン
トセルアレイを含むフラッシュメモリ装置によって、製
造収率を向上できる。
【０００９】図３を参照すると、一般的なフラッシュメ
モリ装置は複数の第１列メインメモリセルのメインセル
アレイ１０と複数の第２列リダンダントメモリセルのリ
ダンダントセルアレイ２０とを含む。それに、フラッシ
ュメモリ装置は少なくとも一つの欠陥メモリセルの第１
列（又はメインメモリセルの欠陥列）をリダンダントメ
モリセルの第２列に代替するための回路３０を含む。以
後、そのような回路３０は“リダンダンシ選択回路”と
命名する。
モリ装置は複数の第１列メインメモリセルのメインセル
アレイ１０と複数の第２列リダンダントメモリセルのリ
ダンダントセルアレイ２０とを含む。それに、フラッシ
ュメモリ装置は少なくとも一つの欠陥メモリセルの第１
列（又はメインメモリセルの欠陥列）をリダンダントメ
モリセルの第２列に代替するための回路３０を含む。以
後、そのような回路３０は“リダンダンシ選択回路”と
命名する。
【００１０】図３に示されたように、アドレス貯蔵ブロ
ック３２及び入出力コ−ディングブロック３４はリダン
ダンシ選択回路３０を構成する。アドレス貯蔵ブロック
３２はヒュ−ズ素子（例えば、電気ヒュ−ズ又はレ−ザ
ビ−ムヒュ−ズ）を用いてメインセルアレイ１０内の欠
陥列をリダンダントセルアレイ２０内のリダンダント列
に代替するための欠陥列アドレスを貯蔵する。入出力コ
−ディングブロック３４はアドレス貯蔵ブロック３２か
ら提供される出力信号に応答してリダンダンシ選択信号
ＲＳｉを発生する。リダンダンシ選択信号ＲＳｉはフラ
ッシュメモリ装置の入出力ピンＩ／Ｏｉ（この実施形態
で、ｉ＝０〜１５）に各々対応する。
ック３２及び入出力コ−ディングブロック３４はリダン
ダンシ選択回路３０を構成する。アドレス貯蔵ブロック
３２はヒュ−ズ素子（例えば、電気ヒュ−ズ又はレ−ザ
ビ−ムヒュ−ズ）を用いてメインセルアレイ１０内の欠
陥列をリダンダントセルアレイ２０内のリダンダント列
に代替するための欠陥列アドレスを貯蔵する。入出力コ
−ディングブロック３４はアドレス貯蔵ブロック３２か
ら提供される出力信号に応答してリダンダンシ選択信号
ＲＳｉを発生する。リダンダンシ選択信号ＲＳｉはフラ
ッシュメモリ装置の入出力ピンＩ／Ｏｉ（この実施形態
で、ｉ＝０〜１５）に各々対応する。
【００１１】読み出し動作中、列パスゲ−ト回路４０は
列デコ−ダ回路５０の出力信号に応答してメインセルア
レイ１０内の第１列のうち一部分とリダンダントセルア
レイ２０内の第２列のうち少なくとも一つを選択する。
メインセルアレイ１０の選択された列は入出力ピンＩ／
Ｏ０〜Ｉ／Ｏ１５に各々対応する。同時に、行アドレス
デコ−ダ６０は行アドレスＲＡを信号ＷＬ０，．．．，
ＷＬｍにデコ−ディングする。
列デコ−ダ回路５０の出力信号に応答してメインセルア
レイ１０内の第１列のうち一部分とリダンダントセルア
レイ２０内の第２列のうち少なくとも一つを選択する。
メインセルアレイ１０の選択された列は入出力ピンＩ／
Ｏ０〜Ｉ／Ｏ１５に各々対応する。同時に、行アドレス
デコ−ダ６０は行アドレスＲＡを信号ＷＬ０，．．．，
ＷＬｍにデコ−ディングする。
【００１２】その後、感知増幅器ＳＡ及び書き込みドラ
イバＷＤ回路７０が選択された列を通じてメインセルア
レイ１０からデ−タを読み出し、選択された列を通じて
リダンダントセルアレイ２０からデ−タを読み出す。ブ
ロック３２に入力された列アドレスＣＡがアドレス貯蔵
ブロック３２に貯えられたアドレスと一致すると、リダ
ンダンシ選択信号ＲＳｉのうち一つが活性化される。こ
れはメインセルアレイ１０内の選択された列のうち一つ
に欠陥があるために起こる。だから、マルチプレクサ回
路９０は活性化されたリダンダンシ選択信号ＲＳｉに応
答してメインセルアレイ１０の欠陥列を通じて読み出さ
れたデ−タの代わりにリダンダントセルアレイ２０の選
択された列を通じて読み出されたデ−タを選択する。Ｉ
／Ｏバッファ１００はマルチプレクサ９０から導出され
るデ−タを出力する。
イバＷＤ回路７０が選択された列を通じてメインセルア
レイ１０からデ−タを読み出し、選択された列を通じて
リダンダントセルアレイ２０からデ−タを読み出す。ブ
ロック３２に入力された列アドレスＣＡがアドレス貯蔵
ブロック３２に貯えられたアドレスと一致すると、リダ
ンダンシ選択信号ＲＳｉのうち一つが活性化される。こ
れはメインセルアレイ１０内の選択された列のうち一つ
に欠陥があるために起こる。だから、マルチプレクサ回
路９０は活性化されたリダンダンシ選択信号ＲＳｉに応
答してメインセルアレイ１０の欠陥列を通じて読み出さ
れたデ−タの代わりにリダンダントセルアレイ２０の選
択された列を通じて読み出されたデ−タを選択する。Ｉ
／Ｏバッファ１００はマルチプレクサ９０から導出され
るデ−タを出力する。
【００１３】
【発明が解決しようとする課題】ウェハレベル又はパッ
ケ−ジレベルでブロック３２及び３４内に含まれた電気
又はレ−ザ−ビ−ムヒュ−ズをカッティングすることに
よりアドレス貯蔵ブロック３２が欠陥アドレスを貯蔵す
る時一つの問題点が起こる。この問題点はリダンダント
セルアレイ２０内の全てのリダンダントメモリセルをテ
ストすることが不可能であることである。このような欠
点を解決するために、評価されるリダンダントメモリセ
ルを活性化させるための追加的な回路が使用されてき
た。だが、追加的な回路は空間を占め、これはフラッシ
ュメモリ装置のサイズを広める。それに、リダンダンシ
選択回路３０のヒュ−ズをカッティングすることには長
時間がかかる。
ケ−ジレベルでブロック３２及び３４内に含まれた電気
又はレ−ザ−ビ−ムヒュ−ズをカッティングすることに
よりアドレス貯蔵ブロック３２が欠陥アドレスを貯蔵す
る時一つの問題点が起こる。この問題点はリダンダント
セルアレイ２０内の全てのリダンダントメモリセルをテ
ストすることが不可能であることである。このような欠
点を解決するために、評価されるリダンダントメモリセ
ルを活性化させるための追加的な回路が使用されてき
た。だが、追加的な回路は空間を占め、これはフラッシ
ュメモリ装置のサイズを広める。それに、リダンダンシ
選択回路３０のヒュ−ズをカッティングすることには長
時間がかかる。
【００１４】本発明の目的は自由に全てのリダンダント
メモリセルをテストできるリダンダンシ選択回路を有す
るフラッシュメモリ装置を提供することにある。
メモリセルをテストできるリダンダンシ選択回路を有す
るフラッシュメモリ装置を提供することにある。
【００１５】本発明の他の目的はテスト時間を縮められ
るリダンダンシ選択回路を有するフラッシュメモリ装置
を提供することにある。
るリダンダンシ選択回路を有するフラッシュメモリ装置
を提供することにある。
【００１６】
【課題を解決するための手段】前述したような諸般の目
的を達成するための本発明の特徴によると、半導体メモ
リ装置は第１行と第１列とのマトリックス状で配列され
た第１メモリセルの第１アレイと、第２行と第２列との
マトリックス状で配列された第２メモリセルの第２アレ
イと、列アドレスに応答して第１列のうち少なくとも二
つの列と第２列のうち少なくとも一つの列を選択する列
選択器と、選択された第１列を通じてそして選択された
第２列を通じて第１アレイからそして第２アレイから各
々デ−タを読み出す読み出し手段と、読み出しサイクル
時、列アドレスに応答して第１リダンダンシアドレスと
第２リダンダンシアドレスとを同時に発生させる発生手
段とを含み、第１リダンダンシアドレスは前記列アドレ
スが欠陥アドレスであるかの可否を示し、第２リダンダ
ンシアドレスは選択された第１列のうち欠陥列が配列さ
れた位置を示し、さらにこれら第１及び２リダンダンシ
アドレスに応答して選択された第１列に各々対応するリ
ダンダンシ選択信号を発生するリダンダンシ発生手段
と、列アドレスが欠陥アドレスであることを第１リダン
ダンシアドレスが示す時、リダンダンシ選択信号に応答
して選択された第１欠陥列のデ−タを選択された第２列
のデ−タに代替する代替手段とを含む。
的を達成するための本発明の特徴によると、半導体メモ
リ装置は第１行と第１列とのマトリックス状で配列され
た第１メモリセルの第１アレイと、第２行と第２列との
マトリックス状で配列された第２メモリセルの第２アレ
イと、列アドレスに応答して第１列のうち少なくとも二
つの列と第２列のうち少なくとも一つの列を選択する列
選択器と、選択された第１列を通じてそして選択された
第２列を通じて第１アレイからそして第２アレイから各
々デ−タを読み出す読み出し手段と、読み出しサイクル
時、列アドレスに応答して第１リダンダンシアドレスと
第２リダンダンシアドレスとを同時に発生させる発生手
段とを含み、第１リダンダンシアドレスは前記列アドレ
スが欠陥アドレスであるかの可否を示し、第２リダンダ
ンシアドレスは選択された第１列のうち欠陥列が配列さ
れた位置を示し、さらにこれら第１及び２リダンダンシ
アドレスに応答して選択された第１列に各々対応するリ
ダンダンシ選択信号を発生するリダンダンシ発生手段
と、列アドレスが欠陥アドレスであることを第１リダン
ダンシアドレスが示す時、リダンダンシ選択信号に応答
して選択された第１欠陥列のデ−タを選択された第２列
のデ−タに代替する代替手段とを含む。
【００１７】このような装置によると、メインセルアレ
イと同一のフラッシュＥＥＰＲＯＭセルを用いて欠陥セ
ルのアドレスを貯えることにより、リダンダンシセルア
レイの全てのリダンダントメモリセルをテストするため
に必要なアドレスをリダンダンシ選択回路に自由にプロ
グラムできる。
イと同一のフラッシュＥＥＰＲＯＭセルを用いて欠陥セ
ルのアドレスを貯えることにより、リダンダンシセルア
レイの全てのリダンダントメモリセルをテストするため
に必要なアドレスをリダンダンシ選択回路に自由にプロ
グラムできる。
【００１８】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１９】図４を参照すると、本発明によるフラッシ
ュメモリ装置がブロック図で示されている。フラッシュ
メモリ装置はメインセルアレイ２００、リダンダントセ
ルアレイ２１０、行デコ−ダ回路２２０、列デコ−ダ回
路２３０、列パスゲ−ト回路２４０、感知増幅器及び書
き込みドライバ回路２５０及び２６０、そしてマルチプ
レクサ回路２７０を含む。これらの構成要素は図５及び
図６を参照して詳細に説明する。
ュメモリ装置がブロック図で示されている。フラッシュ
メモリ装置はメインセルアレイ２００、リダンダントセ
ルアレイ２１０、行デコ−ダ回路２２０、列デコ−ダ回
路２３０、列パスゲ−ト回路２４０、感知増幅器及び書
き込みドライバ回路２５０及び２６０、そしてマルチプ
レクサ回路２７０を含む。これらの構成要素は図５及び
図６を参照して詳細に説明する。
【００２０】図５には、メインセルアレイ２００が示さ
れており、アレイ２００は複数のワ−ドラインＷＬ０〜
ＷＬｍと複数のビットラインＢＬ０〜ＢＬｎとのマトリ
ックスで配列されたフラッシュＥＥＰＲＯＭセルを含
む。セルはソ−スラインＳＬに連結される。即ち、フラ
ッシュＥＥＰＲＯＭセルの読み出し、消去及びプログラ
ム動作は前述したような方法と同一の方法で遂行され、
従ってそれに対する説明は省略する。
れており、アレイ２００は複数のワ−ドラインＷＬ０〜
ＷＬｍと複数のビットラインＢＬ０〜ＢＬｎとのマトリ
ックスで配列されたフラッシュＥＥＰＲＯＭセルを含
む。セルはソ−スラインＳＬに連結される。即ち、フラ
ッシュＥＥＰＲＯＭセルの読み出し、消去及びプログラ
ム動作は前述したような方法と同一の方法で遂行され、
従ってそれに対する説明は省略する。
【００２１】図６を参照すると、メインセルアレイ２０
０内の列（“メイン列”と称する）は例えば、１６本の
入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５に各々対応するように
１６本のビットセグメント（又は“入出力ブロック”と
称する）２０１に分離される。第１列選択器２４０ａは
列デコ−ダ回路２３０の制御により各ビットセグメント
２０１内のメイン列のうち一つを選択する。リダンダン
トセルアレイ２１０は複数のリダンダント列（図示せ
ず）の少なくとも一つのリダンダントビットセグメント
２１１を含み、メインセルアレイ２００とリダンダント
セルアレイ２１０とは同一の行（又はワ−ドライン）を
共有する。第２列選択器２４０ｂは列デコ−ダ回路２３
０の制御下でリダンダントセルアレイ２１０内のリダン
ダント列のうち一つを選択する。第１及び第２列選択器
２４０ａ及び２４０ｂは図４の列パスゲ−ト回路２４０
を構成する。
０内の列（“メイン列”と称する）は例えば、１６本の
入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５に各々対応するように
１６本のビットセグメント（又は“入出力ブロック”と
称する）２０１に分離される。第１列選択器２４０ａは
列デコ−ダ回路２３０の制御により各ビットセグメント
２０１内のメイン列のうち一つを選択する。リダンダン
トセルアレイ２１０は複数のリダンダント列（図示せ
ず）の少なくとも一つのリダンダントビットセグメント
２１１を含み、メインセルアレイ２００とリダンダント
セルアレイ２１０とは同一の行（又はワ−ドライン）を
共有する。第２列選択器２４０ｂは列デコ−ダ回路２３
０の制御下でリダンダントセルアレイ２１０内のリダン
ダント列のうち一つを選択する。第１及び第２列選択器
２４０ａ及び２４０ｂは図４の列パスゲ−ト回路２４０
を構成する。
【００２２】回路２５０には入出力ピンＩ／Ｏ０〜Ｉ／
Ｏ１５に各々対応するように１６個の感知増幅器と１６
個の書き込みドライバとが設けられる。感知増幅器の各
々は読み出し時、対応するビットセグメント２０１内の
選択された列を通じてメインセルアレイ２００からデ−
タを読み出し、書き込みドライバの各々はプログラムデ
−タによりプログラム電圧又はプログラム禁止電圧に対
応するビットセグメント２０１内の選択された列を駆動
する。一つの感知増幅器及び一つの書き込みドライバが
回路２６０内に設けられる。メインセルアレイ２００に
対応する感知増幅器の出力信号は対応するマルチプレク
サ２７０へ各々供給される。これと同時に、リダンダン
トセルアレイ２１０に対応する感知増幅器の出力信号は
図６に示されたように１６個のマルチプレクサへ共通に
供給される。各マルチプレクサは対応するリダンダンシ
選択信号ＲＳｉに応答してそのように供給された二つの
入力信号のうち一つを選択する。
Ｏ１５に各々対応するように１６個の感知増幅器と１６
個の書き込みドライバとが設けられる。感知増幅器の各
々は読み出し時、対応するビットセグメント２０１内の
選択された列を通じてメインセルアレイ２００からデ−
タを読み出し、書き込みドライバの各々はプログラムデ
−タによりプログラム電圧又はプログラム禁止電圧に対
応するビットセグメント２０１内の選択された列を駆動
する。一つの感知増幅器及び一つの書き込みドライバが
回路２６０内に設けられる。メインセルアレイ２００に
対応する感知増幅器の出力信号は対応するマルチプレク
サ２７０へ各々供給される。これと同時に、リダンダン
トセルアレイ２１０に対応する感知増幅器の出力信号は
図６に示されたように１６個のマルチプレクサへ共通に
供給される。各マルチプレクサは対応するリダンダンシ
選択信号ＲＳｉに応答してそのように供給された二つの
入力信号のうち一つを選択する。
【００２３】例えば、リダンダンシ選択信号ＲＳ０が活
性化される時、マルチプレクサはリダンダンシ選択信号
ＲＳ０に応答してメインセルアレイ２００からのデ−タ
の代わりにリダンダントセルアレイ２１０からのデ−タ
を伝達する。これは第１入出力ピンＩ／Ｏ０に対応する
ビットセグメント２０１内の選択された列が欠陥列であ
ることを意味する。一方、リダンダンシ選択信号ＲＳ０
が非活性化される時、マルチプレクサはリダンダントセ
ルアレイ２１０からのデ−タの代わりにメインセルアレ
イ２００からのデ−タを伝達する。これは第１入出力ピ
ンＩ／Ｏ０に対応するビットセグメント２０１内の選択
された列が非欠陥列であることを意味する。
性化される時、マルチプレクサはリダンダンシ選択信号
ＲＳ０に応答してメインセルアレイ２００からのデ−タ
の代わりにリダンダントセルアレイ２１０からのデ−タ
を伝達する。これは第１入出力ピンＩ／Ｏ０に対応する
ビットセグメント２０１内の選択された列が欠陥列であ
ることを意味する。一方、リダンダンシ選択信号ＲＳ０
が非活性化される時、マルチプレクサはリダンダントセ
ルアレイ２１０からのデ−タの代わりにメインセルアレ
イ２００からのデ−タを伝達する。これは第１入出力ピ
ンＩ／Ｏ０に対応するビットセグメント２０１内の選択
された列が非欠陥列であることを意味する。
【００２４】再び、図４を参照すると、本発明によるフ
ラッシュメモリ装置はメインセルアレイ２００内の欠陥
列に対応するアドレス、即ち列アドレスを貯えるリダン
ダンシ選択回路３００を付加的に含む。結局欠陥列がノ
−マル読み出し及びプログラム動作モ−ドの間にリダン
ダントセルアレイ２１０内の対応するリダンダントビッ
トラインに代替される。それに、リダンダンシ選択回路
３００には、テスト動作モ−ドの間にアレイ２１０内の
全てのリダンダントメモリセルがテストされるように列
アドレスがプログラムされる。この説明から十分に理解
できたように、テスト動作モ−ドの間リダンダントセル
アレイ２１０内の全てのリダンダントメモリセルが選択
されるようにアドレス情報がリダンダント選択回路３０
０内に自由に再び書き込める。そしてリダンダントメモ
リセル全てがテスト動作モ−ドの間プログラムされた列
アドレスを用いてテストされる。即ち、アレイ２１０内
のリダンダントメモリセルに貯えられたデ−タが読み出
される。又、欠陥アドレスがリダンダント選択回路３０
０に貯えられ、その結果メインセルアレイ２００内の欠
陥列はノ−マル動作モ−ド（例えば、プログラム動作及
び読み出し動作）の間リダンダントセルアレイ２１０内
の対応するリダンダント列に効果的に代替される。
ラッシュメモリ装置はメインセルアレイ２００内の欠陥
列に対応するアドレス、即ち列アドレスを貯えるリダン
ダンシ選択回路３００を付加的に含む。結局欠陥列がノ
−マル読み出し及びプログラム動作モ−ドの間にリダン
ダントセルアレイ２１０内の対応するリダンダントビッ
トラインに代替される。それに、リダンダンシ選択回路
３００には、テスト動作モ−ドの間にアレイ２１０内の
全てのリダンダントメモリセルがテストされるように列
アドレスがプログラムされる。この説明から十分に理解
できたように、テスト動作モ−ドの間リダンダントセル
アレイ２１０内の全てのリダンダントメモリセルが選択
されるようにアドレス情報がリダンダント選択回路３０
０内に自由に再び書き込める。そしてリダンダントメモ
リセル全てがテスト動作モ−ドの間プログラムされた列
アドレスを用いてテストされる。即ち、アレイ２１０内
のリダンダントメモリセルに貯えられたデ−タが読み出
される。又、欠陥アドレスがリダンダント選択回路３０
０に貯えられ、その結果メインセルアレイ２００内の欠
陥列はノ−マル動作モ−ド（例えば、プログラム動作及
び読み出し動作）の間リダンダントセルアレイ２１０内
の対応するリダンダント列に効果的に代替される。
【００２５】リダンダント選択回路３００の望ましい実
施形態が図７に示されている。リダンダント選択回路３
００は図４に示されたメインセルアレイ２００内の欠陥
メモリセルを代替するための欠陥アドレス情報を貯える
アレイ３１０を含む。アレイ３１０にはリダンダントセ
ルアレイ２１０内の全てのリダンダントメモリセルをテ
ストするためのアドレスも貯えられる。本発明によるア
レイ３１０はメインセルアレイ２００と同一のフラッシ
ュＥＥＰＲＯＭセルを用いて構成される。
施形態が図７に示されている。リダンダント選択回路３
００は図４に示されたメインセルアレイ２００内の欠陥
メモリセルを代替するための欠陥アドレス情報を貯える
アレイ３１０を含む。アレイ３１０にはリダンダントセ
ルアレイ２１０内の全てのリダンダントメモリセルをテ
ストするためのアドレスも貯えられる。本発明によるア
レイ３１０はメインセルアレイ２００と同一のフラッシ
ュＥＥＰＲＯＭセルを用いて構成される。
【００２６】アレイ３１０内に貯えられた欠陥アドレス
が一サイクル毎にアクセスされるので、アレイ３１０の
メモリセルはメインセルアレイ２００のセルよりさらに
多い読み出しリテンション現象（ｒｅａｄ ｒｅｔｅｎ
ｔｉｏｎ ａｐｐｅａｒａｎｃｅ）（又はソフトプログ
ラム現象−ｓｏｆｔ ｐｒｏｇｒａｍ ａｐｐｅａｒａ
ｎｃｅ）の影響を受ける。だから、アレイ３１０がよく
知られたドレインタ−ンオン（過消去）及び読み出しリ
テンション（ソフトプログラム）現象から自由であるこ
とが望ましい。
が一サイクル毎にアクセスされるので、アレイ３１０の
メモリセルはメインセルアレイ２００のセルよりさらに
多い読み出しリテンション現象（ｒｅａｄ ｒｅｔｅｎ
ｔｉｏｎ ａｐｐｅａｒａｎｃｅ）（又はソフトプログ
ラム現象−ｓｏｆｔ ｐｒｏｇｒａｍ ａｐｐｅａｒａ
ｎｃｅ）の影響を受ける。だから、アレイ３１０がよく
知られたドレインタ−ンオン（過消去）及び読み出しリ
テンション（ソフトプログラム）現象から自由であるこ
とが望ましい。
【００２７】アレイ３１０の望ましい実施形態を示す図
８を参照すると、複数のセルユニット３１２、ワ−ドラ
インＷＬそして複数のビットラインＢＬ０〜ＢＬｎがア
レイ３１０に設けられる。セルユニット３１２の各々は
複数個、例えば二個のフラッシュＥＥＰＲＯＭセルＭＣ
１及びＭＣ２を含む。フラッシュＥＥＰＲＯＭセルＭＣ
１及びＭＣ２はドレイン、ソ−ス、浮遊ゲ−ト、そして
制御ゲ−トを有するセルトランジスタを各々含む。各セ
ルユニット３１２内のＥＥＰＲＯＭセルトランジスタの
制御ゲ−トはワ−ドラインＷＬに共通に連結され、セル
トランジスタのソ−スはソ−スラインＳＬに共通に連結
され、セルトランジスタのドレインは対応するビットラ
インに共通に連結される。
８を参照すると、複数のセルユニット３１２、ワ−ドラ
インＷＬそして複数のビットラインＢＬ０〜ＢＬｎがア
レイ３１０に設けられる。セルユニット３１２の各々は
複数個、例えば二個のフラッシュＥＥＰＲＯＭセルＭＣ
１及びＭＣ２を含む。フラッシュＥＥＰＲＯＭセルＭＣ
１及びＭＣ２はドレイン、ソ−ス、浮遊ゲ−ト、そして
制御ゲ−トを有するセルトランジスタを各々含む。各セ
ルユニット３１２内のＥＥＰＲＯＭセルトランジスタの
制御ゲ−トはワ−ドラインＷＬに共通に連結され、セル
トランジスタのソ−スはソ−スラインＳＬに共通に連結
され、セルトランジスタのドレインは対応するビットラ
インに共通に連結される。
【００２８】アレイ３１０のセルがドレインタ−ンオン
及び読み出しリテンション現象から自由なようにアレイ
３１０は図９（Ａ）及び図９（Ｂ）に示された構造を有
し、以下詳細に説明する。
及び読み出しリテンション現象から自由なようにアレイ
３１０は図９（Ａ）及び図９（Ｂ）に示された構造を有
し、以下詳細に説明する。
【００２９】先ず、図９（Ａ）を参照すると、ソフトプ
ログラム問題を避けるためのアレイ構造が示されてい
る。ＥＥＰＲＯＭセルトランジスタはビットラインＢＬ
に並列連結され、ワ−ドラインＷＬに共通に連結され
る。具体的には、セルトランジスタの制御ゲ−トはワ−
ドラインＷＬに共通に連結され、トランジスタのドレイ
ンはビットラインＢＬに共通に連結され、トランジスタ
のソ−スはソ−スラインＳＬに共通に連結される。即
ち、１−ビットデ−タが各々並列連結された複数のＥＥ
ＰＲＯＭセルに貯えられる。だから、一部のＥＥＰＲＯ
Ｍセルがソフトプログラムされる場合において、少なく
とも一つのＥＥＰＲＯＭセルがＯＮセルで動作すると、
ＥＥＰＲＯＭセルのセルユニットからデ−タを読み出せ
る。図９（Ａ）のアレイ構造は向上した感知速度のよう
な他の利点を有する。
ログラム問題を避けるためのアレイ構造が示されてい
る。ＥＥＰＲＯＭセルトランジスタはビットラインＢＬ
に並列連結され、ワ−ドラインＷＬに共通に連結され
る。具体的には、セルトランジスタの制御ゲ−トはワ−
ドラインＷＬに共通に連結され、トランジスタのドレイ
ンはビットラインＢＬに共通に連結され、トランジスタ
のソ−スはソ−スラインＳＬに共通に連結される。即
ち、１−ビットデ−タが各々並列連結された複数のＥＥ
ＰＲＯＭセルに貯えられる。だから、一部のＥＥＰＲＯ
Ｍセルがソフトプログラムされる場合において、少なく
とも一つのＥＥＰＲＯＭセルがＯＮセルで動作すると、
ＥＥＰＲＯＭセルのセルユニットからデ−タを読み出せ
る。図９（Ａ）のアレイ構造は向上した感知速度のよう
な他の利点を有する。
【００３０】図９（Ｂ）に示されたように、複数のＥＥ
ＰＲＯＭセルが一つのワ−ドラインＷＬに並列連結さ
れ、これはアレイ３１０のセルがドレインタ−ンオン現
象から自由にするためである。又、各ＥＥＰＲＯＭセル
は対応するビットラインに連結される。この構成による
と、ＥＥＰＲＯＭセルが過消去されても、他のＥＥＰＲ
ＯＭセルは過消去されたセルにより影響を受けない。即
ち、アレイ３１０のセルはドレインタ−ンオン現象から
自由である。
ＰＲＯＭセルが一つのワ−ドラインＷＬに並列連結さ
れ、これはアレイ３１０のセルがドレインタ−ンオン現
象から自由にするためである。又、各ＥＥＰＲＯＭセル
は対応するビットラインに連結される。この構成による
と、ＥＥＰＲＯＭセルが過消去されても、他のＥＥＰＲ
ＯＭセルは過消去されたセルにより影響を受けない。即
ち、アレイ３１０のセルはドレインタ−ンオン現象から
自由である。
【００３１】結果的に、アレイ３１０が図９（Ａ）及び
図９（Ｂ）に示された構造を有するので、アレイ３１０
はセルドレインタ−ンオン及び読み出しリテンション現
象から自由である。それに、アレイ３１０のセルは０Ｖ
のスレッショルド電圧又は負のスレッショルド電圧を有
するように消去される。このような消去スキムを使用す
ることにより、アレイ３１０の読み出しサイクルで比較
的低い電圧をワ−ドラインに印加できる。従って、アレ
イ３１０のセルには弱いストレスしか加えられず、その
結果読み出しリテンション（ソフトプログラム）現象を
防止できる。
図９（Ｂ）に示された構造を有するので、アレイ３１０
はセルドレインタ−ンオン及び読み出しリテンション現
象から自由である。それに、アレイ３１０のセルは０Ｖ
のスレッショルド電圧又は負のスレッショルド電圧を有
するように消去される。このような消去スキムを使用す
ることにより、アレイ３１０の読み出しサイクルで比較
的低い電圧をワ−ドラインに印加できる。従って、アレ
イ３１０のセルには弱いストレスしか加えられず、その
結果読み出しリテンション（ソフトプログラム）現象を
防止できる。
【００３２】再び、図７を参照すると、リダンダンシ選
択回路３００は第１デコ−ダ３２０、列パスゲ−ト回路
３３０、感知増幅器回路３４０、第２デコ−ダ３５０、
書き込みコントロ−ラ３６０そして書き込みドライバ回
路３７０を含む。第１デコ−ダ３２０はアドレス信号Ａ
ｉを受け入れ、信号をデコ−ディングする。前述したよ
うに、ただ一つのワ−ドラインＷＬがアレイ３１０に配
列されるので、デコ−ディングされたアドレス信号はア
レイ３１０のビットラインＢＬ０〜ＢＬｎを選択するた
めの信号として使用される。ワ−ドラインＷＬ読み出し
サイクルで、メインセルアレイ２００に供給されるワ−
ドライン電圧より低い、電源電圧が供給される。これは
前記アレイ３１０のセルが０Ｖのスレッショルド電圧又
は負電圧レベルのスレッショルド電圧を有するからであ
る。列パスゲ−ト回路３３０は第１デコ−ダ３２０の出
力信号に応答してビットラインＢＬ０〜ＢＬｎのうち少
なくとも二本のビットラインを選択する。例えば、ビッ
トラインＢＬ０〜ＢＬｎのうち５本のビットラインが列
パスゲ−ト回路３３０により選択される。だから、感知
増幅器回路３４０は５個の感知増幅器を含み、書き込み
ドライバ回路３７０は５個の書き込みドライバを含む。
択回路３００は第１デコ−ダ３２０、列パスゲ−ト回路
３３０、感知増幅器回路３４０、第２デコ−ダ３５０、
書き込みコントロ−ラ３６０そして書き込みドライバ回
路３７０を含む。第１デコ−ダ３２０はアドレス信号Ａ
ｉを受け入れ、信号をデコ−ディングする。前述したよ
うに、ただ一つのワ−ドラインＷＬがアレイ３１０に配
列されるので、デコ−ディングされたアドレス信号はア
レイ３１０のビットラインＢＬ０〜ＢＬｎを選択するた
めの信号として使用される。ワ−ドラインＷＬ読み出し
サイクルで、メインセルアレイ２００に供給されるワ−
ドライン電圧より低い、電源電圧が供給される。これは
前記アレイ３１０のセルが０Ｖのスレッショルド電圧又
は負電圧レベルのスレッショルド電圧を有するからであ
る。列パスゲ−ト回路３３０は第１デコ−ダ３２０の出
力信号に応答してビットラインＢＬ０〜ＢＬｎのうち少
なくとも二本のビットラインを選択する。例えば、ビッ
トラインＢＬ０〜ＢＬｎのうち５本のビットラインが列
パスゲ−ト回路３３０により選択される。だから、感知
増幅器回路３４０は５個の感知増幅器を含み、書き込み
ドライバ回路３７０は５個の書き込みドライバを含む。
【００３３】読み出しサイクルで、リダンダンシ選択回
路３００の感知増幅器回路３４０はメインセルアレイ２
００と関連した感知増幅器と同期して動作する。アレイ
３１０から読み出された５ビットのデ−タワ−ドはメイ
ンセルアレイ２００の欠陥列を対応するリダンダント列
に代替するための情報として使用される。第１リダンダ
ンシアドレスで５ビットデ−タワ−ドの最上位ビット信
号は第１デコ−ダ３２０に供給されるアドレスＡｉが欠
陥アドレスであるかの可否を示す。残りデ−タビットは
第２リダンダンシアドレスを形成する。第２リダンダン
シアドレスは入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５の各々に
対応するマルチプレクサ２７０のうち一つを選択するた
めに使用される。例えば、最上位ビット信号はアドレス
Ａｉが欠陥アドレスであることを示す時、最上位ビット
信号はハイレベルを有する。一方、最上位ビット信号は
アドレスＡｉが欠陥アドレスではないことを示す時、最
上位ビット信号はロ−レベルを有する。前述した説明か
ら分かったように、第１デコ−ダ、アレイ及び感知増幅
器回路は第１リダンダンシアドレス及び第２リダンダン
シアドレスを発生するための手段を構成する。
路３００の感知増幅器回路３４０はメインセルアレイ２
００と関連した感知増幅器と同期して動作する。アレイ
３１０から読み出された５ビットのデ−タワ−ドはメイ
ンセルアレイ２００の欠陥列を対応するリダンダント列
に代替するための情報として使用される。第１リダンダ
ンシアドレスで５ビットデ−タワ−ドの最上位ビット信
号は第１デコ−ダ３２０に供給されるアドレスＡｉが欠
陥アドレスであるかの可否を示す。残りデ−タビットは
第２リダンダンシアドレスを形成する。第２リダンダン
シアドレスは入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５の各々に
対応するマルチプレクサ２７０のうち一つを選択するた
めに使用される。例えば、最上位ビット信号はアドレス
Ａｉが欠陥アドレスであることを示す時、最上位ビット
信号はハイレベルを有する。一方、最上位ビット信号は
アドレスＡｉが欠陥アドレスではないことを示す時、最
上位ビット信号はロ−レベルを有する。前述した説明か
ら分かったように、第１デコ−ダ、アレイ及び感知増幅
器回路は第１リダンダンシアドレス及び第２リダンダン
シアドレスを発生するための手段を構成する。
【００３４】続けて図７を参照すると、第２デコ−ダ３
５０は感知増幅器回路３４０の出力信号をデコ−ディン
グしてマルチプレクサ２７０に各々対応するリダンダン
シ選択信号ＲＳ０〜ＲＳ１５を発生する。最上位ビット
信号がハイで活性化される時、第２デコ−ダ３５０は回
路３４０の出力信号のうち残り信号に応答してリダンダ
ンシ選択信号ＲＳ０〜ＲＳ１５のうち一つを活性化させ
る。
５０は感知増幅器回路３４０の出力信号をデコ−ディン
グしてマルチプレクサ２７０に各々対応するリダンダン
シ選択信号ＲＳ０〜ＲＳ１５を発生する。最上位ビット
信号がハイで活性化される時、第２デコ−ダ３５０は回
路３４０の出力信号のうち残り信号に応答してリダンダ
ンシ選択信号ＲＳ０〜ＲＳ１５のうち一つを活性化させ
る。
【００３５】リダンダントセルアレイ２１０をテストし
てメインセルアレイ２００の欠陥列を代替するためのア
ドレス情報は書き込みコントロ−ラ３６０の制御下でア
レイ３１０内にプログラムされる。アドレス情報をプロ
グラムするため、先ず、フラッシュメモリ装置はテスト
動作モ−ドへ進入する。テスト動作モ−ドで書き込みコ
ントロ−ラ３６０はテスト信号ＴＥに応答してアレイ３
１０のプログラム動作を制御する。例えば、書き込みコ
ントロ−ラ３６０はアレイ３１０にプログラムされるデ
−タＸＤｉを受け入れて書き込みドライバ回路３７０へ
入力されるデ−タＤｉを伝達する。プログラム動作に必
要な電圧は外部から又はフラッシュメモリ装置内で使用
される高電圧発生回路（図示せず）から供給される。
てメインセルアレイ２００の欠陥列を代替するためのア
ドレス情報は書き込みコントロ−ラ３６０の制御下でア
レイ３１０内にプログラムされる。アドレス情報をプロ
グラムするため、先ず、フラッシュメモリ装置はテスト
動作モ−ドへ進入する。テスト動作モ−ドで書き込みコ
ントロ−ラ３６０はテスト信号ＴＥに応答してアレイ３
１０のプログラム動作を制御する。例えば、書き込みコ
ントロ−ラ３６０はアレイ３１０にプログラムされるデ
−タＸＤｉを受け入れて書き込みドライバ回路３７０へ
入力されるデ−タＤｉを伝達する。プログラム動作に必
要な電圧は外部から又はフラッシュメモリ装置内で使用
される高電圧発生回路（図示せず）から供給される。
【００３６】プログラム動作に必要な電圧が外部から供
給されると仮定する。このような仮定下で、書き込みコ
ントロ−ラ３６０はアレイ３１０のワ−ドラインＷＬに
供給される高電圧ＶWLを受け入れて第１デコ−ダ３２０
へ高電圧ＶWLを伝達する。書き込みドライバ回路３７０
は列パスゲ−ト回路３３０及び第１デコ−ダ３２０によ
り選択されたビットラインを、入力されたデ−タＤｉに
よりプログラム電圧又はプログラム禁止電圧に駆動す
る。このようなバイアス環境下で、ワ−ドラインと選択
されたビットラインとに配列されたＥＥＰＲＯＭセルは
プログラムされる。
給されると仮定する。このような仮定下で、書き込みコ
ントロ−ラ３６０はアレイ３１０のワ−ドラインＷＬに
供給される高電圧ＶWLを受け入れて第１デコ−ダ３２０
へ高電圧ＶWLを伝達する。書き込みドライバ回路３７０
は列パスゲ−ト回路３３０及び第１デコ−ダ３２０によ
り選択されたビットラインを、入力されたデ−タＤｉに
よりプログラム電圧又はプログラム禁止電圧に駆動す
る。このようなバイアス環境下で、ワ−ドラインと選択
されたビットラインとに配列されたＥＥＰＲＯＭセルは
プログラムされる。
【００３７】本発明によると、図４のリダンダンシ選択
回路３００は電気又はレ−ザビ−ムヒュ−ズの代わりに
メインセルアレイ２００と同一のフラッシュＥＥＰＲＯ
Ｍセルを用いて欠陥セルのアドレスを貯える。これはア
レイ２１０の全てのリダンダントメモリセルをテストす
るために必要なアドレスを自由にプログラムできること
を意味する。だから、リダンダントメモリセルをテスト
するため別途の回路が不要になるので、リダンダントメ
モリセルをテストする機能を含んでもフラッシュメモリ
装置のサイズは広まらない。それに、工程が従来技術の
ヒュ−ズカッティング工程より早い。だから、フラッシ
ュメモリ装置の全般的なテスト時間が縮まり、フラッシ
ュメモリ装置のテストコストが減少する。
回路３００は電気又はレ−ザビ−ムヒュ−ズの代わりに
メインセルアレイ２００と同一のフラッシュＥＥＰＲＯ
Ｍセルを用いて欠陥セルのアドレスを貯える。これはア
レイ２１０の全てのリダンダントメモリセルをテストす
るために必要なアドレスを自由にプログラムできること
を意味する。だから、リダンダントメモリセルをテスト
するため別途の回路が不要になるので、リダンダントメ
モリセルをテストする機能を含んでもフラッシュメモリ
装置のサイズは広まらない。それに、工程が従来技術の
ヒュ−ズカッティング工程より早い。だから、フラッシ
ュメモリ装置の全般的なテスト時間が縮まり、フラッシ
ュメモリ装置のテストコストが減少する。
【００３８】本発明による方法が以下説明される。複数
のメインセルとリダンダント列とで配列されてそしてメ
インセルとは違う複数のリダンダントセルを有するフラ
ッシュメモリ装置をテストするための方法である。この
方法はフラッシュメモリ装置をテストモ−ドに設定する
段階と、メインセルのうち少なくとも一つをテストする
段階とを含む。メインセルに対するテストはリダンダン
トセルのテスト前後に起こる。
のメインセルとリダンダント列とで配列されてそしてメ
インセルとは違う複数のリダンダントセルを有するフラ
ッシュメモリ装置をテストするための方法である。この
方法はフラッシュメモリ装置をテストモ−ドに設定する
段階と、メインセルのうち少なくとも一つをテストする
段階とを含む。メインセルに対するテストはリダンダン
トセルのテスト前後に起こる。
【００３９】その後、複数の列アドレスが順次に生成さ
れる。列アドレスはリダンダンシ列のうち幾つか、望ま
しくは全てに対応する。
れる。列アドレスはリダンダンシ列のうち幾つか、望ま
しくは全てに対応する。
【００４０】その後、各列アドレスがリダンダンシ選択
回路に印加され、リダンダンシ選択回路はリダンダンシ
選択信号を発生する。リダンダンシ選択信号はリダンダ
ンシ列を選択するように複数のマルチプレクサに印加さ
れる。その後、選択された列の幾つか、望ましくは全て
のリダンダントセルがテストされる。
回路に印加され、リダンダンシ選択回路はリダンダンシ
選択信号を発生する。リダンダンシ選択信号はリダンダ
ンシ列を選択するように複数のマルチプレクサに印加さ
れる。その後、選択された列の幾つか、望ましくは全て
のリダンダントセルがテストされる。
【００４１】
【発明の効果】以上のように本発明によれば、リダンダ
ンシ選択回路は電気又はレ−ザビ−ムヒュ−ズの代わり
にメインセルアレイと同一のフラッシュＥＥＰＲＯＭセ
ルを用いて欠陥セルのアドレスを貯える。これはアレイ
の全てのリダンダントメモリセルをテストするために必
要なアドレスを自由にプログラムできることを意味す
る。だから、リダンダントメモリセルをテストするため
の別途の回路が不要になるので、リダンダントメモリセ
ルをテストする機能を含んでもフラッシュメモリ装置の
サイズは広まらない。それに、工程が従来技術のヒュ−
ズカッティング工程より早い。従って、フラッシュメモ
リ装置の全般的なテスト時間が縮まり、フラッシュメモ
リ装置のテストコストが減少する。
ンシ選択回路は電気又はレ−ザビ−ムヒュ−ズの代わり
にメインセルアレイと同一のフラッシュＥＥＰＲＯＭセ
ルを用いて欠陥セルのアドレスを貯える。これはアレイ
の全てのリダンダントメモリセルをテストするために必
要なアドレスを自由にプログラムできることを意味す
る。だから、リダンダントメモリセルをテストするため
の別途の回路が不要になるので、リダンダントメモリセ
ルをテストする機能を含んでもフラッシュメモリ装置の
サイズは広まらない。それに、工程が従来技術のヒュ−
ズカッティング工程より早い。従って、フラッシュメモ
リ装置の全般的なテスト時間が縮まり、フラッシュメモ
リ装置のテストコストが減少する。
【図１】一般的なＥＥＰＲＯＭセルトランジスタを示す
断面図である。
断面図である。
【図２】オン及びオフセルの目標スレッショルド電圧分
布を示す図面である。
布を示す図面である。
【図３】一般的なフラッシュメモリ装置を示すブロック
図である。
図である。
【図４】本発明によるフラッシュメモリ装置を示すブロ
ック図である。
ック図である。
【図５】図４に示されたメインセルアレイの個別トラン
ジスタを示す図面である。
ジスタを示す図面である。
【図６】図４に示されたメインセルアレイ、リダンダン
トセルアレイ、列パスゲ−ト回路、感知増幅器回路及び
マルチプレクサ回路を示すブロック図である。
トセルアレイ、列パスゲ−ト回路、感知増幅器回路及び
マルチプレクサ回路を示すブロック図である。
【図７】本発明によるリダンダンシ選択回路を有するメ
モリセルアレイの望ましい実施形態を示す図面である。
モリセルアレイの望ましい実施形態を示す図面である。
【図８】図７に示されたアレイの望ましい実施形態の個
別トランジスタを示す図面である。
別トランジスタを示す図面である。
【図９】ソフトプログラム及びドレインタ−ンオン問題
を解決するためのアレイ構造を示す図面である。
を解決するためのアレイ構造を示す図面である。
２００ メインセルアレイ ２１０ リダンダントセルアレイ ２２０ 行デコ−ダ回路 ２３０ 列デコ−ダ回路 ２４０ 列パスゲ−ト回路 ２５０，２６０ 感知増幅器及び書き込みドライバ回
路 ２７０ マルチプレクサ ３００ リダンダンシ選択回路
路 ２７０ マルチプレクサ ３００ リダンダンシ選択回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３３０ Ｇ１１Ｃ 17/00 Ｄ Ｇ１１Ｃ 17/00 Ｇ０１Ｒ 31/28 Ｂ 16/06 Ｇ１１Ｃ 17/00 ６３９Ａ
Claims (21)
- 【請求項１】 第１行と第１列とのマトリックス状で配
列された第１メモリセルの第１アレイと、 第２行と第２列とのマトリックス状で配列された第２メ
モリセルの第２アレイと、 列アドレスに応答して前記第１列のうち少なくとも二つ
の列と前記第２列のうち少なくとも一つの列を選択する
列選択器と、 前記選択された第１列を通じてそして前記選択された第
２列を通じて前記第１アレイからそして第２アレイから
各々デ−タを読み出す読み出し手段と、 読み出しサイクル時、前記列アドレスに応答して第１リ
ダンダンシアドレスと第２リダンダンシアドレスとを同
時に発生させる手段とを含み、 前記第１リダンダンシアドレスは前記列アドレスが欠陥
アドレスであるかの可否を示し、前記第２リダンダンシ
アドレスは前記選択された第１列のうち欠陥列が配列さ
れた位置を示し、さらに、 前記第１及び第２リダンダンシアドレスに応答して前記
選択された第１列に各々対応するリダンダンシ選択信号
を発生するリダンダンシ発生手段と、 前記列アドレスが欠陥アドレスであることを前記第１リ
ダンダンシアドレスが示す時、前記リダンダンシ選択信
号に応答して前記選択された第１欠陥列のデ−タを前記
選択された第２列のデ−タに代替する代替手段とを含む
ことを特徴とする半導体メモリ装置。 - 【請求項２】 前記半導体メモリ装置は前記第２アレイ
内の第２メモリセルの全てが欠陥に対してテストされる
テスト動作モ−ドを有することを特徴とする請求項１に
記載の半導体メモリ装置。 - 【請求項３】 前記テスト動作モ−ドの間に、前記第１
アレイ内の第１メモリセルのうち、任意のセルは欠陥が
存在するかの可否に関係なく前記テスト動作モ−ドの読
み出しサイクル時、前記選択された第２列のデ−タが出
力されるようにテストアドレスが前記発生手段にプログ
ラムされることを特徴とする請求項２に記載の半導体メ
モリ装置。 - 【請求項４】 前記発生手段は複数のセルユニットの第
３アレイを含み、各ユニットは前記第１メモリセルと同
一の少なくとも二つの第３メモリセルを含むことを特徴
とする請求項３に記載の半導体メモリ装置。 - 【請求項５】 前記第３メモリセルの各々は電気的に消
去及びプログラム可能なＲＯＭセルを含み、前記セルは
ソ−ス、ドレイン、浮遊ゲ−ト及び制御ゲ−トを有する
セルトランジスタを含むことを特徴とする請求項４に記
載の半導体メモリ装置。 - 【請求項６】 各セルユニット内の二つのＥＥＰＲＯＭ
セルゲ−トはワ−ドラインに共通に連結され、前記二つ
のＥＥＰＲＯＭセルのドレインは対応するビットライン
に共通に連結され、前記二つのＥＥＰＲＯＭセルのソ−
スはソ−スラインに共通に連結されることを特徴とする
請求項５に記載の半導体メモリ装置。 - 【請求項７】 前記発生手段は前記列アドレスに応答し
て列選択信号を発生するデコ−ダと、 前記列選択信号に応答して前記第３アレイ内のビットラ
インのうち少なくとも一つを選択する第２列選択器と、 前記選択されたビットラインを通じて前記第３アレイか
らデ−タビット信号を読み出して前記第１及び第２リダ
ンダンシアドレスで前記読み出されたデ−タビット信号
を出力する感知増幅器回路とを含むことを特徴とする請
求項４に記載の半導体メモリ装置。 - 【請求項８】 前記第３アレイ内のワ−ドラインは読み
出し動作時、電源電圧が供給されることを特徴とする請
求項７に記載の半導体メモリ装置。 - 【請求項９】 前記感知増幅器回路は前記第１アレイと
関連した読み出し手段と同期して動作することを特徴と
する請求項７に記載の半導体メモリ装置。 - 【請求項１０】 前記発生手段は書き込みコントロ−ラ
を付加的に含み、前記書き込みコントロ−ラは前記テス
トアドレス及び前記欠陥セルのアドレスをプログラムす
る動作を制御することを特徴とする請求項７に記載の半
導体メモリ装置。 - 【請求項１１】 各々が入出力ピンに対応してメインメ
モリセルの複数のメイン列ビットセグメントを有する複
数の入出力ブロックに分けられたメインセルアレイと、 リダンダントメモリセルの複数のリダンダント列のリダ
ンダントビットセグメントを含むリダンダンシセルアレ
イと、 列アドレスに応答して前記メイン列のうち少なくとも二
つの列と前記リダンダント列のうち少なくとも一つの列
を選択する列選択器と、 前記入出力ブロックに各々対応し、各々が前記列選択器
により選択された対応するメイン列を通じて対応する入
出力ブロック内に貯えられたデ−タを感知増幅する複数
の第１感知増幅器と、 前記列選択器によりリダンダント列を通じて前記リダン
ダントセルアレイ内に貯えられたデ−タを感知増幅する
少なくとも一つの第２感知増幅器と、 前記入出力ピンに各々対応するリダンダンシ選択信号を
発生させるリダンダンシ選択回路とを備え、 前記リダンダンシ選択回路は読み出しサイクル時、前記
列アドレスに応答して第１リダンダンシアドレスと第２
リダンダンシアドレスとを同時に発生させる発生手段を
含み、前記第１リダンダンシアドレスは前記列アドレス
が欠陥アドレスであるかの可否を示し、前記第２リダン
ダンシアドレスは前記選択されたメイン列のうち欠陥列
が配列された位置を示し、前記リダンダンシ選択回路は
前記第１及び第２リダンダンシアドレスに応答して前記
リダンダンシ選択信号を発生させ、さらに、 前記入出力ピンに各々連結され、各々が対応する第１感
知増幅器及び前記第２感知増幅器からの出力を受け入れ
て対応するリダンダンシ選択信号に応答して前記出力の
うち一つを選択する複数のマルチプレクサを含むことを
特徴とするフラッシュメモリ装置。 - 【請求項１２】 前記フラッシュメモリ装置は前記リダ
ンダントセルアレイ内のリダンダントメモリセルの全て
が欠陥に対してテストされるテスト動作モ−ドを有する
ことを特徴とする請求項１１に記載のフラッシュメモリ
装置。 - 【請求項１３】 前記テスト動作モ−ドの間に、前記メ
インセルアレイ内のメインメモリセルのうち、任意のセ
ルの欠陥が存在するかの可否に関係なく前記テスト動作
モ−ドの読み出しサイクル時、前記選択されたリダンダ
ント列のデ−タが出力されるようにテストアドレスが前
記発生手段にプログラムされることを特徴とする請求項
１２に記載のフラッシュメモリ装置。 - 【請求項１４】 前記発生手段は複数のセルユニットの
アレイを含み、各ユニットは前記メインメモリセルと同
一の少なくとも二つのメモリセルを含むことを特徴とす
る請求項１３に記載のフラッシュメモリ装置。 - 【請求項１５】 前記メモリセルの各々は電気的に消去
及びプログラム可能なＲＯＭセルを含み、前記セルはソ
−ス、ドレイン、浮遊ゲ−ト及び制御ゲ−トを有するセ
ルトランジスタを含むことを特徴とする請求項１４に記
載のフラッシュメモリ装置。 - 【請求項１６】 各セルユニット内の二つのＥＥＰＲＯ
Ｍセルゲ−トは前記発生手段内のワ−ドラインに共通に
連結され、前記二つのＥＥＰＲＯＭセルのドレインは前
記発生手段内に対応するビットラインに共通に連結さ
れ、前記二つのＥＥＰＲＯＭセルのソ−スは前記発生手
段内のソ−スラインに共通に連結されることを特徴とす
る請求項１５に記載の半導体メモリ装置。 - 【請求項１７】 前記発生手段は前記列アドレスに応答
して列選択信号を発生するデコ−ダと、 前記列選択信号に応答して前記発生手段内のビットライ
ンのうち少なくとも一つを選択する第２列選択器と、 前記選択されたビットラインを通じて前記発生手段内の
アレイからデ−タビット信号を読み出して前記第１及び
第２リダンダンシアドレスで前記読み出されたデ−タビ
ット信号を出力する複数の第３感知増幅器とを含むこと
を特徴とする請求項１４に記載のフラッシュメモリ装
置。 - 【請求項１８】 前記発生手段のアレイ内のワ−ドライ
ンは読み出し動作時電源電圧が供給されることを特徴と
する請求項１７に記載のフラッシュメモリ装置。 - 【請求項１９】 前記第３感知増幅器は前記メインセル
アレイと関連した第１感知増幅器と同期して動作するこ
とを特徴とする請求項１７に記載のフラッシュメモリ装
置。 - 【請求項２０】 前記発生手段は書き込みコントロ−ラ
を付加的に含み、前記書き込みコントロ−ラは前記テス
トアドレス及び前記欠陥セルのアドレスをプログラムす
る動作を制御することを特徴とする請求項１７に記載の
フラッシュメモリ装置。 - 【請求項２１】 複数のメインセルとリダンダント列と
で配列されて前記メインセルとは別途の複数のリダンダ
ントセルを有するフラッシュメモリ装置をテストする方
法において、 前記フラッシュメモリ装置をテストモ−ドに設定する段
階と、 前記メインセルのうち少なくとも一つをテストする段階
と、 前記リダンダンシ列の全てに対応する複数の列アドレス
を順次に発生させる段階と、 リダンダンシ選択信号を発生させるためのリダンダンシ
選択回路に各列アドレスを印加する段階と、 前記リダンダンシ選択信号を複数のマルチプレクサへ印
加してリダンダンシ列を選択する段階と、 前記選択されたリダンダンシ列内の全てのリダンダント
セルをテストする段階とを含むことを特徴とするテスト
方法。
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