KR20010002607A - 플래시 메모리 장치의 플래시 메모리 셀 배열 구조 - Google Patents

플래시 메모리 장치의 플래시 메모리 셀 배열 구조 Download PDF

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KR20010002607A
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Abstract

본 발명에 따른 플래시 메모리 장치의 플래시 메모리 셀 어레이는 하나의 워드 라인과 복수 개의 비트 라인들 및 복수 개의 메모리 셀들을 포함한다. 상기 메모리 셀들은 프로그램 동작 동안에, 상기 워드 라인을 통해 인가되는 프로그램 전압과 선택된 비트 라인을 통해 인가되는 소정 레벨의 전압에 의해 프로그램된다. 이와 같이, 본 발명에 따른 플래시 메모리 장치의 메모리 셀들은 하나의 워드 라인 및 하나의 비트 라인에 각각 연결되는 구조를 가짐으로써, 상기 프로그램 동작 동안 및 독출 동작 동안에, 소프트 프로그램 및 드레인 턴-온 현상이 방지된다. 이로써, 상기 플래시 메모리 장치의 신뢰성 및 수명이 향상된다.

Description

플래시 메모리 장치의 플래시 메모리 셀 배열 구조{AN ARRAY STRUCTURE OF FLASH MEMORY CELL FOR FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 장치에 관한 것으로서, 더 구체적으로는 플래시 메모리 장치의 플래시 메모리 셀 어레이 구조에 관한 것이다.
도 1 및 도 2를 참조하면, 플래시 메모리 셀은 반도체 기판(2)위에 소오스(source; 3) - 드레인(drain; 4) 사이에 형성되는 전류 경로(current pass) 및 상기 반도체 기판(2)위에 소정의 두께(약 100Å)를 가지는 절연막들(7, 9)을 사이에 두고 형성되는 플로팅 게이트(floating gate; 9)와 제어 게이트(control gate; 8)로 구성된다. 상기 플래시 메모리 셀의 프로그램(program)은 아래의 [표]와 같이 소오스 영역(3)과 반도체 기판 즉 벌크 영역(2)을 접지시키고, 제어 게이트(8)에 양의 고전압(program voltage; Vpgm, 예를 들어, 약 10V ∼ 20V)을 인가하고 그리고 드레인 영역(4)에 프로그램하기 위한 전압(예를 들어, 약 5V ∼ 6V)을 인가하여 핫 캐리어(hot carrier)들을 발생시킴으로써 이루어진다. 상기 핫 캐리어들은 제어 게이트(8)에 인가되는 고전압(Vpgm)의 전계(electric field)에 의해 벌크 영역(2)의 전자들이 플로팅 게이트(6)에 축적되고, 드레인 영역(4)에 공급되는 전하들이 누적되어 발생된다. 상기 플래시 메모리 셀들이 프로그램되면, 플래시 메모리 셀들은 소정의 프로그램 전압 산포(예를 들어, 약 6V ∼ 7V)의 프로그램 드레솔드 전압(program threshold voltage)을 가지게 된다.
상기 플래시 메모리 셀의 소거(erase)는 아래의 [표]와 같이 제어 게이트(8)에 음의 고전압(erase voltage; Vera, 예를 들어, 약 -10V ∼ -20V)을 인가하고, 벌크 영역(2)에 소정의 전압(예를 들어, 약 5V)을 인가하여 F-N 터널링(Fowler-Nordheim tunneling) 현상을 유발시킴으로써 이루어지며, 상기 플래시 메모리 셀들은 벌크 영역(2)을 공유하는 섹터 단위로 소거된다. 상기 F-N 터널링은 플로팅 게이트(6)에 축적된 전자들을 소오스 영역(3)으로 방출시킴으로써, 플래시 메모리 셀들이 소정의 전압 산포(예를 들어, 약 1V ∼ 3V)의 소거 드레솔드 전압(erase threshold voltage)을 가지게 한다.
상기 프로그램 동작에 의해 드레솔드 전압이 높아진 플래시 메모리 셀은 독출 동작시, 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되어 온(on)된 것처럼 보인다.
동 작 모 드 Vg Vd Vs Vb
프 로 그 램 + 10V + 5V ∼ + 6V 0V 0V
소 거 - 10V Floating Floating + 6V
소 거 정 정 + 3V + 5V ∼ + 6V 0V 0V
독 출 + 4.5V +1V 0V 0V
상기 플래시 메모리 셀들은 플래시 메모리 어레이의 구성에 있어서, 고집적화를 위해 상기 벌크 영역(2)을 공유하도록 구성되므로, 하나의 섹터(sector)에 포함되는 플래시 메모리 셀들은 동시에 소거된다. 이때, 섹터내의 모든 플래시 메몰 셀들이 동시에 소거되면, 플래시 메모리 셀들 각각이 가지는 드레솔드 전압에 대한 균일성(uniformity)으로 인해서, 플래시 메모리 셀들 중 일부가 소거 드레솔드 전압 산포를 벗어나게 된다. 소거 드레솔드 전압 산포를 벗어나 플래시 메모리 셀들 중에서 '0V'이하의 드레솔드 전압을 가지는 플래시 메모리 셀들을 과소거 메모리 셀(over erase memory cell)이라 하며, 이를 위해 과소거된 플래시 메모리 셀의 드레솔드 전압을 소거 드레솔드 전압 산포내로 분포시키는 일련의 수정 동작(over erase repair; 과소거 정정)이 수행되어야 한다.
도 3을 참조하면, 일반적인 플래시 메모리 장치는 외부로부터의 명령을 받아들이는 명령 레지스터(10), 플래시 메모리 장치의 프로그램, 소거 및 독출 동작 등을 제어하고, 프로그램, 소거 및 독출 전압 등을 발생하는 제어 회로 및 고전압 발생 회로(20), 행 어드레스를 받아들여서 디코딩하는 행 어드레스 버퍼 및 디코더(30), 얄 어드레스를 받아들여서 디코딩하는 열 어드레스 버퍼 및 디코더(40), 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이(50), 메모리 셀 어레이(50)로부터의 데이터를 센싱하는 센스 앰프(60), 입/출력 데이터를 전달하는 Y-게이트 회로(70), 입/출력 데이터를 저장하는 데이터 입/출력 버퍼(80) 그리고 메모리 셀 어레이(50)의 불량 메모리 셀들을 대체한 리페어 정보를 저장하는 리페어 회로(90)를 구비한다.
도 4를 참조하면, 일반적인 노어 타입의 메모리 셀 어레이(50)는 행의 방향으로 신장하는 복수 개의 워드 라인들(word lines; WL's, WL0, WL1, ..., WLn-1, WLn)과 열의 방향으로 신장하는 복수 개의 비트 라인들(bit lines; BL's, BL0, BL1, ..., BLm-1, BLm) 및 대응되는 워드 라인(WL) 및 비트 라인(BL)에 연결되는 복수 개의 메모리 셀들(MC00, MC01, MC10, MCnm-1, MCn-1m, MCnm)을 포함한다. 상기 리페어 회로(90) 내의 메모리 셀 어레이(도시되지 않음) 또한 상기 메모리 셀 어레이(50)와 동일한 공정 상에서 형성되기 때문에, 상기 메모리 셀 어레이(50)와 동일한 구조를 가지는 것이 바람직하다.
그런데, 도 3의 메모리 셀 어레이(50)의 구조로 인해서 플래시 메모리 장치는 칩(chip)의 신뢰성 및 수명에 영향을 미치는 몇 가지 문제점을 가지게 된다. 이러한 문제점은 대표적으로 소프트 프로그램(soft program)과 드레인 턴-온(drain turn-on)에 의해 발새생된다. 우선, 플래시 메모리 셀의 프로그램과 독출(read) 동작은 바이어스 레벨이 다를 뿐 기본적으로 같은 동작에 의해서 이루어진다고 할 수 있다. 따라서, 소거된 플래시 메모리 셀에 대해 많은 횟수의 독출 동작이 수행되면, 플래시 메모리 셀의 드레인 영역에서 발생된 핫 일렉트론이 플로팅 게이트로 이동되어, 플래시 메모리 셀의 드레솔드 전압이 높아지는 소프트 프로그램 현상이 발생된다. 이러한 현상으로 인해, 플래시 메모리 셀의 소거 드레솔드 전압이 프로그램 전압 산포 쪽으로 이동되어, 독출 동작시 센싱 마진을 감소시키는 원인으로 작용된다.
그리고, 도 3의 플래시 메모리 셀들이 하나의 벌크를 공유하고 있고, 동시에 소거된 후, 하나의 메모리 셀(예를 들어, MC11)이 선택되어 프로그램된다고 가정하면, 선택된 워드 라인(WL1)으로는 프로그램 전압(Vpgm; 약 10V)이 인가되고 그리고 선택된 비트 라인(BL1)으로는 프로그램을 위한 전압(약 5V)이 인가된다. 이때, 선택된 플래시 메모리 셀(MC11)과 동일한 비트 라인(BL)에 연결된 플래시 메모리 셀(MC01)이 과소거되어 '0.5V'의 드레솔드 전압을 가진다고 가정하면, 상기 플래시 메모리 셀(MC01)의 드레인에도 역시 프로그램을 위한 전압(5V)이 인가되므로, 드레인 측의 커패시턴스 커플링(drain side miller capacitance coupling) 효과에 의해 상기 플래시 메모리 셀(MC01)의 플로팅 게이트에는 '0.5V' 이상의 전압이 챠지되어 드레인-소오스간의 채널이 형성된다.
이러한 현상에 의해, 선택된 플래시 메모리 셀(MC11)을 프로그램하기 위해 공급되는 비트 라인(BL1)을 통해 전달되는 전하들이 메모리 셀(MC01)의 채널을 통해 디스챠지되어 비트 라인(BL1)의 전압 레벨이 강하됨으로써, 선택된 메모리 셀(MC11)이 프로그램되지 않는 문제점이 발생된다. 이러한 트레인 턴-온의 문제점을 해결하기 위해서, 플래시 메모리 셀의 과소거 검증 동작 후에 과소거된 메모리 셀을 포스트 프로그램(post)하여 플래시 메모리 셀의 드레솔드 전압을 소거 드레솔드 전압 산포 내로 이동시키는 방법이 사용된다.
상기한 바와 같은, 문제점을 지닌 플래시 메모리 셀들의 어레이는 메인 메모리 셀 어레이(50)로서 뿐만 아니라, 다양한 용도에 사용된다. 그중 대표적인 것이 플래시 메모리 장치의 섹터 프로택트/언프로택트(protect/unprotect) 정보를 담는 수단과 상기한 퓨징 정보 즉, 리페어 정보를 담는 리페어 수단이다. 이러한 수단들은 메인 메모리 셀 어레이보다 매우 작은 크기(예를 들어, 약 1/100 ∼ 1/100)를 가진다. 그러나, 이러한 수단들에 사용되는 메모리 셀들은 메인 메모리 셀 어레이의 프로택트/언프로택트 및 리페어 정보를 가지기 때문에, 많은 수의 독출 동작이 수행되므로, 상기한 문제점에는 많은 취약함을 가지게 된다. 물론, 상기한 문제점을 해결하기 위해서, 부가적인 회로를 이용하여, 상기 수단들의 과소거 검증 및 포스트 프로그램을 수행하는 방법이 있으나, 이러한 방법은 칩 사이즈의 증가를 초래하므로 부적적한 방법이라 할 수 있다.
따라서, 본 발명의 목적은 칩의 신뢰성 및 수명을 향상시키는 메모리 셀 구조를 가지는 플래시 메모리 장치를 제공하는 것이다.
도 1은 일반적인 플래시 메모리 셀의 단면도;
도 2는 프로그램 및 소거 동작에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면;
도 3은 일반적인 노어 플래시 메모리 장치의 블록도;
도 4는 도 3의 메모리 셀 어레이의 구조를 보여주는 도면;
도 5는 본 발명의 제 1 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면;
도 6은 본 발명의 제 2 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면 및;
도 7은 본 발명의 제 3 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 플래시 메모리 장치는 복수 개의 플래시 메모리 셀들을 가지는 메인 메모리 셀 어레이 및; 상기 메인 메모리 셀 어레이의 메모리 셀들에 대한 프로택트/언프로택트 정보와 리페어 정보 중 하나의 정보를 저장하는 정보 저장 수단을 포함하고, 상기 정보 저장 수단은 행의 방향을 따라 신장하는 하나의 워드 라인과, 상기 워드 라인과 교차되도록 열의 방향을 따라 신장하는 복수 개의 비트 라인들 및, 각각 상기 워드 라인과 대응되는 상기 비트 라인에 연결되며, 상기 정보를 저장하는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이를 포함한다.
본 발명의 다른 특징에 의하면, 본 발명에 따른 플래시 메모리 장치는 복수 개의 플래시 메모리 셀들을 가지는 메인 메모리 셀 어레이 및; 상기 메인 메모리 셀 어레이의 메모리 셀들에 대한 프로택트/언프로택트 정보와 리페어 정보 중 하나의 정보를 저장하는 정보 저장 수단을 포함하고, 상기 정보 저장 수단은 행의 방향을 따라 신장하는 하나의 워드 라인과, 상기 워드 라인과 교차되도록 열의 방향을 따라 신장하는 복수 개의 비트 라인들 및, 상기 워드 라인에 연결되고, 상기 각 비트 라인에 연결되는 복수 개의 메모리 셀들로 구성된 복수 개의 메모리 셀 그룹을 가지는 메모리 셀 어레이를 포함한다.
(작용)
이와 같은 장치에 의해서, 소프트 프로그램 및 드레인 턴-온 형상이 방지됨으로써, 플래시 메모리 장치의 신뢰성 및 수명이 향상된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 5 내지 도 7에 의거하여 상세히 설명한다.
도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치의 플래시 메모리 셀 어레이는 하나의 워드 라인(WL0)과 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm) 및 복수 개의 메모리 셀들(MC00, MC01, ..., MC0m-1, MCm)을 포함한다. 상기 메모리 셀들(MC00, MC01, ..., MC0m-1, MCm)은 프로그램 동작 동안에, 상기 워드 라인(WL0)을 통해 인가되는 프로그램 전압(Vpgm)과 선택된 비트 라인(BL)을 통해 인가되는 소정 레벨(약 5V)의 전압에 의해 프로그램된다. 상기한 바와 같이 본 발명에 따른 플래시 메모리 장치의 메모리 셀들(MC00, MC01, ..., MC0m-1, MCm)은 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 각각 연결되는 구조를 가짐으로써, 상기 프로그램 동작 동안이나 독출 동작 동안에, 소프트 프로그램 및 드레인 턴-온 현상이 방지된다. 이로써, 상기 플래시 메모리 장치의 신뢰성 및 수명이 향상된다.
도 5를 참조하면, 본 발명의 제 1 실시예에 따른 플래시 메모리 장치의 플래시 메모리 셀 어레이는 하나의 워드 라인(WL0)과 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm) 및 복수 개의 메모리 셀들(MC00, MC01, ..., MC0m-1, MCm)을 포함한다. 상기 워드 라인(WL0)은 상기 메모리 셀들(MC00, MC01, ..., MC0m-1, MCm)을 따라 행의 방향으로 신장한다. 상기 비트 라인들(BL0, BL1, ..., BLm-1, BLm)은 상기 워드 라인(WL0)과 교차되도록 상기 메모리 셀들(MC00, MC01, ..., MC0m-1, MCm)을 따라 열의 방향으로 신장한다. 상기 각 메모리 셀(MC00, MC01, ..., MC0m-1, MCm)은 상기 워드 라인(WL0)에 연결되는 제어 게이트와 대응되는 비트 라인(BL0, BL1, ..., BLm-1, BLm)에 연결되는 드레인 및 공통 소오스 라인(GSL)에 연결되는 소오스를 가진다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치의 메모리 셀 어레이는 하나의 워드 라인(WL0)과 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm) 및 복수 개의 메모리 셀들(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)을 포함한다. 상기 워드 라인(WL0)은 상기 메모리 셀들(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)을 따라 행의 방향으로 신장한다. 상기 비트 라인들(BL0, BL1, ..., BLm-1, BLm)은 상기 워드 라인(WL0)과 교차되도록 상기 메모리 셀들(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)을 따라 열의 방향으로 신장한다. 상기 각 메모리 셀(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)은 상기 워드 라인(WL0)에 연결되는 제어 게이트와 대응되는 비트 라인(BL0, BL1, ..., BLm-1, BLm)에 연결되는 드레인 및 공통 소오스 라인(GSL)에 연결되는 소오스를 가진다.
도 7을 참조하면, 본 발명의 제 3 실시예에 따른 플래시 메모리 장치의 메모리 셀 어레이는 하나의 워드 라인(WL0)과 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm) 및 복수 개의 메모리 셀들(MC00, MC01, MC10 ..., MC0m-1, MC1m-1, MC0m, MC1m)을 포함한다. 상기 워드 라인(WL0)은 상기 메모리 셀들(MC00, MC01, MC10 ..., MC0m-1, MC1m-1, MC0m, MC1m)을 따라 행의 방향으로 신장한다. 상기 비트 라인들(BL0, BL1, ..., BLm-1, BLm)은 상기 워드 라인(WL0)과 교차되도록 상기 메모리 셀들(MC00, MC01, MC10 ..., MC0m-1, MC1m-1, MC0m, MC1m)을 따라 열의 방향으로 신장한다. 상기 각 메모리 셀(MC00, MC01, MC10 ..., MC0m-1, MC1m-1, MC0m, MC1m)은 상기 워드 라인(WL0)에 연결되는 제어 게이트와 대응되는 비트 라인(BL0, BL1, ..., BLm-1, BLm)에 연결되는 드레인 및 공통 소오스 라인(GSL)에 연결되는 소오스를 가진다.
이하, 도 5 내지 도 7을 참조하여, 본 발명의 제 1, 제 2 및 제 3 실시예들에 따른 플래시 메모리 장치의 메모리 셀 어레이들에 대해 상세히 설명된다.
다시, 도 5 내지 도 7을 참조하면, 본 발명의 제 1 실시예에 따른 플래시 메모리 장치의 메모리 셀 어레이는 하나의 워드 라인(WL0)과 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm)에 연결된 복수 개의 메모리 셀들(MC00, MC01, ..., MC0m-1, MCm)을 포함한다. 상기 각 메모리 셀(MC00, MC01, ..., MC0m-1, MCm)은 하나의 워드 라인(WL0)과 하나의 비트 라인(BL)에 연결된 구조를 가짐으로써, 프로그램 동작 및 독출 동작 동안에 발생되는 드레인 턴-온 현상이 방지된다.
예를 들어, 상기 메모리 셀 어레이의 메모리 셀(MC00) 이 프로그램된다고 가정하면, 워드 라인(WL0)으로는 프로그램 전압(Vpgm)이 인가되고 그리고 선택된 비트 라인(BL0)으로는 소정의 전압 레벨(예를 들어, 약 5V)을 가지는 전압이 인가된다. 이때, 상기 메모리 셀(MC00)이 연결된 비트 라인(BL0)에 연결된 다른 메모리 셀이 없기 때문에, 메모리 셀(MC)의 드레인 턴-온 현상이 발생되지 않아, 비트 라인(BL0)의 전압 레벨은 강화되지 않고 유지되어, 상기 메모리 셀(MC00)은 정상적으로 프로그램된다.
본 발명의 제 2 실시예에 따른 플래시 메모리 장치의 메모리 셀 어레이는 하나의 워드 라인(WL0)과 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm) 및 복수 개의 메모리 셀들(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)을 포함한다. 상기 각 메모리 셀(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)은 하나의 워드 라인(WL0)에 연결되고, 하나의 비트 라인(BL)에 다수의 메모리 셀들이 연결된 구조를 가짐으로써, 프로그램 동작 및 독출 동작 동안에 발생되는 소프트 프로그램 현상에 의한 센싱 마진 감소가 방지된다.
상기 메모리 셀 어레이의 상기 메모리 셀들(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)은 각각 하나의 워드 라인(WL)과 하나의 비트 라인(BL)에 다수의 메모리 셀들(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)이 연결된 구조를 가진다. 상기한 바와 같은 구조적 특징에 의해, 1 비트의 데이터를 저장하기 위해서는 하나의 비트 라인(BL)에 연결된 모든 메모리 셀들로 동시에 프로그램되고 그리고 독출 동작을 위해서는 하나의 비트 라인에 연결된 모든 메모리 셀들에 동시에 저장된 1 비트의 데이터가 독출된다.
예를 들어, 하나의 비트 라인(BL0)에 연결된 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n) 중 하나(MC00)가 소프트 프로그램되어 있다고 가정하면, 독출 동작시, 나머지 메모리 셀들(MC01, ..., MCn-1, MCn)이 병렬의 형태로 구성되어 있으므로 소프트 프로그램에 의한 센싱 오류가 방지된다. 또한, 상기 메모리 셀 어레이 구조를 가지는 노어 플래시 메모리 장치는 상기 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)이 병렬의 형태를 가짐으로 인해서 향상된 센싱 속도를 가질 수 있다. 그리고, 상기 독출 동작시, 센싱 마진을 위해 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)의 게이트에 전원 전압 보다 높은 부스팅 전압 즉, 독출 전압(예를 들어, 약 4.5V)을 인가하지 않아도 되므로, 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)에 가해지는 스트레스(stress)를 줄임으로써, 소프트 프로그램 현상이 방지된다.
본 발명의 제 3 실시예에 따른 플래시 메모리 장치의 메모리 셀 어레이는 하나의 워드 라인(WL0)과 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm) 및 복수 개의 메모리 셀들(MC00, MC01, MC10 ..., MC0m, MC1m)을 포함한다. 상기 각 메모리 셀(MC00, MC01, MC10 ..., MC0m, MC1m)은 하나의 워드 라인(WL0)에 연결되고, 하나의 비트 라인(BL)에 두 개의 메모리 셀들이 연결된 구조를 가짐으로써, 프로그램 동작 및 독출 동작 동안에 발생되는 드레인 턴-온 현상이 방지된다.
상기 메모리 셀 어레이의 상기 메모리 셀들(MC00, MC01, MC10 ..., MC0m, MC1m)은 각각 하나의 워드 라인(WL)과 하나의 비트 라인(BL)에 다수의 메모리 셀들(MC00, MC01, MC10 ..., MC0nm-1, MCn-1m, MCnm)이 연결된 구조를 가진다. 상기한 바와 같은 구조적 특징에 의해, 1 비트의 데이터를 저장하기 위해서는 하나의 비트 라인(BL)에 연결된 두 개의 메모리 셀들로 동시에 프로그램되고 그리고 독출 동작을 위해서는 하나의 비트 라인에 연결된 두 개의 메모리 셀들에 동시에 저장된 1 비트의 데이터가 독출된다.
상기한 바와 같은, 본 발명의 제 1, 제 2 및 제 3 실시예들에 따른 플래시 메모리 장치의 메모리 셀 어레이들은 메인 메모리 셀 어레이로서 뿐만 아니라, 다양한 용도에 사용된다. 그중 대표적인 것이 플래시 메모리 장치의 섹터 프로택트/언프로택트 정보를 담는 수단과 상기한 퓨징 정보 즉, 리페어 정보를 담는 리페어 수단이다. 이러한 수단들은 메인 메모리 셀 어레이보다 매우 작은 크기를 가지며, 독출 동작 횟수가 빈번하므로, 상기 수단들이 본 발명에 따른 메모리 셀 어레이들의 구조를 가진다면, 플래시 메모리 장치의 신뢰성 및 수명이 더욱 더 향상될 수 있다.
이상에서, 본 발명에 따른 플래시 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 소프트 프로그램 및 드레인 턴-온 형상이 방지됨으로써, 플래시 메모리 장치의 신뢰성 및 수명이 향상된다.

Claims (2)

  1. 복수 개의 플래시 메모리 셀들을 가지는 메인 메모리 셀 어레이 및;
    상기 메인 메모리 셀 어레이의 메모리 셀들에 대한 프로택트/언프로택트 정보와 리페어 정보 중 하나의 정보를 저장하는 정보 저장 수단을 포함하고,
    상기 정보 저장 수단은,
    행의 방향을 따라 신장하는 하나의 워드 라인과,
    상기 워드 라인과 교차되도록 열의 방향을 따라 신장하는 복수 개의 비트 라인들 및,
    각각 상기 워드 라인과 대응되는 상기 비트 라인에 연결되며, 상기 정보를 저장하는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이를 포함하는 플래시 메모리 장치.
  2. 복수 개의 플래시 메모리 셀들을 가지는 메인 메모리 셀 어레이 및;
    상기 메인 메모리 셀 어레이의 메모리 셀들에 대한 프로택트/언프로택트 정보와 리페어 정보 중 하나의 정보를 저장하는 정보 저장 수단을 포함하고,
    상기 정보 저장 수단은,
    행의 방향을 따라 신장하는 하나의 워드 라인과,
    상기 워드 라인과 교차되도록 열의 방향을 따라 신장하는 복수 개의 비트 라인들 및,
    상기 워드 라인에 연결되고, 상기 각 비트 라인에 연결되는 복수 개의 메모리 셀들로 구성된 복수 개의 메모리 셀 그룹을 가지는 메모리 셀 어레이를 포함하는 플래시 메모리 장치.
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