JP4982173B2

JP4982173B2 - 半導体記憶装置

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Publication number: JP4982173B2
Application number: JP2006352816A
Authority: JP
Inventors: 宏行永嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-12-27
Filing date: 2006-12-27
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Description

本発明は、半導体記憶装置に関するもので、たとえば、不良カラムのリダンダンシ（ＲＤ）置き換えを、ＢＩＳＴ（ビルトイン・セルフテスト）を用いて行う、ＮＡＮＤ型フラッシュメモリに関する。

現在、ＮＡＮＤ型フラッシュメモリにおいては、ＢＩＳＴによって、不良カラムのＲＤセルアレイへの置き換えが可能となっている（たとえば、特許文献１参照）。これにより、たくさんのデバイスでの同時測定が可能となり、テスト時間の短縮およびテストコストの削減に寄与している。

しかしながら、不良カラムの端のビット線（ＢＬ）が不良した場合、その隣接カラムのＲＤ置き換えはマニュアルにより行う必要があった。これは、カラムの端のＢＬがオープンしている場合、隣接カラムのリード時のセンスに悪影響を及ばすためである。そのため、現状では、カラムの端のＢＬがオープンしているかどうかを、テスタの入出力（Ｉ／Ｏ）によりチェックする。もし、端のＢＬがオープンしていたら、そのオープンしている側の隣接カラムを、テスタを用いてマニュアルによりＲＤセルアレイで置き換える。このため、たくさんのデバイスを同時に測定することができず、また、高機能のテスタを用いなければならないので、テスト時間の延長およびコストアップを招くという問題があった。
特開２００２−２６９９９７号公報

本発明は、上記の問題点を解決すべくなされたもので、隣接カラムのリダンダンシ置き換えを自動化でき、テスト時間の短縮およびテストコストの削減が可能な半導体記憶装置を提供することを目的としている。

本実施形態によれば、複数のメモリセル、それぞれ前記複数のメモリセルが接続される複数のビット線、及びそれぞれ前記複数のビット線が接続される複数のカラムを含むメモリセルアレイと、複数のリダンダンシセルを含み、前記メモリセルアレイの前記複数のカラムの中の不良カラムを置き換えるためのリダンダンシセルアレイと、前記メモリセルアレイの不良カラムにおける端の不良ビット線を検出する検出回路と、前記メモリセルアレイの不良カラムを前記リダンダンシセルアレイで置き換えるとともに、前記検出回路によって検出された前記不良ビット線側の、前記不良カラムに隣接する隣接カラムを前記リダンダンシセルアレイで置き換える置き換え回路とを具備し、ＢＩＳＴ機能を用いて、前記不良ビット線の検出、前記不良カラムの前記リダンダンシセルアレイへの置き換え、前記隣接カラムの前記リダンダンシセルアレイへの置き換えを行う半導体記憶装置が提供される。

上記の構成により、隣接カラムのリダンダンシ置き換えを自動化でき、テスト時間の短縮およびテストコストの削減が可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体記憶装置の構成例を示すものである。なお、ここでは、不揮発性の半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に説明する。

図１に示すように、このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ部１０、カラム制御回路２０、ロウ制御回路３０、データ入出力バッファ４０、コマンド・インターフェイス５０、および、ステートマシン６０などを有して構成されている。メモリセルアレイ部１０は、たとえばマトリクス状に配置された複数のセルを有している。また、メモリセルアレイ部１０は、メインのメモリセルアレイ（プライムセルアレイ）と、セルに不良があった場合に置き換えるためのリダンダンシ（ＲＤ）セルアレイとを備えている。

カラム制御回路２０は、ステートマシン６０によって制御され、カラムアドレス信号をデコードしてカラムアドレスデコード信号を得、そのカラムアドレスデコード信号にもとづいて、メモリセルアレイ部１０におけるカラム選択線の選択動作を行うものである。また、ステートマシン６０の制御のもと、ＢＩＳＴにより、不良カラムのＲＤ置き換え、および、不良カラムの端のビット線（ＢＬ）が不良した場合に、その隣接カラムのＲＤ置き換えなどを行うための、不良検出回路２１、カラムＲＤ置き換え回路２２、カラムＲＤ切り離し回路２３などを備えている。

ロウ制御回路３０は、ステートマシン６０によって制御され、ロウアドレス信号をデコードしてロウアドレスデコード信号を得、そのロウアドレスデコード信号にもとづいて、メモリセルアレイ部１０におけるロウ選択線の選択動作を行うものである。

データ入出力バッファ４０は、外部入出力（Ｉ／Ｏ）線を介してやり取りされる、メモリセルアレイ部１０から読み出したリードデータ、および、メモリセルアレイ部１０に書き込むためのライトデータを保持するものである。また、このデータ入出力バッファ４０は、外部（たとえば、簡易テスタ）より外部Ｉ／Ｏ線を介して供給されるテストコマンドを取り込んで、コマンド・インターフェイス５０に出力するように構成されている。データ入出力バッファ４０は、ステートマシン６０からの指示にしたがって動作する。

コマンド・インターフェイス５０は、データ入出力バッファ４０より供給されるテストコマンドを、外部制御信号にしたがってステートマシン６０に出力するとともに、ステートマシン６０からの制御信号を外部に出力するものである。

ステートマシン６０は、各部（たとえば、カラム制御回路２０、ロウ制御回路３０、データ入出力バッファ４０およびコマンド・インターフェイス５０）を制御するもので、特に、コマンド・インターフェイス５０からのテストコマンドにしたがって、カラム制御回路２０に対し、シーケンス制御によりＢＩＳＴの実行を指示するようになっている。

本実施形態においては、このような構成を有する複数のデバイス（ＮＡＮＤ型フラッシュメモリチップ）が、同一ウェーハ上に一括して形成される。そして、これら複数のデバイスに対して、簡易テスタによるＢＩＳＴを用いた測定が同時に行われる。

図２は、上記したメモリセルアレイ部１０の構成例を示すものである。ここでは、メモリセルアレイを例に説明する（リダンダンシセルアレイは、メモリセルアレイとほぼ同様の構成のため、詳しい説明は割愛する）。

メモリセルアレイ１０Ａには、複数のカラム（メインカラム）Ｎ，Ｎ＋１，…が設けられている。各メインカラムＮ，Ｎ＋１，…には、それぞれ、複数（たとえば、８個）のセンスアンプＳ／Ａが用意されている。各センスアンプＳ／Ａには、それぞれ、セレクトトランジスタＳＴａ，ＳＴｂを介して、対のビット線ＢＬＥ（イーブン）０〜７，ＢＬＯ（オット）０〜７が接続されている。セレクトトランジスタＳＴａ，ＳＴｂの各ゲートには、それぞれ、ロウ選択線ＢＬＳＥ，ＢＬＳＯが接続されている。

対のビット線ＢＬＥ０〜７，ＢＬＯ０〜７には、それぞれ、バイアストランジスタＢＴａ，ＢＴｂを介して、制御電圧ＢＬＣＲＬ（ＶＳＳ）が与えられるようになっている。バイアストランジスタＢＴａ，ＢＴｂの各ゲートには、それぞれ、バイアス選択線ＢＩＡＳＥ，ＢＩＡＳＯが接続されている。

また、対のビット線ＢＬＥ０〜７，ＢＬＯ０〜７には、それぞれ、複数のメモリセルブロックＢＬＫが接続されている。各メモリセルブロックＢＬＫは、それぞれ、複数のメモリセルＭＣを有している。各メモリセルＭＣは、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、このフローティングゲート上にゲート間絶縁膜を介して形成されたコントロールゲート（ワード線）とを有する、積層ゲート構造を備えるＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成されている。また、各メモリセルブロックＢＬＫにおける、列方向に隣接するメモリセルＭＣは相互にドレイン領域またはソース領域を共有している。

ここで、ＢＩＳＴにおける、通常（既存）のビット線テスト（ＢＬＴｅｓｔ）の方法について簡単に説明する。

図３は、ビット線テストのシーケンスを示すものである。図３に示すように、ビット線テストでは、リダンダンシセルアレイのＲＤカラムのチェック（ＲＤｃｏｌｕｍｎｃｈｅｃｋ）とメモリセルアレイ１０ＡのメインカラムＮ，Ｎ＋１，…のチェック（ｍａｉｎｃｏｌｕｍｎｃｈｅａｋ）とが、この順番で行われる。各チェックの中で、それぞれ、ビット線のオープンテストとショートテストとがカラムごとに繰り返され、その都度、不良カラム（Ｂａｄｃｏｌｕｍｎ）の検出とＲＤ置き換えとが行われる。

図２を参照して、オープンテストの方法について具体的に説明する。ここでは、メインカラムＮ，Ｎ＋１，…の、各ビット線ＢＬＯ０〜ＢＬＯ７がオープンしているかどうかをテストする場合について説明する。たとえば、メモリセルアレイ１０ＡのメインカラムＮの、各ビット線ＢＬＯ０〜ＢＬＯ７がオープンしているかどうかをテストする場合、まず、メインカラムＮのアドレスデータ（カラムアドレス）をカラムアドレスレジスタにセットし、メインカラムＮを選択する。この状態で、セレクトトランジスタＳＴａを非選択（ＢＬＳＥ＝“Ｌ（Ｌｏｗ）”）状態、セレクトトランジスタＳＴｂを選択（ＢＬＳＯ＝“Ｈ（Ｈｉｇｈ）”）状態にする。そして、センスアンプＳ／Ａから一番遠いメモリセルブロックＢＬＫをそれぞれ選択（データはあらかじめ消去しておく）し、リード動作を行う。なお、非選択状態のセルトランジスタＳＴａにそれぞれつながるビット線ＢＬＥ０〜ＢＬＥ７には、各バイアストランジスタＢＴａを介して（バイアス選択線ＢＩＡＳＥ＝“Ｈ”，ＢＩＡＳＯ＝“Ｌ”）、制御電圧ＢＬＣＲＬ（ＶＳＳ）が与えられる。

上記リード動作において、各ビット線ＢＬＯ０〜ＢＬＯ７が正常ならば、各センスアンプＳ／Ａから各ビット線ＢＬＯ０〜ＢＬＯ７に充電された電位がメモリセルＭＣを介して放電され、各センスアンプＳ／Ａより得られる読み出し結果はすべて“１（ＰＡＳＳ）”となる。しかし、ビット線ＢＬＯ０〜ＢＬＯ７がオープンしている場合（この例では、図中に×印で示すビット線ＢＬＯ７がオープン）、対応するセンスアンプＳ／Ａからビット線ＢＬＯ７に充電された電位がメモリセルＭＣを介して放電されず、そのセンスアンプＳ／Ａより得られる読み出し結果のみが“０（ＦＡＩＬ）”となる。

同様にして、メモリセルアレイ１０ＡのメインカラムＮの、各ビット線ＢＬＥ０〜ＢＬＥ７がオープンしているかどうかをテストする場合には、メインカラムＮを選択した状態において、セレクトトランジスタＳＴａを選択（ＢＬＳＥ＝“Ｈ”）状態、セレクトトランジスタＳＴｂを非選択（ＢＬＳＯ＝“Ｌ”）状態にする。そして、センスアンプＳ／Ａから一番遠いメモリセルブロックＢＬＫをそれぞれ選択（データはあらかじめ消去しておく）し、リード動作を行う。なお、非選択状態のセルトランジスタＳＴｂにそれぞれつながるビット線ＢＬＯ０〜ＢＬＯ７には、各バイアストランジスタＢＴｂを介して（バイアス選択線ＢＩＡＳＥ＝“Ｌ”，ＢＩＡＳＯ＝“Ｈ”）、制御電圧ＢＬＣＲＬ（ＶＳＳ）が与えられる。

このようにして得られる読み出し結果をもとに、ビット線ＢＬＥ０〜７，ＢＬＯ０〜７のオープンの有／無をチェックすることにより、各メインカラムＮ，Ｎ＋１，…の不良を検出する（リダンダンシセルアレイについても同様）。

また、本実施形態においては、各メインカラムＮ，Ｎ＋１，…の、端のビット線ＢＬＥ０，ＢＬＯ７のオープンの有／無をチェックすることにより、不良カラムにおける端の不良ビット線を検出するようになっている（リダンダンシセルアレイについても同様）。

図４は、上記したカラム制御回路２０に設けられた、不良検出回路２１の構成例を示すものである。この不良検出回路２１は、ビット線テストによる不良カラムおよび不良カラムにおける端の不良ビット線を検出するためのもので、たとえば、期待値格納レジスタ（Ｒｅｇ．０〜Ｒｅｇ．７）２１ａ-0〜２１ａ-7、期待値比較回路２１ｂ-0〜２１ｂ-7、不良カラム検出回路２１ｃ、および、端ＢＬＰａｓｓ／Ｆａｉｌ検知回路２１ｄを有して構成されている。

期待値格納レジスタ２１ａ-0〜２１ａ-7は、カラムごとに各センスアンプＳ／Ａより得られる読み出し結果から、各ビット線ＢＬＥ０〜７，ＢＬＯ０〜７のオープンの有／無をチェックするための期待値（ＥｘｐｅｃｔｅｄＶａｌｕｅ）を格納するもので、それぞれ、期待値として“ＦＦ”が格納されている。

期待値比較回路２１ｂ-0〜２１ｂ-7は排他的論理和回路からなり、一方の入力端には、期待値格納レジスタ２１ａ-0〜２１ａ-7からの期待値がそれぞれ供給される。期待値比較回路２１ｂ-0〜２１ｂ-7の他方の入力端には、それぞれ、各センスアンプＳ／Ａより得られる読み出し結果がＩＯデータＩＯ０〜ＩＯ７として供給されるようになっている。

不良カラム検出回路２１ｃは論理積回路からなり、各期待値比較回路２１ｂ-0〜２１ｂ-7の出力をもとに、ビット線ＢＬＥ０〜７，ＢＬＯ０〜７のオープンの有／無をチェックすることによって、不良カラムかどうかを検出するものである。

端ＢＬＰａｓｓ／Ｆａｉｌ検知回路２１ｄは排他的論理和回路からなり、期待値比較回路２１ｂ-0〜２１ｂ-7のうち、期待値比較回路２１ｂ-0，２１ｂ-7の各出力をもとに、端のビット線ＢＬＥ０，ＢＬＯ７のオープンの有／無をチェックすることによって、不良カラムにおける端の不良ビット線を検知するものである。

なお、端のビット線のオープンの有／無をチェックする際においては、期待値比較回路２１ｂ-0，２１ｂ-7の各出力をチェックすることにより、不良カラムの、どちら側の端のビット線がオープンしているのかを検知できる。

また、オープンしている端のビット線がイーブン（ＢＬＥ）か、または、オット（ＢＬＯ）かを判別するようにした場合には、ビット線の配置に影響されることなく、どちら側の端のビット線がオープンしているのかを正確に検知できるようになる。すなわち、レイアウトの都合によって、ビット線ＢＬＥ，ＢＬＯの配置が逆になっているカラムについても、どちら側の端のビット線がオープンしているのかを正確に検知できる。

不良検出回路２１を、上記したような構成とした場合、不良カラム検出回路２１ｃの出力にもとづいて不良カラムのＲＤ置き換えが行われる。たとえば図２に示したように、メインカラムＮのビット線ＢＬＯ０〜ＢＬＯ７をオープンテストした場合に、すべてのビット線ＢＬＯ０〜ＢＬＯ７が正常ならば、各期待値比較回路２１ｂ-0〜２１ｂ-7からは“１”が出力されるので、不良カラム検出回路２１ｃの出力は“ＦＦ”となる。つまり、各センスアンプＳ／Ａからの読み出し結果（ＩＯデータＩＯ０〜ＩＯ７）と期待値とがすべて一致した場合は、オープンしているビット線はなく、不良カラム検出回路２１ｃの出力は“Ｈ（ＰＡＳＳ）”となる。これに対し、１つでも一致しなかった場合は、不良ビット線（図２の例では、ビット線ＢＬＯ７）があり、不良カラム検出回路２１ｃの出力は“Ｌ（ＦＡＩＬ）”となる。

また、端ＢＬＰａｓｓ／Ｆａｉｌ検知回路２１ｄの出力にもとづいて、不良カラムに隣接する、隣接カラムのＲＤ置き換えが行われる。たとえば図２に示したように、メインカラムＮのビット線ＢＬＯ０〜ＢＬＯ７をオープンテストした場合に、端のビット線ＢＬＯ７がオープンしていなければ、期待値比較回路２１ｂ-0からは“１”が出力されるので、端ＢＬＰａｓｓ／Ｆａｉｌ検知回路２１ｄの出力は“Ｈ（ＰＡＳＳ）”となる。これに対し、端のビット線ＢＬＯ７がオープンしているならば、期待値比較回路２１ｂ-0からは“０”が出力されるので、端ＢＬＰａｓｓ／Ｆａｉｌ検知回路２１ｄの出力は“Ｌ（ＦＡＩＬ）”となる。

このようなチェック（オープンテスト／ショートテスト）を、ビット線ＢＬＥ０〜７，ＢＬＯ０〜７ごとに繰り返し、すべてのカラムについて、いずれかのテストによる不良（ＦＡＩＬ）を検出することによって、カラムＲＤ置き換え回路２２による、不良カラムのＲＤ置き換え、および、不良カラムの隣接カラムのＲＤ置き換えが行われる。

図５は、上記したカラム制御回路２０に設けられた、カラムＲＤ置き換え回路２２の構成例を示すものである。このカラムＲＤ置き換え回路２２は複数のカラムＲＤレジスタ２２ａからなり、各カラムＲＤレジスタ２２ａにカラムアドレスレジスタからの不良カラムのアドレスデータを格納することで、対応するＲＤカラムによる不良カラムのＲＤ置き換えを行うようになっている。

カラムＲＤレジスタ２２ａは、それぞれ、不良カラムのアドレスデータ（たとえば、１２ビット）を格納するためのエリアＡ０〜Ａ１１と、インデックスフラグ（たとえば、１ビット）を格納するためのエリアＩＮＤＥＸとを有している。インデックスフラグは、そのカラムＲＤレジスタ２２ａが有効か否かを示すもので、エリアＡ０〜Ａ１１にアドレスデータが格納されると“Ｈ”になる。

なお、カラムＲＤレジスタ２２ａは、対応するＲＤカラムが不良（不良ＲＤカラム）になると、インデックスフラグが“Ｈ”となり、エリアＡ０〜Ａ１１のすべてに“１（Ａｌｌ１）”が格納される。

図６は、上記したカラム制御回路２０に設けられた、カラムＲＤ切り離し回路２３の構成例を示すものである。このカラムＲＤ切り離し回路２３は、不良検出回路２１の期待値比較回路２１ｂ-0〜２１ｂ-7と各カラムのセンスアンプＳ／Ａとの間に設けられ、不良ＲＤカラムを電気的に切り離す、つまり、不良ＲＤカラムへのアクセスを禁止することによって、他のテストでの、不良カラムのチェックに不良ＲＤカラムが影響しないようにするためのものである。

カラムＲＤ切り離し回路２３は、たとえば、Ｎ型ＭＯＳトランジスタ２３ａ、インバータ回路２３ｂ，２３ｃ、Ｐ型ＭＯＳトランジスタ２３ｄのほか、図示していないカラムＲＤカウンタ回路およびＳ／Ａアイソレーションフラグ格納用ラッチ回路などを有して構成されている。このカラムＲＤ切り離し回路２３は、ラッチ回路にＳ／Ａアイソレーションフラグをセットすることにより、Ｐ型ＭＯＳトランジスタ２３ｄをオフさせる。こうして、対応するカラムのすべてのセンスアンプＳ／Ａを、期待値比較回路２１ｂ-0〜２１ｂ-7から切り離す。

図７は、上記したカラムＲＤ切り離し回路２３の、Ｓ／Ａアイソレーションフラグのセット動作を説明するために示すものである。たとえば、カラムＲＤカウンタ回路をリセットした状態において（ステップＳＴ０１）、カラムＲＤレジスタ２２ａに格納された不良カラムのアドレスデータが出力される（ステップＳＴ０２）。すると、Ｓ／Ａアイソレーションフラグ格納用ラッチ回路に、Ｓ／Ａアイソレーションフラグ“Ｈ”がセットされる（ステップＳＴ０３）。

他にも、不良カラムのアドレスデータを格納したカラムＲＤレジスタ２２ａがあれば（ステップＳＴ０４）、カラムＲＤカウンタ回路のカウント値をインクリメントした後（ステップＳＴ０５）、上記したステップＳＴ０２以降の処理を繰り返す。

一方、上記ステップＳＴ０４において、他に、不良カラムのアドレスデータを格納したカラムＲＤレジスタ２２ａがなければ、処理はそのまま終了する。そして、ラッチ回路にセットされたフラグにしたがって、上記した不良ＲＤカラムの切り離しが行われる。

次に、上記した構成のＮＡＮＤ型フラッシュメモリにおいて、不良カラムのＲＤ置き換えにかかる動作について説明する。

図８は、不良カラムのＲＤ置き換えについて説明するために示すものである。たとえば、メモリセルアレイ部１０に対し、リダンダンシセルアレイ，メモリセルアレイ１０Ａの順に上記したオープンテストを行うことで、各センスアンプＳ／Ａには、各カラムのビット線ＢＬＥ０〜７，ＢＬＯ０〜７のデータが蓄えられている。この状態において、イニシャルカラムを選択（選択カラムのアドレスデータをカラムアドレスレジスタにセット）し、カラムＲＤ置き換え回路２２を動作させる。

すると、カラムＲＤ置き換え回路２２は、まず、ステータスのリセットおよびカラムＲＤレジスタの初期化といった初期化動作を行う（状態１／ｂｃｏｌ＿ｉｎｉｔ）。

次いで、選択カラムのデータ読み出し（選択カラムの各センスアンプＳ／ＡからのＩＯデータＩＯ０〜７の読み出し）を行う（状態２／ｂｃｏｌ＿ｃｓｌ）。

次いで、読み出し結果（ＩＯデータＩＯ０〜７）と期待値格納レジスタ２１ａ-0〜２１ａ-7内の期待値とを、期待値比較回路２１ｂ-0〜２１ｂ-7により比較する（状態３／ｂｃｏｌ＿ｃｈｋ）。

そして、不良カラム検出回路２１ｃの出力が“Ｌ（ＦＡＩＬ）”、つまり選択カラムの不良が検出されると、そのアドレスデータがカラムアドレスレジスタからカラムＲＤレジスタに転送されて、不良カラムのＲＤ置き換えが行われる（状態４／ｂｃｏｌ＿ｓｅｔ）。その後、状態５へ移行する。

一方、不良カラム検出回路２１ｃの出力が“Ｈ（ＰＡＳＳ）”、つまり選択カラムの不良が検出されなければ、カラムアドレスレジスタ内の選択カラムのアドレスデータをインクリメント（状態５／ｂｃｏｌ＿ｃａｉｎｃ）した後、状態２に移行し、次のカラムについて同様の処理が行われる。

こうして、上記した動作を繰り返すことによって、すべてのカラムについて、不良カラムのＲＤ置き換えが行われる。

図９は、隣接カラムのＲＤ置き換えを含んだ、オープンテスト時の不良カラムのＲＤ置き換えについて説明するために示すものである。ここでは、たとえば図２に示したように、メモリセルアレイ１０Ａの、メインカラムＮのビット線ＢＬＯ７にオープンがあると仮定した場合について説明する。

上述したように、メインカラムＮのビット線ＢＬＯ７にオープンがある場合、そのメインカラムＮのＲＤ置き換えが行われる。さらに、フローティング状態のビット線ＢＬＯ７の影響による、これに隣接するメインカラム（隣接カラム）Ｎ＋１でのミスセンスを防ぐために、隣接カラムＮ＋１のＲＤ置き換えを行う。

すなわち、各センスアンプＳ／Ａに、各カラムのビット線ＢＬＥ０〜７，ＢＬＯ０〜７のデータが蓄えられている状態において、イニシャルカラムを選択し、カラムＲＤ置き換え回路２２を動作させる。

次いで、選択カラムのデータ読み出しを行う（状態２／ｂｃｏｌ＿ｃｓｌ）。

そして、不良カラム検出回路２１ｃの出力が“Ｈ”、つまり選択カラムの不良が検出されなければ、状態７に移行する。

一方、不良カラム検出回路２１ｃの出力が“Ｌ”ならば、そのアドレスデータがカラムアドレスレジスタからカラムＲＤレジスタに転送されて、不良カラムのＲＤ置き換えが行われる（状態４／ｂｃｏｌ＿ｓｅｔ）。

不良カラムのＲＤ置き換えを行った後において、端ＢＬＰａｓｓ／Ｆａｉｌ検知回路２１ｄの出力が“Ｌ（ＦＡＩＬ）”ならば、本体のカラムアドレスを隣接カラムアドレスへセットする。（状態５／ｂｃｏｌ＿ｎｅｘｔｃｏｌｓｅｔ）。その後、状態３へ移行する。

その後、状態３／ｂｃｏｌ＿ｃｈｋで、再び、不良カラム検出回路２１ｃの出力“Ｌ”が検出され、状態４／ｂｃｏｌ＿ｓｅｔへ遷移し、隣接カラムのＲＤ置き換えが行われる。

つまり、選択カラムがメインカラムＮの場合、このメインカラムＮのＲＤ置き換えが行われるとともに、オープンしているビット線ＢＬＯ７側に隣接するメインカラムＮ＋１のＲＤ置き換えが行われる。

ただし、たとえ不良カラム検出回路２１ｃの出力が“Ｌ”であっても、その選択カラムが既にＲＤ置き換えされている場合には、ここでの不良カラムのＲＤ置き換えは行わない（状態６／ｂｃｏｌ＿ｎｅｘｔｃｏｌｒｓｔへ）。すなわち、隣接カラムのＲＤ置き換えを含んだ、不良カラムのＲＤ置き換えを行うようにした場合、別のカラムを選択カラムとする不良カラムのＲＤ置き換えにおいて、今回の選択カラムが隣接カラムとして既にＲＤ置き換えされている場合があり、この場合には、仮に不良カラムであってもＲＤ置き換えは行わない。これにより、ＲＤカラムの無駄な使用を抑えることが可能となる。

次に、隣接カラムをＲＤ置き換え後、本体のカラムアドレスは隣接カラムのアドレスにいるので、元のカラムアドレスへ戻る（状態６／ｂｃｏｌ＿ｎｅｘｔｃｏｌｒｓｔ）。

これで、不良カラムと隣接カラムのＲＤ置き換えが終了し、次のカラムのチェックを行う（状態７／ｂｃｏｌ＿ｃａｉｎｃへ）。

上記のように行うことで、これまでのカラムＲＤ置き換えの回路を大幅変更せずに動作可能となる。

また、隣接カラムが存在しない場合、つまり１ｓｔＣｏｌｕｍｎ，ＬａｓｔＣｏｌｕｍｎのように片方に隣接カラムを持たない端のカラムについては、隣接カラムが存在しない側の端のビット線（たとえば、メインカラムＮのビット線ＢＬＥ０）がオープンしている場合に限って、隣接カラムのＲＤ置き換えの対象外とする（状態７／ｂｃｏｌ＿ｃａｉｎｃへ）。

同様に、シャントなどの配線が存在するようなデバイスにおいては、その配線に隣接するカラム間での端の不良ビット線によるミスセンスの影響が小さいので、配線に隣接する側の端のビット線がオープンしている場合に限って、隣接カラムのＲＤ置き換えの対象外とすることができる（状態７／ｂｃｏｌ＿ｃａｉｎｃへ）。この場合も、ＲＤカラムの無駄な使用を抑えることが可能である。また、ビット線の配線間距離が十分に広いカラム間については、隣接カラムのＲＤ置き換えをする必要がない。よって、この場合も、ＲＤカラムの無駄な使用を抑えるために、ＲＤ置き換えの対象外とするのがよい（状態７／ｂｃｏｌ＿ｃａｉｎｃへ）。

状態６では、隣接カラムのアドレスデータをリセットし、状態７へ移行する。

状態７では、カラムアドレスレジスタ内の選択カラムのアドレスデータをインクリメントした後、状態２に移行し、次のカラムについて同様の処理が行われる。この場合、次のカラムが既にＲＤ置き換えされている場合には、その次のカラムについて同様の処理が行われるようにしてもよい。

こうして、上記した動作を繰り返すことによって、すべてのカラムについて、不良カラムのＲＤ置き換えが行われるとともに、選択カラムの端のビット線がオープンしている場合には、オープンしているビット線側に存在する隣接カラムのＲＤ置き換えが行われる。

上記したように、選択カラムに対して、セルフテスト的（自動的）に不良カラムをＲＤカラムにより置き換えるとともに、その不良カラムの端のビット線が不良している場合には、不良ビット線側の隣接カラムもＲＤカラムにより自動的に置き換えるようにしている。すなわち、隣接カラムのＲＤ置き換えを含んだ不良カラムのＲＤ置き換えを、ＢＩＳＴ機能としてデバイスに搭載するようにしている。これにより、高機能のテスタなどを用いることなく、複数のデバイスを同時に測定できるようになる。したがって、隣接カラムのＲＤ置き換えを自動化でき、テスト時間の短縮およびテストコストの削減が可能となるものである。

なお、カラムの端のビット線がオープンしている場合に限らず、レイアウト（ビット線の配線間距離など）によっては、端のビット線以外の、隣接カラムに影響するビット線のオープンに応じて隣接カラムのＲＤ置き換えを行うようにすることも可能である。

［第２の実施形態］
図１０は、本発明の第２の実施形態にしたがった、半導体記憶装置でのオープンテスト時の不良ＲＤカラムの切り離しについて説明するために示すものである。ここでは、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリ（図１〜参照）を例に、ＲＤカラムに対するビット線テスト（オープンテスト）時の、隣接カラム切り離し（不良ＲＤカラムは置き換えではなく、切り離す）を含んだ、不良ＲＤカラムの切り離しについて説明する。なお、ＲＤカラムに対するオープンテストは、第１の実施形態で示した、メインカラムに対するオープンテストと同様である。また、すべてのＲＤカラムについて、既に、不良ＲＤカラムの切り離しが行われるとともに、選択ＲＤカラムの端のビット線がオープンしている場合には、オープンしているビット線側に存在する隣接ＲＤカラムの切り離しが行われているものと仮定して説明する。

すなわち、リダンダンシセルアレイのＲＤカラムのチェック（ＲＤｃｏｌｕｍｎｃｈｅｃｋ）において、各センスアンプＳ／Ａに、各ＲＤカラムのビット線ＢＬＥ０〜７，ＢＬＯ０〜７のデータが蓄えられているとする。この状態において、カラムＲＤ置き換え回路２２を動作させる。

次いで、イニシャルＲＤカラムを選択（選択ＲＤカラムのアドレスデータをカラムＲＤレジスタにセット）し、選択ＲＤカラムのデータ読み出し（選択ＲＤカラムの各センスアンプＳ／ＡからのＩＯデータＩＯ０〜７の読み出し）を行う（状態２／ｂｃｏｌ＿ｃｓｌ）。

そして、不良カラム検出回路２１ｃの出力が“Ｈ（ＰＡＳＳ）”、つまり選択ＲＤカラムの不良が検出されなければ、状態７（ｂｃｏｌ＿ｃａｉｎｃ）に移行する。

一方、不良カラム検出回路２１ｃの出力が“Ｌ（ＦＡＩＬ）”ならば、その選択ＲＤカラムを切り離した後（状態４／ｂｃｏｌ＿ｓｅｔ）、隣接ＲＤカラムの切り離しを行う場合には、状態５（ｂｃｏｌ＿ｎｅｘｔｃｏｌｓｅｔ）へ移行する。

状態４では、不良となった選択ＲＤカラムのアドレスデータが格納されているカラムＲＤレジスタに“オール１”をセットし、状態５で本体に隣接カラムＲＤのカラムアドレスをセットする。その後、再び、状態４へ戻り、隣接カラムＲＤレジスタに“オール１”をセットし、切り離しを完了させる。

状態６では、隣接カラムのアドレスがセットされているものを元の選択ＲＤのカラムアドレスへ戻し、その後、状態７へ移行する。

状態７では、カラムＲＤレジスタ内の選択ＲＤカラムのアドレスデータをインクリメントした後、状態２に移行し、次のＲＤカラムについて同様の処理が行われる。この場合、次のＲＤカラムが既に切り離しされている場合には、その次のＲＤカラムについて同様の処理が行われるようにしてもよい。

こうして、上記した動作を繰り返すことによって、すべてのＲＤカラムについて、不良ＲＤカラムの切り離しが行われるとともに、選択ＲＤカラムの端のビット線がオープンしている場合には、オープンしているビット線側に存在する隣接ＲＤカラムの切り離しが行われるだけでなく、置き換えられたＲＤカラムの端のビット線がオープンしている場合には、その置き換えられた不良ＲＤカラムの切り離し（Ｉｓｏｌａｔｉｏｎ）とともに、オープンしているビット線側の、置き換えられた隣接ＲＤカラムを切り離すようにしている。これにより、より精度の高い動作を保障することが可能となる。

なお、あるＲＤカラムが不良した場合に、既に、そのＲＤカラムが切り離しされている場合には、そのアドレスデータを他のカラムＲＤレジスタに移してから、そのＲＤカラムを切り離すようにしてもよい。同様に、ある隣接ＲＤカラムを切り離す際に、既に、その隣接ＲＤカラムが切り離しされている場合には、そのアドレスデータを他のカラムＲＤレジスタに移してから、その隣接ＲＤカラムを切り離すようにしてもよい。

また、隣接ＲＤに置き換えデータが格納されている場合は、そのデータを他のＲＤへ転送した後に切り離しを行うことで、元のデータを保護することも可能である。

［第３の実施形態］
図１１は、本発明の第３の実施形態にしたがった、半導体記憶装置でのビット線テスト時の不良カラムの切り離しについて説明するために示すものである。ここでは、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリ（図１〜参照）を例に、メインカラムに対するオープンテスト／ショートテスト時の、ＲＤカラムの同一アドレスによる多重救済を防止するようにした場合について説明する。

たとえば図１２に示すように、先のビット線テスト（１^st ｔｅｓｔ）において、メインカラムＣｏｌ．１が隣接カラムとしてＲＤカラムＲＤ０によって切り離しされているとする。この状態で、後のビット線テスト（２^nd ｔｅｓｔ）により、既に切り離しされているメインカラムＣｏｌ．１が不良した場合、その不良カラムＣｏｌ．１のアドレスデータをＲＤカラムＲＤ１のカラムＲＤレジスタにセットしようとするので、多重選択が起こる可能性がある。

これを避けるために、たとえば図１１に示すように、選択カラムのアドレスデータがあるカラムＲＤレジスタに既に格納されていた場合（ＣＳＦｉｓｓｅｔ）には、そのＲＤカラムを切り離した後（状態３）、新しいＲＤカラムのカラムＲＤレジスタに選択カラムのアドレスデータをセットする（状態４）。こうすることにより、ＲＤカラムの同一アドレス多重救済による、多重アドレス選択を回避できる。

なお、上記した各実施形態においては、いずれも、メインカラムとＲＤカラムとが隣り合っている場合にも、隣接カラムの切り離しを、自動で行うことが可能である。

また、ＮＡＮＤフラッシュメモリの構成に関しては、各実施形態の構成に限定されるものでないことは勿論である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図。図１に示したＮＡＮＤ型フラッシュメモリにおける、メモリセルアレイの一例を示す構成図。図１に示したＮＡＮＤ型フラッシュメモリにおける、ビット線テストのシーケンスを示す図。図１に示したＮＡＮＤ型フラッシュメモリにおける、不良検出回路の構成例を示す回路図。図１に示したＮＡＮＤ型フラッシュメモリにおける、カラムＲＤ置き換え回路を示す構成図。図１に示したＮＡＮＤ型フラッシュメモリにおける、カラムＲＤ切り離し回路の構成例を示す回路図。図６に示したカラムＲＤ切り離し回路の、Ｓ／Ａアイソレーションフラグのセット動作を説明するために示すフローチャート。オープンテスト時の不良カラムのＲＤ置き換えについて説明するために示す図。隣接カラムのＲＤ置き換えを含んだ、オープンテスト時の不良カラムのＲＤ置き換えについて説明するために示す図。本発明の第２の実施形態にしたがった、オープンテスト時の不良ＲＤカラムのＲＤ置き換えについて説明するために示す図。本発明の第３の実施形態にしたがった、ビット線テスト時の不良カラムのＲＤ置き換えについて説明するために示す図。第３の実施形態にしたがった、ビット線テスト時の不良カラムのＲＤ置き換えについて説明するために示す図。

符号の説明

１０…メモリセルアレイ部、１０Ａ…メモリセルアレイ、２０…カラム制御回路、２１…不良検出回路、２１ａ-0〜２１ａ-7…期待値格納レジスタ、２１ｂ-0〜２１ｂ-7…期待値比較回路、２１ｃ…不良カラム検出回路、２１ｄ…端ＢＬＰａｓｓ／Ｆａｉｌ検知回路、２２…カラムＲＤ置き換え回路、２２ａ…カラムＲＤレジスタ、２３…カラムＲＤ切り離し回路。

Claims

複数のメモリセル、それぞれ前記複数のメモリセルが接続される複数のビット線、及びそれぞれ前記複数のビット線が接続される複数のカラムを含むメモリセルアレイと、
複数のリダンダンシセルを含み、前記メモリセルアレイの前記複数のカラムの中の不良カラムを置き換えるためのリダンダンシセルアレイと、
前記メモリセルアレイの不良カラムにおける端の不良ビット線を検出する検出回路と、
前記メモリセルアレイの不良カラムを前記リダンダンシセルアレイで置き換えるとともに、前記検出回路によって検出された前記不良ビット線側の、前記不良カラムに隣接する隣接カラムを前記リダンダンシセルアレイで置き換える置き換え回路と
を具備し、
ＢＩＳＴ機能を用いて、前記不良ビット線の検出、前記不良カラムの前記リダンダンシセルアレイへの置き換え、前記隣接カラムの前記リダンダンシセルアレイへの置き換えを行うことを特徴とする半導体記憶装置。
さらに、前記検出回路によって検出された前記不良ビット線側の、前記不良カラムに隣接する隣接カラムが既に前記リダンダンシセルアレイによって置き換えられている場合、前記置き換え回路による隣接カラムの置き換えを禁止する禁止回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
さらに、前記検出回路によって検出された前記不良ビット線側に、前記不良カラムに隣接する隣接カラムが存在しない場合、前記置き換え回路による隣接カラムの置き換えを禁止する禁止回路を備えることを特徴とする請求項１または２に記載の半導体記憶装置。
前記置き換え回路は、既に前記リダンダンシセルアレイで置き換えられたリダンダンシカラムの不良が検出された場合、その不良リダンダンシカラムを、別のリダンダンシカラムにより置き換える手段をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
前記置き換え回路は、既に前記リダンダンシセルアレイで置き換えられたリダンダンシカラムの不良が検出された場合、その不良リダンダンシカラムを切り離した後に、別のリダンダンシカラムによる置き換えを実行する手段をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
前記置き換え回路は、前記ビット線の読み出し結果と期待値とを比較する複数の比較回路と、前記複数の比較回路の出力を入力とする不良カラム検出回路と、前記複数の比較回路の出力のうち、端のビット線に対応する比較回路の出力を入力とする検知回路とを有することを特徴とする請求項１に記載の半導体記憶装置。