JP2005267735A - 半導体メモリおよび半導体メモリのメモリセル選択方法 - Google Patents
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Abstract
【解決手段】 不良セルブロック10を不良セルブロック用冗長セルブロック20に冗長置換するとともに、不良セルブロック10の左側に隣接する通常セルブロックについては、その通常セルブロックを半分に分割した2つの領域の内で不良セルブロック10側の領域を分割隣接ブロック11とし、不良セルブロック10の右側に隣接する通常セルブロックについては、その通常セルブロックを半分に分割した2つの領域の内で不良セルブロック10側の領域を分割隣接ブロック12とし、不良セルブロック10の左右に離れれて隣接するこれら2つの分割隣接ブロック11,12を、冗長セルアレイ2内の1つの隣接セルブロック用冗長セルブロック21にまとめて冗長置換する。
【選択図】 図2
Description
不良セルブロックを第1の冗長セルブロックに冗長置換する半導体メモリにおいて、
不良セルブロックに隣接した通常セルブロックを冗長置換する第2の冗長セルブロックを備えた
ことを特徴とする。
不良セルブロックを冗長置換する第1の冗長セルブロックと、上記不良セルブロックに隣接した通常セルブロックを冗長置換する第2の冗長セルブロックとを備えた半導体メモリのメモリセル選択方法であって、
上記不良セルブロックのアドレスと、上記隣接セルブロックを選択するための入力アドレスから、上記第2の冗長セルブロックを選択するための冗長アドレスを発生する手順と、
上記冗長アドレスに従って、上記第2の冗長セルブロックを選択する手順と
を含む
ことを特徴とする。
図1は本発明の実施の形態1の半導体メモリ(PROM)の構成図であり、図8と同様のものには同じ符号を付してある。図1において、実施の形態1の半導体メモリは、通常セルアレイ1および冗長セルアレイ2からなるセルアレイと、セルドレインセレクト回路3と、カラムデコーダ回路4と、不良セルブロック用カラム冗長セレクト回路5と、隣接セルブロック用カラム冗長セレクト回路6と、ロウデコーダ回路8とを備えて構成されている。この実施の形態1の半導体メモリは、上記従来のPROM(図8参照)において、隣接セルブロック用カラム冗長セレクト回路6を設け、冗長セルアレイ2Aを冗長セルアレイ2としたものであって、カラムアドレスは、AY0,AY1,AY2,AY3の4アドレスで構成されており、ロウアドレスは、AX1,AX2,AX3の3アドレスで構成されている。
不良セルブロック10内の不良セルML2のデータを、冗長置換された冗長セルブロック20内の冗長セルRML0から読み出す動作について以下に説明する。カラムアドレス(AY0,AY1,AY2,AY3)=(L,L,H,L)かつロウアドレス(AX1,AX2,AX3)=(H,L,L)が入力された場合は、セルドレインセレクト回路3の出力(DS0,DS1)=(H,L)、カラムデコーダ回路4の出力(Y0,Y1,Y2,Y3〜Y7)=(L,L,H,L)、ロウデコーダ回路8の出力(WL0,WL1,WL2〜WL7)=(L,H,L)となる。従って、上記入力アドレスは、不良セルML2を選択してデータを読み出すためのアドレスである。この場合には、以下の手順により、不良セルML2を冗長置換した冗長セルRML0のデータが冗長センスアンプに読み出される。
分割隣接ブロック11内の通常セルMR1のデータを、冗長置換された冗長セルブロック21内の冗長セルRMR3から読み出す動作について以下に説明する。カラムアドレス(AY0,AY1,AY2,AY3)=(L,H,L,L)かつロウアドレス(AX1,AX2,AX3)=(H,L,L)が入力された場合は、セルドレインセレクト回路3の出力(DS0,DS1)=(H,L)、カラムデコーダ回路4の出力(Y0,Y1,Y2〜Y7)=(L,H,L)、ロウデコーダ回路8の出力(WL0,WL1,WL2〜WL7)=(L,H,L)となる。従って、上記入力アドレスは、不良セルML2の左側に隣接するセルMR1を選択してデータを読み出すためのアドレスである。この場合には、以下の手順により、通常セルMR1を冗長置換した冗長セルRMR3のデータが冗長センスアンプに読み出される。
分割隣接ブロック12内の通常セルML4のデータを、冗長置換された冗長セルブロック21内の冗長セルRML2から読み出す動作について以下に説明する。カラムアドレス(AY0,AY1,AY2,AY3)=(L,L,L,H)かつロウアドレス(AX1,AX2,AX3)=(H,L,L)が入力された場合は、セルドレインセレクト回路3の出力(DS0,DS1)=(H,L)、カラムデコーダ回路4の出力(Y0〜Y3,Y4,Y5〜Y7)=(L,H,L)、ロウデコーダ回路8の出力(WL0,WL1,WL2〜WL7)=(L,H,L)となる。従って、上記入力アドレスは、不良セルML2を含むセルブロック10の右側に隣接するセルML4を選択してデータを読み出すためのアドレスである。この場合には、以下の手順により、通常セルML4を冗長置換した冗長セルRML2のデータが冗長センスアンプに読み出される。
2 冗長セルアレイ
3 セルドレインセレクト回路
4 カラムデコーダ回路
5 不良セルブロック用カラム冗長セレクト回路
6 隣接セルブロック用カラム冗長セレクト回路
8 ロウデコーダ回路
10 セルブロック(不良セルブロック)
11,12 分割隣接ブロック
20 不良セルブロック用冗長セルブロック
21 隣接セルブロック用冗長セルブロック
Claims (5)
- 不良セルブロックを第1の冗長セルブロックに冗長置換する半導体メモリにおいて、
不良セルブロックに隣接した通常セルブロックを冗長置換する第2の冗長セルブロックを備えた
ことを特徴とする半導体メモリ。 - 請求項1に記載の半導体メモリにおいて、
上記不良セルブロックのアドレスを記憶する手段と、
上記不良セルブロックのアドレスと、上記不良セルブロックを選択するための入力アドレスから、上記第1の冗長セルブロックを選択するための冗長アドレスを発生する手段と、
上記不良セルブロックのアドレスと、上記隣接セルブロックを選択するための入力アドレスから、上記第2の冗長セルブロックを選択するための冗長アドレスを発生する手段と、
上記冗長アドレスに従って、上記第1の冗長セルブロックまたは上記第2の冗長セルブロックを選択する手段と
をさらに備えた
ことを特徴とする半導体メモリ。 - 請求項1に記載の半導体メモリにおいて、
不良セルブロックの両側に隣接する2つの通常セルブロック内のそれぞれ上記不良セルブロック側の半分の領域である2つの分割隣接ブロックを、1つの上記第2の冗長セルブロック内にまとめて冗長置換する手段をさらに備えた
ことを特徴とする半導体メモリ。 - 請求項3に記載の半導体メモリにおいて、
上記不良セルブロックのアドレスを記憶する手段と、
上記不良セルブロックのアドレスと、上記不良セルブロックを選択するための入力アドレスから、上記第1の冗長セルブロックを選択するための冗長アドレスを発生する手段と、
上記不良セルブロックのアドレスと、上記分割隣接ブロックのいずれかを選択するための入力アドレスから、上記分割隣接ブロックをそれぞれ冗長置換した上記第2の冗長セルブロック内のいずれかの分割冗長ブロックを選択するための冗長アドレスを発生する手段と、
上記冗長アドレスに従って、上記第1の冗長セルブロックまたは上記いずれかの分割冗長ブロックを選択する手段と
をさらに備えた
ことを特徴とする半導体メモリ。 - 不良セルブロックを冗長置換する第1の冗長セルブロックと、上記不良セルブロックに隣接した通常セルブロックを冗長置換する第2の冗長セルブロックとを備えた半導体メモリのメモリセル選択方法であって、
上記不良セルブロックのアドレスと、上記隣接セルブロックを選択するための入力アドレスから、上記第2の冗長セルブロックを選択するための冗長アドレスを発生する手順と、
上記冗長アドレスに従って、上記第2の冗長セルブロックを選択する手順と
を含む
ことを特徴とする半導体メモリのメモリセル選択方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008165876A (ja) * | 2006-12-27 | 2008-07-17 | Toshiba Corp | 半導体記憶装置 |
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Families Citing this family (10)
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DE102006025291B3 (de) * | 2006-05-31 | 2007-12-13 | Infineon Technologies Ag | Integrierter elektrischer Baustein mit regulären und redundanten Elementen |
US7958390B2 (en) * | 2007-05-15 | 2011-06-07 | Sandisk Corporation | Memory device for repairing a neighborhood of rows in a memory array using a patch table |
US7966518B2 (en) * | 2007-05-15 | 2011-06-21 | Sandisk Corporation | Method for repairing a neighborhood of rows in a memory array using a patch table |
US7466611B1 (en) | 2007-06-22 | 2008-12-16 | Elite Semiconductor Memory Technology Inc. | Selection method of bit line redundancy repair and apparatus performing the same |
JP2010277662A (ja) * | 2009-05-29 | 2010-12-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2012133854A (ja) * | 2010-12-22 | 2012-07-12 | Toshiba Corp | 半導体記憶装置 |
WO2013147800A1 (en) * | 2012-03-29 | 2013-10-03 | Intel Corporation | Chunk redundancy architecture for memory |
JP2015097136A (ja) * | 2013-11-15 | 2015-05-21 | 株式会社東芝 | 不揮発性半導体記憶装置、及び半導体装置 |
KR20170034177A (ko) * | 2015-09-18 | 2017-03-28 | 에스케이하이닉스 주식회사 | 리페어 장치 |
KR102650154B1 (ko) * | 2016-12-08 | 2024-03-22 | 삼성전자주식회사 | 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5179536A (en) * | 1989-01-31 | 1993-01-12 | Fujitsu Limited | Semiconductor memory device having means for replacing defective memory cells |
JPH05242693A (ja) * | 1992-02-28 | 1993-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5281868A (en) * | 1992-08-18 | 1994-01-25 | Micron Technology, Inc. | Memory redundancy addressing circuit for adjacent columns in a memory |
US5673227A (en) * | 1996-05-14 | 1997-09-30 | Motorola, Inc. | Integrated circuit memory with multiplexed redundant column data path |
JP3574322B2 (ja) * | 1998-03-25 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体メモリの冗長方法 |
JP4175852B2 (ja) * | 2002-09-13 | 2008-11-05 | スパンション エルエルシー | 冗長セルアレイへの置き換えを正常に行う半導体メモリ |
US7142471B2 (en) * | 2005-03-31 | 2006-11-28 | Sandisk 3D Llc | Method and apparatus for incorporating block redundancy in a memory array |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008165876A (ja) * | 2006-12-27 | 2008-07-17 | Toshiba Corp | 半導体記憶装置 |
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