JP2007273003A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルの素子数を増加させることなく、個々のメモリセルに初期データを設定することが可能な半導体記憶装置を提供すること。
【解決手段】メモリセルアレイの各行または各列に配置され、所定の給電ノードＧＮＤに接続された第１配線（Ｈ１）と、前記第１配線（Ｈ１）と並行するようにして配置された第２配線（Ｈ２）と、給電ノード（ＧＮＤ）と第２配線（Ｈ２）との間に接続されて初期データを設定する際に開放するスイッチ回路（４３０）とを備え、初期データの論理値に応じて、メモリセルを構成する一対のインバータ（４１３，４１４）の各受電ノード（４１３Ｇ，４１４Ｇ）が第１配線（Ｈ１）または第２配線（Ｈ２）に選択的に接続されている。
【選択図】図４

Description

本発明は、半導体記憶装置に関し、特に、メモリセルに初期データを自動的に設定することが可能なＳＲＡＭ(Static Random Access Memory)に関する。

従来、外部からデータを書き込むことなく、メモリセルに所定の初期データを設定することが可能なＳＲＡＭが知られている（引用文献１参照）。
図９に、この種のＳＲＡＭが備えるメモリセル１０００の構成を示す。このメモリセル１０００は、交差結合された一対のインバータ１００１，１００２からなるフリップフロップと、トランジスタ１００４，１００６からなるトランスファゲートと、初期データ設定用のトランジスタ１０１０とから構成される。また、インバータ１００１，１００２のそれぞれは、ｐ型およびｎ型ＭＯＳトランジスタの一対のトランジスタからなるＣＭＯＳ型インバータとして構成される。

この従来技術によれば、初期データ設定用のｎ型ＭＯＳトランジスタ１０１０をオンさせることにより一対のインバータ１００１，１００２からなるフリップフロップの安定状態を特定の状態に強制的に制御し、これによりメモリセル１０００に初期データを設定する。具体的には、トランジスタ１０１０がオンすると、インバータ１００２の入力部がローレベルに駆動されるので、このインバータ１００２はインバータ１００１の入力部をハイレベルに駆動し、このインバータ１００１はインバータ１００２の入力部をローレベルに駆動する。この結果、上記一対のインバータ１００１，１００２から構成されるフリップフロップはこの状態で安定する。従って、この安定状態に対応した論理値（１または０）の１ビットデータが初期データとしてメモリセル１０００に設定されたことになる。
特開２００５−８５３９９号公報

しかしながら、上述の従来技術によれば、メモリセルアレイを構成する各メモリセルに初期データ設定用のトランジスタ１０１０を備えるので、メモリセルを構成するトランジスタの数が増加し、集積度が著しく低下するという問題がある。上述の例では、１つのメモリセルは、ＣＭＯＳ型のインバータ１００１を構成する２個のトランジスタと、同じくＣＭＯＳ型のインバータ１００２を構成する２個のトランジスタと、トランスファゲート用の２個のトランジスタ１００４，１００６と、初期データ設定用の１個のトランジスタ１０１０の合計７個のトランジスタを必要とする。

本発明は、上記事情に鑑みてなされたものであり、メモリセルの素子数を増加させることなく、個々のメモリセルに初期データを設定することが可能な半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、交差結合された一対のインバータからなるフリップフロップを主体として構成されたメモリセルをマトリックス状に配列してなるメモリセルアレイを有する半導体記憶装置において、前記メモリセルアレイの各行または各列に配置され、所定の給電ノードに接続された第１配線と、前記第１配線と並行するようにして前記メモリセルアレイの前記各行または各列に配置された第２配線と、前記給電ノードと前記第２配線との間に接続され、前記メモリセルに初期データを設定する際に開放するスイッチ回路とを備え、前記メモリセルアレイの各行または各列に属する複数のメモリセルのそれぞれに設定すべき初期データの論理値に応じて、該複数のメモリセルのそれぞれを構成する一対のインバータの各受電ノードが前記第１配線または第２配線に選択的に接続されたことを特徴とする半導体記憶装置の構成を有する。

上記半導体記憶装置において、例えば、前記スイッチ回路は、前記メモリセルに初期データを設定する際に前記第２配線と前記給電ノードとの間の電流経路を遮断すると共に、前記第２配線を前記給電ノードとは異なる電位に駆動して前記一対のインバータの片方の動作を無効にすることを特徴とする。

上記半導体記憶装置において、例えば、前記第１配線と前記給電ノードとの間に、前記電流経路を形成するトランジスタと電気的特性が等価なトランジスタを設けたことを特徴とする。

上記半導体記憶装置において、例えば、前記給電ノードは接地電位を給電するためのノードであり、前記受電ノードは前記接地電位を受電するためのノードであることを特徴とする。また、上記半導体記憶装置において、例えば、前記給電ノードは電源電位を給電するためのノードであり、前記受電ノードは前記電源電位を受電するためのノードであることを特徴とする。

本発明によれば、メモリセルの素子数を増加させることなく、メモリセルアレイを構成する複数のメモリセルに初期データを設定することが可能になる。

以下、図面を参照しながら、本発明の実施形態を説明する。
先ず、図１ないし図３を参照して、本発明の原理を説明する。図１は、メモリセルのデータ保持に関する基本原理を説明するための図であり、図２および図３は、本発明による初期データの設定に関する原理を説明するための図である。
なお、各図において、共通する要素には同一符号を付し、その説明を省略する。

図１に示すように、本発明に係るメモリセルは、通常の動作モード（ライト、リード、スタンバイ等）においては、従来の一般的なＳＲＡＭメモリセルと電気的に等価な構成を有する。具体的には、本メモリセルは、一対のインバータ１０３及びインバータ１０４からなるフリップフロップを主体として構成され、インバータ１０３の出力部は接続点Ｐ２を介してインバータ１０４の入力部に接続されると共に、インバータ１０４の出力部は接続点Ｐ１を介してインバータ１０３の入力部に接続され、これら一対のインバータ１０３，１０４は相互に交差結合される。

インバータ１０３はｐ型ＭＯＳトランジスタ１０３Ａとｎ型ＭＯＳトランジスタ１０３Ｂとから構成される。ｐ型ＭＯＳトランジスタ１０３Ａのソースは電源に接続され、そのドレインはｎ型ＭＯＳトランジスタ１０３Ｂのドレインに接続され、このｎ型ＭＯＳトランジスタ１０３Ｂのソースは接地される。これらｐ型ＭＯＳトランジスタ１０３Ａ及びｎ型ＭＯＳトランジスタ１０３Ｂの各ゲートは上記接続点Ｐ１に接続され、各ドレインは上記接続点Ｐ２に接続される。

また、インバータ１０４はｐ型ＭＯＳトランジスタ１０４Ａとｎ型ＭＯＳトランジスタ１０４Ｂとから構成される。ｐ型ＭＯＳトランジスタ１０４Ａのソースは電源に接続され、そのドレインはｎ型ＭＯＳトランジスタ１０４Ｂのドレインに接続され、このｎ型ＭＯＳトランジスタ１０４Ｂのソースは接地される。これらｐ型ＭＯＳトランジスタ１０４Ａ及びｎ型ＭＯＳトランジスタ１０４Ｂの各ゲートは上記接続点Ｐ２に接続され、各ドレインは上記接続点Ｐ１に接続される。

上記接続点Ｐ１とビット線ＢＬａとの間には、トランスファゲート用のｎ型ＭＯＳトランジスタ１０１が接続される。即ち、ｎ型ＭＯＳトランジスタ１０１のドレインまたはソースの一方が接続点Ｐ１に接続され、その他方がビット線ＢＬａに接続され、そのゲートはワード線ＷＬに接続される。また、上記接続点Ｐ２とビット線ＢＬｂとの間には、トランスファゲート用のｎ型ＭＯＳトランジスタ１０２が接続される。即ち、ｎ型ＭＯＳトランジスタ１０２のドレインまたはソースの一方が接続点Ｐ２に接続され、その他方がビット線ＢＬｂに接続され、そのゲートはワード線ＷＬに接続される。

図１に示すメモリセルによれば、インバータ１０３，１０４から構成されるフリップフロップにより論理値「１」または論理値「０」の１ビットの記憶データを保持する。通常の動作モードの一つであるライトモードでは、この記憶データは、ビット線ＢＬａ，ＢＬｂからｎ型ＭＯＳトランジスタ１０１，１０２を介して上記フリップフロップに供給される。具体的には、図示しないローデコーダによりワード線ＷＬを選択的にハイレベルに駆動し、トランスファゲート用のトランジスタ１０１，１０２をオンさせる。そして、記憶させるべきデータの論理値に応じて、一対のビット線ＢＬａ，ＢＬｂの一方にハイレベルを印加すると共に他方にローレベルを印加する。

例えば、一方のビット線ＢＬａにハイレベルを印加し、他方のビット線ＢＬｂにローレベルを印加すると、接続点Ｐ１にはｎ型ＭＯＳトランジスタ１０１を介してビット線ＢＬａからハイレベルが供給され、これを入力するインバータ１０３はローレベルを出力する。また、接続点Ｐ２にはｎ型ＭＯＳトランジスタ１０２を介してビット線ＢＬｂからローレベルが供給され、これを入力するインバータ１０４はハイレベルを出力する。メモリセル内のこの信号状態は、ワード線ＷＬがローレベルに駆動されてメモリセルが非選択状態となっても、インバータ１０３，１０４から構成されるフリップフロップによって保持され、これにより、上記ビット線ＢＬａ，ＢＬｂの信号レベルに対応した１ビットのデータがメモリセルに記憶される。
以上により、メモリセルのデータ保持に関する基本原理を説明した。

なお、本実施形態では、説明の便宜上、メモリセル内の接続点Ｐ１およびＰ２の各信号レベルがそれぞれハイレベルおよびローレベルで安定しているときに論理値「１」の１ビットデータが記憶されているものと定義し、逆に接続点Ｐ１およびＰ２の各信号レベルがそれぞれローレベルおよびハイレベルで安定しているときに論理値「０」の１ビットデータが記憶されているものと定義する。

次に、図２および図３を参照して、本発明の初期データの設定に関する原理を説明する。ここで、図２は、初期データとして論理値「１」が設定されるメモリセルの構成を示し、図３は、初期データとして論理値「０」が設定されるメモリセルの構成を示している。

初期データとして論理値「１」を設定する場合、図２に示すように、フリップフロップを構成する一対のインバータ１０３，１０４のうち、片方のインバータ１０４の接地電位の受電ノード（ｎ型ＭＯＳトランジスタ１０４Ｂのソース）１０４Ｇがスイッチ２０５によって接地電位の給電ノードＧＮＤから切り離される。これにより、このインバータ１０４の動作（ローレベルの出力動作）が無効とされ、インバータ１０３，１０４から構成されるフリップフロップの安定状態は、接続点Ｐ１をハイレベルとし且つ接続点Ｐ２をローレベルとする状態しかとり得なくなる。従って、この状態でスイッチ２０５を閉じれば、初期データとして論理値「１」が設定される。

また、初期データとして論理値「０」を設定する場合、図３に示すように、インバータ１０３の接地電位の受電ノード（ｎ型ＭＯＳトランジスタ１０３Ｂのソース）がスイッチ３０５によって接地電位の給電ノードから切り離される。これにより、このインバータ１０３の動作（ローレベルの出力動作）が無効とされ、インバータ１０３，１０４から構成されるフリップフロップの安定状態は、接続点Ｐ１をローレベルとし且つ接続点Ｐ２をハイレベルとする状態しかとり得なくなる。従って、この状態でスイッチ３０５を閉じれば、初期データとして論理値「０」が設定される。

このように、メモリセルのフリップフロップを構成する一対のインバータの何れか一方の接地電位の給電経路を遮断することにより、初期データとして、論理値「１」または「０」を任意に設定することが可能になる。
以上で、本発明の初期データの設定に関する原理を説明した。

（第１実施形態）
次に、図４を参照して、上記原理を利用した本発明の第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成を説明する。
図４は、本実施形態のメモリセルアレイの一部を表し、本メモリセルアレイは、一対のインバータからなるフリップフロップを主体として構成されたメモリセルをマトリックス状に配列して構成される。図４に示すメモリセル４１０，４２０は、メモリセルアレイの同一列に属するものであり、このうち、メモリセル４１０は、上述の図２に示されたメモリセルに対応し、メモリセル４２０は、上述の図３に示されたメモリセルに対応する。

具体的には、メモリセル４１０を構成するトランスファゲート用のｎ型ＭＯＳトランジスタ４１１，４１２、インバータ４１３，４１４は、図２に示すｎ型ＭＯＳトランジスタ１０１，１０２、インバータ１０３，１０４にそれぞれ対応する。また、メモリセル４２０を構成するトランスファゲート用のｎ型ＭＯＳトランジスタ４２１，４２２、インバータ４２３，４２４は、図３に示すｎ型ＭＯＳトランジスタ１０１，１０２、インバータ１０３，１０４にそれぞれ対応する。また、スイッチ回路４３０は、図２および図３にそれぞれ示されたスイッチ２０５，３０５に対応する。

メモリセル４１０のｎ型ＭＯＳトランジスタ４１１，４１２の各ゲートはワード線ＷＬ０に接続され、メモリセル４２０のｎ型ＭＯＳトランジスタ４２１，４２２の各ゲートはワード線ＷＬ１に接続される。これらワード線ＷＬ０，ＷＬ１は、リードモード及びライトモードにおいて外部から供給される行アドレス信号に基づき、図示しない行デコーダにより択一的にハイレベルに駆動される。

上記メモリセルアレイの各列には、第１配線Ｈ１および第２配線Ｈ２が互いに並行するように配置される。このうち、第１配線Ｈ１は、接地電位の給電ノードＧＮＤ（所定の給電ノード）に接続される。第２配線Ｈ２と接地電位の給電ノードＧＮＤとの間には、メモリセル４１０，４２０に初期データを設定する際に開放するスイッチ回路４３０が接続される。上記第１配線Ｈ１及び第２配線Ｈ２には、複数のメモリセル４１０，４２０のそれぞれに設定すべき初期データの論理値に応じて、これらメモリセルのそれぞれを構成する一対のインバータの各受電ノード４１３Ｇ，４１４Ｇ，４２３Ｇ，４２４Ｇが選択的に接続される。

参考までに、図５に、上記メモリセル４１０，４２０の各レイアウトパターンの一例を示す。図６は、図５に示すパターンに対応する各配線層と各コンタクトとの接続関係を示す図である。ここでは図４に示すメモリセル４１０を例として図５のレイアウトパターンを説明する。

図５において、パターンＭ２１、Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５は、それぞれ、図４に示すビット線ＢＬａ、第１配線Ｈ１、電源（ＶＤＤ）、第２配線Ｈ２、ビット線ＢＬｂに対応すると共に、図６に示す第２配線層Ｍ２に対応する。パターンＭ３１は、図４に示すワード線ＷＬ０に対応すると共に、図６に示す第３配線層Ｍ３に対応する。パターンＧ１１は、図４に示すインバータ４１３を構成するトランジスタ４１３Ａ，４１３Ｂの各ゲートに対応すると共に、図６に示すポリシリコン層ＰＧに対応する。パターンＧ１２は、図４に示すインバータ４１４を構成するトランジスタ４１４Ａ，４１４Ｂの各ゲートに対応すると共に、図６に示すポリシリコン層ＰＧに対応する。パターンＧ２１，Ｇ２２は、図４に示すトランスファゲート用のｎ型ＭＯＳトランジスタ４１１，４１２の各ゲートに対応すると共に、図６に示すポリシリコン層ＰＧに対応する。

パターンＡＣ１１は、図４に示すトランジスタ４１２，４１３Ｂのソース／ドレインを含む活性領域に対応すると共に、図６に示す基板ＳＵＢ上に形成された図示しない拡散層を含む活性領域に対応する。パターンＡＣ１２は、図４に示すトランジスタ４１１，４１４Ｂのソース／ドレインを含む活性領域に対応すると共に、図６に示す基板ＳＵＢ上に形成された図示しない拡散層を含む活性領域に対応する。パターンＡＣ２１は図４に示すトランジスタ４１４Ａのソース／ドレインを含む活性領域に対応すると共に、図６に示す基板ＳＵＢ上に形成された図示しない拡散層を含む活性領域に対応する。パターンＡＣ２２は図４に示すトランジスタ４１３Ａのソース／ドレインを含む活性領域に対応すると共に、図６に示す基板ＳＵＢ上に形成された図示しない拡散層を含む活性領域に対応する。

上記トランジスタ４１４Ａ，４１４Ｂのドレインと上記トランジスタ４１３Ａ，４１３ＢのゲートＧ１１は第１配線層Ｍ１を介して相互に接続され、上記トランジスタ４１３Ａ，４１３Ｂのドレインと上記トランジスタ４１４Ａ，４１４ＢのゲートＧ１２も第１配線層Ｍ１を介して相互に接続される。上記トランジスタ４１４Ｂのソース（受電ノード４１４Ｇ）は、図６に示す第１配線層Ｍ１を介して第２配線層Ｍ２から形成される図４に示す第２配線Ｈ２に、図５に示すパターンＭ３３（第３配線層）と第３コンタクトＣ２４とを介して接続される。上記トランジスタ４１３Ｂのソース（受電ノード４１３Ｇ）は、図６に示す第１配線層Ｍ１を介して第２配線層Ｍ２から形成される図４に示す第１配線Ｈ１に、図５に示すパターンＭ３２（第３配線層）と第３コンタクトＣ２１を介して接続される。

このレイアウトパターンによれば、第２コンタクトＣ２１，Ｃ２４または第２コンタクトＣ２２，Ｃ２３の何れかを形成することにより、このメモリセルに論理値「１」または「０」がプログラムされる。
以上で、メモリセルのレイアウトパターンの一例を説明した。

説明を図４に戻す。同図に示すメモリセルアレイの構成によれば、初期データを設定する際、図示しない制御回路によりスイッチ回路４３０を開放状態に制御することにより、メモリセル４１０のインバータ４１４の受電ノード４１４Ｇと、メモリセル４２０のインバータ４２３の受電ノード４２３Ｇとが接地電位の給電ノードＧＮＤから電気的に切り離され、これら受電ノードには接地電位が供給されなくなる。従って、前述の図２および図３を参照して説明したように、これら複数のメモリセル４１０，４２０には、それぞれ、初期データとして論理値「１」と「０」が設定される。

なお、本第１実施形態では、二つのメモリセル４１０，４２０に初期データを設定する場合を例として説明したが、第１配線Ｈ１および第２配線Ｈ２に同一列に属する全メモリセル内の上記受電ノードを選択的に接続すれば、列を単位として各メモリセルに個別の初期データを設定することが可能となる。また、本第１実施形態では、第１配線Ｈ１および第２配線Ｈ２を各列に配置するものとしたが、各行に配置するものとしてもよい。これにより、行を単位として各メモリセルに初期データを設定することが可能となる。以下に説明する第２実施形態でも同様に概念を拡張することができる。

（第２実施形態）
次に、図７を参照して、本発明の第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成を説明する。図７において、上述の図４に示す第１実施形態と共通する要素には同一符号を付す。

図７に示すように、本実施形態では、上述の図４に示すスイッチ回路４３０として、ｐ型ＭＯＳトランジスタ７０２Ａとｎ型ＭＯＳトランジスタ７０２Ｂとから構成されるＣＭＯＳ型インバータ７０２を備える。ここで、ｐ型ＭＯＳトランジスタ７０２Ａのソースは電源に接続され、そのドレインはｎ型ＭＯＳトランジスタ７０２Ｂのドレインに接続され、このｎ型ＭＯＳトランジスタ７０２Ｂのソースは、接地電位の給電ノードＧＮＤに接続される。

そして、ｐ型ＭＯＳトランジスタ７０２Ａ及びｎ型ＭＯＳトランジスタ７０２Ｂの各ドレインは、このインバータ７０２の出力部として上記第２配線Ｈ２に接続されると共に、これらトランジスタの各ゲートには初期化信号ＳＩＮＴが共通に印加される。
ここで、ｎ型ＭＯＳトランジスタ７０２Ｂの電流経路は、第２配線Ｈ２と接地電位の給電ノードＧＮＤとの間に介挿されるので、このｎ型ＭＯＳトランジスタ７０２Ｂは、図４に示すスイッチ回路４３０と同様に、メモリセル４１０，４２０に初期データを設定する際に開放するスイッチ回路として機能する。

また、本実施形態では、第１配線Ｈ１と接地電位の給電ノードＧＮＤとの間に、上記トランジスタ７０２Ｂと等価な電気的特性を有するダミートランジスタとしてｎ型ＭＯＳトランジスタ７０１が介挿されている。具体的には、ｎ型ＭＯＳトランジスタ７０１のドレインは第１配線Ｈ１に接続され、そのソースは接地電位の給電ノードＧＮＤに接続され、そのゲートは電源に接続される。このｎ型ＭＯＳトランジスタ７０１は、通常の動作モードにおいて、接地電位の給電ノードＧＮＤに対する第１配線Ｈ１と第２配線Ｈ２との電気的特性を同等とするためのものであり、これら配線の電気的特性のアンバランスがメモリセルのデータ保持特性に与える影響を防止する目的で設けられている。

本実施形態では、通常の動作モードにおいては初期化信号ＳＩＮＴをハイレベルに固定し、インバータ７０２のｎ型ＭＯＳトランジスタ７０２Ｂにより第２配線Ｈ２に接地電位を供給する。このとき、第２配線Ｈ２と接地電位の給電ノードＧＮＤとの間には、オン状態のｎ型ＭＯＳトランジスタ７０２Ｂが存在するが、第１配線Ｈ１と給電ノードＧＮＤとの間にはｎ型ＭＯＳトランジスタ７０２Ｂと同等の電気的特性を有するｎ型ＭＯＳトランジスタ７０１が存在するので、メモリセルアレイ全体として見れば、各メモリセル内のフリップフロップを構成する一対のインバータの電気的特性の対象性が保たれ、メモリセルのデータ保持特性が良好に維持される。

また、初期データの設定動作では、初期化信号ＳＩＮＴがローレベルに固定される。これにより、ｎ型ＭＯＳトランジスタ７０２Ｂがオフとなって第２配線Ｈ２と接地電位の給電ノードＧＮＤとの間の電流経路が遮断され、且つ、ｐ型ＭＯＳトランジスタ７０２Ａがオンとなって第２配線Ｈ２がハイレベルに駆動される。この場合にも、上述の第１実施形態と同様に各メモリセル内のフリップフロップの安定状態が単一となるので、初期データを設定することができる。
なお、本実施形態によれば、初期データの設定時に第２配線Ｈ２をハイレベルに駆動することにより、第１実施形態に比較して、各メモリセル内のフリップフロップの安定状態を確実に単一の状態に制御することができ、従って安定的に初期データを設定することが可能になる。

このように、本実施形態のスイッチ回路７０２は、メモリセルに初期データを設定する際に、ｎ型ＭＯＳトランジスタ７０２Ｂをオフさせることにより第２配線Ｈ２と接地電位の給電ノードＧＮＤとの間の電流経路を遮断すると共に、ｐ型ＭＯＳトランジスタ７０２Ａをオンさせることにより前記第２配線を給電ノードＧＮＤの電位とは異なる電源（ＶＤＤ）の電位に駆動して各メモリセル内の一対のインバータの片方の動作（ローレベルの出力動作）を無効にする。
なお、図７において、メモリセル４１０内の接続点ＣＬ０及びＣＲ０は、図２に示す接続点Ｐ１及びＰ２にそれぞれ対応し、メモリセル４２０内の接続点ＣＬ１及びＣＲ１は、図３に示す接続点Ｐ１及びＰ２にそれぞれ対応する。

次に、図８に示すタイミングチャートを参照して、本実施形態の動作を説明する。
時刻ｔ０で、電源を投入すると共に、信号ＳＩＮＴをローレベルにし、且つ、ワード線ＷＬ０，ＷＬ１をハイレベルにし、ビット線ＢＬａ，ＢＬｂをハイレベルにする。加えて、ｎ型ＭＯＳトランジスタ７０２Ｂをオフさせ、且つ、ｐ型ＭＯＳトランジスタ７０２Ａをオンさせる。この結果、第１配線Ｈ１がｎ型ＭＯＳトランジスタ７０１によりローレベルに駆動されると共に、第２配線Ｈ２がｐ型ＭＯＳトランジスタ７０２Ａによりハイレベルに駆動される。

そして、時刻ｔ１において電源が確立すると、第１配線Ｈ１および第２配線Ｈ２の各信号レベルの影響を受けて、メモリセル４２０内の接続点ＣＲ１がハイレベルに確定すると共に接続点ＣＬ１がローレベルに確定する。一方、メモリセル４１０内の接続点ＣＬ０がハイレベルに確定すると共に接続点ＣＲ０がローレベルに確定する。
以上により、初期データとして、メモリセル４１０に論理値「１」が設定され、メモリセル４２０に論理値「０」が設定される。

この後、時刻ｔ２において、信号ＳＩＮＴをハイレベルにし、ワード線ＷＬ０，ＷＬ１をローレベルにすると、これ以後、第１配線Ｈ１および第２配線Ｈ２がｎ型ＭＯＳトランジスタ７０１，７０２Ｂによりそれぞれローレベルに駆動され、各メモリセルに通常の接地電位が供給される。これにより通常動作が可能となる。

上述した各実施形態によれば、メモリセルの素子数を増加させることなく、メモリセルアレイ内の各メモリセルに個別の初期データを設定することが可能になる。また、例えば、音源内部のＲＡＭとして利用すれば、初期設定することなく、電源投入後、即座に所定の楽音等を発音させることができ、また、初期データの一部を変更して利用することもできる。更に、音源内部に初期データを設定するためのＣＰＵやＲＯＭを備える必要がなくなるので、チップサイズを小さくすることが可能になる。更にまた、安定的に動作するプログラムを初期データとして本半導体記憶装置にプログラムしておけば、異常検出時にこのプログラムを読み出すことにより、自動的に安定状態に遷移させることが可能になる。

本実施形態のポイントをまとめる。
（１）メモリセルのフリップフロップを構成する一対のインバータの片方の動作（ローレベルの出力動作）を無効にすることにより、メモリセルに初期データを設定する。
（２）複数のメモリセルを単位として、各メモリセル内のフリップフロップを構成する片方のインバータの動作を無効にするためのスイッチ回路を設ける。換言すれば、１つのスイッチ回路を複数のメモリセルで共用する。
（３）メモリセルのフリップフロップを構成する一対のインバータのレイアウト上のパターン（例えば配線やコンタクト等のパターン）によって、メモリセルに初期データをプログラムする。

（４）初期化中に無効にするインバータの電源に挿入されたトランジスタと等価なトランジスタを、初期化中に有効なインバータの電源にも挿入してバランスをとる。
（５）初期化中に無効にするインバータの受電ノードのレベルを通常動作時のレベルと反対にする。例えば、インバータの接地電位の受電ノードに対して電源電位を供給して、このインバータを無効にする。逆に、インバータの電源電位の受電ノードに対して接地電位を供給して、このインバータを無効にする。
（６）メモリの初期化信号に、ＬＳＩ上のリセット信号を接続し、ＣＰＵ等のコントロール回路から初期設定を行う回路やシーケンスを省略する。
（７）メモリの初期化信号に、異常検出信号を接続して、異常状態から自動復帰させる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、上述の実施形態では、メモリセルと接地電位の給電ノードＧＮＤとの間の電流経路を遮断することにより、メモリセルに初期データを設定するものとしたが、電源電位の給電ノード（ＶＤＤ）との間の電流経路を遮断することにより初期データを設定するようにしてもよい。この場合、メモリセルを構成する一対のインバータのうち、片方のインバータのハイレベルの出力動作が無効とされることにより、初期データが設定される。
なお、本発明では、接地電位の供給ノードも広義の電源として取り扱う。

本発明の第１実施形態に係る半導体記憶装置のデータ記憶原理を説明するための図である。 本発明の第１実施形態に係る半導体記憶装置の初期データ（論理値「１」）の設定原理を説明するための図である。 本発明の第１実施形態に係る半導体記憶装置の初期データ（論理値「０」）の設定原理を説明するための図である。 本発明の第１実施形態に係る半導体記憶装置のメモリアレイの構成を示す図である。 本発明の第１実施形態に係るメモリセルのレイアウトパターンの一例を示す図である。 本発明の第１実施形態に係るメモリセルのレイアウトパターンの配線層とコンタクトとの関係を示す図である。 本発明の第２実施形態に係る半導体記憶装置のメモリアレイの構成を示す図である。 本発明の第２実施形態に係る半導体記憶装置の初期データ設定に関する動作を説明するためのタイミングチャートである。 従来技術に係るＳＲＡＭが備えるメモリセル１０００の構成図である。

符号の説明

４１０，４２０；メモリセル、４１１，４１２，４１３Ｂ，４１４Ｂ，４２１，４２２，４２３Ｂ，４２４Ｂ，７０１，７０２Ｂ；ｎ型ＭＯＳトランジスタ、４１３Ａ，４１４Ａ，４２３Ａ，４２４Ａ，７０２Ａ；ｐ型ＭＯＳトランジスタ、４３０；スイッチ回路、７０２；ＣＭＯＳインバータ。

Claims (5)

1. 交差結合された一対のインバータからなるフリップフロップを主体として構成されたメモリセルをマトリックス状に配列してなるメモリセルアレイを有する半導体記憶装置において、
   前記メモリセルアレイの各行または各列に配置され、所定の給電ノードに接続された第１配線と、
   前記第１配線と並行するようにして前記メモリセルアレイの前記各行または各列に配置された第２配線と、
   前記給電ノードと前記第２配線との間に接続され、前記メモリセルに初期データを設定する際に開放するスイッチ回路とを備え、
   前記メモリセルアレイの各行または各列に属する複数のメモリセルのそれぞれに設定すべき初期データの論理値に応じて、該複数のメモリセルのそれぞれを構成する一対のインバータの各受電ノードが前記第１配線または第２配線に選択的に接続されたことを特徴とする半導体記憶装置。
2. 前記スイッチ回路は、前記メモリセルに初期データを設定する際に前記第２配線と前記給電ノードとの間の電流経路を遮断すると共に、前記第２配線を前記給電ノードとは異なる電位に駆動して前記一対のインバータの片方の動作を無効にすることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１配線と前記給電ノードとの間に、前記電流経路を形成するトランジスタと電気的特性が等価なトランジスタを設けたことを特徴とする請求項２記載の半導体記憶装置。
4. 前記給電ノードは接地電位を給電するためのノードであり、前記受電ノードは前記接地電位を受電するためのノードであることを特徴とする請求項１ないし３の何れか１項記載の半導体記憶装置。
5. 前記給電ノードは電源電位を給電するためのノードであり、前記受電ノードは前記電源電位を受電するためのノードであることを特徴とする請求項１ないし３の何れか１項記載の半導体記憶装置。
   
   

Images