CN101047027A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN101047027A
CN101047027A CNA2007100921707A CN200710092170A CN101047027A CN 101047027 A CN101047027 A CN 101047027A CN A2007100921707 A CNA2007100921707 A CN A2007100921707A CN 200710092170 A CN200710092170 A CN 200710092170A CN 101047027 A CN101047027 A CN 101047027A
Authority
CN
China
Prior art keywords
storage unit
wiring
power supply
node
phase inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007100921707A
Other languages
English (en)
Inventor
平井良康
镰田义彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Publication of CN101047027A publication Critical patent/CN101047027A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体存储器件，包括：存储单元阵列，具有按矩阵布置的存储单元，每个存储单元主要由一对交叉耦合的反相器形成的触发器构成，配置给存储单元阵列的每一行和每一列并连接到预定电源节点的第一布线；平行于第一布线配置的第二布线，以及连接在电源节点和第二布线之间且当初始数据被设置到存储单元时开路的开关电路，其中根据将被设置到多个存储单元的每一个的原始数据的逻辑值，每对反相器的接收节点被有选择地连接到第一布线或第二布线，该多个存储单元的每一个属于存储单元阵列的每一行和每一列。

Description

半导体存储器件
与相关申请的交叉引用
本申请基于2006年3月31日申请的日本专利申请2006-098035，在此将其全部内容引入供参考。
技术领域
本发明涉及一种半导体存储器件，更详细，涉及一种能够将初始数据自动地设置到存储单元的静态随机存取存储器(SRAM)。
背景技术
通常，可以将预定的初始数据设置到存储单元的静态随机存取存储器(SRAM)是已知的(参考日本特许-公开专利号2005-85399)。
图9示出了装备到那种SRAM的存储单元1000的结构。该存储单元1000由一对交叉耦合的反相器1001和1002形成的触发器(flip flop)、由晶体管1004和1006形成的传输门以及用于设置初始数据的晶体管1010构成。而且，每个反相器1001和1002由CMOS型反相器构成，该CMOS型反相器由一对p-型和n-型MOS晶体管形成。
根据现有技术，通过导通用于设置初始数据的n-型MOS晶体管1010，由反相器对1001和1002形成的触发器的稳定条件被强制地控制为特定条件，由此初始数据被设置到存储单元1000。例如，当晶体管1010导通时，反相器1002的输入部分被驱动到低电平，因此，反相器1002将反相器1001的输入部分驱动为高电平，以及反相器1001将反相器1002的输入部分驱动为低电平。结果，在那种条件下，由反相器对1001和1002形成的触发器被稳定。因此，对应于该稳定条件的1-位数据的逻辑值(1或0)被设置到存储单元1000作为初始数据。
根据上述现有技术，因为构成存储单元阵列的每个存储单元具有用于设置初始数据的晶体管1010，大量晶体管构成存储单元，以便将显著地减小集成度。在上述例子中，一个存储单元需要总计7个晶体管，如构成CMOS型反相器1001的两个晶体管、构成CMOS型反相器1002的两个晶体管、用于传输门的两个晶体管1004和1006以及用于设置初始数据的晶体管1010。
发明内容
本发明的目的是提供一种半导体存储器件，可以在不增加存储单元中的元件数目的条件下，将初始数据设置到每个存储单元。
根据本发明的一个方面，提供一种半导体存储器，包括：存储单元阵列，具有按矩阵布置的存储单元，每个存储单元主要由一对交叉耦合的反相器形成的触发器(flip-flop)构成；配置给存储单元阵列的每一行和每一列并连接到预定电源节点的第一布线；平行于第一布线、配置给存储单元阵列的每一行和每一列的第二布线；以及被连接在电源节点和第二布线之间，且当初始数据被设置到存储单元时开路的开关电路，其中构成多个存储单元的每一个的每一对反相器的接收节点，根据将被设置到多个存储单元的每一个的原始数据的逻辑值，被有选择地连接到第一布线或第二布线，该多个存储单元的每一个属于该存储单元阵列的每一行和每一列。
在半导体存储器件中，例如，当初始数据被设置到存储单元时，开关电路切断第二布线和电源节点之间的电流路径，以及通过驱动第二布线为不同于电源节点的电位，使反相器对之一的操作无效。
该半导体存储器件，例如，还包括，具有与形成电流路径的晶体管相同的电性能并形成在第一布线和电源节点之间的晶体管。
在该半导体存储器件中，例如，电源节点是用于提供地电位的节点，以及接收节点是用于接收地电位的节点。此外，在该半导体存储器件中，例如，该电源节点是用于供给电源电位的节点，以及该接收节点是用于接收电源电位的节点。
根据本发明，初始数据可以被设置到构成存储单元阵列的多个存储单元，而不增加存储单元中的元件数目。
附图说明
图1是用于说明根据本发明第一实施例的半导体存储器件中的数据存储的电路图。
图2是用于说明在根据本发明第一实施例的半导体存储器件中设置初始数据(逻辑值“1”)的电路图。
图3是用于说明在根据本发明第一实施例的半导体存储器件中设置初始数据(逻辑值“0”)的电路图。
图4是示出了根据本发明第一实施例的半导体存储器件的存储器阵列结构的电路图。
图5是示出了根据本发明第一实施例的存储单元的布局图形例子的示意图平面图。
图6是示出了存储单元的布局图形的布线层和接触区之间的关系的剖面图。
图7是示出了根据本发明第二实施例的半导体存储器件的存储器阵列结构的电路图。
图8是用于说明根据本发明的第二实施例与初始数据设置有关的半导体存储器件的操作的时序图。
图9是示出了根据现有技术装备到SRAM的存储单元1000的结构电路图。
具体实施方式
下面将参考图1至图3描述本发明的实施例的原理。
图1是用于说明根据本发明第一实施例的半导体存储器件中的数据存储的电路图。图2是用于说明在根据本发明第一实施例的半导体存储器件中设置初始数据(逻辑值“1”)的电路图。图3是用于说明在根据本发明第一实施例的半导体存储器件中设置初始数据(逻辑值“0”)的电路图。在图中，相同数字表示相同的元件，用于相同元件的说明将不被重复。
如图1所示，存储单元具有与根据现有技术的普通SRAM存储单元相同的电结构。例如，根据本发明实施例的存储单元主要由一对反相器103和104形成的触发器构成。反相器103的输出部分经由连接点P2连接到反相器104的输入部分，以及反相器104的输出部分经由连接点P1连接到反相器103的输入部分；因此，反相器对103和104互相交叉耦合。
反相器103由p-型MOS晶体管103A和n-型MOS晶体管103B构成。p-型MOS晶体管103A的源极被连接到电源，其漏极被连接到n-型MOS晶体管103B的漏极。n-型MOS晶体管103B的源极被接地。p-型MOS晶体管103A和n-型MOS晶体管103b的每个栅极被连接到连接点P1，以及其每个漏极被连接到连接点P2。
反相器104由p-型MOS晶体管104A和n-型MOS晶体管104B构成。p-型MOS晶体管104A的源极被连接到电源，其漏极被连接到n-型MOS晶体管104B的漏极。n-型MOS晶体管104B的源极被接地。p-型MOS晶体管104A和n-型MOS晶体管104B的每一个的栅极被连接到连接点P2，以及其每个栅极被连接到连接点P1。
用于传输门的n-型MOS晶体管101被连接在上面的连接点P1和位线BLa之间。亦即，n-型MOS晶体管101的漏极或源极的任意一个被连接到连接点P1，另一个被连接到位线BLa，以及栅极被连接到字线WL。而且，用于传输门的n-型MOS晶体管102被连接在上面的连接点P2和位线BLb之间。亦即，n-型MOS晶体管102的漏极或源极的任意一个被连接到连接点P1，另一个被连接到位线BLb，以及栅极被连接到字线WL。
根据图1中的存储单元，由反相器103和104构成的触发器保持逻辑值“1”或逻辑值“0”的1-位所存储数据。在写模式时，写模式是普通工作模式之一，经由n-型MOS晶体管101和102，从位线BLa和BLb提供该存储数据到上述触发器。例如，字线WL被低解码器(在图中未示出)有选择地驱动为高电平，以及用于传输门的晶体管101和102被导通。然后，高电平被施加到位线对BLa和BLb之一，以及低电平被施加到另一个，对应于将被存储的数据的逻辑值。
例如，当高电平被施加到位线Bla以及低电平被施加到另一位线BLb时，高电平从位线BLa经由n-型MOS晶体管101被提供给连接点P1，输入高电平的反相器103输出低电平。而且，低电平从位线BLb经由n-型MOS晶体管102提供给连接点P2，输入低电平的反相器104输出高电平。即使字线WL被驱动为低电平和存储单元未被选择，通过由反相器103和104构成的触发器也保持存储单元中的这些信号条件。通过那些操作，在存储单元中存储对应于上述位线BLa和BLb的信号电平的1-位数据。
如上所述，已经描述了涉及存储单元的数据保持的基本原理。
在本发明的实施例中，为了便于说明，限定当存储单元中的连接点P1和P2的信号电平分别稳定在高电平和低电平时，存储逻辑值“1”的1-位数据，限定当存储单元中的连接点P1和P2的信号电平分别稳定在低电平和高电平时，存储逻辑值“0”的1-位数据。
接下来，将说明本发明实施例的初始数据设置的原理。图2示出了逻辑值“1”被设为初始数据的存储单元的结构。图3示出了逻辑值“0”被设为初始数据的存储单元的结构。
当逻辑值“1”被设为初始数据时，通过开关205，构成触发器的反相器对103和104的反相器104的地电位的接收节点(n-型MOS晶体管104B的源极)104G与地电位的电源节点GND分开，如图2所示。通过那些操作，该反相器104的操作(低电平的输出操作)将被去激活，由反相器103和104构成的触发器的稳定条件不可能是除连接点P1是高电平和连接点P2是低电平以外的条件。因此，当在该条件下关闭开关205时，逻辑值“1”被设为初始数据。
而且，当逻辑值“0”被设为初始数据时，通过开关305，反相器103的地电位的接收节点(n-型MOS晶体管103B的源极)103G与地电位的电源节点分开，如图3所示。通过那些操作，该反相器103的操作(高电平的输出操作)将被去激活，由反相器103和104构成的触发器的稳定条件不可能是除连接点P1是低电平和连接点P2是高电平以外的条件。因此，当在该条件下关闭开关305时，逻辑值“0”被设为初始数据。
通过将构成存储单元的触发器的反相器对之一的地电位供电路径切断，逻辑值“1”或“0”可以被任意地设为初始数据。
本发明实施例的初始数据设置的原理已经被说明。
接下来，将参考图4，说明根据本发明的第一实施例的上述原理，装备了半导体存储器件的存储单元阵列的结构。
图4示出了根据本发明第一实施例的存储单元阵列的一部分，该存储单元阵列由按矩阵布置的存储单元构成，以及具有由一对反相器形成的触发器。图4所示的存储单元410和420属于存储单元阵列的一个列。存储单元410对应于图2所示的存储单元。存储单元420对应于图3所示的存储单元。
例如，构成存储单元410的n-型MOS晶体管411和412以及用于传输门的反相器413和414分别对应于图2所示的n-型MOS晶体管101和102以及反相器103和104。而且，构成存储单元420的n-型MOS晶体管421和422以及用于传输门的反相器423和424分别对应于图3所示的n-型MOS晶体管101和103以及反相器103和104。此外，开关电路430分别对应于图2和图3所示的开关205或305。
存储单元410中的每个n-型MOS晶体管411和412的栅极被连接到字线WL0，以及存储单元420中的n-型MOS晶体管421和422的每个栅极被连接到字线WL1。在读模式和写模式时，根据从外面提供的行地址信号，字线WL0和WL0的任意一个被行译码器(图中未示出)有选择地驱动为高电平。
在存储单元阵列的每一列中，第一布线H1和第二布线H2被平行布置。第一布线H1被连接到地电位的电源节点GND(预定电源节点)。第二布线H2经由开关电路430连接到地电位的电源节点GND，当初始数据被设置到存储单元410和420时，该开关电路430开路。根据将被设置到多个存储单元410和420的每一个的初始数据的逻辑值，构成那些存储单元的反相器对的每个电源接收节点413G、414G、423G和424G被有选择地连接到第一布线H1或第二布线H2。
图5示出了存储单元410和420的布图例子。图6示出了对应于图5所示的图形的每个布线层和每个触点之间的连接。下面将通过使用存储单元410的例子，说明图5所示的布局图形。在图5中，该布图图形下面的视图示出了布图图形中的A-B之间的截面。而且，在图5中，白色正方形表示第一触点，具有浅色相交线的正方形表示第二触点，以及具有相交线的正方形表示第三触点。
在图5中，图形M21、M22、M23、M24、M25分别对应于图4所示的位线BLa、第一布线H1、电源(VDD)、第二布线H2以及位线BLb，以及对应于第二布线层M2。图形M31对应于字线WL0，以及也对应于图6所示的第三布线层M3。图形G11对应于构成图4所示的反相器413的晶体管413A和413B的每个栅极，以及也对应于图6所示的多晶硅层PG。图形G12对应于构成图4所示的反相器414的每个晶体管414A和414B的栅极，以及也对应于图6所示的多晶硅层PG。图形G21和G22分别对应于用于图4所示的传输门的n-型MOS晶体管411和412的每个栅极，以及也对应于图6所示的多晶硅层PG。
图形AC11对应于图4所示的包括晶体管412和413B的源极和漏极的有源区，以及也对应于图6所示的包括衬底SUB上形成的扩散层的有源区(在图中未示出)。图形AC12对应于图4所示的包括晶体管411和414B的源极和漏极的有源区，以及也对应于图6所示的包括衬底SUB上形成的扩散层的有源区(在图中未示出)。图形AC21对应于图4所示的包括晶体管414A的源极和漏极的有源区，以及也对应于图6所示的包括衬底SUB上形成的扩散层的有源区(在图中未示出)。图形AC22对应于图4所示的包括晶体管413A的源极和漏极的有源区，以及也对应于图6所示的包括衬底SUB上形成的扩散层的有源区(在图中未示出)。
上述晶体管414A和414B的漏极和晶体管413A和413B的栅极G11经由第一布线层M1互相连接，以及上述晶体管413A和413B的漏极和晶体管414A和414B的栅极G12经由第一布线层M1互相连接。上述晶体管414B的源极(接收节点414G)经由图6所示的第一布线层M1以及经由图形M33(第三布线层)和图5所示的第三触点C24连接到由第二布线层M2形成的第二布线H2(图4所示)。上述晶体管413B的源极(接收节点413G)经由图6所示的第一布线层M1、经由图5所示的图形M32(第三布线层)和第三触点C21连接到由第二布线层M2形成的第一布线H1(图4所示)。
根据该布图，通过形成第二触点C21和C24以及第二触点C22和C23之一，逻辑值“1”或“0”被编程到该存储单元。
布图图形的例子已被说明。
根据图4中的存储单元阵列的结构，当初始数据被设置时，通过控制电路(在图中未示出)控制开关电路430开路，存储单元410的反相器414的接收节点414G和存储单元420的反相器423的接收节点423G与地电位的电源节点GND电隔开，以及地电位将不被提供给这些接收节点。为此，如参考图2和图3说明，逻辑值“1”和“0”被设置到这些存储单元410和420作为初始数据。
而且，在本发明的第一实施例中，尽管已经说明了初始数据被设置到两个存储单元410和420的情况的例子，但是当属于存储单元的相同列的所有存储单元中的上述接收节点被有选择地连接到第一布线H1或第二布线H2时，初始数据可以与相同列中的其他存储单元独立地设置在存储单元中。而且，在本发明的第一实施例中，尽管在每一列中布置第一布线H1和第二布线H2，但是它们可以被布置在每一行中。通过那些操作，初始数据可以与相同行中的其他存储单元独立地设置到存储单元。在下面描述的本发明的第二实施例中，可以应用相同的原理。
接下来，将参考图7说明装备了根据本发明第二实施例的半导体存储器件的存储单元阵列的结构。在图7中，与图4中相同的参考数字和标记表示与上述图4所示的第一实施例类似的元件
如图7所示，根据本发明第二实施例的半导体存储器件具有由p-型MOS晶体管702A和n-型MOS晶体管702B构成的CMOS型反相器702。p-型MOS晶体管702A的源极被连接到电源，以及漏极被连接到n-型MOS晶体管702B的漏极，以及n-型MOS晶体管702B的源极被连接到地电位的电源节点GND。
每个p-型MOS晶体管702和n-型MOS晶体管702B的漏极被连接到第二布线H2，作为该反相器702的输出部分，以及初始信号SINT被共同地施加到这些晶体管的每个栅极。
由于在第二布线H2和地电位的电源节点GND之间插入n-型MOS晶体管702B的电流路径，与图4所示的开关电路430相同，当将初始数据设置到存储单元410和420时，用作开关电路的n-型MOS晶体管702B开路。
而且，在本发明的第二实施例中，在第一布线H1和地电位的电源节点GND之间插入具有与上述晶体管702B相同电性能的n-型MOS晶体管701，作为虚拟晶体管。例如，n-型MOS晶体管701的漏极被连接到第一布线H1，源极被连接到地电位的电源节点GND，以及栅极被连接到电源。该n-型MOS晶体管701是在正常工作模式中，用于使朝向地电位的电源节点GND的第一布线H1和第二布线H2的电性能相同，以及用于阻止这些布线的电性能不平衡而给存储单元的数据维护性能造成影响。
在本发明的第二实施例中，在正常工作模式中，初始信号SINT被固定为高电平，反相器702的n-型MOS晶体管702B提供地电位到第二布线H2。此时，尽管在第二布线H2和地电位的电源节点GND之间存在导通的n-型MOS晶体管702B，但是因为n-型MOS晶体管701具有与第一布线H1和电源节点GND之间存在的n-型MOS晶体管702B相同的电性能，总体上看到存储单元阵列，保持构成每个存储单元中的触发器的反相器对的电性能的对称性，以及存储单元的数据保持性能被很好的保持。
而且，在初始数据的设置操作中，初始信号被固定为低电平。通过那些操作，n-型MOS晶体管702B被关断，以及第二布线和地电位的电源节点GND之间的电流路径被切断，p-型MOS晶体管702A被导通，以及第二布线H2被驱动到高电平。在此情况下，与上述第一实施例中的相同，因为每个存储单元中的触发器的稳定性变得统一，初始数据可以被设置。
而且，根据本发明的实施例，与第一实施例相比，通过在设置初始数据的时候驱动第二布线H2为高电平，每个存储单元中的触发器的稳定性可以被肯定地控制为一个条件。为此，可以稳定地设置初始数据。
如上所述，当初始数据被设置到存储单元时，通过关掉n-型MOS晶体管702B，第二实施例的开关电路702切断第二布线H2和地电位的电源节点GND之间的电流路径，第二布线被驱动到不同于电源节点GND的电位的电源(VDD)的电位，以及通过导通p-型MOS晶体管702A，每个存储单元中的反相器对之一的操作(低电平输出操作)被去激活(inactivated)。
而且，在图7中，存储单元410中的连接点CL0和CR0分别对应于图2中的连接点P1和P2，以及存储单元420中的连接点CL1和CR1分别对应于图3所示的连接点P1和P2。
接下来，参考图8所示的时序图说明第二实施例的操作。在时间t0时，电源被导通，低电平被提供给信号SINT，高电平被提供给字线WL0和WL1，以及高电平被提供给位线BLa和BLb。除此之外，n-型MOS晶体管702B被关断，以及p-型MOS晶体管702A被导通。结果，第一布线H1被n-型MOS晶体管702A驱动为低电平，第二布线H2被p-型MOS晶体管702A驱动为高电平。
当在时间t1建立电源时，通过第一布线H1和第二布线H2的每个信号电平的影响，存储单元420中的连接点CR1被固定为高电平，以及连接点CL1被固定为低电平。另一方面，存储单元410中的连接点CL0被固定为高电平，以及连接点CR0被固定为低电平。
如上所述，逻辑值“1”被设置到存储单元410，以及逻辑值“0”被设置到存储单元420，作为初始数据。
然后，当在时间t2高电平被提供给信号SINT时，低电平被提供给字线WL0和WL1，此后，第一布线H1和第二布线H2分别被n-型MOS晶体管701和702B驱动为低电平，以及普通地电位被提供给每个存储单元。通过这些操作，可以执行正常工作。
根据本发明的每个实施例，唯一的初始数据可以被设置到存储单元阵列中的每个存储单元，而不增加存储单元的元件数目。而且，例如，如果它被用作乐音(musical tone)发生器内部的RAM，那么在导通电源之后可以直接发出预定乐音，而没有初始设置，以及也可以在改变它的一部分之后使用初始数据。而且，由于不必在乐音发生器内部装备用于设置初始数据的CPU和ROM，芯片尺寸可以较小。而且，当在该半导体存储器件中编程可以稳定地运行的程序作为初始数据时，当探测到异常性时，通过读取这些程序，可以自动地恢复稳定条件。
根据本发明的实施例，通过去激活构成存储单元的触发器的反相器对之一的操作(低电平的输出操作)，在存储单元中设置初始数据。
而且，为多个存储单元装备一个开关电路，该开关电路用于去激活构成每个存储单元的触发器的一个反相器的操作。换句话说，一个开关电路被多个存储单元共享。
此外，通过构成存储单元中的触发器的反相器对的布局上的图形(例如，布线和触点的图形)，在存储单元中编程初始数据。
此外，晶体管被插入初始化时被去激活的电源，该晶体管与插入反相器电源的晶体管相同，用于保持平衡。
此外，与正常工作中的电平相反，设置初始化时被去激活的反相器的接收节点电平。例如，电源电位被提供给反相器的地电位的接收节点，以去激活该反相器。相反，地电位被提供给该反相器的电源电位的接收节点，以去激活该反相器。
此外，通过将LSI上的复位信号连接到存储器的初始信号，可以从控制电路如CPU省略用于执行初始设定的电路或序列。
此外，通过将异常性探测信号连接到存储器的初始信号，可以执行从异常情况的自动返回。
本发明已结合优选实施例进行了描述。但是本发明不仅仅限于上述实施例。很显然可以由所属领域的技术人员进行各种改进、改善、组合等等。
例如，在本发明的实施例中，尽管通过切断存储单元和地电位的电源节点GND之间的电流路径，初始数据被设置到存储单元，但是可以通过切断存储单元和电源电位的电源节点(VDD)之间的电流路径，设置初始数据。在此情况下，通过去激活构成存储单元的反相器对的一个反相器的高电平的输出操作，设置初始数据。
而且，在本说明书中，地电位的电源节点采用电源的广义概念。

Claims (5)

1.一种半导体存储器件，包括：
存储单元阵列，具有按矩阵布置的存储单元，每个存储单元主要由一对交叉耦合的反相器所形成的触发器构成；
配置给存储单元阵列的每一行和每一列并连接到预定电源节点的第一布线；
平行于第一布线，配置给存储单元阵列的每一行和每一列的第二布线；以及
连接在电源节点和第二布线之间，并且当初始数据被设置到存储单元时开路的开关电路，
其中根据将被设置到多个存储单元的每一个的原始数据的逻辑值，构成多个存储单元的每一个的每一对反相器的接收节点被有选择地连接到第一布线或第二布线，该多个存储单元的每一个属于该存储单元阵列的每一行和每一列。
2.根据权利要求1的半导体存储器件，其中当初始数据被设置到存储单元时，开关电路切断第二布线和电源节点之间的电流路径，以及通过驱动第二布线为不同于电源节点的电位，使反相器对之一的操作无效。
3.根据权利要求2的半导体存储器件，还包括具有与形成电流路径的晶体管相同电性能并形成在第一布线和电源节点之间的晶体管。
4.根据权利要求1的半导体存储器件，其中电源节点是用于提供地电位的节点，以及接收节点是用于接收该地电位的节点。
5.根据权利要求1的半导体存储器件，其中电源节点是用于提供电源电位的节点，以及接收节点是用于接收该电源电位的节点。
CNA2007100921707A 2006-03-31 2007-04-02 半导体存储器件 Pending CN101047027A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006098035A JP4811086B2 (ja) 2006-03-31 2006-03-31 半導体記憶装置
JP2006098035 2006-03-31

Publications (1)

Publication Number Publication Date
CN101047027A true CN101047027A (zh) 2007-10-03

Family

ID=38558669

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007100921707A Pending CN101047027A (zh) 2006-03-31 2007-04-02 半导体存储器件

Country Status (3)

Country Link
US (1) US20070230236A1 (zh)
JP (1) JP4811086B2 (zh)
CN (1) CN101047027A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725207A (zh) * 2019-03-19 2020-09-29 株式会社村田制作所 半导体装置以及放大器模块

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014126182A1 (ja) * 2013-02-18 2014-08-21 ピーエスフォー ルクスコ エスエイアールエル アクセス履歴を記憶するメモリセルアレイのリセット回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01194190A (ja) * 1988-01-29 1989-08-04 Nec Corp 記憶回路
JPH03286494A (ja) * 1990-03-30 1991-12-17 Sharp Corp 半導体記憶装置
JPH04247394A (ja) * 1991-01-31 1992-09-03 Kawasaki Steel Corp メモリセル
JPH05325557A (ja) * 1992-05-26 1993-12-10 Mitsubishi Electric Corp 半導体記憶装置
US6750107B1 (en) * 1996-01-31 2004-06-15 Micron Technology, Inc. Method and apparatus for isolating a SRAM cell
US6304483B1 (en) * 1998-02-24 2001-10-16 Micron Technology, Inc. Circuits and methods for a static random access memory using vertical transistors
JP3386038B2 (ja) * 2000-06-22 2003-03-10 セイコーエプソン株式会社 半導体記憶装置
JP3589168B2 (ja) * 2000-09-04 2004-11-17 セイコーエプソン株式会社 半導体装置
US6525565B2 (en) * 2001-01-12 2003-02-25 Xilinx, Inc. Double data rate flip-flop
JP3408525B2 (ja) * 2001-02-08 2003-05-19 松下電器産業株式会社 Ｓｒａｍ装置
JP3656592B2 (ja) * 2001-03-26 2005-06-08 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725207A (zh) * 2019-03-19 2020-09-29 株式会社村田制作所 半导体装置以及放大器模块

Also Published As

Publication number Publication date
JP2007273003A (ja) 2007-10-18
JP4811086B2 (ja) 2011-11-09
US20070230236A1 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
CN107799145B (zh) 半导体装置
KR100538019B1 (ko) 반도체 기억장치
US7812390B2 (en) Semiconductor memory device with memory cells on multiple layers
CN1838411A (zh) 半导体集成电路器件及固定其阱势的设计方法
CN1838416A (zh) Sram存储器、微处理器以及sram阵列及其制造方法
CN1866396A (zh) 半导体存储器件
CN104424134A (zh) 一种存储器装置及其制造方法
KR940012406A (ko) 고집적 및 신뢰성이 향상되는 로우리던던시 회로 및 이를 구비하는 반도체 메모리 장치
CN1892903A (zh) 半导体存储器
CN1832032A (zh) 半导体存储器
TWI754461B (zh) 記憶體胞元、sram裝置以及寫入資料至sram裝置的方法
CN1577620A (zh) 半导体存储装置
US7400524B2 (en) Semiconductor memory device and semiconductor device
US9455007B2 (en) Word line driver circuitry and compact memory using same
CN1595534A (zh) 非易失性半导体存储器件
JP2011216664A (ja) 半導体記憶装置
CN101047027A (zh) 半导体存储器件
US8477555B2 (en) Deselect drivers for a memory array
WO2017145453A1 (ja) 半導体記憶装置
JP2011009650A (ja) 半導体装置
CN1399281A (zh) 容错固态存储器
CN112489701B (zh) 静态随机存取存储器组成的存储器元件
KR20120069682A (ko) 계층적 비트라인을 갖는 반도체 메모리 디바이스
KR100512936B1 (ko) 반도체 메모리 장치 및 이 장치의 배치방법
EP0420185A2 (en) Semiconductor memory apparatus

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication