JP2011216664A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ワード線コンタクトが隣接セルと共有されるＳＲＡＭセルを有する半導体記憶装置において、ビット線対の充放電による消費電力を抑える。
【解決手段】半導体記憶装置は、ワード線ＷＬＡ、ＷＬＢと、ＳＲＡＭセルＭＣ１、ＭＣ２と、仲介セルＤＣとを備える。ＳＲＡＭセルＭＣ１はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＡが接続されている。ＳＲＡＭセルＭＣ２はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＢが接続されている。仲介セルＤＣは、ＳＲＡＭセルＭＣ１とＳＲＡＭセルＭＣ２とに隣接して設けられ、ワード線ＷＬＡ、ＷＬＢが接続されている。複数のＳＲＡＭセルＭＣ１及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＡ用のコンタクトを共有している。複数のＳＲＡＭセルＭＣ２及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＢ用のコンタクトを共有している。
【選択図】図５

Description

本発明は、半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを含む半導体記憶装置に関する。
高速動作が可能なメモリとしてＳＲＡＭが知られている。ＳＲＡＭでは、ワード線が活性化されると、そのワード線に接続された、対象のメモリセルを含む全てのメモリセルが活性化される。そのため、対象のメモリセルのビット線対だけでなく、対象外のメモリセルのビット線対においても充放電が行われる。このような対象外のメモリセルのビット線対の充放電は不要な電力消費を生じさせている。
ＳＲＡＭでの消費電力を低減する技術として、特開平８−１６７２９１号公報（対応米国特許ＵＳ５７５７６８９（Ａ））に半導体メモリ装置が開示されている。図１４は、特開平８−１６７２９１号公報の図１を、符号等を変更せずにそのまま示したものである（従って、それらの符号等は、この図１４のみにおいて有効であり、後述される本発明の実施の形態の符号とは直接的には関係が無い）。この半導体メモリ装置は、複数のメモリセル（Ｍ００、Ｍ０１、…、Ｍ１０、Ｍ１１、…）を行列状に配列したメモリセルアレイを有し、アドレス指定されたワード線（ＥＷＬ０、ＯＷＬ０、…）を活性化させてメモリセル（Ｍ００、Ｍ０１、…）とビット線（Ｂ０、／Ｂ０、Ｂ１、／Ｂ１、…）とを作動的に接続してデータの授受を行わせる。この半導体メモリ装置は、同一の行アドレスに対して列アドレスにより制御される少なくとも２本のワード線（例示：ＥＷＬ０、ＯＷＬ０）を有する。同一の行（例示：第０行）に属するメモリセル（例示：Ｍ００、Ｍ０１、…）が、同一の行アドレスを有し、異なる列アドレスを有する上記少なくとも２本ワード線（例示：ＥＷＬ０、ＯＷＬ０）のうちの異なるワード線（例示：ＥＷＬ０又はＯＷＬ０）に接続されている。すなわち、この半導体メモリでは、ワード線を複数用いることにより、充放電されるビット線対の数を減らして、不要な充放電の回数を低減している。それにより、消費電力を削減している。
一方、テクノロジーノード９０ｎｍ以降、ＳＲＡＭは横型メモリセルレイアウトが多く用いられるようになっている。横型メモリセルレイアウトの技術として、特許第３５２３７６２号公報（対応米国特許ＵＳ５９３０１６３（Ａ））に半導体記憶装置が開示されている。図１５Ａ、図１５Ｂ、及び図１５Ｃは、それぞれ特許第３５２３７６２号公報の図１、図２、及び図１６を、符号等を変更せずにそのまま示したものである（従って、それらの符号等は、これらの図１５Ａ、図１５Ｂ、及び図１５Ｃのみにおいて有効であり、後述される本発明の実施の形態の符号とは直接的には関係が無い）。この半導体記憶装置は、第１のインバータと、第２のインバータと、第３のＮチャネル型ＭＯＳトランジスタ（Ｎ３）と、第４のＮチャネル型ＭＯＳトランジスタ（Ｎ４）とを備える。第１のインバータは、第１のＮチャネル型ＭＯＳトランジスタ（Ｎ１）と第１のＰチャネル型ＭＯＳトランジスタ（Ｐ１）とを含む。第２のインバータは、第２のＮチャネル型ＭＯＳトランジスタ（Ｎ２）と第２のＰチャネル型ＭＯＳトランジスタ（Ｐ２）とを含み、第１のインバータの出力端子に第２のインバータの入力端子が接続され、第１のインバータの入力端子に第２のインバータの出力端子が接続されている。第３のＮチャネル型ＭＯＳトランジスタ（Ｎ３）は、第１のインバータの出力端子にソースが接続され、第１のビット線（ＢＬ）にドレインが接続され、ワード線（ＷＬ）にゲートが接続されている。第４のＮチャネル型ＭＯＳトランジスタ（Ｎ４）は、第２のインバータの出力端子にソースが接続され、第２のビット線（／ＢＬ）にドレインが接続され、ワード線（ＷＬ）にゲートが接続されている。第１、第２、第３及び第４のＮチャネル型ＭＯＳトランジスタ（Ｎ１、Ｎ２、Ｎ３及びＮ４）と第１及び第２のＰチャネル型ＭＯＳトランジスタ（Ｐ１、Ｐ２）のそれぞれのソース・ドレインの配置方向が、第１、第２、第３及び第４のＮチャネル型ＭＯＳトランジスタ（Ｎ１、Ｎ２、Ｎ３及びＮ４）が形成されたＰウェル領域（Ｐウェル）と第１及び第２のＰチャネル型ＭＯＳトランジスタが形成されたＮウェル領域（Ｎウェル）との境界線と平行になるように設定されている。第３のＮチャネル型ＭＯＳトランジスタ（Ｎ３）のゲートに用いられる第１の多結晶シリコン配線層（ＰＬ２）と、第１のＮチャネル型ＭＯＳトランジスタ（Ｎ１）のゲートと第１のＰチャネル型ＭＯＳトランジスタ（Ｐ１）のゲートとに用いられる第２の多結晶シリコン配線層（ＰＬ１）とが平行に配置されている。第４のＮチャネル型ＭＯＳトランジスタ（Ｎ４）のゲートに用いられる第３の多結晶シリコン配線層（ＰＬ４）と、第２のＮチャネル型ＭＯＳトランジスタ（ＰＬ３）のゲートと第２のＰチャネル型ＭＯＳトランジスタ（Ｐ２）のゲートとに用いられる第４の多結晶シリコン配線層（ＰＬ３）とが平行に配置されている。
特開平８−１６７２９１号公報 特許第３５２３７６２号公報
上述のように、横型メモリセルレイアウト（図１５Ａ、図１５Ｂ）では、ＳＲＡＭセルはＰウェルでＮウェルを挟む構造を有している。そして、ＳＲＡＭセルの中央にロードトランジスタ（Ｐ１、Ｐ２）、両側にアクセストランジスタ（Ｎ３、Ｎ４）及びドライバトランジスタ（Ｎ１、Ｎ２）が配置されている。この横型メモリセルレイアウトでは、アクセストランジスタ（Ｎ３、Ｎ４）の入力となるワード線（ＷＬ）は隣接セルと共有されている。すなわち、横型メモリセルレイアウトでは、ワード線（ＷＬ）が第３配線によって通過し、セルの境界位置（図１５Ａや図１５Ｂの左右方向の端部）において、コンタクトを介してポリシリコン（ＰＬ２、ＰＬ４）に接続される。これらのワード線（ＷＬ）のコンタクト及びポリシリコンは、隣接するＳＲＡＭセル同士で共有されている。
この横型メモリセルレイアウトに例示されるような、ワード線のコンタクトなどが隣接セルと共有されるＳＲＡＭセルの場合、ワード線をセル単位で切り替えることはできない。すなわち、セルアレイ中の任意の場所においてワード線を切り替えることができない。そのため、特開平８−１６７２９１号公報に開示されている構成（図１４）のような、ワード線を複数用いて充放電されるビット線対の数を減らす、という技術を用いることができない。その結果、ワード線のコンタクトなどが隣接セルと共有されるＳＲＡＭセルにおいて、不要な充放電の回数を低減して消費電力の低減を図ることが困難になっている。対処方法として、ＳＲＡＭセルの形状を変更する方法や、メモリセルアレイを分割する方法も考えられるが、前者は、セル開発の工数負担がかかり、後者は面積効率の低下を招くという問題がある。
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体記憶装置は、第１ワード線（ＷＬＡ）及び第２ワード線（ＷＬＢ）と、第１ＳＲＡＭセル（３０：ＭＣ１）と、第２ＳＲＡＭセル（３０：ＭＣ２）と、仲介セル（１０：ＤＣ）とを備える。第１ＳＲＡＭセル（３０：ＭＣ１）は、第１ワード線（ＷＬＡ）及び第２ワード線（ＷＬＢ）を有し、第１ワード線（ＷＬＡ）が接続されている。第２ＳＲＡＭセル（３０：ＭＣ２）は、第１ワード線（ＷＬＡ）及び第２ワード線（ＷＬＢ）を有し、第２ワード線（ＷＬＢ）が接続されている。仲介セル（１０：ＤＣ）は、第１ＳＲＡＭセル（３０：ＭＣ１）と第２ＳＲＡＭセル（３０：ＭＣ２）との間に隣接して設けられ、第１ワード線（ＷＬＡ）及び第２ワード線（ＷＬＡ）が接続されている。複数の第１ＳＲＡＭセル（３０：ＭＣ１）及び仲介セル（１０：ＤＣ）のうち、隣接するセル同士が第１ワード線（ＷＬＡ）用のコンタクトを共有している。複数の第２ＳＲＡＭセル（３０：ＭＣ２）及び仲介セル（１０：ＤＣ）のうち、隣接するセル同士が第２ワード線（ＷＬＢ）用のコンタクトを共有している。
本発明の半導体記憶装置により、ワード線（ＷＬＡ、ＷＬＢ）用のコンタクトを共用する複数のＳＲＡＭセル（３０：ＭＣ１、ＭＣ２）を用いている場合であっても、ワード線切り替え用の仲介セル（１０：ＤＣ）を仲介させることによって、同じ行に属する複数のＳＲＡＭセル（３０：ＭＣ１、ＭＣ２）を別々のグループ（ＭＣ１／ＭＣ２）に分割することが出来る。それにより、各グループ（ＭＣ１／ＭＣ２）に対して別々のワード線（ＷＬＡ／ＷＬＢ）を用いることが出来るようになり、メモリセルアレイのワード線選択の技術を適用することが可能となる。その結果、メモリセルアレイの消費電力を低減することができる。
本発明により、少なくともワード線のコンタクトが隣接セルと共有されるＳＲＡＭセルを有する半導体記憶装置において、ビット線対の充放電による消費電力を抑えることが可能となる。
図１Ａは、本発明の実施の形態に係る半導体記憶装置におけるＳＲＡＭセルの構成を示している。 図１Ｂは、本発明の実施の形態に係る半導体記憶装置におけるＳＲＡＭセルの構成を示している。 図１Ｃは、本発明の実施の形態に係る半導体記憶装置におけるＳＲＡＭセルの構成を示している。 図２は、本発明の実施の形態に係る半導体記憶装置におけるＳＲＡＭセルの構成を示している。 図３Ａは、本発明の実施の形態に係る半導体記憶装置における仲介セルの構成を示している。 図３Ｂは、本発明の実施の形態に係る半導体記憶装置における仲介セルの構成を示している。 図４は、本発明の実施の形態に係る半導体記憶装置における仲介セルの構成を示している。 図５は、本発明の実施の形態に係る半導体記憶装置の構成を示している。 図６Ａは、図５のコントローラにより制御されるカラムデコーダ出力とロウデコーダ出力とメモリセル番地の真理値表である。 図６Ｂは、図５のコントローラにより制御されるカラムデコーダ出力とロウデコーダ出力とメモリセル番地の真理値表である。 図７Ａは、図５のセルアレイ配置の概観を示している。 図７Ｂは、図５のセルアレイ配置の概観を示している。 図８Ａは、図７Ａの黒枠部分のレイアウトの一例を示す平面図である。 図８Ｂは、図７Ａの黒枠部分のレイアウトの一例を示す平面図である。 図９Ａは、図７Ａの黒枠部分の下地レイアウトの一例を示す平面図である。 図９Ｂは、図７Ａの黒枠部分の下地レイアウトの一例を示す平面図である。 図１０Ａは、図７Ａの黒枠部分の下地レイアウトの他の例を示す平面図である。 図１０Ｂは、図７Ａの黒枠部分の下地レイアウトの他の例を示す平面図である。 図１１は、本発明の実施の形態に係る半導体記憶装置のレイアウトの更に他の例を示す平面図である。 図１２は、ワード線切り替え仲介セルを配置する必要がないＳＲＡＭセルのレイアウト例を示している。 図１３は、ＰとＱの面積比率をカラム構成の違いでプロットしたグラフである。 図１４は、特開平８−１６７２９１号公報の図１をそのまま示している。 図１５Ａは、特許第３５２３７６２号公報の図１を示している。 図１５Ｂは、特許第３５２３７６２号公報の図２を示している。 図１５Ｃは、特許第３５２３７６２号公報の図１６を示している。
本発明の実施の形態に係る半導体記憶装置について添付図面を参照して説明する。本発明は、少なくともワード線のコンタクトが隣接セルと共有されるＳＲＡＭセルのメモリセルアレイ中に、ワード線を切り替えるための仲介セルを、ＳＲＡＭセルのレイアウトパターンの規則性を保ちながら配置する。それにより、本発明は、ＳＲＡＭセルのばらつきを増加させることなく、ワード線を複数用いて充放電されるビット線対の数を減らすという技術を適用可能にして、ビット線対の充放電による消費電力を抑えることができる。以下詳細に説明する。
まず、メモリセルとしてのＳＲＡＭセルの構成について説明する。
図１Ａ、図１Ｂ、図１Ｃ、及び図２は、本発明の実施の形態に係る半導体記憶装置におけるＳＲＡＭセルの構成を示している。図１Ａは、ＳＲＡＭセル３０の下地レイアウト３０Ｌの平面図を示している。図１Ｂ及び図１Ｃは、図１Ａの下地レイアウト３０Ｌに重なるＳＲＡＭセル３０の上地レイアウト３０Ｕａ及び３０Ｕｂの平面図をそれぞれ示している。図２は、ＳＲＡＭセル３０の回路図を示している。ここでは、ＳＲＡＭセル３０として、ＣＭＯＳ構造のＳＲＡＭセルについて説明する。ただし、ＳＲＡＭセルは、ワード線のコンタクトなどが隣接セルと共有されるＳＲＡＭセルであれば、この例に限定されるものではない。また、メモリセルアレイ内での配置位置により、図示したレイアウトに対して上下反転や左右反転していても良い。
図２に示されるように、ＳＲＡＭセル３０は、１ポートメモリセルであり、６個のトランジスタで構成される。すなわち、ＳＲＡＭセル３０は、左側の第１インバータを構成するｐＭＯＳロードトランジスタＬＤ１及びｎＭＯＳドライバトランジスタＤＲ１と、ｎＭＯＳアクセストランジスタＡＣ１と、右側の第２インバータを構成するｐＭＯＳロードトランジスタＬＤ２及びｎＭＯＳドライバトランジスタＤＲ２と、ｎＭＯＳアクセストランジスタＡＣ２とを備えている。第１インバータの出力ノードＮＤ１に第２インバータの入力端子が接続され、第１インバータの入力端子に第２インバータの出力ノードＮＤ２が接続されている。ｎＭＯＳアクセストランジスタＡＣ１は、第１インバータの出力ノードにソースが接続され、ビット線ＤＴにドレインが接続され、ワード線ＷＬにゲートが接続されている。ｎＭＯＳアクセストランジスタＡＣ２は、第２インバータの出力ノードにソースが接続され、ビット線ＤＢにドレインが接続され、ワード線ＷＬにゲートが接続されている。
図１Ａの下地レイアウトに示されるように、ｎＭＯＳドライバトランジスタＤＲ１及びｎＭＯＳアクセストランジスタＡＣ１は、Ｐｗｅｌｌ（Ｐウエル）１の拡散層ＤＮ１（ＤＮ１ａ、ＤＮ１ｂ、ＤＮ１ｃ）に形成されている。ｎＭＯＳドライバトランジスタＤＲ２及びｎＭＯＳアクセストランジスタＡＣ２は、Ｐｗｅｌｌ（Ｐウエル）２の拡散層ＤＮ２（ＤＮ２ａ、ＤＮ２ｂ、ＤＮ２ｃ）に形成されている。ｐＭＯＳロードトランジスタＬＤ１、ｐＭＯＳロードトランジスタＬＤ２は、Ｐｗｅｌｌ１とＰｗｅｌｌ２に挟まれるＮｗｅｌｌ（Ｎウエル）の拡散層ＤＰ１（ＤＰ１ａ、ＤＰ１ｂ）、ＤＰ２（ＤＰ２ａ、ＤＰ２ｂ）に形成されている。
ｎＭＯＳドライバトランジスタＤＲ１は、拡散層ＤＮ１ａをソース、拡散層ＤＮ１ｂをドレイン、ポリシリコンＰＯ１ａをゲートとしている。拡散層ＤＮ１ａは、コンタクトＣ１ａ、第１配線３１ａ、第１ビア３２ａ及び後述の上地レイアウト（３０Ｕａ又は３０Ｕｂ）を介して接地線ＧＮＤに接続されている。拡散層ＤＮ１ｂは、コンタクトＣ１ｂを介して、出力ノードＮＤ１としての第１配線３５ｂに接続されている。ポリシリコンＰＯ１ａは、ｐＭＯＳロードトランジスタＬＤ１のゲートと共用されている。
ｎＭＯＳアクセストランジスタＡＣ１は、拡散層ＤＮ１ｂをソース、拡散層ＤＮ１ｃをドレイン、ポリシリコンＰＯ１ｂをゲートとしている。拡散層ＤＮ１ｃは、コンタクトＣ１ｄ、第１配線３１ｃ、第１ビア３２ｃ及び上地レイアウト（３０Ｕａ又は３０Ｕｂ）を介してビット線ＤＴに接続されている。ポリシリコンＰＯ１ｂは、コンタクトＣ１ｃ、第１配線３１ｂ、第１ビア３２ｂ及び上地レイアウト（３０Ｕａ又は３０Ｕｂ）介してワード線ＷＬに接続されている。これらのポリシリコンＰＯ１ｂ、コンタクトＣ１ｃ、第１配線３１ｂ、第１ビア３２ｂ及び上地レイアウトの関連部分は、隣接するＳＲＡＭセル（図示されず）と共用されている。
ｐＭＯＳロードトランジスタＬＤ１は、拡散層ＤＰ１ａをソース、拡散層ＤＰ１ｂをドレイン、ポリシリコンＰＯ３ａをゲートとしている。拡散層ＤＰ１ａは、コンタクトＣ３ａ、第１配線３５ａ、第１ビア３６ａ及び上地レイアウト（３０Ｕａ又は３０Ｕｂ）を介して電源線ＶＤＤに接続されている。拡散層ＤＰ１ｂは、コンタクトＣ３ｃを介して、第１配線３５ｂに接続されている。ポリシリコンＰＯ３ａは、ポリシリコンＰＯ１ａと一体であり、ｎＭＯＳドライバトランジスタＤＲ１のゲートと共用されている。
ｎＭＯＳドライバトランジスタＤＲ２は、拡散層ＤＮ２ａをソース、拡散層ＤＮ２ｂをドレイン、ポリシリコンＰＯ２ａをゲートとしている。拡散層ＤＮ２ａは、コンタクトＣ２ａ、第１配線３７ａ、第１ビア３８ａ及び上地レイアウト（３０Ｕａ又は３０Ｕｂ）を介して接地線ＧＮＤに接続されている。拡散層ＤＮ２ｂは、コンタクトＣ２ｂを介して、出力ノードＮＤ２としての第１配線３５ｄに接続されている。ポリシリコンＰＯ２ａは、ｐＭＯＳロードトランジスタＬＤ２のゲートと共用されている。
ｎＭＯＳアクセストランジスタＡＣ２は、拡散層ＤＮ２ｂをソース、拡散層ＤＮ２ｃをドレイン、ポリシリコンＰＯ２ｂをゲートとしている。拡散層ＤＮ２ｃは、コンタクトＣ２ｄ、第１配線３７ｃ、第１ビア３８ｃ及び上地レイアウト（３０Ｕａ又は３０Ｕｂ）を介してビット線ＤＢに接続されている。ポリシリコンＰＯ２ｂは、コンタクトＣ２ｃ、第１配線３７ｂ、第１ビア３８ｂ及び上地レイアウト（３０Ｕａ又は３０Ｕｂ）介してワード線ＷＬに接続されている。これらのポリシリコンＰＯ２ｂ、コンタクトＣ２ｃ、第１配線３７ｂ、第１ビア３８ｂ及び上地レイアウトの関連部分は、隣接するＳＲＡＭセル（図示されず）と共用されている。
ｐＭＯＳロードトランジスタＬＤ２は、拡散層ＤＰ２ａをソース、拡散層ＤＰ２ｂをドレイン、ポリシリコンＰＯ３ｂをゲートとしている。拡散層ＤＰ２ａは、コンタクトＣ３ｄ、第１配線３５ｃ、第１ビア３６ｂ及び上地レイアウト（３０Ｕａ又は３０Ｕｂ）を介して電源線ＶＤＤに接続されている。拡散層ＤＰ２ｂは、コンタクトＣ３ｂを介して、第１配線３５ｄに接続されている。ポリシリコンＰＯ３ｂは、ポリシリコンＰＯ２ａと一体であり、ｎＭＯＳドライバトランジスタＤＲ２のゲートと共用されている。
すなわち、ｎＭＯＳドライバトランジスタＤＲ１とｐＭＯＳロードトランジスタＬＤ１は両ゲートがポリシリコン配線（ＰＯ１ａ、ＰＯ３ａ）で接続され、両ドレイン（ＤＮ１ｂ、ＤＰ１ｂ）がコンタクト（Ｃ１ｂ、Ｃ３ｃ）を介して第１配線層（３５ｂ）で接続されており、第１インバータを形成している。ｎＭＯＳドライバトランジスタＤＲ２とｐＭＯＳロードトランジスタＬＤ２は両ゲートがポリシリコン配線（ＰＯ２ａ、ＰＯ３ｂ）で接続され、両ドレイン（ＤＮ２ｂ、ＤＰ２ｂ）がコンタクト（Ｃ２ｂ、Ｃ３ｂ）を介して第１配線層（３５ｄ）で接続されており、第２インバータを形成している。第１インバータの出力ノードＮＤ１は第２インバータの入力ノードＮＤ２に接続され、第２インバータの出力ノードＮＤ２は第１のインバータの入力ノードＮＤ１に接続される。これによりデータを保持するためのラッチ回路が形成される。
図１Ａの下地レイアウトに対して、上地レイアウトは図１Ｂ及び図１Ｃの２種類が用意される。後述される、ワード線ＷＬとしてワード線ＷＬＡを用いるＳＲＡＭセル３０には、図１Ａの下地レイアウトに対して、図１Ｂの上地レイアウトが用いられる。一方、ワード線ＷＬとしてワード線ＷＬＢを用いるＳＲＡＭセル３０には、図１Ａの下地レイアウトに対して、図１Ｃの上地レイアウトが用いられる。そのため、図１Ｂの上地レイアウトと図１Ｃの上地レイアウトとは、第３配線からなるワード線ＷＬＡ、ＷＬＢとアクセストランジスタのゲートとを接続するための第２ビアの配置が異なっている。すなわち、図１Ｂはワード線ＷＬＡとアクセストランジスタのゲートが接続されており、図１Ｃはワード線ＷＬＢとアクセストランジスタのゲートが接続される。
図１Ｂの場合には、ｎＭＯＳドライバトランジスタＤＲ１の拡散層ＤＮ１ａは、下地レイアウト（コンタクトＣ１ａ、第１配線３１ａ、第１ビア３２ａ）に続き、第２配線４１ａ、第２ビア４５ａ、第３配線４８ａ、第３ビア４６ａを介して第４配線層の接地線ＧＮＤに接続されている。また、ｎＭＯＳアクセストランジスタＡＣ１のポリシリコンＰＯ１ｂは、下地レイアウト（コンタクトＣ１ｃ、第１配線３１ｂ、第１ビア３２ｂ）に続き、第２配線４２ａ、第２ビア４３ａを介して第３配線層のワード線ＷＬＡに接続されている。同様に、ｎＭＯＳドライバトランジスタＤＲ２の拡散層ＤＮ２ａは、下地レイアウト（コンタクトＣ２ａ、第１配線３７ａ、第１ビア３８ａ）に続き、第２配線４１ｂ、第２ビア４５ｂ、第３配線４８ｂ、第３ビア４６ｂを介して第４配線層の接地線ＧＮＤに接続されている。また、ｎＭＯＳアクセストランジスタＡＣ２のポリシリコンＰＯ２ｂは、下地レイアウト（コンタクトＣ２ｃ、第１配線３７ｂ、第１ビア３８ｂ）に続き、第２配線４２ｂ、第２ビア４３ｂを介して第３配線層のワード線ＷＬＡに接続されている。なお、第３配線層には、ビット線ＤＴ、ＤＢ、及び電源線ＶＤＤがある。
図１Ｃの場合には、ｎＭＯＳドライバトランジスタＤＲ１の拡散層ＤＮ１ａは、下地レイアウト（コンタクトＣ１ａ、第１配線３１ａ、第１ビア３２ａ）に続き、第２配線４１ａ、第２ビア４５ａ、第３配線４８ａ、第３ビア４６ａを介して第４配線層の接地線ＧＮＤに接続されている。また、ｎＭＯＳアクセストランジスタＡＣ１のポリシリコンＰＯ１ｂは、下地レイアウト（コンタクトＣ１ｃ、第１配線３１ｂ、第１ビア３２ｂ）に続き、第２配線４２ａ、第２ビア４３ｃを介して第３配線層のワード線ＷＬＢに接続されている。同様に、ｎＭＯＳドライバトランジスタＤＲ２の拡散層ＤＮ２ａは、下地レイアウト（コンタクトＣ２ａ、第１配線３７ａ、第１ビア３８ａ）に続き、第２配線４１ｂ、第２ビア４５ｂ、第３配線４８ｂ、第３ビア４６ｂを介して第４配線層の接地線ＧＮＤに接続されている。また、ｎＭＯＳアクセストランジスタＡＣ２のポリシリコンＰＯ２ｂは、下地レイアウト（コンタクトＣ２ｃ、第１配線３７ｂ、第１ビア３８ｂ）に続き、第２配線４２ｂ、第２ビア４３ｄを介して第３配線層のワード線ＷＬＢに接続されている。なお、第３配線層には、ビット線ＤＴ、ＤＢ、及び電源線ＶＤＤがある。
ＳＲＡＭセル３０は、２つのＰｗｅｌｌ及び一つのＮｗｅｌｌを有している。すなわち、ＰｗｅｌｌとＮｗｅｌｌとの境界線が２箇所にある。Ｐｗｅｌｌ及びＮｗｅｌｌはビット線方向（以下、縦方向ともいう）に延在している。ＳＲＡＭセル３０中の各ｎＭＯＳトランジスタ及び各ｐＭＯＳトランジスタのそれぞれのソース・ドレインの配置方向（各拡散層の配置方向）は、各ｗｅｌｌの延在する方向に平行（縦方向）である。ＳＲＡＭセル３０中の各ＭＯＳトランジスタのゲートに用いられるポリシリコンは、互いに平行にワード線方向（以下、横方向ともいう）に延在している。各ＳＲＡＭセル３０はワード線方向に隣接するセル同士でワード線につながるコンタクトやポリシリコンを共有している。ビット線方向（縦方向）とワード線方向（横方向）とは略垂直に交わる。
次に、ワード線切り替えのための仲介セルの構成について説明する。
図３Ａ、図３Ｂ、及び図４は、本発明の実施の形態に係る半導体記憶装置における仲介セルの構成を示している。図３Ａは、仲介セル１０の下地レイアウト１０Ｌの平面図を示している。図３Ｂは、図３Ａの下地レイアウト１０Ｌに重なる仲介セル１０の上地レイアウト１０Ｕの平面図を示している。図４は、仲介セル１０の回路図を示している。ここでは、ＳＲＡＭセル３０のＮｗｅｌｌ（Ｎウエル）部分を除いた構成を有する仲介セル１０について説明する。ただし、仲介セルは、ＳＲＡＭセルとレイアウトパターンの連続性を有していれば、この例に限定されるものではない。また、メモリセルアレイ内での配置位置により、図示したレイアウトに対して上下反転や左右反転していても良い。
図４に示されるように、仲介セル１０は、ワード線ＷＬＡに接続されるｎＭＯＳアクセストランジスタＡＣ１２とｎＭＯＳドライバトランジスタＤＲ１２と、ワード線ＷＬＢに接続されるｎＭＯＳアクセストランジスタＡＣ１３とｎＭＯＳドライバトランジスタＤＲ１３とを備えている。ｎＭＯＳドライバトランジスタＤＲ１２のソース、ドレイン、ゲートはＧＮＤ固定である。ｎＭＯＳアクセストランジスタＡＣ１２のソース、ドレインはＧＮＤ固定、ゲートはワード線ＷＬＡに接続されている。ｎＭＯＳドライバトランジスタＤＲ１３のソース、ドレイン、ゲートはＧＮＤ固定である。ｎＭＯＳアクセストランジスタＡＣ１３のソース、ドレインはＧＮＤ固定、ゲートはワード線ＷＬＢに接続されている。
図３Ａの下地レイアウトに示されるように、ｎＭＯＳドライバトランジスタＤＲ１２及びｎＭＯＳアクセストランジスタＡＣ１２は、Ｐｗｅｌｌ（Ｐウエル）の拡散層ＤＮ１２（ＤＮ１２ａ、ＤＮ１２ｂ、ＤＮ１２ｃ）に形成されている。ｎＭＯＳドライバトランジスタＤＲ１３及びｎＭＯＳアクセストランジスタＡＣ１３は、Ｐｗｅｌｌの拡散層ＤＮ１３（ＤＮ１３ａ、ＤＮ１３ｂ、ＤＮ１３ｃ）に形成されている。拡散層ＤＮ１２上のトランジスタと拡散層ＤＮ１３上のトランジスタはセルレイアウト中心においてＹ対象レイアウトである。
ｎＭＯＳドライバトランジスタＤＲ１２は、拡散層ＤＮ１２ｃをソース、拡散層ＤＮ１２ｂをドレイン、ポリシリコンＰＯ１２ｂをゲートとしている。拡散層ＤＮ１２ｃ、ＤＮ１２ｂは、それぞれコンタクトＣ１２ｃ、Ｃ１２ｂを介して第１配線１６に接続されている。ポリシリコンＰＯ１２ｂは、コンタクトＣ１４を介して第１配線１６に接続されている。第１配線１６は、第１ビア１９ａ、１９ｂ及び後述の上地レイアウト（１０Ｕ）を介して接地線ＧＮＤに接続されている。ポリシリコンＰＯ１２ｂは、ｎＭＯＳドライバトランジスタＤＲ１３のゲートと一体であり共用されている。
ｎＭＯＳアクセストランジスタＡＣ１２は、拡散層ＤＮ１２ｂをソース、拡散層ＤＮ１２ａをドレイン、ポリシリコンＰＯ１２ａをゲートとしている。拡散層ＤＮ１２ａは、コンタクトＣ１２ａを介して第１配線１６に接続されている。ポリシリコンＰＯ１２ａは、コンタクト１５ａ、第１配線１７ａ、第１ビア１８ａ、及び上地レイアウト（１０Ｕ）を介してワード線ＷＬＡに接続されている。また、ポリシリコンＰＯ１２ａは、隣接するＳＲＡＭセル３０のｎＭＯＳアクセストランジスタＡＣのゲートと共用されている。
ｎＭＯＳドライバトランジスタＤＲ１３は、拡散層ＤＮ１３ｃをソース、拡散層ＤＮ１３ｂをドレイン、ポリシリコンＰＯ１３ｂをゲートとしている。拡散層ＤＮ１３ｃ、ＤＮ１３ｂは、それぞれコンタクトＣ１３ｃ、Ｃ１３ｂを介して第１配線１６に接続されている。ポリシリコンＰＯ１３ｂは、コンタクトＣ１４を介して第１配線１６に接続されている。ポリシリコンＰＯ１３ｂは、ｎＭＯＳドライバトランジスタＤＲ１２のゲートと一体であり共用されている。
ｎＭＯＳアクセストランジスタＡＣ１３は、拡散層ＤＮ１３ｂをソース、拡散層ＤＮ１３ａをドレイン、ポリシリコンＰＯ１３ａをゲートとしている。拡散層ＤＮ１３ａは、コンタクトＣ１３ａを介して第１配線１６に接続されている。ポリシリコンＰＯ１３ａは、コンタクト１５ｂ、第１配線１７ｂ、第１ビア１８ｂ、及び上地レイアウト（１０Ｕ）を介してワード線ＷＬＢに接続されている。また、ポリシリコンＰＯ１３ａは、隣接するＳＲＡＭセル３０のｎＭＯＳアクセストランジスタＡＣのゲートと共用されている。
図３Ｂの上地レイアウトに示すように、ｎＭＯＳドライバトランジスタＤＲ１２の拡散層ＤＮ１ｃは、下地レイアウト（コンタクトＣ１２ｃ、第１配線１６、第１ビア１９ａ）に続き、第２配線２１ａ、第２ビア２５ａ、第３配線２４、第３ビア２６ａを介して第４配線層の接地線ＧＮＤに接続されている。また、ｎＭＯＳアクセストランジスタＡＣ１２のポリシリコンＰＯ１２ａは、下地レイアウト（コンタクトＣ１５ａ、第１配線１７ａ、第１ビア１８ａ）に続き、第２配線２２ａ、第２ビア２３ａを介して第３配線層のワード線ＷＬＡに接続されている。同様に、ｎＭＯＳドライバトランジスタＤＲ１３の拡散層ＤＮ１３ｃは、下地レイアウト（コンタクトＣ１３ｃ、第１配線１６、第１ビア１９ｂ）に続き、第２配線２１ｂ、第２ビア２５ｂ、第３配線２４、第３ビア２６ｂを介して第４配線層の接地線ＧＮＤに接続されている。また、ｎＭＯＳアクセストランジスタＡＣ１３のポリシリコンＰＯ１３ａは、下地レイアウト（コンタクトＣ１５ｂ、第１配線１７ｂ、第１ビア１８ｂ）に続き、第２配線２２ｂ、第２ビア２３ｂを介して第３配線層のワード線ＷＬＢに接続されている。
なお、仲介セル１０は、隣接するＳＲＡＭセル３０とレイアウトパターンの連続性を有していれば、ＳＲＡＭセル３０と略同一構成を有していても良い。例えば、ＳＲＡＭセル３０のＮｗｅｌｌ部分を仲介セル１０の中央部分に嵌め込んだ構成が考えられる。また、面積効率を考慮しなければ、仲介セル１０としてワード線ＷＬＡ用と、ワード線ＷＬＢ用とで、２個のＳＲＡＭセルを並べて配置する構成も考えられる。
図５は、本発明の実施の形態に係る半導体記憶装置の構成を示している。ここでは、半導体記憶装置の一例として４カラムのＳＲＡＭ１を示している。すなわち、一つのＩＯ［ｉ］（ｉ＝１〜ｎ）に４カラムが接続されている。ただし、半導体記憶装置は、４カラムに限定されず、８カラム、１６カラム、３２カラム等にも適用することもできる。ＳＲＡＭ１は、メモリセルアレイ２と、ロウデコーダ４と、ＩＯ［ｉ］５−ｉ（ｉ＝１〜ｎ）と、カラムデコーダ６と、これらを制御するコントローラ３とを備える。
メモリセルアレイ２は、メモリセルＭＣと、ワード線切り替え用の仲介セルＤＣ（仲介セル１０）とが行列上に配置されている。仲介セルＤＣは、図３Ａ、図３Ｂ及び図４において説明された仲介セル１０である。メモリセルＭＣ１、ＭＣ２は、図１Ａ〜図１Ｃ、図２で説明されたＳＲＡＭセル３０である。ただし、ＭＣ１とＭＣ２との違いは、図１Ｂ及び図１Ｃで示された第２ビアの配置位置の違いである。すなわち、ＳＲＡＭセル３０であるＭＣ１は、下地レイアウトが図１Ａで上地レイアウトが図１Ｂである。ＭＣ１は、ロウデコーダ４から伸びるワード線ＷＬＡに接続されている。一方、ＳＲＡＭセル３０であるＭＣ２は、下地レイアウトが図１Ａで上地レイアウトが図１Ｃである。ＭＣ２は、ロウデコーダ４から伸びるワード線ＷＬＢに接続されている。
４カラム構成のうち、ビット線対ＤＴ０、ＤＢ０及びビット線対ＤＴ１、ＤＢ１の上位カラムをＭＣ１で構成し、ビット線対ＤＴ２、ＤＢ２及びビット線対ＤＴ３、ＤＢ３の下位カラムをＭＣ２で構成する。ＭＣ１とＭＣ２の中央にＤＣを配置する。ここでＤＣは、そのアクセストランジスタのゲートが、隣接するＭＣのアクセストランジスタのゲートと共通入力となるように配置されている。各ビット線対はカラムデコーダ６を介してＩＯ［１］５−１に接続される。すなわち、同一の行に、ＭＣ１が２個、ＤＣが１個、ＭＣ２が２個、連続して並んで配置され、一つの組を構成している。このとき、ＤＣは、ＭＣ１とＭＣ２との境界に配置されて、ＭＣ１とＭＣ２とがそれぞれ異なるワード線ＷＬＡ、ＷＬＢを使用可能となるようにしている。これ以降の４カラム構成も同様である。また、４カラムで構成されるＩＯ［１］のセルアレイ配置はＭＣ１−ＭＣ１−ＤＣ−ＭＣ２−ＭＣ２の並びとなる。ＩＯ［２］のセルアレイ配置は、ＩＯ［１］のセルアレイ配置をＹミラー配置したＭＣ２−ＭＣ２−ＤＣ−ＭＣ１−ＭＣ１となる。ＩＯ［３］のセルアレイ配置も同じくＹミラー配置とし、それ以降のＩＯ［ｉ］のセルアレイ配置もＹミラー配置を繰り返す。
なお、ここでは、メモリセルが、２つのグループの場合（ワード線が２本の場合）を示しているが、本発明はこの例に限定されるものではなく、更に多くのグループに分けられる場合（対応して更に多くのワード線を有する場合）であっても同様に適用可能である。
図６Ａ及び図６Ｂは、図５のコントローラ３により制御されるカラムデコーダ出力とロウデコーダ出力とメモリセル番地の真理値表である。ただし、図６Ａは、カラムデコーダ出力Ｃｊ（ｊ＝０〜３）とロウデコーダ出力ＷＬ（Ａ，Ｂ）ｋ（ｋ＝０〜ｍ）とに対して、どのようなアドレス番地が対応するかを示した表である。一方、図６Ｂは、メモリセル番地から、どのようなカラムデコーダ出力Ｃｊとロウデコーダ出力ＷＬ（Ａ，Ｂ）ｋとが対応するかを示した表である。
例えば、メモリセル番地１のメモリセルはカラムデコーダ出力Ｃ０とロウデコーダ出力ＷＬＡ０とで選択される。メモリセル番地２のメモリセルはカラムデコーダ出力Ｃ１とロウデコーダ出力ＷＬＡ０とで選択される。メモリセル番地３のメモリセルはカラムデコーダ出力Ｃ２とロウデコーダ出力ＷＬＢ０とで選択される。以下、図６Ａ及び図６Ｂに示すとおりである。
図７Ａ及び図７Ｂは、図５のセルアレイ配置の概観を示している。ただし、図７Ａは本発明のアレイ配置であり、図７Ｂは従来のアレイ配置である。図７Ｂに示すように、従来のメモリセルアレイでは、メモリセルアレイ領域と、ウェル電位供給セルと、外周ダミーセルとを備えている。外周ダミーセルは、メモリセルアレイ領域の外周に設けられ、メモリセルアレイの規則性を考慮し、メモリセルアレイの外からの影響を回避する。ウェル電位供給セルは、メモリセルアレイ領域内部の所定の位置に設けられ、Ｎｗｅｌｌ電位およびＰｗｅｌｌ電位を供給（必要に応じて上層配線を用いて電源ＧＮＤ強化）する。
一方、図７に示すように、本実施の形態に係るメモリセルアレイは、更に、ワード線切り替え用の仲介セルを有し、メモリセルアレイの領域が分割されている点で、従来の場合と異なっている。すなわち、本メモリセルアレイは、メモリセルアレイ領域１、メモリセルアレイ領域２、ワード線切り替え仲介セル、ウェル電位供給セル、外周ダミーセルを備えている。外周ダミーセル及びウェル電位供給セルは、従来の場合と同様である。
メモリセルアレイ領域１に配置されるＳＲＡＮセルは、例えば図１Ａ及び図１Ｂから構成されるＭＣ１である。メモリセルアレイ領域２に配置されるＳＲＡＭセルは、例えば図１Ａ及び図１Ｃから構成されるＭＣ２である。メモリセルアレイ領域１のＳＲＡＭセルとメモリセルアレイ領域２のＳＲＡＭセルは接続するワード線が異なっている。ワード線切り替え仲介セルは、図３Ａ及び図３Ｂ〜構成されるＤＣである。ワード線切り替え仲介セルは、メモリセルアレイ領域１とメモリセルアレイ領域２のワード線を切り替えるために、メモリセルアレイ領域１とメモリセルアレイ領域２との間に配置される。最初のメモリセルアレイ領域１−ワード線切り替え仲介セル−メモリセルアレイ領域２は、次のメモリセルアレイ領域２−ワード線切り替え仲介セル−メモリセルアレイ領域１に対して、Ｙミラー配置となっている。すなわち、両者の境界（メモリセルアレイ領域２のＭＣ２同士の境界）に対して、メモリセルアレイ領域１−ワード線切り替え仲介セル−メモリセルアレイ領域２は対称の位置にある。
図８Ａ及び図８Ｂは、図７Ａの黒枠部分１００のレイアウトの一例を示す平面図である。ただし、黒枠部分１００は、メモリセルアレイ領域１のＭＣ１−ワード線切り替え仲介セルＤＣ−メモリセルアレイ領域２のＭＣ２を含む領域である。また、図８Ａは下地レイアウト、図８Ｂは上地レイアウトをそれぞれ示している。ＭＣ１は、ＳＲＡＭセル３０であり、図１Ａ及び図１Ｂで構成されたものと同一であるが、左右反転している。アクセストランジスタＡＣ１０、ＡＣ２０、ドライブトランジスタ１０、２０、ロードトランジスタ１０、２０は、それぞれ図１Ａ及び図１ＢのアクセストランジスタＡＣ１、ＡＣ２、ドライブトランジスタ１、２、ロードトランジスタ１、２に対応している。ＭＣ２は、ＳＲＡＭセル３０であり、図１Ａ及び図１Ｃで構成されたものと同一である。アクセストランジスタＡＣ１１、ＡＣ２１、ドライブトランジスタ１１、２１、ロードトランジスタ１１、２１は、それぞれ図１Ａ及び図１ＣのアクセストランジスタＡＣ１、ＡＣ２、ドライブトランジスタ１、２、ロードトランジスタ１、２に対応している。ＤＣは、ワード線切り替え仲介セル１０であり、図３Ａ及び図３Ｂで構成されたものと同一であるが、左右反転（又は上下反転）している。
ＭＣ１のアクセストランジスタＡＣ２０、ＡＣ１０は、ワード線ＷＬＡが接続される。アクセストランジスタＡＣ１０のポリシリコンと、ＭＣ１に隣接するＤＣのアクセストランジスタＡＣ１２のポリシリコンとは同一のポリシリコンＰＯ１００である。すなわち、ＤＣのアクセストランジスタＡＣ１２にはワード線ＷＬＡが接続される。ＭＣ１とＤＣとはワード線ＷＬＡを共用している。ＭＣ１上にはワード線ＷＬＡ、ＷＬＢが通過しているので、ＭＣ１がワード線ＷＬＡ、ＷＬＢを含んでいると見ることができる。一方、ＭＣ２のアクセストランジスタＡＣ２１、ＡＣ１１は、ワード線ＷＬＢが接続される。アクセストランジスタＡＣ１１のポリシリコンと、ＭＣ２に隣接するＤＣのアクセストランジスタＡＣ１３のポリシリコンとは同一のポリシリコンＰＯ２００である。すなわち、ＤＣのアクセストランジスタＡＣ１３にはワード線ＷＬＢが接続される。ＭＣ２とＤＣとはワード線ＷＬＢを共用している。ＭＣ２上にはワード線ＷＬＡ、ＷＬＢが通過しているので、ＭＣ２がワード線ＷＬＡ、ＷＬＢを含んでいると見ることができる。
図９Ａ及び図９Ｂは、図７Ａの黒枠部分１１０及び黒枠部分１００の下地レイアウトの一例を示す平面図である。これら図９Ａ及び図９Ｂは、黒枠部分１１０の下地レイアウト（図９Ａ）と、黒枠部分１００の下地レイアウト（図９Ｂ：図８Ａと同じ領域）とを対比するために示されている。ただし、黒枠部分１１０（図９Ａ）は、同種のＭＣ２が並んで配置された領域である。これは、同種のＭＣ１が並んで配置された領域と比較して、第２ビア（第３配線からなるワード線ＷＬＡ、ＷＬＢとアクセストランジスタのゲートとを接続）の配置が異なっている他は、実質的に同じである。すなわち、黒枠部分１１０（図９Ａ）はＳＲＡＭセル（図１Ａ〜図１Ｃ）が並んで配置された領域における状態を、ＭＣ２を例にして示している。
図９Ａと図９Ｂとを対比して分かるように、Ｙミラー配置された右側のＭＣ２と左側のＭＣ２とが隣接する図９Ａの配置と、ＭＣ１とＭＣ２との間にワード線切り替え仲介セルＤＣを設けた図９Ｂの配置とにおいて、破線で囲まれた領域Ｓ０、領域Ｓ１、及び領域Ｓ２は、概ね同じ構造を有している。すなわち、領域Ｓ０、領域Ｓ１、及び領域Ｓ２において、トランジスタゲート長寸法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離寸法ａ，ｂ，ｃ、ポリシリコン距離ｄ、及びコンタクトｅ，ｆ，ｇの位置が同一である。
ここで、図９ＡにおいてＭＣ２とＭＣ２とが隣接する配置は、レイアウトパターンが連続性を有しており、不連続性による製造ばらつきが発生しないような配置である。例えば、ＭＣ２が並んで配置されている領域において、どの部分（１個のセル程度の大きさの範囲）においても、配線の密度が概ね同じで変化が小さいこと等である。このような配置は、製造歩留まりを考慮して最適になるように設計されており、従来の場合と同様である。したがって、領域Ｓ０におけるＭＣ２同士の位置関係（例示：ＳＴＩ分離寸法、ポリシリコン距離、及びコンタクトの位置）と同様の位置関係や、領域Ｓ０におけるＭＣ２の構造を有していれば、レイアウトパターンの不連続による製造ばらつきが発生せず、製造歩留まりの低下のおそれもないと考えられる。
一方、図９Ｂに示すように、本実施の形態では、領域Ｓ１において、ＭＣ１におけるＤＣとの隣接側の拡散層ＤＮ１０を含むレイアウトパターンと、ＤＣにおけるＭＣ１との隣接側の拡散層ＤＮ１２を含むレイアウトパターンとは、同じ形状を有し、セル境界（ＭＣ１とＤＣとの境界）に対して対称であり、所定の位置関係を有するように設計されている。ここで、所定の位置関係とは、領域Ｓ１において、ＭＣ１領域（ＭＣ１が連続的に配置された領域）やＭＣ２領域（ＭＣ２が連続的に配置された領域）に存在するマスクパターンの連続性が失われない位置関係である。すなわち、領域Ｓ１が存在しても、ＭＣ１領域やＭＣ２領域でのエッチングやＣＭＰ、成膜等の製造条件に変動を与えず、従って、マスクパターンの不連続による製造ばらつきが発生しないような位置関係である。例えば、並んで配置されているＭＣ１領域、（領域Ｓ１）、ＤＣ、（領域Ｓ２）、及びＭＣ２領域において、どの部分（１個のセル程度の大きさの範囲）においても、配線の密度が概ね同じで変化が小さいことや、この領域Ｓ１におけるＭＣ１とＤＣとの位置関係（例示：ＳＴＩ分離寸法、ポリシリコン距離、及びコンタクトの位置）が、隣接するＭＣ１同士の位置関係と概ね同じことである。このとき、隣接するＭＣ１とＤＣとは、向かい合う部分の形状がセルの境界に対して対称である。この構成は、図９Ａに示される領域Ｓ０の場合と同じである。そのため、レイアウトパターンは領域Ｓ０と同様のパターンの連続性（規則性）を有している。
更に、図９Ｂに示すように、領域Ｓ２において、ＭＣ２におけるＤＣとの隣接側の拡散層ＤＮ１１を含むレイアウトパターンと、ＤＣにおけるＭＣ２との隣接側の拡散層ＤＮ１３を含むレイアウトパターンとは、同じ形状を有し、セル境界（ＭＣ２とＤＣとの境界）に対して対称であり、所定の位置関係を有するように設計されている。ここで、所定の位置関係とは、領域Ｓ２において、ＭＣ１領域やＭＣ２領域に存在するマスクパターンの連続性が失われない位置関係である。すなわち、領域Ｓ２が存在してもＭＣ１領域やＭＣ２領域でのエッチングやＣＭＰ、成膜等の製造条件に変動を与えず、従って、マスクパターンの不連続による製造ばらつきが発生しないような位置関係である。例えば、並んで配置されているＭＣ１領域、（領域Ｓ１）、ＤＣ、（領域Ｓ２）、及びＭＣ２領域において、どの部分（１個のセル程度の大きさの範囲）においても、配線の密度が概ね同じで変化が小さいことや、この領域Ｓ２におけるＭＣ２とＤＣとの位置関係（例示：ＳＴＩ分離寸法、ポリシリコン距離、及びコンタクトの位置）が、隣接するＭＣ２同士の位置関係と概ね同じことである。このとき、隣接するＭＣ２とＤＣとは、向かい合う部分の形状がセルの境界に対して対称である。この構成は、図９Ａに示される領域Ｓ０の場合と同じである。そのため、レイアウトパターンは領域Ｓ０と同様のパターンの連続性（規則性）を有している。
加えて、ＤＣ自身は、メモリセル（ＳＲＡＭセル３０）においてＮｗｅｌｌ領域を除き、Ｐｗｅｌｌ同士を合わせた構成である。このとき、ＤＣは、第３配線からなるワード線ＷＬＡ、ＷＬＢとアクセストランジスタのゲートとを接続するための第２ビアの配置が異なっている他は、セルの中心線Ｃに対して対称である。この構成は、図９Ａに示される領域Ｓ０と略同一のレイアウトパターンと見ることができる。従って、レイアウトパターンは、ＭＣ１とＭＣ２とが連続的に配置された領域Ｓ０と同様のパターンの連続性（規則性）を有している。
以上のことから、ＭＣ１（ＳＲＡＭセル３０）の隣接部分とＤＣ（仲介セル１０）とＭＣ２（ＳＲＡＭセル３０）の隣接部分とは、上述のようなレイアウトパターン及び所定の位置関係を有しているため、レイアウトパターンが連続性を有し、同じ規則性を有している。すなわち、ＭＣ１領域、（領域Ｓ１）、ＤＣ、（領域Ｓ２）、及びＭＣ２領域のレイアウトパターンの連続性は、ＭＣ２が隣り合った場合やＭＣ１が隣り合った場合のレイアウトパターンの連続性と同等である。従って、ワード線切り替え用の仲介セル１０（ＤＣ）を配置して、仲介セル１０を配置しない場合と同様の製造プロセスを適用したとしても、ＳＲＡＭセル３０（ＭＣ１、ＭＣ２）のトランジスタばらつきに影響を与えることなく、ＳＲＡＭ１を製造することが出来る。加えて、ＭＣ１領域とＭＣ２領域との間にＤＣが有る黒枠部分１００と、ＤＣが無いＭＣ２領域である黒枠部分１１０とが混在していても、レイアウトパターンの連続性に影響を与えることなない。このＳＲＡＭ１を用いることで、レイアウトパターンの連続性を維持しつつ、ワード線ＷＬＡとワード線ＷＬＢの切り替えを行うことができ、ビット線対の充放電による消費電力を抑えることが可能となる。
なお、ＤＣ自身における拡散層ＤＮ１２を含むレイアウトパターンと拡散層ＤＮ１３を含むレイアウトパターンとの距離（ＳＴＩ分離距離）Ａは、メモリセルのトランジスタばらつきへの影響懸念がほとんどない。これは、仲介セルの隣接部分（拡散層までの部分）が外周ダミーセルとしても機能するためである。従って、上記距離Ａは、特に限定は無いが、レイアウトパターンの連続性を考慮すると、ＭＣ１とＭＣ２とを並べた場合（図９Ａ）における両セルの隣接部分の距離（ａ、ｂ、ｃ）と概ね同程度であることが好ましい。
図１０Ａ及び図１０Ｂは、図７Ａの黒枠部分１１０及び黒枠部分１００の下地レイアウトの他の例を示す平面図である。これら図１０Ａ及び図１０Ｂは、黒枠部分１１０の下地レイアウト（図１０Ａ）と、黒枠部分１００の下地レイアウト（図１０Ｂ）とを対比するために示されている。ただし、黒枠部分１１０（図１０Ａ）は、同種のＭＣ２が並んで配置された領域である。これは、同種のＭＣ１が並んで配置された領域と比較して、第２ビアの配置が異なっている他は、実質的に同じである。すなわち、黒枠部分１１０（図１０Ａ）はＳＲＡＭセル（図１Ａ〜図１Ｃ）が並んで配置された領域における状態を、ＭＣ２を例にして示している。
図１０Ａと図１０Ｂとを対比して分かるように、この場合にも、Ｙミラー配置された右側のＭＣ２と左側のＭＣ２とが隣接する図１０Ａの配置と、ＭＣ１とＭＣ２との間にワード線切り替え仲介セルＤＣを設けた図１０Ｂの配置とにおいて、破線で囲まれた領域Ｓ０、領域Ｓ１、及び領域Ｓ２は、概ね同じ構造を有している。すなわち、領域Ｓ０、領域Ｓ１、及び領域Ｓ２において、トランジスタゲート長寸法、ＳＴＩ分離寸法ａ、ポリシリコン距離ｄ、及びコンタクトｅ，ｆ，ｇの位置が同一である。
この場合にも、上述の場合と同様に、ＭＣ１（ＳＲＡＭセル３０）の隣接部分とＤＣ（仲介セル１０）とＭＣ２（ＳＲＡＭセル３０）の隣接部分とはレイアウトパターンが連続性を有し、同じ規則性を有している。このとき、隣接するＭＣ１とＤＣとは、向かい合う部分の形状が、第３配線からなるワード線ＷＬＡ、ＷＬＢとアクセストランジスタのゲートとを接続するための第２ビアの配置が異なっている他は、セルの境界に対して対称である。隣接するＭＣ２とＤＣとは、向かい合う部分の形状がセルの境界に対して対称である。また、ＤＣは、第３配線からなるワード線ＷＬＡ、ＷＬＢとアクセストランジスタのゲートとを接続するための第２ビアの配置が異なっている他は、セルの中心線Ｃに対して対称である。従って、以上のようなレイアウトパターンを有することにより、ＳＲＡＭセル３０（ＭＣ１、ＭＣ２）のトランジスタばらつきに影響を与えることなく、ＳＲＡＭ１を製造することが出来る。そのＳＲＡＭ１を用いることで、ワード線ＷＬＡとワード線ＷＬＢの切り替えを行うことができ、ビット線対の充放電による消費電力を抑えることが可能となる。
ここで、図１０Ａ及び図１０Ｂと図９Ａ及び図９Ｂとは、ｎＭＯＳの拡散層ＤＮ１０、ＤＮ１１、ＤＮ１２、ＤＮ１３形状が異なるという点において違いがある。ワード線切り替え用の仲介セル（ＤＣ）のＳＴＩ分離距離Ａは、メモリセルのトランジスタばらつきへの影響懸念がほとんどない。そのためワード線切り替え仲介セルのｎＭＯＳドライバトランジスタＤＲ１２、ＤＲ１３は、ｎＭＯＳドライバトランジスタＤＲ１０、ＤＲ１１と必ずしも同一ゲート幅である必要はない。このような形態のメモリセルレイアウトの場合は、ワード線切り替え仲介セルのゲート幅を狭くする（図１０Ｂ）ことで、ワード線切り替え仲介セルのＸサイズを小さくすることが可能である。なお、一般的にゲート幅はアクセストランジスタに比べドライバトランジスタが大きいが、そうでない場合にはワード線切り替え仲介セルのアクセストランジスタのゲート幅を小さくすることも可能である。
図１１は、本発明の実施の形態に係る半導体記憶装置のレイアウトの更に他の例を示す平面図である。ただし、図１１は上地レイアウトを示し、下地レイアウトは省略している。具体的には、ＭＣ１は、上地レイアウトが図１Ｂ、下地レイアウトが図１Ａである。ただし、１８０度回転している。ＭＣ２は、上地レイアウトが図１Ｃ、下地レイアウトが図１Ａである。ただし、１８０度回転している。ＤＣは、上地レイアウトが図３Ｂ、下地レイアウトが図３Ａである。ただし、隣接するＭＣ１やＭＣ２の配置に応じて、１８０度反転等している。この図の例では、ＭＣ１、ＤＣ、ＭＣ２、ＤＣ、ＭＣ１、…のように、ＭＣ１とＭＣ２とがＤＣを挟んで交互に連続して並んだ場合を示している。このように、一つの行に、ＭＣ１とＤＣとＭＣ２とが、連続して並んで配置されている場合でも、ＤＣは、ＭＣ１とＭＣ２との境界に配置されて、ＭＣ１とＭＣ２とがそれぞれ異なるワード線ＷＬＡ、ＷＬＢを使用可能となるようにしている。
以上、本実施の形態において説明したように、メモリセルアレイ内にワード線切り替え仲介セルを形成した半導体記憶装置において、生産性を阻害することなくセルアレイの消費電力を低減することができる。すなわち、メモリセルのパターンニング劣化やトランジスタばらつきの増加等を発生させることなく、セルアレイのワード線選択の技術を適用することにより、ビット線充放電による消費電力を抑えることが可能となる。
図７Ａに示したように、本実施の形態におけるメモリセルアレイ面積は、従来の図７Ｂに比べて、ワード線切り替え仲介セルを配置する敷地分だけ増加する。図１２は、ワード線切り替え仲介セルを配置する必要がないＳＲＡＭセルのレイアウト例を示している。図１２のＳＲＡＭセルは図１Ａ〜図１ＣのＳＲＡＭセルと異なり、ｎＭＯＳアクセストランジスタＡＣ１、ＡＣ２のポリシリコンＰＯ１、ＰＯ２及びポリシリコン上コンタクトＣ１ｃ、Ｃ３ｃを隣接するメモリセルと共有していない。従って、図１２のＳＲＡＭセルのレイアウトであればワード線切り替え仲介セルを配置する必要なく、上地レイアウトの接続だけでワード線を切り替えることができる。しかし、図１２のＳＲＡＭセルのレイアウトでは、アクセストランジスタＡＣのゲートコンタクトをＰＮ分離側へ移動し、配置を替えている。そのため、その移動後の配置箇所で、ゲートコンタクトとのプロセスマージンを新たに確保した結果、そのセル面積が図１Ａ〜図１ＣのＳＲＡＭセルのセル面積よりも大きくなる。そこで、以下にワード線切り替え仲介セルの配置の有無とメモリセルアレイ面積との関係について検討してみる。
図１Ａ〜図１ＣのＳＲＡＭセルに図３Ａ〜図３Ｂのワード線切り替え仲介セルを配置した本実施の形態でのセルアレイ面積をＰとし、ワード線切り替え仲介セルが必要ない図１２のＳＲＡＭセルのセルアレイ面積をＱとする。図１３は、ＰとＱの面積比率（（Ｐ−Ｑ）／Ｑ）をカラム構成の違いでプロットしたグラフである。横軸は一つのＩＯに接続されるカラム数、縦軸は面積比率（％）である。図１３から分かるように、８カラムよりも大きいメモリセルアレイの場合、ワード線切り替え仲介セルを配置したほうが、図１２のようなメモリセルレイアウトを採用するよりも面積を小さくすることができる。ただし、４カラム以下であれば、図１２のようなメモリセルレイアウトを採用し、ワード線切り替え仲介セルを配置しないほうが面積は小さくなる。このように小数カラムでは面積メリットはないが、８カラム以上の中・大カラムでは面積メリットがある。一般的にチップに影響するメモリセルアレイの消費電力は大規模メモリアレイほど顕著になるため、中・大カラム領域における面積メリットは大きいと考えられる。
更に、図１Ａ〜図１ＣのＳＲＡＭセルに図３Ａ〜図３Ｂのワード線切り替え仲介セルを配置した本実施の形態でのレイアウトは、ＳＲＡＭセルのレイアウトにほとんど変更が無い。加えて、挿入される仲介セルについても、ＳＲＡＭセルのレイアウトとの間で連続性や規則性が保たれているので、製造歩留まりや信頼性などに関して、追加の検証等がほとんど必要ないと考えられる。一方、上記図１２のＳＲＡＭセルのレイアウトを採用する場合、ＳＲＡＭセルの基本的な構造が変更されるため、その設計変更について、製造歩留まりや信頼性などに関して、追加の検証等が必要になり、コストや時間や手間などが掛かる。このように本実施の形態のレイアウトは、面積メリットとは別に、製造歩留まりや信頼性を容易に維持できる点でメリットがある。
半導体記憶装置の場合、一般的にレイアウトパターンの変化により歩留りが低下することが知られている。すなわち、拡散層形状やゲート形状、コンタクト配置位置が変化すると、トランジスタ能力に変動が生じたり、不良が発生する確率が高くなることが知られている。拡散層形状が異なるとＳＴＩ分離幅が変化した結果、ＳＴＩストレスの影響によりトランジスタ能力にばらつきが生じる。また、ゲートの配置環境が変わると、ゲート長の加工精度に影響を及ぼしたり、ゲート上ＳｉＮストレスに影響を及ぼしたりする。コンタクト配置の規則性が損なわれると、光近接効果によりコンタクト開口径に大小さが生じ、接続不良やショート不良が生じたりする。よって、メモリセルに隣接するワード線切り替えセルを配置する場合はメモリセルのパターンを考慮する必要がある。
また、レイアウトパターンの連続性については以下のように考えられる。半導体記憶装置では、多数のメモリセルを同一のレイアウトパターンで二次元的に配列させるので、同一のレイアウトパターンが連続している部分には不良は発生しにくい。しかし、メモリセルの配列の外周部分では同一のレイアウトパターンの連続が途切れるため、ここに不良が発生して歩留りが低下する。そこで、半導体記憶装置の高集積化と良好な歩留りとを両立させるため、特開昭６１−２１４５５９号公報に開示されているように、メモリセルの配列の外周部分に同一のレイアウトパターンで実際には使用しないダミーセルを形成することが現在では実施されている。レイアウトパターンの連続性はメモリセルアレイの外周に限ったことではなく、セルアレイのブロックが複数集まったブロックとブロックの境目でも同じことである。
本実施の形態におけるメモリセルアレイ中に配置するワード線切り替え仲介セルのｎＭＯＳトランジスタは、メモリセルと同じｎＭＯＳトランジスタである。メモリセルと仲介セルが隣接した場合も、メモリセル同士が隣接したときと同一条件になるようなＳＴＩ幅、ポリ配置、コンタクト配置とする。これによりメモリセルの周りの環境は、メモリセル同士が隣接したときと同条件となる。よって、メモリセルにワード線切り替え仲介セルを隣接配置しても、メモリセルの連続性は損なわれないため生産性を阻害することがない。従って、本実施の形態により、メモリセルのパターンニング劣化やトランジスタばらつきの増加等を発生させることなく、セルアレイのワード線選択の技術を適用することにより、ビット線充放電による消費電力を抑えることが可能となる。
なお、本実施の形態は、図１Ａ〜図１ＣのＳＲＡＭセル、すなわち、ＰｗｅｌｌやＮｗｅｌｌが縦方向、ゲートポリシリコンが横方向、拡散層が縦方向、ｗｅｌｌの分離が２箇所であるＳＲＡＭセル（いわゆる横型メモリセル）を用いて説明されている。しかし、本発明はそのＳＲＡＭセルの場合に限定されるものではない。本発明は、隣接するＳＲＡＭセル間で少なくともワード線コンタクトを供給しているＳＲＡＭセルであれば、ＰｗｅｌｌやＮｗｅｌｌの方向、ゲートポリシリコンの方向、拡散層の方向、ｗｅｌｌの分離箇所の数に関わらず、適用可能である。
本発明は上記実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
ＷＬ、ＷＬＡ、ＷＬＢ、ＷＬＡ０〜ＷＬＡｎ、ＷＬＢ０〜ＷＬＢｎ ワード線
ＤＢ、ＤＴ、ＤＢ０〜ＤＢ３、ＤＴ０〜ＤＴ３ ビット線
ＧＮＤ 接地（線）
ＶＤＤ 電源（線）
ＤＲ１、ＤＲ２ ｎＭＯＳドライブトランジスタ
ＡＣ１、ＡＣ２ ｎＭＯＳアクセストランジスタ
ＬＤ１、ＬＤ２ ｐＭＯＳロードトランジスタ
ＮＤ１、ＮＤ２ 出力端子
ＤＰ１（ＤＰ１ａ、ＤＰ１ｂ）、ＤＰ２（ＤＰ２ａ、ＤＰ２ｂ）、ＤＰ１０、ＤＰ２０、ＤＰ１１、ＤＰ２１ 拡散層
ＤＮ１（ＤＮ１ａ、ＤＮ１ｂ、ＤＮ１ｃ）、ＤＮ２（ＤＮ２ａ、ＤＮ２ｂ、ＤＮ２ｃ）、ＤＮ１２（ＤＮ１２ａ、ＤＮ１２ｂ、ＤＮ１２ｃ）、ＤＮ１３（ＤＮ１３ａ、ＤＮ１３ｂ、ＤＮ１３ｃ）、ＤＮ１０、ＤＮ２０、ＤＮ１１、ＤＮ２１ 拡散層
ＰＯ１ａ、ＰＯ１ｂ、ＰＯ２ａ、ＰＯ２ｂ、ＰＯ３ａ、ＰＯ３ｂ、ＰＯ１２ａ、ＰＯ１２ｂ、ＰＯ１３ａ、ＰＯ１３ｂ、ＰＯ１００、ＰＯ２００ ポリシリコン
Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃ、Ｃ１ｄ、Ｃ２ａ、Ｃ２ｂ、Ｃ２ｃ、Ｃ２ｄ、Ｃ３ａ、Ｃ３ｂ、Ｃ３ｃ、Ｃ３ｄ、Ｃ１２ａ、Ｃ１２ｂ、Ｃ１２ｃ、Ｃ１３ａ、Ｃ１３ｂ、Ｃ１３ｃ、Ｃ１４、Ｃ１５ａ、Ｃ１５ｂ コンタクト
３１ａ、３１ｂ、３１ｃ、３５ａ、３５ｂ、３５ｃ、３５ｄ、３７ａ、３７ｂ、３７ｃ、１６、１７ａ、１７ｂ 第１配線
３２ａ、３２ｂ、３２ｃ、３６ａ、３６ｂ、３８ａ、３８ｂ、３８ｃ、１８ａ、１８ｂ、１９ａ、１９ｂ 第１ビア
４１ａ、４１ｂ、４２ａ、４２ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ 第２配線
４３ａ、４３ｂ、４３ｃ、４３ｄ、４５ａ、４５ｂ、２３ａ、２３ｂ、２５ａ、２５ｂ 第２ビア
４８ａ、４８ｂ、２４ 第３配線
４６ａ、４６ｂ、２６ａ、２６ｂ 第３ビア
ＭＣ（ＭＣ１、ＭＣ２） メモリセル
ＤＣ 仲介セル
Ｓ０、Ｓ１、Ｓ２ 領域
１ ＳＲＡＭ
２ メモリセルアレイ
３ コントローラ
４ ロウデコーダ
５、５−ｉ ＩＯ、ＩＯ［ｉ］（ｉ＝１〜ｎ）
６ カラムデコーダ
１０ 仲介セル
１０Ｌ 下地レイアウト
１０Ｕ 上地レイアウト
３０ ＳＲＡＭセル
３０Ｌ 下地レイアウト
３０Ｕ 上地レイアウト
１００、１１０ 黒枠領域

Claims (9)

  1. 第１ワード線及び第２ワード線と、
    前記第１ワード線及び前記第２ワード線を有し、前記第１ワード線が接続された第１ＳＲＡＭセルと、
    前記第１ワード線及び前記第２ワード線を有し、前記第２ワード線が接続された第２ＳＲＡＭセルと、
    前記第１ＳＲＡＭセルと前記第２ＳＲＡＭセルとの間に隣接して設けられ、前記第１ワード線及び前記第２ワード線が接続された仲介セルと
    を備え、
    複数の第１ＳＲＡＭセル及び前記仲介セルのうち、隣接するセル同士が前記第１ワード線用のコンタクトを共有し、
    複数の第２ＳＲＡＭセル及び前記仲介セルのうち、隣接するセル同士が前記第２ワード線用のコンタクトを共有する
    半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置であって、
    前記仲介セルは、
    隣接する第１ＳＲＡＭセルと共有する第１ワード線用のコンタクトにゲートを接続され、ソース・ドレインをいずれも第１電源に接続された第１アクセストランジスタと、
    隣接する第２ＳＲＡＭセルと共有する第２ワード線用のコンタクトにゲートを接続され、ソース・ドレインをいずれも前記第１電源に接続された第２アクセストランジスタと
    を備える
    半導体記憶装置。
  3. 請求項２に記載の半導体記憶装置であって、
    前記隣接する第１ＳＲＡＭセルのアクセストランジスタは、前記仲介セルの隣接側のアクセストランジスタとゲートを共通し、
    前記隣接する第２ＳＲＡＭセルのアクセストランジスタは、前記仲介セルの隣接側のアクセストランジスタとゲートを共通する
    半導体記憶装置。
  4. 請求項２又は３に記載の半導体記憶装置であって、
    前記仲介セルは、
    ゲート及びソース・ドレインをいずれも前記第１電源に接続された第１ドライブトランジスタと、
    ゲート及びソース・ドレインをいずれも前記第１電源に接続された第２ドライブトランジスタと
    を更に備え、
    隣接する第１ＳＲＡＭセルと前記仲介セルとが向かい合う部分の形状、及び、隣接する第２ＳＲＡＭセルと前記仲介セルとが向かい合う部分の形状は、いずれもセルの境界線に対して対称である
    半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置であって、
    隣接する前記第１ＳＲＡＭセルと前記仲介セルとが向かい合う部分の形状、及び、隣接する前記第２ＳＲＡＭセルと前記仲介セルとが向かい合う部分の形状は、いずれも前記第１ＳＲＡＭセルと前記第２ＳＲＡＭセルとが隣接する場合の当該部分の形状と同じである
    半導体記憶装置。
  6. 請求項２乃至５のいずれか一項に記載の半導体記憶装置であって、
    前記仲介セルの形状は、前記第１ワード線に接続されたビア及び前記第２ワード線に接続されたビアを除いて、前記セルの境界線に平行なセルの中心線に対して対称である
    半導体記憶装置。
  7. 請求項２乃至６のいずれか一項に記載の半導体記憶装置であって、
    前記仲介セルのアクセストランジスタ及びドライバトランジスタは、前記第１ＳＲＡＭセル及び前記第２ＳＲＡＭセルのアクセストランジスタ及びドライバトランジスタと同一寸法である
    半導体記憶装置。
  8. 請求項２乃至７のいずれか一項に記載の半導体記憶装置であって、
    前記仲介セルは、単一の第１導電型のウエルのみで形成され、
    前記ウエルは、隣接する前記第１ＳＲＡＭセル及び前記第２ＳＲＡＭセルの前記第１導電型のウエルと連続である
    半導体記憶装置。
  9. 請求項２乃至８のいずれか一項のいずれか一項に記載の半導体記憶装置であって、
    前記第１ワード線に接続されたビアを除く前記第１ＳＲＡＭセルの形状と、前記第２ワード線に接続されたビアを除く前記第２ＳＲＡＭセルを左右反転した形状とは同一である
    半導体記憶装置。
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