JP2732762B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2732762B2 JP2732762B2 JP4251393A JP25139392A JP2732762B2 JP 2732762 B2 JP2732762 B2 JP 2732762B2 JP 4251393 A JP4251393 A JP 4251393A JP 25139392 A JP25139392 A JP 25139392A JP 2732762 B2 JP2732762 B2 JP 2732762B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- memory cells
- bit
- bit line
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
もので、特に大容量メモリに使用される半導体記憶装置
に関するものである。
もので、特に大容量メモリに使用される半導体記憶装置
に関するものである。
【０００２】
【従来の技術】従来の代表的な半導体記憶装置（以下、
半導体メモリという）のメモリセルアレイの一列分を抜
き出したものを図１０に示す。半導体メモリは複数のメ
モリセル２を有し、前記メモリセル２は、複数のワ−ド
線１０４のいずれか１本に、かつ複数のビット線１１２
のいずれか１本に分岐接続されている。ビット線は、ワ
−ド線の目的であるメモリセル選択機能のみではなく、
選択されたメモリセルに対してデ−タ伝送路を提供する
役割をも担っている。通常、前記複数のワ−ド線１０４
は、一方向に、互いに平行に配線されており、一端は行
デコ−ダ（図示せず）に接続されている。前記複数のビ
ット線１１２は、前記ワ−ド線と所定の角度、代表的に
は９０度で交わる方向に配線されており、一端はリ−ド
／ライト回路２６ｅに接続されている。
半導体メモリという）のメモリセルアレイの一列分を抜
き出したものを図１０に示す。半導体メモリは複数のメ
モリセル２を有し、前記メモリセル２は、複数のワ−ド
線１０４のいずれか１本に、かつ複数のビット線１１２
のいずれか１本に分岐接続されている。ビット線は、ワ
−ド線の目的であるメモリセル選択機能のみではなく、
選択されたメモリセルに対してデ−タ伝送路を提供する
役割をも担っている。通常、前記複数のワ−ド線１０４
は、一方向に、互いに平行に配線されており、一端は行
デコ−ダ（図示せず）に接続されている。前記複数のビ
ット線１１２は、前記ワ−ド線と所定の角度、代表的に
は９０度で交わる方向に配線されており、一端はリ−ド
／ライト回路２６ｅに接続されている。
【０００３】図１１は従来の半導体メモリの他の例であ
る。ビット線が相補信号対で構成されており、メモリセ
ル３は２本／１組のビット線１１３、１１４に接続され
ている。また、前記ビット線１１３、１１４とリ−ド／
ライト回路２６ｆとの間に、それぞれトランスファ−・
ゲ−ト２８、２９が直列に接続されている。なお、両図
とも、電源、行デコ−ダおよび列デコ−ダなどの周辺の
回路については図示していない。
る。ビット線が相補信号対で構成されており、メモリセ
ル３は２本／１組のビット線１１３、１１４に接続され
ている。また、前記ビット線１１３、１１４とリ−ド／
ライト回路２６ｆとの間に、それぞれトランスファ−・
ゲ−ト２８、２９が直列に接続されている。なお、両図
とも、電源、行デコ−ダおよび列デコ−ダなどの周辺の
回路については図示していない。
【０００４】読出し／書込み時には、アクセスすべきメ
モリセル３のアドレス信号を基に、行デコ−ダおよび列
デコ−ダによりワ−ド線およびビット線が選択される。
すると、前記選択された唯一のワ−ド線１０４および唯
一のビット線１１２（またはビット線の組み１１３、１
１４）の双方に接続されている特定の選択されたメモリ
セル３に対してのみアクセスが可能となる。そのメモリ
セルに関連するビット線の一端に接続されたリ−ド／ラ
イト回路２６ｅが、デ−タ伝送路であるビット線１１２
（または１１３、１１４）を通して、前記メモリセル３
に対し読出し／書込みを実行する。
モリセル３のアドレス信号を基に、行デコ−ダおよび列
デコ−ダによりワ−ド線およびビット線が選択される。
すると、前記選択された唯一のワ−ド線１０４および唯
一のビット線１１２（またはビット線の組み１１３、１
１４）の双方に接続されている特定の選択されたメモリ
セル３に対してのみアクセスが可能となる。そのメモリ
セルに関連するビット線の一端に接続されたリ−ド／ラ
イト回路２６ｅが、デ−タ伝送路であるビット線１１２
（または１１３、１１４）を通して、前記メモリセル３
に対し読出し／書込みを実行する。
【０００５】上記のような半導体メモリは、そのメモリ
容量が大容量化する一方であるが、それにつれて問題点
が顕現してきている。元来、半導体メモリの配線にはあ
る確率で断線が生じるが、大容量化に伴って配線の総延
長が増大しており、１チップに１か所以上の断線の発生
する確率が高くなってきている。とくに、ビット線また
はワ−ド線の断線を全く含まないメモリセルアレイを製
造することが急速に難しくなってきている。
容量が大容量化する一方であるが、それにつれて問題点
が顕現してきている。元来、半導体メモリの配線にはあ
る確率で断線が生じるが、大容量化に伴って配線の総延
長が増大しており、１チップに１か所以上の断線の発生
する確率が高くなってきている。とくに、ビット線また
はワ−ド線の断線を全く含まないメモリセルアレイを製
造することが急速に難しくなってきている。
【０００６】例えば図１０において、リ−ド／ライト回
路２６ｅから一直線状に伸びているビット線１１２の途
中で断線があった場合、リ−ド／ライト回路２６ｅから
見てビット線の断線した箇所の反対側に接続されている
メモリセルにはアクセスできない。つまり、不良ビット
が発生する。重要なことは、たとえその不良ビットが１
ビットであったとしても、そのメモリ・チップは全く使
用できないものになってしまうことである。製造時に前
記断線が発生した場合、歩留低下の大きな要因になるの
で非常に都合が悪い。
路２６ｅから一直線状に伸びているビット線１１２の途
中で断線があった場合、リ−ド／ライト回路２６ｅから
見てビット線の断線した箇所の反対側に接続されている
メモリセルにはアクセスできない。つまり、不良ビット
が発生する。重要なことは、たとえその不良ビットが１
ビットであったとしても、そのメモリ・チップは全く使
用できないものになってしまうことである。製造時に前
記断線が発生した場合、歩留低下の大きな要因になるの
で非常に都合が悪い。
【０００７】不良ビットの発生によりメモリ・チップが
不良品となるのを回避する手段としては、冗長回路の付
加が実施されてきている。図１２に冗長回路の一例とし
て列冗長回路の概念図を示す。メモリアレイの一列分に
相当する列冗長回路を用意しておき、メモリテストで不
良ビットが検出された場合、メモリセルアレイ１ｉ中の
不良ビットの属する列とスペア列５６を、切替回路５８
に列ごとにそっくり切替える操作をおこなうものであ
る。通常、行冗長回路および（または）列冗長回路は複
数用意しておく。
不良品となるのを回避する手段としては、冗長回路の付
加が実施されてきている。図１２に冗長回路の一例とし
て列冗長回路の概念図を示す。メモリアレイの一列分に
相当する列冗長回路を用意しておき、メモリテストで不
良ビットが検出された場合、メモリセルアレイ１ｉ中の
不良ビットの属する列とスペア列５６を、切替回路５８
に列ごとにそっくり切替える操作をおこなうものであ
る。通常、行冗長回路および（または）列冗長回路は複
数用意しておく。
【０００８】しかし、冗長回路でバックアップできる行
または列の数には限りがある。また、キャッシュメモリ
のように各セルが等価でないもの、あるいはレイアウト
上の制約を有するものなど、冗長回路を構成しにくいも
のが多々出現してきている。従って、不良ビットの発生
によりメモリ・チップが不良品となるのを回避する手段
としては、冗長回路のみでは不十分となってきているの
が現状である。
または列の数には限りがある。また、キャッシュメモリ
のように各セルが等価でないもの、あるいはレイアウト
上の制約を有するものなど、冗長回路を構成しにくいも
のが多々出現してきている。従って、不良ビットの発生
によりメモリ・チップが不良品となるのを回避する手段
としては、冗長回路のみでは不十分となってきているの
が現状である。
【０００９】一方、万一使用中に、エレクトロマイグレ
−ションなどのような経時変化による断線が発生した場
合、システム全体にインパクトを与え、さらにその素子
自体にも信頼性の低下として反映されるので、これも非
常に都合が悪い。しかし、半導体メモリの使用中の断線
に対しては、冗長回路は実質的に効果がなく、リカバリ
−の手段がないのが現状である。
−ションなどのような経時変化による断線が発生した場
合、システム全体にインパクトを与え、さらにその素子
自体にも信頼性の低下として反映されるので、これも非
常に都合が悪い。しかし、半導体メモリの使用中の断線
に対しては、冗長回路は実質的に効果がなく、リカバリ
−の手段がないのが現状である。
【００１０】メモリ・チップが膨大な工程を経て製造さ
れてきたことを考えると、歩留の観点から、配線に断線
が発生してもそれによって不良チップが発生することを
回避するもっと有効な手段の開発が望まれる。さらに、
信頼性の観点から、製造時のみではなく使用中において
も同様に有効となる回避手段が望まれる。
れてきたことを考えると、歩留の観点から、配線に断線
が発生してもそれによって不良チップが発生することを
回避するもっと有効な手段の開発が望まれる。さらに、
信頼性の観点から、製造時のみではなく使用中において
も同様に有効となる回避手段が望まれる。
【００１１】
【発明が解決しようとする課題】本発明は、製造中およ
び使用中に配線の一部に断線が生じても、その断線によ
っては不良品とならず、従って製造上の高歩留および使
用上の高信頼性を与える半導体メモリを提供することを
目的とする。
び使用中に配線の一部に断線が生じても、その断線によ
っては不良品とならず、従って製造上の高歩留および使
用上の高信頼性を与える半導体メモリを提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明における第１の解
決手段は、行および列により特定される複数のメモリセ
ルと、選択された行に関連する前記メモリセルが分岐接
続されている複数のワ−ド線と、択された列に関連する
前記メモリセルが分岐接続されている複数のビット線と
を有し、前記ワ−ド線および前記ビット線のうちの少な
くとも一つの配線が、少なくとも一つの閉回路の一部を
構成することを特徴とする。
決手段は、行および列により特定される複数のメモリセ
ルと、選択された行に関連する前記メモリセルが分岐接
続されている複数のワ−ド線と、択された列に関連する
前記メモリセルが分岐接続されている複数のビット線と
を有し、前記ワ−ド線および前記ビット線のうちの少な
くとも一つの配線が、少なくとも一つの閉回路の一部を
構成することを特徴とする。
【００１３】本発明における第２の解決手段は、行およ
び列により特定される複数のメモリセルと、選択された
行に関連する前記メモリセルが分岐接続されている複数
のワ−ド線と、選択された列に関連する前記メモリセル
が分岐接続されている複数のビット線とを有し、前記ワ
−ド線および前記ビット線のうちの少なくとも一つの配
線に電気的に閉じたリング状の部分を持たせることによ
り構成した少なくとも一つの閉回路を有することを特徴
とする。
び列により特定される複数のメモリセルと、選択された
行に関連する前記メモリセルが分岐接続されている複数
のワ−ド線と、選択された列に関連する前記メモリセル
が分岐接続されている複数のビット線とを有し、前記ワ
−ド線および前記ビット線のうちの少なくとも一つの配
線に電気的に閉じたリング状の部分を持たせることによ
り構成した少なくとも一つの閉回路を有することを特徴
とする。
【００１４】本発明における第３の解決手段は、行およ
び列により特定される複数のメモリセルと、選択された
行に関連する前記メモリセルが分岐接続されている複数
のワ−ド線と、第１と第２のスイッチ手段と、一端が前
記第１のスイッチ手段の電流路の一端に直列に接続さ
れ、選択された列に関連する前記メモリセルが分岐接続
されている複数のビット線と前記第１のスイッチ手段の
電流路の他端に接続されたデ−タ線とを有し、少なくと
も一つのビット線のもう一端が第２のスイッチ手段の電
流路の一端に直列に接続され、前記第２のスイッチ手段
の電流路の他端が前記デ−タ線に接続され前記ビット
線、前記第１と第２のスイッチ手段および前記デ−タ線
によって少なくとも一つの閉回路が形成されていること
を特徴とする。本発明における第４の解決手段は、行お
よび列により特定される複数のメモリセルと、選択され
た行に関連する前記メモリセルが分岐接続されている複
数のワード線と、選択された列に関連する前記メモリセ
ルが分岐接続されている複数のビット線とを有し、前記
ビット線のうちの少なくとも一つの配線に電気的に閉じ
たリング状の部分を持たせることにより構成した少なく
とも一つの閉回路を有し、前記リング状の部分は、少な
くとも一つのバイパス線により複数の閉ループに分けら
れることを特徴とする。 本発明における第５の解決手段
は、行および列により特定される複数のメモリセルと、
選択された行に関連する前記メモリセルが分岐接続され
ている複数のワード線と、第１と第２のスイッチ手段
と、一端が前記第１のスイッチ手段の電流路の一端に直
列に接続され、選択された列に関連する前記メモリセル
が分岐接続されている複数のビット線と、前記第１のス
イッチ手段の電流路の他端に接続された前記データ線と
を有し、少なくとも一つのビット線のもう一端が第２の
スイッチ手段の電流路の一端に直列に接続され、前記第
２のスイッチ手段の他端がデータ線に接続され、前記ビ
ット線、前記第１と第２のスイッチ手段および前記デー
タ線によって少なくとも一つの閉回路が形成され、前記
閉回路は、少なくとも一つのバイパス線によって複数の
閉ループに分けられることを特徴とする。
び列により特定される複数のメモリセルと、選択された
行に関連する前記メモリセルが分岐接続されている複数
のワ−ド線と、第１と第２のスイッチ手段と、一端が前
記第１のスイッチ手段の電流路の一端に直列に接続さ
れ、選択された列に関連する前記メモリセルが分岐接続
されている複数のビット線と前記第１のスイッチ手段の
電流路の他端に接続されたデ−タ線とを有し、少なくと
も一つのビット線のもう一端が第２のスイッチ手段の電
流路の一端に直列に接続され、前記第２のスイッチ手段
の電流路の他端が前記デ−タ線に接続され前記ビット
線、前記第１と第２のスイッチ手段および前記デ−タ線
によって少なくとも一つの閉回路が形成されていること
を特徴とする。本発明における第４の解決手段は、行お
よび列により特定される複数のメモリセルと、選択され
た行に関連する前記メモリセルが分岐接続されている複
数のワード線と、選択された列に関連する前記メモリセ
ルが分岐接続されている複数のビット線とを有し、前記
ビット線のうちの少なくとも一つの配線に電気的に閉じ
たリング状の部分を持たせることにより構成した少なく
とも一つの閉回路を有し、前記リング状の部分は、少な
くとも一つのバイパス線により複数の閉ループに分けら
れることを特徴とする。 本発明における第５の解決手段
は、行および列により特定される複数のメモリセルと、
選択された行に関連する前記メモリセルが分岐接続され
ている複数のワード線と、第１と第２のスイッチ手段
と、一端が前記第１のスイッチ手段の電流路の一端に直
列に接続され、選択された列に関連する前記メモリセル
が分岐接続されている複数のビット線と、前記第１のス
イッチ手段の電流路の他端に接続された前記データ線と
を有し、少なくとも一つのビット線のもう一端が第２の
スイッチ手段の電流路の一端に直列に接続され、前記第
２のスイッチ手段の他端がデータ線に接続され、前記ビ
ット線、前記第１と第２のスイッチ手段および前記デー
タ線によって少なくとも一つの閉回路が形成され、前記
閉回路は、少なくとも一つのバイパス線によって複数の
閉ループに分けられることを特徴とする。
【００１５】
【作用】メモリセルが関連するワ−ド線を含む閉回路に
分岐接続されている場合、それによって前記メモリセル
と行デコ−ダとを結ぶ電流路が複数提供されるので、前
記ワ−ド線の当該部分に断線が生じても、前記複数の電
流路のうち一つでも電流路が残存している間は、前記メ
モリセルに対するアクセスが可能であり、従って前記断
線による不良セルの発生を回避できる。
分岐接続されている場合、それによって前記メモリセル
と行デコ−ダとを結ぶ電流路が複数提供されるので、前
記ワ−ド線の当該部分に断線が生じても、前記複数の電
流路のうち一つでも電流路が残存している間は、前記メ
モリセルに対するアクセスが可能であり、従って前記断
線による不良セルの発生を回避できる。
【００１６】同様に、メモリセルが関連するビット線を
含む閉回路に分岐接続されている場合、それによって前
記メモリセルとリ−ド／ライト回路とを結ぶ電流路が複
数提供されるので、前記ビット線の当該部分に断線が生
じても、前記複数の電流路のうち一つでも電流路が残存
している間は、前記メモリセルに対するアクセスが可能
であり、従って前記断線による不良セルの発生を回避で
きる。
含む閉回路に分岐接続されている場合、それによって前
記メモリセルとリ−ド／ライト回路とを結ぶ電流路が複
数提供されるので、前記ビット線の当該部分に断線が生
じても、前記複数の電流路のうち一つでも電流路が残存
している間は、前記メモリセルに対するアクセスが可能
であり、従って前記断線による不良セルの発生を回避で
きる。
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１８】図１に本発明における第１の実施例を示
す。メモリセルアレイ１ａの概略構成を示したもので、
それぞれ複数のメモリセル２、ワ−ド線４、ビット線１
２およびリ−ド／ライト回路２６ａが規則的に配置され
ている。前記複数のワ−ド線４は、それぞれ図の横方向
に伸びている。前記ビット線１２は、リ−ド／ライト回
路２６から図の縦方向に伸び、途中から二つに分岐し、
それぞれが前記ワ−ド線４と直交しながら前記縦方向に
伸び、最後のワ−ド線と直交した後、前記二つに分岐し
たビット線１２は再び結合される。つまり、前記ビット
線１２は途中からリング状になっているわけである。１
本のビット線あたりに、全メモリセルのうちのｎ個のメ
モリセルが接続されている。ここで、ｎ＝全メモリセル
数÷全ビット線数である。前記ｎ個のメモリセルのうち
半数は、前記ビット線のリング状部分２０の内側に配置
され、前記リング状部分２０の左側部分にそれぞれ分岐
接続されており、他の半数は、前記リング状部分２０の
外側に配置され、前記リング状部分２０の右側部分にそ
れぞれ分岐接続されている。従って、どのメモリセルも
前記リング状部分に接続されているので、リ−ド／ライ
ト回路２６ａへの電流路を２経路だけ有している。ま
た、前記ｎ個のメモリセルは、それぞれ異なるワ−ド線
に分岐接続されている。前記ｎ個のメモリセルが２列に
配置されているので、前記ワ−ド線４は２本単位のパタ
−ンで配線されている。以上のレイアウト・パタ−ン
が、ｍセット分、図の横方向に繰り変えされている。こ
こで、ｍ＝全メモリセル数÷全ワ−ド線数である。
す。メモリセルアレイ１ａの概略構成を示したもので、
それぞれ複数のメモリセル２、ワ−ド線４、ビット線１
２およびリ−ド／ライト回路２６ａが規則的に配置され
ている。前記複数のワ−ド線４は、それぞれ図の横方向
に伸びている。前記ビット線１２は、リ−ド／ライト回
路２６から図の縦方向に伸び、途中から二つに分岐し、
それぞれが前記ワ−ド線４と直交しながら前記縦方向に
伸び、最後のワ−ド線と直交した後、前記二つに分岐し
たビット線１２は再び結合される。つまり、前記ビット
線１２は途中からリング状になっているわけである。１
本のビット線あたりに、全メモリセルのうちのｎ個のメ
モリセルが接続されている。ここで、ｎ＝全メモリセル
数÷全ビット線数である。前記ｎ個のメモリセルのうち
半数は、前記ビット線のリング状部分２０の内側に配置
され、前記リング状部分２０の左側部分にそれぞれ分岐
接続されており、他の半数は、前記リング状部分２０の
外側に配置され、前記リング状部分２０の右側部分にそ
れぞれ分岐接続されている。従って、どのメモリセルも
前記リング状部分に接続されているので、リ−ド／ライ
ト回路２６ａへの電流路を２経路だけ有している。ま
た、前記ｎ個のメモリセルは、それぞれ異なるワ−ド線
に分岐接続されている。前記ｎ個のメモリセルが２列に
配置されているので、前記ワ−ド線４は２本単位のパタ
−ンで配線されている。以上のレイアウト・パタ−ン
が、ｍセット分、図の横方向に繰り変えされている。こ
こで、ｍ＝全メモリセル数÷全ワ−ド線数である。
【００１９】アクセスすべきメモリセル２は、それぞれ
異なるワ−ド線４およびビット線１２の組によって選択
される。例えば、メモリセルｓ１は第１のワ−ド線ｗ１
および第１のビット線ｂ１によって、メモリセルｓ２は
第２のワ−ド線ｗ２および第ｍ番目のビット線ｂｍによ
って選択される。
異なるワ−ド線４およびビット線１２の組によって選択
される。例えば、メモリセルｓ１は第１のワ−ド線ｗ１
および第１のビット線ｂ１によって、メモリセルｓ２は
第２のワ−ド線ｗ２および第ｍ番目のビット線ｂｍによ
って選択される。
【００２０】リ−ド時にはリ−ド／ライト回路２６ａ
が、選択されたメモリセル２から前記ビット線１２を通
してデ−タを読み出し、前記デ−タをデ−タ入出力信号
線２７に出力する。また、ライト時には、リ−ド／ライ
ト回路２６ａがデ−タ入出力信号線２７からデ−タを取
り込み、選択されたメモリセル２に前記ビット線１２を
通して前記デ−タを書き込む。
が、選択されたメモリセル２から前記ビット線１２を通
してデ−タを読み出し、前記デ−タをデ−タ入出力信号
線２７に出力する。また、ライト時には、リ−ド／ライ
ト回路２６ａがデ−タ入出力信号線２７からデ−タを取
り込み、選択されたメモリセル２に前記ビット線１２を
通して前記デ−タを書き込む。
【００２１】このようにビット線をリング状に構成した
場合、リング内の任意の一か所でビット線が断線しても
メモリの機能には影響しないという利点がある。それ
は、前記ビット線１２がリング状部分２０を有すること
による。つまり、前記ビット線１２に断線が生じる前に
個々の前記メモリセル２が有していたリ−ド／ライト回
路２６ａへの二つの電流路のうち、一方は前記断線で前
記ビット線１２のリング状部分が開いた状態になること
により消失するが、他方は依然として前記メモリセル２
と当該リ−ド／ライト回路２６ａとの間に電流路を提供
している。従って、ビット線１２のリング内に一か所だ
け断線が発生しても、前記ビット線１２に関連するメモ
リセル２にアクセスが可能である。また、１つのビット
線での断線箇所が一か所である限りは、ビット線の断線
がいくつ発生しても、それによって機能不良になること
を回避できる。
場合、リング内の任意の一か所でビット線が断線しても
メモリの機能には影響しないという利点がある。それ
は、前記ビット線１２がリング状部分２０を有すること
による。つまり、前記ビット線１２に断線が生じる前に
個々の前記メモリセル２が有していたリ−ド／ライト回
路２６ａへの二つの電流路のうち、一方は前記断線で前
記ビット線１２のリング状部分が開いた状態になること
により消失するが、他方は依然として前記メモリセル２
と当該リ−ド／ライト回路２６ａとの間に電流路を提供
している。従って、ビット線１２のリング内に一か所だ
け断線が発生しても、前記ビット線１２に関連するメモ
リセル２にアクセスが可能である。また、１つのビット
線での断線箇所が一か所である限りは、ビット線の断線
がいくつ発生しても、それによって機能不良になること
を回避できる。
【００２２】以下、本発明の他の実施例において共通す
る構成に関しては、他の実施例を示す各図面においてそ
れぞれ同一の符号を使用し、その都度の詳細な説明は省
略する。
る構成に関しては、他の実施例を示す各図面においてそ
れぞれ同一の符号を使用し、その都度の詳細な説明は省
略する。
【００２３】図２に本発明における第２の実施例を示
す。メモリセルアレイ１ｂの概略構成を示したもので、
それぞれ複数のメモリセル３、ワ−ド線４、ビット線１
３、１４およびリ−ド／ライト回路２６ｂが規則的に配
置されている。前記メモリセル３はＳＲＡＭにおけるメ
モリセルのように相補信号対を有するもので、それに対
応して前記ビット線も２本で一組となっている。前記複
数のワ−ド線４は、それぞれ図の横方向に伸びている。
前記ビット線１３、１４は、それぞれリ−ド／ライト回
路２６から図の縦方向に伸び、途中からリング状になっ
ている。前記ビット線１４のリング状部分２２は、前記
ビット線１３のリング状部分２１の内側に位置してい
る。前記ビット線１３、１４に関連するメモリセルのう
ち半数は、前記ビット線１３のリング状部分２１の左側
部分と前記ビット線１４のリング状部分２２の左側部分
との間に、他の半数は、前記リング状部分２１の右側部
分と前記リング状部分２２の右側部分との間に位置し、
それぞれ前記ビット線１３、１４に分岐接続されてい
る。従って、どのメモリセルもリ−ド／ライト回路２６
ｂへの電流路をそれぞれのビット線について二つ有して
いる。一方、前記メモリセルは、それぞれ異なるワ−ド
線に分岐接続されている。
す。メモリセルアレイ１ｂの概略構成を示したもので、
それぞれ複数のメモリセル３、ワ−ド線４、ビット線１
３、１４およびリ−ド／ライト回路２６ｂが規則的に配
置されている。前記メモリセル３はＳＲＡＭにおけるメ
モリセルのように相補信号対を有するもので、それに対
応して前記ビット線も２本で一組となっている。前記複
数のワ−ド線４は、それぞれ図の横方向に伸びている。
前記ビット線１３、１４は、それぞれリ−ド／ライト回
路２６から図の縦方向に伸び、途中からリング状になっ
ている。前記ビット線１４のリング状部分２２は、前記
ビット線１３のリング状部分２１の内側に位置してい
る。前記ビット線１３、１４に関連するメモリセルのう
ち半数は、前記ビット線１３のリング状部分２１の左側
部分と前記ビット線１４のリング状部分２２の左側部分
との間に、他の半数は、前記リング状部分２１の右側部
分と前記リング状部分２２の右側部分との間に位置し、
それぞれ前記ビット線１３、１４に分岐接続されてい
る。従って、どのメモリセルもリ−ド／ライト回路２６
ｂへの電流路をそれぞれのビット線について二つ有して
いる。一方、前記メモリセルは、それぞれ異なるワ−ド
線に分岐接続されている。
【００２４】アクセスすべきメモリセル２は、それぞれ
異なる前記ワ−ド線４および前記ビット線１３、１４の
組によって選択される。リ−ド／ライト回路２６は前記
ビット線１３、１４を同時に使用して、前記メモリセル
３に対してリ−ド／ライトを実行する。
異なる前記ワ−ド線４および前記ビット線１３、１４の
組によって選択される。リ−ド／ライト回路２６は前記
ビット線１３、１４を同時に使用して、前記メモリセル
３に対してリ−ド／ライトを実行する。
【００２５】このようにビット線をリング状に構成した
場合、リング内の任意の一か所でビット線が断線しても
メモリの機能には影響しないという利点がある。それ
は、本発明の第１の実施例と同様に、前記ビット線１３
または１４に断線が一か所だけ生じても、依然として前
記メモリセル２と当該リ−ド／ライト回路２６との間に
電流路が提供されており、従って、前記ビット線１３、
１４に関連するメモリセル２にアクセスが可能である。
また、１つのビット線での断線箇所が一か所である限り
は、ビット線の断線がいくつ発生しても、それによって
機能不良になることを回避できる。
場合、リング内の任意の一か所でビット線が断線しても
メモリの機能には影響しないという利点がある。それ
は、本発明の第１の実施例と同様に、前記ビット線１３
または１４に断線が一か所だけ生じても、依然として前
記メモリセル２と当該リ−ド／ライト回路２６との間に
電流路が提供されており、従って、前記ビット線１３、
１４に関連するメモリセル２にアクセスが可能である。
また、１つのビット線での断線箇所が一か所である限り
は、ビット線の断線がいくつ発生しても、それによって
機能不良になることを回避できる。
【００２６】図３に本発明における第３の実施例を示
す。ビット線とリ−ド／ライト回路を接続するのに、ト
ランスファ−・ゲ−トおよびデ−タ線を用いるものにつ
いての実施例である。この場合も、本発明の第１の実施
例（図１）と同様にビット線１２がリング状部分２０を
有するが、前記ビット線１２を直接リ−ド／ライト回路
２６ｃに接続する代わりに、ビット線１２の一端をトラ
ンスファ−・ゲ−ト２８の一端に接続し、複数の前記ト
ランスファ−・ゲ−トの他端を一つのデ−タ線３４に接
続し、前記デ−タ線をデ−タリ−ド／ライト回路２６に
接続する。一つのリ−ド／ライト回路２６に複数のメモ
リセル２が接続されているので、所定のメモリセル２に
アクセスするときに、当該メモリセル２に関連する前記
トランスファ−・ゲ−ト２８を列デコ−ダ（図示せず）
からの信号３３により導通させる。リ−ド／ライト回路
２６は前記ビット線１２、導通した前記トランスファ−
・ゲ−ト２８およびデ−タ線３４を電流路として、前記
メモリセル２に対してリ−ド／ライトを実行する。この
場合も、本発明の第１の実施例と同様の作用によって、
同様の効果が得られる。
す。ビット線とリ−ド／ライト回路を接続するのに、ト
ランスファ−・ゲ−トおよびデ−タ線を用いるものにつ
いての実施例である。この場合も、本発明の第１の実施
例（図１）と同様にビット線１２がリング状部分２０を
有するが、前記ビット線１２を直接リ−ド／ライト回路
２６ｃに接続する代わりに、ビット線１２の一端をトラ
ンスファ−・ゲ−ト２８の一端に接続し、複数の前記ト
ランスファ−・ゲ−トの他端を一つのデ−タ線３４に接
続し、前記デ−タ線をデ−タリ−ド／ライト回路２６に
接続する。一つのリ−ド／ライト回路２６に複数のメモ
リセル２が接続されているので、所定のメモリセル２に
アクセスするときに、当該メモリセル２に関連する前記
トランスファ−・ゲ−ト２８を列デコ−ダ（図示せず）
からの信号３３により導通させる。リ−ド／ライト回路
２６は前記ビット線１２、導通した前記トランスファ−
・ゲ−ト２８およびデ−タ線３４を電流路として、前記
メモリセル２に対してリ−ド／ライトを実行する。この
場合も、本発明の第１の実施例と同様の作用によって、
同様の効果が得られる。
【００２７】図４に本発明における第４の実施例を示
す。前記メモリセル３はＳＲＡＭにおけるメモリセルの
ように相補信号対を有するもので、それに対応して前記
ビット線も２本で一組となっている。この場合も、本発
明の第２の実施例（図２）と同様にビット線１３、１４
がリング状部分２１、２２を有するが、ビット線１３、
１４を直接リ−ド／ライト回路２６ｄに接続する代わり
に、ビット線１３、１４の一端をそれぞれトランスファ
−・ゲ−ト２８、２９の一端に接続し、複数の前記トラ
ンスファ−・ゲ−ト２８、２９の他端をそれぞれデ−タ
線３６、３８に接続し、前記デ−タ線３６、３８をリ−
ド／ライト回路２６ｄに接続する。メモリセル３にアク
セスするときに、前記トランスファ−・ゲ−ト２８、２
９を列デコ−ダ（図示せず）からの信号３３により導通
させる。この場合も、本発明の第２の実施例と同様の作
用によって、同様の効果が得られる。
す。前記メモリセル３はＳＲＡＭにおけるメモリセルの
ように相補信号対を有するもので、それに対応して前記
ビット線も２本で一組となっている。この場合も、本発
明の第２の実施例（図２）と同様にビット線１３、１４
がリング状部分２１、２２を有するが、ビット線１３、
１４を直接リ−ド／ライト回路２６ｄに接続する代わり
に、ビット線１３、１４の一端をそれぞれトランスファ
−・ゲ−ト２８、２９の一端に接続し、複数の前記トラ
ンスファ−・ゲ−ト２８、２９の他端をそれぞれデ−タ
線３６、３８に接続し、前記デ−タ線３６、３８をリ−
ド／ライト回路２６ｄに接続する。メモリセル３にアク
セスするときに、前記トランスファ−・ゲ−ト２８、２
９を列デコ−ダ（図示せず）からの信号３３により導通
させる。この場合も、本発明の第２の実施例と同様の作
用によって、同様の効果が得られる。
【００２８】図５は、本発明における第５の実施例であ
る。また、本発明の第３の実施例（図３）のようにトラ
ンスファ−・ゲ−トを用いるもののもう一つの実施例と
なっている。図のように、半導体メモリは規則的に配置
されたメモリセル２、ワ−ド線４、ビット線１３、およ
び第１と第２のトランスファ−・ゲ−ト２９、３０なら
びにデ−タ線３４およびリ−ド／ライト回路２６ｃによ
り構成されている。前記ワ−ド線４は２本単位で図の横
方向に伸びている。前記ビット線１２は、Ｕ字状に配線
されて折り、前記ワ−ド線４と直交しながら図の下方か
ら縦方向に伸び、図の上端のワ−ド線と直交した後に結
合される。前記ビット線１３には、一端に前記第１のト
ランスファ−・ゲ−ト２９、他端に前記第２のトランス
ファ−・ゲ−ト３０の電流路の一端が直列接続されてい
る。前記第１と第２のトランスファ−・ゲ−ト２９、３
０の電流路の他端は、共通のデ−タ線３４に接続されて
いる。前記デ−タ線３４は、リ−ド／ライト回路２６に
接続されている。
る。また、本発明の第３の実施例（図３）のようにトラ
ンスファ−・ゲ−トを用いるもののもう一つの実施例と
なっている。図のように、半導体メモリは規則的に配置
されたメモリセル２、ワ−ド線４、ビット線１３、およ
び第１と第２のトランスファ−・ゲ−ト２９、３０なら
びにデ−タ線３４およびリ−ド／ライト回路２６ｃによ
り構成されている。前記ワ−ド線４は２本単位で図の横
方向に伸びている。前記ビット線１２は、Ｕ字状に配線
されて折り、前記ワ−ド線４と直交しながら図の下方か
ら縦方向に伸び、図の上端のワ−ド線と直交した後に結
合される。前記ビット線１３には、一端に前記第１のト
ランスファ−・ゲ−ト２９、他端に前記第２のトランス
ファ−・ゲ−ト３０の電流路の一端が直列接続されてい
る。前記第１と第２のトランスファ−・ゲ−ト２９、３
０の電流路の他端は、共通のデ−タ線３４に接続されて
いる。前記デ−タ線３４は、リ−ド／ライト回路２６に
接続されている。
【００２９】従って、前記ビット線１３、前記第１と第
２のトランスファ−・ゲ−ト２９、３０の電流路および
前記デ−タ線３４によって、閉回路３９が形成されてい
ることになる。前記ビット線１３に関連するメモリセル
のうち半数は、ビット線のＵ字状部分３９の内側に配置
され、前記Ｕ字状部分３９の左側部分にそれぞれ分岐接
続されており、他の半数は、前記Ｕ字状部分３９の外側
に配置され、前記Ｕ字状部分３９の右側部分にそれぞれ
分岐接続されている。従って、どのメモリセルも前記リ
−ド／ライト回路２６ｃへの電流路を２経路だけ有して
いる。また、前記メモリセルは、それぞれ異なるワ−ド
線に分岐接続されている。以上のレイアウト・パタ−ン
が、図の横方向に繰り返されている。
２のトランスファ−・ゲ−ト２９、３０の電流路および
前記デ−タ線３４によって、閉回路３９が形成されてい
ることになる。前記ビット線１３に関連するメモリセル
のうち半数は、ビット線のＵ字状部分３９の内側に配置
され、前記Ｕ字状部分３９の左側部分にそれぞれ分岐接
続されており、他の半数は、前記Ｕ字状部分３９の外側
に配置され、前記Ｕ字状部分３９の右側部分にそれぞれ
分岐接続されている。従って、どのメモリセルも前記リ
−ド／ライト回路２６ｃへの電流路を２経路だけ有して
いる。また、前記メモリセルは、それぞれ異なるワ−ド
線に分岐接続されている。以上のレイアウト・パタ−ン
が、図の横方向に繰り返されている。
【００３０】本発明の第３の実施例（図３）と同様に、
一つのリ−ド／ライト回路２６ｃに複数のメモリセル２
が接続されているので、所定のメモリセル２にアクセス
するときに、当該メモリセル２に関連する前記トランス
ファ−・ゲ−ト２９、３０を列デコ−ダ（図示せず）か
らの信号３３により導通させる。リ−ド／ライト回路２
６ｃは前記ビット線１３、導通した前記トランスファ−
・ゲ−ト２９、３０、およびデ−タ線３４を電流路とし
て、前記メモリセル２に対してリ−ド／ライトを実行す
る。
一つのリ−ド／ライト回路２６ｃに複数のメモリセル２
が接続されているので、所定のメモリセル２にアクセス
するときに、当該メモリセル２に関連する前記トランス
ファ−・ゲ−ト２９、３０を列デコ−ダ（図示せず）か
らの信号３３により導通させる。リ−ド／ライト回路２
６ｃは前記ビット線１３、導通した前記トランスファ−
・ゲ−ト２９、３０、およびデ−タ線３４を電流路とし
て、前記メモリセル２に対してリ−ド／ライトを実行す
る。
【００３１】このようにビット線を含む閉回路を構成し
た場合、前記ビット線上の任意の一か所で断線が発生し
てもメモリの機能には影響しないという利点がある。そ
れは、選択されたメモリセルに関する前記第１と第２の
トランスファ−・ゲ−ト２９、３０が導通した状態を見
ると、前記Ｕ字状に配線されたビット線１２、前記第１
と第２のトランスファ−・ゲ−ト２９、３０の電流路お
よび前記デ−タ線３４により一つのリング状の電流路が
形成されており、前記断線によって前記リング状の電流
路が開いた状態になっても、当該ビット線に関連するす
べてのメモリセル２は、依然として当該リ−ド／ライト
回路２６に電気的に接続されており、アクセスが可能で
あることによる。１つのビット線での断線個所が一か所
である限りは、ビット線の断線がいくつ発生しても、そ
れによって機能不良になることを回避できる。
た場合、前記ビット線上の任意の一か所で断線が発生し
てもメモリの機能には影響しないという利点がある。そ
れは、選択されたメモリセルに関する前記第１と第２の
トランスファ−・ゲ−ト２９、３０が導通した状態を見
ると、前記Ｕ字状に配線されたビット線１２、前記第１
と第２のトランスファ−・ゲ−ト２９、３０の電流路お
よび前記デ−タ線３４により一つのリング状の電流路が
形成されており、前記断線によって前記リング状の電流
路が開いた状態になっても、当該ビット線に関連するす
べてのメモリセル２は、依然として当該リ−ド／ライト
回路２６に電気的に接続されており、アクセスが可能で
あることによる。１つのビット線での断線個所が一か所
である限りは、ビット線の断線がいくつ発生しても、そ
れによって機能不良になることを回避できる。
【００３２】図６は、本発明における第６の実施例であ
る。本発明の第５の実施例（図５）と異なり、メモリセ
ル３はＳＲＡＭにおけるメモリセルのように相補信号対
を有するもので、それに対応してビット線も２本で一組
となっている。Ｕ字状のビット線１４の端に、それぞれ
トランスファ−・ゲ−ト２９、３０が接続され、前記ト
ランスファ−・ゲ−ト２９、３０は、共通のデ−タ線３
６に接続されていおり、それによって閉回路４０が形成
されている。前記ビット線１４の内側にもう一つのＵ字
状のビット線１５が位置し、同様に、トランスファ−・
ゲ−ト３１、３２、および共通のデ−タ線３８と共に閉
回路４１を形成している。前記メモリセル３はビット線
１４とビット線１５との間に位置し、それぞれ異なるワ
−ド線４および一組のビット線１４、１５に接続されて
いる。デ−タ線３６、３８は、リ−ド／ライト回路２６
ｄに接続されている。この場合も、本発明の第５の実施
例と同様の作用によって、同様の効果が得られる。
る。本発明の第５の実施例（図５）と異なり、メモリセ
ル３はＳＲＡＭにおけるメモリセルのように相補信号対
を有するもので、それに対応してビット線も２本で一組
となっている。Ｕ字状のビット線１４の端に、それぞれ
トランスファ−・ゲ−ト２９、３０が接続され、前記ト
ランスファ−・ゲ−ト２９、３０は、共通のデ−タ線３
６に接続されていおり、それによって閉回路４０が形成
されている。前記ビット線１４の内側にもう一つのＵ字
状のビット線１５が位置し、同様に、トランスファ−・
ゲ−ト３１、３２、および共通のデ−タ線３８と共に閉
回路４１を形成している。前記メモリセル３はビット線
１４とビット線１５との間に位置し、それぞれ異なるワ
−ド線４および一組のビット線１４、１５に接続されて
いる。デ−タ線３６、３８は、リ−ド／ライト回路２６
ｄに接続されている。この場合も、本発明の第５の実施
例と同様の作用によって、同様の効果が得られる。
【００３３】図７は、本発明における第７の実施例であ
る。本実施例は、本質的には本発明の第１の実施例（図
１）と同様の構造で、ワ−ド線およびビット線共にリン
グ状部分を持たせたものである。ワ−ド線およびビット
線それぞれ２本で一つのパタ−ンを構成している。第１
のワ−ド線６はリング状部分１０を有し、第２のワ−ド
線８はリング状部分１１を有し、前記リング状部分１０
は前記リング状部分１１の内側に位置し、第１のビット
線１６はリング状部分２３を有し、第２のビット線１８
はリング状部分２４を有し、前記リング状部分２３は前
記リング状部分２４の内側に位置する。メモリセルアレ
イ１ｇは、前記ワ−ド線６、８およびビット線１６、１
８に関連する第１ないし第４のメモリセル（Ｓ１１ない
しＳ１４）を有し、前記第１のメモリセルＳ１１は前記
リング状部分１０の内側かつ前記リング状部分２３の内
側に位置し、前記ワ−ド線６および前記ビット線１６に
分岐接続されており、前記第２のメモリセルＳ１２は前
記リング状部分１０の内側かつ前記リング状部分２４の
外側に位置し、前記ワ−ド線６および前記ビット線１８
に分岐接続されており、前記第３のメモリセルＳ１３は
前記リング状部分１１の外側かつ前記リング状部分２３
の内側に位置し、前記ワ−ド線８および前記ビット線１
６に分岐接続されており、前記第４のメモリセルＳ１４
は前記リング状部分１１の外側かつ前記リング状部分２
４の外側に位置し、前記ワ−ド線８および前記ビット線
１８に分岐接続されている。以上のパタ−ンが行方向お
よび列方向に所定の分繰り返されている。
る。本実施例は、本質的には本発明の第１の実施例（図
１）と同様の構造で、ワ−ド線およびビット線共にリン
グ状部分を持たせたものである。ワ−ド線およびビット
線それぞれ２本で一つのパタ−ンを構成している。第１
のワ−ド線６はリング状部分１０を有し、第２のワ−ド
線８はリング状部分１１を有し、前記リング状部分１０
は前記リング状部分１１の内側に位置し、第１のビット
線１６はリング状部分２３を有し、第２のビット線１８
はリング状部分２４を有し、前記リング状部分２３は前
記リング状部分２４の内側に位置する。メモリセルアレ
イ１ｇは、前記ワ−ド線６、８およびビット線１６、１
８に関連する第１ないし第４のメモリセル（Ｓ１１ない
しＳ１４）を有し、前記第１のメモリセルＳ１１は前記
リング状部分１０の内側かつ前記リング状部分２３の内
側に位置し、前記ワ−ド線６および前記ビット線１６に
分岐接続されており、前記第２のメモリセルＳ１２は前
記リング状部分１０の内側かつ前記リング状部分２４の
外側に位置し、前記ワ−ド線６および前記ビット線１８
に分岐接続されており、前記第３のメモリセルＳ１３は
前記リング状部分１１の外側かつ前記リング状部分２３
の内側に位置し、前記ワ−ド線８および前記ビット線１
６に分岐接続されており、前記第４のメモリセルＳ１４
は前記リング状部分１１の外側かつ前記リング状部分２
４の外側に位置し、前記ワ−ド線８および前記ビット線
１８に分岐接続されている。以上のパタ−ンが行方向お
よび列方向に所定の分繰り返されている。
【００３４】この場合も、同様の作用によって、前記ワ
−ド線および前記ビット線共に１つの配線での断線箇所
が一か所である限りは、前記断線がいくつ発生しても、
それによって機能不良になることを回避できる。
−ド線および前記ビット線共に１つの配線での断線箇所
が一か所である限りは、前記断線がいくつ発生しても、
それによって機能不良になることを回避できる。
【００３５】図８は、本発明における第８の実施例であ
る。本発明の第１の実施例（図１）と同様の構成に、さ
らに、ビット線のリング状部分にバイパス部分５２を付
加したものである。前記バイパス部分５２によってビッ
ト線が複数のリング状部分を有するようにしたものであ
る。この場合、一つのビット線１２で最大２か所の断線
が発生しても、２か所の断線部分が前記ビット線１２と
前記バイパス部分５２の接点５３を挟んでそれぞれ反対
側に位置している場合、または１か所の断線部分が前記
バイパス部分５２上にある場合は、依然としてメモリセ
ル２とリ−ド／ライト回路２ａは電気的に接続されてお
り、それによって機能不良になることを回避できる。バ
イパスは多ければ多いほど、断線による機能不良の回避
にとって効果的である。
る。本発明の第１の実施例（図１）と同様の構成に、さ
らに、ビット線のリング状部分にバイパス部分５２を付
加したものである。前記バイパス部分５２によってビッ
ト線が複数のリング状部分を有するようにしたものであ
る。この場合、一つのビット線１２で最大２か所の断線
が発生しても、２か所の断線部分が前記ビット線１２と
前記バイパス部分５２の接点５３を挟んでそれぞれ反対
側に位置している場合、または１か所の断線部分が前記
バイパス部分５２上にある場合は、依然としてメモリセ
ル２とリ−ド／ライト回路２ａは電気的に接続されてお
り、それによって機能不良になることを回避できる。バ
イパスは多ければ多いほど、断線による機能不良の回避
にとって効果的である。
【００３６】図９は、本発明の第９の実施例で、直線上
に伸びたビット線の中心線を含む面に関するメモリセル
アレイの概略断面図である。（メモリセルのデ−タ保持
部は図示していない。）ビット線１２は、関連する複数
のメモリセル２のアクティブ領域とコンタクトホ−ル４
８によりコンタクトを取りながら、一直線上に配線され
ている第１の配線層４２と、前記第１の配線層４２と平
行に配線され、複数個所で前記第１の配線層４２と複数
のビアホ−ル４６によりコンタクト４８を取られる第２
の配線層４４とを有し、前記第１の配線層４２、第２の
配線層４４、複数のビアホ−ル４６によってリング状の
電流路が形成されている。このように構成した場合も、
同様の効果が得られる。
に伸びたビット線の中心線を含む面に関するメモリセル
アレイの概略断面図である。（メモリセルのデ−タ保持
部は図示していない。）ビット線１２は、関連する複数
のメモリセル２のアクティブ領域とコンタクトホ−ル４
８によりコンタクトを取りながら、一直線上に配線され
ている第１の配線層４２と、前記第１の配線層４２と平
行に配線され、複数個所で前記第１の配線層４２と複数
のビアホ−ル４６によりコンタクト４８を取られる第２
の配線層４４とを有し、前記第１の配線層４２、第２の
配線層４４、複数のビアホ−ル４６によってリング状の
電流路が形成されている。このように構成した場合も、
同様の効果が得られる。
【００３７】以上、ビット線の断線を中心に実施例を示
してきたが、本発明によれば、ワ−ド線の断線に関して
はもちろん、ワ−ド線およびビット線以外の配線に関し
ても、同様の効果が得られるように構成することができ
る。
してきたが、本発明によれば、ワ−ド線の断線に関して
はもちろん、ワ−ド線およびビット線以外の配線に関し
ても、同様の効果が得られるように構成することができ
る。
【００３８】本発明は、ワ−ド線および（または）ビッ
ト線が多重構造／分割構造を取るもの、ワ−ド線とビッ
ト線が９０度以外の角度で交わるもの、一度のアクセス
で複数のメモリセル群に対して読込み、書込みまたは消
去をするものにも適応でき、ワ−ド線と行デコ−ダの間
にレベル・シフタが直列接続されているもの、前記デ−
タ書込／読出手段の代わりにデ−タを読出すためのデ−
タ読出手段を用いているものにも適応できる。
ト線が多重構造／分割構造を取るもの、ワ−ド線とビッ
ト線が９０度以外の角度で交わるもの、一度のアクセス
で複数のメモリセル群に対して読込み、書込みまたは消
去をするものにも適応でき、ワ−ド線と行デコ−ダの間
にレベル・シフタが直列接続されているもの、前記デ−
タ書込／読出手段の代わりにデ−タを読出すためのデ−
タ読出手段を用いているものにも適応できる。
【００３９】また、本発明は、ＤＲＡＭ、ＳＲＡＭ、マ
スクＲＯＭＰＲＯＭ、ＯＴＰＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、フラッシュメモリ、画像メモリ、連想メモ
リ、キャッシュメモリなどのあらゆる半導体メモリに適
応できる。
スクＲＯＭＰＲＯＭ、ＯＴＰＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、フラッシュメモリ、画像メモリ、連想メモ
リ、キャッシュメモリなどのあらゆる半導体メモリに適
応できる。
【００４０】さらに冗長回路を有しても良い。本発明に
おけるリング状配線と従来の冗長回路とは排他的なもの
ではなく、むしろ相乗効果が期待できるものである。そ
れは、断線に対する二重のバックアップという構成だけ
ではなく、たとえば本発明におけるリング状配線と従来
の冗長回路を機能分割して構成するなどの有機的共動に
より、さらに大きい効果が期待できる。本発明は、上記
実施例に限定されない。当業者であれば、種々変形して
実施できる。
おけるリング状配線と従来の冗長回路とは排他的なもの
ではなく、むしろ相乗効果が期待できるものである。そ
れは、断線に対する二重のバックアップという構成だけ
ではなく、たとえば本発明におけるリング状配線と従来
の冗長回路を機能分割して構成するなどの有機的共動に
より、さらに大きい効果が期待できる。本発明は、上記
実施例に限定されない。当業者であれば、種々変形して
実施できる。
【００４１】
【発明の効果】本発明により、配線の一部に断線が生じ
ても、チップが不良品となるのを回避でき、従って、高
歩留、高信頼性を有する大容量半導体メモリを提供する
ことができる。
ても、チップが不良品となるのを回避でき、従って、高
歩留、高信頼性を有する大容量半導体メモリを提供する
ことができる。
【図１】本発明の第１の実施例における、ビット線がリ
ング状部分を持つメモリセルアレイの概略構成図であ
る。
ング状部分を持つメモリセルアレイの概略構成図であ
る。
【図２】本発明の第２の実施例における、相補信号対で
構成されたビット線がリング状部分を持つメモリセルア
レイの概略構成図である。
構成されたビット線がリング状部分を持つメモリセルア
レイの概略構成図である。
【図３】本発明の第３の実施例における、トランスファ
−・ゲ−トおよびデ−タ線を介してリ−ド／ライト回路
に接続されたビット線がリング状部分を持つメモリセル
アレイの概略構成図である。
−・ゲ−トおよびデ−タ線を介してリ−ド／ライト回路
に接続されたビット線がリング状部分を持つメモリセル
アレイの概略構成図である。
【図４】本発明の第４の実施例における、相補信号対で
構成され、かつトランスファ−・ゲ−トおよびデ−タ線
を介してリ−ド／ライト回路に接続されたビット線がリ
ング状部分を持つメモリセルアレイの概略構成図であ
る。
構成され、かつトランスファ−・ゲ−トおよびデ−タ線
を介してリ−ド／ライト回路に接続されたビット線がリ
ング状部分を持つメモリセルアレイの概略構成図であ
る。
【図５】本発明の第５の実施例における、ビット線、第
１と第２のトランスファ−・ゲ−ト、デ−タ線によって
閉回路が形成されるメモリセルアレイの概略構成図であ
る。
１と第２のトランスファ−・ゲ−ト、デ−タ線によって
閉回路が形成されるメモリセルアレイの概略構成図であ
る。
【図６】本発明の第６の実施例における、ビット線が相
補信号対で構成され、おのおののビット線、第１と第２
のトランスファ−・ゲ−ト、デ−タ線によって閉回路が
形成されるメモリセルアレイの概略構成図である。
補信号対で構成され、おのおののビット線、第１と第２
のトランスファ−・ゲ−ト、デ−タ線によって閉回路が
形成されるメモリセルアレイの概略構成図である。
【図７】本発明の第７の実施例における、ワ−ド線およ
びビット線が共にリング状部分を持つメモリセルアレイ
の概略構成図である。
びビット線が共にリング状部分を持つメモリセルアレイ
の概略構成図である。
【図８】本発明の第８の実施例における、ビット線にバ
イパス部分を付加することによって、ビット線が複数の
リング状部分を有するようにしたメモリセルアレイの概
略構成図である。
イパス部分を付加することによって、ビット線が複数の
リング状部分を有するようにしたメモリセルアレイの概
略構成図である。
【図９】本発明の第９の実施例における、ビット線のリ
ング状部分が二つの層配線によって構成されたメモリセ
ルアレイの断面図である。
ング状部分が二つの層配線によって構成されたメモリセ
ルアレイの断面図である。
【図１０】従来の代表的な半導体メモリの基本構成の回
路図である。
路図である。
【図１１】他の従来の代表的な半導体メモリの基本構成
の回路図である。
の回路図である。
【図１２】列冗長回路の概略ブロック図である。
１ａ〜１ｉ…メモリセルアレイ、２…メモリセル、３…
メモリセル、４…ワ−ド線、６…第１のワ−ド線、８…
第２のワ−ド線、１０、１１…リング状部分、１２…ビ
ット線、１３…第１のビット線、１４…第２のビット
線、１６…第１のビット線、１８…第２のビット線、２
０〜２４…リング状部分、２６ａ〜２６ｆ…リ−ド／ラ
イト回路、２７…デ−タ入出力信号線、２７〜３２…ト
ランスファ−・ゲ−ト、３３…列デコ−ダからの信号、
３４…デ−タ線、３６…第１のデ−タ線、３８…第２の
デ−タ線、３９〜４１…ビット線を含む閉回路、４２…
第１の配線層、４４…第２の配線層、４６…ビアホ−
ル、４８…コンタクトホ−ル、５０…ｎ+ アクティブ領
域、５２…ビット線のバイパス、５２…接点、５６…ス
ペア列、５８…切替回路、６０…アドレス信号、１０４
…ワ−ド線、１１２…ビット線、１１３…第１のビット
線、１１４…第２のビット線、ｂ１…ビット線１、ｂｍ
…ビット線ｍ、ｓ１…メモリセル（１、１）、ｓ２…メ
モリセル（２、ｍ）、ｓ１１…メモリセル（１、１）、
ｓ１２…メモリセル（１、２）、ｓ２１…メモリセル
（２、１）、ｓ２２…メモリセル（２、２）、ｗ１…ワ
−ド線１、ｗ２…ワ−ド線２、ｗｎ…ワ−ド線ｎ。
メモリセル、４…ワ−ド線、６…第１のワ−ド線、８…
第２のワ−ド線、１０、１１…リング状部分、１２…ビ
ット線、１３…第１のビット線、１４…第２のビット
線、１６…第１のビット線、１８…第２のビット線、２
０〜２４…リング状部分、２６ａ〜２６ｆ…リ−ド／ラ
イト回路、２７…デ−タ入出力信号線、２７〜３２…ト
ランスファ−・ゲ−ト、３３…列デコ−ダからの信号、
３４…デ−タ線、３６…第１のデ−タ線、３８…第２の
デ−タ線、３９〜４１…ビット線を含む閉回路、４２…
第１の配線層、４４…第２の配線層、４６…ビアホ−
ル、４８…コンタクトホ−ル、５０…ｎ+ アクティブ領
域、５２…ビット線のバイパス、５２…接点、５６…ス
ペア列、５８…切替回路、６０…アドレス信号、１０４
…ワ−ド線、１１２…ビット線、１１３…第１のビット
線、１１４…第２のビット線、ｂ１…ビット線１、ｂｍ
…ビット線ｍ、ｓ１…メモリセル（１、１）、ｓ２…メ
モリセル（２、ｍ）、ｓ１１…メモリセル（１、１）、
ｓ１２…メモリセル（１、２）、ｓ２１…メモリセル
（２、１）、ｓ２２…メモリセル（２、２）、ｗ１…ワ
−ド線１、ｗ２…ワ−ド線２、ｗｎ…ワ−ド線ｎ。
Claims (11)
- 【請求項１】 行および列により特定される複数のメモ
リセルと、 選択された行に関連する前記メモリセルが分岐接続され
ている複数のワ−ド線と、 選択された列に関連する前記メモリセルが分岐接続され
ている複数のビット線とを有し、 前記ワ−ド線および前記ビット線のうちの少なくとも一
つの配線が、少なくとも一つの閉回路の一部を構成する
ことを特徴とする半導体記憶装置。 - 【請求項２】 行および列により特定される複数のメモ
リセルと、 選択された行に関連する前記メモリセルが分岐接続され
ている複数のワ−ド線と、 選択された列に関連する前記メモリセルが分岐接続され
ている複数のビット線とを有し、 前記ワ−ド線および前記ビット線のうちの少なくとも一
つの配線に電気的に閉じたリング状の部分を持たせるこ
とにより構成した少なくとも一つの閉回路を有すること
を特徴とする半導体記憶装置。 - 【請求項３】 行および列により特定される複数のメモ
リセルと、 選択された行に関連する前記メモリセルが分岐接続され
ている複数のワ−ド線と、 第１と第２のスイッチ手段と、 一端が前記第１のスイッチ手段の電流路の一端に直列に
接続され、選択された列に関連する前記メモリセルが分
岐接続されている複数のビット線と前記第１のスイッチ
手段の電流路の他端に接続された前記デ−タ線とを有
し、 少なくとも一つのビット線のもう一端が第２のスイッチ
手段の電流路の一端に直列に接続され、前記第２のスイ
ッチ手段の電流路の他端がデ−タ線に接続され、前記ビ
ット線、前記第１と第２のスイッチ手段および前記デ−
タ線によって少なくとも一つの閉回路が形成されている
ことを特徴とする半導体記憶装置。 - 【請求項４】 前記スイッチ手段としてトランスファ−
・ゲ−トを用いることを特徴とする請求項３に記載の半
導体記憶装置。 - 【請求項５】 前記メモリセルが、前記閉回路に分岐接
続されていることを特徴とする請求項１乃至３のいずれ
かに記載の半導体記憶装置。 - 【請求項６】 さらにワ−ド線およびビット線以外の配
線部分が少なくとも一つの閉回路の一部を構成すること
を特徴とする請求項１乃至３のいずれかに記載の半導体
記憶装置。 - 【請求項７】 前記閉回路の一部は、前記ビット線で形
成され、相補的ビット信号に対応して対形状で形成され
ることを特徴とする請求項１乃至３のいずれかに記載の
半導体記憶装置。 - 【請求項８】 前記閉回路は、前記ビット線、トランス
ファーゲートおよびデータ線で形成されることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項９】 行および列により特定される複数のメモ
リセルと、 選択された行に関連する前記メモリセルが分岐接続され
ている複数のワード線と、 選択された列に関連する前記メモリセルが分岐接続され
ている複数のビット線とを有し、 前記ビット線のうちの少なくとも一つの配線に電気的に
閉じたリング状の部分を持たせることにより構成した少
なくとも一つの閉回路を有し、 前記リング状の部分は、少なくとも一つのバイパス線に
より複数の閉ループに分けられることを特徴とする半導
体記憶装置。 - 【請求項１０】 行および列により特定される複数のメ
モリセルと、 選択された行に関連する前記メモリセルが分岐接続され
ている複数のワード線と、 第１と第２のスイッチ手段と、 一端が前記第１のスイッチ手段の電流路の一端に直列に
接続され、選択された列に関連する前記メモリセルが分
岐接続されている複数のビット線と、 前記第１のスイッチ手段の電流路の他端に接続された前
記データ線とを有し、 少なくとも一つのビット線のもう一端が第２のスイッチ
手段の電流路の一端に直列に接続され、前記第２のスイ
ッチ手段の他端がデータ線に接続され、前記ビット線、
前記第１と第２のスイッチ手段および前記データ線によ
って少なくとも 一つの閉回路が形成され、 前記閉回路は、少なくとも一つのバイパス線によって複
数の閉ループに分けられることを特徴とする半導体記憶
装置。 - 【請求項１１】 前記閉回路は、 コンタクトホールを介して前記メモリセルと接続する直
線状に形成された第１の配線層と、 前記第１の配線層の上に、前記第１の配線層と平行に形
成され、ビアホールを介して前記第１の配線層と接続し
ている第２の配線層と よりなることを特徴とする請求項１乃至３のいずれかに
記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251393A JP2732762B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体記憶装置 |
| US08/123,224 US5379246A (en) | 1992-09-21 | 1993-09-20 | Semiconductor memory device having loop configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251393A JP2732762B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103799A JPH06103799A (ja) | 1994-04-15 |
| JP2732762B2 true JP2732762B2 (ja) | 1998-03-30 |
Family
ID=17222180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4251393A Expired - Fee Related JP2732762B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5379246A (ja) |
| JP (1) | JP2732762B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8050123B2 (en) | 2007-10-29 | 2011-11-01 | Elpida Memory, Inc. | Semiconductor memory device and method of defective cell test by adjusting a bitline reference/precharge level |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167291A (ja) * | 1994-12-07 | 1996-06-25 | Sony Corp | 半導体メモリ装置 |
| US5867443A (en) * | 1995-08-17 | 1999-02-02 | The United States Of America As Represented By The Secretary Of The Air Force | Shared bitline heterogeneous memory |
| DE69630773D1 (de) * | 1996-04-11 | 2003-12-24 | St Microelectronics Srl | Multiblockspeicher |
| FR2829278B1 (fr) * | 2001-08-31 | 2005-04-15 | Dolphin Integration Sa | Memoire a lignes de bits partagees |
| JP5617219B2 (ja) | 2009-10-29 | 2014-11-05 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
| JP5578706B2 (ja) * | 2010-03-31 | 2014-08-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63104296A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| JP2668981B2 (ja) * | 1988-09-19 | 1997-10-27 | 富士通株式会社 | 半導体集積回路 |
-
1992
- 1992-09-21 JP JP4251393A patent/JP2732762B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-20 US US08/123,224 patent/US5379246A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8050123B2 (en) | 2007-10-29 | 2011-11-01 | Elpida Memory, Inc. | Semiconductor memory device and method of defective cell test by adjusting a bitline reference/precharge level |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103799A (ja) | 1994-04-15 |
| US5379246A (en) | 1995-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3019869B2 (ja) | 半導体メモリ | |
| US8451677B2 (en) | Semiconductor device and method of refreshing the same | |
| KR100867562B1 (ko) | 메모리 장치 내의 멀티플렉스된 중복 구조를 위한 회로 및 방법 | |
| US5546349A (en) | Exchangeable hierarchical data line structure | |
| KR100252053B1 (ko) | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 | |
| US5276641A (en) | Hybrid open folded sense amplifier architecture for a memory device | |
| KR100374633B1 (ko) | 리던던시 효율을 향상시키는 칼럼 리던던시 구조를 갖는반도체 메모리 장치 | |
| EP1191543A2 (en) | Semiconductor memory device | |
| JP2732762B2 (ja) | 半導体記憶装置 | |
| JP3190624B2 (ja) | 半導体メモリ | |
| US6426901B2 (en) | Logic consolidated semiconductor memory device having memory circuit and logic circuit integrated in the same chip | |
| JP4065694B2 (ja) | 半導体記憶装置 | |
| US6266264B1 (en) | Word line straps using two different layers of metal | |
| US5946263A (en) | Memory device having separate driver sections | |
| JP3862220B2 (ja) | 半導体記憶装置 | |
| JP3230795B2 (ja) | 読み出し専用半導体記憶装置 | |
| JP2005018839A (ja) | 半導体記憶装置 | |
| JP3856596B2 (ja) | 半導体記憶装置 | |
| JP5458235B2 (ja) | 半導体記憶装置、およびｌｉｏ分割方法 | |
| US7124213B2 (en) | Device having spare I/O and method of using a device having spare I/O | |
| US20080084771A1 (en) | Semiconductor device | |
| US6404698B1 (en) | Semiconductor memory device having column redundancy function | |
| KR20000047990A (ko) | 메모리 소자용 분산 블록 리던던시 | |
| JP3469074B2 (ja) | 半導体メモリ装置 | |
| JP3020614B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071226 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |