JP2732762B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2732762B2
JP2732762B2 JP4251393A JP25139392A JP2732762B2 JP 2732762 B2 JP2732762 B2 JP 2732762B2 JP 4251393 A JP4251393 A JP 4251393A JP 25139392 A JP25139392 A JP 25139392A JP 2732762 B2 JP2732762 B2 JP 2732762B2
Authority
JP
Japan
Prior art keywords
line
memory cells
bit
bit line
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4251393A
Other languages
English (en)
Other versions
JPH06103799A (ja
Inventor
一孝 野上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP4251393A priority Critical patent/JP2732762B2/ja
Priority to US08/123,224 priority patent/US5379246A/en
Publication of JPH06103799A publication Critical patent/JPH06103799A/ja
Application granted granted Critical
Publication of JP2732762B2 publication Critical patent/JP2732762B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18Bit line organisation; Bit line lay-out
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/14Word line organisation; Word line lay-out
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関する
もので、特に大容量メモリに使用される半導体記憶装置
に関するものである。
【0002】
【従来の技術】従来の代表的な半導体記憶装置(以下、
半導体メモリという)のメモリセルアレイの一列分を抜
き出したものを図10に示す。半導体メモリは複数のメ
モリセル2を有し、前記メモリセル2は、複数のワ−ド
線104のいずれか1本に、かつ複数のビット線112
のいずれか1本に分岐接続されている。ビット線は、ワ
−ド線の目的であるメモリセル選択機能のみではなく、
選択されたメモリセルに対してデ−タ伝送路を提供する
役割をも担っている。通常、前記複数のワ−ド線104
は、一方向に、互いに平行に配線されており、一端は行
デコ−ダ(図示せず)に接続されている。前記複数のビ
ット線112は、前記ワ−ド線と所定の角度、代表的に
は90度で交わる方向に配線されており、一端はリ−ド
/ライト回路26eに接続されている。
【0003】図11は従来の半導体メモリの他の例であ
る。ビット線が相補信号対で構成されており、メモリセ
ル3は2本/1組のビット線113、114に接続され
ている。また、前記ビット線113、114とリ−ド/
ライト回路26fとの間に、それぞれトランスファ−・
ゲ−ト28、29が直列に接続されている。なお、両図
とも、電源、行デコ−ダおよび列デコ−ダなどの周辺の
回路については図示していない。
【0004】読出し/書込み時には、アクセスすべきメ
モリセル3のアドレス信号を基に、行デコ−ダおよび列
デコ−ダによりワ−ド線およびビット線が選択される。
すると、前記選択された唯一のワ−ド線104および唯
一のビット線112(またはビット線の組み113、1
14)の双方に接続されている特定の選択されたメモリ
セル3に対してのみアクセスが可能となる。そのメモリ
セルに関連するビット線の一端に接続されたリ−ド/ラ
イト回路26eが、デ−タ伝送路であるビット線112
(または113、114)を通して、前記メモリセル3
に対し読出し/書込みを実行する。
【0005】上記のような半導体メモリは、そのメモリ
容量が大容量化する一方であるが、それにつれて問題点
が顕現してきている。元来、半導体メモリの配線にはあ
る確率で断線が生じるが、大容量化に伴って配線の総延
長が増大しており、1チップに1か所以上の断線の発生
する確率が高くなってきている。とくに、ビット線また
はワ−ド線の断線を全く含まないメモリセルアレイを製
造することが急速に難しくなってきている。
【0006】例えば図10において、リ−ド/ライト回
路26eから一直線状に伸びているビット線112の途
中で断線があった場合、リ−ド/ライト回路26eから
見てビット線の断線した箇所の反対側に接続されている
メモリセルにはアクセスできない。つまり、不良ビット
が発生する。重要なことは、たとえその不良ビットが1
ビットであったとしても、そのメモリ・チップは全く使
用できないものになってしまうことである。製造時に前
記断線が発生した場合、歩留低下の大きな要因になるの
で非常に都合が悪い。
【0007】不良ビットの発生によりメモリ・チップが
不良品となるのを回避する手段としては、冗長回路の付
加が実施されてきている。図12に冗長回路の一例とし
て列冗長回路の概念図を示す。メモリアレイの一列分に
相当する列冗長回路を用意しておき、メモリテストで不
良ビットが検出された場合、メモリセルアレイ1i中の
不良ビットの属する列とスペア列56を、切替回路58
に列ごとにそっくり切替える操作をおこなうものであ
る。通常、行冗長回路および(または)列冗長回路は複
数用意しておく。
【0008】しかし、冗長回路でバックアップできる行
または列の数には限りがある。また、キャッシュメモリ
のように各セルが等価でないもの、あるいはレイアウト
上の制約を有するものなど、冗長回路を構成しにくいも
のが多々出現してきている。従って、不良ビットの発生
によりメモリ・チップが不良品となるのを回避する手段
としては、冗長回路のみでは不十分となってきているの
が現状である。
【0009】一方、万一使用中に、エレクトロマイグレ
−ションなどのような経時変化による断線が発生した場
合、システム全体にインパクトを与え、さらにその素子
自体にも信頼性の低下として反映されるので、これも非
常に都合が悪い。しかし、半導体メモリの使用中の断線
に対しては、冗長回路は実質的に効果がなく、リカバリ
−の手段がないのが現状である。
【0010】メモリ・チップが膨大な工程を経て製造さ
れてきたことを考えると、歩留の観点から、配線に断線
が発生してもそれによって不良チップが発生することを
回避するもっと有効な手段の開発が望まれる。さらに、
信頼性の観点から、製造時のみではなく使用中において
も同様に有効となる回避手段が望まれる。
【0011】
【発明が解決しようとする課題】本発明は、製造中およ
び使用中に配線の一部に断線が生じても、その断線によ
っては不良品とならず、従って製造上の高歩留および使
用上の高信頼性を与える半導体メモリを提供することを
目的とする。
【0012】
【課題を解決するための手段】本発明における第1の解
決手段は、行および列により特定される複数のメモリセ
ルと、選択された行に関連する前記メモリセルが分岐接
続されている複数のワ−ド線と、択された列に関連する
前記メモリセルが分岐接続されている複数のビット線と
を有し、前記ワ−ド線および前記ビット線のうちの少な
くとも一つの配線が、少なくとも一つの閉回路の一部を
構成することを特徴とする。
【0013】本発明における第2の解決手段は、行およ
び列により特定される複数のメモリセルと、選択された
行に関連する前記メモリセルが分岐接続されている複数
のワ−ド線と、選択された列に関連する前記メモリセル
が分岐接続されている複数のビット線とを有し、前記ワ
−ド線および前記ビット線のうちの少なくとも一つの配
線に電気的に閉じたリング状の部分を持たせることによ
り構成した少なくとも一つの閉回路を有することを特徴
とする。
【0014】本発明における第3の解決手段は、行およ
び列により特定される複数のメモリセルと、選択された
行に関連する前記メモリセルが分岐接続されている複数
のワ−ド線と、第1と第2のスイッチ手段と、一端が前
記第1のスイッチ手段の電流路の一端に直列に接続さ
れ、選択された列に関連する前記メモリセルが分岐接続
されている複数のビット線と前記第1のスイッチ手段の
電流路の他端に接続されたデ−タ線とを有し、少なくと
も一つのビット線のもう一端が第2のスイッチ手段の電
流路の一端に直列に接続され、前記第2のスイッチ手段
の電流路の他端が前記デ−タ線に接続され前記ビット
線、前記第1と第2のスイッチ手段および前記デ−タ線
によって少なくとも一つの閉回路が形成されていること
を特徴とする。本発明における第4の解決手段は、行お
よび列により特定される複数のメモリセルと、選択され
た行に関連する前記メモリセルが分岐接続されている複
数のワード線と、選択された列に関連する前記メモリセ
ルが分岐接続されている複数のビット線とを有し、前記
ビット線のうちの少なくとも一つの配線に電気的に閉じ
たリング状の部分を持たせることにより構成した少なく
とも一つの閉回路を有し、前記リング状の部分は、少な
くとも一つのバイパス線により複数の閉ループに分けら
れることを特徴とする。 本発明における第5の解決手段
は、行および列により特定される複数のメモリセルと、
選択された行に関連する前記メモリセルが分岐接続され
ている複数のワード線と、第1と第2のスイッチ手段
と、一端が前記第1のスイッチ手段の電流路の一端に直
列に接続され、選択された列に関連する前記メモリセル
が分岐接続されている複数のビット線と、前記第1のス
イッチ手段の電流路の他端に接続された前記データ線と
を有し、少なくとも一つのビット線のもう一端が第2の
スイッチ手段の電流路の一端に直列に接続され、前記第
2のスイッチ手段の他端がデータ線に接続され、前記ビ
ット線、前記第1と第2のスイッチ手段および前記デー
タ線によって少なくとも一つの閉回路が形成され、前記
閉回路は、少なくとも一つのバイパス線によって複数の
閉ループに分けられることを特徴とする。
【0015】
【作用】メモリセルが関連するワ−ド線を含む閉回路に
分岐接続されている場合、それによって前記メモリセル
と行デコ−ダとを結ぶ電流路が複数提供されるので、前
記ワ−ド線の当該部分に断線が生じても、前記複数の電
流路のうち一つでも電流路が残存している間は、前記メ
モリセルに対するアクセスが可能であり、従って前記断
線による不良セルの発生を回避できる。
【0016】同様に、メモリセルが関連するビット線を
含む閉回路に分岐接続されている場合、それによって前
記メモリセルとリ−ド/ライト回路とを結ぶ電流路が複
数提供されるので、前記ビット線の当該部分に断線が生
じても、前記複数の電流路のうち一つでも電流路が残存
している間は、前記メモリセルに対するアクセスが可能
であり、従って前記断線による不良セルの発生を回避で
きる。
【0017】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【0018】図1に本発明における第1の実施例を示
す。メモリセルアレイ1aの概略構成を示したもので、
それぞれ複数のメモリセル2、ワ−ド線4、ビット線1
2およびリ−ド/ライト回路26aが規則的に配置され
ている。前記複数のワ−ド線4は、それぞれ図の横方向
に伸びている。前記ビット線12は、リ−ド/ライト回
路26から図の縦方向に伸び、途中から二つに分岐し、
それぞれが前記ワ−ド線4と直交しながら前記縦方向に
伸び、最後のワ−ド線と直交した後、前記二つに分岐し
たビット線12は再び結合される。つまり、前記ビット
線12は途中からリング状になっているわけである。1
本のビット線あたりに、全メモリセルのうちのn個のメ
モリセルが接続されている。ここで、n=全メモリセル
数÷全ビット線数である。前記n個のメモリセルのうち
半数は、前記ビット線のリング状部分20の内側に配置
され、前記リング状部分20の左側部分にそれぞれ分岐
接続されており、他の半数は、前記リング状部分20の
外側に配置され、前記リング状部分20の右側部分にそ
れぞれ分岐接続されている。従って、どのメモリセルも
前記リング状部分に接続されているので、リ−ド/ライ
ト回路26aへの電流路を2経路だけ有している。ま
た、前記n個のメモリセルは、それぞれ異なるワ−ド線
に分岐接続されている。前記n個のメモリセルが2列に
配置されているので、前記ワ−ド線4は2本単位のパタ
−ンで配線されている。以上のレイアウト・パタ−ン
が、mセット分、図の横方向に繰り変えされている。こ
こで、m=全メモリセル数÷全ワ−ド線数である。
【0019】アクセスすべきメモリセル2は、それぞれ
異なるワ−ド線4およびビット線12の組によって選択
される。例えば、メモリセルs1は第1のワ−ド線w1
および第1のビット線b1によって、メモリセルs2は
第2のワ−ド線w2および第m番目のビット線bmによ
って選択される。
【0020】リ−ド時にはリ−ド/ライト回路26a
が、選択されたメモリセル2から前記ビット線12を通
してデ−タを読み出し、前記デ−タをデ−タ入出力信号
線27に出力する。また、ライト時には、リ−ド/ライ
ト回路26aがデ−タ入出力信号線27からデ−タを取
り込み、選択されたメモリセル2に前記ビット線12を
通して前記デ−タを書き込む。
【0021】このようにビット線をリング状に構成した
場合、リング内の任意の一か所でビット線が断線しても
メモリの機能には影響しないという利点がある。それ
は、前記ビット線12がリング状部分20を有すること
による。つまり、前記ビット線12に断線が生じる前に
個々の前記メモリセル2が有していたリ−ド/ライト回
路26aへの二つの電流路のうち、一方は前記断線で前
記ビット線12のリング状部分が開いた状態になること
により消失するが、他方は依然として前記メモリセル2
と当該リ−ド/ライト回路26aとの間に電流路を提供
している。従って、ビット線12のリング内に一か所だ
け断線が発生しても、前記ビット線12に関連するメモ
リセル2にアクセスが可能である。また、1つのビット
線での断線箇所が一か所である限りは、ビット線の断線
がいくつ発生しても、それによって機能不良になること
を回避できる。
【0022】以下、本発明の他の実施例において共通す
る構成に関しては、他の実施例を示す各図面においてそ
れぞれ同一の符号を使用し、その都度の詳細な説明は省
略する。
【0023】図2に本発明における第2の実施例を示
す。メモリセルアレイ1bの概略構成を示したもので、
それぞれ複数のメモリセル3、ワ−ド線4、ビット線1
3、14およびリ−ド/ライト回路26bが規則的に配
置されている。前記メモリセル3はSRAMにおけるメ
モリセルのように相補信号対を有するもので、それに対
応して前記ビット線も2本で一組となっている。前記複
数のワ−ド線4は、それぞれ図の横方向に伸びている。
前記ビット線13、14は、それぞれリ−ド/ライト回
路26から図の縦方向に伸び、途中からリング状になっ
ている。前記ビット線14のリング状部分22は、前記
ビット線13のリング状部分21の内側に位置してい
る。前記ビット線13、14に関連するメモリセルのう
ち半数は、前記ビット線13のリング状部分21の左側
部分と前記ビット線14のリング状部分22の左側部分
との間に、他の半数は、前記リング状部分21の右側部
分と前記リング状部分22の右側部分との間に位置し、
それぞれ前記ビット線13、14に分岐接続されてい
る。従って、どのメモリセルもリ−ド/ライト回路26
bへの電流路をそれぞれのビット線について二つ有して
いる。一方、前記メモリセルは、それぞれ異なるワ−ド
線に分岐接続されている。
【0024】アクセスすべきメモリセル2は、それぞれ
異なる前記ワ−ド線4および前記ビット線13、14の
組によって選択される。リ−ド/ライト回路26は前記
ビット線13、14を同時に使用して、前記メモリセル
3に対してリ−ド/ライトを実行する。
【0025】このようにビット線をリング状に構成した
場合、リング内の任意の一か所でビット線が断線しても
メモリの機能には影響しないという利点がある。それ
は、本発明の第1の実施例と同様に、前記ビット線13
または14に断線が一か所だけ生じても、依然として前
記メモリセル2と当該リ−ド/ライト回路26との間に
電流路が提供されており、従って、前記ビット線13、
14に関連するメモリセル2にアクセスが可能である。
また、1つのビット線での断線箇所が一か所である限り
は、ビット線の断線がいくつ発生しても、それによって
機能不良になることを回避できる。
【0026】図3に本発明における第3の実施例を示
す。ビット線とリ−ド/ライト回路を接続するのに、ト
ランスファ−・ゲ−トおよびデ−タ線を用いるものにつ
いての実施例である。この場合も、本発明の第1の実施
例(図1)と同様にビット線12がリング状部分20を
有するが、前記ビット線12を直接リ−ド/ライト回路
26cに接続する代わりに、ビット線12の一端をトラ
ンスファ−・ゲ−ト28の一端に接続し、複数の前記ト
ランスファ−・ゲ−トの他端を一つのデ−タ線34に接
続し、前記デ−タ線をデ−タリ−ド/ライト回路26に
接続する。一つのリ−ド/ライト回路26に複数のメモ
リセル2が接続されているので、所定のメモリセル2に
アクセスするときに、当該メモリセル2に関連する前記
トランスファ−・ゲ−ト28を列デコ−ダ(図示せず)
からの信号33により導通させる。リ−ド/ライト回路
26は前記ビット線12、導通した前記トランスファ−
・ゲ−ト28およびデ−タ線34を電流路として、前記
メモリセル2に対してリ−ド/ライトを実行する。この
場合も、本発明の第1の実施例と同様の作用によって、
同様の効果が得られる。
【0027】図4に本発明における第4の実施例を示
す。前記メモリセル3はSRAMにおけるメモリセルの
ように相補信号対を有するもので、それに対応して前記
ビット線も2本で一組となっている。この場合も、本発
明の第2の実施例(図2)と同様にビット線13、14
がリング状部分21、22を有するが、ビット線13、
14を直接リ−ド/ライト回路26dに接続する代わり
に、ビット線13、14の一端をそれぞれトランスファ
−・ゲ−ト28、29の一端に接続し、複数の前記トラ
ンスファ−・ゲ−ト28、29の他端をそれぞれデ−タ
線36、38に接続し、前記デ−タ線36、38をリ−
ド/ライト回路26dに接続する。メモリセル3にアク
セスするときに、前記トランスファ−・ゲ−ト28、2
9を列デコ−ダ(図示せず)からの信号33により導通
させる。この場合も、本発明の第2の実施例と同様の作
用によって、同様の効果が得られる。
【0028】図5は、本発明における第5の実施例であ
る。また、本発明の第3の実施例(図3)のようにトラ
ンスファ−・ゲ−トを用いるもののもう一つの実施例と
なっている。図のように、半導体メモリは規則的に配置
されたメモリセル2、ワ−ド線4、ビット線13、およ
び第1と第2のトランスファ−・ゲ−ト29、30なら
びにデ−タ線34およびリ−ド/ライト回路26cによ
り構成されている。前記ワ−ド線4は2本単位で図の横
方向に伸びている。前記ビット線12は、U字状に配線
されて折り、前記ワ−ド線4と直交しながら図の下方か
ら縦方向に伸び、図の上端のワ−ド線と直交した後に結
合される。前記ビット線13には、一端に前記第1のト
ランスファ−・ゲ−ト29、他端に前記第2のトランス
ファ−・ゲ−ト30の電流路の一端が直列接続されてい
る。前記第1と第2のトランスファ−・ゲ−ト29、3
0の電流路の他端は、共通のデ−タ線34に接続されて
いる。前記デ−タ線34は、リ−ド/ライト回路26に
接続されている。
【0029】従って、前記ビット線13、前記第1と第
2のトランスファ−・ゲ−ト29、30の電流路および
前記デ−タ線34によって、閉回路39が形成されてい
ることになる。前記ビット線13に関連するメモリセル
のうち半数は、ビット線のU字状部分39の内側に配置
され、前記U字状部分39の左側部分にそれぞれ分岐接
続されており、他の半数は、前記U字状部分39の外側
に配置され、前記U字状部分39の右側部分にそれぞれ
分岐接続されている。従って、どのメモリセルも前記リ
−ド/ライト回路26cへの電流路を2経路だけ有して
いる。また、前記メモリセルは、それぞれ異なるワ−ド
線に分岐接続されている。以上のレイアウト・パタ−ン
が、図の横方向に繰り返されている。
【0030】本発明の第3の実施例(図3)と同様に、
一つのリ−ド/ライト回路26cに複数のメモリセル2
が接続されているので、所定のメモリセル2にアクセス
するときに、当該メモリセル2に関連する前記トランス
ファ−・ゲ−ト29、30を列デコ−ダ(図示せず)か
らの信号33により導通させる。リ−ド/ライト回路2
6cは前記ビット線13、導通した前記トランスファ−
・ゲ−ト29、30、およびデ−タ線34を電流路とし
て、前記メモリセル2に対してリ−ド/ライトを実行す
る。
【0031】このようにビット線を含む閉回路を構成し
た場合、前記ビット線上の任意の一か所で断線が発生し
てもメモリの機能には影響しないという利点がある。そ
れは、選択されたメモリセルに関する前記第1と第2の
トランスファ−・ゲ−ト29、30が導通した状態を見
ると、前記U字状に配線されたビット線12、前記第1
と第2のトランスファ−・ゲ−ト29、30の電流路お
よび前記デ−タ線34により一つのリング状の電流路が
形成されており、前記断線によって前記リング状の電流
路が開いた状態になっても、当該ビット線に関連するす
べてのメモリセル2は、依然として当該リ−ド/ライト
回路26に電気的に接続されており、アクセスが可能で
あることによる。1つのビット線での断線個所が一か所
である限りは、ビット線の断線がいくつ発生しても、そ
れによって機能不良になることを回避できる。
【0032】図6は、本発明における第6の実施例であ
る。本発明の第5の実施例(図5)と異なり、メモリセ
ル3はSRAMにおけるメモリセルのように相補信号対
を有するもので、それに対応してビット線も2本で一組
となっている。U字状のビット線14の端に、それぞれ
トランスファ−・ゲ−ト29、30が接続され、前記ト
ランスファ−・ゲ−ト29、30は、共通のデ−タ線3
6に接続されていおり、それによって閉回路40が形成
されている。前記ビット線14の内側にもう一つのU字
状のビット線15が位置し、同様に、トランスファ−・
ゲ−ト31、32、および共通のデ−タ線38と共に閉
回路41を形成している。前記メモリセル3はビット線
14とビット線15との間に位置し、それぞれ異なるワ
−ド線4および一組のビット線14、15に接続されて
いる。デ−タ線36、38は、リ−ド/ライト回路26
dに接続されている。この場合も、本発明の第5の実施
例と同様の作用によって、同様の効果が得られる。
【0033】図7は、本発明における第7の実施例であ
る。本実施例は、本質的には本発明の第1の実施例(図
1)と同様の構造で、ワ−ド線およびビット線共にリン
グ状部分を持たせたものである。ワ−ド線およびビット
線それぞれ2本で一つのパタ−ンを構成している。第1
のワ−ド線6はリング状部分10を有し、第2のワ−ド
線8はリング状部分11を有し、前記リング状部分10
は前記リング状部分11の内側に位置し、第1のビット
線16はリング状部分23を有し、第2のビット線18
はリング状部分24を有し、前記リング状部分23は前
記リング状部分24の内側に位置する。メモリセルアレ
イ1gは、前記ワ−ド線6、8およびビット線16、1
8に関連する第1ないし第4のメモリセル(S11ない
しS14)を有し、前記第1のメモリセルS11は前記
リング状部分10の内側かつ前記リング状部分23の内
側に位置し、前記ワ−ド線6および前記ビット線16に
分岐接続されており、前記第2のメモリセルS12は前
記リング状部分10の内側かつ前記リング状部分24の
外側に位置し、前記ワ−ド線6および前記ビット線18
に分岐接続されており、前記第3のメモリセルS13は
前記リング状部分11の外側かつ前記リング状部分23
の内側に位置し、前記ワ−ド線8および前記ビット線1
6に分岐接続されており、前記第4のメモリセルS14
は前記リング状部分11の外側かつ前記リング状部分2
4の外側に位置し、前記ワ−ド線8および前記ビット線
18に分岐接続されている。以上のパタ−ンが行方向お
よび列方向に所定の分繰り返されている。
【0034】この場合も、同様の作用によって、前記ワ
−ド線および前記ビット線共に1つの配線での断線箇所
が一か所である限りは、前記断線がいくつ発生しても、
それによって機能不良になることを回避できる。
【0035】図8は、本発明における第8の実施例であ
る。本発明の第1の実施例(図1)と同様の構成に、さ
らに、ビット線のリング状部分にバイパス部分52を付
加したものである。前記バイパス部分52によってビッ
ト線が複数のリング状部分を有するようにしたものであ
る。この場合、一つのビット線12で最大2か所の断線
が発生しても、2か所の断線部分が前記ビット線12と
前記バイパス部分52の接点53を挟んでそれぞれ反対
側に位置している場合、または1か所の断線部分が前記
バイパス部分52上にある場合は、依然としてメモリセ
ル2とリ−ド/ライト回路2aは電気的に接続されてお
り、それによって機能不良になることを回避できる。バ
イパスは多ければ多いほど、断線による機能不良の回避
にとって効果的である。
【0036】図9は、本発明の第9の実施例で、直線上
に伸びたビット線の中心線を含む面に関するメモリセル
アレイの概略断面図である。(メモリセルのデ−タ保持
部は図示していない。)ビット線12は、関連する複数
のメモリセル2のアクティブ領域とコンタクトホ−ル4
8によりコンタクトを取りながら、一直線上に配線され
ている第1の配線層42と、前記第1の配線層42と平
行に配線され、複数個所で前記第1の配線層42と複数
のビアホ−ル46によりコンタクト48を取られる第2
の配線層44とを有し、前記第1の配線層42、第2の
配線層44、複数のビアホ−ル46によってリング状の
電流路が形成されている。このように構成した場合も、
同様の効果が得られる。
【0037】以上、ビット線の断線を中心に実施例を示
してきたが、本発明によれば、ワ−ド線の断線に関して
はもちろん、ワ−ド線およびビット線以外の配線に関し
ても、同様の効果が得られるように構成することができ
る。
【0038】本発明は、ワ−ド線および(または)ビッ
ト線が多重構造/分割構造を取るもの、ワ−ド線とビッ
ト線が90度以外の角度で交わるもの、一度のアクセス
で複数のメモリセル群に対して読込み、書込みまたは消
去をするものにも適応でき、ワ−ド線と行デコ−ダの間
にレベル・シフタが直列接続されているもの、前記デ−
タ書込/読出手段の代わりにデ−タを読出すためのデ−
タ読出手段を用いているものにも適応できる。
【0039】また、本発明は、DRAM、SRAM、マ
スクROMPROM、OTPROM、EPROM、EE
PROM、フラッシュメモリ、画像メモリ、連想メモ
リ、キャッシュメモリなどのあらゆる半導体メモリに適
応できる。
【0040】さらに冗長回路を有しても良い。本発明に
おけるリング状配線と従来の冗長回路とは排他的なもの
ではなく、むしろ相乗効果が期待できるものである。そ
れは、断線に対する二重のバックアップという構成だけ
ではなく、たとえば本発明におけるリング状配線と従来
の冗長回路を機能分割して構成するなどの有機的共動に
より、さらに大きい効果が期待できる。本発明は、上記
実施例に限定されない。当業者であれば、種々変形して
実施できる。
【0041】
【発明の効果】本発明により、配線の一部に断線が生じ
ても、チップが不良品となるのを回避でき、従って、高
歩留、高信頼性を有する大容量半導体メモリを提供する
ことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例における、ビット線がリ
ング状部分を持つメモリセルアレイの概略構成図であ
る。
【図2】本発明の第2の実施例における、相補信号対で
構成されたビット線がリング状部分を持つメモリセルア
レイの概略構成図である。
【図3】本発明の第3の実施例における、トランスファ
−・ゲ−トおよびデ−タ線を介してリ−ド/ライト回路
に接続されたビット線がリング状部分を持つメモリセル
アレイの概略構成図である。
【図4】本発明の第4の実施例における、相補信号対で
構成され、かつトランスファ−・ゲ−トおよびデ−タ線
を介してリ−ド/ライト回路に接続されたビット線がリ
ング状部分を持つメモリセルアレイの概略構成図であ
る。
【図5】本発明の第5の実施例における、ビット線、第
1と第2のトランスファ−・ゲ−ト、デ−タ線によって
閉回路が形成されるメモリセルアレイの概略構成図であ
る。
【図6】本発明の第6の実施例における、ビット線が相
補信号対で構成され、おのおののビット線、第1と第2
のトランスファ−・ゲ−ト、デ−タ線によって閉回路が
形成されるメモリセルアレイの概略構成図である。
【図7】本発明の第7の実施例における、ワ−ド線およ
びビット線が共にリング状部分を持つメモリセルアレイ
の概略構成図である。
【図8】本発明の第8の実施例における、ビット線にバ
イパス部分を付加することによって、ビット線が複数の
リング状部分を有するようにしたメモリセルアレイの概
略構成図である。
【図9】本発明の第9の実施例における、ビット線のリ
ング状部分が二つの層配線によって構成されたメモリセ
ルアレイの断面図である。
【図10】従来の代表的な半導体メモリの基本構成の回
路図である。
【図11】他の従来の代表的な半導体メモリの基本構成
の回路図である。
【図12】列冗長回路の概略ブロック図である。
【符号の説明】
1a〜1i…メモリセルアレイ、2…メモリセル、3…
メモリセル、4…ワ−ド線、6…第1のワ−ド線、8…
第2のワ−ド線、10、11…リング状部分、12…ビ
ット線、13…第1のビット線、14…第2のビット
線、16…第1のビット線、18…第2のビット線、2
0〜24…リング状部分、26a〜26f…リ−ド/ラ
イト回路、27…デ−タ入出力信号線、27〜32…ト
ランスファ−・ゲ−ト、33…列デコ−ダからの信号、
34…デ−タ線、36…第1のデ−タ線、38…第2の
デ−タ線、39〜41…ビット線を含む閉回路、42…
第1の配線層、44…第2の配線層、46…ビアホ−
ル、48…コンタクトホ−ル、50…n+ アクティブ領
域、52…ビット線のバイパス、52…接点、56…ス
ペア列、58…切替回路、60…アドレス信号、104
…ワ−ド線、112…ビット線、113…第1のビット
線、114…第2のビット線、b1…ビット線1、bm
…ビット線m、s1…メモリセル(1、1)、s2…メ
モリセル(2、m)、s11…メモリセル(1、1)、
s12…メモリセル(1、2)、s21…メモリセル
(2、1)、s22…メモリセル(2、2)、w1…ワ
−ド線1、w2…ワ−ド線2、wn…ワ−ド線n。

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項1】 行および列により特定される複数のメモ
    リセルと、 選択された行に関連する前記メモリセルが分岐接続され
    ている複数のワ−ド線と、 選択された列に関連する前記メモリセルが分岐接続され
    ている複数のビット線とを有し、 前記ワ−ド線および前記ビット線のうちの少なくとも一
    つの配線が、少なくとも一つの閉回路の一部を構成する
    ことを特徴とする半導体記憶装置。
  2. 【請求項2】 行および列により特定される複数のメモ
    リセルと、 選択された行に関連する前記メモリセルが分岐接続され
    ている複数のワ−ド線と、 選択された列に関連する前記メモリセルが分岐接続され
    ている複数のビット線とを有し、 前記ワ−ド線および前記ビット線のうちの少なくとも一
    つの配線に電気的に閉じたリング状の部分を持たせるこ
    とにより構成した少なくとも一つの閉回路を有すること
    を特徴とする半導体記憶装置。
  3. 【請求項3】 行および列により特定される複数のメモ
    リセルと、 選択された行に関連する前記メモリセルが分岐接続され
    ている複数のワ−ド線と、 第1と第2のスイッチ手段と、 一端が前記第1のスイッチ手段の電流路の一端に直列に
    接続され、選択された列に関連する前記メモリセルが分
    岐接続されている複数のビット線と前記第1のスイッチ
    手段の電流路の他端に接続された前記デ−タ線とを有
    し、 少なくとも一つのビット線のもう一端が第2のスイッチ
    手段の電流路の一端に直列に接続され、前記第2のスイ
    ッチ手段の電流路の他端がデ−タ線に接続され、前記ビ
    ット線、前記第1と第2のスイッチ手段および前記デ−
    タ線によって少なくとも一つの閉回路が形成されている
    ことを特徴とする半導体記憶装置。
  4. 【請求項4】 前記スイッチ手段としてトランスファ−
    ・ゲ−トを用いることを特徴とする請求項3に記載の半
    導体記憶装置。
  5. 【請求項5】 前記メモリセルが、前記閉回路に分岐接
    続されていることを特徴とする請求項1乃至3のいずれ
    に記載の半導体記憶装置。
  6. 【請求項6】 さらにワ−ド線およびビット線以外の配
    線部分が少なくとも一つの閉回路の一部を構成すること
    を特徴とする請求項1乃至3のいずれかに記載の半導体
    記憶装置。
  7. 【請求項7】 前記閉回路の一部は、前記ビット線で形
    成され、相補的ビット信号に対応して対形状で形成され
    ることを特徴とする請求項1乃至3のいずれかに記載の
    半導体記憶装置。
  8. 【請求項8】 前記閉回路は、前記ビット線、トランス
    ファーゲートおよびデータ線で形成されることを特徴と
    する請求項1記載の半導体記憶装置。
  9. 【請求項9】 行および列により特定される複数のメモ
    リセルと、 選択された行に関連する前記メモリセルが分岐接続され
    ている複数のワード線と、 選択された列に関連する前記メモリセルが分岐接続され
    ている複数のビット線とを有し、 前記ビット線のうちの少なくとも一つの配線に電気的に
    閉じたリング状の部分を持たせることにより構成した少
    なくとも一つの閉回路を有し、 前記リング状の部分は、少なくとも一つのバイパス線に
    より複数の閉ループに分けられることを特徴とする半導
    体記憶装置。
  10. 【請求項10】 行および列により特定される複数のメ
    モリセルと、 選択された行に関連する前記メモリセルが分岐接続され
    ている複数のワード線と、 第1と第2のスイッチ手段と、 一端が前記第1のスイッチ手段の電流路の一端に直列に
    接続され、選択された列に関連する前記メモリセルが分
    岐接続されている複数のビット線と、 前記第1のスイッチ手段の電流路の他端に接続された前
    記データ線とを有し、 少なくとも一つのビット線のもう一端が第2のスイッチ
    手段の電流路の一端に直列に接続され、前記第2のスイ
    ッチ手段の他端がデータ線に接続され、前記ビット線、
    前記第1と第2のスイッチ手段および前記データ線によ
    って少なくとも 一つの閉回路が形成され、 前記閉回路は、少なくとも一つのバイパス線によって複
    数の閉ループに分けられることを特徴とする半導体記憶
    装置。
  11. 【請求項11】 前記閉回路は、 コンタクトホールを介して前記メモリセルと接続する直
    線状に形成された第1の配線層と、 前記第1の配線層の上に、前記第1の配線層と平行に形
    成され、ビアホールを介して前記第1の配線層と接続し
    ている第2の配線層と よりなることを特徴とする請求項1乃至3のいずれかに
    記載の半導体記憶装置。
JP4251393A 1992-09-21 1992-09-21 半導体記憶装置 Expired - Fee Related JP2732762B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4251393A JP2732762B2 (ja) 1992-09-21 1992-09-21 半導体記憶装置
US08/123,224 US5379246A (en) 1992-09-21 1993-09-20 Semiconductor memory device having loop configuration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4251393A JP2732762B2 (ja) 1992-09-21 1992-09-21 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH06103799A JPH06103799A (ja) 1994-04-15
JP2732762B2 true JP2732762B2 (ja) 1998-03-30

Family

ID=17222180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4251393A Expired - Fee Related JP2732762B2 (ja) 1992-09-21 1992-09-21 半導体記憶装置

Country Status (2)

Country Link
US (1) US5379246A (ja)
JP (1) JP2732762B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050123B2 (en) 2007-10-29 2011-11-01 Elpida Memory, Inc. Semiconductor memory device and method of defective cell test by adjusting a bitline reference/precharge level

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08167291A (ja) * 1994-12-07 1996-06-25 Sony Corp 半導体メモリ装置
US5867443A (en) * 1995-08-17 1999-02-02 The United States Of America As Represented By The Secretary Of The Air Force Shared bitline heterogeneous memory
DE69630773D1 (de) * 1996-04-11 2003-12-24 St Microelectronics Srl Multiblockspeicher
FR2829278B1 (fr) * 2001-08-31 2005-04-15 Dolphin Integration Sa Memoire a lignes de bits partagees
JP5617219B2 (ja) 2009-10-29 2014-11-05 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
JP5578706B2 (ja) * 2010-03-31 2014-08-27 ルネサスエレクトロニクス株式会社 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169472A (ja) * 1986-01-22 1987-07-25 Hitachi Ltd 半導体集積回路装置
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
JP2668981B2 (ja) * 1988-09-19 1997-10-27 富士通株式会社 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050123B2 (en) 2007-10-29 2011-11-01 Elpida Memory, Inc. Semiconductor memory device and method of defective cell test by adjusting a bitline reference/precharge level

Also Published As

Publication number Publication date
JPH06103799A (ja) 1994-04-15
US5379246A (en) 1995-01-03

Similar Documents

Publication Publication Date Title
JP3019869B2 (ja) 半導体メモリ
US8451677B2 (en) Semiconductor device and method of refreshing the same
KR100867562B1 (ko) 메모리 장치 내의 멀티플렉스된 중복 구조를 위한 회로 및 방법
US5546349A (en) Exchangeable hierarchical data line structure
KR100252053B1 (ko) 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법
US5276641A (en) Hybrid open folded sense amplifier architecture for a memory device
KR100374633B1 (ko) 리던던시 효율을 향상시키는 칼럼 리던던시 구조를 갖는반도체 메모리 장치
EP1191543A2 (en) Semiconductor memory device
JP2732762B2 (ja) 半導体記憶装置
JP3190624B2 (ja) 半導体メモリ
US6426901B2 (en) Logic consolidated semiconductor memory device having memory circuit and logic circuit integrated in the same chip
JP4065694B2 (ja) 半導体記憶装置
US6266264B1 (en) Word line straps using two different layers of metal
US5946263A (en) Memory device having separate driver sections
JP3862220B2 (ja) 半導体記憶装置
JP3230795B2 (ja) 読み出し専用半導体記憶装置
JP2005018839A (ja) 半導体記憶装置
JP3856596B2 (ja) 半導体記憶装置
JP5458235B2 (ja) 半導体記憶装置、およびlio分割方法
US7124213B2 (en) Device having spare I/O and method of using a device having spare I/O
US20080084771A1 (en) Semiconductor device
US6404698B1 (en) Semiconductor memory device having column redundancy function
KR20000047990A (ko) 메모리 소자용 분산 블록 리던던시
JP3469074B2 (ja) 半導体メモリ装置
JP3020614B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071226

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081226

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091226

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees