KR20000047990A - 메모리 소자용 분산 블록 리던던시 - Google Patents

메모리 소자용 분산 블록 리던던시 Download PDF

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페터 푀히뮐러
아르민 라이트
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칼 하인쯔 호르닝어
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Abstract

본 발명의 메모리 뱅크는, 각 메모리 서브 유닛이 감지 증폭기 뱅크로 분할되어 있는 복수개의 메모리 서브 유닛으로서, 인접하는 메모리 서브 유닛들이 이들 사이에 상기 감지 증폭기 뱅크를 공유하는 복수개의 메모리 서브 유닛을 포함한다. 상기 메모리 서브 유닛에 배치된 리던던시 영역이 또한 포함된다. 상기 리던던시 영역은 상기 메모리 뱅크의 대향 말단에 배치되어 있는 상기 메모리 뱅크의 첫번째 말단부와 두번째 말단부에 위치한다. 중앙 감지 증폭기 뱅크가 상기 메모리 뱅크의 첫번째 절반과 두번째 절반 사이에 배치되며, 감지 증폭기 경쟁이 상기 중앙 감지 증폭기 뱅크에서 방지되도록 상기 메모리 뱅크의 상기 첫번째 절반에서의 오동작 소자가 상기 첫번째 말단부에서의 상기 리던던시 영역의 소자에 의해 치환되고 상기 메모리 뱅크의 상기 두번째 절반에서의 오동작 소자가 상기 두번째 말단부에서의 상기 리던던시 영역의 소자에 의해 치환된다. 또한, 오작동 소자를 치환하기 위한 방법이 개시되어 있다.

Description

메모리 소자용 분산 블록 리던던시{DISTRIBUTED BLOCK REDUNDANCY FOR MEMORY DEVICES}
본 발명은 반도체 메모리에 관한 것이며, 보다 상세하게는 분산 블록 리던던시(redundancy) 소자 및 반도체 회로용 리던던트(redundant) 회로를 제공하기 위한 방법에 관한 것이다.
반도체 메모리 칩, 예를들어 다이내믹 랜덤 액세스 메모리 칩(DRAM)에는 전형적으로 행/열 라인이 고장나거나 오동작하는 경우에 백업 회로를 제공하기 위해서 리던던트 행/열 라인이 제공된다. 리던던트 행/열 또는 리던던시는 감지 증폭기와 행/열 라인의 결함으로 인해 망실될 수도 있는 메모리 셀을 액세스하는데 이용된다.
종래의 메모리 회로용 리던던트 구조는 두개 타입으로 나뉠 수 있다. 여기에는 분산 리던던시 접근과 블록 리던던시 접근이 있다. 분산 리던던시 접근은 전형적으로 면적 효율이 보다 우수하나 탄력성이 적다. 블록 리던던시는 대형 면적 효과를 가지나 보다 탄력성을 갖는다.
도1을 참조하면, 블록 리던던시를 구현하는 예시적인 메모리 소자 10이 도시되어 있다. 16 메가비트(M) 메모리 블록 또는 뱅크 12는 16개의 1M 블록 14을 포함한다. 각 블록 14에는 512 워드라인 WL이 포함된다. 약 8,192(512×16)개 정도의 워드라인 중 하나인 고장(faulty) 워드라인은 리던던시 블록 20의 리던던트 워드라인 RWL로 치환될 수 있다. 이 경우에, 40개의 워드라인 치환이 16M 메모리에 대하여 가능하다. 리던던시 블록 20에서의 40개 워드라인 치환은 하나의 논리 소자가 하나의 물리적 워드라인에 대응되는, 영역 21에서의 논리적 치환을 포함한다. 이러한 접근은 블록 12의 임의의 고장 워드라인의 치환을 가능하게 하며 이는 매우 융통성(flexibility)을 갖는 것이다. 블록 리던던시를 사용함에 의해 융통성이 제공될 수 있으나, 블록 리던던시는 그 자신의 감지 증폭기 23를 필요로 한다. 감지 증폭기 23은 비교적 대형 면적을 필요로 하며, 이는 특히 다수의 뱅크를 갖는 메모리 소자에서 주목할 만하며 그 이유는 각 뱅크마다 그 자신의 리던던트 블록을 필요로 하기 때문이다.
도2를 참조하면, 분산 리던던시를 구현하기 위한 메모리 소자 30이 나타나 있다. 분산 리던던시 접근에서, 리던던트 소자는 다수의 비교적 소형 서브 유닛상에 균일하게 분산되어 있다. 이 경우, 각 1M 유닛 32는 1M 유닛 내의 임의의 오작동 워드라인을 치환할 수 있는 8개의 스페어(spare) 워드라인을 갖는다. 일 논리 소자는 1개의 물리적 워드라인에 대응된다. 감지 증폭기는 영역 33에 배치된다.
복구(repair) 도메인이 증가될 수 있으나, 다중 워드라인이 활성화되는 경우엔 문제가 발생할 수 있다. 도2는 지정된 4M 도메인 상에서의 복구를 나타낸다. 4M 영역에 대한 이웃 1M 유닛 32'가 활성 워드라인 34을 갖기 때문에, 일반적으로 가능하지 않으나, 워드라인이 감지 증폭기 양측에서 감지되어야 함으로 인해 감지 증폭기 경쟁이 일어날 수 있다. 이러한 상황을 피하기 위해서, 최대 복구 영역은 2M로 감소된다. 비트라인 당 다수의 비트와 다양한 메모리 뱅크를 갖는 디자인에서, 분산 리던던시 접근이 종종 감지 증폭기 공유 문제를 일으킨다.
따라서, 보다 소형 면적과 대형 복구 도메인을 갖는 리던던시 구조에 대한 필요성이 있게 된다. 또한, 감지 증폭기 경쟁을 야기하지 않는 치환 구조에 대한 필요성이 존재하게 된다.
도1은 종래기술에 따른 고장(faulty) 소자를 복구하기 위한 블록 리던던시를 갖는 메모리 뱅크의 개략도이다.
도2는 종래기술에 따른 고장 소자를 복구하기 위한 분산 리던던시를 갖는 메모리 뱅크의 개략도이다.
도3은 본 발명에 따른 고장 소자를 복구하기 위한 분산 리던던시를 갖는 메모리 뱅크의 개략도이며, 여기에는 고장(faulty) WL의 1M 및 4M 도메인 복구가 나타나 있다.
본 발명의 메모리 뱅크는, 각 메모리 서브 유닛이 감지 증폭기 뱅크로 분할되어 있는 복수개의 메모리 서브 유닛으로서, 인접하는 메모리 서브 유닛들이 이들 사이에 상기 감지 증폭기 뱅크를 공유하는 복수개의 메모리 서브 유닛을 포함한다. 상기 메모리 서브 유닛에 배치된 리던던시 영역이 또한 포함된다. 상기 리던던시 영역은 상기 메모리 뱅크의 대향 말단에 배치되어 있는 상기 메모리 뱅크의 첫번째 말단부와 두번째 말단부에 위치한다. 중앙 감지 증폭기 뱅크가 상기 메모리 뱅크의 첫번째 절반과 두번째 절반 사이에 배치되며, 감지 증폭기 경쟁이 상기 중앙 감지 증폭기 뱅크에서 방지되도록 상기 메모리 뱅크의 상기 첫번째 절반에서의 오동작 소자가 상기 첫번째 말단부에서의 상기 리던던시 영역의 소자에 의해 치환되고 상기 메모리 뱅크의 상기 두번째 절반에서의 오동작 소자가 상기 두번째 말단부에서의 상기 리던던시 영역의 소자에 의해 치환된다.
본 발명에 따른 또다른 메모리 뱅크는, 각 메모리 서브 유닛이 감지 증폭기 뱅크로 분할되어 있는 복수개의 메모리 서브 유닛으로서, 인접하는 메모리 서브 유닛들이 이들 사이에 상기 감지 증폭기 뱅크를 공유하는 복수개의 메모리 서브 유닛을 포함한다. 첫번째 리던던시가 첫번째 메모리 서브 유닛 내에 배치되며 이는 상기 첫번째 메모리 서브 유닛 및 상기 첫번째 메모리 서브 유닛에 인접한 두번째 메모리 서브 유닛의 오작동 소자들을 치환하기 위해 채용된다. 두번째 리던던시가 네번째 메모리 서브 유닛 내에 배치되며 이는 상기 네번째 메모리 서브 유닛 및 상기 네번째 메모리 서브 유닛에 인접한 세번째 메모리 서브 유닛의 오작동 소자들을 치환하기 위해 채용된다. 상기 첫번째 메모리 서브 유닛 및 상기 네번째 메모리 서브 유닛은 상기 두번째 및 세번째 메모리 서브 유닛에 의해 분리된다. 또한, 상기 두번째 및 세번째 메모리 서브 유닛은 이들 사이에 중앙 증폭기 뱅크를 공유하며 상기 오작동 소자들이 상기 중앙 감지 증폭기 뱅크가 아닌 감지 증폭기 뱅크를 사용하는 리던던트 소자들로 치환된다.
실시예에서, 상기 리던던시 영역은 워드라인을 포함한다. 각 메모리 서브 유닛은 1, 4, 16 메가비트 또는 그 이상의 메가비트의 메모리를 포함할 수 있다. 상기 메모리 뱅크는 상기 메모리 뱅크의 전체 메모리의 절반인 복구 도메인을 더 포함할 수 있다. 각 리던던시 영역은 4 메가비트 메모리 당 8개 내지 32개의 리던던트 워드라인을 포함할 수 있다. 각 리던던시 영역은 논리 회로를 포함하며, 상기 논리 회로는 상기 리던던시 영역과 상기 리던던시 영역이 배치된 상기 메모리 서브 유닛 사이에 공유된다. 상기 리던던시 영역은 바람직하게는 상기 리던던시 영역이 배치된 상기 메모리 서브 유닛과 감지 증폭기를 공유한다.
또다른 실시예에서, 첫번째 및 두번째 리던던시는 4 메가비트의 메모리 당 8개 내지 32개의 리던던트 워드라인을 포함할 수 있다. 상기 첫번째 리던던시는 논리 회로를 포함하며, 상기 논리 회로는 상기 첫번째 리던던시와 상기 첫번째 서브 유닛 사이에서 공유될 수 있다. 상기 두번째 리던던시는 논리 회로를 포함하며, 상기 논리 회로는 상기 두번째 리던던시와 상기 네번째 서브 유닛 사이에서 공유될 수 있다. 상기 첫번째 리던던시는 바람직하게는 상기 네번째 서브 유닛과 감지 증폭기를 공유한다.
본 발명은, 반도체 메모리에서 오동작 소자를 치환하기 위한 방법으로서, 각 메모리 서브 유닛이 감지 증폭기 뱅크로 분할되어 있는 복수개의 메모리 서브 유닛으로서, 인접하는 메모리 서브 유닛들이 이들 사이에 상기 감지 증폭기 뱅크를 공유하는 복수개의 메모리 서브 유닛을 포함하는 메모리 뱅크를 제공하는 단계, 상기 메모리 뱅크의 대향 말단에 배치되어 있는 상기 메모리 뱅크의 첫번째 말단부와 두번째 말단부의 상기 메모리 서브 유닛에 리던던시 영역을 제공하는 단계, 및 (a) 상기 메모리 뱅크의 상기 첫번째 절반에서의 오동작 소자를 상기 첫번째 말단부에서의 상기 리던던시 영역의 소자로 치환하고, (b) 상기 메모리 뱅크의 상기 두번째 절반에서의 오동작 소자를 상기 두번째 말단부에서의 상기 리던던시 영역의 소자로 치환함에 의해, 상기 메모리 뱅크의 첫번째 절반과 두번째 절반 사이에 배치된 중앙 감지 증폭기 뱅크의 감지 증폭기 경쟁을 방지하는 단계를 포함하는 오동작 소자 치환 방법을 제공한다.
다른 방법에서, 상기 리던던시 영역과 상기 리던던시 영역이 위치하는 상기 메모리 서브 유닛 사이에서 회로와 소자를 공유하는 단계가 포함될 수 있다. 상기 리던던시 영역은 바람직하게는 워드라인을 포함한다. 상기 방법을 구현함에 의해 상기 뱅크의 전체 메모리의 절반인 복구 도메인을 제공하는 단계가 또한 포함될 수 있다.
위에서 설명한 본 발명의 특징, 목적 및 이점에 대해 도면을 참조하여 상세히 설명하고자 한다.
본 발명은 도면을 참조한 본 발명의 실시예에 대한 설명으로부터 명확해 질 것이다.
본 발명은 반도체 메모리에 관한 것이며, 보다 상세하게는 분산 블록 리던던시(redundancy) 소자 및 반도체 회로용 리던던트(redundant) 회로를 제공하기 위한 방법에 관한 것이다. 본 발명에 따르면, 그 자신의 감지 증폭기를 갖는 메모리 영역이 필요하게 된다. 리던던트 회로는 복구 융통성이 증가되고 감지 증폭기 경쟁 문제가 발생하지 않도록 클러스터(cluster)되는 이점을 갖는다.
본 발명은 16M DRAM 메모리 어레이에 대한 실시예에 의해 상세하게 설명될 것이다. 그러나, 본 발명은 예를들어 64M, 256M, 1G등의 다른 사이즈를 갖는 다른 메모리 어레이에도 적용될 수 있다. 또한, 리던던트 워드라인의 용어로 설명되었으나, 본 발명은 리던던트 비트라인에 대해서도 적용가능하다. 본 발명의 실시예에서, 메모리 뱅크는 네개의 메모리 서브 유닛을 포함한다. 그러나 서브 유닛들, 메모리 뱅크 및 복수의 리던던트 소자의 임의의 조합이 또한 메모리 소자/뱅크의 사이즈, 구조, 및 디자인에 따라 가능하다.
이하의 설명하는 수개의 도면에서 동일 또는 유사한 구성요소에 대해서는 동일한 참조번호가 부여된다. 먼저, 도3을 참조하면, 본 발명에 따른 분산 블록 리던던트 메모리 100가 도시되어 있다. 메모리 100는 예를들어 단일의 16M 뱅크의 16 메가비트(M) 메모리로 이루어 진다. 메모리 100는 예를들어 4개의 각각 4M 메모리를 갖는 서브 유닛(서브 유닛 1-4)으로 분할된다. 감지 증폭기 114 및 메모리 어레이 116이 포함된다. 감지 증폭기 114는 인접 서브 유닛 사이에서 공유되며, 예를들어 서브 유닛 1 및 서브 유닛 2가 이들 사이에 배치되어 있는 감지 증폭기를 공유한다. 리던던시 118은 바람직하게는 예를들어 서브 유닛 1과 서브 유닛 4의 메모리 100의 대향 말단 쪽에 배치된다. 리던던시 118은 도3에서는 단지 행만이 도시되어 있으나 리던던트 열이 유사한 방식으로 사용될 수 있다. 리던던시 118은 서브 유닛 1 및 4에 결합되어 있으며, 이는 분리된 리던던트 영역이 블록 리던던시 디자인에서 필요하고 분산 리던던시 디자인에서 리던던시가 또한 4개의 서브 유닛 전체에 걸쳐 불균일하게 분산되어 있다는 것을 뜻한다. 이 경우, 리던던트 논리 회로 및 감지 증폭기는 더 이상 필요하지 않게 된다. 이와 같이, 칩 면적이 절약되며 레이아웃의 면적 효율성이 증가된다. 이 실시예에서, 리던던시 118는 클러스터되거나 각 서브 유닛에서 소정의 방식으로 분산될 수 있는 4M 서브 유닛 당 8개 내지 32개, 바람직하게는 16개의 리던던트 워드라인(RWL)을 포함한다. 디자인에 따라 더 많거나 더 적은 리던던트 워드라인이 포함될 수 있다.
감지 증폭기 114는 메모리 레이아웃용의 인접 서브 유닛 사이에서 공유된다. 예를들어, 감지 증폭기는 도시된 바와 같이 서브 유닛 1과 서브 유닛 2 사이에서 공유될 수 있다. 그러나, 본 발명에 따르면 감지 증폭기 경쟁은 다음의 복구 방법을 사용하여 회피된다. 설명하기 위한 목적으로, 본 발명에서 고장 워드라인을 갖는 것으로 설명될 것이다. 서브 유닛 1의 활성 워드라인 120은 고장을 가지며 또한 서브 유닛 1의 리던던트 워드라인 122에 의해 치환된다. 리던던트 워드라인 122과 활성 워드라인 120 양자에 대해, 동일한 감지 증폭기 뱅크, 즉 114a 및 114b가 사용된다. 본 발명에 따르면, 리던던트 소자가 각 서브 유닛 내의 리던던트 블록 118에 클러스터된다. 서브 유닛 2 및 서브 유닛 3이 리던던시를 포함하지 않는다는 점이 주지된다. 대신, 서브 유닛 1 및 서브 유닛 2은 서브 유닛 1의 리던던시 118a를 공유하며 서브 유닛 3 및 서브 유닛 4는 서브 유닛 4의 리던던시 118b를 공유한다. 이러한 리던던시 분산으로 인해, 고장 워드라인의 복구가 항상 중앙 감지 증폭기 서브 유닛 114c 외부에 있게 된다.
서브 유닛 3의 고장 워드라인 128은 서브 유닛 4의 리던던트로 치환된다. 도시된 바와 같이, 본 발명에서는 중앙 감지 증폭기 뱅크 114c 외부에서 복구되는 것이 요청된다. 도2의 종래 기술의 분산 리던던시 접근과 반대로, 본 발명에 따르면, 리던던트 워드라인 130은 중앙 감지 증폭기 뱅크 114c를 사용하지 않으며, 따라서 고장 워드라인의 치환으로 인한 어떠한 감지 증폭기 경쟁도 일어나지 않는다. 사실상, 본 발명에 따른 분산 블록 리던던시를 사용함에 의해 전체 메모리의 약 절반인 매우 높은 융통성있는 복구 도메인이 제공된다. 이 실시예에서, 복구 도메인은 8M이다.
메모리 소자용의 신규한 분산 블록 리던던시에 대한 바람직한 실시예를 참조하여 본 발명에 대해 설명하였으나(이는 본 발명을 제한하고자 하는 것은 아님), 상기의 상세한 설명으로부터 당업자가 수정 및 변경할 수 있음이 주지된다. 따라서 특허청구범위에 따른 본 발명의 범위 및 사상으로부터 본 발명의 특정 실시예에 대해 변형이 가능함이 이해되어야 한다. 특허법에 의해 요구되는 바대로 본 발명에 대해 상세하게 설명한 후에, 본 발명으로부터 청구되고 보호받고자 하는 바를 특허청구범위에서 밝히는 바이다.

Claims (22)

  1. 메모리 뱅크로서,
    각 메모리 서브 유닛이 감지 증폭기 뱅크로 분할되어 있는 복수개의 메모리 서브 유닛으로서, 인접하는 메모리 서브 유닛들이 이들 사이에 상기 감지 증폭기 뱅크를 공유하는 복수개의 메모리 서브 유닛;
    상기 메모리 서브 유닛에 배치되고 회로를 공유하며 상기 메모리 뱅크의 대향 말단에 배치되어 있는 상기 메모리 뱅크의 첫번째 말단부와 두번째 말단부에 위치하는 리던던시 영역; 및
    상기 메모리 뱅크의 첫번째 절반과 두번째 절반 사이에 배치된 중앙 감지 증폭기 뱅크로서, 감지 증폭기 경쟁이 상기 중앙 감지 증폭기 뱅크에서 방지되도록 상기 메모리 뱅크의 상기 첫번째 절반에서의 오동작(failed) 소자가 상기 첫번째 말단부에서의 상기 리던던시 영역의 소자에 의해 치환되고 상기 메모리 뱅크의 상기 두번째 절반에서의 오동작 소자가 상기 두번째 말단부에서의 상기 리던던시 영역의 소자에 의해 치환되는 중앙 감지 증폭기 뱅크를 포함하는 것을 특징으로 하는 메모리 뱅크.
  2. 제 1 항에 있어서, 상기 리던던시 영역은 워드라인을 포함하는 것을 특징으로 하는 메모리 뱅크.
  3. 제 1 항에 있어서, 각 메모리 서브 유닛은 4 메가비트의 메모리를 포함하는 것을 특징으로 하는 메모리 뱅크.
  4. 제 1 항에 있어서, 상기 메모리 뱅크의 전체 메모리의 절반인 복구 도메인을 더 포함하는 것을 특징으로 하는 메모리 뱅크.
  5. 제 1 항에 있어서, 각 메모리 서브 유닛은 16 메가비트의 메모리를 포함하는 것을 특징으로 하는 메모리 뱅크.
  6. 제 1 항에 있어서, 각 리던던시 영역은 4 메가비트 메모리 당 8개 내지 32개의 리던던트 워드라인을 포함하는 것을 특징으로 하는 메모리 뱅크.
  7. 제 1 항에 있어서, 각 리던던시 영역은 논리 회로를 포함하며, 상기 논리 회로는 상기 리던던시 영역과 상기 리던던시 영역이 배치된 상기 메모리 서브 유닛 사이에 공유되는 것을 특징으로 하는 메모리 뱅크.
  8. 제 1 항에 있어서, 상기 리던던시 영역은 상기 리던던시 영역이 배치된 상기 메모리 서브 유닛과, 감지 증폭기를 공유하는 것을 특징으로 하는 메모리 뱅크.
  9. 메모리 뱅크로서,
    각 메모리 서브 유닛이 감지 증폭기 뱅크로 분할되어 있는 복수개의 메모리 서브 유닛으로서, 인접하는 메모리 서브 유닛들이 이들 사이에서 상기 감지 증폭기 뱅크를 공유하는 복수개의 메모리 서브 유닛;
    첫번째 메모리 서브 유닛 내에 배치되고 상기 첫번째 메모리 서브 유닛 및 상기 첫번째 메모리 서브 유닛에 인접한 두번째 메모리 서브 유닛의 오작동 소자들을 치환하기 위해 사용된 첫번째 리던던시; 및
    네번째 메모리 서브 유닛 내에 배치되고 상기 네번째 메모리 서브 유닛 및 상기 네번째 메모리 서브 유닛에 인접한 세번째 메모리 서브 유닛의 오작동 소자들을 치환하기 위해 사용된 두번째 리던던시를 포함하며,
    상기 첫번째 메모리 서브 유닛 및 상기 네번째 메모리 서브 유닛은 상기 두번째 및 세번째 메모리 서브 유닛에 의해 분리되고, 상기 두번째 및 세번째 메모리 서브 유닛은 이들 사이에 중앙 증폭기 뱅크를 공유하며 상기 오작동 소자들이 상기 중앙 감지 증폭기 뱅크가 아닌 감지 증폭기 뱅크를 사용하는 리던던트 소자들로 치환되는 것을 특징으로 하는 메모리 뱅크.
  10. 제 9 항에 있어서, 상기 리던던시는 워드라인을 포함하는 것을 특징으로 하는 메모리 뱅크.
  11. 제 9 항에 있어서, 각 메모리 서브 유닛은 4 메가비트의 메모리를 포함하는 것을 특징으로 하는 메모리 뱅크.
  12. 제 9 항에 있어서, 상기 메모리 뱅크의 전체 메모리의 절반인 복구 도메인을 더 포함하는 것을 특징으로 하는 메모리 뱅크.
  13. 제 9 항에 있어서, 각 메모리 서브 유닛은 16 메가비트의 메모리를 포함하는 것을 특징으로 하는 메모리 뱅크.
  14. 제 9 항에 있어서, 상기 첫번째 및 두번째 리던던시는 4 메가비트 메모리 당 8개 내지 32개의 리던던트 워드라인을 포함하는 것을 특징으로 하는 메모리 뱅크.
  15. 제 9 항에 있어서, 상기 첫번째 리던던시는 논리 회로를 포함하며, 상기 논리 회로는 상기 첫번째 리던던시와 상기 첫번째 서브 유닛 사이에서 공유되는 것을 특징으로 하는 메모리 뱅크.
  16. 제 9 항에 있어서, 상기 두번째 리던던시는 논리 회로를 포함하며, 상기 논리 회로는 상기 두번째 리던던시와 상기 네번째 서브 유닛 사이에서 공유되는 것을 특징으로 하는 메모리 뱅크.
  17. 제 9 항에 있어서, 상기 첫번째 리던던시는 상기 네번째 서브 유닛과, 감지 증폭기를 공유하는 것을 특징으로 하는 메모리 뱅크.
  18. 제 9 항에 있어서, 상기 두번째 리던던시는 상기 네번째 서브 유닛과, 감지 증폭기를 공유하는 것을 특징으로 하는 메모리 뱅크.
  19. 반도체 메모리에서 오동작 소자를 치환하기 위한 방법으로서,
    각 메모리 서브 유닛이 감지 증폭기 뱅크로 분할되어 있는 복수개의 메모리 서브 유닛으로서, 인접하는 메모리 서브 유닛들이 이들 사이에 상기 감지 증폭기 뱅크를 공유하는 복수개의 메모리 서브 유닛을 포함하는 메모리 뱅크를 제공하는 단계;
    상기 메모리 뱅크의 대향 말단에 배치되어 있는 상기 메모리 뱅크의 첫번째 말단부와 두번째 말단부의 상기 메모리 서브 유닛에 리던던시 영역을 제공하는 단계; 및
    (a) 상기 메모리 뱅크의 상기 첫번째 절반에서의 오동작 소자를 상기 첫번째 말단부에서의 상기 리던던시 영역의 소자로 치환하고,
    (b) 상기 메모리 뱅크의 상기 두번째 절반에서의 오동작 소자를 상기 두번째 말단부에서의 상기 리던던시 영역의 소자로 치환함에 의해,
    상기 메모리 뱅크의 첫번째 절반과 두번째 절반 사이에 배치된 중앙 감지 증폭기 뱅크의 감지 증폭기 경쟁을 방지하는 단계를 포함하는 것을 특징으로 하는 오동작 소자 치환 방법.
  20. 제 19 항에 있어서, 상기 리던던시 영역과 상기 리던던시 영역이 위치하는 상기 메모리 서브 유닛 사이에서 회로와 소자를 공유하는 단계를 더 포함하는 것을 특징으로 하는 오동작 소자 치환 방법.
  21. 제 19 항에 있어서, 상기 리던던시 영역은 워드라인을 포함하는 것을 특징으로 하는 오동작 소자 치환 방법.
  22. 제 19 항에 있어서, 상기 방법을 구현함에 의해 상기 뱅크의 전체 메모리의 절반인 복구 도메인을 제공하는 단계를 더 포함하는 것을 특징으로 하는 오동작 소자 치환 방법.
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