KR950000427B1 - 분리된 잉여(Redundancy) 셀 어레이를 갖는 메모리 소자 - Google Patents
분리된 잉여(Redundancy) 셀 어레이를 갖는 메모리 소자Info
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- KR950000427B1 KR950000427B1 KR1019910021108A KR910021108A KR950000427B1 KR 950000427 B1 KR950000427 B1 KR 950000427B1 KR 1019910021108 A KR1019910021108 A KR 1019910021108A KR 910021108 A KR910021108 A KR 910021108A KR 950000427 B1 KR950000427 B1 KR 950000427B1
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Abstract
내용 없음.
Description
제 1 도는 종래 기술에 따른 구성도,
제 2 도는 본 발명에 일실시예에 따른 구성도,
제 3 도는 본 발명의 다른 실시예 따른 구성도.
* 도면의 주요부분에 대한 부호의 설명
1, 1' : 셀 어레이 2, 2' : 예비 워스선
3, 3' : 예비 비트선 4 : 열 디코더
5, 5' : 행 디코더 6 : 단위 셀
6' : 예비 단위 셀 7 : 서브 셀(Sub-Cell) 어레이
8 : 단위 잉여 셀 어레이 9, 9' : 예비 행 디코더
10 : 예비 열 디코더 11, 11' : 예비 셀 어레이
12 : 전체 잉여 서브 셀 어레이
본 발명은 고밀도 메모리 소자에서 문제가 되고 있는 셀 어레이의 불규칙 장애 비트를 고정하기 위한 기능을 갖는 메모리에 관한 것으로서, 특히, 잉여(Redundancy) 셀을 셀 어레이에서 분리하여 주변에 배치한 메모리 소자에 관한 것이다.
제 1 도를 이용하여 종래의 기술을 살펴보면, 제 1 도는 종래 기술에 다른 메모리 셀 어레이의 구성도로서, 도면에서 1,1'은 셀 어레이, 2,2'는 예비 워드선, 3,3'은 예비 비트선, 4는 열 디코더, 5,5'는 행 디코더, 6은 단위 셀, 7은 서브 셀(Sub-Cell) 어레이를 각각 나타낸다.
도면에 도시한 바와 같이 종래의 장애 비트교정을 위해 예비 셀을 갖는 메모리의 구조는, 단부에 각각 예비 열 한 개(하나의 열은 비트선 쌍을 가지므로)와, 예비 행 두 개가 설치된 셀 어레이(1,1')와, 상기 셀 어레이(1,1')의 중앙에 설치되고 열 어드레스 버퍼(도면에 도시하지 않았음) 및 데이타 액세스 장치(도면에 도시하지 않았음)에 연결되는 열 디코더(4)와, 상기 열 디코더(4)에 의해 분리된 셀 어레이(1,1')에 연결되고 행 어드레스 버퍼(도면에 도시하지 않았음)에 연결되는 두 개의 행 디코더(5,5')로 구성되는 다수의 서브 셀 어레이(7)로 이루어진다. 그리고 DRAM의 단위 셀(6)의 구조는 하나의 트랜지스터와 하나의 캐패시터로 이루어진다.
상기와 같은 종래의 메모리 구성은, 셀 어레이(1,1')에 장애가 발생하였을 경우에 먼저 장애가 발생한 셀에 대한 어드레스가 들어오면 해당 어드레스에 관한 퓨즈를 끊음으로서 결함이 있는 셀 어드레스의 입력을 불가능하게 하고 셀 어레이(1,1')의 단부에 설치된 예비 워드선(2,2') 및 예비 비트선(3,3')을 동작시켜 예비 셀을 동작시키도록 하였다.
그러나, 이러한 구성은 한 비트의 교정을 위해 한 선 이상(보통 100비트 이상)을 대체시켜야 하므로 매우 비효율적인 문제점이 있게 된다. 또한, 수율의 유지 및 향상을 위하여 불규칙 장애 비트를 교정하기 위한 예비 선을 추가할 경우에, 상기 예비 선은 서브 셀 어레이 내에 존재해야 하므로 셀 어레이의 면적을 증가시키고, 소비전력 감소 및 신호대 잡음비 향상을 위한 메모리 소자내의 서브 셀 어레이의 수는 일반적으로 세대에 비례하여 증가하므로 결국 예비 선 추가는 전체 칩 면적의 큰 증가를 가져오게 되어 오히려 수율의 감소를 가져올 수 있는 문제점이 있다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하기 위해 안출된 것으로서 예비 셀을 서브 셀 어레이 내에 위치시키지 않고, 주변회로 영역에 위치시킴으로써 셀 어레이의 면적에 영향을 미치지 않게 하고, 장애가 발생한 셀을 셀별로(cell-to-cell) 장애복구의 효율성을 도모한 메모리 셀 어레이를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 메모리 셀의 장애를 복구하기 위하여 잉여 셀 어레이를 구비하되 셀 어레이 영역과 주변회로 영역으로 이루어지는 메모리 소자에 있어서, 셀 어레이와, 상기 셀 어레이의 중앙에 위치하고 열 어드레스 버퍼 및 데이타 액세스 장치에 연결되는 열 디코더와, 상기 열 디코더에 의해 분리된 상기 셀 어레이 각각에 연결되고 행 어드레스 버퍼에 연결되는 행 디코더로 구성되어 메모리 소자의 셀 영역에 위치하는 다수의 서브 셀 어레이와 ; 상기 셀 어레이에 장애 비트가 발생할 경우에 장애가 발생한 단위 셀이 셀 별로 교체되도록 상기 셀 어레이가 연결되어 있는 행 디코더 및 열 디코더에 각각 병렬 연결되는 예비 행 디코더 및 예비 열 디코더와, 상기 예비 행 디코더 및 예비 열 디코더에 연결되어 장애가 발생된 상기 단위 셀과 교체되는 다수의 예비 단위 셀을 구비하되 주변회로 영역에 이루어지는 잉여 서브 셀 어레이를 포함하는 것을 특징으로 한다.
이하, 제 2 도와 제 3 도를 이용하여 본 발명에 따른 일실시예를 상세히 설명한다.
제 2 도는 본 발명의 일실시예에 따른 구성도로서, 도면에서 6'는 예비 단위셀, 8은 단위 잉여 서브 셀 어레이, 9,9'는 예비 행 디코더, 10은 예비 열 디코더, 11,11'는 예비 셀 어레이를 각각 나타내며 제 1 도와의 동일부호는 동일명칭을 나타내고 있다.
도면에 도시한 바와 같이 본 발명의 일실시예의 구성은, 셀 어레이(1,1'), 상기 셀 어레이(1,1')의 중앙에 설치되고 열 어드레스 버퍼(도면에 도시하지 않았음) 및 데이타 액세스 장치(도면에 도시하지 않았음)에 연결되는 열 디코더(4), 상기 열 디코더(4)에 의해 분리된 셀 어레이(1,1')에 연결되고 행 어드레스 버퍼(도면에 도시하지 않았음)에 연결되는 두 개의 행 디코더(5,5')로 구성되는 다수의 서브 셀 어레이(7)와, 상기 다수의 셀 어레이(7)의 각각에 연결되어 상기 셀 어레이(1,1')에 장애 비트가 발생할 경우에 장애가 발생한 셀과 예비 셀(12)을 셀 별로(Cell-to-Cell) 대체하도록 설치된 단위 잉여 서브 셀 어레이(8)로 구성된다.
그리고, 상기 단위 잉여 서브 셀 어레이(8)는, 예비 셀 어레이(11,11')와, 상기 예비 셀 어레이(11,11')의 중간에 설치되고 상기 열 디코더(4)와 병렬로 연결된 예비 열 디코더(10)와, 상기 예비 열 디코더(10)에 의해 분리된 예비 셀 어레이(11,11')에 연결되고 상기 행 디코더(5,5')에 병렬로 연결된 예비 행 디코더(9)로 구성된다. 여기서, 상기 예비 셀 어레이(11,11')를 이루는 예비 단위 셀(6')은 액세스 속도가 빠른 래치(latch)형 셀등의 어떠한 형태의 셀로도 구성가능하다.
서브 셀 어레이(1,1')에 장애가 발생했을 경우, 장애가 발생한 단위 셀(6)에 해당되는 어드레스가 입력되면 서브 셀 어레이(7)의 열 및 행 디코더(4,5,5')가 동작하지 못하도록 하고 장애가 발생한 셀의 어드레스를 사용 불가상태로 만든다. 그런후 대신에 단위 잉여 서브 셀 어레이(8) 내의 예비 행 디코더(9,9') 및 예비 열 디코더(10)가 동작하게 하여 예비 단위 셀(6')로 장애 단위 셀(6)을 교체하도록 한다.
한편, 단위 잉여 서브 셀 어레이(8)는 각각 연결되는 서브 셀 어레이(7)에 따라 서로 다른 크기를 가질 수 있다.
제 3 도는 본 발명의 다른 실시예에 따른 구성도로서, 도면에서 12는 전체 잉여 서브 셀 어레이를 각각 나타낸다.
도면에 도시한 바와 같이 본 발명의 다른 실시예의 구성은, 제 2 도에서의 다수의 단위 잉여 서브 셀 어레이(8)를 통합하여 하나의 잉여 서브 셀 어레이(12)로 대체하여 각 서브 셀 어레이에 집중연결을 하여 된 것이며, 내부 구성은 상기 단위 잉여 서브 셀 어레이(8)와 동일한 구조이며 단지 규모면에서 셀을 확장하여 구성하였다.
전체 잉여 서브 셀 어레이(12)를 설치함에 따른, 장애 셀을 대체시키는 동작은 제 2 도의 설명과 동일하기 때문에 생략하기로 한다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은 다음과 같은 효과가 있다.
첫째, 잉여 셀을 서브 셀 어레이와 분리시켜 주변회로의 빈 공간에 위치시킬 수 있으므로 칩 면적에 대한 영향을 거의 미치지 않는다.
둘째, 장애가 발생한 셀과 잉여 셀을 셀 별로 대체하므로 효율적인 장애처리가 이루어진다.
셋째, 셀 교체시 잉여 셀에 의한 속도 지연이 없다.
넷째, 기존의 방식 보다 장애복구 성공률이 높다.
Claims (2)
- 메모리 셀의 장애를 복구하기 위하여 잉여 셀 어레이를 구비하되 셀 어레이 영역과 주변회로 영역으로 이루어지는 메모리 소자에 있어서, 셀 어레이(1,1')와, 상기 셀 어레이(1,1')의 중앙에 위치하고 열 어드레스 버퍼 및 데이타 액세스 장치에 연결되는 열 디코더(4)와, 상기 열 디코더(4)에 의해 분리된 상기 셀 어레이(1,1') 각각에 연결되고 행 어드레스 버퍼에 연결되는 행 디코더(5,5')로 구성되어 메모리 소자의 셀영역에 위치하는 다수의 서브 셀 어레이(7)와 ; 상기 셀 어레이(1,1')에 장애 비트가 발생할 경우에 장애가 발생한 단위 셀(6)이 셀 별로(Cell-to-Cell) 교체되도록 상기 셀 어레이(1,1')가 연결되어 있는 행 디코더(5,5') 및 열 디코더(4)에 각각 병렬 연결되는 예비 행 디코더(9,9') 및 예비 열 디코더(10)와, 상기 예비행 디코더(9,9') 및 예비 열 디코더(10)에 연결되어 장애가 발생된 상기 단위 셀(6)과 교체되는 다수의 예비 단위 셀(6')을 구비하되 주변회로 영역에 이루어지는 잉여 서브 셀 어레이(8)를 포함하는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서, 상기 단위 잉여 서브 셀 어레이(8)는, 예비 셀 어레이(11,11')와 ; 상기 예비 셀 어레이(11,11')의 중간에 설치되고 상기 열 디코더(4)와 병렬로 연결된 예비 열 디코더(10)와 ; 상기 예비 열 디코더(10)에 의해 양분된 예비 셀 어레이(11,11')에 연결되고 상기 행 디코더(5,5')에 병렬로 연결된 예비 행 디코더(9)를 포함하는 것을 특징으로 하는 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019910021108A KR950000427B1 (ko) | 1991-11-25 | 1991-11-25 | 분리된 잉여(Redundancy) 셀 어레이를 갖는 메모리 소자 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021108A KR950000427B1 (ko) | 1991-11-25 | 1991-11-25 | 분리된 잉여(Redundancy) 셀 어레이를 갖는 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011004A KR930011004A (ko) | 1993-06-23 |
| KR950000427B1 true KR950000427B1 (ko) | 1995-01-19 |
Family
ID=19323418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019910021108A KR950000427B1 (ko) | 1991-11-25 | 1991-11-25 | 분리된 잉여(Redundancy) 셀 어레이를 갖는 메모리 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000427B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100443527B1 (ko) * | 1999-06-30 | 2004-08-09 | 주식회사 하이닉스반도체 | 로오 리던던시 회로 |
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- 1991-11-25 KR KR1019910021108A patent/KR950000427B1/ko not_active IP Right Cessation
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| KR930011004A (ko) | 1993-06-23 |
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