KR100374633B1

KR100374633B1 - 리던던시 효율을 향상시키는 칼럼 리던던시 구조를 갖는반도체 메모리 장치

Info

Publication number: KR100374633B1
Application number: KR10-2000-0046937A
Authority: KR
Inventors: 김수아; 문병식
Original assignee: 삼성전자주식회사
Priority date: 2000-08-14
Filing date: 2000-08-14
Publication date: 2003-03-04
Also published as: US6414896B1; KR20020013277A; US20020021614A1

Abstract

본 발명은 리던던시 효율을 향상시키는 칼럼 리던던시 구조를 갖는 반도체 메모리 장치에 대하여 기술된다. 반도체 메모리 장치는 서브메모리블락들과, 리던던시메모리블락과, 글로벌데이터입출력라인과, 리던던시글로벌데이터입출력라인과, 스위칭부을 포함한다. 서브메모리블락들에는 복수개의 메모리셀들이 배열되고, 리던던시메모리블락에는 복수개의 리던던시메모리셀들이 배열된다. 글로벌데이터입출력라인에는 서브메모리블락에서 선택된 메모리셀들의 데이터들이 전달되고, 리던던시글로벌데이터입출력라인에는 리던던시메모리블락에서 선택된 리던던시메모리셀들의 데이터들이 전달된다. 스위칭부는 글로벌데이터입출력라인과 연결되는 메모리셀이 결함인 경우 글로벌데이터입출력라인을 리던던시글로벌데이터입출력라인으로 스위칭시킨다. 그리하여, 본 발명의 칼럼 리던던시 구조에서는 리던던시 효율을 증대시키면서 반도체 메모리 장치의 면적을 줄일 수 있다

Description

리던던시 효율을 향상시키는 칼럼 리던던시 구조를 갖는 반도체 메모리 장치{Semiconductor memory device having column redundancy scheme improving redundancy efficiency}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 효율을 향상시키는 칼럼 리던던시 구조에 관한 것이다.

디램(DRAM: Dynamic Random Access Memory)은 많은 수의 메모리셀들로 구성되며, 이 메모리셀들중에서 하나의 메모리셀이라도 결함을 가지게 되면 반도체 메모리 장치는 제대로 동작을 수행하지 못하여 불량품으로 처리된다. 더욱이 반도체 메모리 장치의 고집적 및 고속화를 추구하는 최근의 경향에 따라 이러한 결함셀이발생될 확률은 점점 높아지고 있다. 그리하여 디램의 제조비용을 결정하는 웨이퍼 수율, 즉 하나의 웨이퍼 상에 제조공정된 전체 칩수에 대한 양품(non-defective) 칩수의 비로 나타내는 웨이퍼 수율이 낮아지고 있다. 따라서, 고집적 메모리 장치의 도래와 더불어 웨이퍼 수율을 향상시키기 위해 결함 셀을 정정(correct)하기 위한 방법이 더욱 명민(acute)하게 되었다.

결함셀을 정정하기 위한 하나의 방법으로 결함셀을 여분의 다른 셀로 대체하는 리던던시회로를 내장하는 기술이 사용되고 있다. 일반적으로, 리던던시회로는 여분의 행과 열로 배열되는 리던던시메모리셀블락을 구동하며 결함셀 대신에 리던던시메모리셀을 선택하는 데, 결함셀을 지정하는(addressing) 행 및/또는 열 어드레스신호가 입력되면 노멀메모리셀블락의 결함셀을 대신에 리던던시메모리셀이 선택된다.

이러한 리던던시회로를 이용한 종래의 칼럼 리던던시 구조를 갖는 반도체 메모리 장치가 도 1에 도시되어 있다. 도 1을 참조하면, 반도체 메모리 장치(100)는 다수개의 서브메모리블락들(110,120,130,140)과 서브메모리블락들(110,120,130,140) 각각에 인접한 리던던시메모리블락들(115,125,135,145)을 포함한다. 서브메모리블락들(110,120,130,140)의 비트라인들(BL)과 리던던시메모리블락들(115,125,135,145)의 비트라인들(RBL)은 칼럼디코더/리던던시제어회로(150)에 의하여 제어되어 글로벌데이터입출력라인(이하 "GIO 라인"이라 칭함: 11,121,131,141)과 연결된다. GIO 라인(111,121,131,141)은 입출력패드부(160)와 연결되는 데, 선택된 서브메모리블락(110,120,130,140) 또는 리던던시메모리블락(115,125,135,145)의 메모리셀들로 기입될 또는 독출되는 데이터가 실린다.

도 2는 도 1의 서브메모리블락(140)과 리던던시메모리블락(145)과 연결되는 GIO 라인(141)을 구체적으로 나타내는 도면이다. 이를 참조하면, 서브메모리블락(140)과 리던던시메모리블락(145)의 비트라인들(BL,RBL)은 칼럼선택회로(240)를 통하여 GIO(i=0,2,4,6) 라인과 연결된다. 칼럼선택회로(240)는 도 1의 칼럼디코더/리던던시제어회로(150)의 일부분이며, 이하에서는 반도체 메모리 장치의 독출동작과 연관하여 설명된다. 칼럼선택회로(240)는 제1 선택부(241), 제2 선택부(242) 및 제3 선택부(243)을 구비한다. 제1 선택부(241)는 뱅크선택신호(BDCAij)에 응답하여 서브메모리블락(140)의 비트라인(BL) 데이터를 제2 선택부(242)로 전달한다. 제2 선택부(242)는 칼럼선택신호(CSL<j>, j=0,1,…,m)에 선택적으로 응답하여 제1 선택부(241)를 통해 전달된 서브메모리블락(140)의 비트라인(BL) 데이터를 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달한다. 제3 선택부(243)는 뱅크선택신호(BDCAij)에 응답하여 로컬데이터입출력라인(LIO, i=0,2,4,6)의 데이터를 GIO 라인(GIO, i=0,2,4,6)으로 전달한다.

한편, 서브메모리블락(140) 내에 결함셀이 발생된 경우에 이 결함셀은 리던던시메모리블락(145)의 메모리셀로 대체되는 데, 즉 결함셀과 연결되는 비트라인은 리던던시메모리블락(145)의 비트라인(RBL)으로 대체된다. 이를 위하여 칼럼선택회로(240)는 제1 리던던시선택부(244)와 제2 리던던시선택부(245)를 더 구비한다. 제1 리던던시선택부(244)는 뱅크선택신호(BDCAij)에 응답하여리던던시메모리블락(145)의 비트라인(RBL) 데이터를 제2 리던던시선택부(245)로 전달한다. 제2 리던던시선택부(245)는 리던던시칼럼선택신호(RCSL<j>, j=0,1,…,n)에 선택적으로 응답하여 제1 리던던시선택부(241)를 통해 전달된 리던던시메모리블락(145)의 비트라인(RBL) 데이터를 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달한다. 리던던시칼럼선택신호(RCSL<j>, j=0,1,…,n)는 결함셀을 선택하는 칼럼선택신호(CSL<j>, j=0,1,…,m)에 대응하여 발생되는 신호이다. 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달된 리던던시메모리블락(145)의 비트라인(RBL) 데이터는 제3 선택부(243)를 통하여 GIO 라인(GIO, i=0,2,4,6)으로 전달된다. 그리하여 서브메모리블락(140)의 결함셀은 리던던시메모리블락(145)의 메모리셀로 대체된다.

그런데, 이러한 방법으로 결함셀을 구제하는 방법은 각각의 서브메모리블락(110,120,130,140) 마다 리던던시메모리블락(115,125,135,145)을 구비해야 하기 때문에, 리던던시 효율을 크게 하기 위해서는 리던던시메모리블락(115,125,135,145) 내 메모리셀들의 수를 증가시켜야 되므로 반도체 메모리 장치의 면적이 커지는 문제점을 지닌다.

그리고, 하나의 리던던시메모리블락(115,125,135,145)은 하나의 서브메모리블락에 각각 대응되어 결함셀을 구제하기 때문에, 리던던시 효율은 하나의 서브메모리블락에 제한된다. 이를 극복하기 위하여, 비록 인접한 서브메모리블락들(110,120,130,140)이 로컬데이터입출력라인(LIO, i=0,2,4,6)을 공유하여 결함셀을 구제한다하더라도, 하나의 리던던시메모리블락이 갖는 리던던시효율은 2개의 서브메모리블락에 한정된다.

따라서, 반도체 메모리 장치의 면적을 크게 하지 않으면서 리던던시 효율을 증가시킬 수 있는 리던던시 구조가 요구된다.

본 발명의 목적은 반도체 메모리 장치의 면적을 크게 하지 않으면서 리던던시 효율을 증가시킬 수 있는 리던던시 구조를 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 칼럼 리던던시 구조를 나타내는 도면이다.

도 2는 도 1의 서브메모리블락 및 리던던시메모리블락과 연결되는 GIO 라인을 구체적으로 나타내는 도면이다.

도 3은 본 발명의 제1 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다.

도 4는 도 3의 서브메모리블락 및 리던던시메모리블락과 연결되는 GIO 라인 및 RGIO 라인을 구체적으로 나타내는 도면이다.

도 5는 본 발명의 제2 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다.

도 6은 도 5의 칼럼 리던던시 구조에서 서브메모리블락, 로컬리던던시메모리블락 및 리던던시메모리블락과 연결되는 GIO 라인 및 RGIO 라인을 구체적으로 나타내는 도면이다.

도 7은 본 발명의 제3 실시예와 제4 실시예에 따른 칼럼 리던던시 구조를 갖는 반도체 메모리 장치의 블록다이어그램이다.

도 8은 본 발명의 제3 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다.

도 9는 도 8의 칼럼 리던던시 구조에서 서브메모리블락 및 리던던시메모리블락과 연결되는 GIO 및 RGIO를 구체적으로 나타내는 도면이다.

도 10은 본 발명의 제4 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다.

도 11은 도 10의 칼럼 리던던시 구조에서 서브메모리블락, 로컬리던던시메모리블락 및 리던던시메모리블락과 연결되는 GIO 및 RGIO를 구체적으로 나타내는 도면이다.

상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들과, 복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락과, 서브메모리블락의 선택된 메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인과, 리던던시메모리블락의 선택된 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인과, 글로벌데이터입출력라인과 연결되는 메모리셀이 결함인 경우 글로벌데이터입출력라인을 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들을 구비한다.

상기 목적을 당성하기 위하여 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들과, 서브메모리블락들 각각에 인접하여 복수개의 로컬리던던시메모리셀들이 배열되는 로컬리던던시메모리블락들과, 복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락과, 서브메모리블락의 선택된 메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인과, 리던던시메모리블락의 선택된 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인과, 글로벌데이터입출력라인과 연결되는 메모리셀이 결함인 경우 글로벌데이터입출력라인을 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들을 구비한다.

상기 목적을 달성하기 위하여 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 상단부 메모리뱅크와, 하단부 메모리뱅크와, 상단부 및 하단부 메모리뱅크 각각에 복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들과, 상단부 및 하단부 메모리뱅크 각각에 연결되어 서브메모리블락 내 메모리셀들의 비트라인들을 어드레싱하는 칼럼디코더와, 상단부 및 하단부 메모리뱅크 각각에 복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락과, 서브메모리블락의 선택된 메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인과, 리던던시메모리블락의 선택된 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인과, 글로벌데이터입출력라인과 연결되는 메모리셀이 결함인 경우 글로벌데이터입출력라인을 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들을 구비한다.

상기 목적을 달성하기 위하여 본 발명의 제4 실시예에 따른 반도체 메모리 장치는 상단부 메모리뱅크와, 하단부 메모리뱅크와, 상단부 및 하단부 메모리뱅크 각각에 복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들과, 서브메모리블락들 각각에 인접하여 복수개의 로컬리던던시메모리셀들이 배열되는 로컬리던던시메모리블락들과, 상단부 및 하단부 메모리뱅크 각각에 복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락과, 상단부 및 하단부 메모리뱅크 각각에 연결되어 서브메모리블락 내 메모리셀들의 비트라인들을 어드레싱하는 칼럼디코더와, 서브메모리블락의 선택된 메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인과, 리던던시메모리블락의 선택된 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인과, 글로벌데이터입출력라인과 연결되는 메모리셀이 결함인 경우 글로벌데이터입출력라인을 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들을 구비한다.

이와 같은 본 발명은 칼럼 리던던시 구조에서 글로벌데이터입출력라인과 리던던시글로벌데이터입출력라인 사이에 스위칭부를 구비하여 리던던시 효율을 증대시키면서 반도체 메모리 장치의 면적을 줄일 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

제1 실시예

도 3은 본 발명의 제1 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다. 반도체 메모리 장치(300)는 다수개의 서브메모리블락들(310,320,330,340)과 리던던시메모리블락(350)을 구비한다, 리던던시메모리블락(350)은 서브메모리블락들(320,330) 사이에 배치된다. 각 서브메모리블락들(310,320,330,340)에는 복수개의 메모리셀들이 행들과 열들의 매트릭스구조로 배열되고 메모리셀들의 데이터는 글로벌데이터입출력라인(이하 "GIO"라고 칭함: 311,321,331,341)을 통하여 입출력된다. 리던던시메모리블락(350)에는복수개의 리던던시메모리셀들이 배열되고 리던던시메모리셀들은 서브메모리블락(310,320,330,340) 내 결함셀을 대체하는 데 사용된다. 리던던시메모리셀들의 데이터는 리던던시글로벌데이터입출력라인(이하 "RGIO"라고 칭함: 351)을 통하여 입출력된다.

각각의 GIO(311,321,331,341)와 RGIO(351), 그리고 데이터입출력라인들(313,323,333,343) 사이에는 스위치들(312,322,332,342)이 배치된다. 각 스위치들(312,322,332,342)은 스위칭콘트롤러(미도시)에 의하여 제어되어 데이터입출력라인들(313,323,333,343)을 GIO(311,321,331,341)와 연결하던지 아니면 RGIO(351)에 연결한다. 스위칭콘트롤러는 서브메모리블락들(310,320,330,340)에서 발생된 결함셀을 리던던시메모리블락(350) 내 리던던시메모리셀로 대체시키는 동작을 지시한다. 하나의 스위치(342)를 예로들면, 스위칭콘트롤러에 의하여 데이터입출력라인(343)은 서브메모리블락(340)의 GIO(341)과 또는 RGIO(351)과 선택적으로 연결된다.

데이터입출력라인들(313,323,333,343)은 독출센스앰프/기입드라이버부들(314,324,334,344)에 각각 연결되고, 데이터입출력라인들(313,323,333,343)에 실리는 독출된 또는 기입될 메모리셀 데이터는 입출력패드부(360)를 통하여 출력 또는 입력된다.

도 4는 도 3의 칼럼 리던던시 구조에서 서브메모리블락 및 리던던시메모리블락과 연결되는 GIO 및 RGIO를 구체적으로 나타내는 도면이다. 도 4는 도 3의 서브메모리블락들(310,320,330,340) 중 하나의 서브메모리블락(340)과 리던던시메모리블락(350)에 대하여 기술된다. 그런데, 도 3에서 리던던시메모리블락(350)이 서브메모리블락들(320,330) 사이에 배치되어져 있음에도 불구하고 도 4에서는 서브메모리블락(340)에 인접한 것처럼 도시되어 있다. 이는 서브메모리블락(340) 내 결함셀을 리던던시메모리블락(350)의 리던던시메모리셀로 대체하는 리던던시 스킴(scheme)을 설명하기 위하여 편의상 나타낸 것이다.

도 4를 참조하면, 서브메모리블락(340) 내 비트라인(BL)들은 칼럼선택회로(440)에 의하여 GIO(i=0,2,4,6)과 연결된다. 칼럼선택회로(440)는 제1 선택부(441), 제2 선택부(442) 및 제3 선택부(443)를 포함한다. 제1 선택부(441)는 뱅크선택신호(BDCAij)에 응답하여 비트라인들(BL)에 실리는 메모리셀데이터를 제2 선택부(442)로 전달한다. 뱅크선택신호(BDCAij)는 제1 선택부(441)의 엔모스트랜지스터들 모두에 연결되는 데, 뱅크선택신호(BDCAij)의 활성화에 응답하여 서브메모리블락(340) 내 모든 비트라인(BL)들이 선택된다. 제2 선택부(442)는 칼럼선택신호(CSL<j>, j=0,1,…,m)에 응답하여 제1 선택부(441)를 통하여 전달된 메모리셀데이터를 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달한다. 각 칼럼선택신호(CSL<j>, j=0,1,…,m)는 제2 선택부(442) 내 엔모스트랜지스터 4개씩에 연결되는 데, 활성화된 하나의 칼럼선택신호(CSL<j>, j=0,1,…,m)에 응답하여 4개의 메모리셀데이터가 4개의 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달된다. 제3 선택부(443)는 뱅크선택신호(BDCAij)에 응답하여 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달된 4개의 메모리셀데이터를 4개의 GIO(i=0,2,4,6)로 전달한다. 여기에서, GIO 라인의 개수는 반도체 메모리 장치의 입출력 사양에 따라 다양하게 구성할 수 있는 데, 본 실시예에서는 편의상 4개의 GIO 라인을 구비하는 것으로 설명한다.

리던던시메모리블락(350) 내 비트라인들(RBL)은 리던던시칼럼선택회로(450)에 의하여 RGIO(i=0,2,4,6)에 연결된다. 리던던시칼럼선택회로(450)는 제1 리던던시선택부(451), 제2 리던던시선택부(452) 및 제3 리던던시선택부(453)를 구비하고, 이들 각각은 칼럼선택회로(440)의 제1 선택부(441), 제2 선택부(442) 및 제3 선택부(443)와 거의 동일하다.

제1 리던던시선택부(651)는 뱅크선택신호(BDCAij)에 응답하여 리던던시비트라인들(RBL)에 실리는 리던던시메모리셀데이터를 제2 리던던시선택부(652)로 전달한다. 뱅크선택신호(BDCAij)는 제1 리던던시선택부(651)의 엔모스트랜지스터들 모두에 연결되는 데, 뱅크선택신호(BDCAij)의 활성화에 응답하여 리던던시메모리블락(550) 내 모든 리던던시비트라인(RBL)들이 선택된다.

제2 리던던시선택부(652)는 리던던시칼럼선택신호(RCSL<k>, k=0,1,…,n)에 응답하여 제1 리던던시선택부(651)를 통하여 전달된 리던던시메모리셀데이터를 리던던시로컬데이터입출력라인(RLIO, i=0,2,4,6)으로 전달한다. 각 리던던시시칼럼선택신호(RCSL<k>, j=0,1,…,n)는 제2 리던던시선택부(652) 내 엔모스트랜지스터 4개씩에 연결되고, 활성화된 하나의 리던던시칼럼선택신호(RCSL<k>, j=0,1,…,n)에 응답하여 4개의 리던던시메모리셀데이터가 4개의 리던던시로컬데이터입출력라인(RLIO, i=0,2,4,6)으로 전달된다.

제3 리던던시선택부(653)는 뱅크선택신호(BDCAij)에 응답하여 리던던시로컬데이터입출력라인(RLIO, i=0,2,4,6)으로 전달된 4개의 리던던시메모리셀데이터를 4개의 RGIO(i=0,2,4,6)로 전달한다. 이는 칼럼선택회로(640)를 통하여 한번에 입출력되는 4개의 메모리셀데이터가 4개의 GIO 라인으로 전달되기 때문에, 리던던시칼럼선택회로(650)에서도 4개의 리던던시메모리셀데이터가 4개의 리던던시로컬데이터입출력라인(RLIO, i=0,2,4,6)으로 전달되도록 하기 위함이다. 그리하여, 서브메모리블락(340) 내 4개의 메모리셀이 리던던시 단위가 되고, 이들 중에 결함셀이 있으면 리던던시메모리블락(350) 내 4개의 리던던시메모리셀로 대체된다.

본 실시예에서는 종래의 기술인 도 2와는 달리 로컬데이터입출력라인(LIO, i=0,2,4,6)이 리던던시로컬데이터입출력라인(RLIO, i=0,2,4,6)과 서로 분리된다. 그리고, GIO(i=0,2,4,6) 라인과 RGIO(i=0,2,4,6) 라인은 도 3의 스위치(342)에 의하여 선택적으로 데이터입출력라인(344)에 연결된다. 이는 종래의 기술이 로컬데이터입출력라인(LIO, i=0,2,4,6) 레벨에서 리던던시 스킴이 이루어지는 관계로 인하여 하나의 리던던시메모리블락(350)이 인접한 서브메모리블락의 결함셀을 대체하는 것으로 한정되던 것에 비해, 서브메모리블락들(310,320,330,340) 전체에 대하여 결함셀을 대체할 수 있음을 의미한다. 따라서, 리던던시 효율은 서브메모리블락 개수 만큼 향상될 수 있다.

또한, 본 실시예는 하나의 리던던시메모리블락(350)을 사용하기 때문에 리던던시 효율을 더욱 크게 하기 위하여 리던던시메모리블락(350) 내 메모리셀들을 많이 구비한다하더라도, 종래의 도 1에 비해서는 반도체 메모리 장치의 크기를 줄일수 있다.

제2 실시예

도 5는 본 발명의 제2 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(500)는 서브메모리블락들(510,520,530,540), 리던던시메모리블락(550), 스위치들(512,522,532,542), 독출센스앰프/기입드라이버부들(514,524,534,544) 및 입출력패드부(560)를 구비한다는 점에서 도 3의 반도체 메모리 장치(300)와 거의 동일하다. 다만, 서브메모리블락들(510,520,530,540)에 인접한 로컬리던던시메모리블락들(515,525,535,545)을 각각 구비하고 로컬데이터입출력라인(LIO, i=0,2,4,6) 레벨에서도 서브메모리블락(510,520,530,540)의 결함셀을 대체한다는 점에서, 도 1의 서브메모리블락들(110,120,130,140)과 거의 동일하고 도 3의 서브메모리블락들(310,320,330,340)과는 다르다.

도 6은 도 5의 칼럼 리던던시 구조에서 서브메모리블락, 로컬리던던시메모리블락 및 리던던시메모리블락과 연결되는 GIO 및 RGIO를 구체적으로 나타내는 도면이다. 서브메모리블락(540) 및 로컬리던던시서브메모리블락(545)의 비트라인(BL)들은 칼럼선택회로(640)에 의하여 GIO(i=0,2,4,6)과 연결된다. 칼럼선택회로(640)는 도 4의 칼럼선택회로(440)와 동일하게 제1 선택부(641), 제2 선택부(642) 및 제3 선택부(643)를 포함하고, 제1 로컬선택부(644)와 제2 로컬선택부(645)를 더 포함한다. 제1 로컬선택부(644)와 제2 로컬선택부(645)는 로컬칼럼선택회로를 구성한다.

제1 로컬선택부(644)는 뱅크선택신호(BDCAij)에 응답하여 로컬리던던시메모리블락(545)의 비트라인들(BL)에 실리는 메모리셀데이터를 제2 로컬선택부(645)로 전달한다. 뱅크선택신호(BDCAij)는 제1 로컬선택부(644)의 엔모스트랜지스터들 모두에 연결되는 데, 뱅크선택신호(BDCAij)의 활성화에 응답하여 로컬리던던시메모리블락(545) 내 모든 비트라인(BL)들이 선택된다.

제2 로컬선택부(645)는 로컬칼럼선택신호(LCSL<j>, j=0,1,…,m)에 응답하여 제1 로컬선택부(644)를 통하여 전달된 메모리셀데이터를 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달한다. 로컬칼럼선택신호(LCSL<j>, j=0,1,…,m)는 칼럼선택신호(CSL<j>, j=0,1,…,m)에 의해 선택된 서브메모리블락(540) 내 비트라인(BL)과 연결되는 메모리셀이 결함셀인 경우 이를 로컬리던던시메모리블락(545)의 메모리셀로 대체하기 위한 신호이다. 각 로컬칼럼선택신호(LCSL<j>, j=0,1,…,m)는 제2 로컬선택부(442) 내 엔모스트랜지스터 4개씩에 연결되는 데, 활성화된 하나의 로컬칼럼선택신호(LCSL<j>, j=0,1,…,m)에 응답하여 4개의 로컬리던던시메모리블락(545)의 메모리셀데이터가 4개의 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달된다. 이는 제1 선택부(641)과 제2 선택부(642)에 의하여 한번에 입출력되는 서브메모리블락(540)의 메모리셀데이터가 4개로 설정되어 4개의 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달되기 때문에, 로컬칼럼선택회로에서도 4개의 로컬리던던시메모리셀데이터가 4개의 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달되도록 하기 위함이다.

4개의 로컬데이터입출력라인(LIO, i=0,2,4,6) 상의 데이터는 뱅크선택신호(BDCAij)에 응답하는 제3 선택부(443)를 통하여 4개의 GIO(i=0,2,4,6)로 전달된다.

그리고, 리던던시칼럼선택회로(650)는 제1 리던던시선택부(651), 제2 리던던시선택부(652) 및 제3 리던던시선택부(653)를 구비하여, 리던던시메모리블락(350) 내 비트라인(RBL)을 RGIO(i=0,2,4,6)에 연결시킨다. 도 4의 리던던시칼럼선택회로(450)와 거의 동일하다.

다시, 도 5를 참조하면, GIO(i=0,2,4,6) 라인과 RGIO(i=0,2,4,6) 라인은 스위치(542)에 의하여 선택적으로 데이터입출력라인(544)에 연결된다.

따라서, 본 실시예에 의하면 서브메모리블락(540) 내 4개의 메모리셀이 리던던시 단위가 되고, 이들 중에 결함셀이 있으면 로컬데이터입출력라인(LIO, i=0,2,4,6) 상에서 로컬리던던시메모리블락(545) 내 4개의 로컬리던던시메모리셀로 대체된다. 그리고, 결함셀들의 수가 많아서 로컬리던던시메모리블락(545) 내 로컬리던던시메모리셀들로도 대체가 안된 결함셀에 대해서는 리던던시메모리블락(550) 내 리던던시메모리셀로 대체된다. 그리하여, 본 실시예는 비록 각각의 서브메모리블락(510,520,530,540)마다 로컬리던던시메모리블락(515,525,535,545)을 구비하기 때문에 반도체 메모리 장치의 면적이 다소 커진다 하더라도, 리던던시 효율은 로컬리던던시메모리블락들(515,525,535,545) 및 리던던시메모리블락(550)에 의하여 향상된다.

제3 실시예

도 7은 이후에 설명될 본 발명의 제3 및 제4 실시예에 따른 칼럼 리던던시구조를 갖는 반도체 메모리 장치의 블록다이어그램이다. 이를 참조하면, 반도체 메모리 장치(700)는 하나의 메모리뱅크 내에 포함되는 다수개의 메모리블락들(710,711)을 구비하고, 메모리블락들(710,711) 사이에는 각각의 메모리블락(710,711)와 연결되는 칼럼디코더들(720,721)이 배치된다. 이는 각각의 메모리블락(710,720)는 서로 독립적으로 활성화된다는 것을 의미한다.

각각의 메모리블락(710,720)은 다수개의 서브메모리블락들(미도시)과 리던던시메모리블락(미도시) 그리고 로컬리던던시메모리블락들(미도시)을 구비한다. 리던던시제어회로(730)는 서브메모리블락들에 발생된 결함셀들을 리던던시메모리블락 내 리던던시메모리셀 또는 로컬리던던시메모리블락들 내 로컬리던던시메모리셀들로 대체시키는 동작을 제어한다. 스위치부(740)는 서브메모리블락의 메모리셀 데이터가 실리는 GIO 라인과 리던던시메모리블락의 리던던시메모리셀 데이터가 실리는 RGIO 라인을 선택적으로 독출센스앰프/기입드라이버(750)와 연결시킨다. 스위치부(740)는 칼럼디코더(720,721) 영역에 배치된다. 독출센스앰프/기입드라이버(750)는 독출된 메모리셀 데이터나 리던던시메모리셀 데이터를 센싱하여 입출력 패드부(760)로 전송하거나, 입출력패드부(760)를 통해 입력되는 기입데이터를 메모리셀 또는 리던던시메모리셀로 기입한다.

도 8은 본 발명의 제3 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다. 이를 참조하면, 상단부 메모리블락(710)는 다수개의 서브메모리블락들(810,820,830,840)과 리던던시메모리블락(850)을 포함한다. 하단부 메모리블락(711)도 다수개의 서브메모리블락들(860,870,880,890)과 리던던시메모리블락(855)을 포함한다. 상단부 및 하단부 메모리블락(710,711) 각각은 도 3의 서브메모리블락들(310,320,330,340) 및 리던던시메모리블락(350)과 거의 동일하다. 스위치부(740)는 각각의 메모리블락의 GIO 라인과 RGIO 라인을 선택적으로 독출센스앰프/기입드라이버(750)와 연결시킨다.

스위치부(740) 내 하나의 스위치(842)를 예로들어 그 동작을 설명한다. 우선, 스위치(842)는 상단부 메모리블락(710)가 활성화되었을 때 상단부 메모리블락(710)의 서브메모리블락(840)의 상단부 GIO 라인(841)과 하단부 메모리블락(711)의 서브메모리블락(890)의 하단부 GIO 라인(891)을 서로 연결시킨다. 그리하여 상단부 메모리블락(710)의 서브메모리셀블락(840)의 메모리셀 데이터가 상단부 GIO 라인(841)과 하단부 GIO 라인(891)을 통하여 독출센스앰프/기입드라이버(844)로 전달된다. 그런데, 서브메모리블락(840) 내 결함셀이 발생했을 때에는, 스위치(842)는 상단부 GIO 라인(841)을 상단부 리던던시메모리블락(850)의 리던던시메모리셀과 연결되는 리던던시데이터입출력라인(RGIO:851)으로 스위칭시킨다. 따라서, 서브메모리블락(840)의 결함셀은 리던던시메모리블락(850)의 리던던시메모리셀로 대체된다.

하단부 메모리블락(711)가 활성화되었을 때에는, 스위치(842)는 상단부 GIO 라인(841)과 하단부 GIO 라인(891)의 연결을 끊는다. 그리하여 하단부 메모리블락(711)의 서브메모리블락(890)의 메모리셀 데이터는 하단부 GIO 라인(891)을 통하여 독출센스앰프/기입드라이버(844)로 전달된다. 이는 상단부 GIO라인(841)이 끊어져 있기 때문에 독출센스앰프/기입드라이버(844)에서 바라보이는 GIO 라인부하가 줄어들어 데이터 전송 속도가 향상됨을 의미한다. 한편, 서브메모리블락(890) 내 결함셀이 발생했을 때에는, 스위치(842)는 하단부 GIO 라인(891)을 제2 리던던시메모리블락(855)의 리던던시메모리셀과 연결되는 리던던시데이터입출력라인(RGIO:856)으로 스위칭시킨다. 따라서, 서브메모리블락(890)의 결함셀은 리던던시메모리블락(855)의 리던던시메모리셀로 대체된다.

도 9는 도 8의 칼럼 리던던시 구조에서 서브메모리블락 및 리던던시메모리블락과 연결되는 GIO 및 RGIO를 구체적으로 나타내는 도면이다. 이를 참조하면, 서브메모리블락(840) 내 비트라인(BL)들은 칼럼선택회로(940)에 의하여 GIO(i=0,2,4,6)과 연결된다. 칼럼선택회로(940)는 제1 선택부(941)와 제2 선택부(942)를 포함한다. 제1 선택부(941)는 칼럼선택신호(CSL<j>, j=0,1,…,m)에 응답하여 비트라인들(BL)에 실리는 메모리셀데이터를 선택적으로 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달한다. 활성화된 하나의 칼럼선택신호(CSL<j>, j=0,1,…,m)에 응답하여 4개의 메모리셀데이터가 4개의 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달된다. 제2 선택부(942)는 블락선택신호(DCAij)에 응답하여 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달된 4개의 메모리셀데이터를 4개의 GIO(i=0,2,4,6)로 전달한다.

리던던시메모리블락(850) 내 비트라인들(RBL)은 리던던시칼럼선택회로(950)에 의하여 RGIO(i=0,2,4,6)에 연결된다. 리던던시칼럼선택회로(950)는 제1 리던던시선택부(951)와 제2 리던던시선택부(952)를 구비하고, 이들 각각은 칼럼선택회로(940)의 제1 선택부(941)와 제2 선택부(942)와 거의 동일하다. 다만, 제1 리던던시선택부(951)는 리던던시칼럼선택신호(RCSL<k>,k=0,1,…,n)에 응답하여 리던던시메모리셀 데이터를 리던던시로컬데이터입출력라인(RLIO, i=0,2,4,6)으로 전달한다는 점에서 칼럼선택회로(940) 내 제1 선택부(941)와 차이가 있다. 활성화된 하나의 리던던시칼럼선택신호(RCSL<k>, j=0,1,…,n)에 응답하여 4개의 리던던시메모리셀 데이터가 4개의 리던던시로컬데이터입출력라인(RLIO, i=0,2,4,6)으로 전달된다. 이는 칼럼선택회로(940)를 통하여 한번에 입출력되는 메모리셀 데이터가 4개로 설정되어 4개의 GIO 라인으로 전달되기 때문에, 리던던시칼럼선택회로(950)에서도 4개의 리던던시메모리셀 데이터가 4개의 RGIO 라인으로 전달되도록 하기 위함이다.

GIO(i=0,2,4,6) 라인과 RGIO(i=0,2,4,6) 라인은 앞서 설명한 도 8의 스위치(842)에 의하여 독출센스앰프/기입드라이버(750)와 선택적으로 연결된다.

본 실시예에 의하면, 칼럼선택회로(940)가 차지하는 면적은 도 4의 칼럼선택회로(440)에 비하여 칼럼선택회로(440) 내의 제1 선택부(441) 영역만큼 줄어든다. 칼럼선택회로(940)는 각각의 메모리블락의 칼럼디코더쪽에 하나씩 배치되기 때문에, 반도체 메모리 장치 전체의 입장에서는 면적이 상당히 줄어드는 잇점이 있다.

제4 실시예

도 10은 본 발명의 제4 실시예에 따른 칼럼 리던던시 구조를 나타내는 도면이다. 도 10의 반도체 메모리 장치(1000)는 도 8의 반도체 메모리 장치와 비교하여 상단부 메모리블락(710)의 서브메모리블락들(1010,1020,1030,1040) 및 하단부 메모리블락(711)의 서브메모리블락들(1060,1070,1080,1090) 각각이 로컬리던던시메모리블락들(1015,1025,1035,1045,1065,1075,1085,1095)을 구비한다는 점에서 차이가 있다. 상단부 메모리블락(710)의 서브메모리블락들(1010,1020,1030,1040)과 하단부 메모리블락(711)의 서브메모리블락들(1060,1070,1080,1090)은 도 5의 서브메모리블락들(515,525,535,545)과 거의 동일하다.

스위치부(740)는 앞서 도 8에서 설명한 바와 거의 동일하게 동작한다. 즉, 스위치(1042)는 상단부 메모리블락(710)가 활성화되었을 때에는 상단부 메모리블락(710)의 서브메모리블락(1040)의 상단부 GIO 라인(1041)과 하단부 메모리블락(711)의 서브메모리블락(1090)의 하단부 GIO 라인(1091)을 서로 연결시키고, 하단부 메모리블락(711)가 활성화되었을 때에는 상단부 GIO 라인(1041)과 하단부 GIO 라인(1091)의 연결을 끊는다. 그리고, 스위치(1042)는 상단부 메모리블락(710)의 서브메모리블락(1040) 내 결함셀이 발생했을 때에는 상단부 GIO 라인(1041)을 제1 리던던시메모리블락(1050)의 리던던시메모리셀과 연결되는 리던던시데이터입출력라인(RGIO:1051)으로 스위칭시키고, 서브메모리블락(1090) 내 결함셀이 발생했을 때에는 하단부 GIO 라인(1091)을 제2 리던던시메모리블락(1055)의 리던던시메모리셀과 연결되는 리던던시데이터입출력라인(RGIO:1056)으로 스위칭시킨다.

도 11은 도 10의 칼럼 리던던시 구조에서 서브메모리블락, 로컬리던던시메모리블락 및 리던던시메모리블락과 연결되는 GIO 및 RGIO를 구체적으로 나타내는 도면이다. 서브메모리블락(1040) 및 로컬리던던시메모리블락(1045)의 비트라인(BL)들은 칼럼선택회로(1040)에 의하여 GIO(i=0,2,4,6)과 연결된다. 칼럼선택회로(1040)는 도 9의 칼럼선택회로(940)와 동일하게 제1 선택부(941) 및제2 선택부(942)를 포함하고, 로컬선택부(1043)를 더 포함한다. 로컬선택부(1043)는 로컬칼럼선택회로를 구성한다.

로컬선택부(1043)는 로컬칼럼선택신호(LCSL<j>, j=0,1,…,m)에 응답하여 로컬리던던시메모리블락(1045)의 메모리셀데이터를 로컬데이터입출력라인(LIO, i=0,2,4,6)으로 전달한다. 로컬칼럼선택신호(LCSL<j>, j=0,1,…,m)는 칼럼선택신호(CSL<j>, j=0,1,…,m)에 의해 선택된 서브메모리블락(1040) 내 비트라인(BL)과 연결되는 메모리셀이 결함셀인 경우 이를 로컬리던던시메모리블락(1045)의 메모리셀로 대체하기 위한 신호이다. 로컬데이터입출력라인(LIO, i=0,2,4,6) 상의 데이터는 블락선택신호(DCAij)에 응답하는 제2 선택부(1042)를 통하여 4개의 GIO(i=0,2,4,6)로 전달된다.

그리고, 리던던시칼럼선택회로(1050)는 도 9의 리던던시칼럼선택회로(950)과 거의 동일하게 제1 리던던시선택부(1151)와 제2 리던던시선택부(1152)를 포함한다. 따라서 설명의 중복울 피하기 위하여 구체적인 설명은 생략된다.

본 실시예에 의해서도 칼럼선택회로(1140)와 리던던시칼럼선택회로(1150)가 차지하는 면적이 도 6의 칼럼선택회로(640)와 리던던시칼럼선택회로(650)에 비하여 줄어들기 때문에, 반도체 메모리 장치 전체의 입장에서는 면적이 상당히 줄어드는 잇점이 있다.

따라서 본 발명의 칼럼 리던던시 구조에 의하면 스위칭부를 구비하여 리던던시 효율을 증대시키면서 반도체 메모리 장치의 면적을 줄일 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명에 의하면, 칼럼 리던던시 구조에서 글로벌데이터입출력라인과 리던던시글로벌데이터입출력라인 사이에 스위칭부를 구비하여 리던던시 효율을 증대시키면서 반도체 메모리 장치의 면적을 줄일 수 있다.

Claims

복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들;

복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락;

상기 서브메모리블락의 선택된 상기 메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인;

상기 리던던시메모리블락의 선택된 상기 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인;

상기 글로벌데이터입출력라인과 연결되는 상기 메모리셀이 결함인 경우 상기 글로벌데이터입출력라인을 상기 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들; 및

상기 스위치들을 통하여 상기 글로벌데이터입출력라인 또는 상기 리던던시글로벌데이터입출력라인과 연결되는 독출센스앰프와 기입드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리 장치는

상기 결함셀을 구제하는 상기 스위치들을 제어하는 스위칭콘트롤러를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
삭제
제1항에 있어서, 상기 반도체 메모리 장치는

상기 서브메모리블락의 상기 메모리셀들의 비트라인들을 상기 글로벌데이터입출력라인과 연결시키는 칼럼선택회로를 더 구비하고,

상기 칼럼선택회로는

상기 서브메모리블락을 선택하는 뱅크선택신호에 응답하여 상기 비트라인들의 데이터들을 전송하는 제1 선택부;

칼럼선택신호에 응답하여 상기 제1 선택부의 출력들을 선택적으로 로컬데이터입출력라인으로 전달하는 제2 선택부; 및

상기 뱅크선택신호에 응답하여 상기 로컬데이터입출력라인의 데이터를 상기 글로벌데이터입출력라인으로 전달하는 제3 선택부를 구비하는 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리 장치는

상기 리던던시메모리블락의 상기 리던던시메모리셀들의 리던던시비트라인들을 상기 리던던시글로벌데이터입출력라인과 연결시키는 리던던시칼럼선택회로를 더 구비하고,

상기 리던던시칼럼선택회로는

상기 서브메모리블락을 선택하는 뱅크선택신호에 응답하여 상기 리던던시비트라인들의 데이터들을 전송하는 제1 리던던시선택부;

리던던시칼럼선택신호에 응답하여 상기 제1 리던던시선택부의 출력들을 선택적으로 로컬리던던시데이터입출력라인으로 전달하는 제2 리던던시선택부; 및

상기 뱅크선택신호에 응답하여 상기 로컬데이터입출력라인의 데이터를 상기 리던던시글로벌데이터입출력라인으로 전달하는 제3 리던던시선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들;

상기 서브메모리블락들 각각에 인접하여 복수개의 로컬리던던시메모리셀들이 배열되는 로컬리던던시메모리블락들;

복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락;

상기 서브메모리블락 또는 로컬리던던시메모리블락에서 선택된 상기 메모리셀들 또는 상기 로컬리던던시메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인;

상기 리던던시메모리블락의 선택된 상기 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인;

상기 글로벌데이터입출력라인과 연결되는 상기 메모리셀이 결함인 경우 상기 글로벌데이터입출력라인을 상기 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들; 및

상기 스위치들을 통하여 상기 글로벌데이터입출력라인 또는 상기 리던던시글로벌데이터입출력라인과 연결되는 독출센스앰프와 기입드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 반도체 메모리 장치는

상기 결함셀을 구제하는 상기 스위치들을 제어하는 스위칭콘트롤러를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
삭제
제6항에 있어서, 상기 반도체 메모리 장치는

상기 서브메모리블락의 상기 메모리셀들의 비트라인들을 상기 글로벌데이터입출력라인과 연결시키는 칼럼선택회로를 더 구비하고,

상기 칼럼선택회로는

상기 서브메모리블락을 선택하는 뱅크선택신호에 응답하여 상기 메모리셀들의 비트라인들의 데이터들을 전송하는 제1 선택부;

칼럼선택신호에 응답하여 상기 제1 선택부의 출력들을 선택적으로 로컬데이터입출력라인으로 전달하는 제2 선택부; 및

상기 뱅크선택신호에 응답하여 상기 로컬데이터입출력라인의 데이터를 상기 글로벌데이터입출력라인으로 전달하는 제3 선택부를 구비하는 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 반도체 메모리 장치는

상기 로컬리던던시메모리블락의 상기 로컬리던던시메모리셀들의 비트라인들을 상기 로컬데이터입출력라인과 연결시키는 로컬칼럼선택회로를 더 구비하고,

상기 로컬칼럼선택회로는

상기 뱅크선택신호에 응답하여 상기 로컬리던던시메모리셀들의 비트라인들의 데이터들을 전송하는 제1 로컬선택부; 및

칼럼선택신호에 응답하여 상기 제1 로컬선택부의 출력들을 선택적으로 로컬데이터입출력라인으로 전달하는 제2 로컬선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 반도체 메모리 장치는

상기 리던던시메모리블락의 상기 리던던시메모리셀들의 리던던시비트라인들을 상기 리던던시글로벌데이터입출력라인과 연결시키는 리던던시칼럼선택회로를 더 구비하고,

상기 리던던시칼럼선택회로는

상기 서브메모리블락을 선택하는 뱅크선택신호에 응답하여 상기 리던던시비트라인들의 데이터들을 전송하는 제1 리던던시선택부;

리던던시칼럼선택신호에 응답하여 상기 제1 리던던시선택부의 출력들을 선택적으로 로컬리던던시데이터입출력라인으로 전달하는 제2 리던던시선택부; 및

상기 뱅크선택신호에 응답하여 상기 로컬데이터입출력라인의 데이터를 상기 리던던시글로벌데이터입출력라인으로 전달하는 제3 리던던시선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
상단부 메모리블락;

하단부 메모리블락;

상기 상단부 및 하단부 메모리블락 각각에, 복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들;

상기 상단부 및 하단부 메모리블락 각각에 연결되어 상기 서브메모리블락 내 상기 메모리셀들의 비트라인들을 어드레싱하는 칼럼디코더;

상기 상단부 및 하단부 메모리블락 각각에, 복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락;

상기 서브메모리블락의 선택된 상기 메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인;

상기 리던던시메모리블락의 선택된 상기 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인; 및

상기 글로벌데이터입출력라인과 연결되는 상기 메모리셀이 결함인 경우 상기 글로벌데이터입출력라인을 상기 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 스위치는

상기 칼럼디코더 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 반도체 메모리 장치는

상기 스위치들을 제어하는 스위칭콘트롤러를 더 구비하고,

상기 스위칭콘트롤러는

상기 상단부 메모리블락이 선택되면 상기 상단부 메모리블락의 상기 글로벌데이터입출력라인을 상기 하단부 메모리블락의 상기 글로벌데이터입출력라인과 연결시키고,

상기 하단부 메모리블락이 선택되면 상기 상단부 메모리블락의 상기 글로벌데이터입출력라인과 상기 하단부 메모리블락의 상기 글로벌데이터입출력라인과의 연결을 끊어, 상기 상기 하단부 메모리블락의 메모리셀 데이터는 상기 하단부 메모리블락의 상기 글로벌데이터입출력라인을 통해 전달되는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 반도체 메모리 장치는

상기 스위치들을 통하여 연결된 상기 글로벌데이터입출력라인 또는 상기 리던던시글로벌데이터입출력라인과 연결되는 독출 센스앰프와 기입드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 반도체 메모리 장치는

상기 서브메모리블락의 상기 메모리셀들의 비트라인들을 상기 글로벌데이터입출력라인과 연결시키는 칼럼선택회로를 더 구비하고,

상기 칼럼선택회로는

상기 칼럼선택신호에 응답하여 상기 메모리셀들의 비트라인들을 선택적으로 로컬데이터입출력라인으로 전달하는 제1 선택부; 및

블락선택신호에 응답하여 상기 로컬데이터입출력라인의 데이터를 상기 글로벌데이터입출력라인으로 전달하는 제2 선택부를 구비하는 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 반도체 메모리 장치는

상기 리던던시메모리블락의 상기 리던던시메모리셀들의 리던던시비트라인들을 상기 리던던시글로벌데이터입출력라인과 연결시키는 리던던시칼럼선택회로를 더구비하고,

상기 리던던시칼럼선택회로는

리던던시칼럼선택신호에 응답하여 상기 리던던시비트라인들의 데이터들을 선택적으로 로컬리던던시데이터입출력라인으로 전달하는 제1 리던던시선택부; 및

블락선택신호에 응답하여 상기 로컬데이터입출력라인의 데이터를 상기 리던던시글로벌데이터입출력라인으로 전달하는 제2 리던던시선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
상단부 메모리블락;

하단부 메모리블락;

상기 상단부 및 하단부 메모리블락 각각에, 복수개의 메모리셀들이 배열되는 다수개의 서브메모리블락들;

상기 서브메모리블락들 각각에 인접하여 복수개의 로컬리던던시메모리셀들이 배열되는 로컬리던던시메모리블락들;

상기 상단부 및 하단부 메모리블락 각각에, 복수개의 리던던시메모리셀들이 배열되는 리던던시메모리블락;

상기 상단부 및 하단부 메모리블락 각각에 연결되어 상기 서브메모리블락 내 상기 메모리셀들의 비트라인들을 어드레싱하는 칼럼디코더;

상기 서브메모리블락의 선택된 상기 메모리셀들의 데이터들이 전달되는 글로벌데이터입출력라인;

상기 리던던시메모리블락의 선택된 상기 리던던시메모리셀들의 데이터들이 전달되는 리던던시글로벌데이터입출력라인; 및

상기 글로벌데이터입출력라인과 연결되는 상기 메모리셀이 결함인 경우 상기 글로벌데이터입출력라인을 상기 리던던시글로벌데이터입출력라인으로 스위칭시키는 스위치들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 스위치들은

상기 칼럼디코더 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 반도체 메모리 장치는

상기 스위치들을 제어하는 스위칭 콘트롤러를 더 구비하고,

상기 스위칭콘트롤러는

상기 상단부 메모리블락이 선택되면 상기 상단부 메모리블락의 상기 글로벌데이터입출력라인을 상기 하단부 메모리블락의 상기 글로벌데이터입출력라인과 연결시키고,

상기 하단부 메모리블락이 선택되면 상기 상단부 메모리블락의 상기 글로벌데이터입출력라인과 상기 하단부 메모리블락의 상기 글로벌데이터입출력라인과의 연결을 끊는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 반도체 메모리 장치는

상기 스위치들을 통하여 연결된 상기 글로벌데이터입출력라인 또는 상기 리던던시글로벌데이터입출력라인과 연결되는 독출 센스앰프와 기입드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 반도체 메모리 장치는

상기 서브메모리블락의 상기 메모리셀들의 비트라인들을 상기 글로벌데이터입출력라인과 연결시키는 칼럼선택회로를 더 구비하고,

상기 칼럼선택회로는

상기 칼럼선택신호에 응답하여 상기 메모리셀들의 비트라인들을 선택적으로 로컬데이터입출력라인으로 전달하는 제1 선택부; 및

블락선택신호에 응답하여 상기 로컬데이터입출력라인의 데이터를 상기 글로벌데이터입출력라인으로 전달하는 제2 선택부를 구비하고,

상기 로컬리던던시메모리블락의 상기 로컬리던던시메모리셀들의 비트라인들을 상기 로컬데이터입출력라인과 연결시키는 로컬칼럼선택회로를 더 구비하고,

상기 로컬칼럼선택회로는

로컬칼럼선택신호에 응답하여 상기 로컬리던던시메모리셀들의 비트라인들의 데이터들을 상기 로컬데이터입출력라인으로 전달하는 로컬선택부를 구비하는 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 반도체 메모리 장치는

상기 리던던시메모리블락의 상기 리던던시메모리셀들의 리던던시비트라인들을 상기 리던던시글로벌데이터입출력라인과 연결시키는 리던던시칼럼선택회로를 더 구비하고,

상기 리던던시칼럼선택회로는

리던던시칼럼선택신호에 응답하여 상기 리던던시비트라인들의 데이터들을 선택적으로 로컬리던던시데이터입출력라인으로 전달하는 제1 리던던시선택부; 및

블락선택신호에 응답하여 상기 로컬리던던시데이터입출력라인의 데이터를 상기 리던던시글로벌데이터입출력라인으로 전달하는 제2 리던던시선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.