JPH0461099A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は記憶セル、　ビット線及びデータ入出力線等の
局所的な欠陥を救済する手段を有する半導体記憶装置に
関するものであも 従来の技術 １６ＭビットＤＲＡＭや４ＭビットＳＲＡＭに代表され
るように　半導体記憶素子の記憶容量が増大するにとも
なって、素子の歩留り、特に製造開始初期の歩留りを高
水準に維持することが非常に困難となっている。この理
由として（′！Ｓ　素子の高密度化にともない半導体基
板中の欠陥東　製造工程中に発生する製造不良やダスト
等により、記憶セルの一部が正常に動作しなかったり、
隣接する配線同士か短絡したりすることが挙げられる。

そこでこれらの不良を救済するために従来より、本体記
憶セル部の周辺に　予備の記憶セルイ１、予備のワード
線及び予備の行選択回路または予備の記憶モルタ１上　
予備のビット線及び予備の列選択回路を配置し　不良の
記憶セルもしくはワード線やビット線の短絡等があると
、　これを含む行または列を前記の予備の記憶セル丘　
予備のワード線及び予備の行選択回路または予備の記憶
モルタ１上　予備のビット線及び予備の列選択回路に置
換して正常な半導体記憶素子とするものであム　このと
き、前記の不良の行もしくは列のアドレスは不良アドレ
ス検出回路においてフユーズ素子等によって記憶させて
おき、外部より不良のアドレスが入力されるとこれを検
出し　前記の予備の行選択回路または列選択回路によっ
て予備の行または列が選択されることになる。またそれ
と共に不良の行または列は非選択となも 第５図は従来の半導体記憶装置のうち列方向に予備の記
憶セル等を配置した装置のブロック構成図である。１２
は本体記憶セルでマトリックス状に配置してあり、　１
３は予備記憶セルで列方向に配置したものを複数組並べ
である。　１１は本体記憶セル１２及び予備記憶セル１
３を行方向に選択する行選択回路　２１はワード線であ
る。　１４は本体記憶セル１２に対するデータ人出力を
列方向に選択する列選択回路　２５はビット亀　１６は
予備記憶セル１３に対するデータ入出力を列方向に選択
する予備列選択回路　２６は予備ビット線である。　１
５は列アドレスプリデコード回路　１７は不良アドレス
検出回路であも 以上のように構成された従来の半導体記憶装置の出力動
作のタイミングチャートを第６図に示す。

アドレスバッファ回路より列アドレス２２が入力された
とき列アドレスプリデコード回路１５においてブロック
選択信号及びブロック内選択信号となる２種類のプリデ
コード信号を発生する。２種類のプリデコード信号はプ
リデコード線２３ａを介して列選択回路１４に入力され
　ブロック選択信号はプリデコード線２３ｂを介して予
備列選択回路１６に入力される。前記列アドレス２２が
不良アドレスである場合、不良アドレス検出回路１７に
おいて不良アドレス検圧信号２４を発生し列アドレスプ
リデコード回路１５及び予備列選択回路１６に入力する
。これにより列アドレスプリデコード回路１５において
ブロック内選択信号は非選択状態となりプリデコード線
２３ａを通って列選択回路１４に送られ　不良の列は非
選択となム一方予備列選択回路１６において、ブロック
選択信号と前記不良アドレス検出信号２４より予備の列
が選択され　不良の列の代わりに予備の列と入出力回路
との間でデータ人出力線２９を通してアクセスタイム１
．０でデータの出力をおこなう。

発明が解決しようとする課題 しかしながら前記のような構成で（友　不良アドレス検
出信号２４を列アドレスプリデコード回路１５にフィー
ドバックしているた敢　列アドレスプリデコード回路１
５において列アドレス２２の入力に対して前記不良アド
レス検出信号２４の入力が遅延することになりその分だ
け列方向の選択が遅延する（第６図の遅延時間ｔに相当
）という問題点を有しており、今後の半導体記憶素子の
高速化にマイナスとなａ 本発明はかかる点に鑑ム　予備の記憶セルを使用して記
憶セルの不良を救済し半導体記憶素子の歩留りを向上さ
せ、かつ高速にデータアクセスすることのできる半導体
記憶装置を提供することを目的とする。

課題を解決するための手段 本発明（よ　列選択回路と予備の列選択回路を有する半
導体記憶装置であって、不良アドレスを記憶し列アドレ
スが入力された時にその列アドレスが前記不良アドレス
であるかどうかを検出する不良アドレス検出回路と、前
記列選択回路に接続する本体データ入出力線と前記予備
の列選択回路に接続する予備のデータ入出力線とを切り
替え入出力回路に接続するスイッチ部とを備え、前記不
良アドレス検出回路が不良アドレスであるかを示す不良
アドレス検出信号を発生させ、その検出信号により前記
スイッチ部が本体データ入出力線と予備のデータ入出力
線とを切り換えることを特徴とする半導体記憶装置であ
る。

また本発明は上記構成に加え、不良アドレス検出信号に
より列選択回路が不良の記憶セル及びビット線を非選択
とする。

作用 本発明は前記した構成により、本体記憶セルの一部やビ
ット線などの配線の一部に不良が生じた場合、半導体記
憶素子そのものを不良にしないために予備回路を使用す
るととも邑　その際のデータ入出力の切り換えを、従来
は本体及び予備の列選択回路の切り換えで行っていたも
のを、本体及び予備のデータ人出力線の切り換えで行う
ことによりデータアクセスを高速化できも　さらに不良
の記憶セル等を非選択にすることにより不良により発生
した直流電流経路を遮断し消費電流を減らすことができ
る。

実施例 （実施例１） 本発明の実施例を図面を用いて説明する。

第１図は本発明の第１の実施例における半導体記憶装置
のブロック構成図である。記憶セル（よ本体記憶セル１
２をマトリックス状に配置し　列方向に予備の記憶セル
１３を配置したものを複数組並べである。　１１は本体
記憶セル１２及び予備記憶セル１３を行方向に選択する
行選択回路　２１はワード線である。　１４は本体記憶
セル１２に対するデータ入出力を列方向に選択する列選
択回路　２５はビット線　１６は予備記憶セル１３に対
するデータ人出力を列方向に選択する予備列選択回路　
２６は予備ビット線である。　１５は列アドレスプリデ
コード回路　１７は不良アドレス検出回路である。　１
８は本体データ入出力線２７と予備のデータ入出力線１
８とを切り替え入出力回路に接続するスイッチ部である
。

以上のように構成されたこの実施例の半導体記憶装置の
列アドレス２２が不良アドレスである場合の出力動作の
タイミングチャートを第２図に示す。以下その動作を説
明する。

まず列アドレスプリデコード回路１５においてブロック
選択信号及びブロック内選択信号となる２種類のプリデ
コード信号を発生する。２種類のプリデコード信号はプ
リデコード線２３ａを介して列選択回路１４に人力され
　ブロック選択信号はプリデコード線２３ｂを介して予
備列選択回路１６に人力されａ　列選択回路１４により
本体記憶セル列が選択され　予備列選択回路１６により
予備記憶セル列が選択されも　また不良アドレス検出回
路１７においては不良アドレス検出信号２４を発生しス
イッチ部１８に入力すム　アドレスバッファ回路より入
力された列アドレス２２が不良アドレスである場合　不
良アドレスを示す不良アドレス検出信号２４によりスイ
ッチ部１８において、予備のデータ入出力線２８とデー
タ人出力線２９を接続し予備の記憶セル１３に対してデ
ータが入出力されも　また列アドレス２２が不良アドレ
スでない場合には　不良アドレスでないことを示す不良
アドレス検出信号２４によりスイッチ部１８において、
本体データ入出力線２７とデータ入出力線２９を接続し
本体記憶セル１２に対してデータが入出力されも 又　第３図はスイッチ部１８の構成の一例を示す。本体
データ入出力線２７及び予備データ入出力線２８とデー
タ入出力線２９との間にＮチャンネルトランジスタ３１
とＰチャンネルトランジスタ３２よりなるスイッチを設
置上　本体データ人出力線２７側のスイッチのＰチャン
ネルトランジスタ３２のゲートと予備データ入出力線２
８側のスイッチのＮチャンネルトランジスタ３１のゲー
トに不良アドレス検出信号２４を入力上　本体データ入
出力線２７側のスイッチのＮチャンネルトランジスタ３
１のゲートと予備データ入出力線２８側のスイッチのＰ
チャンネルトランジスタ３２のゲートにインバータ３３
によって作った不良アドレス検出信号２４の反転信号を
入力したものである。これにより、列アドレスが不良ア
ドレスであるときには不良アドレス検出信号２４をハイ
レベルにして、予備データ人出力線２８とデータ入出力
線２９とを接続し本体データ入出力線２７とデータ入出
力線２９とを切り離す。一方、列アドレスが不良アドレ
スでないききには不良アドレス検出信号２４をローレベ
ルにして、本体データ入出力線２７とデータ入出力線２
９とを接続し予備データ入出力線２８とデータ人出力線
２９とを切り離す。

以上のようにこの実施例によれは　本体データ入出力線
２７及び予備のデータ人出力線２８と入出力回路との間
のスイッチ部１８を設け、不良アドレス検出回路１７に
おいて発生した不良アドレス検出信号２４により本体デ
ータ入出力線２７と予備のデータ入出力線２８を切り換
えてデータの入出力をすることにより、従来の列選択回
路と予備の列選択回路の切り換えによるデータの入出力
に比べ　第６図に示す遅延時間ｔだけ短縮を可能とし高
速化を図ることができる。

（実施例２） 第４図は本発明の第２の実施例における半導体記憶装置
のブロック構成図である。第４図において、第１図と同
一の機能を有するものは同一の番号を付し説明を省略す
る。以上のように構成されたこの実施例の半導体記憶装
置において、以下その動作を説明する。アドレスバッフ
ァ回路より入力された列アドレス２２が不良アドレスで
ある場合、まず列アドレスプリデコード回路１５及び列
選択回路１４により本体記憶セル列が選択され列アドレ
スプリデコード回路１５及び予備列選択回路１６により
予備記憶セル列が選択されも　また不良アドレス検出回
路１７においては不良アドレス検出信号２４を発生しス
イッチ部１８に入力すも　これによりスイッチ部１８に
おいて、予備のデータ入出力線２８とデータ人出力線２
９を接続し予備の記憶セル】３に対してデータが入出力
されも　また不良アドレス検出信号２４を列選択回路１
４に入力することにより不良の記憶セルやビット線等を
非選択にする。列アドレス２２が不良アドレスでない場
合に（よ　スイッチ部１８において、本体データ人出力
線２７とデータ入出力線２９を接続し本体記憶セル１２
に対してデータが入出力される。

以上のようにこの実施例によれ（ｆ、、本体データ入出
力線２７及び予備のデータ入出力線２８と入出力回路と
の間のスイッチ部１８を設置す、不良アドレス検出回路
１７において発生した不良アドレス検出信号により本体
データ入出力線２７と予備のデータ入出力線２８を切り
換えてデータの入出力をすることにより、従来の列選択
回路と予備の列選択回路の切り換えによるデータの入出
力よりも高速化を図ることができるとともに　不良アド
レス検出信号１７を用いて列選択回路１４が不良により
発生した直流電流経路を遮断し消費電流を減らすことが
できも 発明の詳細 な説明したよう番ミ　　本発明によれは　本体記憶セル
の一部やビット線などの配線の一部に不良が生じた場合
、予備回路を使用し救済するとともｉ、：、、より高速
のデータアクセスを行うことができも　さらに低消費電
力の半導体記憶素子を提供することができその実用的効
果は太き（■

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体記憶装置
のブロック構成図　第２図は本発明の第１の実施例にお
ける半導体記憶装置において不良の列アドレスが入力さ
れたときの出力動作のタイミングチャートａ　　第３図
はスイッチ部の構成図第４図は本発明の第２の実施例に
おける半導体記憶装置のブロック構成図　第５図は従来
の不良救済回路を含む半導体記憶装置のブロック構成図
第６図は従来の不良救済回路を含む半導体記憶装置にお
いて不良の列アドレスが人力されたときの出力動作のタ
イミングチャート図であも１１・・・行選択同区　１２
・・・本体記憶セル、　１３・・・予備記憶セノｌ／、
　１４・・・列選択回路　１５・・・列アドレスプリデ
コード同区　１６・・・予備列選択回路１７・・・不良
アドレス検出同区　１８・・・スイッチ撤２１・・・ワ
ード緻　２２・・・列アドレ、％２３ａ、２３ｂ・・・
プリデコード織　２４・・・不良アドレス検出信号　２
５・・・ビット線　２６・・・予備ビット線２７・・・
本体データ人出力線　２８・・・予備データ入出力１＆
　　２９・・・データ入出力亀 代理人の氏名　弁理士　粟野重孝　はか１名２４不良ア
トしス情出１百号 Ｎ子ヤソネルトラフシス９ Ｐ：ｆ−〒ンネルトランシヌ９ 第 図 口 α泊′ｔα「ｅ

Claims (2)

【特許請求の範囲】
1. （１）列選択回路と予備の列選択回路を有する半導体記
   憶装置であって、不良アドレスを記憶し列アドレスが入
   力された時にその列アドレスが前記不良アドレスである
   かどうかを検出する不良アドレス検出回路と、前記列選
   択回路に接続する本体データ入出力線と前記予備の列選
   択回路に接続する予備のデータ入出力線とを切り替え入
   出力回路に接続するスイッチ部とを備え、前記不良アド
   レス検出回路が不良アドレスであるかを示す不良アドレ
   ス検出信号を発生させ、その検出信号により前記スイッ
   チ部が本体データ入出力線と予備のデータ入出力線とを
   切り換えることを特徴とする半導体記憶装置
2. （２）不良アドレス検出信号により列選択回路が不良の
   記憶セル及びビット線を非選択とすることを特徴とする
   請求項１記載の半導体記憶装置。