JP3952259B2 - 半導体メモリ装置の欠陥アドレス貯蔵回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、欠陥セルに対応する列又は行アドレスを貯蔵するための欠陥アドレス貯蔵回路に関するものである。
【0002】
【従来の技術】
多くの集積回路メモリアレイには、メモリの内部の欠陥行(又は、列)の代用として使用されるように複数のリダンダント行(又は、列)が設けられる。欠陥行(又は、列)が生じた時、チップ全体を欠陥があると取り扱うよりは欠陥行(又は、列)の代わりにリダンダント行(又は、列)を利用できる。欠陥行(又は、列)のアドレスに対応するリダンダント行(又は、列)として指定することによって、欠陥行(又は、列)がリダンダント行(又は、列)に代替される。欠陥行(又は、列)に対応するアドレスが入力された時、リダンダント行(又は、列)が代わりに指定される。
【0003】
欠陥行(又は、列)をリダンダント行(又は、列)に代替するために、メモリ装置は欠陥アドレス貯蔵回路(又は、欠陥アドレス検出回路)を含む。欠陥アドレス貯蔵回路は行/列アドレスをモニタし、欠陥行(又は、列)のアドレスが入力された時、リダンダント行(又は、列)を代わりにイネーブルさせる。このような機能を実行する欠陥アドレス貯蔵回路の例が米国特許第5,258,953号“SEMICONDUCTOR MEMORY DEVICE”と、米国特許第5,657,280号“DEFECTIVE CELL REPARING CIRCUIT AND METHOD OF SEMICONDUCTOR MEMORY DEVICE”と、米国特許第5、723,999号“REDUNDANT ROW FUSE BANK CIRCUIT”に開示されている。
【0004】
図1は従来技術による欠陥アドレス貯蔵回路を示す回路図である。
【0005】
図1を参照すると、欠陥アドレス貯蔵回路はヒューズ11と、PMOSトランジスタ12と、インバータ13と、NOR型ヒューズバンク(又は、NOR型ヒューズアレイ)30とで構成される。ヒューズ11とPMOSトランジスタ12は電源電圧とノードN0との間に接続され、トランジスタ12は信号nRchkに従ってスイッチオン/オフされる。インバータ13の入力端子はノードN0に接続され、出力端子は信号nRcenを出力するように接続される。NOR型ヒューズバンク30はヒューズ14〜24及びNMOSトランジスタ15〜25で構成され、図に示すように接続される。ヒューズ14〜24はNMOSトランジスタ15〜25に各々対応する。図に示すように、ヒューズ14〜24及びNMOSトランジスタ15〜25はNOR構造を有するように構成される。
【0006】
回路動作において、欠陥が発生しない場合、電源電圧からノードN0に流れる電流(又は、供給される電荷)を遮断するためにヒューズ11が切断される。ヒューズバンク30の内部のヒューズ14〜24は接続状態(導通状態)に維持される。このような条件によると、たとえいずれかの組合わせのアドレス信号A0,nA0,A1,nA1,A2,nA2が入力されても、ヒューズバンク30の内部のNMOSトランジスタ15〜25のうち少なくとも1つはターンオンされ、その結果、ノードN0はロー状態に維持される。
【0007】
これに対して、欠陥が発生した場合は、ヒューズ11は接続状態に維持され、ヒューズバンク30の内部のヒューズ14〜24が欠陥行(又は、列)に対応するアドレスを検出するように切断される。例えば、アドレス信号A0,A1,A2が全部ローである場合、ハイレベルを有するアドレス信号nA0,nA1,nA2に対応するヒューズ16,20,24は全部切断され、アドレス信号A0,A1,A2に対応するヒューズ14,18,22は全部接続状態に維持される。このような条件によると、ノードN0から接地電圧に流れる電流経路が遮断されるので、ノードN0はヒューズ11とPMOSトランジスタ12を通じてハイレベルに充電される。その結果、インバータ13を通じてローレベルの信号nRcenが出力され、これは現在アドレスされる行(又は、列)が欠陥があることを示す。即ち、欠陥行(又は、列)が対応するリダンダント行(又は、列)に代替される。
【0008】
【発明が解決しようとする課題】
正常な行(又は、列)に対応するアドレス信号が入力される場合、アドレス信号A0〜nA2のうち少なくとも1つはハイレベルを有するので、それに対応するNMOSトランジスタはターンオンされる。即ち、ノードN0から接地電圧への電流経路が形成される。PMOSトランジスタ12の電流駆動能力がヒューズバンク30のNMOSトランジスタの電流駆動能力より小さく設定されているので、ノードN0はハイレベルの信号nRcenを出力するようにローレベルに維持される。
【0009】
メモリ装置が複数の欠陥アドレス貯蔵回路を備えることは当業者には周知である。前述のように、各欠陥アドレス貯蔵回路に貯蔵された欠陥アドレスが現在入力されたアドレスと一致しない時、各欠陥アドレス貯蔵回路にはノードN0から接地電圧へのDC経路が形成される。即ち、従来技術による欠陥アドレス貯蔵回路によって多量の電流が不要に消費される。
【0010】
本発明は、正常なアドレスが入力された時、消費されるDC電流を防止できる半導体メモリ装置の欠陥アドレス貯蔵回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明による半導体メモリ装置の欠陥アドレス貯蔵回路は、第1電源端子と出力ノードとの間に接続され、制御信号に応じて出力ノードを第1電源端子の電位にプリチャージするプリチャージ回路及び出力ノードと第2電源端子との間に接続され、欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクを含む。ヒューズバンクはNAND型構造を有するように前記出力ノードと第2電源端子との間に直列接続されたアドレス貯蔵ブロックを有する。第1電源端子には電源電圧が供給され、第2電源端子には接地電圧が供給される。そして、ヒューズバンクの各アドレス貯蔵ブロックは第1グループのヒューズ及びNMOSトランジスタと第2グループのヒューズ及びNMOSトランジスタで構成され、第1及び第2グループ各々のヒューズ及びNMOSトランジスタは直列接続され、第1及び第2グループは互いに並列接続される。或いは、ヒューズバンクの各アドレス貯蔵ブロックの他の実施例として、第1グループのヒューズ及びNMOSトランジスタと第2グループのヒューズ及びNMOSトランジスタで構成され、第1及び第2グループのヒューズは直列接続され、同様に両グループのNMOSトランジスタは直列接続され、ヒューズの接続ノードはトランジスタの接続ノードに電気的に接続される。
【0012】
ここで、ヒューズバンクの各アドレス貯蔵ブロックに設けられる第1及び第2グループのNMOSトランジスタは相補的なアドレス信号によって制御される。また、出力ノードに接続され、出力ノードに応じてアドレス信号に対応する出力信号を出力するバッファ回路を付加的に含む。
【0013】
また、本発明による半導体メモリ装置の欠陥アドレス貯蔵回路の他の形態として、第1電源端子と出力ノードとの間に接続され、制御信号に応じて出力ノードを第1電源端子の電位にプリチャージするプリチャージ回路及び出力ノードと第2電源端子との間に接続され、欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクを含む。ヒューズバンクはNAND型構造を有するように前記出力ノードと第2電源端子との間に直列接続されたアドレス貯蔵ブロックを有する。第1電源端子には接地電圧が供給され、第2電源端子には電源電圧が供給される。そして、ヒューズバンクの各アドレス貯蔵ブロックは第1グループのヒューズ及びPMOSトランジスタと第2グループのヒューズ及びPMOSトランジスタで構成され、第1及び第2グループ各々のヒューズ及びPMOSトランジスタは直列接続され、第1及び第2グループは互いに並列接続される。或いは、ヒューズバンクの各アドレス貯蔵ブロックの他の実施例として、第1グループのヒューズ及びPMOSトランジスタと第2グループのヒューズ及びPMOSトランジスタで構成され、第1及び第2グループのヒューズは直列接続され、同様に両グループのPMOSトランジスタは直列接続され、ヒューズの接続ノードはトランジスタの接続ノードに電気的に接続される。
【0014】
ここで、ヒューズバンクの各アドレス貯蔵ブロックに設けられる第1及び第2グループのPMOSトランジスタは相補的なアドレス信号によって制御される。また、出力ノードに接続され、出力ノードに応じてアドレス信号に対応する出力信号を出力するバッファ回路を付加的に含む。
【0017】
このような回路によると、NAND構造のヒューズバンクが実現され、これは正常なアドレスが入力された時に生じるDC電流を遮断させる。
【0018】
【発明の実施の形態】
以下、添付した図を参照して本発明の望ましい実施形態を詳細に説明する。
【0019】
図2は本発明の第1実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【0020】
図2を参照すると、本発明の欠陥アドレス貯蔵回路はPMOSトランジスタ41と、インバータ42と、NAND型ヒューズバンク100とを含む。PMOSトランジスタ41は電源電圧と出力ノードN1との間に接続され、出力ノードN1を電源電圧にプリチャージするように制御信号nRpによって制御される。インバータ42は出力ノードN1に接続され、出力ノードN1の電位に従う信号Renを出力する。PMOSトランジスタ41はプリチャージ回路として動作し、インバータ42はバッファ回路として動作する。
【0021】
続いて図2を参照すると、NAND型ヒューズバンク100は複数のアドレス貯蔵ブロック100a,100b,100cを含み、アドレス貯蔵ブロック100a,100b,100cはNAND構造を有するように出力ノードN1と接地電圧との間に直列接続される。アドレス貯蔵ブロック100a,100b,100cの各々は2つのヒューズ43,44、47,48、51,52と2つのNMOSトランジスタ45,46、49,50、53,54で構成される。アドレス貯蔵ブロック100aのヒューズ43及びNMOSトランジスタ45は出力ノードN1とアドレス貯蔵ブロック100bとの間に直列接続される。アドレス貯蔵ブロック100aのヒューズ44及びNMOSトランジスタ46は出力ノードN1とアドレス貯蔵ブロック100bとの間に直列接続される。即ち、ヒューズ43及びNMOSトランジスタ45のグループは出力ノードN1とアドレス貯蔵ブロック100bとの間にヒューズ44及びNMOSトランジスタ46のグループと並列接続される。アドレス貯蔵ブロック100aのNMOSトランジスタ45,46は相補的なアドレス信号nA0,A0によって各々制御されるように接続される。図2に示すように、残りのアドレス貯蔵ブロック100b,100cはアドレス貯蔵ブロック100aの回路構成と同一であり、説明は省略する。
【0022】
図3は図2に示した欠陥アドレス貯蔵回路の動作を説明するための動作タイミング図である。
【0023】
以下、添付した図を参照して、本発明による欠陥アドレス貯蔵回路の動作を詳細に説明する。
【0024】
任意の欠陥セルに対応するアドレス(以下、リペアアドレスと呼ぶ)は図2に示した欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスA0,A1,A2を“000”と仮定する。このような場合、リペアアドレス信号A0,A1,A2に対応するヒューズ44,48,52は切断され、相補リペアアドレス信号nA0,nA1,nA2に対応するヒューズ43,47,51は接続状態に維持される。このようなヒューズカッティングによってリペアアドレスがヒューズバンク100に貯蔵される。
【0025】
信号nRPがローレベルに維持される間、出力ノードN1はPMOSトランジスタ41を通じてハイレベルになる。図3に示すように、“000”のリペアアドレスA0,A1,A2が入力されると、NAND型ヒューズバンク100のNMOSトランジスタ46,50,54はターンオフされ、NMOSトランジスタ45,49,53は“111”の相補リペアアドレス信号nA0,nA1,nA2によってターンオンされる。これは出力ノードN1と接地電圧との間に電流経路43→45→47→49→51→53を形成し、図3に示すように、欠陥セルに対応するリダンダントセルが選択されるようにハイレベルの信号Renが出力される。
【0026】
“010”の正常なアドレスが図2の欠陥アドレス貯蔵回路に入力された場合、NAND型ヒューズバンク100のアドレス貯蔵ブロック100bを構成するNMOSトランジスタ50はターンオンされ、NMOSトランジスタ49はターンオフされる。これはアドレス貯蔵ブロック100a,100c間の電流経路を遮断して、電源電圧から接地電圧へのDC電流経路が形成されなくする。即ち、正常なアドレスが入力された場合は、本発明によるNAND型ヒューズバンク100を有する欠陥アドレス貯蔵回路によって消費されるDC電流が防止される。
【0027】
図4は本発明の第2実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【0028】
図4を参照すると、本発明の欠陥アドレス貯蔵回路はPMOSトランジスタ55と、インバータ56と、NAND型ヒューズバンク200とを含む。PMOSトランジスタ55は電源電圧と出力ノードN2との間に接続され、出力ノードN2を電源電圧にプリチャージするように制御信号nRPによって制御される。インバータ56は出力ノードN2に接続され、出力ノードN2の電位に従う信号Renを出力する。PMOSトランジスタ55はプリチャージ回路として動作し、インバータ56はバッファ回路として動作する。
【0029】
本発明によるNAND型ヒューズバンク200は複数のアドレス貯蔵ブロック200a,200b,200cを含み、アドレス貯蔵ブロック200a,200b,200cはNAND構造を有するように出力ノードN2と接地電圧との間に直列接続される。アドレス貯蔵ブロック200a,200b,200cの各々は2つのヒューズ58,60、62,64、66,68と2つのNMOSトランジスタ57,59、61,63、65,67で構成される。アドレス貯蔵ブロック200aのヒューズ58,60は出力ノードN2とアドレス貯蔵ブロック200bとの間に直列接続される。アドレス貯蔵ブロック200aのNMOSトランジスタ57,59は出力ノードN2とアドレス貯蔵ブロック200bとの間に直列接続される。トランジスタ57,59の接続ノードはヒューズ58,60の接続ノードと電気的に接続される。アドレス貯蔵ブロック200aのNMOSトランジスタ57,59は相補的なアドレス信号A0,nA0によって各々制御されるように接続される。図4に示すように、残りのアドレス貯蔵ブロック200b,200cはアドレス貯蔵ブロック200aの回路構成と同一であり、説明は省略する。
【0030】
任意の欠陥セルに対応するアドレス(以下、リペアアドレスと呼ぶ)は本発明の第2実施形態による欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスA0,A1,A2を“000”と仮定する。このような場合、アドレス貯蔵ブロック200a,200b,200cのヒューズ60,64,68は切断され、ヒューズ58,62,66は接続状態に維持される。このようなヒューズカッティングによってリペアアドレスがNAND型ヒューズバンク200に貯蔵される。
【0031】
信号nRPがローレベルに維持される間、出力ノードN2はPMOSトランジスタ55を通じてハイレベルになる。“000”のリペアアドレスA0,A1,A2が入力されると、NAND型ヒューズバンク200のNMOSトランジスタ57,61,65はターンオフされ、NMOSトランジスタ59,63,67は“111”の相補リペアアドレス信号nA0,nA1,nA2によってターンオンされる。これは出力ノードN2と接地電圧との間に電流経路58→59→62→63→66→67を形成し、欠陥セルに対応するリダンダントセルが選択されるようにハイレベルの信号Renが出力される。
【0032】
“010”の正常なアドレスが図4の欠陥アドレス貯蔵回路に入力された場合、NAND型ヒューズバンク200のアドレス貯蔵ブロック200bを構成するNMOSトランジスタ61はターンオンされ、NMOSトランジスタ63はターンオフされる。すると、アドレス貯蔵ブロック200a,200c間の電流経路が遮断されるので、電源電圧から接地電圧へのDC電流経路が形成されない。即ち、正常なアドレスが入力された場合は、本発明によるNAND型ヒューズバンク200を有する欠陥アドレス貯蔵回路によって消費されるDC電流が防止される。
【0033】
図5は本発明の第3実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【0034】
図5を参照すると、本発明の欠陥アドレス貯蔵回路はNMOSトランジスタ69と、インバータ82と、NAND型ヒューズバンク300とを含む。NMOSトランジスタ69は接地電圧と出力ノードN3との間に接続され、出力ノードN3を接地電圧にプリチャージするように制御信号Rnによって制御される。インバータ82は出力ノードN3に接続され、出力ノードN3の電位に従う信号Rnを出力する。NMOSトランジスタ69はプリチャージ回路として動作し、インバータ82はバッファ回路として動作する。
【0035】
続いて図5を参照すると、NAND型ヒューズバンク300は複数のアドレス貯蔵ブロック300a,300b,300cを含み、アドレス貯蔵ブロック300a,300b,300cはNAND構造を有するように電源電圧と出力ノードN3との間に直列接続される。アドレス貯蔵ブロック300a,300b,300cの各々は2つのヒューズ70,71、74,75、78,79と2つのPMOSトランジスタ72,73、76,77、80,81で構成される。アドレス貯蔵ブロック300aのヒューズ70及びPMOSトランジスタ72は電源電圧とアドレス貯蔵ブロック300bとの間に直列接続される。アドレス貯蔵ブロック300aのヒューズ71及びPMOSトランジスタ73は電源電圧とアドレス貯蔵ブロック300bとの間に直列接続される。即ち、ヒューズ70及びPMOSトランジスタ72のグループは電源電圧とアドレス貯蔵ブロック300bとの間にヒューズ71及びPMOSトランジスタ73のグループと並列接続される。アドレス貯蔵ブロック300aのPMOSトランジスタ72,73は相補的なアドレス信号nA0,A0によって各々制御されるように接続される。残りのアドレス貯蔵ブロック300b,300cはアドレス貯蔵ブロック300aの回路構成と同一であり、説明は省略する。
【0036】
図6は図5に示した欠陥アドレス貯蔵回路の動作を説明するための動作タイミング図である。以下、添付した図を参照して欠陥アドレス貯蔵回路の動作を詳細に説明する。
【0037】
任意の欠陥セルに対応するリペアアドレスは図5に示した欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスA0,A1,A2を“000”と仮定する。このような場合、リペアアドレス信号A0,A1,A2に対応するヒューズ71,75,79は接続状態に維持され、相補リペアアドレス信号nA0,nA1,nA2に対応するヒューズ70,74,78は切断される。このようなヒューズカッティングによってリペアアドレスがNAND型ヒューズバンク300に貯蔵される。
【0038】
信号Rnがハイレベルに維持される間、出力ノードN3はNMOSトランジスタ69を通じてローレベルになる。図6に示すように、“000”のリペアアドレスA0,A1,A2が入力されると、NAND型ヒューズバンク300のPMOSトランジスタ73,77,81はターンオンされ、PMOSトランジスタ72,76,80は“111”の相補リペアアドレス信号nA0,nA1,nA2によってターンオフされる。これは電源電圧と出力ノードN3との間に電流経路71→73→75→77→79→81を形成し、図6に示すように、欠陥セルに対応するリダンダントセルが選択されるようにローレベルの信号nRenが出力される。
【0039】
“010”の正常なアドレスが図5の欠陥アドレス貯蔵回路に入力された場合、NAND型ヒューズバンク300のアドレス貯蔵ブロック300bを構成するPMOSトランジスタ77はターンオフされ、PMOSトランジスタ76はターンオンされる。すると、アドレス貯蔵ブロック300a,300c間の電流経路が遮断するので、電源電圧から接地電圧へのDC電流経路が形成されなくなる。即ち、正常なアドレスが入力された場合は、本発明によるNAND型ヒューズバンク300を有する欠陥アドレス貯蔵回路によって消費されるDC電流が防止される。
【0040】
図7は本発明の第4実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【0041】
図7を参照すると、本発明の欠陥アドレス貯蔵回路はNMOSトランジスタ83と、インバータ84と、NAND型ヒューズバンク400とを含む。NMOSトランジスタ83は出力ノードN4と接地電圧との間に接続され、出力ノードN4を接地電圧にプリチャージするように制御信号Rnによって制御される。インバータ84は出力ノードN4に接続され、出力ノードN4の電位に従う信号nRenを出力する。NMOSトランジスタ83はプリチャージ回路として動作し、インバータ84はバッファ回路として動作する。
【0042】
本発明によるNAND型ヒューズバンク400は複数のアドレス貯蔵ブロック400a,400b,400cを含み、アドレス貯蔵ブロック400a,400b,400cはNAND構造を有するように電源電圧と出力ノードN4との間に直列接続される。アドレス貯蔵ブロック400a,400b,400cの各々は2つのヒューズ86,88、90,92、94,96と2つのPMOSトランジスタ85,87、89,91、93,95で構成される。アドレス貯蔵ブロック400aのヒューズ86,88は電源電圧とアドレス貯蔵ブロック400bとの間に直列接続される。アドレス貯蔵ブロック400aのPMOSトランジスタ85,87は電源電圧とアドレス貯蔵ブロック400bとの間に直列接続される。トランジスタ85,87の接続ノードはヒューズ86,88の接続ノードと電気的に接続される。アドレス貯蔵ブロック400aのPMOSトランジスタ85,87は相補的なアドレス信号A0,nA0によって各々制御されるように接続される。図7に示すように、残りのアドレス貯蔵ブロック400b,400cはアドレス貯蔵ブロック400aの回路構成と同一であり、説明は省略する。
【0043】
任意の欠陥セルに対応するアドレス(以下、リペアアドレスと呼ぶ)は本発明の第4実施形態による欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスA0,A1,A2を“000”と仮定する。このような場合、アドレス貯蔵ブロック400a,400b,400cのヒューズ86,90,94は切断され、ヒューズ88,92,96は接続状態に維持される。このようなヒューズカッティングによってリペアアドレスがNAND型ヒューズバンク400に貯蔵される。
【0044】
信号Rnがハイレベルに維持される間、出力ノードN4はNMOSトランジスタ83を通じてローレベルになる。“000”のリペアアドレスA0,A1,A2が入力されると、NAND型ヒューズバンク400のPMOSトランジスタ85,89,93はターンオンされ、PMOSトランジスタ87,91,95は“111”の相補リペアアドレス信号nA0,nA1,nA2によってターンオフされる。これは電源電圧と出力ノードN4の間に電流経路85→88→89→92→93→96を形成し、欠陥セルに対応するリダンダントセルが選択されるようにローレベルの信号nRenが出力される。
【0045】
“010”の正常なアドレスが図7の欠陥アドレス貯蔵回路に入力された場合、NAND型ヒューズバンク400のアドレス貯蔵ブロック400bを構成するPMOSトランジスタ89はターンオフされ、PMOSトランジスタ91はターンオンされる。これはアドレス貯蔵ブロック400a,400c間の電流経路を遮断するので、電源電圧から接地電圧へのDC電流経路が形成されなくなる。即ち、正常なアドレスが入力された場合、本発明によるNAND型ヒューズバンク400を有する欠陥アドレス貯蔵回路によって消費されるDC電流が防止される。
【0046】
【発明の効果】
以上のように、本発明によれば、NAND構造でアドレス貯蔵ブロックを実現することによって正常なアドレスが入力された時に生じるDC電流経路を遮断できる。
【図面の簡単な説明】
【図1】従来技術による欠陥アドレス貯蔵回路を示す回路図である。
【図2】本発明の第1実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【図3】図2の動作を説明するための動作タイミング図である。
【図4】本発明の第2実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【図5】本発明の第3実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【図6】図5の動作を説明するための動作タイミング図である。
【図7】本発明の第4実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【符号の説明】
41 PMOSトランジスタ
42 インバータ
100 NAND型ヒューズバンク
100a〜100c アドレス貯蔵ブロック
43,44,47,48,51,52 ヒューズ
45,46,49,50,53,54 NMOSトランジスタ
Claims (7)
- 行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第1電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第1電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第2電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはNAND型構造を有するように前記出力ノードと前記第2電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第1電源端子には電源電圧が供給され、前記第2電源端子には接地電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第1グループのヒューズ及びNMOSトランジスタと第2グループのヒューズ及びNMOSトランジスタで構成され、前記第1及び第2グループ各々のヒューズ及びNMOSトランジスタは直列接続され、前記第1及び第2グループは互いに並列接続されることを特徴とする半導体メモリ装置の欠陥アドレス貯蔵回路。 - 行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第1電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第1電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第2電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはNAND型構造を有するように前記出力ノードと前記第2電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第1電源端子には電源電圧が供給され、前記第2電源端子には接地電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第1グループのヒューズ及びNMOSトランジスタと第2グループのヒューズ及びNMOSトランジスタで構成され、前記第1及び第2グループのヒューズは直列接続され、同様に両グループのNMOSトランジスタは直列接続され、前記ヒューズの接続ノードは前記トランジスタの接続ノードに電気的に接続されることを特徴とする記載の半導体メモリ装置の欠陥アドレス貯蔵回路。 - 前記ヒューズバンクの各アドレス貯蔵ブロックに設けられる前記第1及び第2グループのNMOSトランジスタは相補的なアドレス信号によって制御されることを特徴とする請求項1又は2に記載の半導体メモリ装置の欠陥アドレス貯蔵回路。
- 行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第1電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第1電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第2電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはNAND型構造を有するように前記出力ノードと前記第2電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第1電源端子には接地電圧が供給され、前記第2電源端子には電源電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第1グループのヒューズ及びPMOSトランジスタと第2グループのヒューズ及びPMOSトランジスタで構成され、前記第1及び第2グループ各々のヒューズ及びPMOSトランジスタは直列接続され、前記第1及 び第2グループは互いに並列接続されることを特徴とする半導体メモリ装置の欠陥アドレス貯蔵回路。 - 行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第1電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第1電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第2電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはNAND型構造を有するように前記出力ノードと前記第2電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第1電源端子には接地電圧が供給され、前記第2電源端子には電源電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第1グループのヒューズ及びPMOSトランジスタと第2グループのヒューズ及びPMOSトランジスタで構成され、前記第1及び第2グループのヒューズは直列接続され、同様に両グループのPMOSトランジスタは直列接続され、前記ヒューズの接続ノードは前記トランジスタの接続ノードに電気的に接続されることを特徴とする半導体メモリ装置の欠陥アドレス貯蔵回路。 - 前記ヒューズバンクの各アドレス貯蔵ブロックに設けられる前記第1及び第2グループのPMOSトランジスタは相補的なアドレス信号によって制御されることを特徴とする請求項4又は5に記載の半導体メモリ装置の欠陥アドレス貯蔵回路。
- 前記出力ノードに接続され、前記出力ノードに応じて前記アドレス信号に対応する出力信号を出力するバッファ回路を付加的に含むことを特徴とする請求項1、2、4、5のいずれかに記載の半導体メモリ装置の欠陥アドレス貯蔵回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2000-069533 | 2000-11-22 | ||
KR1020000069533A KR100356774B1 (ko) | 2000-11-22 | 2000-11-22 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002184194A JP2002184194A (ja) | 2002-06-28 |
JP3952259B2 true JP3952259B2 (ja) | 2007-08-01 |
Family
ID=19700518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001325086A Expired - Fee Related JP3952259B2 (ja) | 2000-11-22 | 2001-10-23 | 半導体メモリ装置の欠陥アドレス貯蔵回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6545920B2 (ja) |
JP (1) | JP3952259B2 (ja) |
KR (1) | KR100356774B1 (ja) |
DE (1) | DE10158004A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3569225B2 (ja) * | 2000-12-25 | 2004-09-22 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
KR100468315B1 (ko) * | 2002-07-15 | 2005-01-27 | 주식회사 하이닉스반도체 | 리페어 회로 |
JP2005310285A (ja) * | 2004-04-22 | 2005-11-04 | Toshiba Corp | 半導体集積回路装置 |
KR100648282B1 (ko) | 2005-01-25 | 2006-11-23 | 삼성전자주식회사 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
FR3091019B1 (fr) * | 2018-12-21 | 2021-05-07 | St Microelectronics Sa | Mémoire de puce électronique |
US10629282B1 (en) * | 2019-06-16 | 2020-04-21 | Elite Semiconductor Memory Technology Inc. | E-fuse circuit |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2655762B1 (fr) * | 1989-12-07 | 1992-01-17 | Sgs Thomson Microelectronics | Fusible mos a claquage d'oxyde tunnel programmable. |
JP2888034B2 (ja) | 1991-06-27 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ装置 |
JP2923114B2 (ja) * | 1992-02-18 | 1999-07-26 | 株式会社沖マイクロデザイン宮崎 | 冗長デコーダ回路 |
KR0177740B1 (ko) * | 1994-11-17 | 1999-04-15 | 김광호 | 반도체 메모리 장치의 리던던시 회로 및 그 방법 |
KR0140178B1 (ko) | 1994-12-29 | 1998-07-15 | 김광호 | 반도체 메모리장치의 결함 셀 구제회로 및 방법 |
US5583463A (en) | 1995-05-30 | 1996-12-10 | Micron Technology, Inc. | Redundant row fuse bank circuit |
JP3862330B2 (ja) * | 1996-05-22 | 2006-12-27 | 富士通株式会社 | 半導体記憶装置 |
JP3638757B2 (ja) * | 1997-06-24 | 2005-04-13 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
KR100271716B1 (ko) * | 1997-12-31 | 2000-11-15 | 김영환 | 로오 리던던트 회로 |
KR100526866B1 (ko) * | 1998-06-19 | 2006-02-28 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던트 프리디코더 |
-
2000
- 2000-11-22 KR KR1020000069533A patent/KR100356774B1/ko not_active IP Right Cessation
-
2001
- 2001-09-28 US US09/967,102 patent/US6545920B2/en not_active Expired - Fee Related
- 2001-10-23 JP JP2001325086A patent/JP3952259B2/ja not_active Expired - Fee Related
- 2001-11-22 DE DE10158004A patent/DE10158004A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
KR100356774B1 (ko) | 2002-10-18 |
US20020060935A1 (en) | 2002-05-23 |
JP2002184194A (ja) | 2002-06-28 |
DE10158004A1 (de) | 2002-07-25 |
US6545920B2 (en) | 2003-04-08 |
KR20020039743A (ko) | 2002-05-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
A59 | Written plea |
Free format text: JAPANESE INTERMEDIATE CODE: A59 Effective date: 20070412 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070418 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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