JPH0752595B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0752595B2 JPH0752595B2 JP62257706A JP25770687A JPH0752595B2 JP H0752595 B2 JPH0752595 B2 JP H0752595B2 JP 62257706 A JP62257706 A JP 62257706A JP 25770687 A JP25770687 A JP 25770687A JP H0752595 B2 JPH0752595 B2 JP H0752595B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- signal
- chip
- program circuit
- fuse element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に正規メモリ・セルに
不良が生じたときに不良メモリ・セルを予備メモリ・セ
ルに置き換えて救済する冗長機能を備えた半導体メモリ
に関する。
不良が生じたときに不良メモリ・セルを予備メモリ・セ
ルに置き換えて救済する冗長機能を備えた半導体メモリ
に関する。
従来、半導体メモリは正規メモリ・セルと予備メモリ・
セルとを同一チップ上に形成しておき、製造中に正規メ
モリ・セルに不良が生じた場合は前記予備メモリ・セル
に置き換えて救済する冗長機能を備えたものが製造され
ている。
セルとを同一チップ上に形成しておき、製造中に正規メ
モリ・セルに不良が生じた場合は前記予備メモリ・セル
に置き換えて救済する冗長機能を備えたものが製造され
ている。
この冗長機能は、マトリックス状に配置された複数個
（例えば、約６万４千個）のメモリ・セルの中で、唯一
つのメモリ・セルが不良で他のメモリ・セルが全て良品
であった場合でも、製品としては不良になるため、この
製造歩留りを改善する機能である。このような１つから
数個の不良メモリ・セルのために製品が不良にされる確
率は、メモリ容量が増加するにつれて高くなる。従っ
て、かかる不良製品を捨てずに予備メモリ・セルに置き
換えて救済すれば、製造歩留りが改善され製品コストの
低減を計ることができる。
（例えば、約６万４千個）のメモリ・セルの中で、唯一
つのメモリ・セルが不良で他のメモリ・セルが全て良品
であった場合でも、製品としては不良になるため、この
製造歩留りを改善する機能である。このような１つから
数個の不良メモリ・セルのために製品が不良にされる確
率は、メモリ容量が増加するにつれて高くなる。従っ
て、かかる不良製品を捨てずに予備メモリ・セルに置き
換えて救済すれば、製造歩留りが改善され製品コストの
低減を計ることができる。
ところで、かかる冗長機能を備えた半導体メモリにおい
ては、正規メモリ・セルを予備メモリ・セルに置き換
え、不良メモリ・セルの代わりに予備メモリ・セルを選
択する予備メモリ・セル選択回路が必要である。特に、
この予備メモリ・セル選択回路は不良メモリ・セルのア
ドレスをプログラムするためのヒューズ素子等を備えた
プログラム回路を有している。
ては、正規メモリ・セルを予備メモリ・セルに置き換
え、不良メモリ・セルの代わりに予備メモリ・セルを選
択する予備メモリ・セル選択回路が必要である。特に、
この予備メモリ・セル選択回路は不良メモリ・セルのア
ドレスをプログラムするためのヒューズ素子等を備えた
プログラム回路を有している。
第４図は従来の半導体メモリにおける予備メモリ・セル
選択回路図である。
選択回路図である。
第４図に示すように、かかる選択回路においては、プロ
グラム回路11の出力とその出力をインバータ12を通して
得られるインバータ信号とにより、トランスファーゲー
トで構成されているアドレス信号スイッチ回路13が駆動
され、所望のアドレス情報15が予備デコーダ16の入力と
して供給される。一方、予備デコーダ・イネーブル信号
14もプログラム回路11より供給されて予備デコーダ16が
選択され、不良メモリ・セルが予備メモリ・セルへ置き
換えられる。
グラム回路11の出力とその出力をインバータ12を通して
得られるインバータ信号とにより、トランスファーゲー
トで構成されているアドレス信号スイッチ回路13が駆動
され、所望のアドレス情報15が予備デコーダ16の入力と
して供給される。一方、予備デコーダ・イネーブル信号
14もプログラム回路11より供給されて予備デコーダ16が
選択され、不良メモリ・セルが予備メモリ・セルへ置き
換えられる。
第５図は第４図におけるプログラム回路の一例を示す具
体的回路図である。
体的回路図である。
第５図に示すように、このプログラム回路は電源Vccと
接地間にヒューズ素子１と抵抗３が直列接続され、これ
らの接続点から出力OUTを取り出すように構成されたも
のである。このプログラム回路においては、ヒューズ素
子１を切断するか否かでプログラムを行うため、ヒュー
ズ素子１と抵抗３との抵抗値の比を十分小さくとり、溶
断前は出力OUTが“1"に、また切断後は“0"になるよう
にしている。
接地間にヒューズ素子１と抵抗３が直列接続され、これ
らの接続点から出力OUTを取り出すように構成されたも
のである。このプログラム回路においては、ヒューズ素
子１を切断するか否かでプログラムを行うため、ヒュー
ズ素子１と抵抗３との抵抗値の比を十分小さくとり、溶
断前は出力OUTが“1"に、また切断後は“0"になるよう
にしている。
次に、第６図は第５図と同様にプログラム回路の他の例
を示す具体的回路図である。
を示す具体的回路図である。
第６図に示すように、このプログラム回路は電源Vccと
接地間に、ヒューズ素子１と、ソース電極が接地され且
つリセット信号PRがゲート電極に接続されたＮチャンネ
ル型MOSトランジスタ２′とが直列に接続され、また互
に逆向きに接続された２つのCMOSインバータ4,4′で構
成されるフリップ・フロップ５の一方がヒューズ素子１
とN MOSトランジスタ２′との接続点Ｃに接続され且つ
他方が出力端子OUTに接続され、プログラム出力をOUTか
ら取り出すように構成したものである。ここで用いられ
るリセット信号PRは電源Vccの立上りおよび立下りを感
知して発生するパルス信号である。
接地間に、ヒューズ素子１と、ソース電極が接地され且
つリセット信号PRがゲート電極に接続されたＮチャンネ
ル型MOSトランジスタ２′とが直列に接続され、また互
に逆向きに接続された２つのCMOSインバータ4,4′で構
成されるフリップ・フロップ５の一方がヒューズ素子１
とN MOSトランジスタ２′との接続点Ｃに接続され且つ
他方が出力端子OUTに接続され、プログラム出力をOUTか
ら取り出すように構成したものである。ここで用いられ
るリセット信号PRは電源Vccの立上りおよび立下りを感
知して発生するパルス信号である。
かかるプログラム回路において、リセット信号PRが電源
の立上りおよび立下りに感知し発生するパルス信号であ
るため、ヒューズ素子１が切断していない場合、出力端
子OUTはPRが“0"レベルに戻った後（電源が立上った
後）は、ヒューズ素子１とフリップ・フロップ５とによ
り“0"レベルが出力され、この情報を保持する。一方、
ヒューズ素子１が溶断している場合は、PR信号により接
続点Ｃを接地電位にするので、フリップ・フロップ５に
より出力OUTを“1"レベルに固定し且つこの情報を保持
する。
の立上りおよび立下りに感知し発生するパルス信号であ
るため、ヒューズ素子１が切断していない場合、出力端
子OUTはPRが“0"レベルに戻った後（電源が立上った
後）は、ヒューズ素子１とフリップ・フロップ５とによ
り“0"レベルが出力され、この情報を保持する。一方、
ヒューズ素子１が溶断している場合は、PR信号により接
続点Ｃを接地電位にするので、フリップ・フロップ５に
より出力OUTを“1"レベルに固定し且つこの情報を保持
する。
上述した従来の第一のプログラム回路（第５図）は、ヒ
ューズ素子が切断されていない場合、直流電流が電源よ
りヒューズ素子を通して接地に向かって流れてしまうと
いう欠点がある。
ューズ素子が切断されていない場合、直流電流が電源よ
りヒューズ素子を通して接地に向かって流れてしまうと
いう欠点がある。
また、第二のプログラム回路（第６図）では、電源の立
上りおよび立下りを感知して発生するパルス信号PRを使
用するため、低電源（低電圧）での動作がPR信号によっ
て規制されれるという欠点がある。すなわち、リセット
信号PRはある電圧範囲（例えば、0Vから3V間）で発生す
るパルス信号のように設計するため3V以下のある電圧に
なると“1"状態のままとなってしまう。
上りおよび立下りを感知して発生するパルス信号PRを使
用するため、低電源（低電圧）での動作がPR信号によっ
て規制されれるという欠点がある。すなわち、リセット
信号PRはある電圧範囲（例えば、0Vから3V間）で発生す
るパルス信号のように設計するため3V以下のある電圧に
なると“1"状態のままとなってしまう。
本発明の目的は、上述したような低消費且つ低電圧動作
を可能にする半導体メモリを提供することにある。
を可能にする半導体メモリを提供することにある。
本発明は正規メモリ・セルと予備メモリ・セルとを同一
チップ上に備え、且つ前記正規メモリ・セルに不良が発
生したときこの不良メモリ・セルを前記予備メモリ・セ
ルに置き換えるために必要な情報を蓄えるプログラム回
路を備えた半導体メモリにおいて、前記プログラム回路
がヒューズ素子と、ゲート電極にチップ・イネーブル信
号から作られた信号が入力されるMOSトランジスタと、
抵抗回路素子とを直列接続して構成され、前記MOSトラ
ンジスタおよび前記抵抗回路素子の接続点より信号を取
り出すように構成される。
チップ上に備え、且つ前記正規メモリ・セルに不良が発
生したときこの不良メモリ・セルを前記予備メモリ・セ
ルに置き換えるために必要な情報を蓄えるプログラム回
路を備えた半導体メモリにおいて、前記プログラム回路
がヒューズ素子と、ゲート電極にチップ・イネーブル信
号から作られた信号が入力されるMOSトランジスタと、
抵抗回路素子とを直列接続して構成され、前記MOSトラ
ンジスタおよび前記抵抗回路素子の接続点より信号を取
り出すように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す半導体メモリのプ
ログラム回路図である。
ログラム回路図である。
第１図に示すように、このプログラム回路は、電源Vcc
と接地間に、一方がVccに接続されるヒューズ素子１
と、ゲート電極にチップ・セレクト信号（▲▼）か
ら作られた信号▲▼′が入力され且つドレインがヒ
ューズ素子１に接続されるＰチャンネル型MOSトランジ
スタ２と、一方が接地され且つ他方がMOSトランジスタ
２のソースに接続される高抵抗素子（例えば、数ＭΩ）
３とが直列に接続されている。一方、このプログラム回
路はＰチャンネル型MOSトランジスタ２と高抵抗素子３
との接続点ＡにCMOSインバータ4,4′からなるフリップ
・フロップ５を接続し、出力OUT取り出される。尚、チ
ップセレクト信号▲▼から作られる▲▼′信号
は、チップが非迸択時に“1",迸択時に“0"となる信号
である。
と接地間に、一方がVccに接続されるヒューズ素子１
と、ゲート電極にチップ・セレクト信号（▲▼）か
ら作られた信号▲▼′が入力され且つドレインがヒ
ューズ素子１に接続されるＰチャンネル型MOSトランジ
スタ２と、一方が接地され且つ他方がMOSトランジスタ
２のソースに接続される高抵抗素子（例えば、数ＭΩ）
３とが直列に接続されている。一方、このプログラム回
路はＰチャンネル型MOSトランジスタ２と高抵抗素子３
との接続点ＡにCMOSインバータ4,4′からなるフリップ
・フロップ５を接続し、出力OUT取り出される。尚、チ
ップセレクト信号▲▼から作られる▲▼′信号
は、チップが非迸択時に“1",迸択時に“0"となる信号
である。
上述したプログラム回路において、ヒューズ素子１が切
断されていない場合で且つチップが選択時（つまり、▲
▼′信号が“0"の時）は、接続点Ａにはヒューズ素
子1,PチャンネルMOSトランジスタ2,高抵抗素子３の抵抗
比により“1"となり、出力OUTには“0"が出力される。
また、チップ非選択時はＰチャンネルMOSトランジスタ
２がオフになるので、接続点Ａは“0"となり、出力OUT
には“1"が出力される。すなわち、この状態はプログラ
ムを行った状態であるが、チップが非選択の状態である
ために誤動作の危険はない。一方、ヒューズ素子１が切
断された場合は、チップが選択、非選択の状態であろう
と高抵抗素子３により、接続点Ａが“0"になり、したが
って出力OUTには“1"が出力される。
断されていない場合で且つチップが選択時（つまり、▲
▼′信号が“0"の時）は、接続点Ａにはヒューズ素
子1,PチャンネルMOSトランジスタ2,高抵抗素子３の抵抗
比により“1"となり、出力OUTには“0"が出力される。
また、チップ非選択時はＰチャンネルMOSトランジスタ
２がオフになるので、接続点Ａは“0"となり、出力OUT
には“1"が出力される。すなわち、この状態はプログラ
ムを行った状態であるが、チップが非選択の状態である
ために誤動作の危険はない。一方、ヒューズ素子１が切
断された場合は、チップが選択、非選択の状態であろう
と高抵抗素子３により、接続点Ａが“0"になり、したが
って出力OUTには“1"が出力される。
第２図は第１図におけるプログラム回路の入出力電圧特
性を示す波形図である。
性を示す波形図である。
上述したように、ヒューズ素子１を切断しないプログラ
ム回路はチップが選択，非選択のたびに出力OUTが“0"
から“1",“1"から“0"へ変化するが、第２図のタイミ
ング・チャートに示す様に、チップが非選択から選択へ
変化する場合のタイミングをアドレス情報Ai,▲
▼′が切り変わる前に出力OUTに出力されるように設計
しておけば誤動作することはない。
ム回路はチップが選択，非選択のたびに出力OUTが“0"
から“1",“1"から“0"へ変化するが、第２図のタイミ
ング・チャートに示す様に、チップが非選択から選択へ
変化する場合のタイミングをアドレス情報Ai,▲
▼′が切り変わる前に出力OUTに出力されるように設計
しておけば誤動作することはない。
このように、本実施例によればヒューズ素子の有無に拘
らずにチップが非選択であれば電源からの直流電流を流
さないで済み、プログラム回路の低消費電力化を達成す
ることができる。また、チップ選択時であっても、高抵
抗素子を用いているため直流電流を無視することができ
る。更には、本実施例はリセット信号も必要ないため低
電圧動作が可能になる。
らずにチップが非選択であれば電源からの直流電流を流
さないで済み、プログラム回路の低消費電力化を達成す
ることができる。また、チップ選択時であっても、高抵
抗素子を用いているため直流電流を無視することができ
る。更には、本実施例はリセット信号も必要ないため低
電圧動作が可能になる。
第３図は本発明の第二の実施例を示す半導体メモリのプ
ログラム回路図である。
ログラム回路図である。
第３図に示すように、かかるプログラム回路は、電源V
ccと接地間に、一方がVccに接続される高抵抗素子３
と、ゲート電極にチップ・セレクト信号▲▼から作
られたCS″信号が入力され且つ高抵抗素子３にドレイン
が接続されるＮチャンネル型MOSトランジスタ２′と、
一方が接地され且つ他方がトランジスタ２′に接続され
るヒューズ素子１とを直列に接続し、接続点Ｂには第１
図と同様にフリップ・フロップ５が接続される。ここ
で、チップ・セレクト信号▲▼から作られる信号C
S″はチップが非選択時に“0",選択時に“1"となる信号
である。
ccと接地間に、一方がVccに接続される高抵抗素子３
と、ゲート電極にチップ・セレクト信号▲▼から作
られたCS″信号が入力され且つ高抵抗素子３にドレイン
が接続されるＮチャンネル型MOSトランジスタ２′と、
一方が接地され且つ他方がトランジスタ２′に接続され
るヒューズ素子１とを直列に接続し、接続点Ｂには第１
図と同様にフリップ・フロップ５が接続される。ここ
で、チップ・セレクト信号▲▼から作られる信号C
S″はチップが非選択時に“0",選択時に“1"となる信号
である。
かかるプログラム回路の動作は、第１図に対して論理が
逆の動作を行うだけであるため説明を省略するが、第１
図と同様にチップが非選択から選択に変化する際、アド
レス情報Ai′，▲▼′が切り変わる前に、出力OUT
が先に出力するように回路設計を行う。
逆の動作を行うだけであるため説明を省略するが、第１
図と同様にチップが非選択から選択に変化する際、アド
レス情報Ai′，▲▼′が切り変わる前に、出力OUT
が先に出力するように回路設計を行う。
本実施例も前述した第一の実施例同様、リセット信号を
使用しないため、低電圧電源での動作が規制されること
もなく、低電圧の動作が可能になる。また、プログラム
回路の低消費電力化も同様に実現することができる。
使用しないため、低電圧電源での動作が規制されること
もなく、低電圧の動作が可能になる。また、プログラム
回路の低消費電力化も同様に実現することができる。
尚、上述の実施例において、抵抗回路素子に抵抗素子の
みの例を説明したが、この他にトランジスタで構成した
抵抗回路等も同様に用いることができる。
みの例を説明したが、この他にトランジスタで構成した
抵抗回路等も同様に用いることができる。
以上説明したように、本発明の半導体メモリはヒューズ
素子と、ゲート電極にチップ・イネーブル信号から作ら
れた信号が入力されるMOSトランジスタと、抵抗回路素
子との直列接続回路でプログラム回路を構成することに
より、ヒューズ素子の切断の有無に拘らずチップが非選
択であれば電源からの直流電流をなくすこができる。ま
た、チップ選択時は直流電流が流れてしまうが、前記抵
抗回路素子を高抵抗にするため（プログラム回路で消費
される電流をμＡオーダーとする）この直流電流をほと
んど無視することができる（従来、チップ選択時の電流
はmAオーダーである）。従って、本発明はきわめて低消
費電力のプログラム回路を実現することができるという
効果がある。
素子と、ゲート電極にチップ・イネーブル信号から作ら
れた信号が入力されるMOSトランジスタと、抵抗回路素
子との直列接続回路でプログラム回路を構成することに
より、ヒューズ素子の切断の有無に拘らずチップが非選
択であれば電源からの直流電流をなくすこができる。ま
た、チップ選択時は直流電流が流れてしまうが、前記抵
抗回路素子を高抵抗にするため（プログラム回路で消費
される電流をμＡオーダーとする）この直流電流をほと
んど無視することができる（従来、チップ選択時の電流
はmAオーダーである）。従って、本発明はきわめて低消
費電力のプログラム回路を実現することができるという
効果がある。
更に、本発明は従来必要であったリセット信号を使用し
ないため、低電圧電源での動作が規制されることもな
い。すなわち、本発明は従来に比べて低電圧の動作が可
能になるという効果がある。
ないため、低電圧電源での動作が規制されることもな
い。すなわち、本発明は従来に比べて低電圧の動作が可
能になるという効果がある。
第１図は本発明の第一の実施例を示す半導体メモリのプ
ログラム回路図、第２図は第１図におけるプログラム回
路の入出力電圧を示す波形図、第３図は本発明の第二の
実施例を示す半導体メモリのプログラム回路図、第４図
は従来の半導体メモリにおける予備メモリ・セル選択回
路図、第５図および第６図はそれぞれ第４図における従
来のプログラム回路図である。 １……ヒューズ素子、２……Ｐチャンネル型MOSトラン
ジスタ、２′……Ｎチャンネル型MOSトランジスタ、３
……高抵抗素子、4,4′……CMOSインバータ、５……フ
リップ・フロップ。
ログラム回路図、第２図は第１図におけるプログラム回
路の入出力電圧を示す波形図、第３図は本発明の第二の
実施例を示す半導体メモリのプログラム回路図、第４図
は従来の半導体メモリにおける予備メモリ・セル選択回
路図、第５図および第６図はそれぞれ第４図における従
来のプログラム回路図である。 １……ヒューズ素子、２……Ｐチャンネル型MOSトラン
ジスタ、２′……Ｎチャンネル型MOSトランジスタ、３
……高抵抗素子、4,4′……CMOSインバータ、５……フ
リップ・フロップ。
Claims (1)
- 【請求項１】正規メモリ・セルと予備メモリ・セルとを
同一チップ上に備え、且つ前記正規メモリ・セルに不良
が発生したときこの不良メモリ・セルを前記予備メモリ
・セルに置き換えるために必要な情報を蓄えるプログラ
ム回路を備えた半導体メモリにおいて、前記プログラム
回路がヒューズ素子と、ゲート電極にチップ・イネーブ
ル信号から作られた信号が入力されるMOSトランジスタ
と、抵抗回路素子とを直列接続して構成され、前記MOS
トランジスタおよび前記抵抗回路素子の接続点より信号
を取り出すことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257706A JPH0752595B2 (ja) | 1987-10-12 | 1987-10-12 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257706A JPH0752595B2 (ja) | 1987-10-12 | 1987-10-12 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198198A JPH0198198A (ja) | 1989-04-17 |
| JPH0752595B2 true JPH0752595B2 (ja) | 1995-06-05 |
Family
ID=17309979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257706A Expired - Lifetime JPH0752595B2 (ja) | 1987-10-12 | 1987-10-12 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752595B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996670A (en) * | 1989-09-28 | 1991-02-26 | International Business Machines Corporation | Zero standby power, radiation hardened, memory redundancy circuit |
| JPH04170821A (ja) * | 1990-11-05 | 1992-06-18 | Nec Kyushu Ltd | 半導体装置 |
| US9209196B2 (en) | 2011-11-30 | 2015-12-08 | Sharp Kabushiki Kaisha | Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102500A (ja) * | 1985-10-28 | 1987-05-12 | Toshiba Corp | 半導体メモリのワ−ド線駆動系 |
-
1987
- 1987-10-12 JP JP62257706A patent/JPH0752595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198198A (ja) | 1989-04-17 |
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