KR100616215B1

KR100616215B1 - 안티퓨즈를 이용한 리페어 회로

Info

Publication number: KR100616215B1
Application number: KR1019990065007A
Authority: KR
Inventors: 김필중; 위재경; 이창혁; 설영호; 오진근; 조호엽
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-12-29
Filing date: 1999-12-29
Publication date: 2006-08-25
Also published as: KR20010065139A; US6456546B2; US20010037478A1

Abstract

본 발명에 따른 리페어 회로는 파워가 안정화되었는지의 여부를 검출하여, 제1 및 제 2 파워 안정화 신호를 출력하는 파워 업 리세트 회로; 결함 셀에 대한 정보가 프로그램되고, 제 1 및 제 2 파워 안정화 신호, 또는 제1 및 제2 쇼트 펄스와, 프리차지 신호, 및 어드레스에 따라 프로그램 여부를 검출하고, 그 검출 결과에 따라 출력 신호를 출력하는 안티퓨즈 회로; 및 출력 신호에 따라 결함 셀을 리던던시 셀로 대체시키는 리던던시 블록을 포함하여 구성된다.

안티퓨즈

Description

안티퓨즈를 이용한 리페어 회로 {Repair circuit using an antifuse}

도 1 은 본 발명의 제 1 실시예를 설명하기 위한 안티퓨즈 회로도.

도 2 는 본 발명의 제 2 실시예를 설명하기 위한 안티퓨즈 회로도.

도 3 은 본 발명을 채용한 리페어 회로의 블록도.

도 4 는 본 발명을 채용한 또 다른 리페어 회로의 블록도.

도 5 는 도 3의 파워 업 리세트 회로의 파워 안정화 시간에 따른 출력신호의 시뮬레이션 결과 파형도.

도 6 은 도 4의 펄스 발생기 회로도.

도 7 은 도 6의 입출력 시뮬레이션 결과 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

55: 프로그램부 66: 검출부

77: 래치부 88: 전원 전압 인가부

111: 안티퓨즈 회로 222: 고전압 발생기

333: 어드레스 멀티플렉서 444: 파워 업 리세트 회로

555: 리던던시 블록 666: 펄스 발생기

본 발명은 메모리 소자의 리페어 회로에 관한 것으로 특히, 파워 안정화 신호 또는 메모리 소자를 동작시키는 신호와 병합하여 메모리 소자의 결함셀을 리페어 하기 위한 안티퓨즈의 프로그램 상태를 검출하는 회로에 관한 것이다.

반도체 집적회로는 기술 발전에 따라 주어진 실리콘 영역에 더 많은 회로 소자를 포함하게 되었다. 이러한 회로 소자의 결함을 감소 또는 제거하려면 더 많은 회로 소자를 필요로 한다. 다이 이용률을 최대화하여 더 높은 집적도를 달성하기 위해 회로 디자이너는 개별회로 소자의 사이즈를 줄이려 애쓰고 있다. 이러한 사이즈의 감소는 이러한 회로 소자가 제조 공정 동안 불순물에 기인한 결함에 점점 더 영향을 받게 한다. 이러한 결함은 집적회로 제조의 완료시 테스팅 절차에 의해 확인이 가능하거나, 반도체 칩 레벨 또는 패키지 완료후 확인 가능해야 한다. 결함이 확인 되었을 때, 특히 회로 소자의 소수가 실제적으로 결함이 있을 때 결함이 있는 집적회로들을 버리는 것은 경제적으로 바람직하지 않다.

집적회로의 제조에 있어 제로 디펙트(Zero defects)를 기대하는 것은 비현실적이다. 따라서, 버려지는 집적회로의 수를 감소시키기 위해 집적회로에 리던던트 회로가 제공된다. 제 1 의 소자가 결함으로 결정되면, 리던던트 회로 소자가 결함이 있는 회로소자를 대신하게 된다. 버려지는 소자의 실제 감소는 집적회로 소자 가격의 실제적 증가없이 리던던트 회로소자를 사용하여 달성된다.

리던던트 회로소자를 사용하는 집적회로 중의 하나는 가령 DRAM, SRAM, VRAM 및 EPROM과 같은 집적 메모리 회로이다. 전형적인 집적 메모리 회로는 어드레스 가능한 행 및 열의 어레이에 배열된 다수의 메모리를 포함한다. 행 및 열상의 메모리는 집적 메모리 회로의 제 1 회로 소자이다. 리던던트 회로 소자를 제공하므로써 결함이 있는 제 1 의 열, 행 또는 개별적 비트가 대체될 수 있다.

개별적 집적 메모리 회로의 제 1 의 소자는 별도로 어드레스 할 수 있으므로, 결함 소자를 대체하려면 퓨즈 브로잉(Blowing) 또는 결함있는 제 1 회로 소자의 어드레스에 따라 리던던트 회로를 프로그램 하기 위한 퓨즈제어 프로그램 가능회로의 안티퓨즈를 필요로 한다. 이러한 과정은 결함 소자를 영구히 대체하는 데 매우 효과적이다.

예를 들어, DRAM의 경우 특별한 메모리 셀이 위치된 행 및 열 어드레스를 제공하므로써 특별한 메모리 셀이 선택된다. 리던던시 회로는 유효한 제 1 의 메모리 회로 소자를 인식하여야 하며 결함있는 제 1 회로소자에 대한 어드레스가 사용자에 의해 제공되었을 때 모든 신호가 리던던트 회로소자로 변경되도록 하여야 한다. 따라서, 다수의 퓨즈 또는 안티퓨즈는 각 리던던트 회로 소자와 연관된다. 각 리던던트 회로소자에 대응하는 단선(Blown) 또는 단락(Unblown) 퓨즈의 가능한 조합(Combination)은 대응 리던던트 소자가 대신 할 모든 제 1의 소자의 단일 어드레스를 나타낸다.

안티퓨즈는 전극/절연물/전극의 구조에서 절연파괴를 이용하여 두 전극을 연결시키는 스위치 역할을 하는 소자이다. 이러한 절연물의 절연파괴 전압을 안티퓨 즈의 프로그램 전압(PGM)이라 하는데 프로그램을 통해서 두 전극이 단락상태가 된다.

본 발명은 메모리 소자의 결함셀을 리페어하기 위한 신호를 안티퓨즈를 이용하여 프로그램하고 파워 안정화 신호를 이용하여 안티퓨즈의 프로그램 여부를 검출할 수 있는 리페어 회로를 제공하는 데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 리페어 회로는 파워가 안정화되었는지의 여부를 검출하여, 제1 및 제 2 파워 안정화 신호를 출력하는 파워 업 리세트 회로; 결함 셀에 대한 정보가 프로그램되고, 제 1 및 제 2 파워 안정화 신호, 또는 제1 및 제2 쇼트 펄스와, 프리차지 신호, 및 어드레스에 따라 프로그램 여부를 검출하고, 그 검출 결과에 따라 출력 신호를 출력하는 안티퓨즈 회로; 및 출력 신호에 따라 결함 셀을 리던던시 셀로 대체시키는 리던던시 블록을 포함하는 것을 특징으로 한다. 안티퓨즈 회로는, 제 1 및 제 2 단자 간의 전압 차에 의해 프로그램되는 안티퓨즈 소자; 프리차지 신호에 따라 안티퓨즈 소자의 제 1 단자를 전원 전압으로 프리차지하고, 안티퓨즈 소자의 제 2 단자에 고전압이 인가될 때, 어드레스에 따라 프리차지된 제 1 단자를 접지 단자에 선택적으로 연결하여 안티퓨즈 소자를 프로그램하기 위한 프로그램부; 파워가 안정화될 때까지 걸리는 시간 동안, 제 1 및 제 2 파워 안정화 신호에 따라 안티퓨즈 소자의 프로그램 상태를 검출하거나, 또는 파워가 안정화된 후, 제1 및 제2 쇼트 펄스에 따라 안티퓨즈 소자의 프로그램 상태를 검출하여, 그 검출신호를 출력하는 검출부; 및 검출신호를 래치하여, 출력 신호를 출력하는 래치부를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 제 1 실시예를 설명하기 위한 안티퓨즈 회로도이다. 도 1에 도시된 안티퓨즈 회로는 안티퓨즈 소자(A), 안티퓨즈 소자(A)를 프로그램하는 프로그램부(55), 안티퓨즈 소자(A)가 프로그램되었는지를 검출하기 위한 검출부(66), 검출된 데이터를 래치하는 래치부(77) 및 파워 안정화 이후에 전원전압을 인가하는 전원전압인가부(88)로 구성된다.

상기와 같이 구성되는 본 발명에 따른 안티퓨즈 검출 회로의 구동 방법을 각 동작별로 설명하면 다음과 같다.

초기화

도 1의 프로그램부(55)에서, PMOS 트랜지스터(P11)는 고전압(HV) 입력이 플로팅 상태가 되면 일정전압을 프리차지시켜 안티퓨즈 소자(A)의 프로그램 여부를 검출할 때 사용된다. NMOS 트랜지스터(N12 및 N13)는 안티퓨즈소자(A)를 프로그램 하기 전에 프리차지신호(PS)를 인가하여 제 1 노드(A01)에 일정전압을 인가하기 위해 사용되며 고전압(HV)이 인가되더라도 안티퓨즈 소자(A) 양단 전압차를 줄여 프로그램되지 않도록 한다. NMOS 트랜지스터(N14)는 프로그램 할 안티퓨즈소자(A)의 선택 어드레스(AD)가 인가될 때 제 1 노드(A01)의 전압을 0V로 끌어내려 안티퓨즈 양단 전압차를 높여 프로그램하기 위해 사용된다.

파워 안정화 기간동안 고전압(HV)은 플로팅상태이므로 PMOS 트랜지스터(P11)는 동작상태가 되어 검출부(66)의 PMOS 트랜지스터(P16)는 오프상태가 된다. 파워 안정화 기간동안 제 1 제어신호(pwrup)는 로우상태이고 제 2 제어신호(pwrupb)는 '하이'가 되어 NMOS 트랜지스터(N18)를 동작시킨다. NMOS트랜지스터(N18)를 통해 제 3 노드(A03)는 '로우' 상태가 된다. 그러므로 이 '로우' 신호는 반전게이트(I20 및 I21)로 이루어진 래치부(77)로 전달되어 출력(R)은 '하이'가 된다. 프리차지(PS)가 '하이'이면 NMOS 트랜지스터(N12 및 N13)가 턴온되므로 제 1 및 4 노드(A01 및 A04)는 Vcc 전위가 된다. 이 전압은 파워 안정화 기간동안 안티퓨즈 소자(A)를 프로그램 하기 위한 고전압이 인가되더라도 안티퓨즈 소자(A)의 양단 간의 전압 차를 줄여 프로그램을 방지하는 역할을 한다. 프로그램 할 안티퓨즈 소자를 선택하는 어드레스(AD)는 파워 안정화 기간 동안은 '로우'상태를 유지한다.

프로그램 동작

파워 안정화가 이루어진 후에 어드레스(AD)가 '하이'가 되면 NMOS 트랜지스터(N14)의 턴온동작에 의해 제 1 및 4 노드(A04 및 A01)의 전위차가 안티퓨즈 소자(A)의 한전극에 전달된다. 이때 고전압(HV)에서 프로그램 전압(예를 들어 7V 이상)이 안티퓨즈 소자(A)의 다른 전극으로 전달되면 안티퓨즈 소자(A)의 양단간의 전압차에 의해 안티퓨즈 소자(A)가 프로그램된다.

독출 및 래치동작

도 1의 검출부(66)에서 PMOS 트랜지스터(P16)는 안티퓨즈 소자(A)에 인가된 전압에 따라 온/오프가 결정된다. PMOS 트랜지스터(P17)에 입력되는 제 1 제어신호(pwrup)는 파워 안정화 동안만 '로우'이고 그 이외 상태에는 '하이'를 갖는다. NMOS 트랜지스터(N15)는 안티퓨즈소자(A)와 접지(GND) 간의 전류패스를 만들어 주기 위해 사용되었으며, NMOS 트랜지스터(N15 및 N18)의 입력인 제 2 제어신호(pwrupb)는 파워 안정화 기간에만 전원전압과 같은 전압을 유지하며 그 이외 상태에는 '로우'를 갖는다. 상기에 서술된 트랜지스터의 동작에 의해 아래와 같이 독출과 래치동작이 이루어 진다.

모든 안티퓨즈 소자의 프로그램이 끝난 후에는 파워를 오프시킨후 온시킬 때 일정기간 동안 파워 안정화가 이루어 진다. 이 두 번째 파워 안정화 기간동안 안티퓨즈 소자(A)의 프로그램 여부를 검출한다. 파워 안정화 기간중 고전압(HV)은 플로팅(floating)상태로 되며 PMOS 트랜지스터(P11)에 의해 Vcc-Vt 전압을 인가받는다. 이 전압은 안티퓨즈 소자(A)가 프로그램 되었을 경우 NMOS 트랜지스터(N13 및 N15)를 통해 전류패스(current path)가 생겨 좀더 낮은 전압을 갖는다. 이 두 번째 파워 안정화 기간동안 파워 업 리세트 회로(도 3의 444)의 제 1 제어신호(pwrup)는 0V, 제 2 제어신호(pwrupb)는 Vcc 전압을 갖는다. 검출부(66)에서 고전압(HV) 인가 노드가 낮은 전압을 유지하므로 PMOS 트랜지스터(P16)와 제 1 제어신호(pwrup)에 의한 PMOS 트랜지스터(P17)를 통해 제 3 노드(A03)에 Vcc가 전달된다. 이 전압은 래치부(77)의 반전게이트(I20)의 입력으로 전달되어 출력(R)은 로우가 된다. 만일 안티퓨즈 소자가 프로그램되지 않았을 경우 고전압(HV) 인가 노드는 안티퓨즈 소자를 통한 전류패스가 끊겨 PMOS 트랜지스터(P16)에 '하이'가 전달되어 오프상태가 된다.

제 2 제어신호(pwrupb)에 의해 PMOS 트랜지스터(P19)도 오프상태가 되어 제 3 노드(A03)에는 전류가 거의 전달되지 않고, 전달된 약간의 전류는 NMOS 트랜지스터(N18)를 통해 GND로 빠져 나가므로 제 3 노드(A03)는 로우가 된다. 따라서 래치부(77)의 출력(R)은 '하이'가 된다.

도 1의 전원전압 인가부(88)는 파워 안정화 이후에 제 2 노드(A02)에 전원전압을 인가하기 위해 사용되며, 안티퓨즈 프로그램시 고전압(HV)이 인가되면 검출부(66) PMOS 트랜지스터(P16)의 게이트에 고전압이 인가되므로 정션(junction)에 Vcc를 인가하여 게이트-정션간 전압차를 줄여 게이트-정션 브레이크다운(gate-junction breakdown)을 방지하기 위해 사용되었다.

도 2는 본 발명의 제 2실시예를 설명하기 위한 안티퓨즈 회로도이며, 동작원리는 도 1과 같다. 프로그램부(55)에서 제 1 노드(A01)에 일정전압을 인가하기 위해 NMOS 트랜지스터(N1)를 전원전압과 집적 연결하였다. 또한 프로그램부(55), 검출부의 NMOS 트랜지스터(N1, N2 및 N3)의 한쪽 정션을 n- 타입으로 구성하여 junction to gate 브레이크다운 전압을 높여 고전압(HV)에 대해 안정화를 이루었다.

도 3은 본 발명을 채용한 리페어 회로의 블록도인데, 더 상세하게는 도 1 및 2에 도시된 회로를 동작시키는 데 필요한 주변회로의 블록도이다. 안티퓨즈회로(111), 파워 안정화 기간에만 안티퓨즈 소자가 프로그램 될 수 있도록 안티퓨즈 소자의 한쪽 전극에 일정전압을 인가하는 데 사용되는 프리차지신호(PS), 안티퓨즈 소자를 프로그램하기 위한 고전압(HV)을 인가하는 고전압발생기(222), 프로그램할 안티퓨즈 소자를 선택하는 어드레스(AD)를 출력하는 어드레스 멀티플렉서(333), 파워가 안정화되었는지의 여부를 검출하여 제 1 및 2 제어신호(즉, 제 1 및 제 2 파워 안정화 신호)(pwrup 및 pwrupb)를 출력하는 파워 업 리세트 회로(444), 안티퓨즈 회로(111)의 출력을 이용하여 결함셀을 리던던시 셀로 대체시키는 리던던시 블록(555)으로 구성된다.

도 4는 본 발명을 채용한 또 다른 리페어 회로의 블록도인데, 파워 안정화 이후에 안티퓨즈 소자의 프로그램 여부를 검출하기 위해 쇼트 펄스(short pulse)를 발생시켜 그 펄스 신호를 이용하여 검출하기 위해 펄스 발생기(666)를 추가한 것이다. 펄스 발생기(666)의 입력(IP)은 메모리 소자의 CS(chip select) 신호 또는 RAS(row address strobe) 신호등을 사용한다.

도 5는 도 3에 도시된 파워 업 리세트 회로(444)의 시뮬레이션 결과이다. 도시된 바와 같이, 파워 업 리세트 회로(444)의 제 1 제어신호(pwrup)는 파워 안정화 기간에는 '로우'를 유지하고 안정화가 이루어지면 '하이'로 유지된다.

도 6은 도 4에 도시된 펄스 발생기(666)의 상세한 회로도이다. 파워 업 리세트 회로(444)의 출력(pwrup 및 pwrupb)이 파워 안정화 시간에 따라 리세트 전압이 다르게 나타나기 때문에 안티퓨즈 회로(111) 검출부(66)의 검출 마진(margin)이 적어지는 원인이 된다. 이런 문제를 해결하기 위해 파워 안정화 시간에 관계없이 일정한 펄스(read, readb)를 출력하는 펄스 발생기(666)를 추가하여 안티퓨즈 프로그램 여부를 검출하게 되면 검출 마진을 크게 할 수 있다. 파워가 안정화된 이후에 제 1 제어신호(pwrup)가 '하이'가 되고, CSb(IP)가 '로우'로 인에이블(enable)되면 위상반전레벨쉬프터(I31)를 통한 CS(IPb)가 '하이'가 되어 NAND 게이트(I32) 출력(21)은 '로우'가 된다. 이 출력이 NOR 게이트(I40)로 전달되어 반전게이트(I41)에 의해 반전되므로 출력 단자(read:18)는 '로우' 신호가 출력되는 반면 출력 단자(readb:19)는 '하이' 신호가 출력된다. 그 사이에 NAND 게이트(I32)의 출력(21)이 시간 지연을 시키기 위한 반전게이트(I33 내지 I39)를 통해 NOR 게이트(I40)에 '하이'로 입력되면 출력(즉, 쇼트 펄스)(read:18)은 다시 '하이'가 되는 반면 출력(read:19)은 '로우'가 된다.

도 7은 도 6에 도시된 펄스발생기의 시뮬레이션 결과이다. 도시된 출력(read)의 파형은 '로우펄스'이고, 출력(readb)의 파형은 '하이펄스'이다.

상술한 바와 같이 본 발명은 메모리 소자의 리페어 방식중 안티퓨즈를 이용하여 리페어하는 방식으로서 안티퓨즈 프로그램 여부를 파워 안정화 기간 또는 안정화 이후에 검출할 수 있어 메모리 소자의 생산성을 높일 수 있는 효과가 있다.

Claims

파워가 안정화되었는지의 여부를 검출하여, 제1 및 제 2 파워 안정화 신호를 출력하는 파워 업 리세트 회로;

결함 셀에 대한 정보가 프로그램되고, 상기 제 1 및 제 2 파워 안정화 신호, 또는 제1 및 제2 쇼트 펄스와, 프리차지 신호, 및 어드레스에 따라 프로그램 여부를 검출하고, 그 검출 결과에 따라 출력 신호를 출력하는 안티퓨즈 회로; 및

상기 출력 신호에 따라 결함 셀을 리던던시 셀로 대체시키는 리던던시 블록을 포함하고,

상기 안티퓨즈 회로는,

제 1 및 제 2 단자 간의 전압 차에 의해 프로그램되는 안티퓨즈 소자;

상기 프리차지 신호에 따라 상기 안티퓨즈 소자의 상기 제 1 단자를 전원 전압으로 프리차지하고, 상기 안티퓨즈 소자의 상기 제 2 단자에 고전압이 인가될 때, 상기 어드레스에 따라 프리차지된 상기 제 1 단자를 접지 단자에 선택적으로 연결하여 상기 안티퓨즈 소자를 프로그램하기 위한 프로그램부;

상기 파워가 안정화될 때까지 걸리는 시간 동안, 상기 제 1 및 제 2 파워 안정화 신호에 따라 상기 안티퓨즈 소자의 프로그램 상태를 검출하거나, 또는 상기 파워가 안정화된 후, 상기 제1 및 제2 쇼트 펄스에 따라 상기 안티퓨즈 소자의 프로그램 상태를 검출하여, 그 검출신호를 출력하는 검출부; 및

상기 검출신호를 래치하여, 상기 출력 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 리페어 회로.
제 1 항에 있어서,

상기 파워가 안정화된 후, 메모리 소자의 칩 셀렉트 신호 또는 로우 어드레스 스트로브 신호와, 상기 제1 또는 제 2 파워 안정화 신호에 따라 상기 제 1 및 제 2 쇼트 펄스를 발생시키는 펄스 발생기를 더 포함하여 구성된 것을 특징으로 하는 리페어 회로.
삭제
제 2 항에 있어서,

상기 펄스 발생기는 상기 칩 셀렉트 신호 또는 상기 로우 어드레스 스트로브 신호의 위상을 반전시켜 출력하는 위상 반전 레벨 쉬프터;

상기 위상 반전 레벨 쉬프터의 출력 및 상기 제1 또는 제 2 파워 안정화 신호를 조합하기 위한 NAND 게이트;

상기 NAND 게이트의 출력을 지연 및 반전시키기 위한 지연부;

상기 NAND 게이트의 출력과 상기 지연부의 출력을 조합하는 NOR 게이트;

상기 NOR 게이트의 출력을 반전시켜, 상기 제 1 쇼트 펄스를 생성하기 위한 제1 반전 게이트; 및

상기 제1 반전 게이트의 출력을 반전시켜 상기 제 2 쇼트 펄스를 생성하기 위한 제2 반전 게이트를 포함하는 것을 특징으로 하는 리페어 회로.
제 1 항에서 있어서,

상기 프로그램부는 상기 전원 전압과 상기 안티퓨즈 소자의 상기 제 2 단자 간에 접속되고, 그 게이트가 상기 안티퓨즈의 상기 제 2 단자에 접속되는 제 1 PMOS 트랜지스터;

상기 안티퓨즈의 상기 제 1 단자와 제 1 노드 간에 접속되고, 그 게이트에 상기 전원 전압이 인가되는 제 1 NMOS 트랜지스터;

상기 제 1 노드와 상기 접지 단자 간에 접속되고, 그 게이트에 프로그램할 어드레스가 입력되는 제 2 NMOS 트랜지스터; 및

상기 전원 전압과 제 1 노드 간에 접속되고, 그 게이트에 상기 프리차지 신호가 입력되는 제 3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 리페어 회로.
제 5 항에 있어서,

상기 제 2 및 제 3 NMOS 트랜지스터의 한 쪽 정션은 N-타입인 것을 특징으로 하는 리페어 회로.
제 5 항에 있어서,

상기 검출부는 상기 전원 전압과 제 2 노드 간에 접속되고, 그 게이트가 상기 안티퓨즈의 상기 제 2 단자에 접속되는 제 2 PMOS 트랜지스터;

상기 제 2 노드와 제 3 노드 간에 접속되고, 그 게이트에 상기 제 1 파워 안정화 신호가 입력되는 제 3 PMOS 트랜지스터;

상기 제 3 노드와 상기 접지 단자 간에 접속되고, 그 게이트에 상기 제 2 파워 안정화 신호가 입력되는 제 4 NMOS 트랜지스터; 및

상기 제 2 NMOS 트랜지스터와 병렬 접속되고, 그 게이트에 상기 제 2 파워 안정화 신호가 입력되는 제 5 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 리페어 회로.
제 7 항에 있어서,

상기 제 5 NMOS 트랜지스터의 한 쪽 정션은 N-타입인 것을 특징으로 하는 리페어 회로.
제 7 항에 있어서,

상기 제 2 PMOS 트랜지스터의 게이트-정션간 브레이크 다운을 방지하기 위해 상기 제 2 PMOS 트랜지스터와 병렬접속되고, 그 게이트에 상기 제 2 파워 안정화 신호가 입력되는 제 4 PMOS 트랜지스터를 포함하는 전원 전압 인가부를 더 포함하는 것을 특징으로 하는 리페어 회로.
제 1 항에 있어서,

상기 프로그램부는 상기 전원 전압과 상기 안티퓨즈 소자의 상기 제 2 단자 간에 접속되고, 그 게이트가 상기 안티퓨즈의 상기 제 2 단자에 접속되는 제 1 PMOS 트랜지스터;

상기 안티퓨즈의 상기 제 1 단자와 제 1 노드 간에 접속되고, 그 게이트에 상기 전원 전압이 인가되는 제 1 NMOS 트랜지스터; 및

상기 전원 전압과 제 1 노드 간에 접속되고, 그 게이트에 상기 프리차지 신호가 입력되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 리페어 회로.