KR20010065139A - 안티퓨즈를 이용한 리페어 회로 - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
Claims (10)
- 양 단자간에 인가되는 전압차에 의해 프로그램 되는 안티퓨즈소자와,상기 안티퓨즈 소자를 프로그램하기 위한 프로그램부와,상기 안티퓨즈 소자의 프로그램 상태를 파워 업 리세트 회로의 제 1 및 제 2 파워 안정화 신호를 이용하여 검출하되, 파워 안정화 기간 또는 파워 안정화 이후에 검출하기 위한 검출부와,상기 검출부에 의해 검출된 상기 안티퓨즈 소자의 프로그램 상태를 래치하기 위한 래치부와,상기 래치부의 출력에 따라 결함셀을 리던던시 셀로 리페어하기 위한 안티퓨즈 소자를 이용한 리페어 회로.
- 제 1 항에 있어서,파워 안정화 이후에 상기 안티퓨즈 소자의 프로그램 여부를 검출하기 위해 제 1 및 제 2 쇼트펄스를 발생시키며,상기 파워 업 리세트 회로 및 상기 검출부 사이에 접속되는 펄스 발생기를 더 포함하여 구성된 것을 특징으로 하는 리페어 회로.
- 제 2 항에 있어서,상기 펄스 발생기는 메모리 소자의 칩 셀렉트 신호 및 로우 어드레스 스트로브 신호 중 어느 하나와 상기 파워 업 리세트 회로의 제 1 제어신호를 이용하여 제 1 및 제 2 쇼트 펄스를 발생시키는 것을 특징으로 하는 리페어 회로.
- 제 3 항에 있어서,상기 펄스 발생기는 메모리 소자의 칩 셀렉트 신호 또는 로우 어드레스 스트로브 신호를 입력으로 하는 위상 반전 레벨 쉬프터와,상기 위상 반전 레벨 쉬프터의 출력 및 제 1 제어신호를 조합하기 위한 NAND 게이트와,상기 NAND 게이트의 출력을 지연 및 반전 시키기 위한 지연부와,상기 NAND 게이트 및 지연부의 출력을 조합하여 제 1 쇼트 펄스를 생성하기 위한 NOR 게이트와,상기 NOR 게이트의 출력을 반전시켜 제 2 쇼트 펄스를 생성하기 위한 반전 게이트를 포함하여 구성된 것을 특징으로 하는 리페어 회로.
- 제 1 항에서 있어서,상기 프로그램부는 전원과 상기 안티퓨즈 소자의 한 단자간에 접속되며 프로그램시 게이트에 고전압이 인가되며, 상기 안티퓨즈 소자의 한 단자는 게이트에 접속되는 제 1 PMOS 트랜지스터와,상기 제 1 PMOS 트랜지스터와 제 1 노드간에 접속되는 상기 안티퓨즈 소자와,상기 제 1 노드와 제 2 노드간에 접속되며 게이트가 전원에 접속되는 제 1 NMOS 트랜지스터와,상기 제 2 노드와 접지간에 접속되며 게이트에 프로그램할 어드레스가 입력되는 제 2 NMOS 트랜지스터와,상기전원과 제 2 노드간에 접속되며, 게이트에 프리차지신호가 입력되는 제 3 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 회로.
- 제 1 항에 있어서,상기 제 2 및 제 3 NMOS 트랜지스터의 한 쪽 정션을 N-타입으로 형성한 것을 특징으로 하는 리페어 회로.
- 제 1 항 또는 제 5 항에 있어서,상기 검출부는 상기 전원과 제 3 노드간에 접속되며 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 접속되는 제 2 PMOS 트랜지스터와,상기 제 3 노드 및 제 4 노드 간에 접속되며 게이트에 상기 파워 업 리세트 회로의 제 1 제어 신호가 입력되는 제 3 PMOS 트랜지스터와,상기 제 4 노드와 접지간에 접속되며 게이트에 상기 파워 업 리세트 회로의 제 2 제어신호가 입력되는 제 4 NMOS 트랜지스터와,상기 제 2 NMOS 트랜지스터와 병렬접속되며 게이트에 상기 파워 업 리세트 회로의 제 2 제어신호가 입력되는 제 5 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 회로.
- 제 7 항에 있어서,상기 제 5 NMOS 트랜지스터의 한 쪽 정션을 N-타입으로 형성한 것을 특징으로 하는 리페어 회로.
- 제 7 항에 있어서,상기 제 2 PMOS 트랜지스터의 게이트-정션간 브레이크 다운을 방지하기 위해 상기 제 2 PMOS 트랜지스터와 병렬접속되며 게이트에 상기 파워 업 리세트 회로의 제 2 제어 신호가 입력되는 제 4 PMOS 트랜지스터를 더 포함하여 구성된 것을 특징으로 하는 리페어 회로.
- 제 1 항에 있어서,상기 프로그램부는 전원과 상기 안티퓨즈 소자의 한 단자간에 접속되며 프로그램시 게이트에 고전압이 인가되며, 상기 안티퓨즈 소자의 한 단자는 게이트에 접속되는 제 1 PMOS 트랜지스터와,상기 제 1 PMOS 트랜지스터와 제 1 노드간에 접속되는 상기 안티퓨즈 소자와,상기 제 1 노드와 제 2 노드간에 접속되며 게이트에 전원이 접속되는 제 1 NMOS 트랜지스터와,상기전원과 제 2 노드간에 접속되며, 게이트에 프리차지 신호가 입력되는 제 3 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 회로.
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