JPH0334640B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電気的制御信号に応答して冗長性を
与える回路に関し、更に詳細には、メモリアレー
の故障した行あるいは列のメモリ素子を予備行あ
るいは列のメモリ素子で置換する回路に関する。

米国では、メモリ素子アレーの中の特定のメモ
リ素子あるいは特定行のメモリ素子をアドレスす
るため行デコーダ及び列デコーダを用いてそのア
レーにアクセスする半導体メモリが製造されてい
る。半導体チツプに組み込んだセンス増幅器は、
行デコーダ及び列デコーダによりアドレスされる
その選択メモリ素子のメモリ状態を感知する。半
導体チツプ上のメモリアレーの密度は、近年、チ
ツプ当り16000から60000のメモリ素子を含むもの
に増加している。このメモリ密度の増加により、
完全な半導体メモリチツプを製造する困難性が有
意に増してきた。このため、改良技術として、半
導体チツプに余分の行あるいは列のメモリ素子を
冗長メモリビツトとして組み込むことが行なわれ
ている。半導体メモリの最初のテストは、それが
他の半導体メモリチツプと結合した半導体ウエー
ハの時行なわれる。半導体メモリチツプ製造のこ
の段階では、メモリ素子の主要メモリアレーに故
障領域が発見されると余分の回路で置換すること
が可能である。近来、米国の多数のメーカー及び
いくつかの日本のメーカは、故障メモリ素子の修
理が必要なメモリアレーにおいてメモリ素子を置
換する回路を発表している。修理した半導体メモ
リチツプは、かくして、全ての電気的テストをパ
スし、半導体メモリチツプとして出荷あるいは販
売されることになる。ウエスターン・エレクトリ
ツク社では、半導体メモリチツプ製造の初めの段
階で歩留まりが30倍向上したことが記録されてお
り、そのため冗長性を付与することの必要性及び
価値が証明されている。

1982年７月28日発行のエレクトロニクス誌第
117〜120頁に掲載されたジエイ・ジー・ボサ（J.
G.Posa）の論文“ビツトが消えた時何をすべき
か”には、ウエーハの段階で或る種の冗長性を組
み込むことによりメモリチツプの歩留まりを向上
させるための種々の会社による多種多様な試みが
記載されいる。第119頁の左欄の中程には、故障
ビツトを予備の行あるいは列のような予備ビツト
で置換する方法が論じられている。冗長メモリビ
ツトで置換するために業界で用いられる方法に
は、電気的融着法があるが、この方法に用いるヒ
ユーザはポリシリコンあるいは金属、レーザカツ
ト、もしくは浮動ゲートのような不揮発性メモリ
要素である。第119頁の左欄の下方には、故障ア
ドレス蓄積のために不揮発性素子を電気的に消去
可能なPROM及び多分RAMに将来用いることが
提案されている。

ポリシリコンのヒユーザを用いる特殊な冗長回
路あるいはメモリは、1981年７月28日発行のエレ
クトロニクス誌の第121〜126頁に掲載されたアー
ル・スド及びケイ・シー・ハーデー（R.Sud ＆
K.C.Hardee）の“スピード及に歩留まりを得
るためのスタテイツクRAMの設計”に記載され
ている。その第２ｂ図は、ヒユーズを含むラツチ
を示し、そのヒユーズは溶断されるとそのラツチ
を常に第２の状態に保つ。第３図は、メモリアレ
ーの故障列のメモリビツトにとつて代わる予備の
列をアドレスするための予備デコーダを示す。メ
モリアレーの故障行の置換についても論じられて
いる。ポリシリコンのヒユーズを用いる他の冗長
回路については、1981年７月28日発行のエレクト
ロニクス誌第127〜140頁に掲載されたアール・ア
ボツト、ケイ・コツコーネン、アール・アイ・ク
ング、及びアール・ジエイ・スミス（R.Abbott，
K.kokknen，R.I.Kung，＆ R.J.Smith）の“一
つのラインのメモリへの予備セルの設置”に記載
されている。その第１ａ図は、出力において真ま
たはコンプリメントのアドレス信号を与える回路
に設けたヒユーズを示す。第２ａ図は、予備の行
をアドレスし、その予備の行がアドレスされると
他の全ての行をデイスエーブルする回路を示す。
電気的ヒユーズは、メモリアレーのテスト及び故
障ビツトアドレスの検出ステツプの後プログラム
される。それらのヒユーズは故障ビツトの故障ア
ドレスを蓄積し、故障ビツトがアドレスされると
同時に故障ビツトを含む行へのデコーダがデイス
エーブルされる時に予備の行へのアドレスを可能
にする信号を発生する。

メモリへ冗長性を与えるためにレーザーにより
形成されるポリシリコンのリンクを用いること
は、1981年７月28日発行のエレクトロニクス誌第
131〜134頁掲載のアール・テイ・スミス（R.T.
Smith）の“故障セルを良好なセルで置換するた
めのレーザービームの使用”に記載されている。
その第２ａ図は、故障行をそのドライバから切り
離すためのレーザによるプログラム可能なリンク
を有するデコーダ回路を有する。第２ｂ図は、メ
モリアレーの予備業へ結合される特定のアドレス
に応答してプログラムされる予備デコーダを示
す。レーザによりプログラム可能なリンクはほぼ
３×14マイクロメータの大きさで、そのレーザの
スポツト寸法は７〜８マイクロメータの範囲にあ
る。レーザでリンクを形成する前に、故障ビツト
発見のためにテストプログラムをランする必要が
ある。レーザは、回路がさい断及びパツケージン
グ前のウエーハ上に依然としてある間にメモリ回
路においてリンクを形成するために用いられる。

本発明の主要目的は、ウエーハ段階あるいはパ
ツケージングの後の何れかにおいて電気的にプロ
グラムされ得る電子回路を提供することにある。

本発明の一実施例によれば、再プログラム可能
な電子回路は、各信号の真値及びコンプリメント
値を受けるようになされ各々が固定スレツシヨル
ドを有する第１のトランジスタのゲートに結合さ
れる入力端子を含み、前記第１のトランジスタの
ソースは可変スレツシヨルドを有する第２のトラ
ンジスタのドレインに結合され、前記第２のトラ
ンジスタのソースは固定スレツシヨルドを有する
第３のトランジスタのドレインに結合され、前記
第３のトランジスタのソースはアース電位に結合
され、前記第２のトランジスタのゲートは第１の
制御信号に結合可能であり、前記第３のトランジ
スタゲートは第２の制御信号に結合可能であり、
各入力の前記各々の第１トランジスタのドレイン
は共に出力端子に結合され、またインピーダンス
回路を介して第１の電位に結合され、更に第１の
スイツチを介してアース電位に結合されることを
特徴とする。

更に、可変スレツシヨルドトランジスタを用い
るプログラム可能なデコーダを提供することが望
まれている。

更に、メモリアレーの故障行あるいは故障列の
メモリビツトを予備行あるいは予備列で置換すべ
く一度に１つプログラムされる複数のプログラム
可能なデコーダを提供することが望ましい。

更に、予備行あるいは予備列で置換されると故
障行あるいは故障列へのアクセスをデイスエーブ
ルする手段を提供することが望ましい。

更に、長期間あるいは長年の間にわたつてかつ
電源の中断あるいは停電があつても複数のデコー
ダを順次プログラム可能にする可変スレツシヨル
ドトランジスタを含むシーケンサを提供すること
が望ましい。

更に、メモリアレーの元の行及び列デコーダを
介して元のメモリアレーを検査できるようにする
ため冗長回路をデイスエーブルする回路を提供す
ることが望ましい。

本発明の実施例によれば、メモリアレーにおい
て故障行あるいは列を１または２以上の予備行あ
るいは列で電気的に置換し、置換後故障行あるい
は列の存在を確認するため元のメモリアレーを電
気的に再検査する装置が提供される。行あるいは
列の置換は、関連するアドレスあるいは列デコー
ダを含むこともある。

本発明の実施例では、真及びコンプリメントの
複数のアドレス信号を有するブログラム可能なデ
コーダが提供され、それらのアドレス信号はそれ
ぞれのトランジスタのゲートへ結合され、各トラ
ンジスタは出力端子からそれぞれの可変スレツシ
ヨルドトランジスタを介してアース電位へ結合さ
れる。その可変スレツシヨルドトランジスタのゲ
ートは共に、メモリ書み込み制御電圧信号に結合
され、その固定スレツシヨルドトランジスタのゲ
ートは共に適当な時点で分極電圧に結合される。

本発明の実施例によれば更に、複数のデコーダ
を一度に１つづつプログラム可能にし、かつ各プ
ログラム可能なデコーダに関連して可変スレツシ
ヨルドトランジスタを設けることにより停電の期
間も順序を維持できるシーケンス回路が提供され
る。その可変スレツシヨルドトランジスタは、そ
れぞれのデコーダがプログラムされるとデプリー
シヨンモードからエンハンスメントモードへ切り
換わり、その可変スレツシヨルドトランジスタの
状態に応答する第１及び第２のトランジスタは、
制御信号をそのそれぞれのデコーダに結合するた
めに、かつ制御信号をその次の利用可能なデコー
ダに結合するために設けられ、更に各デコーダに
関してデコーダのプログラム前にある特定の信号
の正フイードバツクを行ない、かつプログラムを
行なつて後そのデコーダをデイスエーブルするた
め他の電圧を与える回路が設けられる。

本発明の実施例によれば、置き換わつた行ある
いは列をデイスエーブルし、故障行あるいは列が
予備の行及び列で置換されて後、元のメモリアレ
ーを電気的にテストする回路が提供される。その
回路は、選択時点において出力をアース電位にク
ランプするため、各プログラム可能デコーダの出
力に結合された固定スレツシヨルドトランジスタ
を含む。

以下、添付図面を参照して、本発明の実施例を
詳細に説明する。

第１図に示す半導体メモリ１０は、ブロツクで
示されるように、アドレスバツフア１１、行デコ
ーダ１２、メモリアレー１４、予備の列素子１
５、予備の行素子１６、予備の行及び列素子１
７、列デコーダ１８、データＩ／O19及びメモリ
制御回路２０よりなる。シーケンス行カウンタ２
１は、複数のプログラム可能行デコーダ２２のう
ちの１つをプログラムのために選択する機能を有
する。シーケンス列カウンタ２３は、特定のアド
レスに応答して複数のプログラム可能列デコーダ
２４の１つをプログラムのために選択する機能を
有する。

複数のアドレス信号は、ライン２５及び２６を
介して加えられるが、64Kランダム・アクセス・
メモリ（RAM）あるいは64Kリード・オンリ
ー・メモリ（ROM）を復号するため16個のアド
レスラインを含むことがある。アドレスバツフア
１１は、アドレス信号を緩衝して、出力ライン２
７及び２８へ真及びコンブリメントの信号を与え
る機能を有する。ライン２７及び２８は、行デコ
ーダ１２の入力へ結合され、その行デコーダはメ
モリアレー１４のメモリビツトの複数の行のうち
１つを復号あるいは選択する機能を有する。ライ
ン２９及び３０は、行デコーダ１２からメモリア
レー１４への２つの出力ラインである。アドレス
ライン２７及び２８は、また、プログラム可能行
デコーダ２２及びプログラム可能列デコーダ２４
へ結合される。プログラム可能行デコーダ２２
は、ライン３１及び３２を介して予備の行素子１
６へ結合される。ライン３１及び３２はまた、予
備の行及び列素子１７へ結合される。シーケンス
行カウンタ２１は、ライン３３を介してプログラ
ム可能行デコーダ２２へ結合され、プログラムの
ために予備の行デコーダを選択する機能を有す
る。メモリ制御回路２０は、ライン１２０及び１
４３を介して制御信号をシーケンス行カウンタ２
１へ送る。メモリ制御回路２０は、ライン４２，
１１９，１２０及び１２３を介して制御信号をプ
ログラム可能な行デコーダ２２へ送る。メモリ制
御回路２０は、ライン４６〜４９を介して制御信
号をプログラム可能列デコーダ２４へ送る。メモ
リ制御回路２０は、ライン５３及び５４を介して
制御信号をシーケンス列カウンタ２３へ送る。シ
ーケンス列カウンタ２３は、ライン５８を介して
プログラム可能列デコーダ２４へ結合される。メ
モリ制御回路２０は、ライン５９を介して制御信
号をデータＩ／O19へ送る。入力データ及び出力
データは、ライン６０を介してデータＩ／O19へ
結合される。データＩ／O19は、ライン６２及び
６３を介して列デコーダ１８及びプログラム可能
列デコーダ２４へ結合される。真またはコンプリ
メントのアドレス信号を送るライン２７及び２８
は、列デコーダ１８の入力へ結合され、その列デ
コーダは予備の列素子１５及び予備の行及び列素
子１７の複数列のメモリセルのうち１つを復号あ
るいは選択する機能を有する。第１図において図
示のために、予備の列素子１５、予備の行及び列
素子１７及び予備の行素子１６は、メモリ１４か
ら分離して示されるが、実際にはメモリ１４に含
まれ、その予備の行及び列は適当に相互接続され
る。行デコーダ１８は、ライン６４を介して予備
の行素子１６及びメモリアレー１４へ結合され
る。プログラム可能な列デコーダ２４は、ライン
６５を介して予備の行及び列素子１７及び予備の
列素子１５へ結合される。

プログラム可能な列デコーダ２４は、たとえ
ば、複数の出力が予備の列素子１５及び１７の１
つの列を一度に１つづつデータＩ／O19へ結合す
る複数のスイツチ３７及び３８のそれぞれに結合
されるデコーダ４３を含んでもよい。データＩ／
O19は、ライン６３上において読み取り時、信号
を感知してライン６０上へ出力を与えるセンス増
幅器３６を含んでもよい。スイツチ４４は、ライ
ン５９上の制御信号に応答して、データ信号がラ
イン６０上にあり、その信号が書き込み時におい
てメモリアレー１４、予備の行素子１６、予備の
行素子１６、予備の列素子１５及び素子の行及び
列素子１７へ書き込まれるべき時、ライン６０を
ライン６２へ結合する。

半導体メモリ回路の一例は、ピー・シー・スミ
ス及びジエイ・エル・フエイガン（P.C.Smith
＆ J.L.Fagan）に1978年11月７日付与された米
国特許第4124900号に記載され、その第２Ａ及び
２Ｂ図ではデコーダトランジスタ１７１〜１９０
の一部を本発明の、即ちプログラム可能列デコー
ダ２４で置き換えることが可能である。米国特許
第4124900号明細書は、半導体メモリとして適当
な回路の一例を示すために本明細書の一部と考え
られたい。

半導体メモリ回路の第２の列は、ジエイ・アー
ル・クリツチ（J.R.Cricchi）へ1978年５月16日
に付与された米国特許第4090258号に記載され、
その第３Ａ図のY1、ライン１２２へ本発明のプ
ログラム列デコーダの出力を結合することが可能
である。本発明の第２のプログラム可能列デコー
ダは、第３Ａ図のY8、ライン３２２に結合して
もよい。米国特許第4090258号は、半導体メモリ
として適当な回路の第２の列を示すために本明細
書の一部と考えられたい。

第１図の実施例の読み込みあるいは書き込み動
作については、ライン２５及び２６上のアドレス
信号がメモリアレー１４の１つの行及び列を選択
する。半導体メモリ１０がウエーハの段階あるい
はパツケージ後の段階でテストされる時、メモリ
アレー１の特定のビツトあるいは行デコーダ１２
もしくは列デコーダ１８の特定のデコーダが不良
で、その不良ビツトを予備の行デコーダ及び予備
のメモリ素子もしくは予備の列デコーダで置換し
ない限り半導体メモリ１０が使用できない場合が
ある。その不良の行または列はデイスエーブルさ
れ、そのプログラム可能な行デコーダ２２あるい
はプログラム可能な列デコーダ２４はその不良行
あるいは列のアドレスに応答すべくプログラムさ
れる。シーケンス行カウンタ２１及びシーケンス
列カウンタ２３は、デコーダ２２あるいは２４に
おいて１つの行デコーダあるいは列デコーダが用
いられる毎に内部的に指標づけられ、置換が望ま
れる時は制御信号を次に利用可能な行デコーダあ
るいは列デコーダへ送る。シーケンス行カウンタ
２１及びシーケンス列カウンタ２３のステータス
は、可変スレツシヨルドトランジスタへ蓄積され
るため、半導体１０から電源が切り離されても情
報は失われない。

第２図は、従来型のプログラム可能デコーダ６
６の回路図である。典型的なプログラム不可能な
デコーダ６７もまた示されている。プログラム可
能なデコーダ６６には、ライン６８及び６９を介
してそれぞれアドレス信号AO及びANが結合さ
れる。アドレス信号及びは、ライン７０
及び７１を介してそれぞれトランジスタ７２及び
７３のゲートへ結合される。ライン６８及び６９
は、トランジスタ７４及び７５のゲートへ結合さ
れる。トランジスタ７２〜７５のソースはそれぞ
れ、ヒユーズ７６〜７９を介してアース電位に結
合される。トランジスタ７２〜７５のドレイン
は、共にライン８０へ結合されてデコーダ６６の
出力を形成し、また抵抗８１を介して電圧V1へ
結合される。たとえば、ヒユーズ７６〜７９は、
ニクロム金属あるいはポリシリコンのような半導
体でもよく、それは100ミリアンペアの電流が１
ミリ秒流れると加熱されてその材料を溶断し回路
を開放するものである。デコーダ６６のプログラ
ム時、そのデコーダを応答させるために所望のコ
ンプリメントのアドレス信号が、アドレスライン
上に加えられ、４つのトランジスタ７２〜７５の
うち２つが導通して電流がヒユーズ、ライン８０
を介して流れそれぞれのヒユーズを溶断する。選
択ヒユーズの溶断後、デコーダは溶断されていな
いヒユーズに関連するトランジスタによりライン
８０が高いレベルになるため低いレベルのアドレ
スに応答するNANDゲートとして働く。デコー
ダ６６において選択ヒユーズが溶断された後、そ
のデコーダはデコーダ６７と同様な態様で応答す
る。デイスエーブル回路８２は、行デコーダ６６
が出力ライン８０が高いレベルにあるアドレスに
応答する時、行デコーダ６７の出力をアース電位
にクランプするよう働く。行デコーダ６７、ライ
ン８３〜８６の出力はそれぞれ、トランジスタ８
７〜９０のドレインに結合される。トランジスタ
８７〜９０のソースは、アース電位に結合され
る。トランジスタ８７〜９０のゲートは、ライン
８０へ結合される。

第３図は、第１図において利用可能なプログラ
ム可能デコーダの１つの実施例を示す概略図であ
る。第３図において、第２図の装置と同様な機能
については同一参照数字で表わす。第３図におい
て、プログラム手段９６は、第２図のヒユーズ７
６にとつて代わる。プログラム手段９６は、ある
制御電圧とライン７０上のアドレス信号の値によ
り導通あるいは遮断状態にプログラムされる。プ
ログラム手段９６は、トランジスタ９７及び９８
より成り、トランジスタ９７は可変スレツシヨル
ドトランジスタ、トランジスタ９８は固定スレツ
シヨルドトランジスタである。トランジスタ９７
のドレインは、トランジスタ７２のソースに結合
される。トランジスタ９７のソースは、トランジ
スタ９８のドレインへ結合される。トランジスタ
９８のソースは、アース電位に結合される。プロ
グラム手段１０２は、トランジスタ１０３及び１
０４を含む。プログラム手段１０６は、トランジ
スタ１０７及び１０８を含む。プログラム手段１
１０は、トランジスタ１１１及び１１２を含む。
トランジスタ１０３，１０７及び１１１は、可変
スレツシヨルドトランジスタであり、トランジス
タ１０４，１０８及び１１２は固定スレツシヨル
ドトランジスタである。トランジスタ１０３のド
レインは、ライン１１３を介してトランジスタ７
４のソースへ結合される。トランジスタ１０３の
ソースは、ライン１１４を介してトランジスタ１
０４のドレインへ結合される。トランジスタ１０
７のドレインは、ライン１１５を介してトランジ
スタ７３のソースへ結合される。トランジスタ１
０７のソースは、ライン１１６を介してトランジ
スタ１０８のドレインに結合される。トランジス
タ１１１のドレインは、ライン１１７を介してト
ランジスタ７５のソースへ結合される。トランジ
スタ１１２のドレインは、ライン１１８を介して
トランジスタ１１１のソースへ結合される。トラ
ンジスタ１０４，１０８及び１１２のソースは、
アース電位へ結合される。トランジスタ９７，１
０３，１０７及び１１１のゲートは、ライン１１
９を介して制御信号MGPへ結合される。トラン
ジスタ９８，１０４，１０８及び１１２のゲート
は、ライン１２０を介して制御信号ENABLEへ
結合される。出力ライン８０は、トランジスタ１
２２を介して電位V1へ結合される。トランジス
タ１２２のゲートは、ライン１２３を介して制御
信号Ｃへ結合される。出力ライン８０はまた、ト
ランジスタ１２４を介してアース電位へ結合され
る。トランジスタ１２４のゲートは、ライン１２
０を介して制御信号Ｂへ結合される。トランジス
タ７２〜７５，９８，１０４，１０８，１１２，
１２２及び１２４は、固定スレツシヨルド電圧を
有するＮチヤンネルエンハンスメントモード電界
効果型トランジスタである。トランジスタ９７，
１０３，１０７及び１１１は、可変スレツシヨル
ド電圧を有し、このためデブリーシヨンモードか
らエンハンスメントモードへの切り換え及びその
逆方向の切り換えが可能なＮチヤンネル電界効果
型トランジスタである。

第４図は、第３図の実施例の動作を説明するた
めの典型的な波形図である。第４図において、縦
軸は電圧を、横軸は時間を表わす。プログラム可
能行デコーダ９４へ特定のアドレスを書き込む前
に、各プログラム手段の可変スレツシヨルドトラ
ンジスタは、ゲート−ソース間電圧が０の時導通
するデプリーシヨンモードヘセツトされる。第４
図の波形１２８で示す制御信号MGPは、時間T0
で０ボルトである。波形１２９で示す制御電圧Ｂ
と波形１３０で示す制御信号Ｃもまた、時間T0
で０ボルトである。制御信号ENABLEは、第４
図において波形１３１で示されるが、その波形
は、時間T0で＋５ボルトである。アドレス信号
A0〜ANは、それぞれ波形１３２及び１３３で
示すように＋５ボルトか０ボレトの電位にある。
制御信号Ｂ及びＣがアース電位にあると、第３図
に示すトランジスタ１２２及び１２４は遮断状態
にある。制御信号ENABLEが＋５ボルトにある
ときトランジスタ９８，１０４，１０８及び１１
２は導通し、可変スレツシヨルドトランジスタ９
７，１０３，１０７及び１１１のソースはアース
電位かそれに近い値にある。第３図で示すよう
に、可変スレツシヨルドトランジスタ９７，１０
３，１０７及び１１１の本体もまた、アース電位
にある。

時間T1において制御信号MGPは、０ボルトか
ら−20ボルトへ変化し、トランジスタ９７，１０
３，１０７及び１１１のゲートを−20ボルトにし
て、ゲート−ソース間電圧及びゲート−本体間の
電圧を−20ボルトにする。−20ボルトは、可変ス
レツシヨルドトランジスタ９７，１０３，１０７
及び１１１のゲート誘電体内へホールを引き寄せ
るに充分な大きさである。時間T2において、制
御電圧MGPは、−20ボルトから０ボルトへ変化
す。T1とT2の間の時間間隔は、たとえば、10ミ
リ秒である。時間T2において可変スレツシヨル
ドトランジスタのゲート誘電体内へトラツプされ
た電荷によりその可変スレツシヨルドトランジス
タにはＮチヤンネルが形成され、各可変スレツシ
ヨルドトランジスタは導通してデブリーシヨンモ
ードとなる。

プログラム可能行デコーダ９４へ特定のアドレ
スを書き込む際、以下に述べることがT3から
T13にかけて起こる。T3において制御信号
ENABLEは＋５ボルトから０ボルトへ変化し、
このためライン１２０が０ボルトに、固定スレツ
シヨルドトランジスタ９８，１０４，１０８及び
１１２が遮断状態となる。T3において、制御信
号Ｂは０ボルトから＋５ボルトへ第４図の波形１
２９に示すように変化し、そのため第３図のトラ
ンジスタ１２４が導通してライン８０をアース電
位かそれに近い電位に変化させる。T4において、
可変行デコーダ９４へプログラムされる特定のア
ドレスが、ビツトA0〜を表わすアドレスラ
イン６８〜７１へ加えられる。

時間T6において制御信号MGPは、０ボルトか
ら＋20ボルトへ変化し、ライン１１９を＋20ボル
ト変化させる。アドレス信号A0が＋５ボルトの
高いレベルにある場合、ライン６８は５ボルトで
あり、トランジスタ７４が導通してトランジスタ
１０３のドレインをライン８０及びトランジスタ
１２４を介してアース電位へ引き下げる。トラン
ジスタ１０３のチヤンネルはまた、そのドレイン
を介してアース電位にある。トランジスタ１０３
のゲートの＋20ボルトの大きさは、ゲートと本体
の間の誘導体層内へ前にトラツプされていたホー
ルをトランジスタ１０３の本体あるいはチヤンネ
ル内へ押し込み、それによりトランジスタ１０３
をスレツシヨルド電圧VTが約３〜４ボルトのエ
ンハンスメントモードにするに充分である。１０
３のような可変スレツシヨルドトランジスタの誘
導体層は、厚さ約20オングストロームの二酸化シ
リコンの最初の層と厚さ約350オングストローム
の窒化珪素のそれに続く層より成る。もしアドレ
ス信号0が＋５ボルトである場合、アドレス信
号A0は０ボルトであり、第３図に示すライン７
０の電圧も０ボルトにある。トランジスタ７２
は、そのため、遮断状態にあり、トランジスタ９
７のドレインは、ライン８０から隔離されて浮動
状態となる。実際には、ドレイン、ソース及びチ
ヤンネルは、トランジスタ９８もまた遮断状態に
あるため、同一電位で浮動状態にある。ゲートか
ら誘電体を経てチヤンネルへ、そのチヤンネルか
ら本体への電位の合計、即ちゲート−本体電圧は
20ボルトである。その電圧はゲート誘電体とチヤ
ンネル、本体間の容量により分割されるため、ト
ランジスタ９７は誘電体内にトラツプされている
ホールはそのチヤンネル内へ押し込まれず、ホー
ルは誘電体内に居続ける。トランジスタ９７は、
そのため、デプリーシヨンモードを継続し、ゲー
ト−ソース間電圧が０の時は導通する。誘電体の
チヤンネルとの容量の関数として容量を適当に分
割するため、ゲートには本体に関して数個のパル
スを加えてもよい。波形１２８は、時間T6〜
T7、T8〜T9、T10〜T11及びT12〜T13におい
て加えられるパルスを示す。それが単一パルスで
あれあるいは複数のパルスであれそのパルスの持
続時間は、ゲートを約10ミリ秒の間＋20ボルトに
保つ必要がある。T13において、制御信号MGP
は０ボルトである。

T15において、ライン６８〜７１上のアドレス
信号は、任意のアドレスを持つことができ、この
際プログラムされた行デコーダ９４に干渉しな
い。T16において、制御信号Ｂは＋５ボルトから
０ボルトへ変化し、このためトランジスタ１２４
は遮断状態にある。プログラム可能な行デコーダ
９４は、ここである特定のアドレスに書き込ま
れ、この特定のアドレスがアドレスライン６８〜
７１上に現れるとこのアドレスに応答してライン
８０を高いレベルへ上昇させる。

特定のアドレスに応答するプログラム可能な行
デコーダ９４の一例については、次の波形を参照
されたい。時間T16において、制御信号
ENABLEは、０ボルトから５ボトトへ変化し、
このためトランジスタ９８，１０４，１０８及び
１１２は導通する。時間T17において、お制御信
号Ｃは０から＋５ボルトへ変化し、このためトラ
ンジスタ１２２は導通してライン８０を＋V1の
電位へ引き上げる。時間T18において、アドレス
ライン６８〜７１上に特定のアドレスが加えられ
ると、トランジスタ７２〜７５のゲート上の電圧
は、＋５ボルトあるいは０ボルトとなる。アドレ
スA0が高いレベルに、アドレス0が低いレベル
にあると、トランジスタ７４は導通し、トランジ
スタ７２は遮断する。トランジスタ１０３はエン
ハンメントモードにあるため、制御信号MGPが
０ボルトであることにより遮断状態にある。トラ
ンジスタ９７は、デプリーシヨンモードにあり、
導通している。トランジスタ１０３は遮断状態に
あるためプログラム手段１０２には電流が流れ
ず、またトランジスタ７２は遮断状態にあるため
プログラム手段９６は電流が流れない。アドレス
信号A0は時間T3〜T13において前に書き込まれ
たアドレスに一致するため、ライン８０ば電圧＋
V1ボルトに依然としてあり、プログラム手段９
６あるいは１０２のいずれかによつてアース電位
に引き下げられることはない。他のプログラム手
段へのもう１つのアドレス信号は同様に、その特
定のアドレスに一致する場合は、１０６及び１１
０のようなプログラム手段はライン８０をアース
電位に引き下げない。プログラム可能行デコーダ
９４はアドレスライン６８〜７１上の特定のアド
レスに応答し、ライ８０上の出力は＋V1あるい
はそれに近い値である。

もしプログラム可能行デコーダ上のアドレスが
たとえばA0が低レベル、0が高いレベルである
ような特定のアドレスでない場合は、トランジス
タ７４は遮断状態にあり、トランジスタ７２は導
通する。プログラム手段１０２は、トランジスタ
１０３がエンハンスメントモードにあるため遮断
状態にある。プログラム手段９６は、トランジス
タ９７がデプリーシヨンモードにあるため導通
し、トランジスタ７２，９７及び９８を電流が流
れてライン８０を低いレベルに引き下げる。かく
して、もし任意のアドレスビツトがブログラム可
能行デコーダ９４へプログラムされた特定のアド
レスに一致しない場合は、電流がプログラム手段
の１つを介してアース電位へ流れ、出力ライ８０
をアース電位に引き下げる。このようにして、プ
ログラム可能行デコーダ９４は前にそれに書き込
まれた特定のアドレスに応答し、それ以外の時
は、プログラム手段と上述の例のトランジスタ７
２のようなアドレスビツトアクセストランジスタ
の１つを介する導通路によりアース電位にある出
力をライン８０上へ与える。

T19において、制御信号Ｃは＋５ボルトから０
ボルトへ変化し、トランジスタ１２２を遮断して
ライン８０を電圧V1で浮動させるかアース電位
のままにさせる。

第５図は、第１図のシーケンス行カウンタ２１
の１つの段の一実施例を示す概略図である。第５
図は、シーケンス回路１４０を示す。第５図に
は、プログラム可能行デコーダ９４の一部もまた
示され、制御信号Ｂをライン１２５を介してプロ
グラム可能デコーダ９４へ供給するシーケンス回
路１４０の接続が明らかである。行デコーダ９４
の第５図に示した部分は、トランジスタ１２２及
び１２４を含む。

シーケンス回路１４０は可変スレツシヨルドト
ランジスタ１４２を有し、そのトランジスタは金
属窒化物酸化物半導体（MNOS）トランジスタ
のこともある。可変スレツシヨンドトランジスタ
１４２のゲートは、ライン１４３を介して制御信
号MGCへ結合される。可変スレツシヨルドトラ
ンジスタ１４２のドレインは、ライ１４４を介し
て固定スレツシヨルドトランジスタであることも
あるトランジスタ１４５のソースへ結合される。
トランジスタ１４５のゲート及びドレインは、ラ
イン１４６を介して電圧源V2に結合される。ト
ランジスタ１４５は、＋５ボルトである電圧源V2
により電流源を構成してライン１４４をプルアツ
プする機能を有する。トランジスタ１４２及び１
４５は、Ｎチヤンネル型であつてもよい。トラン
ジスタ１４２のソースは、ライン１４７を介して
トランジスタ１４８のゲート、インバータ１４９
の入力、トランジスタ１５０及び１５６のドレイ
ンへ結合される。最初に、トランジスタ１４２は
デプリーシヨンモードへプログラムあるは分極さ
れ、導通するため、電圧源V2はライン１４７を
正の値あるいは論理１にチヤージし、トランジス
タ１４８の導通させる。電圧V3は、ライン１５
１を介してトランジスタ１４８のドレインとトラ
ンジスタ１５２のドレインに結合される。トラン
ジスタ１４８のソースは、ライン１２５を介して
トランジスタ１２４，１５３及び１５６のゲート
と、トランジスタ１５５のドレインに結合され
る。トランジスタ１５５のソースは、アース電位
へ結合される。制御信号ENABLEは、ライン１
２０を介してトランジスタ１５５のゲートへ結合
される。トランジスタ１５５は、制御信号
ENABLEが高いレベルにある時、ライン１２５
をアース電位へクランプする機能を有する。電圧
V3は、制御信号ENABLEが低い値でトランジス
タ１５５が遮断状態にある時、トランジスタ１４
８へ電流を供給して、ライン１２５を正の電圧あ
るいは論理１に引き上げる。プログラム可能行デ
コーダ９４の書き込みが完了して後、トランジス
タ１４８はライン１４７により永久に遮断状態に
され、ライン１２５上の制御信号Ｂが再び正の値
になることはない。

トランジスタ１５０，１５３及び１５６のソー
スは、アース電位へ結合される。インバータ１４
９の出力は、ライン１５７を介してトランジスタ
１５０及び１５２のゲートとトランジスタ１５３
のドレインへ結合される。トランジスタ１５２の
ソースは、シーケンス回路１４０及びそれに関連
するプログラム可能行デコーダ９４が書き込まれ
たか未だ書き込まれていないかを指示する信号を
与えるライン１５８へ結合される。

第６図は、第５図に示したシーケンス回路１４
０の動作を説明するための典型的な波形図であ
る。第６図において、縦軸は電圧は、横軸は時間
を表わす。第６図において、T0〜T15は、第４
図のT0〜T15に一致し、波形１３１，１３２，
１３３，１２８及び１２９は、第４図の同一参照
数字を付した波形に一致する。第６図に関して、
時間T1において制御信号MGCは０から−20ボル
トへ変化してトランジスタ１４２をデプリーシヨ
ンモードへセツトする。トランジスタ１４２は、
シーケンス回路１４０が正しい動作をするための
初期条件としてデプリーシヨンモードへセツトさ
れる必要がある。制御信号MGCは、第６図の波
形１６０で示される。T2において、制御信号
MGCは−20ボルトから０ボルトへ変化する。ト
ランジスタ１４２は、デプリーシヨンモードへセ
ツトされているため導通状態にある。電圧源V2
から電流がトランジスタ１４５及び１４２を介し
て流れて、ライン１４７を正にチヤージし、トラ
ンジスタ１４８を導通させる。電圧V3は、トラ
ンジスタ１４８を介して電流を供給して、トラン
ジスタ１５５が導通している場合は別としてライ
ン１２５、制御信号Ｂをプルアツプをしようとす
る。時間T3において、第６図に示す制御信号
ENABLEは、＋５ボルトから０ボルトへ変化し、
トランジスタ１５５を遮断させる。そのため、ラ
イン１２５はトランジスタ１４８を流れる電流に
よりたとえば＋５ボルトである電圧V3へチヤー
ジさせることが可能である。第３図に示すよう
に、制御信号Ｂが高いレベルであるいは＋５ボル
トの条件で、プログラム可能な行デコーダ９４は
書き込み可能となる。制御信号Ｂはまた、トラン
ジスタ１５３を導通させ、ライン１５７をアース
電位にホールドする。また、T3において、制御
信号Ｂはトランジスタ１５６を導通させ、トラン
ジスタ１４２及び１４５が導通状態にあるにもか
かわらずライン１４７をアース電位に引き下げ
る。トランジスタ１５６は、第６図に示すように
制御信号ENABLEが時間T18において０から＋
５ボルトへ変化する前にライン１４７が放電され
る限り、そのライン１４７をゆつくりと放電させ
る。ライン１４７が低いレベルあるいはアース電
位に近いレベルにある時、トランジスタ１４８は
遮断状態にあり、ライン１２５を浮動状態にす
る。また、ライン１４７が低いレベルにあると、
インバータ１４９の出力は高いレベルに押し上が
るが、導通状態にあるトランジスタ１５３を介す
る電流により低いレベルにクランプされる。T16
において、制御信号MGCは、０から＋20ボルト
へ変化してトランジスタ１４２のスレツシヨルド
電圧VTをシフトしてエンハスメントモードに切
り換える。T17において、制御信号MGCは＋20
ボルトから０ボルトへ変化してトランジスタ１４
２をエンハスメントモード及び遮断状態のままに
させる。ライン１４７は、依然として導通状態に
あるトランジスタ１５６により低いレベルにホー
ルドされている。T18において、制御信号
ENABLEは、０から＋５ボルトへ変化し、トラ
ンジスタ１５５を導通させる。ライン１２５上の
制御信号Ｂはアース電位へ押し下げられて、トラ
ンジスタ１５３及び１５６を遮断させる。トラン
ジスタ１５３が遮断状態にあると、ライン１５７
はもはやアース電位にクランプされず、インバー
タ１４９の出力がライン１５７を高いレベル、た
とえば＋５ボルトへ引き上げて、トランジスタ１
５２及び１５０を導通させる。トランジスタ１５
０は、ライン１４７をアース電位へホールドす
る。ラインイ１４７がアース電位にホールドされ
ると、トランジスタ１４８はOFF状態、即ち遮
断状態にホールドされる。トランジスタ１５２が
導通状態にあると、電圧V3はトランジスタ１５
２を介してライン１５８上の出力へ送られる。ラ
イン１５８は、別のシーケンス回路への電圧源
V3として働く。

もしシーケンス回路１４０の電源が切れると、
エンハスメントモードかデプリーシヨンモードか
によつて導通あるいは遮断状態にあるトランジス
タ１４２の動作により電源が切れる前と同じ論理
状態に再チヤージされる。電源が再び接続される
と、制御信号ENABLEは高いレベルとなり、そ
のためトランジスタ１５５は導通してライン１２
５が低いレベルに押し下げられる。ライン１４７
は電源が切られていたためアース電位からスター
トし、インバータ１４９へ電源が加わると、イン
バータ１４９の出力は高いレベルとなり、ライン
１５７を高いレベルにし、トランジスタ１５０を
導通させて、ライン１４７を低いレベルに保つ。
トランジスタ１４２が依然としてデプリーシヨン
モードにある場合は、ライン１４７は高いレベル
に引き上げられ、インバータ１４９の出力を低い
レベルに押し下げてトランジスタ１５０を遮断せ
しめる。ライン１４７が高いレベルに押し上げら
れると、トランジスタ１４８は導通する。トラン
ジスタ１５５もまた、制御信号ENABLEにより
導通し、ライン１２５を低いレベルにホールドす
る。かくして、電源がシーケンス回路１４０から
切り離された後で再び接続されると、シーケンス
回路１４０の論理状態（たとえばライン１４７上
の電圧）は前と同じ状態を回復し、トランジスタ
１４２が導通状態にあればトランジスタ１４８は
導通しトランジスタ１５２は遮断し、あるいはト
ランジスタ１４２が遮断状態にあればトランジス
タ１４８は遮断状態にトランジスタ１５２に導通
状態にある。

出力ライン１５８の電圧は、第６図の波形１６
１で示される。

第７Ａ及び７Ｂ図は、相互接続された行デコー
ダ１２、シーケンス行カウンタ２１及びプログラ
ム可能行デコーダ２２の実施例を示す。シーケン
ス行カウンタ２１は、シーケンス回路１４０，１
６４，１６５及び１６６を含む。シーケンス回路
１４０は、第５図にも示されている。シーケンス
回路１４０のライン１５８は、シーケンス回路１
６４のトランジスタ１６８のドレインに結合され
る。トランジスタ１６８のソースは、ライン１６
９を介してシーケンス回路１６５のトランジスタ
１７０のドレインへ結合される。トランジスタ１
７０のソースは、ライン１７１を介してシーケン
ス回路１６６のトランジスタ１７２のドレインに
結合される。トランジスタ１７２のソースは、ラ
イン１７３へ結合される。シーケンス回路１６４
の可変スレツシヨルドトランジスタ１７６のゲー
トには、メモリ制御信号MGCが結合されている。
シーケンス回路１６５の可変スレツシヨルドトラ
ンジスタ１７７のゲートには、制御信号MGCが
結合されている。シーケンス回路１６６の可変ス
レツシヨルドトランジスタ１７８のゲートには、
制御信号MGCが結合されている。

動作について説明すると、シーケンス回路１４
０がプログラム可能行デコーダ９４へ制御信号Ｂ
を送つて後、可変スレツシヨルドトランジスタ１
４２が制御信号MGCによりエンハスメントモー
ドに書き込まれる。ライン１５８上の出力は、ト
ランジスタ１５２が導通状態にスイツチされるた
め電圧V3により高いレベルへ引き上げられる。
次に制御信号ENABLEが低いレベルへ変化する
と、シーケンス回路１６４はライン１５８上の電
位により作動され、ライン１８１上に制御信号Ｂ
を与える。ライン１８１が高いレベルになると、
プログラム可能行デコーダ１８２が作動されアド
レスが書き込まれる。プログラム可能行デコーダ
１８２への書き込みの後、制御信号MGCは、可
変スレツシヨルドトランジスタ１７６のソースが
アース電位になるためそのトランジスタをデプリ
ーシヨンモードからエンハスメントモードへ切り
換える。トランジスタ１７６がエンハンスメント
モードにあると、トランジスタ１６８は導通状態
にあつて、電圧V3がライン１６９へかかる。次
に制御信号ENABLEが低いレベルに変化すると、
ライン１８３は高いレベルとなり、プログラム可
能行デコーダ１８４へアドレスが書き込まれる。
プログラム可能行デコーダ１８４への書き込みの
後、制御信号MGCはトランジスタ１７７をその
ソースがアース電位にあるためデプリーシヨンモ
ードからエンハンスメントモードへ切り換える。
インバータの出力は、トランジスタ１７０を導通
させる。このため、電圧V3がトランジスタ１５
２，１６８及び１７０を介してライン１７１へか
かる。次に制御信号ENABLEが低いレベルに変
化すると、ライン１８５は高いレベルとなり、プ
ログラム可能行デコーダ１８６へのアドレスの書
き込みを可能にする。プログラム可能行デコーダ
１８６への書き込みが成されて後、制御信号
MGCはトランジスタ１７８をデプリーシヨンモ
ードからエンハンスメントモードへ切り換えて、
トランジスタ１７２を導通させる。トランジスタ
１７２が導通すると、電圧V3はトランジスタ１
５２，１６８，１７０及び１７２を介してライン
１７３へかかり、４つの前のシーケンス回路によ
り４つのプログラム可能行デコーダへの書き込み
さ可能になつたことを示す。

シーケンス回路１６４，１６５及び１６６の
MNOSトランジスタ１７６，１７７及び１７８
は、そのソースがアース電位にない限りエンハン
スメントモードへ切り換えられない。従つて、
MGCあるいは＋20ボルトのフル電圧がゲート誘
電体にかかる。

最初に、シーケンス回路が使用されるまで、不
揮発性トランジスタのソースは、＋５ボルトでも
よい電圧V2あるいはそれに近いレベルにある。
MGCがゲートへ加えられると、その電圧はゲー
ト−チヤンネル間とチヤンネル−ボデイ間へ分割
される。ゲート誘電体にかかる電圧は、トランジ
スタをエンハンスメントモードへ切り換えるのに
は十分な大きさでない。

固定スレツシヨルドＮチヤンネルトランジスタ
の典型的なスレツシヨルド電圧は、0.5〜0.7ボル
トかあるいは1.3ボルトかもしれない。

プログラム可能行デコーダ１８２，１８４及び
１８６の出力ラインは、それぞれ、ライン１８
８，１８９及び１９０へ結合される。プログラム
可能行デコーダ９４，１８２，１８４及び１８６
の出力ラインは、それぞれトランジスタ１９１，
１９２，１９３及び１９４のドレインとNORゲ
ート１９５の入力へ結合される。NORゲート１
９５の出力は、トランジスタ１９６〜１９９のゲ
ートへ結合される。トランジスタ１９６〜１９９
のソースは、アース電位へ結合される。トランジ
スタ１９６〜１９９のドレインは、行デコーダ１
２のそれぞれの出力へ結合される。制御信号DR
が高いレベルになると、トランジスタ１９１〜１
９４は導通し、プログラム可能行デコーダ９４，
１８２，１８４及び１８６の出力をアース電位へ
クランプする。プログラム可能行デコーダの出力
がアース電位にあると、NORゲート１９５の出
力は低く、トランジスタ１９６〜１９９を遮断し
て、行デコーダ１２がアドレスへ応答できるよう
にする。このモードにおいて、制御信号DRが高
いレベルにあると、プログラム可能行デコーダは
取り外され、即ち不作動状態にされ、行デコーダ
１２が全てのアドレスへ応答する。従つて、制御
信号DRを用いることにより、メモリアレー１４
は、行デコーダ１２が再作動されるため完全にテ
ストされ得る。制御信号が低いレベルに変化する
と、プログラム可能行デコーダの出力はそのプロ
グラム可能行デコーダが特定のアドレスにより選
択されると高いレベルになる。行デコーダ９４の
ようなプログラム可能行デコーダの出力が高いレ
ベルになると、NORゲート１９５の出力は高い
レベルとなり、そのためトランジスタ１９６〜１
９９は導通して行デコーダ１２の出力がクランプ
される。かくして、行デコーダ１２はプログラム
可能行デコーダの１つが高いレベルの出力を有す
る時不作動状態になる。

以上において、故障した行デコーダあるいは故
障したメモリ素子をそのアドレスの関数として予
備の行デコーダ及び予備のメモリ素子で置換する
方法及び回路について説明した。故障したメモリ
素子あるいは行デコーダのアドレスは、デプリー
シヨンモードからエンハンスメントモードへセツ
トされて行デコーダが加えられたアドレスへ応答
し予備のメモリ素子へ加えられる出力を発生する
のを可能にする不揮発性のメモリ素子を含むプロ
グラム可能行デコーダへ加えられる。

そのプログラム可能行デコーダの不作動状態へ
の切り換え及び元の行デコーダ及びメモリアレー
の再テストを可能にする別の回路を設ける。この
付加的な回路は、トランジスタ各プログラム可能
行デコーダの出力へ結合されてその各々のプログ
ラム可能行デコーダの出力を制御信号に応答して
アース電位へクランプするものである。

更に、プログラム行デコーダが作動されると、
元の行デコーダを不作動状態にする付加的な回路
が設けられる。その元の行デコーダの各行デコー
ダの出力は、トランジスタを介してアースへ結合
される。NORゲートの出力は、各トランジスタ
のゲートへ結合される。そのNORゲートは、プ
ログラム可能行デコーダの１つが作動されるのを
感知する。NORゲートの出力信号は、元の行デ
コーダの出力に結合されたトランジスタを導通さ
せ、元の行デコーダの出力をクランプする。

シーケンス回路であつて、それ自身とそれぞれ
のプログラム可能行デコーダの間に直列に結合さ
れてシーケンス行カウンタを形成するシーケンス
回路について説明した。そのシーケンス行カウン
タは、プログラム可能行デコーダを一度にプログ
ラムする制御信号を作動する。１つのプログラム
可能行デコーダがプログラムされて後、そのシー
ケンス行カウンタは次のプログラム可能行デコー
ダへ制御信号を与えてそのプログラムを可能にす
る。全てのプログラム可能行デコーダがプログラ
ムされると、そのシーケンス行カウンタはそれを
示す出力信号を発生する。

シーケンス行カウンタの各シーケンス回路は、
制御信号に応答してデプリーシヨンモードからエ
ンハンスメントモードへ書き込まれる可変スレツ
シヨルドトランジスタを含むことができる。その
可変スレツシヨルドトランジスタを流れる電流に
より、その関連のプログラム可能行デコーダがプ
ログラムされたかされていないかについてのその
シーケンス回路のステータスが決定される。その
可変スレツシヨルドトランジスタは電力の喪失に
関して不揮発性であり、電力が回復されると、そ
のシーケンス回路は同じ出力信号を回復して同じ
ステータスを示す。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す本発明のブ
ロツク図である。第２図は、従来型のプログラム
可能デコーダの回路図である。第３図は、本発明
の一実施例である、第１図に用いるに適当なプロ
グラム可能な行あるは列デコーダの概略図であ
る。第４図は、第３図の実施例の動作を説明する
ための典型的な波形図である。第５図は、本発明
の一実施例である、第１図のシーケンス行カウン
タあるいはシーケンス列カウンタの１つのステー
ジに用いるに適当なシーケンス回路の概略図であ
る。第６図は、第５図の実施例の動作を説明する
ための典型的な波形図である。第７Ａ及び７Ｂ図
は、第１図の行デコーダ、シーケンス行カウンタ
及びプログラム可能行デコーダの実施例を示す概
略図である。 １１……アドレスバツフア、１２……行デコー
ダ、１４……メモリアレー、１５……予備の列素
子、１６……予備の行素子、１７……予備の行及
び列素子、１８……列デコーダ、２０……メモリ
制御回路、２１……シーケンス行カウンタ、２２
……プログラム可能行デコーダ、２３……シーケ
ンス列カウンタ、３６……センス増幅器、３６，
３７，４４……スイツチ、４３，３７……デコー
ダ。

Claims (1)

1. 【特許請求の範囲】 １ 再プログラム可能な電子回路を含む半導体メ
   モリであつて、前記再プログラム可能電子回路は
   各信号の真及びコンプリメント値を受ける入力端
   子を有し、各入力端子は固定スレツシヨルドの第
   １のトランジスタのゲートへ結合され、前記第１
   のトランジスタのソースは可変スレツシヨルドの
   第２のトランジスタのドレインへ結合され、前記
   第２のトランジスタのソースは固定スレツシヨル
   ドの第３のトランジスタのドレインに結合され、
   前記第３のトランジスタのソースはアース電位へ
   結合され、前記第２のトランジスタのゲートは第
   １の制御信号へ結合可能であり、前記第３のトラ
   ンジスタのゲートは第２の制御信号へ結合可能で
   あり、各入力の前記各々の第１のトランジシタの
   ドレインは共に出力端子へ結合され、またインピ
   ーダンス回路を介して第１の電圧へ結合され、ま
   た第１のスイツチを介してアース電位へ結合され
   ることを特徴とする半導体メモリ。 ２ 前記再プログラム可能電子回路は、情報を蓄
   積しかつ故障したメモリセルを予備のメモリセル
   で置換するためのものであり、複数の行列状に配
   置したメモリセルのアレーと、アドレス信号を受
   けるようになされ出力ラインが前記アレーのメモ
   リセルの対応行へ結合される行デコーダと、前記
   アレーのメモリセルの１つの列を選択するアドレ
   ス信号を受けて読み取り時は前記列を、書き込み
   時はデータ信号をセンス増幅器へ結合する列デコ
   ーダとより成り、前記再プログラム可能電子回路
   の第１のものは前記アドレス信号へ結合される第
   １のプログラム可能行デコーダとして接続されて
   その出力はメモリセルの前記アレーの予備のメモ
   リセルの第１の行に結合され、前記プログラム可
   能行デコーダでは前記可変スレツシヨルドトラン
   ジスタが第１の制御信号で前記第１のプログラム
   可能行デコーダをプログラムするために用いられ
   てその出力上において特定のアドレス信号に応答
   し、更に前記第１のプログラム可能行デコーダが
   前記アドレス信号に応答する時前記デコーダの出
   力ラインがアドレス信号へ応答するのを禁止する
   インヒビツト回路を具備して成ることを特徴とす
   る前記第１項記載の半導体メモリ。 ３ 第２の制御信号に応答して前記プログラム可
   能行デコーダの出力がアドレス信号に応答するの
   を禁止するインヒビツト回路を具備して成ること
   を特徴とする前記第２項記載の半導体メモリ。