JPS6329360B2 - - Google Patents

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JPS6329360B2
JPS6329360B2 JP54079819A JP7981979A JPS6329360B2 JP S6329360 B2 JPS6329360 B2 JP S6329360B2 JP 54079819 A JP54079819 A JP 54079819A JP 7981979 A JP7981979 A JP 7981979A JP S6329360 B2 JPS6329360 B2 JP S6329360B2
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JP
Japan
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memory cell
cell array
decoder
address
redundant
Prior art date
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JP54079819A
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English (en)
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JPS563499A (en
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Masao Nakano
Fumio Baba
Tomio Nakano
Yoshihiro Takemae
Hirohiko Mochizuki
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Fujitsu Ltd
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Fujitsu Ltd
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Priority to EP80901149A priority patent/EP0031386B1/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/844—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by splitting the decoders in stages

Description

【発明の詳細な説明】 本発明は、冗長ビツトを持つ半導体記憶装置に
関する。
半導体記憶装置に予め余分なメモリセルを設け
ておき、使用予定の（正規の）メモリセルに障害
が発見されたとき該障害セル（不良ビツト）の代
りに余分なメモリセル（冗長ビツト）を用いるよ
うにすると、特に大容量記憶装置においてその製
造歩留りを大幅に向上させることができ甚だ有効
である。ところで不良ビツトは使用予定のセルの
どれに発生するかは予測の限りでないから冗長ビ
ツトの設け方および冗長ビツトと不良ビツトとの
切換手段が問題になる。即ち単純には各メモリセ
ルに冗長ビツトを並設しておき、不良ビツトが発
見されたら配線を接続又は切断して該不良ビツト
を冗長ビツトに切換えることが考えられるがこれ
は勿論極めて煩雑、非能率かつ不経済である。冗
長ビツトは比較的少数だけワード単位或いはコラ
ム単位で正規メモリセルとは別に設けておき、デ
コーダが不良ビツトを含むワード或いはコラムを
選択するときその不良ビツトを含むワード或いは
コラムの代りに冗長用ワード或いはコラムを選択
するようにすることも考えられるが、この場合は
デコーダの個々のワード或いはコラム選択位置に
切換回路を設けねばならず、これまた煩雑であ
る。
本発明は正規のメモリセル群に付設した比較的
少数の冗長セルを可及的に簡単な手段により不良
セルに代えて選択し得るようにしようとするもの
であり、特徴とする所は正規メモリセルアレイに
沿つてワードまたはコラム単位で冗長メモリセル
アレイを設け、またアドレス信号が正規メモリセ
ルアレイの不良ビツトの属するワード線またはコ
ラム線を選択するとき該不良ビツトが属するワー
ド線またはコラム線アドレス情報が永久的に書込
まれていて該ワード線またはコラム線が選択され
るときワード又はコラムアドレスデコーダへのク
ロツク入力を禁止するスイツチヘ信号を出力し代
つて前記冗長メモリセルアレイを選択する信号を
出力するデコーダを設けた点にある。以下図面を
参照しながらこれを詳細に説明する。
第１図で１０，１２はメモリセルアレイで、ス
タテイツク型メモリならフリツプフロツプ、ダイ
ナミツク型なら１トランジスタなどを縦、横に延
びる多数のワード線とビツト線の各交点に配設し
てなる。本例ではダイナミツク型メモリとしてお
り、センスおよびリフレツシユを行なうアンプ１
４はメモリセルアレイの中央部に配設される。１
６はロー（ワード線）アドレスバツフアであり、
アドレス信号A0、A1……を受けて該信号とその
反転信号A0，0，A1，1……を作る。１８は
ローアドレスデコーダで該信号を受けてアドレス
信号A0，A1……により指定されたワード線の１
本を選択する。２０はコラム系の上記１６，１８
と同様なアドレスバツフアおよびデコーダであ
る。また２２はデータ入力バツフア、２４はデー
タ出力バツフア、２６はクロツク発生器、２８は
コラム系のそして３０はロー系のクロツク発生
器、３２は書込み用クロツク発生器である。これ
らはダイナミツク型半導体メモリに周知のもので
あるが、本発明ではメモリセルアレイ１０，１２
に１ワード分の冗長用メモリセルアレイ３４を設
け、また該アレイ３４選択用のデコーダ３６、お
よび該アレイ選択時にはローアドレスデコーダ１
８を不動作にする制御素子３８を設ける。
デコーダ３６はヒユーズ型PROM（プログラム
可能読取り専用メモリ）で構成され、ローアドレ
スバツフア１６が出力するアドレス信号A0，
０，A1，1……のすべてを入力される。また
RASはローアドレス ストローブ、CASはコラ
ムアドレスストローブであり、クロツク発生器２
６はRASの逆信号を受けて内部クロツクを発生
し、このクロツクでローアドレスを取込ませる。
またクロツク発生器３０はCASの逆信号を受け
て内部クロツクを発生し、コラムアドレスを取込
ませる。
動作を説明すると、このメモリではメモリセル
アレイ１０，１２が全素子正常の場合は通常のメ
モリと何ら変る所はない。即ち、アドレス信号
A0，A1……を受けるとアドレスデコーダ１８は
ワード線の１本をまたアドレスデコーダ２０はビ
ツト線の１本をそれぞれ選択し、これらのワード
線とビツト線の交点のメモリセルがバツフア２２
または２４を介して書込みまたは読出しされる。
メモリ製造時には上記操作を全メモリセルに対
して行なつてその正常、異常をチエツクするが、
この試験によりあるビツトが不良であることが分
つたとする。その不良ビツトのあるワード線のア
ドレス（これをADDXとする）は、ローアドレス
バツフア１６の入力信号により容易に分る。そこ
でこの入力信号に対応するアドレスバツフア１６
の出力信号を用いてヒユーズPROMデコーダ３
６の永久的書込みを行ない、アドレス信号A0，
A1……がアドレスADDXを指定するときヒユーズ
ROMデコーダがＨ（ハイ）レベル出力を生じる
即ちクロツク発生器３０の出力クロツクを通過さ
せるようにする。デコーダ３６のＨレベル出力は
冗長用メモリセルアレイ３４のワード線（図示し
ない）をＨレベルにし、該メモリアレイ３４の全
ビツトを選択可能にする。またデコーダ３６のＨ
レベル出力は実質的にはスイツチである制御素子
３８を開状態にし、ローアドレスデコーダ１８へ
はクロツク発生器３０からのクロツクが入らない
ようにする。この結果デコーダ１８はアドレスバ
ツフアの出力は受けるが、クロツク（プリチヤー
ジ）を与えられないので不動作状態となり、ワー
ド線選択は行なわなくなる。こうして不良ビツト
のあるメモリアレイ１０，１２のワード線は選択
されず代つて冗長用メモリアレイ３４のワード線
が選択されるから、デコーダ２０によるビツト線
選択で選択されるメモリセルはメモリセルアレイ
１０，１２のそれではなく冗長メモリセルアレイ
のそれとなる。こうして本発明によれば極めて簡
単に不良ビツトの代りに冗長ビツトを使用するこ
とができる。
第２図にデコーダ３６の一例を示す。この図で
Ｆはヒユーズ、Q2は電界効果トランジスタ
（FET）で線l1とグランド間に直列に接続され、
PROMのメモリセルを構成する。このメモリセ
ルへの書込みつまりヒユーズ下の溶断、非溶断を
行なうため、FETQ3がQ2に並列に接続され、ま
た該FETQ3のゲート電圧を制御するFETQ4，Q5
の回路が設けられる。鎖線枠を付して示すかかる
回路単位は、アドレスビツトA0，0，A1，1
……の各々に対して設けれる。FETQ1は線l1の
プリチヤージ用で、各単位ＵのFETQ4と同じ信
号φ1をゲートに受ける。スイツチ３８は
FETQ11，Q12，Q13からなり、FETQ12のゲート
は線l1の電位でオンオフされるFETQ10を介して
クロツク発生器３０の出力クロツクを受ける。
FETQ11とQ12は直列に接続されてインバータを
構成し、その出力はFETQ13のゲートを制御す
る。
このデコーダ３６の書込みを説明すると、メモ
リのリセツト時にクロツクφ1をＨレベにし、ト
ランジスタQ4をオンにしてノードN2をプログラ
ム端子P1によりＨレベルにする。クロツクφ1を
落したのちトランジスタQ5のゲートにアドレス
信号ビツト（Ａで代表する）を加え、該ビツトの
“１”、“０”つまり“Ｈ”、“Ｌ”に応じてトラン
ジスタQ5をオン、オフする。トランジスタQ5が
オンになるとノードN2の電荷はグランドへ落さ
れ、該ノードの電位はＬレベルになる。トランジ
スタQ5がオフであればノードN2は電荷を抜かれ
ず、Ｈレベルのままにある。アドレス信号を切つ
たのち、プログラム端子P2より線l1に電圧を加え
る。ノードN2がＨレベルならトランジスタQ3は
オンであり、同電流がl1―Ｆ―Q3の経路で流れて
ヒユーズＦは溶断する。上記においてトランジス
タQ5がオン、ノードN2がＬレベルになれば、ト
ランジスタQ3はオフであり、ヒユーズＦは溶断
しない。こうして書込みが行なわれる。
書込みを行なつた後は端子P1はVSS端子に接
続し、端子P2は開放とする。メモリリセツト時
にクロツクφ1によりトランジスタQ1をオンにし、
電源VCCによりノードN1をプリチヤージする。次
いでアドレス信号ビツトＡがトランジスタQ2に
加わるが、書込んだアドレスADDXと一致しない
状態ではいずれかの回路単位Ｕのメモリセルがオ
ンとなりノードN1の電荷はグランドへ落され、
線l1はＬレベルになつてトランジスタQ10はオン
にならない。Q10がオフであるとトランジスタ
Q12もオフ、従つてトランジスタQ13はオンとな
り、クロツク発生器３０からのクロツクはローア
ドレスデコーダ１８へ導かれ、通常通りの動作が
行なわれる。これに反してアドレス信号が記憶さ
せたアドレスADDXに一致すると回路単位Ｕのメ
モリセルはいずれもオフとなり、線l1はＨレベル
状態にあつてトランジスタQ10をオン、従つて
Q12をオン、Q13をオフにする。従つてローアド
レスデコーダ１８にクロツクは供給されず、代つ
て冗長メモリセルアレイ３４がこのクロツクを受
ける。
半導体メモリにおいては不良セルは１ビツトで
ある例が多く、１ビツト不良を冗長ビツトにより
救済できれば歩留りは数10％向上し得る。従つて
冗長メモリセルアレイは１ワード分設けるだけで
ほぼ歩留り向上の目的を達し得るが勿論、２ワー
ド分または３ワード等、複数ワード分設けてもよ
く、この場合は点線で示すように冗長メモリセル
アレイ３４′およびデコーダ３６′を所要数追加す
ればよい。また冗長メモリセルアレイは１または
複数ワード線分設ける代りに１または複数コラム
（ビツト線）分設けてもよい。なお冗長セルをワ
ード単位またはコラム単位で設けるのは、選択が
容易であるからである。またデコーダ３６を永久
記憶型のヒユーズROMとしたのは、不良ビツト
の記憶は永久的である必要があり、揮発性メモリ
のように電源断で記憶内容を喪失してしまつては
ならないからである。
以上詳細に説明したように本発明によれば不良
ビツトの代りに冗長ビツトを用いてメモリの歩留
りを向上させることができ、そしてその切換えは
メモリセルアレイおよびアドレスデコーダには何
ら改変を加えず単にアドレスデコーダへのクロツ
ク入力を禁止してその動作を停止させ代つて冗長
メモリセルアレイを選択するだけであるから極め
て簡単に行なえる利点がある。またこの切換えを
行なうデコーダ３６はROMを持ち、該ROMに
不良ビツト選択時のアドレス信号を書込むという
簡単な操作で該デコーダのセツトを行なうことが
でき、処理容易である利点がある。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロツク図、第
２図はヒユーズROMデコーダの一例を示す回路
図である。 図で１０，１２はメモリセルアレイ、３４は冗
長メモリセルアレイ、１８はローアドレスデコー
ダ、２０はコラムアドレスバツフアおよびデコー
ダ、３６は冗長メモリセルアレイ選択用のデコー
ダである。

Claims (1)

    【特許請求の範囲】
  1. １ 正規メモリセルアレイに沿つてワードまたは
    コラム単位で冗長メモリセルアレイを設け、また
    アドレス信号が正規メモリセルアレイの不良ビツ
    トの属するワード線またはコラム線を選択すると
    き該不良ビツトが属するワード線またはコラム線
    アドレス情報が永久的に書込まれていて該ワード
    線またはコラム線が選択されるときワード又はコ
    ラムアドレスデコーダへのクロツク入力を禁止す
    るスイツチ信号を出力し代つて前記冗長メモリセ
    ルアレイを選択する信号を出力するデコーダを設
    けたことを特徴とする半導体記憶装置。
JP7981979A 1979-06-25 1979-06-25 Semiconductor memory device Granted JPS563499A (en)

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DE8080901149T DE3071120D1 (en) 1979-06-25 1980-06-24 Semiconductor memory device
PCT/JP1980/000143 WO1981000027A1 (en) 1979-06-25 1980-06-24 Semiconductor memory device
US06/243,927 US4392211A (en) 1979-06-25 1980-06-24 Semiconductor memory device technical field
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