JPH0535520B2 - - Google Patents

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JPH0535520B2
JPH0535520B2 JP62182412A JP18241287A JPH0535520B2 JP H0535520 B2 JPH0535520 B2 JP H0535520B2 JP 62182412 A JP62182412 A JP 62182412A JP 18241287 A JP18241287 A JP 18241287A JP H0535520 B2 JPH0535520 B2 JP H0535520B2
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column
spare
logic
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normal
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So Sannmo
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Publication of JPH0535520B2 publication Critical patent/JPH0535520B2/ja
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はメモリ集積回路に関するもので、特に
ノーマルメモリセルの中にある部分に欠陥がある
場合、予備のメモリの列冗長（colum
redundant）を提供する回路に関するものであ
る。
＜従来の技術と問題点＞ メモリ集積回路においては、メモリセルアレイ
（memory cell array）のある部分に一つでも欠
陥が発生すると全体のメモリチツプが使用出来な
いようになる。メモリ集積回路の設計及び製造が
向上し、より多くの数のメモリセルが単一チツプ
上に配置されて大きさが大きな集積回路が製造さ
れるが、その分欠陥が生じ易くなり、チツプ全体
を無駄にしてしまう。
上記の如き問題を解決するための従来の技術と
しては、同一チツプ上に、ノーマルメモリセルに
付加してスペアメモリセルを設け、欠陥のあるノ
ーマルメモリセルと代替する方式のメモリ集積回
路が設計され、製造されてきた。このように欠陥
のあるノーマルメモリセルと代替するためにはデ
コーダ回路が必要になる。即ち、欠陥のあるメモ
リセルアレイの行又は列を選択するアドレスによ
り抑止（disable）されるノーマルデコーダと、
上記のアドレスからスペアとして供給されたセル
アレイの行又は列を代替選択するスペアデコーダ
を使用するものである。したがつて、半導体メモ
リ集積回路を製作しテストをした後、欠陥のある
ノーマルメモリセルアレイの行又は列アドレスを
チエツクして、そのアドレスに該当するノーマル
デコーダを抑止させ、上記のアドレスからスペア
デコーダが許容（enable）されるようにプログラ
ムをしてきた。
このようなプログラムをする方法としては、記
憶素子を使用する方法と、ヒユーズを切つて上記
の冗長を遂行する方法とがあるが、ヒユーズを切
る方法としてはレーザビームを使用する方法と電
気的な方法とがあつた。
又、最近半導体の製造工程の発達と共に、メモ
リ集積回路の各行又は列を代替する方法と異な
り、欠陥のあるノーマルメモリセルを包含するブ
ロツクを、欠陥のないメモリセルを持つスペアブ
ロツクとブロツクごと全体に交替する方法が使用
されたりもする。例えば、容量64Kのメモリを
16Kずつの４ブロツクに分けて、１つの16Kのブ
ロツク中で１つのビツトのメモリセルに欠陥が生
じた場合に、その欠陥のあるメモリセルを含む１
つのブロツク全体を交替する方法である。
一方、メモリ集積回路において、行（row）冗
長の実現は無難に簡単に解決できる。しかし、列
冗長を行なうにおいては難しさがある。特に
DRAMにおいて米国の特許番号第4228528号に掲
載されたスペアデコーダを使用する場合、スタテ
イツク列モードの動作時に列アドレスの変更を感
知する回路が必要になるので、この機能を遂行す
るロジツク回路の設計が必要になり、したがつ
て、チツプの面積が増加するという問題点があ
る。
例えば、レーザでヒユーズを切る方法に依つて
列冗長を遂行する従来のノーマルデコーダとスペ
アデコーダとしては、各々第４図及び第５図に図
示したようなものがある。
ノーマルメモリセルアレイの列ライン（ビツト
ライン）は第４図のノーマルデコーダのライン８
と接続されるし、スペアメモリセルアレイの列ラ
インは第５図のスペアデコーダのライン１８に接
続される。したがつて、ノーマルメモリセルアレ
イの列ラインを代替する時には第４図のヒユーズ
７をレーザビームで切ることによりノーマルデコ
ーダの動作を抑止した後、このノーマルデコーダ
に入力するアドレスにスペアデコーダが動作する
ように第５図のヒユーズ１５，１６を切る。又、
ノーマルデコーダを使用する時にはスペアデコー
ダのヒユーズ１７を切つて使用する。
第６図は第５図のスペアデコーダを使用してス
ペア列ラインを選択する場合の動作波形図を示し
た図面である。DRAMの場合〔行アドレス
信号（row address strobe）〕が“ロウ”になる
時行アドレスが入力され、上述のスタテイツク列
モードの場合〔列アドレス信号（column
address strobe）〕が“ロウ”になる時毎に列ア
ドレスが入力される。この場合、列アドレスが変
わる時ごとにこれを感知したクロツクが第５図の
トランジスタ１２のゲート端子１９に入力されな
ければならないが、それが第６図に示されたリセ
ツトクロツクRSTである。このようなクロツク
を発生するためにはアドレス変更感知回路が必要
になるが、その分チツプの面積を増加する必要が
ある。
又、上記のリセツトクロツクRSTが入力する
時毎にトランジスタ１２とトランジスタ１０Ａ，
１０Ｂ及び１１Ａ，１１Ｂの中にある一つが動作
して電力消耗をもたらすという問題も発生するよ
うになる。
したがつて本発明の目的は、簡単に列冗長を行
なえる半導体メモリー装置の冗長回路を提供する
ことにある。
本発明の他の目的は、スタデイツク列モードに
おいても、簡単に列冗長を行なえる半導体メモリ
ー装置の冗長回路を提供することにある。
本発明の更に他の目的は、ブロツクの代替に依
つて列冗長を行なう半導体メモリー装置の冗長回
路を提供することにある。
本発明の又更に他の目的は電力消耗が少なくチ
ツプレイアウトの面積を縮小できる半導体メモリ
ー装置の冗長回路を提供することにある。
＜実施例＞ 以下、本発明を添付図面を参照して詳細に説明
する。尚、従来と共通する部分は同一符号で示す
に止め、重複する説明は省略する。
第１図は本発明により、DRAMにおいてブロ
ツク列冗長を遂行する回路図である。
第１図中R1，R2は行（ワード）ラインであり、
MCはメモリセルであり、７１〜７８はセンス増
幅器であり、１０１〜１１６はトランスミツシヨ
ントランジスタであり、８１〜８４は入出力スイ
ツチング回路であり、９１及び９２は入出力セン
ス増幅器であり、１００は「ラツチ手段」として
のラツチ回路、２００は「スペア列デコーデイン
グ手段」としてのスペア列デコーダ及び論理回路
であり、４７は「ノーマル列デコーデイング手
段」としてのノーマル列デコーダである。そして
ノーマル列デコーダ４７は上記のスペア列デコー
ダ及び論理回路２００の出力と列アドレスCA1
（又は1）〜CAo-1（又はＣo-1）を入力する。
各センス増幅器７１〜７８にはメモリセルMCが
折返しビツトライン方式で各々接続される。この
折返しビツトライン方式は米国の特許番号第
4025907号に開示されている。ノーマルブロツク
BL1内のセンス増幅器７１は、一対のトランスミ
ツシヨントランジスタ１０１，１０２のソース及
びドレインを通じ各々入出力バスラインＩ／O1，
Ｉ／O1に接続され、また上記のノーマルブロツ
クBL1の残りのセンス増幅器７２も一対のトラン
スミツシヨントランジスタ１０３，１０４を通じ
て各々入出力バスラインＩ／O0，1に接続
される。残りのノーマルブロツク1及び各スペ
アブロツクSBL，の各センス増幅器７３〜
７８も第１図に図示したように、各トランスミツ
シヨントランジスタ１０５〜１１６を通じて各入
出力バスラインの対のＩ／O0と0〜Ｉ／O3
と3に接続される。又、「入出力手段」を構
成する入出力バスラインＩ／O0，0〜Ｉ／
O3，3と入出力スイツチング回路８１〜８
４と入出力センス増幅器９１，９２とは、各入出
力バスラインの対のＩ／O0と0，Ｉ／O1と
Ｉ／O1，Ｉ／O2と2、Ｉ／O3と3が
各々入出力バススイツチング回路８２，８２，８
３，８４に接続され、この入出力スイツチング回
路８１と８２、及び８３と８４の各出力は入出力
センス増幅器９１及び９２に各々入力される。
又、ラツチ回路１００の出力はスペア列デコー
ダ及び論理回路２００に入力され、該スペア列デ
コーダ及び論理回路２００の出力は各スペアブロ
ツクSBL，のスペア列ライン６０に各々接
続される一方、ノーマルブロツクBL1，1に接
続されたノーマル列デコーダ４７及び省略された
他のノーマルブロツクのノーマルデコーダに各々
入力される。各ノーマルブロツクBL1，1及び
他の省略された各ノーマルブロツクはメモリセル
MCと一対のセンス増幅器及び２対のトランスミ
ツシヨントランジスタで構成され、またスペアブ
ロツクSBL，もやはり同様に構成される。
今、第１図のノーマルブロツク内のノーマルメ
モリセルの容量が256Kであると仮定すれば、行
アドレスは８個存在し、列アドレスはCA0〜CA9
の10個が必要である。上記の列アドレスCA0〜
CA9の中でCA0とCA9及びこれらの反転アドレス
CA0と9との中で２つの列アドレスの組合は入
出力スイツチング回路８１〜８４に各々入力し、
入出力ラインＩ／O0、（0）〜Ｉ／O3、
（3）と入出力センス増幅器９１，９２の間
にデータを伝達するスイツチング動作制御信号で
使用される。したがつて、左右対称に配置される
ノーマルブロツクBL1，1の数は28×２＝512
個になり、各ノーマルブロツクのメモリセルの数
は28×２＝512個になる。それ故、左右各々のノ
ーマルブロツクの数は256個が存在するようにな
り、上記のノーマルブロツクの下段にはスペアブ
ロツクSBLととが左右に各々存在するよう
になる。
又、左右のノーマルブロツクを同時に選択する
ためノーマル列ライン７０に接続された256個の
ノーマル列デコーダ４７と、スペアブロツク
SBLととを選択するためスペア列ライン６
０と接続されたスペア列デコーダ及び論理回路２
００がアレイの中央に位置されている。ラツチ回
路１００はスタテイツク列モードからが
“ロウ”になる時後述するクロツクRSTを入力し
てラツチさせる機能を有する。
今、ノーマルブロツクBL1のメモリセルの中で
少なくとも１個のメモリセルに故障が発生した場
合を考えて見れば、ノーマル列デコーダ４７の論
理出力を“ロウ”状態にし、スペア列デコーダ及
び論理回路２００の出力を“ハイ”状態にしてノ
ーマルブロツクBL1と1とをスペアブロツク
SBLととで代替することにより、列冗長が
成り立つようになる。
第２図は本発明に係る冗長回路の回路図で、第
１図のブロツク４７，２００及び１００に対応す
る。
「ラツチ手段」としてのラツチ回路１００を構
成する「第１トランジスタ」としてのNMOSト
ランジスタ３０及び「第２トランジスタ」として
のNMOSトランジスタ３１の各ドレインは共に
「第１ノード」としてのノード（node）４００に
接続されてマスターヒユーズMFを通じ電源Vcc
に接続され、またそれらの各ソースは共に接地さ
れる。「第１インバータ」を構成するPMOSトラ
ンジスタ３３とNMOSトランジスタ３２とは、
「出力ノード」としてのノード５００を通じて直
列に接続され、PMOSトランジスタ３３のソー
スは電源Vccに接続され、NMOSトランジスタ３
２のソースは接地される。又、上記のNMOSト
ランジスタ３１のゲートは上記のNMOSトラン
ジスタ３２のドレインと接続され、NMOSトラ
ンジスタ３０のゲートは「第２入力端子」として
の端子４８に接続される。上記のNMOSトラン
ジスタ３０，３１のドレインが共に接続されたノ
ード４００は上記のPMOSトランジスタ３３と
NMOSトランジスタ３２の各ゲートと接続され、
上記のNMOSトランジスタ３２のドレインは、
ノード５００を通じて「第２インバータ」として
のインバータ３４と接続される。
スペア列デコーダ及び論理回路２００は、列ア
ドレスCA1（又は1）〜CA8（又は8）を伝達
する通路上のドレイン・ソース通路が並列に接続
された各々のNMOSトランジスタとPMOSトラ
ンジスタの対、３５と３６，３７と３８，〜３９
と４０，４１と４２とで構成される「トランスミ
ツシヨン手段」としてトランスミツシヨンゲート
T1，1、〜T9，8と、このトランスミツシヨン
ゲートT1，1、〜T9，8と各々直列で接続され
たヒユーズF1，1，〜F9，8と、それらのヒユ
ーズの対、F1と1，〜F8と8の各末端が各対毎
に共通な接続ノード（節）N1〜N8に各々接続さ
れ、それらの各接続ノードN1〜N8が各々入力端
に接続されたNANDゲート４５と、このNAND
ゲート４５の出力端と接続されたインバータ４６
とで構成される。
一方、上記の列アドレスCA1〜CA8とこれらの
反転列アドレス1〜8とを伝達するトランス
ミツシヨンゲートの対T1と1，〜T8と8とを構
成する各PMOSトランジスタのゲートはインバ
ータ３４の出力側と接続され、NMOSトランジ
スタのゲートは上記のインバータ３４の入力側と
接続される。
又、上記のインバータ３４の出力は上記のトラ
ンスミツシヨンゲートの対と同一な数のNMOS
トランジスタ４３〜４４のゲートに接続され、上
記のNMOSトランジスタ４３〜４４の各々のド
レインは上記のヒユーズの対F1と1，〜F8と8
の共通接続ノードN1〜N8に各々接続される。
又、列冗長の論理信号を出力するNANDゲー
ト４５とインバータ４６は直列に接続され、イン
バータ４６の出力ラインはスペア列ライン６０を
通じ第１図のスペア列ブロツクSBL及びに
接続されると共に、NORゲートのノーマル列デ
コーダ４７の入力側に列アドレスCA1又は1〜
CA8又は8と共に接続される。また上記のノー
マル列デコーダ４７の出力ラインは、第１図のノ
ーマル列ライン７０に各々接続される。
第３図はスタテイツク列モードの場合に第２図
の端子４８に入力するリセツトクロツクRSTの
タイミングを示した図面で、リセツトクロツク
RSTはが“ロウ”に落ちた後列アドレスが
入力する前に１つのパルスを持ち、端子４８に入
力される。ノーマルモードの場合もやはり同様で
ある。
第２図の動作について詳細に説明する。
今、列冗長が行なわれない場合にはマスターヒ
ユーズMF及び各ヒユーズF1，1〜F8，8を切ら
ない状態に置いておく。したがつて、端子４８に
第３図のリセツトクロツクRSTが入力されても
マスターヒユーズMFが切られていないのでノー
ド４００の電圧は常に“ハイ”状態を保持し、
PMOSトランジスタ３３はOFF状態になると共
にNMOSトランジスタ３２はON状態になり、ノ
ード５００は“ロウ”状態にラツチされてインバ
ータ３４の出力は“ハイ”状態になる。
したがつて、トランスミツシヨンゲートT1，
T1，〜T8、8はみなOFF状態になるが、NMOS
トランジスタ４３〜４４がON状態になつて
NANDゲート４５の入力はみな“ロウ”状態に
なり、インバータ４６の出力は“ロウ”状態にな
る。それ故、第１図のスペア列ライン６０は“ロ
ウ”状態になり、スペアブロツクのトランスミツ
シヨントランジスタ１０９〜１１６はみなOFF
状態になり、スペアブロツクSBL及びは選
択されない。
又、上記のインバータ４６の“ロウ”状態の出
力が、ノーマル列デコーダ４７に列アドレスCA1
又は1〜CA8又は8と共に入力してノーマル
列ライン７０が選択される時には、上記のノーマ
ル列デコーダ４７の出力は“ハイ”状態になり、
第１図のトランスミツシヨントランジスタ１０１
〜１０８はみなON状態になつてノーマルブロツ
クBL1及び1が選択される。
次に、ノーマルメモリセルに欠陥があつて列冗
長を行なう場合、例えば、ノーマルブロツクBL1
と1とを選択する列アドレスCA1〜CA8がみな
“ロウ”であると仮定し、ノーマルブロツクBL1
又は1のメモリセルに欠陥が生じてスペアブロ
ツクSBL及びに代替される場合を説明する。
この時にはマスターヒユーズMFを切ると共に
列アドレスCA1〜CA8を伝達するトランスミツシ
ヨンゲートT1〜T8に直列で接続されたヒユーズ
F1〜F8をみな切つてしまう。しかし、第２図の
ノード４００はフローテイング状態になるのでノ
ード５００はどんな状態にあるのか判らない。し
たがつて、、第３図のが許容されると作られ
たリセツトクロツクRSTが端子４８に入力して
ノード４００が“ロウ”状態になり、PMOSト
ランジスタ３３がON状態になると共にNMOSト
ランジスタ３２がOFF状態になることに依つて
ノード５００は“ハイ”状態にラツチされる。
したがつて、インバータ３４の出力は“ロウ”
状態になり、トランスミツシヨンゲート1〜8
がみな導通状態になり、NMOSトランジスタ４
３〜４４はみなOFF状態になる。それ故“ハイ”
状態にある列アドレス1〜8は上記のトラン
スミツシヨンゲート1〜8とヒユーズＦ1〜8
とを通じてNANDゲート４５に入力してインバ
ータ４６の出力は“ハイ”状態になる。したがつ
て、スペア列ライン６０に接続された第１図のト
ランスミツシヨントランジスタ１０９〜１１６は
みな導通状態になるのでスペアブロツクSBL及
びが選択される。一方、ノマル列デコーダ
４７の出力は“ロウ”状態になるので第１図のノ
ーマル列ライン７０に接続されたトランスミツシ
ヨントランジスタ１０１〜１０８はみなOFF状
態になつてノーマルブロツクBL1及び1は選択
されない。
したがつて読出し動作時列アドレスCA0とCA9
とがみな“ロウ”状態であり、行（ワード）ライ
ン1が選択されるとすれば入出力スイツチング
回路８４が動作し、スペアブロツクのメモ
リセル６００にストアされたデータがセンス増幅
器７７とトランスミツシヨントランジスタ１１４
及び入出力ライン3及び上記の入出力スイ
ツチング回路８４を通じて入出力センス増幅器９
２に出力される。
前述したような第１図の列冗長は256Kの
DRAMの場合を説明したが、第１図のような
256KのDRAM4個を行アドレス２個で選択する
ようにすることによつて１メガDRAMにも適用
できることを留意しなければならない。
＜発明の効果＞ 以上述べてきた如く本発明は、ブロツクで列冗
長を行なうことにおいて列アドレスの変化を感知
する回路が必要ないのでその分チツプの面積を縮
小できるし、ラツチ回路とトランスミツシヨンゲ
ートを使用することによつて直流電流の流れに因
る電力消耗をほとんどないようにすることが出来
るという効果がある。
【図面の簡単な説明】
第１図は本発明に係る冗長回路をDRAMに適
用した回路図、第２図は本発明に係る冗長回路の
回路図、第３図は本発明に係る第２図のリセツト
クロツクの動作タイミング図、第４図は従来のノ
ーマルデコーダの回路図、第５図は従来のスペア
デコーダの回路図、そして、第６図は従来の
DRAMにおいてスタテイツク列モード時の第５
図のリセツトクロツクの動作タイミング図であ
る。 ３０……NMOSトランジスタ（第１トランジ
スタ）、３１……NMOSトランジスタ（第２トラ
ンジスタ）、３４……インバータ（第２インバー
タ）、４３，４４……NMOSトランジスタ（トラ
ンジスタ）、４５……NANDゲート、４６……イ
ンバータ、４７……ノーマル列デコーダ（ノーマ
ル列デコーデイング手段）、４８……端子（第２
入力端子）、６０……スペア列ライン、７０……
ノーマル列ライン、７１〜７４……センス増幅器
（ノーマルセンス増幅器）、７５〜７８……センス
増幅器（スペアセンス増幅器）、８１〜８４……
入出力スイツチング回路、９１，９２……入出力
センス増幅器、１００……ラツチ回路（ラツチ手
段）、１０１〜１０８……トランスミツシヨント
ランジスタ（ノーマルトランスミツシヨントラン
ジスタ）、１０９〜１１６……トランスミツシヨ
ントランジスタ（スペアトランスミツシヨントラ
ンジスタ）、２００……スペア列デコーダ及び論
理回路（スペア列デコーデイング手段）、４００
……ノード（第１ノード）、５００……ノード
（出力ノード）、R1，R2，1，2……行ライン、
MC……メモリセル、BL1，1……ノーマルブ
ロツク、SBL，……スペアブロツク、RST
……リセツトクロツク、MF……マスターヒユー
ズ、N1〜N8……接続ノード、T1，1，〜T8，
T8……トランスミツシヨンゲート（トランスミ
ツシヨン手段）、F1，1，〜F8，8……ヒユー
ズ。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のメモリーセルを含むノーマルブロツク
    と、このノーマルブロツクと対称に形成されたス
    ペアブロツクとが対とされ、ノーマルブロツクに
    欠陥がある場合にこのノーマルブロツクに替えて
    対となるスペアブロツクを使用するようにした半
    導体メモリー装置において、 ノーマルブロツクに接続されたノーマル列ライ
    ンを制御するノーマル列デコーデイング手段と、
    スペアブロツクに接続されたスペア列ラインを制
    御するスペア列デコーデイング手段と、及びスペ
    ア列デコーデイング手段に接続されたラツチ手段
    とを備えており、 ラツチ手段は、電源電圧端子に一端が接続され
    たマスターヒユーズと、マスターヒユーズの他端
    に接続された第１ノードと、行アドレス信号に関
    係して発生させられるリセツト信号を入力とする
    第２入力端子と、第１ノードと接地電圧端子との
    間にチヤネル通路が接続されると共に第２入力端
    子にゲートが接続された第１トランジスタと、第
    １ノードと出力ノードとの間に接続された第１イ
    ンバータと、第１ノードと接地電圧端子との間に
    チヤネル通路が接続されると共に出力ノードにゲ
    ートが接続された第２トランジスタと、及び出力
    ノードに接続された第２インバータとを備えてな
    り、そしてマスターヒユーズがつながつている状
    態では出力ノードに論理“ロウ”の信号を出力す
    る一方で、マスターヒユーズが切断された状態で
    はリセツト信号の入力により第１トランジスタが
    導通となることにより出力ノードに論理“ハイ”
    の信号を出力するようにされており、 スペア列デコーデイング手段は、列アドレス信
    号及びその反転信号をそれぞれの入力とする複数
    の列アドレス信号入力端子と、各列アドレス信号
    入力端子に接続された複数の列アドレス信号伝達
    通路と、それぞれ各列アドレス信号伝達通路に直
    列に接続されると共にラツチ手段の出力ノードに
    おける論理信号及びこの論理信号を第２インバー
    タで反転した論理信号により制御される複数のト
    ランスミツシヨン手段と、各列アドレス信号伝達
    通路に直列に接続されたヒユーズと、列アドレス
    信号を伝達する列アドレス伝達通路と列アドレス
    信号の反転信号を伝達する列アドレス信号伝達通
    路とを接続した複数の接続ノードと、それぞれ各
    接続ノードと接地電圧端子との間にチヤネル通路
    が接続されると共にラツチ手段の出力ノードにお
    ける論理信号がゲートに印加される複数のトラン
    ジスタと、及びそれぞれ各接続ノードに接続され
    た複数の入力端子を有する論理ゲートとを備えて
    なり、そしてマスターヒユーズがつながつている
    状態のラツチ手段の出力ノード及び第２インバー
    タそれぞれからの論理信号によりトランスミツシ
    ヨン手段が非導通となる一方でトランジスタが導
    通となることにより論理ゲートから論理“ロウ”
    の信号を出力し、一方、ラツチ手段のマスターヒ
    ユーズが切断され且つ列アドレス信号を伝達する
    各列アドレス信号伝達通路又は列アドレス信号の
    反転信号を伝達する各列アドレス信号伝達通路の
    何れかについてそれぞれのヒユーズが全て切断さ
    れた状態で、ラツチ手段の出力ノード及び第２イ
    ンバータそれぞれからの論理信号によりトランス
    ミツシヨン手段が導通となる一方でトランジスタ
    が非導通となることにより論理ゲートから論理
    “ハイ”の信号を出力するようにされており、 ノーマル列デコーデイング手段は、列アドレス
    信号又はその反転信号を入力とすると共にスペア
    列デコーデイング手段の出力を他の入力とし、そ
    してスペア列デコーデイング手段からの信号が論
    理“ロウ”であれば列アドレス信号又はその反転
    信号の論理状態に応じて論理“ロウ”又は論理
    “ハイ”の信号を出力し、スペア列デコーデイン
    グ手段からの信号が論理“ハイ”であれば常に論
    理“ロウ”の信号を出力するようにされているこ
    とを特徴とする半導体メモリー装置。 ２ スペア列デコーデイング手段の論理ゲートが
    NANDゲートとインバータの組み合わせによる
    ANDゲートである特許請求の範囲第１項記載の
    半導体メモリー装置。
JP62182412A 1986-08-22 1987-07-23 半導体メモリー装置 Granted JPS6353794A (ja)

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