JP2002093188A

JP2002093188A - 半導体記憶装置

Info

Publication number: JP2002093188A
Application number: JP2000273658A
Authority: JP
Inventors: Shinichiro Shiratake; 慎一郎白武
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-08
Filing date: 2000-09-08
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】不良カラムを冗長カラムに置き換える回路を大
幅に簡素化し素子数とチップサイズを縮小する半導体記
憶装置のカラム冗長制御回路を提供する。【解決手段】ロウアドレスがカラムアドレスに先行する
アドレスマルチプレックスＤＲＡＭにおいて、複数のロ
ウ領域に分割されたカラム選択線の領域アドレスとして
ロウアドレスの上位ビットを用いて、複数のロウ領域の
不良状態をあらわす複数のヒューズ素子が選択トランジ
スタを介して共通ノード又は放電ノードに並列に接続さ
れたラッチ回路を有するカラム冗長制御回路を動作させ
れば、複数のロウ領域に対してラッチ回路を１個設けれ
ば良いので、ヒューズ素子ごとに設けていた従来のラッ
チ回路を不良カラムアドレスの１ビットに対して１個の
みにすることにより回路構成が大幅に簡素化され、半導
体記憶装置の素子数の減少とチップサイズの縮小を図る
ことが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にロウアドレスとカラムアドレスを時分割で入力
する半導体記憶装置において、不良発生の際カラム選択
線を冗長カラム選択線に置き換えることができるカラム
冗長制御回路に関するものである。

【０００２】

【従来の技術】従来のＤＲＡＭ等の半導体記憶装置に
は、製造過程で不良の発生したメモリセルを製造過程終
了後の試験を経て冗長メモリセルに置き換えるものがあ
る。このとき、置き換えの対象となるのは、ロウアドレ
スに従って活性化されるワード線や、カラムアドレスに
従って活性化されるカラム選択線に接続された不良ビッ
トを含む一群のメモリセルである。以下、本発明に直接
関連するカラム選択線の置き換えによるＤＲＡＭの不良
ビットの救済について説明する。

【０００３】不良の発生したメモリセルを含むカラム選
択線を置き換えるために、通常、カラム選択線と同一構
成の冗長カラム選択線が用意され、冗長カラム選択線に
は通常のカラム選択線と同様に一群の冗長メモリセルが
接続される。１本のカラム選択線は１組のカラムアドレ
スにより選択される。

【０００４】一方、製造過程終了後の試験において、不
良が発生したメモリセルを含むカラム選択線のカラムア
ドレス（不良カラムアドレス）は、ヒューズ素子の導通
又は切断等により不揮発的に記憶される。また、不良の
発生したカラム選択線と冗長カラム選択線との置き換え
は、与えられたカラムアドレスと不良カラムアドレスと
を比較し、一致すれば冗長カラム選択線を活性化するこ
とにより行われる。以下これを冗長判定と呼ぶ。

【０００５】ヒューズ素子への不良カラムアドレスの記
録は、製造及び試験の終了後レーザビーム等を用いてヒ
ューズ素子を切断することにより行われる。このような
ヒューズ素子の切断の有無を、高レベル“Ｈ”、又は低
レベル“Ｌ”としてラッチし出力する回路は、例えば赤
碕（特開平１１−３５３８９１）により開示されてい
る。次に図１２を用いて赤崎により開示されたヒューズ
素子のラッチ回路の構成と動作を詳細に説明する。

【０００６】図１２に示すヒューズ素子のラッチ回路
は、一方の端子がノードＰＲに接続され他方の端子がＶ
dd電源に接続されたヒューズ素子と、ノードＰＲとＶss
電源（接地）との間に直列に接続されたＮチャネルトラ
ンジスタＱ１１、Ｑ１２と、ノードＰＲとＶss電源との
間に接続されたＮチャネルトランジスタＱ１３及びイン
バータＩ１１からなるラッチ回路と、出力側のインバー
タＩ１２から構成される。

【０００７】なお、ＮチャネルトランジスタＱ１２のゲ
ートにはＶddが印加され、ＮチャネルトランジスタＱ１
１のゲートにはラッチ回路の制御信号ＴＧが入力され
る。出力信号ＯｕｔはインバータＩ１２から出力され
る。

【０００８】次に図１２に示すヒューズ素子のラッチ回
路の動作を説明する。制御信号ＴＧがパルス電位“Ｈ”
として一旦入力されると、ヒューズ素子が切断されてい
る場合にはノードＰＲがオン状態のＮチャネルトランジ
スタＱ１１、Ｑ１２を介して接地されるので、ノードＰ
Ｒは“Ｌ”となりラッチ回路の出力Ｏｕｔは“Ｌ”とな
る。

【０００９】また、ヒューズ素子が導通している場合に
は、ノードＰＲはヒューズ素子を介してＶdd電源に接続
されるので、ノードＰＲは“Ｈ”となり、ラッチ回路の
出力Ｏｕｔは“Ｈ”となる。このようにして、ヒューズ
素子の切断と導通がラッチ回路の出力Ｏｕｔの“Ｌ”、
“Ｈ”として出力される。

【００１０】次に、ラッチ回路の出力Ｏｕｔを用いて、
与えられたカラムアドレスと不良カラムアドレスとを比
較し、不良カラムを冗長カラムに置き換えるカラム冗長
制御回路のブロック構成と動作について説明する。

【００１１】図１３に示すカラム冗長制御回路は、カラ
ムデコーダ１０と、例えば７個のヒューズ素子のラッチ
回路２０乃至２６と、アドレス比較器３０から構成され
る。７ビットのカラムアドレスが入力され、カラムデコ
ーダ１０により、１２８本（２⁷本）のカラム選択線Ｃ
ＳＬ０乃至ＣＳＬ１２７の内いずれか（ＣＳＬｊ）が活
性化される。

【００１２】一方、先に説明したヒューズ素子のラッチ
回路２０乃至２６が用意され、これら７個の出力Ｏｕｔ
の組み合わせが不良カラムアドレスを示す７ビットの記
録データとして出力される。アドレス比較器３０は、Ｃ
ＳＬｊに対応するカラムアドレスが不良カラムアドレス
を示す７ビットの記録データと一致するか否かを判定
し、一致すれば一致信号を出力して、冗長カラム選択線
（冗長ＣＳＬ）が活性化され、ＣＳＬｊと置き換えられ
る。

【００１３】しかし、１本のカラム選択線ＣＳＬｊは、
通常、非常に多数のワード線ＷＬと交差するように構成
される。例えば、メモリセルアレイが４ｋワード構成で
は、４０９６本、８ｋワード構成では８１９２本、１６
ｋワード構成では１６３８４本のワード線ＷＬと交差
し、１箇所の不良メモリセルをカラム選択線ＣＳＬｊ全
体で置き換えると、カラム選択線ＣＳＬｊにつながる非
常に多くの正常なメモリセルが同時に冗長メモリセルに
置き換えられることになる。

【００１４】例えば、カラム選択線ＣＳＬｊとワード線
ＷＬとの交点に１つのメモリセルが接続される場合、１
６ｋワード構成では１６ｋ個のメモリセル全てが冗長メ
モリセルに置き換えられる。不良の多発に備えて多数の
冗長ＣＳＬを用意すれば、これら全ての冗長ＣＳＬに１
６ｋ個のメモリセルがそれぞれ接続されるため、冗長Ｃ
ＳＬの占めるチップ面積が大きくなり望ましくない。

【００１５】この問題を回避するため、カラム選択線を
複数の領域に分割し、各領域においてそれぞれ冗長判定
を行うカラム冗長制御回路が知られている。このような
カラム冗長制御回路のブロック構成を図１４に示す。

【００１６】図１４に示すカラム冗長制御回路は、カラ
ムデコーダ１０と、例えば７個のヒューズ素子のラッチ
回路群６０乃至６６と、アドレス比較器３０と、領域選
択信号生成回路４０と、８個のロウデコーダ５０乃至５
７から構成される。それぞれのヒューズ素子のラッチ回
路群６０乃至６６は、図１６に示すように８個のヒュズ
ラッチ回路２０乃至２７から構成される。８個のロウデ
コーダ５０乃至５７は各１２８本のワード線ＷＬからな
る８個のロウ領域１００乃至１０７の全てのワード線Ｗ
Ｌを選択する機能を有する。

【００１７】次に、図１４に示すカラム冗長制御回路の
動作を説明する。例えば、１０ビットのロウアドレスＲ
０乃至Ｒ９が計８個のロウデコーダ５０乃至５７に入力
され、１０２４本（２¹⁰本）のワード線ＷＬのいずれか
１つが選択される。ここで、１０２４本のワード線ＷＬ
は、各１２８本のごとに８分割され、メモリセルアレイ
は、各１２８本のワード線を含む８個のロウ領域１００
乃至１０７に分割される。これら８個のロウ領域１００
乃至１０７の選択は、ロウアドレスＲ０乃至Ｒ９の上位
３ビットＲ７乃至Ｒ９により行われ、カラム冗長判定は
これら８個のロウ領域１００乃至１０７において、それ
ぞれ独立に行われる。

【００１８】例えば、ロウ領域１０１においてｉ番目の
カラム選択線ＣＳＬｉに接続されたメモリセルの不良を
回避するため、ロウ領域１０１内のカラム選択線ＣＳＬ
ｉのメモリセルをロウ領域１０１内の冗長ＣＳＬのメモ
リセルに置き換え、同時にロウ領域１０２においてｊ番
目のカラム選択線ＣＳＬｊに接続されたメモリセルに発
生した不良を回避するため、ロウ領域１０２内のカラム
選択線ＣＳＬｊのメモリセルをロウ領域１０２内の冗長
ＣＳＬのメモリセルに置き換える。このため、図１４に
示す７個のヒューズ素子のラツチ回路群６０乃至６６
は、領域選択信号生成回路４０から出力される８ビット
の領域選択信号Ｂ０乃至Ｂ７により制御される。

【００１９】図１５を用いて領域選択信号生成回路４０
の具体的な回路構成について説明する。図１５に示す領
域選択信号生成回路は、インバータＩ２、Ｉ３、及びＩ
４、Ｉ５、及びＩ６、Ｉ７からなるロウアドレスの上位
３ビットＲ７乃至Ｒ９を入力する３つの入力部と、８個
の領域選択信号Ｂ０乃至Ｂ７を出力する３入力ＡＮＤゲ
ートＧ０乃至Ｇ７からなる出力部を備える。

【００２０】領域選択信号生成回路は、ロウアドレスの
上位３ビットＲ７乃至Ｒ９のデコーダ回路であって、デ
コードされた８個の領域選択信号Ｂ０乃至Ｂ７を出力
し、８個のロウ領域１００乃至１０７の内どのロウ領域
が活性化されたかを検出する。例えばロウ領域１０２が
活性化された場合には、領域選択信号Ｂ２のみが“Ｈ”
となり他の領域選択信号Ｂ０、Ｂ１、Ｂ３乃至Ｂ７は
“Ｌ”となる。

【００２１】次に、図１６を用いて７個のヒューズ素子
のラッチ回路群６０乃至６６の構成について説明する。
図１６に示すように、８個のヒューズ素子のラッチ回路
２０乃至２７の出力部には、スイッチＳ０乃至Ｓ７が各
１個ずつ順に接続され、８個のヒューズ素子のラッチ回
路２０乃至２７の出力部は、これらのスイッチＳ０乃至
Ｓ７を介して並列に接続される。

【００２２】スイッチＳ０乃至Ｓ７は領域選択信号Ｂ０
乃至Ｂ７により制御される。例えばロウ領域１０２が活
性化された場合には、領域選択信号Ｂ２のみが“Ｈ”と
なり、ラッチ回路２２のヒューズ素子に記録された不良
が、スイッチＳ２を介して出力される。このようにし
て、分割されたそれぞれのロウ領域ごとに、対応するヒ
ューズにより独立に不良アドレスを設定することができ
るため、８つのロウ領域にそれぞれ発生した不良を１本
の冗長カラム選択線で救済することができる。

【００２３】しかし、このようにカラム選択線を８分割
したとすれば、不良カラムアドレスの１ビットに対して
図１２に示すヒューズ素子のラッチ回路が８つ必要にな
る。従って領域をＮ分割すればＮ倍のヒューズ素子のラ
ッチ回路が必要となり、素子数とチップ面積が非常に大
となり問題となっていた。

【００２４】

【発明が解決しようとする課題】上記したように、複数
のロウ領域で独立に冗長判定を行う従来のカラム冗長制
御回路では、領域の分割数が多くなるほど回路規模が大
きくなるという問題があった。本発明は上記の問題点を
解決すべくなされたもので、領域の分割数が多くなって
も回路規模の増大を抑制し、素子数やチップ面積におい
て従来より有利なカラム冗長制御回路を提供することを
目的とする。

【００２５】

【課題を解決するための手段】本発明の半導体記憶装置
のカラム冗長制御回路は、カラム選択線の分割された領
域を表す領域アドレスがワード線アドレスの上位部であ
ること、及びＤＲＡＭではロウアドレスがカラムアドレ
スに先行するアドレスマルチプレックスが用いられるこ
とを利用して、複数のロウ領域の不良状態をあらわす複
数のヒューズ素子等の不揮発性記憶素子が選択トランジ
スタを介して共通ノード又は放電ノードに接続されたラ
ッチ回路を含むカラム冗長制御回路を動作させれば、複
数のロウ領域に対して１個のラッチ回路を設ければ良い
ので、従来、ヒューズ素子ごとに設けていたラッチ回路
を、不良カラムアドレスの１ビットに対して１つのみと
することにより回路構成を簡素化し、素子数の減少とチ
ップサイズの縮小を図ることを特徴とする。

【００２６】具体的には、本発明のカラム冗長制御回路
を有する半導体記憶装置は、活性状態において第１、第
２の電圧レベルのいずれか１つを保持するラッチ回路
と、このラッチ回路に選択的に接続され、第１、第２の
状態のいずれか１つを記憶する複数の不揮発性記憶素子
とを備え、前記ラッチ回路に選択的に接続される前記不
揮発性記憶素子の状態が第１の状態であれば前記ラッチ
回路に保持される電圧レベルは第１の電圧レベルであ
り、前記不揮発性記憶素子の状態が第２の状態であれば
前記ラッチ回路に保持される電圧レベルは第２の電圧レ
ベルであることを特徴とする。

【００２７】好ましくは前記半導体記憶装置は、アドレ
ス端子に時系列的にロウアドレスとカラムアドレスとが
入力されるものであって、前記カラムアドレスに基づい
て選択的に複数のカラム選択信号と冗長カラム選択信号
とを生成し、前記カラム冗長制御回路は先に入力される
ロウアドレスを用いて前記不揮発性記憶素子を前記ラッ
チ回路に選択的に接続し、後に入力されるカラムアドレ
スと前記ラッチ回路に保持される電圧レベルとの論理演
算により前記冗長カラム選択信号を活性化するか否かを
決定することを特徴とする。

【００２８】また、好ましくは前記半導体記憶装置はメ
モリコア部に複数の冗長メモリセル群を具備し、前記カ
ラム冗長制御回路は前記ラッチ回路を複数有し、前記複
数のラッチ回路の出力と前記メモリコア部に含まれるメ
モリセル群のアドレスビットとを比較して一致すれば前
記メモリセル群を前記冗長メモリセル群と置き換えてア
クセスする回路を備えることを特徴とする。

【００２９】また、好ましくは前記半導体記憶装置はメ
モリコア部に複数の冗長メモリセル群を具備し、前記メ
モリコア部に含まれるメモリセル群を前記冗長メモリセ
ル群と置き換えてアクセスする回路はカラム選択線を冗
長カラム選択線に置き換える機能を有することを特徴と
する。

【００３０】また、好ましくは前記カラム冗長制御回路
は放電ノードを具備し、前記放電ノードは、前記半導体
記憶装置のワード線を選択するロウアドレスストローブ
におけるアドレスの少なくとも一部を用いて前記複数の
不揮発性記憶素子のいずれか１つに接続されることを特
徴とする。

【００３１】また、好ましくは前記半導体記憶装置のワ
ード線を選択するロウアドレスストローブにおけるアド
レスは、前記半導体記憶装置のカラム選択線を選択する
カラムアドレスストローブにおけるアドレスに先んじて
半導体チップに入力されることを特徴とする。

【００３２】また、好ましくは前記半導体記憶装置のロ
ウアドレスストローブにおけるアドレス及び前記半導体
記憶装置のカラムアドレスストローブにおけるアドレス
の少なくとも一部は、共通のアドレス端子を介して前記
半導体チップの外部から入力されることを特徴とする。

【００３３】また、好ましくは前記カラム冗長制御回路
は共通ノード又は放電ノードを備え、前記共通ノード又
は放電ノードに接続される複数の不揮発性記憶素子の数
は２のべき乗数であることを特徴とする。

【００３４】また、好ましくは前記不揮発性記憶素子は
ヒューズ素子であって、前記不揮発性記憶素子の第１の
状態はヒューズ素子の導通状態であり、第２の状態はヒ
ューズ素子の遮断状態であることを特徴とする。

【００３５】また、好ましくは前記カラム冗長制御回路
は、前記ヒューズ素子の遮断状態と導通状態に応じて保
持される第１、第２の電圧レベルを出力するラッチ回路
を備え、前記ラッチ回路のヒューズ素子は一方の端子が
第１の電源端子に接続され、他方の端子が選択トランジ
スタを介して前記ラッチ回路の共通ノードに接続された
複数のヒューズ素子からなり、前記共通ノードはスイッ
チングトランジスタを介して放電ノードに接続され、前
記放電ノードは前記ラッチ回路の待機状態において第２
の電源端子の電圧にプリチャージされ、前記ラッチ回路
の活性状態において前記複数のヒューズ素子のいずれか
１つに電気的に接続され、前記複数のヒューズ素子のい
ずれか１つが遮断状態であれば前記放電ノードの電圧は
前記第２の電源端子の電圧に保持され、導通状態であれ
ば前記放電ノードの電圧は前記第１の電源端子の電圧に
保持されることを特徴とする。

【００３６】また、好ましくは前記カラム冗長制御回路
において、前記ラッチ回路のヒューズ素子は一方の端子
が第１の電源端子に接続され、他方の端子がそれぞれ選
択トランジスタ及びスイッチングトランジスタを介して
前記ラッチ回路の放電ノードに接続された複数のヒュー
ズ素子からなることを特徴とする。

【００３７】また、好ましくは前記カラム冗長制御回路
において、前記ラッチ回路のヒューズ素子は一方の端子
が第１の電源端子に接続され、他方の端子が選択トラン
ジスタを介して前記ラッチ回路の放電ノードに接続され
た複数のヒューズ素子からなることを特徴とする。

【００３８】また、好ましくは前記カラム冗長制御回路
において、前記ラッチ回路のヒューズ素子は一方の端子
が第１の電源端子に接続され、他方の端子が選択トラン
ジスタを介して前記ラッチ回路の放電ノードに接続され
た複数のヒューズ素子からなり、前記放電ノードは互い
に直列に接続された第１、第２のスイッチングトランジ
スタを介して第２の電源端子に接続され、前記第１、第
２のスイッチングトランジスタのゲートには一定の遅延
時間をおいて第１、第２の制御信号が入力されることを
特徴とする。、また、前記カラム冗長制御回路におい
て、前記ラッチ回路のヒューズ素子は一方の端子が第１
の電源端子に接続され、他方の端子が選択トランジスタ
を介して前記ラッチ回路の放電ノードに接続された複数
のヒューズ素子からなり、前記選択トランジスタは第１
の制御信号に同期して前記複数のヒューズ素子のいずれ
か１つを選択し、前記放電ノードは前記ラッチ回路の待
機状態において第２の電源端子の電圧にプリチャージさ
れ、前記放電ノードに接続されたヒューズ素子１つを選
択的に活性化することにより前記ラッチ回路の活性状態
において第２の制御信号に同期して前記複数のヒューズ
素子のいずれか１つに電気的に接続され、かつ、前記第
１の制御信号が有効である期間は前記第２の制御信号が
有効である期間内に含まれることを特徴とする。

【００３９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る半導体記憶装置のカラム冗長制御回路に
おけるヒューズ素子のラッチ回路の構成を示す図であ
る。本発明では、先に図１４を用いて説明した半導体記
憶装置のカラム冗長制御回路において、各１個のヒュー
ズ素子を有する８個のラッチ回路２０乃至２７を、８個
のヒューズ素子を有する１個のラッチ回路に置き換える
ことに特徴がある。

【００４０】図１に示すヒューズ素子のラッチ回路は、
制御信号ＣＴＬの入力部におけるＰチャネルトランジス
タＱ１、及びＮチャネルトランジスタＱ２からなる相補
型インバータと、相補型インバータの出力ノード（放電
ノードＰＲ）に接続されたインバータＩ１及びＰチャネ
ルトランジスタＱ３からなるラッチ回路と、Ｎチャネル
トランジスタＱ２を介してノードＰＲに接続された共通
ノードＡと、共通ノードＡに並列に接続された８個のＮ
チャネルトランジスタＱ１０乃至Ｑ１７と、８個のＮチ
ャネルトランジスタＱ１０乃至Ｑ１７にそれぞれ接続さ
れた８個のヒューズ素子から構成される。

【００４１】なお、トランジスタＱ１、Ｑ３にはＶdd電
源が接続され、８個のヒューズ素子の一方の端子はＶss
（接地）に接続される。出力信号Ｏｕｔは、インバータ
Ｉ１の出力部から取り出される。８個のＮチャネルトラ
ンジスタＱ１０乃至Ｑ１７のゲートには、それぞれ図１
５に示す領域選択信号生成回路から出力された領域選択
信号Ｂ０乃至Ｂ７が入力される。

【００４２】先に述べたように、図１に示すヒューズラ
ッチ回路において、ロウアドレスの上位３ビットＲ７乃
至Ｒ９がデコードされた８個の領域選択信号Ｂ０乃至Ｂ
７の内、選択されたロウ領域に対応する１つの領域選択
信号のみが“Ｈ”となり、その他の領域選択信号は全て
“Ｌ”となる。従って共通ノードＡには“Ｈ”状態の領
域選択信号により選択された１個のヒューズ素子のみが
接続される。

【００４３】ここで、制御信号ＣＴＬはラッチ回路の待
機状態で“Ｌ”、活性状態で“Ｈ”となる。制御信号Ｃ
ＴＬが“Ｌ”であればＰチャネルトランジスタＱ１がオ
ン状態となり、ノードＰＲはＰチャネルトランジスタＱ
１を介してＶddに接続されるため“Ｈ”にプリチャージ
される。

【００４４】次に、制御信号ＣＴＬが“Ｈ”になれば、
ＰチャネルトランジスタＱ１はオフ状態、Ｎチャネルト
ランジスタＱ２はオン状態になりノードＰＲと共通ノー
ドＡとはＮチャネルトランジスタＱ２を介して電気的に
接続される。ここで、“Ｈ”状態の領域選択信号をＮチ
ャネルトランジスタＱ１０乃至Ｑ１７のゲート入力する
ことにより選択された１個のヒューズ素子が導通してい
る場合には、ノードＰＲに蓄えられた電荷は、Ｎチャネ
ルトランジスタＱ２、共通ノードＡ、領域選択信号によ
り選択されたＮチャネルトランジスタＱ１０乃至Ｑ１７
のいずれか１つ、及びこれに接続されたヒューズ素子を
介してＶssに放電され、ノードＰＲの電位はＶssにな
る。

【００４５】一方、選択された１個のヒューズ素子が切
断している場合には、Ｖssへの放電は生じないのでノー
ドＰＲの電位はＶdd、すなわち“Ｈ”のままである。従
って第１の実施の形態に係るヒューズ素子のラッチ回路
のインバータＩ１からの出力Ｏｕｔは、領域選択信号Ｂ
０乃至Ｂ７により選択された図１４に示すロウ領域に対
応するヒューズが切断されていれば“Ｌ”、導通してい
れば“Ｈ”となる。

【００４６】第１の実施の形態に係るヒューズ素子のラ
ッチ回路の動作タイミング波形を、図２に示す。ロウア
ドレスの上位３ビット、Ｒ７乃至Ｒ９のデコードされた
領域選択信号Ｂ０乃至Ｂ７のいずれか１つが“Ｈ”にな
り、他は“Ｌ”となることにより、ラッチ回路に含まれ
る８個のヒューズ素子のいずれか１つが選択される。こ
こで、制御信号ＣＴＬが“Ｈ”になれば（ラッチ回路が
待機状態から活性状態に移行すれば）、選択された１個
のヒューズ素子が切断されている場合には、ラッチ回路
の出力Ｏｕｔは“Ｌ”、導通していれば“Ｈ”となる。

【００４７】第１の実施の形態に係るヒューズ素子のラ
ッチ回路の第１の特徴は、複数のロウ領域の不良状態を
あらわす複数のヒューズ素子が選択トランジスタ（Ｎチ
ャネルトランジスタＱ１０乃至Ｑ１７）を介して共通ノ
ードＡに接続され、ヒューズ素子のラッチ回路は複数の
ロウ領域に対して１個しか設けないことである。従来、
ヒューズ素子ごとに設けていたラッチ回路を、不良カラ
ムアドレスの１ビットに対して１つのみにすることによ
りトランジスタ数が減少し、チップ面積の小さい半導体
記憶装置を実現することができる。

【００４８】また、第１実施の形態に係るヒューズ素子
のラッチ回路における第２の特徴は、複数のロウ領域を
選択する領域選択アドレスとして、ワード線を選択する
ロウアドレスの上位ビットが用いられることである。こ
のようにロウ領域選択アドレスはロウアドレスの一部で
あるため、ロウアドレスが入力されればカラム冗長判定
に用いられる不良カラムアドレスの出力が確定する。

【００４９】例えばＤＲＡＭにおいてワード線を選択的
に活性化するために入力するＲＡＳ(Row Address Strob
e)アドレスと、センスアンプにより増幅された複数のデ
ータの内いずれかを選択するＣＡＳ(Column Address St
robe)アドレスを共通のアドレスピンを介して時系列に
入力するアドレスマルチプレックスが用いられる。

【００５０】このとき、ＲＡＳアドレスからＣＡＳアド
レスまでの時間は、ＤＲＡＭの仕様で１０ナノ秒程度の
値が規定されている。一方、ヒューズを介して行われる
ノードＰＲにプリチャージされた電荷のＶssへの放電に
は０．５ナノ秒乃至１．０ナノ秒程度の時間が必要であ
る。

【００５１】しかし、不良カラムアドレスはロウアドレ
スに比べて、１０ナノ秒程度遅れて入力されるカラムア
ドレスと比較されるため、カラムアドレスが入力される
までには不良カラムアドレスは確定している。従って、
本発明ではアクセス速度に対する放電時間の影響は全く
生じない。なお、後に入力されるカラムアドレスと、ラ
ッチ回路に保持される電圧レベルとの論理演算により、
予備のカラム選択信号を活性化するか否かが決定され
る。

【００５２】次に、図３を用いて第２の実施の形態に係
るヒューズ素子のラッチ回路の構成について説明する。
図３に示すヒューズ素子のラッチ回路では、図１のＮチ
ャネルトランジスタＱ２が除去され、ノードＰＲと共通
ノードＡが直結されて、一体のノードＰＲとなり、この
一体化されたノードＰＲと、ＮチャネルトランジスタＱ
１０乃至Ｑ１７からなるヒューズ素子の選択トランジス
タとの間に、各１個のＮチャネルトランジスタＱ２０乃
至Ｑ２７がそれぞれ直列に接続され、また、Ｎチャネル
トランジスタＱ２０乃至Ｑ２７のゲートは、制御信号Ｃ
ＴＬで同時に制御される。

【００５３】図１のヒューズ素子のラッチ回路では、制
御信号ＣＴＬが“Ｌ”から“Ｈ”に変化する際、ノード
ＰＲの電荷と共通ノードＡの電荷がオン状態のＮチャネ
ルトランジスタＱ２を介して共有される。このとき、放
電ノードＰＲの電位はＶddであるが、共通ノードＡは、
選択されたヒューズが切断されている場合には浮遊状態
となるため電位が不定であり、例えばトランジスタのソ
ース／ドレイン接合のリーク電流等を介して接地電位Ｖ
ssとなるまで放電している可能性がある。

【００５４】このような状態でノードＰＲと共通ノード
Ａの電荷が共有されれば、接地電位Ｖssに放電した共通
ノードＡに引きずられてノードＰＲの電位が容量結合に
より一時的に低下し、ヒューズが切断しているにもかか
わらず図１のラッチ回路の出力Ｏｕｔが“Ｈ”となり、
誤動作する可能性がある。図３に示す第２の実施の形態
に係るヒューズ素子のラッチ回路は、このような誤動作
を回避するために構成されたものである。

【００５５】図３に示すヒューズ素子のラッチ回路で
は、図１のノードＰＲと共通ノードＡとを一体化し、図
１に示すＮチャネルトランジスタＱ２からなる１個のス
イッチングトランジスタを、制御信号ＣＴＬがゲートに
接続されたＮチャネルトランジスタＱ２０乃至Ｑ２７か
らなる８個のスイッチングトランジスタに分割して、そ
れぞれヒューズ素子及び選択トランジスタに対して直列
に接続する。このようにすれば、制御信号ＣＴＬが
“Ｌ”から“Ｈ”に変化する際、ノードＰＲと共通ノー
ドＡが一体化されているため、選択されたヒューズ素子
が切断されていて共通ノードＡが浮遊状態にあるとき、
共通ノードＡの電位低下に伴うノードＰＲの電位低下を
最小にすることができる。

【００５６】次に、図４を用いて第３の実施の形態に係
るヒューズ素子のラッチ回路の構成について説明する。
第３の実施の形態のヒューズ素子のラッチ回路は、第２
の実施の形態と同様に、第１の実施の形態における電荷
共有による誤動作を回避するよう構成されている。図４
に示すヒューズ素子のラッチ回路は、図１に示すヒュー
ズ素子のラッチ回路に比べて単にＮチャネルトランジス
タＱ２が除去され、ノードＰＲと共通ノードＡとが一体
化された構成になっている。

【００５７】しかし、第３の実施の形態では、図５に示
す領域選択信号生成回路の構成が図１５に示す従来の領
域選択信号生成回路と異なる。図５に示す領域選択信号
生成回路では、図１５の３入力のＡＮＤゲートが４入力
のＡＮＤゲートに置き換えられ、４入力の１つとして、
ヒューズ素子のラッチ回路の制御信号ＣＴＬが入力され
る。

【００５８】このようにすれば、制御信号ＣＴＬが
“Ｈ”の場合のみ、領域選択信号Ｂ０乃至Ｂ７のいずれ
か１つを“Ｈ”にすることができる。すなわち、図１に
おけるＮチャネルトランジスタＱ２の役割を、図５にお
ける領域選択信号生成回路の４入力ＡＮＤゲートの入力
の１つに制御信号ＣＴＬを用いることにより代替させる
ことができる。なお、図４に示す第３の実施の形態のヒ
ューズ素子のラッチ回路では、ノードＰＲと共通ノード
Ａとが一体化されているので、先にのべた電荷の共有に
よる誤動作を生じる恐れはない第３の実施の形態に係る
ヒューズ素子のラッチ回路の動作タイミング波形を図６
に示す。制御信号ＣＴＬが“Ｈ”になれば、領域選択信
号Ｂ０乃至Ｂ７のいずれか１つが“Ｈ”となり、選択さ
れたヒューズ素子の切断又は導通に従って出力Ｏｕｔの
“Ｌ”又は“Ｈ”が定められる。

【００５９】次に、図７を用いて第４の実施の形態に係
るヒューズ素子のラッチ回路の構成について説明する。
第４の実施の形態に係るヒューズ素子のラッチ回路は、
第３の実施の形態に比べて、ノードＰＲを“Ｈ”にプリ
チャージするＰチャネルトランジスタＱ１からなる第１
のスイッチングトランジスタに対して直列に、Ｐチャネ
ルトランジスタＱ１Ｂからなる第２のスイッチングトラ
ンジスタが接続されることに特徴がある。

【００６０】ＰチャネルトランジスタＱ１Ｂのゲートに
は制御信号ＰＲＣが入力される。ここで制御信号ＰＲＣ
は、図８に示すように２段のインバータＩ８、Ｉ９から
なる遅延回路１を用いて制御信号ＣＴＬを遅延すること
により生成される。

【００６１】第４の実施の形態に係るヒューズ素子のラ
ッチ回路の制御信号ＰＲＣは、制御信号ＣＴＬがラッチ
回路の活性状態を示す“Ｈ”から、ラッチ回路の待機状
態を示す“Ｌ”に変化する際に流れる貫通電流による消
費電力の増加を回避するための制御信号である。図４に
示す第３の実施の形態において、制御信号ＣＴＬが
“Ｈ”から“Ｌ”に変化すれば、図５のＡＮＤゲートを
介して領域選択信号Ｂ０乃至Ｂ７のいずれか１つ（領域
選択信号Ｂｉと呼ぶ）が“Ｈ”から“Ｌ”に変化する。

【００６２】このとき、図４に示す第３の実施の形態に
係るヒューズ素子のラッチ回路では、Ｐチャネルトラン
ジスタＱ１は制御信号ＣＴＬが“Ｌ”になれば直ちに導
通するため、領域選択信号Ｂｉが“Ｌ”に変化するのが
遅れれば、その間ＰチャネルトランジスタＱ１と、領域
選択信号Ｂｉで選択された領域選択トランジスタＱｊ
（Ｑ１０乃至Ｑ１７のいずれか１つ）とを介して、Ｖdd
からＶssに貫通電流が流れることになる。

【００６３】これを回避するためには、Ｐチャネルトラ
ンジスタＱ１Ｂを介して行われる制御信号ＰＲＣによる
プリチャージ開始のタイミングを、Ｐチャネルトランジ
スタＱ１を介して行われる制御信号ＣＴＬによるプリチ
ャージ開始のタイミングから遅らせるようにすればよ
い。図７に示す第４の実施の形態に係るヒューズ素子の
ラッチ回路におけるＰチャネルトランジスタＱ１Ｂはこ
のために設けられたものである。

【００６４】制御信号ＰＲＣによるプリチャージ開始の
タイミングは、ＣＴＬが“Ｌ”になってから図８に示す
領域選択信号生成回路を介して領域選択信号Ｂｉが
“Ｌ”になるまでの遅延時間があればよい。図８に示す
ＡＮＤ回路は、ＣＭＯＳ論理ではＮＡＮＤ回路とインバ
ータとの組み合わせで形成することができるので、論理
回路２段分（インバータ２段乃至４段）程度の遅延時間
があればよい。

【００６５】第４の実施の形態に係るヒューズ素子のラ
ッチ回路の動作タイミング波形を図９に示す。制御信号
ＣＴＬが“Ｈ”になれば領域選択信号Ｂ０乃至Ｂ７のい
ずれか１つが“Ｈ”となり、ＰチャネルトランジスタＱ
１がオフとなる。このときＰチャネルトランジスタＱ１
Ｂのゲートに入力する制御信号ＰＲＣは一定の遅延時間
後に立ち上がるため、ＰチャネルトランジスタＱ１Ｂの
オン状態は維持される。

【００６６】従って領域選択信号Ｂ０乃至Ｂ７のいずれ
か１つにより選択されたヒューズ素子が導通していれ
ば、ＰチャネルトランジスタＱ１のオフ動作（制御信号
ＣＴＬの立ち上がり）に同期してラッチ回路の出力Ｏｕ
ｔが“Ｈ”となる。一定の遅延時間後に、制御信号ＰＲ
ＣによりＰチャネルトランジスタＱ１Ｂがさらにオフし
ても、ラッチ回路の出力Ｏｕｔには変化を生じない。一
方、ヒューズ素子が切断されていればラッチ回路の出力
Ｏｕｔは“Ｌ”のままである。

【００６７】制御信号ＣＴＬが“Ｌ”に復帰しＰチャネ
ルトランジスタＱ１がオン状態になっても、図９に矢示
したようにＰチャネルトランジスタＱ１Ｂの制御信号Ｐ
ＲＣは一定の遅延時間後に立ち下がるため、Ｐチャネル
トランジスタＱ１Ｂのオフ状態は維持され、選択された
ヒューズ素子が導通している場合にＶddからＶssに流れ
る貫通電流が阻止される。このとき、ラッチ回路の出力
Ｏｕｔは、ＰチャネルトランジスタＱ１Ｂの制御信号Ｐ
ＲＣの立ち下がりに同期して立ち下がることになる。

【００６８】次に、図１０、図１１を用いて第５の実施
の形態に係るヒューズ素子のラッチ回路の構成と動作に
ついて説明する。第５の実施の形態では、ノードＰＲの
プリチャージを制御信号ＰＲＣを用いて行い、ラッチ回
路の活性化を制御信号ＣＴＬを用いて行う。制御信号Ｐ
ＲＣはラッチ回路の待機状態で“Ｌ”でありＰチャネル
トランジスタＱ１はオン状態であるから、このときノー
ドＰＲはＶddにプリチャージされる。

【００６９】図１１のタイミング波形に示すように、制
御信号ＰＲＣが“Ｈ”になりＰチャネルトランジスタＱ
１がオフした後、制御信号ＣＴＬを“Ｈ”とし、図５に
示す領域選択信号生成回路と同一の回路により、ロウア
ドレスの上位３ビットを用いて領域選択信号Ｂ０乃至Ｂ
７のいずれか１つを“Ｈ”とする。このようにして選択
されたヒューズ素子が導通していれば、Ｖddにプリチャ
ージされたノードＰＲはヒューズ素子を介してＶssに放
電するため“Ｌ”となる。

【００７０】また、ＮチャネルトランジスタＱ５のゲー
トに制御信号ＰＲＣの“Ｈ”が入力されるのでＮチャネ
ルトランジスタＱ５はオンとなり、Ｎチャネルトランジ
スタＱ４はインバータＩ１の出力の“Ｈ”をゲートに受
けてオンとなるので、ラッチ回路の出力Ｏｕｔにはイン
バータＩ１とＰチャネルトランジスタＱ３でラッチされ
た“Ｈ”状態が出力される。従ってラッチ回路の出力Ｏ
ｕｔは制御信号ＣＴＬに同期して“Ｈ”に変化する。

【００７１】ヒューズ素子が切断されている場合には、
ノードＰＲはＶddにプリチャージされた“Ｈ”状態が維
持され、また、ＮチャネルトランジスタＱ５のゲートに
制御信号ＰＲＣの“Ｈ”が入力されるので、Ｎチャネル
トランジスタＱ５はオンとなるが、Ｎチャネルトランジ
スタＱ４は、インバータＩ１の出力の“Ｌ”をゲートに
受けてオフとなるので、ラッチ回路の出力Ｏｕｔにはイ
ンバータＩ１とＰチャネルトランジスタＱ３でラッチさ
れた“Ｌ”状態が出力される。

【００７２】図１０に示すヒューズ素子のラッチ回路
は、制御信号ＣＴＬを“Ｌ”に戻しても制御信号ＰＲＣ
の“Ｈ”が維持されていれば、Ｐチャネルトランジスタ
Ｑ３、ＮチャネルトランジスタＱ４、Ｑ５及びインバー
タＩ１からなるラッチ回路によりラッチ回路の出力Ｏｕ
ｔの“Ｈ”又は“Ｌ”が保持されるので、ヒューズ素子
の遮断状態と導通状態のラッチ開始を制御する制御信号
ＣＴＬの“Ｈ”の期間をＰＲＣの“Ｈ”の期間より短く
することにより低消費電力化をはかることができる。図
１０に示すヒューズ素子のラッチ回路において、制御信
号ＰＲＣを“Ｌ”にすればラッチ回路の出力Ｏｕｔは
“Ｈ”又は“Ｌ”の保持状態にかかわらず制御信号ＰＲ
Ｃに同期して“Ｌ”になる。

【００７３】以上ヒューズ素子のラッチ回路の構成と動
作を中心として、本発明の半導体記憶装置のカラム冗長
制御回路について説明した。先に第１の実施の形態で説
明した本発明の第１、第２の特徴は、第１の実施の形態
のみに限定されるものではなく、次に述べるように第２
乃至第５の実施の形態の全てに対して共通な特徴という
ことができる。

【００７４】すなわち、第２乃至第５の実施の形態にお
いては、複数のロウ領域の不良状態をあらわす複数のヒ
ューズ素子が選択トランジスタを介してノードＰＲに接
続されるので、ラッチ回路は複数のロウ領域に対して１
個設ければ良い。このように、従来、ヒューズ素子ごと
に設けていたラッチ回路を、不良カラムアドレスの１ビ
ットに対して１つのみにすることによりトランジスタ数
が減少し、チップサイズを縮小することができる。

【００７５】また、第２乃至第５の実施の形態におい
て、第１の実施の形態と同様に複数のロウ領域を選択す
る領域選択アドレスとして、ワード線を選択するロウア
ドレスの上位ビットを用いることができる。

【００７６】なお、本発明は上記の実施の形態に限定さ
れることはない。第１乃至第５の実施の形態において、
ロウ領域の分割数、カラムアドレス及びロウアドレスの
ビット数、及び領域選択アドレスとして用いるロウアド
レスの上位ビット数等は、全て一例として示すものであ
り、任意のビット構成に対して本発明が適用可能である
ことはいうまでもない。例えば、第１乃至第５の実施の
形態において、ヒューズ素子の数はラッチ回路当り８個
の場合について説明したが、２のべき乗数のヒューズ素
子に対して同様に実施することができる。

【００７７】また、第１乃至第５の実施の形態におい
て、ロウ領域の不良状態を記憶する素子としてヒューズ
を用いたが、必ずしもこれに限定されるものではない。
その他の不揮発性記憶素子を同様の目的に使用すること
ができる。その他本発明の要旨を逸脱しない範囲で種々
変形して実施することができる。

【００７８】

【発明の効果】上述したように本発明は、領域の分割数
が多くても回路規模の増大を抑制し、素子数やチップ面
積において従来より有利なカラム冗長制御回路を提供す
ることが可能となる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。

【図２】第１の実施の形態に係るヒューズ素子のラッチ
回路の動作を示すタイミング波形図。

【図３】第２の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。

【図４】第３の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。

【図５】第３の実施の形態に係る領域選択信号生成回路
の構成を示す図。

【図６】第３の実施の形態に係るヒューズ素子のラッチ
回路の動作を示すタイミング波形図。

【図７】第４の実施の形態に係るヒューズ素子のラッチ
回路の構成を示す図。

【図８】第４の実施の形態に係る領域選択信号生成回路
の構成を示す図。

【図９】第４の実施の形態に係るヒューズ素子のラッチ
回路の動作を示すタイミング波形図。

【図１０】第５の実施の形態に係るヒューズ素子のラッ
チ回路の構成を示す図。

【図１１】第５の実施の形態に係るヒューズ素子のラッ
チ回路の動作を示すタイミング波形図。

【図１２】従来のヒューズ素子のラッチ回路の構成を示
す図。

【図１３】従来のカラム冗長制御回路の構成を示すブロ
ック図。

【図１４】従来の複数のカラム領域ごとに冗長判定を行
うカラム冗長制御回路の構成を示すブロック図。

【図１５】従来の領域選択信号生成回路の構成を示す
図。

【図１６】従来の複数のヒューズ素子のラッチ回路の構
成を示すブロック図。

【符号の説明】

１…遅延部１０…カラムデコーダ２０〜２７…ヒューズラッチ回路３０…アドレス比較器４０…領域選択信号生成回路５０〜５７…ロウデコーダ６０〜６６…ヒューズラッチ回路群１００〜１０７…ロウ領域

Claims

【特許請求の範囲】

【請求項１】活性状態において第１、第２の電圧レベ
ルのいずれか１つを保持するラッチ回路と、このラッチ回路に選択的に接続され、第１、第２の状態
のいずれか１つを記憶する複数の不揮発性記憶素子とを
備え、前記不揮発性記憶素子の状態が前記第１の状態であれば
前記ラッチ回路に保持される電圧レベルは第１の電圧レ
ベルであり、前記不揮発性記憶素子の状態が第２の状態であれば前記
ラッチ回路に保持される電圧レベルは第２の電圧レベル
であることを特徴とするカラム冗長制御回路を有する半
導体記憶装置。
【請求項２】前記半導体記憶装置はアドレス端子に時
系列的にロウアドレスとカラムアドレスとが入力される
ものであって、前記カラムアドレスに基づいて選択的に
複数のカラム選択信号と冗長カラム選択信号とを生成
し、前記カラム冗長制御回路は先に入力されるロウアドレス
を用いて前記不揮発性記憶素子を前記ラッチ回路に選択
的に接続し、後に入力されるカラムアドレスと前記ラッ
チ回路に保持される電圧レベルとの論理演算により前記
冗長カラム選択信号を活性化するか否かを決定すること
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記半導体記憶装置はメモリコア部に複
数の冗長メモリセル群を具備し、前記カラム冗長制御回
路は前記ラッチ回路を複数有し、前記複数のラッチ回路
の出力と前記メモリコア部に含まれるメモリセル群のア
ドレスビットとを比較して一致すれば前記メモリセル群
を前記冗長メモリセル群と置き換えてアクセスする回路
を備えることを特徴とする請求項１記載の半導体記憶装
置。
【請求項４】前記半導体記憶装置はメモリコア部に複
数の冗長メモリセル群を具備し、前記メモリコア部に含
まれるメモリセル群を前記冗長メモリセル群と置き換え
てアクセスする回路はカラム選択線を冗長カラム選択線
に置き換える機能を有することを特徴とする請求項１記
載の半導体記憶装置。
【請求項５】前記カラム冗長制御回路は放電ノードを
具備し、前記放電ノードは、前記半導体記憶装置のワー
ド線を選択するロウアドレスストローブにおけるアドレ
スの少なくとも一部を用いて前記複数の不揮発性記憶素
子のいずれか１つに接続されることを特徴とする請求項
１記載の半導体記憶装置。
【請求項６】前記半導体記憶装置のワード線を選択す
るロウアドレスストローブにおけるアドレスは、前記半
導体記憶装置のカラム選択線を選択するカラムアドレス
ストローブにおけるアドレスに先んじて半導体チップに
入力されることを特徴とする請求項１記載の半導体記憶
装置。
【請求項７】前記半導体記憶装置のロウアドレススト
ローブにおけるアドレス及び前記半導体記憶装置のカラ
ムアドレスストローブにおけるアドレスの少なくとも一
部は、共通のアドレス端子を介して前記半導体チップの
外部から入力されることを特徴とする請求項１記載の半
導体記憶装置。
【請求項８】前記カラム冗長制御回路は共通ノード又
は放電ノードを備え、前記共通ノード又は放電ノードに
接続される複数の不揮発性記憶素子の数は２のべき乗数
であることを特徴とする請求項１記載の半導体記憶装
置。
【請求項９】前記不揮発性記憶素子はヒューズ素子で
あって、前記不揮発性記憶素子の第１の状態はヒューズ
素子の導通状態であり第２の状態はヒューズ素子の遮断
状態であることを特徴とする請求項１記載の半導体記憶
装置。
【請求項１０】前記カラム冗長制御回路は、前記ヒュ
ーズ素子の遮断状態と導通状態に応じて保持される第
１、第２の電圧レベルを出力するラッチ回路を備え、前記ラッチ回路のヒューズ素子は一方の端子が第１の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の共通ノードに接続された複数のヒ
ューズ素子からなり、前記共通ノードはスイッチングトランジスタを介して放
電ノードに接続され、前記放電ノードは前記ラッチ回路の待機状態において第
２の電源端子の電圧にプリチャージされ、前記ラッチ回
路の活性状態において前記複数のヒューズ素子のいずれ
か１つに電気的に接続され、前記複数のヒューズ素子のいずれか１つが遮断状態であ
れば前記放電ノードの電圧は前記第２の電源端子の電圧
に保持され、導通状態であれば前記放電ノードの電圧は
前記第１の電源端子の電圧に保持されることを特徴とす
る請求項９記載の半導体記憶装置。
【請求項１１】前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第１、第
２の電圧レベルを出力するラッチ回路を備え、前記ラッチ回路のヒューズ素子は一方の端子が第１の電
源端子に接続され、他方の端子がそれぞれ選択トランジ
スタ及びスイッチングトランジスタを介して前記ラッチ
回路の放電ノードに接続された複数のヒューズ素子から
なり、前記放電ノードは前記ラッチ回路の待機状態において第
２の電源端子の電圧にプリチャージされ、前記選択トラ
ンジスタのいずれか１つを選択的に活性化することによ
り前記ラッチ回路の活性状態において前記複数のヒュー
ズ素子のいずれか１つに電気的に接続され、前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第２の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第１の電源端子の電圧に保持されることを特徴と
する請求項９記載の半導体記憶装置。
【請求項１２】前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第１、第
２の電圧レベルを出力するラッチ回路を備え、前記ラッチ回路のヒューズ素子は一方の端子が第１の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の放電ノードに接続された複数のヒ
ューズ素子からなり、前記放電ノードは前記ラッチ回路の待機状態において第
２の電源端子の電圧にプリチャージされ、前記選択トラ
ンジスタのいずれか１つを選択的に活性化することによ
り前記ラッチ回路の活性状態において前記複数のヒュー
ズ素子のいずれか１つに電気的に接続され、前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第２の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第１の電源端子の電圧に保持されることを特徴と
する請求項９記載の半導体記憶装置。
【請求項１３】前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第１、第
２の電圧レベルを出力するラッチ回路を備え、前記ラッチ回路のヒューズ素子は一方の端子が第１の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の放電ノードに接続された複数のヒ
ューズ素子からなり、前記放電ノードは互いに直列に接続された第１、第２の
スイッチングトランジスタを介して第２の電源端子に接
続され、前記第１、第２のスイッチングトランジスタのゲートに
は一定の遅延時間をおいて第１、第２の制御信号が入力
され、前記放電ノードは前記ラッチ回路の待機状態において第
２の電源端子の電圧にプリチャージされ、前記選択トラ
ンジスタのいずれか１つを選択的に活性化することによ
り前記ラッチ回路の活性状態において前記複数のヒュー
ズ素子のいずれか１つに電気的に接続され、前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第２の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第１の電源端子の電圧に保持されることを特徴と
する請求項９記載の半導体記憶装置。
【請求項１４】前記カラム冗長制御回路は、ヒューズ
素子の遮断状態と導通状態に応じて保持される第１、第
２の電圧レベルを出力するラッチ回路を備え、前記ラッチ回路のヒューズ素子は一方の端子が第１の電
源端子に接続され、他方の端子が選択トランジスタを介
して前記ラッチ回路の放電ノードに接続された複数のヒ
ューズ素子からなり、前記選択トランジスタは第１の制御信号に同期して前記
複数のヒューズ素子のいずれか１つを選択し、前記放電ノードは前記ラッチ回路の待機状態において第
２の電源端子の電圧にプリチャージされ、前記放電ノー
ドに接続されたヒューズ素子１つを選択的に活性化する
ことにより前記ラッチ回路の活性状態において第２の制
御信号に同期して前記複数のヒューズ素子のいずれか１
つに電気的に接続され、前記放電ノードに接続されたヒューズ素子が遮断状態で
あれば前記放電ノードの電圧は前記第２の電源端子の電
圧に保持され、導通状態であれば前記放電ノードの電圧
は前記第１の電源端子の電圧に保持され、かつ、前記第１の制御信号が有効である期間は前記第２
の制御信号が有効である期間内に含まれることを特徴と
する請求項９記載の半導体記憶装置。