CN112164413A - 电子熔丝电路 - Google Patents

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Abstract

一种电子熔丝电路，包含：环形地址锁存器，用以响应于第一时钟脉冲信号接收具有串行i比特的第一输入地址，并响应于第二时钟脉冲信号输出具有串行j比特的第二输入地址；控制信号产生电路，用以接收所述第二输入地址，并用以解码所述第二输入地址来产生m比特的多个第一控制信号以及n比特的多个第二控制信号，其中所述多个第一控制信号以及所述多个第二控制信号并行传输，且j为m,n的因数；以及电子熔丝组，包含j个电子熔丝。若第一控制信号中的任一个具有第一逻辑值且第二控制信号中的任一个具有第一逻辑值，则电子熔丝组中对应的电子熔丝会被烧入。

Description

电子熔丝电路
技术领域
本发明有关于电子熔丝电路，特别有关于可组合输入地址以及时钟脉冲信号来节省传输线的电子熔丝电路。
背景技术
公知的存储器在出厂前通常会经过两个测试阶段。例如，执行裸晶侦测(ChipProbing，CP)模式和最终测试(Final Test，FT)模式来测试存储器。在公知的测试过程中，当发现与输入地址相对应的字线有缺陷时，会存取冗余字线以修复有缺陷的字线。但是，在CP模式和FT模式期间需要解决某些问题。举例来说，在公知的测试过程中，需要多于一条的传输线来传输控制信号。
因此，需要一种新的电子熔丝烧入(burning)机制。
发明内容
因此，本发明一目的为提供可节省传输线的电子熔丝电路。
本发明另一目的为提供可备份欲烧入的输入地址的电子熔丝电路。
本发明一实施例揭露了一种电子熔丝电路，包含：环形地址锁存器，用以响应于第一时钟脉冲信号接收具有串行i比特的第一输入地址，并响应于第二时钟脉冲信号输出具有串行j比特的第二输入地址，其中该第一时钟脉冲信号的频率为该第二时钟脉冲信号的频率的k倍，k为正整数；控制信号产生电路，耦接该环形地址锁存器，用以接收该第二输入地址，并用以解码该第二输入地址来产生m比特的多个第一控制信号以及n比特的多个第二控制信号，其中所述多个第一控制信号以及所述多个第二控制信号并行传输，且j为m,n的因数；以及电子熔丝组，耦接该控制信号产生电路，包含j个电子熔丝；其中若所述多个第一控制信号中的任一个具有第一逻辑值且所述多个第二控制信号中的任一个具有该第一逻辑值，则该电子熔丝组中对应的电子熔丝会被烧入。
基于上述实施例，将时钟脉冲信号和地址数据进行组合，使得仅须要组合信号的传输线，而不须要分别用于时钟脉冲信号和地址数据的两条传输线。另外，锁存器可以由环形锁存器实现，从而可以在烧入动作期间备份地址数据。
附图说明
图1为根据本发明实施例的电子熔丝电路的方块图。
图2为图1所示的电子熔丝电路的详细电路图的一个范例。
图3为根据本发明实施例的图1中的控制信号产生电路的电路架构的方块图。
图4为根据本发明实施例的图3中的数据取样电路的电路架构的电路图。
图5为根据本发明实施例的图3中的除频电路的电路架构的电路图。
图6为根据本发明实施例的图3中的逻辑组合电路的电路架构的电路图。
图7为根据本发明实施例的，其他实施例中的信号以及输入地址的信号波形图的示意图。
图8为根据本发明实施例的，其他实施例中的信号以及输入地址的值的关联性的示意图。
图9为根据本发明实施例的环形地址锁存器的电路图。
具体实施方式
在以下描述中，提供了几个实施例以解释本发明的概念。请注意，以下说明中的用词“第一”，“第二”仅用于标识不同的设备，电路，步骤或数据，信号，并不意味着限制其顺序。此外，在每个实施例中提供的电路仅是举例，任何能够实现相同功能的电路也应包含在本发明的范围内。
图1为根据本发明实施例的电子熔丝电路的方块图。如图1所示，电子熔丝电路10包含电子熔丝烧入电路100和电子熔丝组105。电子熔丝烧入电路100包含环形地址锁存器101和控制信号产生电路103。环形地址锁存器101用以响应于于第一时钟脉冲信号CLK_1接收具有串行i比特的第一输入地址AD_1[0：i-1]，并响应于第二时钟脉冲信号CLK_2输出具有串行j比特的第二输入地址AD_2[0：j-1]。第一时钟脉冲信号CLK_1的频率是第二时钟脉冲信号CLK_2的频率的k倍，k为正整数。控制信号产生电路103用以接收第二输入地址AD_2[0：j-1]，并用以解码第二输入地址AD_2[0：j-1]以产生m比特的第一控制信号CS_1[0：m-1]以及具n比特的第二控制信号CS_2[0：n-1]。第一控制信号CS_1[0]…CS_1[m-1]和第二控制信号CS_2[0]…CS_2[n-1]为并行传送，且m，n是j的因子。电子熔丝组105耦接到控制信号产生电路103，并包含j个电子熔丝。如果第一控制信号中的任何一个具有逻辑值1，且第二控制信号中的任何一个具有逻辑值1，则电子熔丝组的对应电子熔丝被烧入。也就是说，对应的电子熔丝的顺序对应于第一控制信号为1的顺序或第二控制信号为1的顺序。
在实施例中，电子熔丝组105包含多个决定开关，其分别接收第一控制信号CS_1[0：m-1]和第二控制信号CS_2[0：n-1]的不同比特，从而产生至少一个电子熔丝烧入信号，电子熔丝烧入信号被用于烧入电子熔丝组105的电子熔丝。因此，可根据第一控制信号CS_1[0：m-1]以及第二控制信号CS_2[0：n-1]的值决定哪个电子熔丝被烧入。电子熔丝电路105的电子熔丝可包含至少一个烧入开关，例如PMOS，以接收电子熔丝烧入信号。如果烧入开关被开启且耦接的电子熔丝被电子熔丝烧入信号成功地烧入(例如，从非导电变为导电)，则由电子熔丝输出的错误地址FA[0：i-1]会相应改变。
图2为图1所示的电子熔丝电路的详细电路图的一个范例。然而，图2所示的电路仅是为了便于理解，并不用以限制本发明的范围。如图2所示，电子熔丝组105包含i个比特的比特决定电路105_1-105_i。例如，比特决定电路105_1包含决定开关DM_1，DM_2和DM_3。决定开关DM_1，DM_2和DM_3接收第一控制信号CS_1的信号CS_1[0]，CS_1[1]和第二控制信号的信号CS_2[0]、CS_2[1]以产生电子熔丝烧入信号BS_1[0]，BS_2[0]。比特决定电路105_1可以进一步包含致能开关M_E，以接收致能信号来决定比特决定电路105_1是否运作。在图2的例子中，如果第一控制信号CS_1的信号CS_1[0]为1并且第二控制信号的信号CS_2[0]为1，则烧入信号BS_1[0]的逻辑值为0。
比特决定电路105_i包含与比特决定电路105_1相同的电路结构。然而，比特决定电路105_i中的决定开关DM_1，DM_2和DM_3分别接收第一控制信号CS_1的信号CS_1[m-2]，CS_1[m-1]和第二控制信号CS_2的信号CS_2[n-1]而不是信号CS_1[0]，CS_1[1]和信号CS_2[0]来产生电子熔丝烧入信号BS_1[i-1]，BS_2[i-2]。
请再次参考图2，烧入开关BM_1和BM_2分别接收烧入信号BS_1[0]，BS_2[0]，如果烧入开关BM_1和烧入开关BM_2中任一个被开启且耦接的电子熔丝f0,f1被烧入，则会改变错误地址FA[0]。在本实施例中，是根据熔丝f0和f1是否被成功烧入来决定错误地址FA[0]。一个比特决定电路中存在且一次烧入的烧入开关越多，烧入成功率就越高。但是，每个比特决定电路只能包含一个烧入开关。由于电子熔丝组105可以包含各种结构，且其操作是熟知此项技艺者所了解，因此为了简洁起见，关于电子熔丝电路的其他详细描述不再赘述。
还请留意，在以下实施例中，是根据图2所示的范例设置信号和数据的逻辑值。然而，熟知此项技术的人当可理解，可以根据电子熔丝电路105的电路结构来改变信号和数据的逻辑值，以实现相同的功能。
请参照图1，环形地址锁存器101接收具有串行i比特的第一输入地址AD_1[0：i-1]，以输出具有串行j比特的第二输入地址AD_2[0：j-1]。在实施例中，第二输入地址AD_2[0：j-1]是第一输入地址AD_1[0：i-1]的k倍数据，k为正整数且对应于电子熔丝组105要烧入的电子熔丝数(即上述电子熔丝f0，f1)。举例来说，在实施例中，在每一电子熔丝的烧入开关为2个(如图2所示)的情况下，第一输入地址AD_1是12比特的数据，第二地址AD_2是24比特的数据。
图3为根据本发明实施例的图1中的控制信号产生电路的电路架构的方块图。如图3所示，控制信号产生电路103包含数据取样电路301，除频电路303和逻辑组合电路305。数据取样电路301用以响应于第二时钟脉冲信号CLK_2依次取样第二输入地址AD_2[0：j-1]的每一比特，并响应于第一时钟脉冲信号CLK_1依次输出第二输入地址AD_2[0：j-1]的每一比特。除频电路303用以响应于第一时钟脉冲信号CLK_1产生至少一除频信号。逻辑组合电路305用以将除频信号与数据取样电路301的组合信号CB[0：j-1]组合以产生第一控制信号CS_1[0：m-1]，并用以接收除频信号产生第二控制信号CS_2[0：n-1]。
图4为根据本发明实施例的图3中的数据取样电路301的电路架构的电路图。如图4所示，数据取样电路301包含第一取样级401，第二取样级402和逻辑电路403。第一取样级401用以依次在第二时钟脉冲信号CLK_2的下降沿对第二输入地址AD_2[0:j-1]的比特进行取样。第二取样级402用以依次在第二时钟脉冲信号CLK_2的上升沿取样第二输入地址AD_2[0：j-1]的比特。
举例来说，当第二时钟脉冲信号CLK_2具有逻辑值0时，第一取样级401接收第二输入地址AD_2[0：j-1]的第一比特AD_2[0]。另外，当第二时钟脉冲信号CLK_2具有逻辑值1时，第一比特AD_2[0]被第二取样级402取样，然后被传送到逻辑电路403。类似地，当第二时钟脉冲信号CLK_2再次具有逻辑值0时，第一取样级401接收第二输入地址AD_2[0：j-1]的第二比特AD_2[1]，且当第二时钟脉冲信号CLK_2再次具有逻辑值1时，第二位AD_2[1]被第二取样级402取样，并将其传送到逻辑电路403…以此类推。
第一取样级401和第二取样级402的例子绘示于图4中，但不限于此。具有相同功能的任何电路都可以做为第一取样级401和第二取样级402。
在此实施例中，逻辑电路403包含NAND逻辑门NA_1和反相器IV_1。因此，如果第一时钟脉冲信号CLK_1具有逻辑值1，且第二取样级402输出的第三输入地址AD_3也具有逻辑值1，则逻辑电路403输出具有逻辑值1的组合信号CB。相反的，如果第一时钟脉冲信号CLK_1具有逻辑值1且第二取样级402输出的第三输入地址AD_3具有逻辑值0，则逻辑电路403输出具有逻辑值0的组合信号CB。组合信号CB是第一时钟脉冲信号CLK_1和第三输入地址AD_3的组合信号，因此也可被视为与第一时钟脉冲信号CLK_1和第二输入地址AD_2有关的组合信号。
图5为根据本发明实施例的图3中的除频电路的电路架构的电路图。如图5所示，除频电路303包含五个级S_1-S_5，其可以是触发器，以分别产生响应于第一时钟脉冲信号CLK_1的除频信号DS_1-DS_5。
在实施例中，除频信号DS_1的频率是第一时钟脉冲信号CLK_1的一半，除频信号DS_2的频率是除频信号DS_1的一半，除频信号DS_3的频率是除频信号DS_2的一半，除频信号DS_3的频率是除频信号DS_2的一半，除频信号DS_4的频率是信号DS_3的一半，而除频信号DS_5的频率是除频信号DS_4频率的一半。
图6为根据本发明实施例的图3中的逻辑组合电路的电路架构的电路图。如图6所示，逻辑组合电路305包含m个第二NAND逻辑门NA_2，m个第二反相器IV_2，n个第三NAND逻辑门NA_3和n个第三反相器IV_3。每个第二NAND逻辑门NA_2用以接收除频信号DS_1-DS_5和组合信号CB，且每个第二反相器IV_2用以产生第一控制信号CS_1[0：m-1]其中一信号。第三NAND逻辑门NA_3中的每一个用以接收除频信号，且第三反相器IV_3中的每一个用以产生第二控制信号CS_2[0：n-1]其中一信号。
还请留意，除频电路303可以包含其他数目的级，因此第二NAND逻辑门NA_2和第三NAND逻辑门NA_3的输入可以相应地改变以实现相同的功能。
图7为根据本发明实施例的，其他实施例中的信号以及输入地址的信号波形图的示意图。
在图7的实施例中，第三输入地址AD_3是24比特串行数据AD_3[0:23]＝[1 1 0 01 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0]。组合信号CB是第三输入地址AD_3和第一时钟脉冲信号CLK_1的组合信号，因此也是24比特串行数据。响应于第一时钟脉冲信号CLK_1，每当第一时钟脉冲信号CLK_1具有逻辑值1时，组合信号CB具有一个比特值。当第一时钟脉冲信号CLK_1具有逻辑值1，逻辑组合电路305接收组合信号CB和来自除频电路303的至少一除频信号，且会根据组合信号CB的逻辑值输出第一控制信号CS_1其中的一个。第二控制信号CS_2仅与来自除频电路303的除频信号有关而与结合信号CB的逻辑值无关。
请参考图7，在本实施例中，第二控制信号CS_2为3比特并行数据，因此第二控制信号CS_2[0]在T1期间具有逻辑值1，T1代表第二控制信号CS_2的第1-8个周期。第一时钟脉冲信号CLK_1。类似地，第二控制信号CS_2[1]在T2期间具有逻辑值1，T2代表第一时钟脉冲信号CLK_1的第9-16个周期，而第二控制信号CS_2[2]在T3期间具有逻辑值1，T3代表第一时钟脉冲信号CLK_1的第16-24个周期。此外，在第一时钟脉冲信号CLK_1的第1-8周期(T1)中，第一控制信号CS_1[0：7]的逻辑值为[1 1 0 0 1 1 1 1]。在第一时钟脉冲信号CLK_1的第9-16周期(T2)中，信号CS_1[0：7]为[0 0 0 0 0 0 1 1]，且在第一时钟脉冲信号CLK_1的第17-24周期(T3)中，信号CS_1[0：7]的逻辑值为[0][0 0 0 0 0 0 0 0]。为了便于理解，图7仅示出了T1中的信号CS_1[0：7]的一部分。
因此，第三输入地址AD_3的24位串行数据被分为3组。当第二控制信号CS_2[0]＝1时，响应于第一时钟脉冲信号CLK_1输出第一组第三输入地址AD_3[1 1 0 0 1 1 1 1]，当第二控制信号CS_2[1]＝1时，响应于第一时钟脉冲信号CLK_1输出第二组第三输入地址AD_3[0 0 0 0 0 0 0 1 1]，当第二控制信号CS_2[2]＝1时，响应于第一时钟脉冲信号CLK_1输出第三组第三输入地址AD_3[0 0 0 0 0 0 0 0]。
图8为根据本发明实施例的，绘示了第一地址AD_1、结合信号CB、第一控制信号CS_1[0：7]和第二控制信号CS_2[0：2]的关联性的示意图。图8还绘示了图1中的电子熔丝组105中的电子熔丝与第一地址AD_1，组合信号CB，第一控制信号CS_1[0：7]和第二控制信号CS_2[0：2]之间的关系。请参考图8，若第一输入地址AD_1[0:11]＝[1 0 1 1 0 0 0 1 0 0 00]，则组合信号CB[0:23]＝[1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0]。在第一时钟脉冲信号CLK_1的第1-8周期(T1)中，第二控制信号CS_2[0：2]＝[1、0、0]，且第一控制信号CS_1[0：7]＝[11 0 0 1 1 1 1 1]，用以决定电子熔丝组105中的电子熔丝f0-f7是否被烧入。另外，在第一时钟脉冲信号CLK_1的第9-16周期(T2)中，第二控制信号CS_2[0：2]＝[0、1、0]，且第一控制信号CS_1[0：7]＝[0 0 0 0 0 0 1 1]，用以决定电子熔丝组105中的电子熔丝f8-f15是否被烧入。此外，在第一时钟脉冲信号CLK_1的第17至第24周期(T3)中，第二控制信号CS_2[0：2]＝[0、0、1]，且第一控制信号CS_1[0：7]＝[0 0 0 0 0 0 0 0]，用以决定电子熔丝组105中的电子熔丝f16-f23是否被烧入。电子熔丝f0-f23表示电子熔丝组105中的不同电子熔丝。
在实施例中，通过相对应的第一控制信号CS_1和第二控制信号CS_2是否同时为1来决定电子熔丝组105中的电子熔丝是否被烧入。在图8的T1中，由于CS_2[0]＝1，CS_1[0]＝1，CS_1[1]＝1，CS_1[4]＝1，CS_1[5]＝1，CS_1[6]＝1，CS_1[7]＝1，因此电子熔丝f0，f1，f4，f5，f6，f7被烧入，但是电子熔丝f2，f3未被烧入。如果电子熔丝f0，f1中的任何一个被成功烧入，则错误地址FA[0]＝1。另外，如果电子熔丝f4，f5中的任何一个被成功地烧入，则错误地址FA[2]＝1，且如果电子熔丝f6，f7中的任何一个被成功地烧入，则错误地址FA[3]＝1。
简单来说，在图7和图8的实施例中，由于第一时钟脉冲信号CLK_1的频率是第二时钟脉冲信号CLK_2的频率的两倍，所以第一输入地址AD_1是12比特数据，第二输入地址数据AD_2是24比特数据。图1中的控制信号产生电路103接收并解码24比特数据(第二输入地址数据AD_2)，以产生八个第一控制信号CS_1和三个第二控制信号CS_2，其中8和3是24的因数。但是，本发明的范围不限于这样的例子，在其他实施例中，控制信号产生电路103接收并解码24比特数据，以产生m个第一控制信号CS_1和n个第二控制信号CS_2。m和n可以是任何正整数，例如，m＝12，n＝2或m＝6，n＝4。
图9为根据本发明实施例的环形地址锁存器的电路图。如图9所示，环形地址锁存器101接收第一输入地址AD_1以输出第二输入地址AD_2。环形地址锁存器101包括串并转换电路92和多个锁存级
Figure BDA0002534434770000081
锁存级可为锁存器(latch)。
在写入期间，串并转换电路92响应于于第一时钟脉冲信号CLK_1而串行地接收第一输入地址AD_1，并且将i位数据依次地写入锁存级
Figure BDA0002534434770000082
例如，在第一时钟脉冲信号CLK_1的第一上升沿，第一输入地址AD_1的第一比特作为输入比特IN[0]被写入锁存级L_1。另外，在第一时钟脉冲信号CLK_1的第一下降沿，第一输入地址AD_1的第二比特作为输入比特IN[1]被写入锁存级L_2…以此类推。
在烧入期间，对应于第二时钟脉冲信号CLK_2，储存在每个锁存级中的数据被移至下一锁存级，并且储存在锁存级L_1中的数据被向外输出至图1中的控制信号产生电路103。例如，在烧入期间，在第二时钟脉冲信号CLK_2的第一上升沿处储存在锁存级L_1中的输入比特IN[0]被传送到外部的图1中的控制信号产生电路103。而且，输入比特IN[0]在第二下降沿被写入锁存级L_i。同时，锁存级L_i中的输入比特IN[i-1]被写入锁存级Li-1。例如，锁存级L_2中的输入比特IN[1]被写入锁存级L_1，且锁存级L_3中的输入比特IN[2]被写入锁存级L_2。
然后，在第二时钟脉冲信号CLK_2的第二上升沿，储存在锁存级L_1中的输入比特IN[1]被传送到图2中的控制信号产生电路103的外部。而且，输入比特IN[1]在第三下降沿被写入锁存级L_i。同时，锁存级L_i中的输入比特IN[i]被写入锁存级L_i-1。例如，锁存级L_2中的输入比特IN[2]被写入锁存级L_1，锁存级L_3中的输入比特IN[3]被写入锁存级L_2…以此类推。还请留意，在这样的实施例中，第二时钟脉冲信号CLK_2的频率是第一时钟脉冲信号CLK_1的频率的1/K。因此，由环形地址锁存器101输出到控制信号产生电路103的第二输入地址AD_2是与第一时钟脉冲信号CLK_1相对应的i*K位数据。
在传统的锁存器中，输入地址不会备份，因此在执行烧入之后，输入地址会被清除。但是，如果烧入发生错误，则无法恢复输入地址。图9所示的环形地址锁存器101可以在执行烧入的同时备份输入地址，以解决这样的问题。
以下将提供具体范例以说明图1至图9的流程。在实施例中，第一输入地址AD_1是串行12比特数据(AD1[0:11]＝[1 0 1 1 0 0 0 0 1 0 0 0 0])。在由串并转换电路92响应于第一时钟脉冲信号CLK_1进行处理之后，会产生12比特并行输入比特(IN[0]-IN[11])。此后，如果接收到烧入命令，则将输入比特IN[0]-IN[11]依次输出到控制信号产生电路103，以产生串行24比特数据AD_2[0:23]＝[1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 00 0]。在本实施例中，上述K为2，表示第二时钟脉冲信号CLK_2的频率为第一时钟脉冲信号CLK_1的频率的1/2。
请参考图3，在控制信号产生电路103的数据取样电路301响应于第二时钟脉冲信号CLK_2接收第二输入地址AD_2之后，数据取样电路301响应于第一时钟脉冲信号CLK_1产生组合信号CB。如果组合信号CB具有逻辑值1，则当第一时钟脉冲信号CLK_1具有逻辑值1时，第一控制信号CS_1[0：7]的一个具有逻辑值1。若控制信号CS_2其中的一个同时具有逻辑值1，则电子熔丝组105中的对应电子熔丝会被烧入。
在上述实施例中，由于错误地址FA的每个比特由两个电子熔丝决定，因此用于烧入动作的第二时钟脉冲信号CLK_2的频率被选择为写入动作所使用的第一时钟脉冲信号CLK_1的频率的一半。但是，这并不意味着限制本发明。上述实施例仅是本发明的实现范例。本发明的范围应基于以下所描述的权利要求。
此外，基于上述实施例，将时钟脉冲信号和地址数据进行组合，使得仅须要组合信号的传输线，而不须要分别用于时钟脉冲信号和地址数据的两条传输线。另外，锁存器可以由环形锁存器实现，从而可以在烧入动作期间备份地址数据。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【符号说明】
10 电子熔丝电路
92 串并转换电路
100 电子熔丝烧入电路
101 环形地址锁存器
103 控制信号产生电路
105 电子熔丝组
105_1-105_i 比特决定电路
301 数据取样电路
303 除频电路
305 逻辑组合电路
401 第一取样级
402 第二取样级
403 逻辑电路
DM_1、DM_2、DM_3 决定开关
BM_1、BM_2 烧入开关
M_E 致能开关
S_1-S_5 级
NA_2[0],NA_2[m-1] 第二NAND逻辑门
NA_3[0],NA_3[n-1] 第三NAND逻辑门
IV_2[0],IV_2[m-1] 第二反相器
IV_3[0],IV_3[n-1] 第三反相器
L_1、L_2、L_3…L_i 锁存级

Claims (10)

1.一种电子熔丝电路，包含：
环形地址锁存器，用以响应于第一时钟脉冲信号接收具有串行i比特的第一输入地址，并响应于第二时钟脉冲信号输出具有串行j比特的第二输入地址，其中所述第一时钟脉冲信号的频率为所述第二时钟脉冲信号的频率的k倍，k为正整数；
控制信号产生电路，耦接所述环形地址锁存器，用以接收所述第二输入地址，并用以解码所述第二输入地址来产生m比特的多个第一控制信号以及n比特的多个第二控制信号，其中所述多个第一控制信号以及所述多个第二控制信号并行传输，且j为m,n的因数；以及
电子熔丝组，耦接所述控制信号产生电路，包含j个电子熔丝；
其中若所述多个第一控制信号中的任一个具有第一逻辑值且所述多个第二控制信号中的任一个具有所述第一逻辑值，则所述电子熔丝组中对应的电子熔丝会被烧入。
2.根据权利要求1所述的电子熔丝电路，
其中所述电子熔丝组包含i比特的多个比特决定电路，其中每一所述比特决定电路包含k个电子熔丝；
其中若所述多个第一控制信号中的任一个具有所述第一逻辑值且所述多个第二控制信号中的任一个具有所述第一逻辑值，则所述多个比特决定电路中其中一个的所述多个k个电子熔丝被烧入，j＝k*i。
3.根据权利要求1所述的电子熔丝电路，其中所述控制信号产生电路包含：
数据取样电路，用以响应于所述第二时钟脉冲信号依次取样所述第二输入地址的每一比特，且响应于所述第一时钟脉冲信号依次输出所述第二输入地址的每一所述比特。
4.根据权利要求3所述的电子熔丝电路，其中所述控制信号产生电路包含：
除频电路，用以响应于所述第一时钟脉冲信号产生至少一除频信号。
5.根据权利要求4所述的电子熔丝电路，其中所述控制信号产生电路包含：
逻辑组合电路，用以组合所述数据取样信号的输出以及所述除频信号，以产生所述多个第一控制信号，并用以接收所述除频信号以产生所述多个第二控制信号。
6.根据权利要求4所述的电子熔丝电路，其中所述数据取样电路包含：
第一取样级，用以在所述第二时钟脉冲信号的多个下降沿依次的取样所述第二输入地址的比特；
第二取样级，耦接所述第二取样级，用以在所述第二时钟脉冲信号的多个上升沿依次的取样所述第二输入地址的比特；以及
逻辑电路，耦接所述第二取样级。
7.根据权利要求6所述的电子熔丝电路，其中若所述第一时钟脉冲信号具有逻辑值1以及所述第二取样级的比特输出具有逻辑值1，则所述逻辑电路的输出包含逻辑值1。
8.根据权利要求1所述的电子熔丝电路，其中所述环形地址锁存器包含串并转换电路以及i个锁存级。
9.根据权利要求8所述的电子熔丝电路，其中在写入动作中，所述串并转换电路响应于所述第一时钟脉冲信号以串行方式依次接收所述第一输入地址以及依次将所述第一输入信号写入所述i个锁存级。
10.根据权利要求9所述的电子熔丝电路，其中在烧入动作中，储存在除了所述i个锁存级中第一个锁存级外的每一所述i个锁存级的数据被移至下一级的所述锁存级，而所述第一个锁存级中的数据被输出至所述控制信号产生电路。
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