TWI753568B - 電子熔絲電路 - Google Patents

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Abstract

一種電子熔絲電路，其包含一電子熔絲組、一多模式閂鎖電路、一第一邏輯電路組以及一第二邏輯電路組。電子熔絲組包含複數個電子熔絲區段，每一電子熔絲區段包含複數個電子熔絲。多模式閂鎖電路用以在燒入模式下接收輸入信號來產生第一輸出訊號，並在普通模式下接收待比較位址來產生第二輸出訊號。第一邏輯電路組在燒入模式下接收第一輸出訊號的第一部份位元來產生控制訊號。第二邏輯電路組在燒入模式下接收第一輸出訊號的第二部份位元以及控制訊號來產生一選擇訊號來選擇電子熔絲區段中的哪一個會被啟動。

Description

電子熔絲電路
本發明有關於電子熔絲電路，特別有關於可共用電路以節省電路面積的電子熔絲電路。
傳統的記憶體包含具有冗餘記憶體單元的一電子熔絲電路(E-fuse Circuit)，此電子熔絲電路會紀錄損壞記憶體單元的位址，並且用以判斷要存取的記憶體單元是否屬於損壞記憶體單元，以決定是否要以冗餘記憶體單元來取代。然而，傳統的記憶體裝置在選擇要寫入的電子熔絲時，通常需要大量的閂鎖電路(latch)來暫存選擇訊號，且須要一個具有複雜邏輯設計的解碼器。然而，隨著技術的進步，記憶體的記憶體單元密度越來越高，因此冗餘記憶體單元和電子熔絲數的數目也相對應的越來越多，而所須的閂鎖電路和解碼器也相對應的增多，如此會增加記憶體所須的空間。
本發明一目的為提供一種可共用電路以節省電路面積的電子熔絲電路。
本發明一實施例提供了一種電子熔絲電路，包含：一電子熔絲組，包含複數個電子熔絲區段，每一該些電子熔絲區段包含複數個電子熔絲；一多 模式閂鎖電路，用以在燒入模式下接收輸入信號來產生第一輸出訊號，並在普通模式下接收待比較位址來產生第二輸出訊號；一第一邏輯電路組，在該燒入模式下接收該第一輸出訊號的第一部份位元來產生一控制訊號；以及一第二邏輯電路組，在該燒入模式下接收該第一輸出訊號的第二部份位元以及該控制訊號來產生一選擇訊號來選擇該些電子熔絲區段中的哪一個會被啟動。
根據前述實施例，本發明在普通模式和燒入模式可共用閂鎖電路，且本發明使用的邏輯電路可與習知技術中的比較電路共用電路，如此可減少電路所須的面積。此外，本發明以較簡單的邏輯電路來取代習知技術中的解碼器，如此可降低電路設計的複雜度。
根據前述實施例，本發明在普通模式和燒入模式可共用閂鎖電路，且本發明使用的邏輯電路可與習知技術中的比較電路共用電路，如此可減少電路所須的面積。此外，本發明以較簡單的邏輯電路來取代習知技術中的解碼器，如此可降低電路設計的複雜度。
100:電子熔絲電路
201:燒入訊號電路
203:邏輯電路
ML:多模式閂鎖電路
LG_1:第一邏輯電路組
LG_2:第二邏輯電路組
EG:電子熔絲組
EB_1、EB_2、EB_3、EB_4:電子熔絲區塊
ES_1、ES_2、ES_n:電子熔絲區段
BM_1:燒入開關
f1:熔絲
M_1:開關元件
MUX_1-MUX_n:多工器
La_1-La_n:閂鎖電路
LG_11-LG_1n:第一邏輯電路
LG_21-LG_2n:第二邏輯電路
XOR_1-XOR_10:XOR閘
XNOR_1-XNOR_4:XNOR閘
NA_1、NA_2、NA_3、NA_4:NAND閘
NOR_1、NOR_2:NOR閘
IV_1、IV_2、IV_3:反相器
第1圖繪示了根據本發明一實施例的電子熔絲電路的方塊圖。
第2圖繪示了根據本發明一實施例的電子熔絲的電路圖。
第3圖繪示了根據本發明一實施例的電子熔絲電路中的多模式閉鎖電路的方塊圖。
第4圖繪示了根據本發明一實施例的電子熔絲電路中的第一邏輯電路組和第二邏輯電路組的方塊圖。
第5圖繪示了根據本發明另一實施例的電子熔絲電路的方塊圖。
第6圖繪示了根據本發明一實施例的電子熔絲電路中的多模式閉鎖電路的詳 細電路圖。
第7圖繪示了根據本發明一實施例的電子熔絲電路中的第一邏輯電路組和第二邏輯電路組的詳細電路圖。
以下將以不同實施例來說明本發明的概念。還請留意，以下描述中的”第一”、”第二”…以及相關描述僅用以標示不同的元件或訊號，並非用以限定其次序。此外，以下各電路所接收的位元數以及位元次序，可對應電路的不同而有所不同。
第1圖繪示了根據本發明一實施例的電子熔絲電路的方塊圖。如第1圖所示，電子熔絲電路100包含一多模式閂鎖電路ML、一第一邏輯電路組LG_1、一第二邏輯電路組LG_2以及一電子熔絲組EG。第一邏輯電路組LG_1包含至少一第一邏輯電路LG_11-LG_1n(未繪示)，而第二邏輯電路組LG_1包含至少一第二邏輯電路LG_21-LG_2n(未繪示)。電子熔絲組EG包含複數個電子熔絲區段ES_1,ES_2…ES_n，電子熔絲區段ES_1,ES_2…ES_n中的每一個包含複數個電子熔絲(此圖未繪示)。多模式閂鎖電路ML用以在燒入模式下接收串列輸入的輸入信號IO來產生並列輸出的第一輸出訊號OS_1，並在普通模式下接收串列輸入的待比較位址AD來產生並列輸出的第二輸出訊號OS_2。第一邏輯電路組LG_1在燒入模式下接收第一輸出訊號OS_1的第一部份位元來產生一控制訊號R0N。第二邏輯電路組LG_2在燒入模式下接收第一輸出訊號OS_1的第二部份位元以及控制訊號R0N來產生一選擇訊號EN來選擇電子熔絲組EG中的那個電子熔絲區段會被啟動。在一實施例中，第一邏輯電路組LG_1可在普通模式用以比較第二輸出訊號OS_2與電子熔絲組EG所儲存的錯誤位址FA(即損壞記憶體單元的位址)來判斷待比較位址AD是否為錯誤位址，以執行冗餘記憶體單元的取代。
第2圖繪示了根據本發明一實施例的電子熔絲組EG的方塊圖。如第2圖所示，電子熔絲組EG包含i個位元的位元決定電路EG_1-EG_i。位元決定電路EG_1中的燒入訊號電路201接收第一開關訊號CS_1，第二開關訊號CS_2和由第1圖中的第二邏輯電路組LG_2所產生的選擇訊號EN。第一開關訊號CS_1和第二開關訊號CS_2可藉由不同電路根據輸入信號IO而產生，舉例來說，可透過專利號US10629282的美國專利中所揭露的電路來產生第一開關訊號CS_1和第二開關訊號CS_2，但本發明不限於此。選擇訊號EN是位元決定電路EG_1的致能訊號，其決定位元決定電路EG_1被致能與否。
當位元決定電路EG_1被致能後，第一開關訊號CS_1和第二開關訊號CS_2產生燒入訊號BS_1。在第2圖的例子中，如果燒入訊號BS_1的邏輯值為0。燒入開關BM_1被導通使得熔絲f1被燒入，因此，改變了錯誤位址FA。
位元決定電路EG_i包括與位元決定電路EG_1相同的電路結構。然而，請注意，在以下例子中，根據第2圖所示的範例訊號和資料的邏輯值，本領域技術人員可以理解，可以根據電子熔絲電路EG的電路結構來改變訊號和資料的邏輯值，以實現相同的功能。
第3圖繪示了根據本發明一實施例的電子熔絲電路中的多模式閂鎖電路ML的方塊圖。如第3圖所示，第1圖中的多模式閂鎖電路ML包含了第3圖中的複數個多工器MUX_1-MUX_n以及多個閂鎖電路La_1-La_n。多工器MUX_1-MUX_n用以在燒入模式下接收串列輸入的輸入信號IO的不同位元IO[0]-IO[n]並分別輸出這些位元給閂鎖電路La_1-La_n，並在普通模式下接收串列輸入的待比較位址AD的不同位元AD[0]-AD[n]並分別輸出這些位元給閉鎖電路La_1-La_n。閉鎖電路La_1-La_n用以在燒入模式下根據該輸入信號IO的不同位元IO[0]-IO[n]來產生第一輸出訊號OS_1的不同位元OS_1[0]-OS1[m]，並在普通模式下根據待比較位址AD的不同位元AD1-AD[n]來產生第二輸出訊號 OS_2[0]-OS_2[n]的不同位元。
在一實施例中，第一輸出訊號OS_1為並列輸出的m位元訊號，第二輸出訊號OS_2為並列輸出的n位元訊號，m和n均為正整數且m小於n。在此情況下，於燒入模式中閉鎖電路La_1-La_n可以僅致能m個多工器和閂鎖電路，或是依然產生位元OS_1[0]-OS1[n]，但後續的第一邏輯電路和第二邏輯電路中僅有對應位元OS_1[0]-OS1[m]的元件被致能。此類變化均應包含在本發明所涵蓋的範圍內。
第4圖繪示了根據本發明一實施例的電子熔絲電路中的第一邏輯電路組LG_1和第二邏輯電路組LG_2的方塊圖。如第4圖所示，第1圖中所示的第一邏輯電路組LG_1包含了n個第一邏輯電路LG_11-LG1n，而第1圖中所示的第二邏輯電路組LG_2包含了n個第二邏輯電路LG_21-LG2n。第一邏輯電路LG_11-LG1n分別接收前述的第一輸出訊號OS_1的部份位元OS_1B1，而第二邏輯電路LG_21-LG2n分別接收前述的第一輸出訊號OS_1的另外部份位元OS_1_B2。第二邏輯電路LG_21-LG2n會根據OS_1_B2以及對應的控制訊號R0N_1-R0N_n分別產生不同的選擇訊號EN_1-EN_n。
為了詳細說明本發明的電子熔絲電路在燒入模式下的運作，第5圖以2個第一邏輯電路LG_11,LG21LG1，2個第二邏輯電路LG_21,LG_22，和2個電子熔絲區段ES_1,ES_2為例說明。其他第一邏輯電路、第二邏輯電路以及電子熔絲區段也可具有相同的運作方式。在本實施例中，第一輸出訊號OS_1的另外部份位元OS_1_B2為AN[1：2]，因此第二邏輯電路LG_21,LG_22在經由AN[1：2]的解碼後會個別產生4位元的選擇訊號EN。亦即，選擇訊號EN_1和EN_2為並列輸出的4位元信號。對應選擇訊號EN_1和EN_2的位元數，電子熔絲區段ES_1-ES_2中的每一個會劃分成4個電子熔絲區塊EB_1-EB_4。因此，選擇訊號EN_1用來選擇電子熔絲區段ES_1中的哪一個電子熔絲區塊EB_1-EB_4被致能，而選擇訊號EN_2用來選 擇電子熔絲區段ES_2中的哪一個電子熔絲區塊EB_1-EB_4被致能。在本實施例中電子熔絲區塊EB_1-EB_4中的每一個包含了11個電子熔絲(未繪出)。舉例來說，若電子熔絲區塊EB_1被選擇訊號EN_1[0]選擇而致能後，該區塊的熔絲會進行燒入動作而產生錯誤位址FA。
此外，在燒入模式下，第5圖中的每一電子熔絲區段ES_1、ES_2會有專屬的識別碼RRID_1,RRID_2，且識別碼RRID_1,RRID_2具有唯一性。在本實施例中，該第一邏輯電路LG_11在接收第一輸出訊號OS_1的第一部份位元OS_1B1(例如AN[3：12])後和識別碼RRID_1比較，藉以產生控制訊號R0N_1。該第一邏輯電路LG_12在接收第一輸出訊號OS_1的第一部份位元後和識別碼RRID_2比較，藉以產生控制訊號R0N_2。當控制訊號R0N_1=1時，表示第一輸出訊號OS_1的第一部份位元OS_1B1和識別碼RRID_1相同，亦即，第1圖中的輸入信號IO是指定要啟動電子熔絲區段ES_1。同理，當控制訊號R0N_2=1時，表示第1圖中的輸入信號IO是指定要啟動電子熔絲區段ES_2。在確認電子熔絲區段ES_1,ES_2要啟動何者後，接著再由第二邏輯電路LG_21,LG_22根據第一輸出訊號OS_1的第二部份位元OS_1_B2(例如AN[1：2])解碼後產生4位元的選擇信號(EN_2[0：3])，以選擇致能電子熔絲區塊EB_1-EB_4中的其中一個。
第6圖繪示了根據本發明一實施例的電子熔絲電路中的第一邏輯電路LG_11的詳細電路圖，而第7圖繪示了根據本發明一實施例的電子熔絲電路中的第二邏輯電路LG_21的詳細電路圖。然請留意，第6圖和第7圖所示的電路結構僅用以舉例，並非用以限定本發明。本領域技術人員當可根據前述內容對第6圖和第7圖所示的電路結構進行修改來達到相同的功能，此類變化均應包含在本發明所涵蓋的範圍內。此外，在第6圖和第7圖的相關描述中，僅以第一邏輯電路LG_11和第二邏輯電路LG_21來舉例說明，但其他第一邏輯電路和第二邏輯電路均可包含相同的電路結構。
如第6圖所示，第一邏輯電路LG_11包含複數個邏輯單元(此例中為XOR閘XOR_1-XOR_10)，這些邏輯單元在燒入模式下並列接收第一輸出訊號OS_1的不同位元(例如AN[9：12])來產生控制訊號R0N，在普通模式下並列接收第二輸出訊號OS_2的不同位元(例如AN[3：12])以及電子熔絲組EG所儲存的錯誤位址F[3：8]和C[9：12]，以比較待比較位址AD是否為錯誤位址FA。在本實施例中信號C[9：12]還加入前述識別碼RRID的比較結果。若待比較位址AD是為錯誤位址FA，則會進行冗餘記憶體單元的取代動作。
在本實施例中，XOR閘XOR_1-XOR_10的全部會使用於普通模式下以進行比較動作，然而，僅有XOR閘XOR_1-XOR_4會使用於燒入模式下以產生控制訊號R0N。換言之，本發明所揭示的第一邏輯電路LG_11可以使用於普通模式下和燒入模式下，故可節省電路面積。
請參閱第7圖，為了簡潔起見，僅繪示EN_1[0]的產生電路。第二邏輯單元LG_21包含NOR閘NOR_1-NOR_2、NAND閘NA_3-NA_4以及反相器IV_1-IV_3。NOR閘NOR_1做為一接收邏輯單元，用以依序接收前述第二部份位元AN[1：2]及其反相訊號。NAND閘NA_4以及反相器IV_2-IV_3形成一第一路徑，在普通模式接收該接收NOR閘NOR_1的輸出以選擇要使用第一圖中的哪個電子熔絲區段的資料。NOR閘NOR_2、NAND閘NA_3以及反相器IV_1形成一第二路徑，在燒入模式下接收控制訊號R0N_1以及NOR閘NOR_1的輸出來產生選擇信號EN_1[0]，以控制是否要啟動電子熔絲區塊EB_1。訊號BNEF以及
Figure 109131021-A0305-02-0009-8
分別做為致能第一路徑和第二路徑之用。類似地，本發明所揭示的第二邏輯電路LG_21可以使用於普通模式下和燒入模式下，故可節省電路面積。
根據前述實施例，本發明在普通模式和燒入模式可共用閂鎖電路，且本發明使用的邏輯電路可與習知技術中的比較電路共用電路，如此可減少電路所須的面積。此外，本發明以較簡單的邏輯電路來取代習知技術中的解碼器， 如此可降低電路設計的複雜度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:電子熔絲電路
EG:電子熔絲組
ML:多模式閂鎖電路
LG_1:第一邏輯電路組
LG_2:第二邏輯電路組
ES_1,ES_2,ES_n:電子熔絲區段

Claims (10)

  1. 一種電子熔絲電路，包含：一電子熔絲組，包含複數個電子熔絲區段，每一該些電子熔絲區段包含複數個電子熔絲；一多模式閂鎖電路，用以在燒入模式下接收輸入信號來產生第一輸出訊號，並在普通模式下接收待比較位址來產生第二輸出訊號；一第一邏輯電路組，在該燒入模式下接收該第一輸出訊號的第一部份位元來產生一控制訊號；以及一第二邏輯電路組，在該燒入模式下接收該第一輸出訊號的第二部份位元以及該控制訊號來產生一選擇訊號(En)來選擇該些電子熔絲區段中的哪一個會被啟動。
  2. 如請求項1所述的電子熔絲電路，其中該第一輸出訊號為並列傳送的m位元訊號，該第二輸出訊號為並列傳送的n位元訊號，m和n均為正整數且m小於n。
  3. 如請求項1所述的電子熔絲電路，其中該第一部份位元的位元數大於該第二部份位元的位元數。
  4. 如請求項1所述的電子熔絲電路，其中該第一邏輯電路組在該普通模式用以比較該待比較位址與該電子熔絲組所儲存的至少一錯誤位址來判斷該待比較位址是否為該錯誤位址。
  5. 如請求項1所述的電子熔絲電路，其中該第一邏輯電路組更接收一 識別碼並比較該第一部份位元以及該識別碼來產生該控制信號，其中該複數個電子熔絲區段中的每一個都具有專屬的識別碼。
  6. 如請求項5所述的電子熔絲電路，其中該第一邏輯電路組包含複數個第一邏輯電路，每一該第一邏輯電路包含：複數個邏輯單元，該些邏輯單元在該燒入模式並列接收該第一部份位元的不同位元來產生該控制訊號，在該普通模式並列接收該第二輸出訊號的不同位元以及該電子熔絲組所儲存的錯誤位址；其中該些邏輯單元至少其一更接收該第一部份位元以及該識別碼的比較結果。
  7. 如請求項1所述的電子熔絲電路，其中該多模式閂鎖電路包含：至少一閉鎖電路，用以在該燒入模式下根據該輸入信號的不同位元來產生該第一輸出訊號的不同位元，並在該普通模式下根據該待比較位址的不同位元來產生該第二輸出訊號的不同位元；以及至少一多工器，用以在該燒入模式下接收該輸入信號的該些不同位元並分別輸出該輸入信號的該些不同位元的其中一位元給該閉鎖電路，並在該普通模式下接收該待比較位址的該些不同位元並分別輸出該待比較位址的該些不同位元其中之一給該閉鎖電路。
  8. 如請求項1所述的電子熔絲電路，其中該第一邏輯電路組包含複數個第一邏輯電路，每一該第一邏輯電路包含：複數個邏輯單元，該些邏輯單元在該燒入模式並列接收該第一部份位元的不同位元來產生該控制訊號，在該普通模式並列接收該第二輸出訊號的不同位元以及該電子熔絲組所儲存的錯誤位址。
  9. 如請求項8所述的電子熔絲電路，其中僅有部份的該些邏輯單元在該燒入模式產生該控制訊號，但全部的該些邏輯單元在該普通模式接收該第二輸出訊號的該些不同位元以及該錯誤位址。
  10. 如請求項1所述的電子熔絲電路，其中該第二邏輯電路組包含複數個第二邏輯電路，每一該第二邏輯電路包含：一接收邏輯單元，用以接收該第二部份位元以及該第二部份位元的反相訊號；一第一路徑，在該普通模式接收該接收邏輯單元的輸出以選擇要使用該些電子熔絲區段中的哪一個的資料；一第二路徑，在該燒入模式下接收該控制訊號以及該接收邏輯單元的該輸出來產生該選擇訊號。
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