TWI721905B - 電子熔絲電路 - Google Patents

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Abstract

一種電子熔絲電路，包含：一環形位址鎖存器，用以回應一第一時脈訊號接收具串列i位元的第一輸入位址，並回應一第二時脈訊號輸出具串列j位元的第二輸入位址；一控制訊號產生電路，用以接收該第二輸入位址，並用以解碼該第二輸入位址來產生m位元的多個第一控制訊號以及n位元的多個第二控制訊號，其中該些第一控制訊號以及該些第二控制訊號並列傳輸，且j為m,n的因數；以及一電子熔絲群，包含j個電子熔絲。若第一控制訊號中的任一個具有第一邏輯值且第二控制訊號中的任一個具有第一邏輯值，則電子熔絲群中一對應的電子熔絲會被燒入。

Description

電子熔絲電路
本發明有關於電子熔絲電路，特別有關於可組合輸入位址以及時脈訊號來節省傳輸線的電子熔絲電路。
習知的記憶體在出廠前通常會經過兩個測試階段。例如，執行裸晶偵測(Chip Probing，CP)模式和最終測試(Final Test，FT)模式來測試記憶體。在習知的測試過程中，當發現與輸入位址相對應的字元線有缺陷時，會存取冗餘字元線以修復有缺陷的字元線。但是，在CP模式和FT模式期間需要解決某些問題。舉例來說，在習知的測試過程中，需要多於一條的傳輸線來傳輸控制訊號。
因此，需要一種新的電子熔絲燒入(burning)機制。
因此，本發明一目的為提供可節省傳輸線的電子熔絲電路。
本發明另一目的為提供可備份欲燒入的輸入位址的電子熔絲電路。
本發明一實施例揭露了一種電子熔絲電路，包含：一環形位址鎖存器，用以回應一第一時脈訊號接收具串列i位元的第一輸入位址，並回應一第二時脈訊號輸出具串列j位元的第二輸入位址，其中該第一時脈訊號的頻率為該第 二時脈訊號的頻率的k倍，k為正整數；一控制訊號產生電路，耦接該環形位址鎖存器，用以接收該第二輸入位址，並用以解碼該第二輸入位址來產生m位元的多個第一控制訊號以及n位元的多個第二控制訊號，其中該些第一控制訊號以及該些第二控制訊號並列傳輸，且j為m,n的因數；以及一電子熔絲群，耦接該控制訊號產生電路，包含j個電子熔絲；其中若該些第一控制訊號中的任一個具有第一邏輯值且該些第二控制訊號中的任一個具有該第一邏輯值，則該電子熔絲群中一對應的電子熔絲會被燒入。
基於上述實施例，將時脈訊號和位址資料進行組合，使得僅須要組合訊號的傳輸線，而不須要分別用於時脈訊號和位址資料的兩條傳輸線。另外，鎖存器可以由環形鎖存器實現，從而可以在燒入動作期間備份位址資料。
10:電子熔絲電路
92:串並轉換電路
100:電子熔絲燒入電路
101:環形位址鎖存器
103:控制訊號產生電路
105:電子熔絲組
105_1-105_i:位元決定電路
301:資料取樣電路
303:除頻電路
305:邏輯組合電路
401:第一取樣級
402:第二取樣級
403:邏輯電路
DM_1、DM_2、DM_3:決定開關
BM_1、BM_2:燒入開關
M_E:致能開關
S_1-S_5:級
NA_2[0],NA_2[m-1]:第二NAND邏輯閘
NA_3[0],NA_3[n-1]:第三NAND邏輯閘
IV_2[0],IV_2[m-1]:第二反相器
IV_3[0],IV_3[n-1]:第三反相器
L_1、L_2、L_3…L_i:閉鎖級
第1圖為根據本發明一實施例的電子熔絲電路的方塊圖。
第2圖為第1圖所示的電子熔絲電路的詳細電路圖之一範例。
第3圖為根據本發明一實施例的第1圖中的控制訊號產生電路之電路架構的方塊圖。
第4圖為根據本發明一實施例的第3圖中的資料取樣電路之電路架構的電路圖。
第5圖為根據本發明一實施例的第3圖中的除頻電路之電路架構的電路圖。
第6圖為根據本發明一實施例的第3圖中的邏輯組合電路之電路架構的電路圖。
第7圖為根據本發明一實施例的，其他實施例中的訊號以及輸入位址的訊號波形圖之示意圖。
第8圖為根據本發明一實施例的，其他實施例中的訊號以及輸入位址的值的關聯性之示意圖。
第9圖為根據本發明一實施例的環形位址鎖存器的電路圖。
在以下描述中，提供了幾個實施例以解釋本發明的概念。請注意，以下說明中的用詞“第一”，“第二”僅用於標識不同的設備，電路，步驟或資料，訊號，並不意味著限制其順序。此外，在每個實施例中提供的電路僅是舉例，任何能夠實現相同功能的電路也應包含在本發明的範圍內。
第1圖為根據本發明一實施例的電子熔絲電路的方塊圖。如第1圖所示，電子熔絲電路10包含電子熔絲燒入電路100和電子熔絲組105。電子熔絲燒入電路100包含環形位址鎖存器101和控制訊號產生電路103。環形位址鎖存器101用以回應於第一時脈訊號CLK_1接收具串列i位元的第一輸入位址AD_1[0：i-1]，並回應第二時脈訊號CLK_2輸出具串列j位元的第二輸入位址AD_2[0：j-1]。第一時脈訊號CLK_1的頻率是第二時脈訊號CLK_2的頻率的k倍，k為正整數。控制訊號產生電路103用以接收第二輸入位址AD_2[0：j-1]，並用以解碼第二輸入位址AD_2[0：j-1]以產生m位元的第一控制訊號CS_1[0：m-1]以及具n位元的第二控制訊號CS_2[0：n-1]。第一控制訊號CS_1[0]…CS_1[m-1]和第二控制訊號CS_2[0]…CS_2[n-1]為並列傳送，且m，n是j的因子。電子熔絲組105耦接到控制訊號產生電路103，並包含j個電子熔絲。如果第一控制訊號中的任何一個具有邏輯值1，且第二控制訊號中的任何一個具有邏輯值1，則電子熔絲組的對應電子熔絲被燒入。也就是說，對應的電子熔絲的順序對應於第一控制訊號為1的順序或第二控制訊號為1的順序。
在一實施例中，電子熔絲組105包含多個決定開關，其分別接收第一 控制訊號CS_1[0：m-1]和第二控制訊號CS_2[0：n-1]的不同位元，從而產生至少一個電子熔絲燒入訊號，電子熔絲燒入訊號被用於燒入電子熔絲組105的電子熔絲電子熔絲電子熔絲。因此，可根據第一控制訊號CS_1[0：m-1]以及第二控制訊號CS_2[0：n-1]的值決定哪個電子熔絲被燒入。電子熔絲電路105的電子熔絲可包含至少一個燒入開關，例如PMOS，以接收電子熔絲燒入訊號。如果燒入開關被開啟且耦接的電子熔絲被電子熔絲燒入訊號成功地燒入(例如，從非導電變為導電)，則由電子熔絲輸出的錯誤位址FA[0：i-1]會相應改變。
第2圖為第1圖所示的電子熔絲電路的詳細電路圖之一範例。然而，第2圖所示的電路僅是為了便於理解，並不用以限制本發明的範圍。如第2圖所示，電子熔絲組105包含i個位元的位元決定電路105_1-105_i。例如，位元決定電路105_1包含決定開關DM_1，DM_2和DM_3。決定開關DM_1，DM_2和DM_3接收第一控制訊號CS_1的訊號CS_1[0]，CS_1[1]和第二控制訊號的訊號CS_2[0]、CS_2[1]以產生電子熔絲電子熔絲燒入訊號BS_1[0]，BS_2[0]。位元決定電路105_1可以進一步包含致能開關M_E，以接收致能訊號來決定位元決定電路105_1是否運作。在第2圖的例子中，如果第一控制訊號CS_1的訊號CS_1[0]為1並且第二控制訊號的訊號CS_2[0]為1，則燒入訊號BS_1[0]的邏輯值為0。
位元決定電路105_i包含與位元決定電路105_1相同的電路結構。然而，位元決定電路105_i中的決定開關DM_1，DM_2和DM_3分別接收第一控制訊號CS_1的訊號CS_1[m-2]，CS_1[m-1]和第二控制訊號CS_2的訊號CS_2[n-1]而不是訊號CS_1[0]，CS_1[1]和訊號CS_2[0]來產生電子熔絲燒入訊號BS_1i-1]，BS_2[i-2]。
請再次參考第2圖，燒入開關BM_1和BM_2分別接收燒入訊號BS_1[0]，BS_2[0]，如果燒入開關BM_1和燒入開關BM_2中任一個被開啟且耦接的電子熔絲f0,f1被燒入，則會改變錯誤位址FA[0]。在本實施例中，是根據熔絲f0和 f1是否被成功燒入來決定錯誤位址FA[0]。一個位元決定電路中存在且一次燒入的燒入開關越多，燒入成功率就越高。但是，每個位元決定電路只能包含一個燒入開關。由於電子熔絲組105可以包含各種結構，且其操作是熟知此項技藝者所了解，因此為了簡潔起見，關於電子熔絲電路的其他詳細描述不再贅述。
還請留意，在以下實施例中，是根據第2圖所示的範例設置訊號和資料的邏輯值。然而，熟知此項技藝者當可理解，可以根據電子熔絲電路105的電路結構來改變訊號和資料的邏輯值，以實現相同的功能。
請參照第1圖，環形位址鎖存器101接收具有串列i位元的第一輸入位址AD_1[0：i-1]，以輸出具有串列j位元的第二輸入位址AD_2[0：j-1]。在一實施例中，第二輸入位址AD_2[0：j-1]是第一輸入位址AD_1[0：i-1]的k倍資料，k為正整數且對應於電子熔絲組105要燒入的電子熔絲數(即上述電子熔絲f0，f1)。舉例來說，在一實施例中，在每一電子熔絲的燒入開關為2個(如第2圖所示)的情況下，第一輸入位址AD_1是12位元的資料，第二位址AD_2是24位元的資料。
第3圖為根據本發明一實施例的第1圖中的控制訊號產生電路之電路架構的方塊圖。如第3圖所示，控制訊號產生電路103包含資料取樣電路301，除頻電路303和邏輯組合電路305。資料取樣電路301用以回應第二時脈訊號CLK_2依序取樣第二輸入位址AD_2[0：j-1]的每一位元，並回應第一時脈訊號CLK_1依序輸出第二輸入位址AD_2[0：j-1]的每一位元。除頻電路303用以回應第一時脈訊號CLK_1產生至少一除頻訊號。邏輯組合電路305用以將除頻訊號與資料取樣電路301的組合訊號CB[0：j-1]組合以產生第一控制訊號CS_1[0：m-1]，並用以接收除頻訊號產生第二控制訊號CS_2[0：n-1]。
第4圖為根據本發明一實施例的第3圖中的資料取樣電路301之電路架構的電路圖。如第4圖所示，資料取樣電路301包含第一取樣級401，第二取樣級402和邏輯電路403。第一取樣級401用以依序在第二時脈訊號CLK_2的下降邊 緣對第二輸入位址AD_2[0：j-1]的位元進行取樣。第二取樣級402用以依序在第二時脈訊號CLK_2的上升邊緣取樣第二輸入位址AD_2[0：j-1]的位元。
舉例來說，當第二時脈訊號CLK_2具有邏輯值0時，第一取樣級401接收第二輸入位址AD_2[0：j-1]的第一位元AD_2[0]。另外，當第二時脈訊號CLK_2具有邏輯值1時，第一位元AD_2[0]被第二取樣級402取樣，然後被傳送到邏輯電路403。類似地，當第二時脈訊號CLK_2再次具有邏輯值0時，第一取樣級401接收第二輸入位址AD_2[0：j-1]的第二位元AD_2[1]，且當第二時脈訊號CLK_2再次具有邏輯值1時，第二位AD_2[1]被第二取樣級402取樣，並將其傳送到邏輯電路403…以此類推。
第一取樣級401和第二取樣級402的例子繪示於第4圖中，但不限於此。具有相同功能的任何電路都可以做為第一取樣級401和第二取樣級402。
在此實施例中，邏輯電路403包含NAND邏輯閘NA_1和反相器IV_1。因此，如果第一時脈訊號CLK_1具有邏輯值1，且第二取樣級402輸出的第三輸入位址AD_3也具有邏輯值1，則邏輯電路403輸出具有邏輯值1的組合訊號CB。相反的，如果第一時脈訊號CLK_1具有邏輯值1且第二取樣級402輸出的第三輸入位址AD_3具有邏輯值0，則邏輯電路403輸出具有邏輯值0的組合訊號CB。組合訊號CB是第一時脈訊號CLK_1和第三輸入位址AD_3的組合訊號，因此也可被視為與第一時脈訊號CLK_1和第二輸入位址AD_2有關的組合訊號。
第5圖為根據本發明一實施例的第3圖中的除頻電路之電路架構的電路圖。如第5圖所示，除頻電路303包含五個級S_1-S_5，其可以是正反器，以分別產生回應於第一時脈訊號CLK_1的除頻訊號DS_1-DS_5。
在一實施例中，除頻訊號DS_1的頻率是第一時脈訊號CLK_1的一半，除頻訊號DS_2的頻率是除頻訊號DS_1的一半，除頻訊號DS_3的頻率是除頻訊號DS_2的一半，除頻訊號DS_3的頻率是除頻訊號DS_2的一半，除頻訊號DS_4 的頻率是訊號DS_3的一半，而除頻訊號DS_5的頻率是除頻訊號DS_4頻率的一半。
第6圖為根據本發明一實施例的第3圖中的邏輯組合電路之電路架構的電路圖。如第6圖所示，邏輯組合電路305包含m個第二NAND邏輯閘NA_2，m個第二反相器IV_2，n個第三NAND邏輯閘NA_3和n個第三反相器IV_3。每個第二NAND邏輯閘NA_2用以接收除頻訊號DS_1-DS_5和組合訊號CB，且每個第二反相器IV_2用以產生第一控制訊號CS_1[0：m-1]其中一訊號。第三NAND邏輯閘NA_3中的每一個用以接收除頻訊號，且第三反相器IV_3中的每一個用以產生第二控制訊號CS_2[0：n-1]其中一訊號。
還請留意，除頻電路303可以包含其他數目的級，因此第二NAND邏輯閘NA_2和第三NAND邏輯閘NA_3的輸入可以相應地改變以實現相同的功能。
第7圖為根據本發明一實施例的，其他實施例中的訊號以及輸入位址的訊號波形圖之示意圖。
在第7圖的實施例中，第三輸入位址AD_3是24位元串列資料AD_3[0：23]=[1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0]。組合訊號CB是第三輸入位址AD_3和第一時脈訊號CLK_1的組合訊號，因此也是24位元串列資料。回應於第一時脈訊號CLK_1，每當第一時脈訊號CLK_1具有邏輯值1時，組合訊號CB具有一個位元值。當第一時脈訊號CLK_1具有邏輯值1，邏輯組合電路305接收組合訊號CB和來自除頻電路303的至少一除頻訊號，且會根據組合訊號CB的邏輯值輸出第一控制訊號CS_1其中之一。第二控制訊號CS_2僅與來自除頻電路303的除頻訊號有關而與結合訊號CB的邏輯值無關。
請參考第7圖，在本實施例中，第二控制訊號CS_2為3位元並列資料，因此第二控制訊號CS_2[0]在T1期間具有邏輯值1，T1代表第二控制訊號CS_2的第1-8個週期。第一時脈訊號CLK_1。類似地，第二控制訊號CS_2[1]在T2期間具有邏輯值1，T2代表第一時脈訊號CLK_1的第9-16個週期，而第二控制訊號CS_2 [2]在T3期間具有邏輯值1，T3代表第一時脈訊號CLK_1的第16-24個週期。此外，在第一時脈訊號CLK_1的第1-8週期(T1)中，第一控制訊號CS_1[0：7]的邏輯值為[1 1 0 0 1 1 1 1]。在第一時脈訊號CLK_1的第9-16週期(T2)中，訊號CS_1[0：7]為[0 0 0 0 0 0 1 1]，且在第一時脈訊號CLK_1的第17-24週期(T3)中，訊號CS_1[0：7]的邏輯值為[0][0 0 0 0 0 0 0 0]。為了便於理解，第7圖僅示出了T1中的訊號CS_1[0：7]的一部分。
因此，第三輸入位址AD_3的24位串列資料被分為3組。當第二控制訊號CS_2[0]=1時，回應於第一時脈訊號CLK_1輸出第一組第三輸入位址AD_3[1 1 0 0 1 1 1 1]，當第二控制訊號CS_2[1]=1時，回應於第一時脈訊號CLK_1輸出第二組第三輸入位址AD_3[0 0 0 0 0 0 0 1 1]，當第二控制訊號CS_2[2]=1時，回應於第一時脈訊號CLK_1輸出第三組第三輸入位址AD_3[0 0 0 0 0 0 0 0]。
第8圖為根據本發明一實施例的，繪示了第一位址AD_1、結合訊號CB、第一控制訊號CS_1[0：7]和第二控制訊號CS_2[0：2]的關聯性之示意圖。第8圖還繪示了第1圖中的電子熔絲組105中的電子熔絲與第一位址AD_1，組合訊號CB，第一控制訊號CS_1[0：7]和第二控制訊號CS_2[0：2]之間的關係。請參考第8圖，若第一輸入位址AD_1[0：11]=[1 0 1 1 0 0 0 1 0 0 0 0]，則組合訊號CB[0：23]=[1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0]。在第一時脈訊號CLK_1的第1-8週期(T1)中，第二控制訊號CS_2[0：2]=[1、0、0]，且第一控制訊號CS_1[0：7]=[11 0 0 1 1 1 1 1]，用以決定電子熔絲組105中的電子熔絲f0-f7是否被燒入。另外，在第一時脈訊號CLK_1的第9-16週期(T2)中，第二控制訊號CS_2[0：2]=[0、1、0]，且第一控制訊號CS_1[0：7]=[0 0 0 0 0 0 1 1]，用以決定電子熔絲組105中的電子熔絲f8-f15是否被燒入。此外，在第一時脈訊號CLK_1的第17至第24週期(T3)中，第二控制訊號CS_2[0：2]=[0、0、1]，且第一控制訊號CS_1[0：7]=[0 0 0 0 0 0 0 0]，用以決定電子熔絲組105中的電子熔絲f16-f23是否被燒入。 電子熔絲f0-f23表示電子熔絲組105中的不同電子熔絲。
在一實施例中，透過相對應的第一控制訊號CS_1和第二控制訊號CS_2是否同時為1來決定電子熔絲組105中的電子熔絲是否被燒入。在第8圖的T1中，由於CS_2[0]=1，CS_1[0]=1，CS_1[1]=1，CS_1[4]=1，CS_1[5]=1，CS_1[6]=1，CS_1[7]=1，因此電子熔絲f0，f1，f4，f5，f6，f7被燒入，但是電子熔絲f2，f3未被燒入。如果電子熔絲f0，f1中的任何一個被成功燒入，則錯誤位址FA[0]=1。另外，如果電子熔絲f4，f5中的任何一個被成功地燒入，則錯誤位址FA[2]=1，且如果電子熔絲f6，f7中的任何一個被成功地燒入，則錯誤位址FA[3]=1。
簡單來說，在第7圖和第8圖的實施例中，由於第一時脈訊號CLK_1的頻率是第二時脈訊號CLK_2的頻率的兩倍，所以第一輸入位址AD_1是12位元資料，第二輸入位址資料AD_2是24位元資料。第1圖中的控制訊號產生電路103接收並解碼24位元資料(第二輸入位址資料AD_2)，以產生八個第一控制訊號CS_1和三個第二控制訊號CS_2，其中8和3是24的因數。但是，本發明的範圍不限於這樣的例子，在其他實施例中，控制訊號產生電路103接收並解碼24位元資料，以產生m個第一控制訊號CS_1和n個第二控制訊號CS_2。m和n可以是任何正整數，例如，m=12，n=2或m=6，n=4。
第9圖為根據本發明一實施例的環形位址鎖存器的電路圖。如第9圖所示，環形位址鎖存器101接收第一輸入位址AD_1以輸出第二輸入位址AD_2。環形位址鎖存器101包括串並轉換電路92和多個鎖存級L_1~L_i，鎖存級可為鎖存器(latch)。
在寫入期間，串並轉換電路92回應於第一時脈訊號CLK_1而串列地接收第一輸入位址AD_1，並且將i位資料依序地寫入鎖存級L_1~L_i。例如，在第一時脈訊號CLK_1的第一上升邊緣，第一輸入位址AD_1的第一位元作為輸入位 元IN[0]被寫入鎖存級L_1。另外，在第一時脈訊號CLK_1的第一下降邊緣，第一輸入位址AD_1的第二位元作為輸入位元IN[1]被寫入鎖存級L_2…以此類推。
在燒入期間，對應於第二時脈訊號CLK_2，儲存在每個鎖存級中的資料被移至下一鎖存級，並且儲存在鎖存級L_1中的資料被向外輸出至第1圖中的控制訊號產生電路103。例如，在燒入期間，在第二時脈訊號CLK_2的第一上升邊緣處儲存在鎖存級L_1中的輸入位元IN[0]被傳送到外部的第1圖中的控制訊號產生電路103。而且，輸入位元IN[0]在第二下降邊緣被寫入鎖存級L_i。同時，鎖存級L_i中的輸入位元IN[i-1]被寫入鎖存級Li-1。例如，鎖存級L_2中的輸入位元IN[1]被寫入鎖存級L_1，且鎖存級L_3中的輸入位元IN[2]被寫入鎖存級L_2。
然後，在第二時脈訊號CLK_2的第二上升邊緣，儲存在鎖存級L_1中的輸入位元IN[1]被傳送到第2圖中的控制訊號產生電路103的外部。而且，輸入位元IN[1]在第三下降邊緣被寫入鎖存級L_i。同時，鎖存級L_i中的輸入位元IN[i]被寫入鎖存級L_i-1。例如，鎖存級L_2中的輸入位元IN[2]被寫入鎖存級L_1，鎖存級L_3中的輸入位元IN[3]被寫入鎖存級L_2…以此類推。還請留意，在這樣的實施例中，第二時脈訊號CLK_2的頻率是第一時脈訊號CLK_1的頻率的1/K。因此，由環形位址鎖存器101輸出到控制訊號產生電路103的第二輸入位址AD_2是與第一時脈訊號CLK_1相對應的i * K位資料。
在傳統的鎖存器中，輸入位址不會備份，因此在執行燒入之後，輸入位址會被清除。但是，如果燒入發生錯誤，則無法恢復輸入位址。第9圖所示的環形位址鎖存器101可以在執行燒入的同時備份輸入位址，以解決這樣的問題。
以下將提供具體範例以說明第1圖至第9圖的流程。在一實施例中，第一輸入位址AD_1是串列12位元資料(AD1[0：11]=[1 0 1 1 0 0 0 0 1 0 0 0 0])。在由串並轉換電路92回應第一時脈訊號CLK_1進行處理之後，會產生12位元並列輸入位元(IN[0]-IN[11])。此後，如果接收到燒入命令，則將輸入位元IN[0]-IN [11]依序輸出到控制訊號產生電路103，以產生串列24位元資料AD_2[0：23]=[1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0]。在本實施例中，上述K為2，表示第二時脈訊號CLK_2的頻率為第一時脈訊號CLK_1的頻率的1/2。
請參考第3圖，在控制訊號產生電路103的資料取樣電路301回應第二時脈訊號CLK_2接收第二輸入位址AD_2之後，資料取樣電路301回應第一時脈訊號CLK_1產生組合訊號CB。如果組合訊號CB具有邏輯值1，則當第一時脈訊號CLK_1具有邏輯值1時，第一控制訊號CS_1[0：7]之一具有邏輯值1。若控制訊號CS_2其中之一同時具有邏輯值1，則電子熔絲組105中的對應電子熔絲會被燒入。
在上述實施例中，由於錯誤位址FA的每個位元由兩個電子熔絲決定，因此用於燒入動作的第二時脈訊號CLK_2的頻率被選擇為寫入動作所使用的第一時脈訊號CLK_1的頻率的一半。但是，這並不意味著限制本發明。上述實施例僅是本發明的實現範例。本發明的範圍應基於以下所描述的權利要求。
此外，基於上述實施例，將時脈訊號和位址資料進行組合，使得僅須要組合訊號的傳輸線，而不須要分別用於時脈訊號和位址資料的兩條傳輸線。另外，鎖存器可以由環形鎖存器實現，從而可以在燒入動作期間備份位址資料。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子熔絲電路
100:電子熔絲燒入電路
101:環形位址鎖存器
103:控制訊號產生電路
105:電子熔絲組

Claims (10)

  1. 一種電子熔絲電路，包含：一環形位址鎖存器，用以回應一第一時脈訊號接收具串列i位元的第一輸入位址，並回應一第二時脈訊號輸出具串列j位元的第二輸入位址，其中該第一時脈訊號的頻率為該第二時脈訊號的頻率的k倍，k為正整數；一控制訊號產生電路，耦接該環形位址鎖存器，用以接收該第二輸入位址，並用以解碼該第二輸入位址來產生m位元的多個第一控制訊號以及n位元的多個第二控制訊號，其中該些第一控制訊號以及該些第二控制訊號並列傳輸，且j為m,n的因數；以及一電子熔絲群，耦接該控制訊號產生電路，包含j個電子熔絲；其中若該些第一控制訊號中的任一個具有第一邏輯值且該些第二控制訊號中的任一個具有該第一邏輯值，則該電子熔絲群中一對應的電子熔絲會被燒入。
  2. 如請求項1所述的電子熔絲電路，其中該電子熔絲群包含i位元的多個位元決定電路，其中每一該位元決定電路包含k個電子熔絲；其中若該些第一控制訊號中的任一個具有該第一邏輯值且該些第二控制訊號中的任一個具有該第一邏輯值，則該些位元決定電路中其中一個的該些k個電子熔絲被燒入，j=k*i。
  3. 如請求項1所述的電子熔絲電路，其中該控制訊號產生電路包含：一資料取樣電路，用以回應該第二時脈訊號依序取樣該第二輸入位址的每一位元，且回應該第一時脈訊號依序輸出該第二輸入位址的每一該位元。
  4. 如請求項3所述的電子熔絲電路，其中該控制訊號產生電路包含：一除頻電路，用以回應該第一時脈訊號產生至少一除頻訊號。
  5. 如請求項4所述的電子熔絲電路，其中該控制訊號產生電路包含：一邏輯組合電路，用以組合該資料取樣電路的輸出以及該除頻訊號，以產生該些第一控制訊號，並用以接收該除頻訊號以產生該些第二控制訊號。
  6. 如請求項4所述的電子熔絲電路，其中該資料取樣電路包含：一第一取樣級，用以在該第二時脈訊號的多個下降邊緣依序的取樣該第二輸入位址的位元；一第二取樣級，耦接該第一取樣級，用以在該第二時脈訊號的多個上升邊緣依序的取樣該第二輸入位址的位元；以及一邏輯電路，耦接該第二取樣級。
  7. 如請求項6所述的電子熔絲電路，其中若該第一時脈訊號具有一邏輯值1以及該第二取樣級的位元輸出具有一邏輯值1，則該邏輯電路的一輸出包含一邏輯值1。
  8. 如請求項1所述的電子熔絲電路，其中該環形位址鎖存器包含一串並轉換電路以及i個鎖存級。
  9. 如請求項8所述的電子熔絲電路，其中在一寫入動作中，該串並轉換電路回應該第一時脈訊號以串列方式依序接收該第一輸入位址以及依序將該第一輸入訊號寫入該i個鎖存級。
  10. 如請求項9所述的電子熔絲電路，其中在一燒入動作中，儲存在除了該i個鎖存級中一第一個鎖存級外的每一該i個鎖存級的資料被移至下一級的該鎖存級，而該第一個鎖存級中的資料被輸出至該控制訊號產生電路。
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