JP4844173B2 - シリアルデータ転送回路及びシリアルデータ転送方法 - Google Patents

Description

この発明は、半導体記憶装置における不良メモリを救済するための冗長回路等に用いられるヒューズデータのシリアルデータ転送回路及びその転送方法に関する。

例えば、半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、メモリ部の欠陥を冗長メモリによって置き換えて不良メモリを正常メモリとして使用できるようにしている。この欠陥救済の方法は、予めメモリ欠陥部のアドレスを検出し、レーザー光によりヒューズを溶断してその欠陥部のアドレスを書込み、その書き込まれたアドレスをプログラムしておく。メモリの実駆動において当該欠陥メモリのアドレスが指定されたときには、予め用意した予備メモリ領域を使用するようにして、メモリ欠陥を救済する。

実際には、半導体チップの初期化動作の際に、ヒューズを溶断して書き込んだ欠陥部のアドレス情報が、ヒューズが構成された領域から冗長判定回路へシリアルデータとして転送され、冗長判定回路内にあるレジスタに欠陥部のアドレス情報として保持される。

図５は、ＤＲＡＭ半導体記憶装置に用いられている従来公知のヒューズデータシリアル転送回路を示す。第０ビット１００から第５ビット１０５の６ビットから成る転送回路を示している。第０ビット１００から第５ビット１０５は同一の回路構成となっている。第５ビット１０５を中心に説明する。

外部からレーザー光により溶断するヒューズＦｕ５は、一方の端子が電源ライン等のＨレベルの配線に接続し、他方の端子が転送ゲートを構成するＰチャンネルトランジスタＴａ５に接続する。転送ゲートであるＰチャンネルトランジスタＴａ５の出力はリセット回路であるＮチャンネルトランジスタＴｂ５に接続する。ＰチャンネルトランジスタＴａ５とＮチャンネルトランジスタＴｂ５の接続点がラッチ回路Ｌａ５の入力端に接続する。ラッチ回路Ｌａ５はインバータＩｎ５とトランジスタＴｃ５から構成され、その出力はデータ転送回路Ｄａ５へ与えられる。転送ゲートを構成するＰチャンネルトランジスタＴａ５の制御ゲート及びリセット回路を構成するＮチャンネルトランジスタＴｂ５の制御ゲートは互いに共通接続してリセット信号Ｒｅｓｅｔが与えられるリセット入力ノードＮｄｒ５に接続する。

例えば、第５ビットは次のように動作する。まず、リセット信号Ｒｅｓｅｔがリセット入力ノードＮｄｒ５に与えられと、リセット回路のＮチャンネルトランジスタＴｂ５はその制御ゲートがＬレベルからＨレベルへ反転してオンし、ラッチ回路Ｌａ５の入力端はＧＮＤレベルにリセットされる。次に、リセット信号ＲｅｓｅｔがＨレベルからＬレベルに反転して転送ゲートであるＰチャンネルトランジスタＴａ５がオンし、ヒューズＦｕ５の状態信号であるヒューズデータがラッチ回路Ｌａ５へ与えられてそのラッチ出力ノードＮｄｄ５にラッチされる。この場合、ヒューズＦｕ５が溶断しているときはラッチ回路Ｌａ５の入力端はＬレベルとなってラッチＬａ５のラッチ出力ノードＮｄｄ５はＨレベルを維持し、ヒューズＦｕ５が接続しているときはラッチ回路Ｌａ５の入力端はＨレベルとなってラッチ回路Ｌａ５のラッチ出力ノードＮｄｄ５はＬレベルを維持する。このようにしてラッチ回路はヒューズデータをラッチする。
次に、選択信号ＳｅｌｅｃｔがＬレベルからＨレベルへ反転すると、ラッチ出力ノードＮｄｄ５にラッチされたヒューズデータがデータ転送回路Ｄａ５のヒューズデータ入力端子ＦｕｓｅＩｎから取り込まれる準備が行われる。

図６は、データ転送回路Ｄａ５の回路構成を表す回路図である。各ビットのデータ転送回路は全て同一の構成を有する。データ入力端子ＳＤは後段ビットのヒューズデータを入力し、インバータＩ１により反転されてトランスミッションゲートＦ１へ出力される。ヒューズデータ入力端子ＦｕｓｅＩｎは当該ビットのヒューズデータを入力し、インバータＩ２により反転されてトランスミッションゲートＦ２へ出力される。トランスミッションゲートＦ１及びＦ２は、制御ゲートと反転制御ゲートを互いに他の反転制御ゲートと制御ゲートに接続し、その出力を共通接続してインバータＩ４の入力端に接続する。インバータＩ４の出力はＤタイプフリップフロップ回路ＦＦのデータ端子Ｄに接続する。即ち、選択信号ＳｅｌｅｃｔがＨレベルの時にはトランスミッションゲートＦ２が選択されてトランスミッションゲートＦ２に入力した入力信号が転送され、選択信号ＳｅｌｅｃｔがＬレベルの時にはトランスミッションゲートＦ１が選択されてトランスミッションゲートＦ１に入力した信号が転送される。また、Ｄタイプフリップフロップ回路ＦＦはクロック信号ＣＬＫをクロック端子ＣＬＫから入力する。

データ転送回路Ｄａ５は次のように動作する。選択信号ＳｅｌｅｃｔがＨレベルのときにトランスミッションゲートＦ２が導通し、当該ビットのヒューズデータを入力してＤタイプフリップフロップ回路ＦＦのデータ端子Ｄへ出力する。そして、Ｄタイプフリップフロップ回路ＦＦはクロック信号ＣＬＫの立ち上がりに同期して当該ビットのヒューズデータを取り込み、出力端子Ｑから出力する。次に、選択信号ＳｅｌｅｃｔがＨレベルからＬレベルへ反転すると、トランスミッションゲートＦ１が導通してデータ入力端子ＳＤから入力した後段ビットのヒューズデータをＤタイプフリップフロップ回路ＦＦのデータ端子Ｄへ出力する。Ｄタイプフリップフロップ回路ＦＦは、クロック信号ＣＬＫの立ち上がりに同期して後段ビットのヒューズデータを取り込み、出力端子Ｑから出力する。これにより、当該ビットのヒューズデータと後段ビットのヒューズデータとを結合したシリアルデータが生成される。

各ビット１００から１０５において、リセット信号Ｒｅｓｅｔは各ビットの転送ゲートの制御ゲート及びリセット回路の制御ゲートに共通接続して与えられる。同様に、ビット１００から１０５において、選択信号Ｓｅｌｅｃｔ及びクロック信号ＣＬＫは、各ビットのデータ転送回路へ共通接続して与えられる。

図７は、上記図５に示したヒューズデータシリアル転送回路の駆動を示すタイミングチャート図である。横軸が時間を示し、縦軸が、クロック信号ＣＬＫ、リセット信号Ｒｅｓｅｔ、選択信号Ｓｅｌｅｃｔ及びビット１００から出力されるシリアルデータＳＤＯの各波形を表す。まずリセット信号ＲｅｓｅｔがＬレベル、Ｈレベル、Ｌレベルと変化すると、各ビットの各ラッチ出力ノードＮｄｄ０からラッチ出力ノードＮｄｄ５には各ビットのヒューズデータがラッチされる。次に選択信号ＳｅｌｅｃｔがＬレベルからＨレベルへ変化し、クロック信号ＣＬＫが立ち上がると、各ビット１００から１０５の各データ転送回路のＤタイプフリップフロップ回路ＦＦに当該ビットのヒューズデータが取り込まれ、出力端子Ｑが出力される。次に、選択信号ＳｅｌｅｃｔがＨレベルからＬレベルに変化してクロック信号が立ち上がると、最終段ビット１０５を除いて後段のデータ転送回路の出力Ｑから出力された後段ビットのヒューズデータをデータ入力端子ＳＤから入力して取り込み、当該データ転送回路の出力端子Ｑへ出力する。

以降は、各データ転送回路のＳｅｌｅｃｔ端子に与えられる選択信号がＬレベルに維持されるので、各データ転送回路のＤタイプフリップフロップ回路ＦＦは後段から出力されるシリアルデータをクロック信号に同期して転送する。その結果、ビット１００のデータ転送回路の出力Ｑから出力されるデータは、各段のヒューズデータが順次シリアルに結合したシリアルデータＳＤＯが出力される。
特開平６−２５９９８７号公報

しかしながら、上記従来技術においては、ヒューズデータ１ビットにつきラッチ回路及びデータ転送回路を各１個ずつ設けなければならず、半導体チップに占める面積が増大した。例えば、半導体記憶回路のメモリ数が増加してメモリ欠陥を救済する救済数も増加すると、ヒューズシリアル転送回路部の面積が増大してしまい、ウエハー１枚あたりの半導体チップ収量が減少してコスト高になるという課題があった。

上記課題を解決するために以下の手段を講じた。

請求項１に係る本発明においては、第１〜第ｎ（ｎは２以上の整数）のヒューズ素子と、前記第１〜第ｎのヒューズ素子のヒューズデータをそれぞれ転送する第１〜第ｎの転送ゲートと、前記第１〜第ｎの転送ゲートの各出力を共通に接続する出力ノードと、前記出力ノードからヒューズデータを入力してラッチするラッチ回路と、前記ラッチされたヒューズデータを取り込むデータ転送回路と、を備えた転送回路ブロックを複数設けたシリアルデータ転送回路であって、前記複数の転送回路ブロックにおけるデータ転送回路を直列に接続すると共に、一の転送回路ブロックのヒューズデータと他の転送回路ブロックのヒューズデータとをそれぞれ一つずつ選択して前記データ転送回路に取り込むごとに、前記取り込まれた複数のヒューズデータを順次シフトしてシリアル転送することによって、前記複数の転送回路ブロックにおける全てのヒューズデータを連続してシリアル転送するシリアルデータ転送回路とした。

請求項２に係る本発明においては、ヒューズ素子と前記ヒューズ素子の切断／接続をヒューズデータとして転送する転送ゲートとから成る記録素子を複数有し、前記複数の記録素子のいずれかの転送ゲートから出力されたヒューズデータをラッチし、前記ラッチされたヒューズデータをクロック信号に同期して転送する転送回路ブロックを複数備えたシリアルデータ転送回路であって、各転送回路ブロックは、第１〜第ｎ（ｎは２以上の整数）記録素子と、前記第１〜第ｎ記録素子に含まれる第１〜第ｎ転送ゲートの各出力を共通に接続する出力ノードと、前記出力ノードからヒューズデータを入力してラッチするラッチ回路と、前記ラッチされたヒューズデータを取り込むデータ転送回路とを有し、前記転送回路ブロックの第ｐ（ｐは１以上で前記ｎ以下の整数）番目の第ｐ転送ゲートと他の転送回路ブロックの第ｐ番目の第ｐ転送ゲートとは、前記第ｐ転送ゲートを作動させるための第ｐ番目の第ｐセット信号を入力する第ｐセット入力ノードに共通接続し、前記転送回路ブロックのデータ転送回路は、他の転送回路ブロックからヒューズデータを入力するデータ入力端子と、前記転送回路ブロックのラッチ回路からヒューズデータの取込みを許可するための選択信号を入力する選択信号入力端子と、クロック信号を入力するクロック信号入力端子とを備え、前記選択信号入力端子と他の転送回路ブロックに含まれるデータ転送回路の選択信号入力端子とは選択信号入力ノードに共通接続し、前記各転送回路ブロックは、前記第ｐセット信号により前記第ｐ記録素子から第ｐヒューズデータを前記出力ノードに出力し、前記第ｐヒューズデータを前記ラッチ回路がラッチし、前記データ転送回路は、前記選択信号を入力した後の前記クロック信号に同期して前記ラッチされた前記第ｐヒューズデータと前記他の転送回路ブロックから入力した他の第ｐヒューズデータとを転送する、一連の動作をｐが１からｎまで繰り返し行われるシリアルデータ転送回路とした。

請求項３に係る本発明においては、前記転送回路ブロックは前記出力ノードに接続するリセット回路を有し、前記転送回路ブロックのリセット回路の制御ゲートと他の転送回路ブロックのリセット回路の制御ゲートとは、リセット信号を入力するためのリセット入力ノードに共通接続し、前記第ｐセット信号により前記第ｐヒューズデータが前記ラッチ回路にラッチされる前に前記ラッチ回路がリセットされることを特徴とする請求項２に記載のシリアルデータ転送回路とした。

請求項４に係る本発明においては、信号生成回路を更に有し、前記信号生成回路は、外部から入力する元リセット信号及び元クロック信号とから、前記クロック信号、前記選択信号、前記リセット信号及び前記第Ｐセット信号を生成することを特徴とする請求項４に記載のシリアルデータ転送回路とした。

請求項５に係る本発明においては、第１〜第ｎ（ｎは２以上の整数）のヒューズ素子と前記第１〜第ｎのヒューズ素子のヒューズデータとしてそれぞれ転送する第１〜第ｎの転送ゲートとからそれぞれが成る第１〜第ｎの記録素子を有し、前記複数の記録素子のいずれかの記録素子から転送されたヒューズデータをラッチするラッチ回路と、前記ラッチされたヒューズデータをクロック信号に同期して転送するデータ転送回路とを有する転送回路ブロックを複数備え、前記複数の転送回路ブロックのうち、後段転送回路ブロックから出力されたヒューズデータを前段転送回路ブロックが入力して前記前段転送回路ブロックからシリアルヒューズデータを出力するシリアルデータ転送方法であって、前記後段転送回路ブロックの後段ラッチ回路が前記後段転送回路ブロックの一の記録素子から出力された一の後段ヒューズデータをラッチするとともに、前記前段転送回路ブロックの前段ラッチ回路が前記前段転送回路ブロックの一の記録素子から出力された一の前段ヒューズデータをラッチする第１ステップと、前記後段転送回路ブロックの後段データ転送回路が前記ラッチされた一の後段ヒューズデータを転送するとともに、前記前段転送回路ブロックの前段データ転送回路が、前記ラッチされた一の前段ヒューズデータ及び入力した前記一の後段ヒューズデータを転送する第２ステップとを有し、前記第１ステップ及び前記第２ステップを前記第１〜第ｎの記録素子まで繰り返して実行することにより、前記複数の転送回路ブロックの全てのヒューズデータをシリアル転送するシリアルデータ転送方法とした。

請求項６に係る本発明においては、前記前段データ転送回路が前記一の前段ヒューズデータを転送した後に、前記前段データ転送回路が前記一の後段ヒューズデータを転送することを特徴とする請求項５に記載のシリアルデータ転送方法とした。

請求項７に係る本発明においては、前記第１ステップの前に前記後段ラッチ回路及び前記前段ラッチ回路をリセットする第３ステップを有することを特徴とする請求項５又は請求項６に記載のシリアルデータ転送方法とした。

本発明によれば、１個のラッチ回路とこれに対応する１個のデータ転送回路が、複数のヒューズ素子からの複数のヒューズデータを処理することができるので、ラッチ回路とデータ転送回路がチップに占める面積を大幅に縮小することができるという利点を有する。

また、リセット回路をラッチ回路と対を成して構成することができるので、ヒューズ素子と一対をなす転送ゲートのそれぞれにリセット回路を設ける必要がないので、ヒューズ素子の１ビット当たりの面積を縮小することができるという利点を有する。

また、選択信号を与えた後のクロック信号により、当該転送回路ブロックのヒューズデータを転送出力し、次に選択信号が反転した後のクロック信号により後段の転送回路ブロックから入力した後段のヒューズデータを転送するようにしたので、データ転送時間を遅延させることなくシリアルデータへ効率よく変換することできるという利点を有する。

更に、選択信号が反転して後段転送回路ブロックのヒューズデータを転送している期間中に、リセット信号により各転送回路ブロックのラッチ回路を一斉にリセットするようにしたので、転送時間を遅延させること無くシリアルデータを高速で転送することができるという利点を有する。

その結果、チップの設計自由度が増大し、チップ設計期間も短縮することができる。

以下、本発明の実施の形態について説明する。

本発明の実施の形態に係るシリアルデータ転送回路は、複数の転送回路ブロックを備えている。各転送回路ブロックは、第１〜第ｎのヒューズ素子と、そのヒューズ素子のヒューズデータを転送するための第１〜第ｎの転送ゲートと、この第１〜第ｎの転送ゲートの出力が共通に接続されて出力ノードと、当該出力ノードからヒューズデータを入力してラッチするラッチ回路と、当該ラッチされたヒューズデータを取込み転送して出力するデータ転送回路とを含んでいる。

そして、これらの転送回路ブロックは直列に接続されており、各転送回路ブロックに含まれるデータ転送回路の出力が直列接続する他の転送回路ブロックの入力に接続されている。そして、全ての転送回路ブロックにおいて、各転送回路ブロックのデータ転送回路は、当該転送回路ブロックに含まれる第１〜第ｎのいずれか一つのヒューズデータを、ラッチ回路を介して取り込むと共に、直列接続する前段の転送回路ブロックからもヒューズデータを取り込んで、全てのヒューズデータをシリアル転送する。

即ち、一つのラッチ回路と一つのデータ転送回路が複数のヒューズ素子からのヒューズデータを転送することができる。そのために、１ビットのヒューズ素子に１組のラッチ回路及びデータ転送回路を構成する必要が無いので、チップに占める転送回路の面積を縮小することができる。

また、本発明の実施の形態に係るシリアルデータ転送回路は、ヒューズ素子と転送ゲートからなる記録素子を複数有し、該記録素子のいずれかから出力されたヒューズデータをラッチし、ラッチされたデータをクロック信号に同期して転送出力する転送回路ブロックを複数備えている。

そして、各転送回路ブロックは、第１から第ｎ記録素子と、この各記録素子に含まれる第１から第ｎ転送ゲートの出力とが共通に接続された出力ノードと、出力ノードからヒューズデータを入力してラッチするラッチ回路と、このラッチ回路からヒューズデータを取り込んで転送出力するデータ転送回路とを有している。

また、転送回路ブロックの第ｐ転送ゲートと他の転送回路ブロックの第ｐ転送ゲートとは第ｐセット信号を入力してヒューズデータを転送させる第ｐセット入力ノードに共通に接続する。即ち、各転送回路ブロックの第ｐ転送ゲートは第ｐセット信号を入力して同時に作動する。

また、転送回路ブロックのデータ転送回路は、他の転送回路ブロックからヒューズデータを入力するためのデータ入力端子と、ラッチ回路からヒューズデータの取込み許可をするための選択信号を入力するための選択信号入力端子と、クロック信号を入力するためのクロック入力端子とを備えている。そして、一の転送回路ブロックのデータ転送回路の選択信号入力端子は他の転送回路ブロックのデータ転送回路の選択信号入力端子と共通接続している。従って、選択信号が入力されると全ての転送回路ブロックのデータ転送回路に選択信号が同時に入力される。

上記シリアルデータ転送回路はｐが１からｎまで順次繰り返して動作する。即ち、第１セット信号が第１セット入力ノードに入力すると各転送回路ブロックの第１記録素子から第１ヒューズデータが出力ノードに出力され、各転送回路ブロックの各ラッチ回路には各転送回路ブロックの第１ヒューズデータがラッチされる。そして、選択信号を選択信号入力ノードに入力すると、全ての転送回路ブロックのデータ転送回路は、対応するラッチ回路から第１ヒューズデータと他の転送回路ブロックのデータ転送回路から入力した他の第１ヒューズデータとを取り込んで、当該第１ヒューズデータと他の第１ヒューズデータとをシリアルデータとして転送出力する。これを整数ｎまで、即ち第ｎ記録素子から第ｎヒューズデータを転送出力するまで繰り返して実行され、全てのヒューズデータをクロック信号に同期してシリアル転送出力する。

また、各転送回路ブロックは、当該転送回路ブロックに含まれる出力ノード及びラッチ回路と接続して当該出力ノード及びラッチ回路をリセットするためのリセット回路を有する。そして、当該転送回路ブロックに含まれるリセット回路の制御ゲートは他の転送回路ブロックに含まれるリセット回路の制御ゲートと共通に接続し、リセット信号を入力するためのリセット入力ノードに接続されている。従って、一のリセット信号により転送回路ブロックに含まれる全てのリセット回路はリセット動作を行う。

また、上記シリアルデータ転送回路は更に信号生成回路を有している。この信号生成回路は、外部から元リセット信号と元クロック信号とを入力してシリアルデータ転送回路が必要とする全ての信号を生成する。即ち、クロック信号、選択信号、リセット信号及び第１から第ｎセット信号の生成を行う。そのために、多数の配線の引き回しを行うことなくシリアルデータ転送回路を構成することができる。

上記実施の形態において、転送回路ブロックの数がｍ（ｍは２以上の整数）個であるとする。この場合、１段目の転送回路ブロックに後段である２段目の転送回路ブロックの出力を入力し、２段目の転送回路ブロックにその後段である３段目の転送回路ブロックの出力を入力するようにして、順次ｍ段まで接続してシリアルデータ転送回路を構成することができる。その結果、ｎ×ｍ個からなるシリアルヒューズデータを１段目の出力から得ることができる。

従来例においては、転送回路ブロックに相当する１ビットに１個のリセット回路、１個のラッチ回路及び１個のデータ転送回路を必要とした。そのために、ｎ×ｍビットのヒューズ素子を構成する場合にはそれぞれｎ×ｍ個のリセット回路、ラッチ回路及びデータ転送回路を必要とした。しかし本実施の形態においては、１個の転送回路ブロックにｎ個のヒューズ素子を設けたｍ段の転送回路ブロックを構成しても、ｍ個のリセット回路、ｍ個のラッチ回路及びｍ個のデータ転送回路を必要とするのみである。従って、従来例の転送回路と比較して、ｎ×ｍ−ｍ＝（ｎ―１）×ｍ個のリセット回路、同数のラッチ回路及び同数のデータ転送回路を削減することができる。即ち、本実施の形態においては記録素子数が増加するほど半導体チップにおける面積増大を抑えることができる。

次に、本発明の実施の形態に係るシリアルデータ転送方法は、第１〜第ｎのヒューズ素子とこのヒューズ素子が切断しているか接続しているかを区別するヒューズデータを転送するための第１〜第ｎの転送ゲートとを一単位とする第１〜第ｎの記録素子を有し、この複数の記録素子のいずれかの転送ゲートを動作させて当該ヒューズデータをラッチ回路にラッチし、そのラッチされたヒューズデータを取り込んで出力するデータ転送回路とを備えた転送回路ブロックを複数有し、後段転送回路ブロックから出力された後段ヒューズデータを前段回路ブロックが入力して、前段ヒューズデータと後段ヒューズデータとをクロック信号に同期してシリアルにデータ転送するシリアルデータ転送回路に関するシリアルデータ転送方法である。

以下、具体的に説明する。まず、第１ステップにおいては、前段転送回路ブロックに含まれる一の記録素子と後段転送回路ブロックに含まれる一の記録素子の各転送ゲートが同期して作動して、前段転送回路ブロックにおいては一の前段ヒューズデータが前段ラッチ回路にラッチされ、後段転送回路ブロックにおいては一の後段ヒューズデータが後段ラッチ回路にラッチされる。具体的には、第１セット信号を各転送ゲートが入力してからこの一連の動作が開始される。

次に、第２ステップにおいては、前段転送回路ブロックに含まれる前段データ転送回路と後段転送回路ブロックに含まれる後段データ転送回路とは同期してヒューズデータの取込み準備を行う。このヒューズデータの取込み準備は、具体的には前段データ転送回路と後段データ転送回路とが同期して第１選択信号を入力して開始される。そして、その後入力したクロック信号に同期して、前段データ転送回路は前段ラッチ回路から一の前段ヒューズデータを取り込んで転送出力し、後段データ転送回路は後段ラッチ回路から一の後段ヒューズデータを取り込んで転送出力する。次に、前段データ転送回路は後段データ転送回路から入力した一の後段ヒューズデータを取り込んで転送出力する。即ち、前段転送回路ブロックからは、一の前段ヒューズデータが転送出力され、続いて一の後段ヒューズデータが転送出力される。

以降、上記第１ステップ、即ち第１セット信号を入力し、次に、上記第２ステップ、即ち第１選択信号を入力するステップを順次繰り返して動作する。第１ステップ及び第２ステップ後を具体的に説明すれば、次のようになる。

前段転送回路ブロックに含まれる他の一の記録素子と後段転送回路ブロックに含まれる他の一の記録素子の各転送ゲートが同期して作動して、前段転送回路ブロックにおいては他の一の前段ヒューズデータが前段ラッチ回路にラッチされ、後段回路ブロックにおいては他の一の後段ヒューズデータが後段ラッチ回路にラッチされる。具体的には、第２セット信号を各転送ゲートが入力してからこの一連の動作が開始される。

次に、前段データ転送回路と後段データ転送回路とは同期してヒューズデータの取込み準備を行う。具体的には、前段データ転送回路及び後段データ転送回路が第１選択信号の反転信号である第２選択信号を入力して取込み準備が開始される。そして、その後入力したクロック信号に同期して、前段データ転送回路は前段ラッチ回路から他の一の前段ヒューズデータを取り込んで転送出力し、後段データ転送回路は後段ラッチ回路から他の一の後段ヒューズデータを取り込んで転送出力し、次に、前段データ転送回路は後段データ転送回路から入力した他の一の後段ヒューズデータを取り込んで転送出力する。その結果、前段転送回路ブロックからは、他の一の前段ヒューズデータと他の一の後段ヒューズデータが連続して転送出力される。

従って、上記第１ステップの第１セット信号、第２ステップの第１選択信号、第２セット信号、第２選択信号の順に動作することにより、前段転送回路ブロックの出力からは、一の前段ヒューズデータ、一の後段ヒューズデータ、他の一の前段ヒューズデータ、他の一の後段ヒューズデータがシリアルデータとして出力され、第ｎのヒューズ素子まで繰り返されて全てのヒューズデータが出力されることになる。

また、選択信号を入力した後のクロック信号に同期して後段データ転送回路が後段ラッチ回路から後段ヒューズデータを取り込んで転送出力し、同様に前段データ転送回路が前段ラッチ回路から前段ヒューズデータを取り込んで転送出力し、次に、当該選択信号が反転した後のクロック信号に同期して、前段データ転送回路は後段データ転送回路から入力した後段ヒューズデータを取り込んで転送出力する。その結果、前段データ転送回路からは、前段ヒューズデータと後段ヒューズデータとが間断なくシリアルデータとして出力することができる。

また、上記第１セット信号を入力する前に第３ステップであるリセット信号を入力して、前段転送回路ブロックに含まれる前段ラッチ回路と、後段転送回路ブロックに含まれる後段ラッチとが同期してリセットされて、各ラッチ回路の出力ノードがＧＮＤレベルに設定される。次に、上記第１ステップ及び第２ステップ後にリセット信号を入力して、前段ラッチ回路と後段ラッチ回路とが同期してリセットされ、各ラッチ回路の出力ノードがＧＮＤレベルに設定される。このように、第３ステップ、第１ステップ、第２ステップを繰り返して実行することにより、全てのヒューズデータのシリアル転送を行うことができる。なお、第２ステップ後のリセット信号の入力タイミングと、次に実行される第１選択信号の反転信号である第２選択信号のタイミングとを同期させることにより、ラッチ回路のリセット動作によってシリアルデータの転送時間が遅延することが無いようにしている。

以下、本発明の実施の形態について図面を用いて説明する。

図１は、本実施の形態に係るシリアルデータ転送回路を表す回路図である。本実施の形態におけるシリアルデータ転送回路は第１転送回路ブロック１と第２転送回路ブロックとを有する。第１転送回路ブロックは、第１ヒューズ素子Ｆｕ１０とこの第１ヒューズ素子Ｆｕ１０の切断／接続の状態の情報を転送するための第１転送ゲートＴａ１０とが対をなす第１記録素子Ｅ１０と、第２ヒューズ素子Ｆｕ１１と第２転送ゲートＴａ１１から成る第２記録素子Ｅ１１と、第３ヒューズ素子Ｆｕ１２と第３転送ゲートＴａ１２から成る第３記録素子Ｅ１２を備えている。第１転送ゲートＴａ１０、第２転送ゲートＴａ１１及び第３転送ゲートＴａ１２の各出力は第１出力ノードＮｄ１１に共通に接続する。更に、第１出力ノードＮｄ１１に出力されたヒューズデータをラッチするための第１ラッチ回路Ｌａ１と、この第１ラッチ回路Ｌａ１をリセットするための第１リセット回路Ｔｂ１と、第１ラッチ回路Ｌａ１からラッチされたヒューズデータを取込み、シリアルデータとして転送するための第１データ転送回路Ｄａ１とを備えている。

第２転送回路ブロック２は、上記第１転送回路ブロック１と基本的構成は同じである。即ち、第１ヒューズ素子Ｆｕ２０と第１転送ゲートＴａ２０とを対とする第１記録素子Ｅ２０と、同様の構成を有する第２記録素子Ｅ２１と第３記録素子Ｅ２２とを備え、各第１転送ゲートＴａ２０、第２転送ゲートＴａ２１、第３転送ゲートＴａ２２の各出力は第２出力ノードＮｄ１２に共通接続して第２ラッチ回路Ｌａ２の入力端に接続し、第２ラッチ回路Ｌａ２にラッチされたヒューズデータを取り込み転送する第２データ転送回路Ｄａ２と、第２ラッチ回路Ｌａ２をリセットするための第２リセット回路Ｔｂ２とを備えている。

従って、本実施の形態においては、６個のヒューズ素子を有する６ビットデータのシリアルデータ転送回路を表している。

次に、各構成要素についてより具体的に説明する。第１転送回路ブロック１の第１出力ノードＮｄ１１は、第１リセット回路Ｔｂ１及び第１ラッチ回路Ｌａ１の入力端に接続する。第１ラッチ回路Ｌａ１は、インバータＩｎ１とトランジスタＴｃ１とから構成され、第１出力ノードＮｄ１１に出力されたヒューズデータをその出力端に記憶する。第１データ転送回路Ｄａ１は、クロック信号を入力するクロック端子ＣＬＫと、第１ラッチ回路Ｌａ１の出力端からヒューズデータを入力するためのヒューズデータ入力端子ＦｕｓｅＩｎと、第２転送回路ブロック２の第２データ転送回路Ｄａ２の出力端子Ｑから出力されたヒューズデータを入力するデータ入力端子ＳＤと、データ取込みをヒューズデータ入力端子ＦｕｓｅＩｎから入力するデータとデータ入力端子ＳＤから入力するデータとを選択するための選択信号Ｓｅｌｅｃｔを入力する選択信号入力端子Ｓｅｌと、ヒューズデータ入力端子ＦｕｓｅＩｎから入力したヒューズデータとデータ入力端子ＳＤから入力したヒューズデータとを結合してシリアルデータを出力する出力端子Ｑとを備えている。第２転送回路ブロック２も同様の構成を備えている。ただし、第２データ転送回路Ｄａ２のデータ入力端子ＳＤは他の転送回路ブロックからヒューズデータを入力しないで終端するので、グランドに接続されている。

また、第１転送回路ブロック１の第１転送ゲートＴａ１０の制御ゲートと第２転送回路ブロック２の第１転送ゲートＴａ２０の制御ゲートとは、第１ヒューズ素子Ｆｕ１０のヒューズデータ（以下ヒューズデータＦｕ１０という）を第１出力ノードに出力するタイミング及び第１ヒューズ素子Ｆｕ２０のヒューズデータ（以下ヒューズデータＦｕ２０という）を第２出力ノードＮｄ１２へ出力するタイミングを決定するための第１セット信号Ｓｅｔ＿０を入力する第１セット入力ノードＮｄ０に共通に接続する。同様に、第２転送ゲートＴａ１１及びＴａ２１のそれぞれの制御ゲートは、第２ヒューズ素子Ｆｕ１１のヒューズデータ（以下ヒューズデータＦｕ１１という）及び第２ヒューズ素子Ｆｕ２１のヒューズデータ（以下ヒューズデータＦｕ２１という）を出力するタイミングを決定する第２セット信号Ｓｅｔ＿１を入力する第２セット入力ノードＮｄ１に共通に接続する。第３転送ゲートＴａ１２及びＴａ２２のそれぞれの制御ゲートは、第３ヒューズ素子Ｆｕ１２のヒューズデータ（以下ヒューズデータＦｕ１２という）及び第３ヒューズ素子Ｆｕ２２のヒューズデータ（以下ヒューズデータＦｕ２２という）を出力するタイミングを決定する第３セット信号Ｓｅｔ＿２を入力する第３セット入力ノードＮｄ２に共通に接続する。なお、第１データ転送回路Ｄａ１及び第２データ転送回路Ｄａ２の具体的な回路構成は、図６において説明した回路と同じなので説明は省略する。

また、第１出力ノードＮｄ１１と第２出力ノードＮｄ１２をリセットするための第１リセット回路Ｔｂ１及び第２リセット回路Ｔｂ２はＮチャンネルトランジスタから構成されている。第１リセット回路Ｔｂ１を構成するトランジスタの制御ゲートと及び第２リセット回路Ｔｂ２を構成するトランジスタの制御ゲートとは、リセット信号Ｒｅｓｅｔを入力するリセット入力ノードＮｄ３に共通接続する。更に、第１データ転送回路Ｄａ１及び第２データ転送回路Ｄａ２の選択信号入力端子Ｓｅｌは、選択信号Ｓｅｌｅｃｔを入力するための選択信号入力ノードＮｄ４と、第１データ転送回路Ｄａ１及び第２データ転送回路Ｄａ２のクロック信号入力端子ＣＬＫは、クロック信号ＣＬＫを入力するクロック信号入力ノードＮｄ５に共通接続する。

なお、本実施の形態においてはヒューズ素子６個の６ビットヒューズを２分割した回路について説明しているが、実際のヒューズ素子は１００個以上であり、転送回路ブロックによる分割数は２以上の多数分割となる。

図２は、図１に示したシリアルデータ転送回路の動作を表すタイミングチャート図である。ＣＬＫはクロック信号入力ノードＮｄ５に与えられるクロック信号を表す。Ｒｅｓｅｔはリセット入力ノードＮｄ３に与えられるリセット信号Ｒｅｓｅｔを表す。Ｓｅｔ＿０、Ｓｅｔ＿１及びＳｅｔ＿２は、第１セット入力ノードＮｄ０、第２セット入力ノードＮｄ１及び第３セット入力ノードＮｄ２のそれぞれに与えられる第１セット信号Ｓｅｔ＿０、第２セット信号Ｓｅｔ＿１及び第３セット信号Ｓｅｔ＿２を表す。Ｓｅｌｅｃｔは、選択信号入力ノードＮｄ４に与えられる選択信号Ｓｅｌｅｃｔを表す。ＳＤＯは第１データ転送回路Ｄａ１の出力端子Ｑからシリアル出力されるヒューズデータを表す。

まず、リセット信号ＲｅｓｅｔのパルスＲ１がリセット入力ノードＮｄ３に与えられて、ＬレベルからＨレベルに変化すると、第１転送回路ブロック１の第１リセット回路Ｔｂ１及び第２転送回路ブロック２の第２リセット回路Ｔｂ２が作動して第１出力ノードＮｄ１１と第１ラッチ回路Ｌａ１及び第２出力ノードＮｄ１２と第２ラッチ回路Ｌａ２がリセットされる。次に第１セット信号Ｓｅｔ＿０がＨレベルからＬレベルへ変化し、第１転送回路ブロック１及び第２転送回路ブロック２の第１転送ゲートＴａ１０及び第１転送ゲートＴａ２０が作動してヒューズデータＦｕ１０を第１出力ノードＮｄ１１へ、及び同時にヒューズデータＦｕ２０を第２出力ノードＮｄ１２へ出力する。第１ヒューズ素子Ｆｕ１０がレーザー等により溶断されているときは第１出力ノードの電位は上昇しないが、接続されているときは、第１ヒューズ素子Ｆｕ１０の一方の端子がＨレベルの配線に接続するので第１出力ノードの電位は上昇する。これにより、切断／接続の状態情報を出力することができる。

その結果、第１ラッチ回路Ｌａ１はその出力端にヒューズデータＦｕ１０をラッチする。同様に、第２ラッチ回路Ｌａ２はその出力端にヒューズデータＦｕ２０をラッチする。

次に、選択信号ＳｅｌｅｃｔのＳ１パルスがＬレベルからＨレベルに変化すると、第１データ転送回路Ｄａ１はそのトランスミッションゲートＦ２（図６）をオンして第１ラッチ回路Ｌａ１にラッチされたヒューズデータＦｕ１０の取り込み準備を行い、クロック信号ＣＬＫの立ち上がりＴ３に同期してＤタイプフリップフロップ回路ＦＦ（図６）が動作してヒューズデータＦｕ１０を取込み、同時に第１データ転送回路Ｄａ１の出力Ｑへ当該ヒューズデータＦｕ１０を転送出力してシリアルデータ出力端子ＳＤＯから出力される。同時に、第２データ転送回路Ｄａ２はそのトランスミッションゲートＦ２（図６）が動作して第２ラッチ回路Ｌａ２にラッチされたヒューズデータＦｕ２０の取込み準備を行い、クロック信号ＣＬＫの立ち上がりＴ３に同期してＤタイプフリップフロップ回路ＦＦ（図６）が起動してヒューズデータＦｕ２０を取込み、同時に出力端子Ｑに当該ヒューズデータＦｕ２０を出力する。その結果、第１データ転送回路Ｄａ１のデータ入力端子ＳＤにはヒューズデータＦ２０が与えられる。

次に選択信号ＳｅｌｅｃｔのＳ１パルスがＨレベルからＬレベルへ変化すると、第１データ転送回路Ｄａ１のトランスミッションゲートＦ２はオフしトランスミッションゲートＦ１がオンする（図６）。従って、第１データ転送回路Ｄａ１のデータ入力端子ＳＤに入力しているヒューズデータＦｕ２０の取込み準備が行われ、次のクロック信号の立ち上がりＴ４に同期してＤタイプフリップフロップ回路ＦＦ（図６）はヒューズデータＦｕ２０を取り込んで同時に出力する。その結果、シリアルデータ出力端子ＳＤＯからはヒューズデータＦｕ１０に続いてヒューズデータＦｕ２０が出力される。

また、時刻Ｔ３からクロック信号の半周期後にリセット入力ノードＮｄ３にリセット信号ＲｅｓｅｔのパルスＲ２が与えられ、第１出力ノードＮｄ１１と第１ラッチ回路Ｌａ１及び第２出力ノードＮｄ１２と第２ラッチ回路Ｌａ２がリセットされる。

次に、第２セット信号Ｓｅｔ＿１が第２セット入力ノードＮｄ１に与えられると、第１転送回路ブロック１の第２記録素子Ｅ１１からヒューズデータＦｕ１１が第１出力ノードＮｄ１１へ出力され、同時に第２転送回路ブロック２の第２記録素子Ｅ２１からヒューズデータＦｕ２１が第２出力ノードＮｄ１２へ出力される。その結果、第１ラッチ回路Ｌａ１にはヒューズデータＦｕ１１が、また、第２ラッチ回路Ｌａ２にはヒューズデータＦｕ２１がそれぞれラッチされる。

次に、選択信号ＳｅｌｅｃｔのパルスＳ２が第１データ転送回路Ｄａ１の選択信号入力端子Ｓｅｌ及び第２データ転送回路Ｄａ２の選択信号入力端子Ｓｅｌにそれぞれ与えられ、ＬレベルからＨレベルへ変化してヒューズデータＦｕ１１及びヒューズデータＦｕ２１の取り込み準備がなされ、クロック信号の立ち上がりＴ５に同期して第１データ転送回路Ｄａ１はヒューズデータＦｕ１１を取り込んで出力端子Ｑから出力し、同時に第２データ転送回路Ｄａ２はヒューズデータＦｕ２１を取り込んで出力端子Ｑに出力する。次に、選択信号ＳｅｌｅｃｔのパルスＳ２がＨレベルからＬレベルへ変化して、第１データ転送回路Ｄａ１はデータ入力端子ＳＤに与えられるヒューズデータＦｕ２１の取り込み準備を行い、クロック信号ＣＬＫのクロックの立ち上がりＴ６に同期してヒューズデータＦｕ２１を取り込んで出力端子Ｑへ出力する。その結果、シリアルデータ出力端子ＳＤＯからヒューズデータＦｕ１１及びヒューズデータＦｕ２１がシリアル転送される。

また、時刻Ｔ５からクロック信号の半周期後にリセット入力ノードＮｄ３にリセット信号ＲｅｓｅｔのパルスＲ２が与えられ、第１出力ノードＮｄ１１と第１ラッチ回路Ｌａ１及び第２出力ノードＮｄ１２と第２ラッチ回路Ｌａ２がリセットされる。

次に、第３セット信号Ｓｅｔ＿２が第３セット入力ノードＮｄ２に与えられると、第１転送回路ブロック１の第３記録素子Ｅ１２からヒューズデータＦｕ１２が第１出力ノードＮｄ１１へ出力され、同時に第２転送回路ブロック２の第３記録素子Ｅ２２からヒューズデータＦｕ２２が第２出力ノードＮｄ１２へ出力される。その結果、第１ラッチ回路Ｌａ１にはヒューズデータＦｕ１２が、また、第２ラッチ回路Ｌａ２にはヒューズデータＦｕ２２がそれぞれラッチされる。

次に、選択信号ＳｅｌｅｃｔのパルスＳ３が第１データ転送回路Ｄａ１の選択信号入力端子Ｓｅｌ及び第２データ転送回路Ｄａ２の選択信号入力端子Ｓｅｌにそれぞれ与えられ、ＬレベルからＨレベルへ変化してヒューズデータＦｕ１２及びヒューズデータＦｕ２２の取り込み準備がなされ、クロック信号の立ち上がりＴ７に同期して第１データ転送回路Ｄａ１はヒューズデータＦｕ１２を取り込んで出力端子Ｑから出力し、同時に第２データ転送回路Ｄａ２はヒューズデータＦｕ２２を取り込んで出力端子Ｑに出力する。

次に、選択信号ＳｅｌｅｃｔのパルスＳ３がＨレベルからＬレベルへ変化して、第１データ転送回路Ｄａ１はデータ入力端子ＳＤに与えられるヒューズデータＦｕ２２の取り込み準備を行い、クロック信号ＣＬＫのクロックの立ち上がりＴ８に同期してヒューズデータＦｕ２２を取り込んで出力端子Ｑへ出力する。その結果、シリアルデータ出力端子ＳＤＯからヒューズデータＦｕ１２及びヒューズデータＦｕ２２がシリアル転送される。

以上、本実施の形態においては、リセット信号Ｒｅｓｅｔによりラッチ回路をリセットし、第１セット信号Ｓｅｔ＿０等によりヒューズデータをラッチし、選択信号Ｓｅｌｅｃｔにより当該データ転送回路のヒューズデータと前段データ転送回路のヒューズデータとのシリアルデータに変換する。そして、前段から入力したヒューズデータを転送している間にラッチ回路をリセットする。

なお、本実施の形態においてはそれぞれ３個のヒューズ素子を有する２個の転送回路ブロックについて説明したが、これに限定されるものではなく、さらに多数のヒューズ素子を有する転送回路ブロックを図１と同様に多数接続することができる。この場合、後段のデータ転送回路の出力端子Ｑから出力されるヒューズデータは前段のデータ転送回路のデータ入力端子ＳＤへ与えられ、最終段のデータ入力端子ＳＤは電位が固定される。

また、ヒューズ素子としては、レーザーにより溶断して情報を記録するヒューズを使用するが、これを、ヒューズと同等の機能を有するものであれば良く、例えば、不揮発性メモリ素子等を使用することができる。また、本実施の形態において説明したシリアルデータ転送回路は、半導体記憶装置の冗長回路への適用に限定されるものではなく、他の外部から記録が必要な記録回路へ適用できる。

図３は、図１に示したシリアルデータ転送回路に与えられる各種信号を生成するための信号生成回路の実施の形態を表す回路図である。

図３の信号生成回路においては、元クロック信号Ｍ−ＣＬＫと元リセット信号Ｍ−ＲＳＴから、リセット信号Ｒｅｓｅｔ、選択信号Ｓｅｌｅｃｔ、３種類のセット信号を生成する。

図４は、図３の信号生成回路の各ノードの波形を示すタイミングチャート図である。横軸が時間を表し、縦軸は、元クロック信号Ｍ−ＣＬＫ、元リセット信号Ｍ−ＲＳＴ、元クロック信号の反転クロック信号ｍ−ｃｌｋ＿ｉｎｖ、Ｎｏｄｅ０〜Ｎｏｄｅ８の波形、及び、図１に示されているクロック信号ＣＬＫ、リセット信号Ｒｅｓｅｔ、第１から第３のセット信号Ｓｅｔ＿０からＳｅｔ＿２、選択信号Ｓｅｌｅｃｔ、 シリアルデータ出力端子ＳＤＯからのシリアルデータＳＤＯの各波形を示す。

Ｄタイプフリップフロップ（以下Ｄタイプフリップフロップを略してＦＦという）１０のデータ端子Ｄに元リセット信号Ｍ−ＲＳＴを入力し、ＦＦ１０の出力がＦＦ１１に入力しＦＦ１１の出力がＦＦ１２に入力され、各ＦＦ１０、ＦＦ１１及びＦＦ１２のクロック端子ＣＬＫには元クロック信号Ｍ−ＣＬＫが入力される。ＦＦ１０の出力がＮｏｄｅ０の波形であり、ＦＦ１２の出力がＮｏｄｅ１の出力波形であり、元リセット信号Ｍ−ＲＳＴの反転タイミングが２クロック周期分遅延された信号となる。ＦＦ１２の出力と元クロック信号Ｍ−ＣＬＫとはＡＮＤ回路（以下ＡＮＤという）２１により論理積がなされてクロック信号ＣＬＫが生成される。

ＦＦ１０の出力とＦＦ１１の出力の反転信号（Ｎｏｄｅ２の波形）とがＡＮＤ２３により論理積がなされて（Ｎｏｄｅ３の波形）ＦＦ１３に入力される。ＦＦ１３からＦＦ１７の５段ＦＦが直列に接続し、各ＦＦのクロック端子ＣＬＫには元クロック信号Ｍ−ＣＬＫが入力される。ＦＦ１３へ入力されるＮｏｄｅ３の波形は、ＦＦ１３により１クロック周期遅延され（Ｎｏｄｅ４）、ＦＦ１５により３クロック周期遅延され（Ｎｏｄｅ６）、ＦＦ１７により５クロック周期遅延されて（Ｎｏｄｅ８）それぞれインバータ３０、インバータ３１及びインバータ３２に入力され、第１セット信号Ｓｅｔ＿０、第２セット信号Ｓｅｔ＿１及び第３セット信号Ｓｅｔ＿２が生成される。

Ｎｏｄｅ３の波形と元クロック信号Ｍ−ＣＬＫの反転クロック信号Ｍ−ＣＬＫ＿ｉｎｖ（以下Ｍ−ＣＬＫ＿ｉｎｖという）とはＡＮＤ２４により論理積がなされ、ＦＦ１４の出力（Ｎｏｄｅ５）とＭ−ＣＬＫ＿ｉｎｖとはＡＮＤ２５により論理積がなされ、ＦＦ１６の出力（Ｎｏｄｅ７）とＭ−ＣＬＫ＿ｉｎｖとはＡＮＤ２６により論理積がなされ、各ＡＮＤ回路からの出力がＯＲ回路（以下ＯＲという）２７により論理和がなされてリセット信号Ｒｅｓｅｔが生成される。

更に、各セット信号Ｓｅｔ＿０、Ｓｔｅ＿１及びＳｅｔ＿２の反転信号であるＮｏｄｅ４、Ｎｏｄｅ６及びＮｏｄｅ８の信号が、クロック端子ＣＬＫに反転クロック信号Ｍ−ＣＬＫ＿ｉｎｖを入力するＦＦ１８、ＦＦ１９及びＦＦ２０のそれぞれに入力される。ＦＦ１８、ＦＦ１９及びＦＦ２０はこれらの反転セット信号を半クロック周期遅延させてＯＲ２９へ出力され、ＯＲ２９により論理積がなされてＳｅｌｅｃｔ信号が生成される。

以上説明したとおり、シリアルデータ転送回路が入力する各種信号は、元クロック信号Ｍ−ＣＬＫ及び元リセット信号Ｍ−ＲＳＴの２つの信号を入力する小規模な信号生成回路により生成することができる。

また、上記図３に示した信号生成回路は、図１に示した６個の転送回路ブロックを２分割したシリアルデータ転送回路に対応するものであるが、ＦＦ１３からＦＦ１７のＤタイプフリップフロップ、ＡＮＤ２１からＡＮＤ２６のＡＮＤ回路及びＦＦ１８からＦＦ２０のＤタイプフリップフロップを記録素子及び転送回路ブロックの増加に伴って増加させることにより、各種信号を生成することができる。

本発明の実施の形態に係るシリアルデータ転送回路を表す回路図である。 本発明の実施の形態に係るシリアルデータ転送回路の動作を表すタイミングチャート図である。 本発明の実施の形態に係るシリアルデータ転送回路に与える信号を生成する信号生成回路図である。 図３に示した信号生成回路の各ノードのタイミングチャート図である。 従来公知のヒューズデータシリアル転送回路を表す回路図である。 データ転送回路を表す回路図である。 図５に示した従来公知のヒューズデータシリアル転送回路の動作を表すタイミングチャート図である。

符号の説明

１ 第１転送回路ブロック
２ 第２転送回路ブロック
Ｄａ１ 第１データ転送回路
Ｄａ２ 第２データ転送回路
Ｌａ１ 第１ラッチ回路
Ｌａ２ 第２ラッチ回路
Ｅ１０、Ｅ２０ 第１記録素子
Ｅ１１、Ｅ２１ 第２記録素子
Ｅ１２、Ｅ２２ 第３記録素子
Ｆｕ１０、Ｆｕ２０ 第１ヒューズ素子
Ｆｕ１１、Ｆｕ２１ 第２ヒューズ素子
Ｆｕ１２、Ｆｕ２２ 第３ューズ素子
Ｔａ１０、Ｔａ２０ 第１転送ゲート
Ｔａ１１、Ｔａ２１ 第２転送ゲート
Ｔａ１２、Ｔａ２２ 第３転送ゲート
Ｔｂ１ 第１リセット回路
Ｔｂ２ 第２リセット回路
Ｎｄ０ 第１セット入力ノード
Ｎｄ１ 第２セット入力ノード
Ｎｄ２ 第３セット入力ノード
Ｎｄ３ リセット入力ノード
Ｎｄ４ 選択信号入力ノード
Ｎｄ５ クロック信号入力ノード

Claims (7)

1. 第１〜第ｎ（ｎは２以上の整数）のヒューズ素子と、
   前記第１〜第ｎのヒューズ素子のヒューズデータをそれぞれ転送する第１〜第ｎの転送ゲートと、
   前記第１〜第ｎの転送ゲートの各出力を共通に接続する出力ノードと、
   前記出力ノードからヒューズデータを入力してラッチするラッチ回路と、
   前記ラッチされたヒューズデータを取り込むデータ転送回路と、を備えた転送回路ブロックを複数設けたシリアルデータ転送回路であって、
   前記複数の転送回路ブロックにおけるデータ転送回路を直列に接続すると共に、一の転送回路ブロックのヒューズデータと他の転送回路ブロックのヒューズデータとをそれぞれ一つずつ選択して前記データ転送回路に取り込むごとに、前記取り込まれた複数のヒューズデータを順次シフトしてシリアル転送することによって、前記複数の転送回路ブロックにおける全てのヒューズデータを連続してシリアル転送するシリアルデータ転送回路。
2. ヒューズ素子と前記ヒューズ素子の切断／接続をヒューズデータとして転送する転送ゲートとから成る記録素子を複数有し、前記複数の記録素子のいずれかの転送ゲートから出力されたヒューズデータをラッチし、前記ラッチされたヒューズデータをクロック信号に同期して転送する転送回路ブロックを複数備えたシリアルデータ転送回路であって、
   各転送回路ブロックは、第１〜第ｎ（ｎは２以上の整数）記録素子と、前記第１〜第ｎ記録素子に含まれる第１〜第ｎ転送ゲートの各出力を共通に接続する出力ノードと、前記出力ノードからヒューズデータを入力してラッチするラッチ回路と、前記ラッチされたヒューズデータを取り込むデータ転送回路とを有し、
   前記転送回路ブロックの第ｐ（ｐは１以上で前記ｎ以下の整数）番目の第ｐ転送ゲートと他の転送回路ブロックの第ｐ番目の第ｐ転送ゲートとは、前記第ｐ転送ゲートを作動させるための第ｐ番目の第ｐセット信号を入力する第ｐセット入力ノードに共通接続し、
   前記転送回路ブロックのデータ転送回路は、他の転送回路ブロックからヒューズデータを入力するデータ入力端子と、前記転送回路ブロックのラッチ回路からヒューズデータの取込みを許可するための選択信号を入力する選択信号入力端子と、クロック信号を入力するクロック信号入力端子とを備え、前記選択信号入力端子と他の転送回路ブロックに含まれるデータ転送回路の選択信号入力端子とは選択信号入力ノードに共通接続し、
   前記各転送回路ブロックは、前記第ｐセット信号により前記第ｐ記録素子から第ｐヒューズデータを前記出力ノードに出力し、前記第ｐヒューズデータを前記ラッチ回路がラッチし、前記データ転送回路は、前記選択信号を入力した後の前記クロック信号に同期して前記ラッチされた前記第ｐヒューズデータと前記他の転送回路ブロックから入力した他の第ｐヒューズデータとを転送する、一連の動作をｐが１からｎまで繰り返し行われるシリアルデータ転送回路。
3. 前記転送回路ブロックは前記出力ノードに接続するリセット回路を有し、
   前記転送回路ブロックのリセット回路の制御ゲートと他の転送回路ブロックのリセット回路の制御ゲートとは、リセット信号を入力するためのリセット入力ノードに共通接続し、前記第ｐセット信号により前記第ｐヒューズデータが前記ラッチ回路にラッチされる前に前記ラッチ回路がリセットされることを特徴とする請求項２に記載のシリアルデータ転送回路。
4. 信号生成回路を更に有し、
   前記信号生成回路は、外部から入力する元リセット信号及び元クロック信号とから、前記クロック信号、前記選択信号、前記リセット信号及び前記第Ｐセット信号を生成することを特徴とする請求項３に記載のシリアルデータ転送回路。
5. 第１〜第ｎ（ｎは２以上の整数）のヒューズ素子と前記第１〜第ｎのヒューズ素子のヒューズデータとしてそれぞれ転送する第１〜第ｎの転送ゲートとからそれぞれが成る第１〜第ｎの記録素子を有し、前記複数の記録素子のいずれかの記録素子から転送されたヒューズデータをラッチするラッチ回路と、前記ラッチされたヒューズデータをクロック信号に同期して転送するデータ転送回路とを有する転送回路ブロックを複数備え、前記複数の転送回路ブロックのうち、後段転送回路ブロックから出力されたヒューズデータを前段転送回路ブロックが入力して前記前段転送回路ブロックからシリアルヒューズデータを出力するシリアルデータ転送方法であって、
   前記後段転送回路ブロックの後段ラッチ回路が前記後段転送回路ブロックの一の記録素子から出力された一の後段ヒューズデータをラッチするとともに、前記前段転送回路ブロックの前段ラッチ回路が前記前段転送回路ブロックの一の記録素子から出力された一の前段ヒューズデータをラッチする第１ステップと、
   前記後段転送回路ブロックの後段データ転送回路が前記ラッチされた一の後段ヒューズデータを転送するとともに、前記前段転送回路ブロックの前段データ転送回路が、前記ラッチされた一の前段ヒューズデータ及び入力した前記一の後段ヒューズデータを転送する第２ステップとを有し、
   前記第１ステップ及び前記第２ステップを前記第１〜第ｎの記録素子まで繰り返して実行することにより、前記複数の転送回路ブロックの全てのヒューズデータをシリアル転送するシリアルデータ転送方法。
6. 前記前段データ転送回路が前記一の前段ヒューズデータを転送した後に、前記前段データ転送回路が前記一の後段ヒューズデータを転送することを特徴とする請求項５に記載のシリアルデータ転送方法。
7. 前記第１ステップの前に前記後段ラッチ回路及び前記前段ラッチ回路をリセットする第３ステップを有することを特徴とする請求項５又は請求項６に記載のシリアルデータ転送方法。

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