JP4723714B2 - 半導体集積回路装置およびその検査方法 - Google Patents
半導体集積回路装置およびその検査方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係わり、特にヒューズブローによるチップ内部タイミングの微調整や、リダンダンシ置換を行う際の手法、及び回路構成に関する。
【０００２】
【従来の技術】
近年、半導体製造プロセスの微細化やシステムクロックの高速化に伴う半導体記憶装置の高速化により、回路内の動作マージンが少なくなり回路動作の最適化が大変困難になってきている。
【０００３】
また、製造プロセスの複雑化によるプロセス変動の影響でトランジスタや抵抗の特性が設計当初の狙い目から外れてしまうことも回路動作の最適化を更に困難にしている。
【０００４】
回路動作の最適化や歩留まり向上のため、通常はこのようなプロセス変動による影響等を考慮し回路特性をトリミングするためのヒューズセットや、行列アドレスのリダンダンシ置換のためのヒューズセットがチップ内に設けてある。
【０００５】
フェーズに関して、これまでは、レーザ光線でポリシリコンやメタルなどのヒューズをブローするレーザヒューズが一般的であったが、レーザヒューズでは、チップをパッケージに封入後にトリミングできないことから、近年ではパッケージ封入後でも電気的にヒューズをブローできるエレクトリックヒューズがチップ内に設けられつつある。
【０００６】
図１５は、上記半導体記憶装置の典型的な構成を示すブロック図である。
【０００７】
図１５に示すように、半導体記憶装置は、総数ｎ本のヒューズを含み、回路特性トリミング用のヒューズデータF<n>を出力するヒューズセットブロック（Fuse Block）１と、チップ内部の動作を制御する内部クロックCLK_P／CLK_O／CLK_Iの生成タイミングを、ヒューズデータF<n>により最適値にトリミングすることができるクロック生成回路（Control Clock Generator）２と、クロック生成回路２から生成される内部クロックCLK_P／CLK_O／CLK_Iにより制御される周辺回路３と、データ出力バッファ（Data Out Buffer）とデータ入力バッファ（Data In Buffer）との２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路３、４によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０００８】
図１５に示す装置において、クロック生成回路２から生成される内部クロックCLK_P／CLK_O／CLK_Iは、それぞれ周辺回路３、Ｉ／Ｏ回路４内のデータ出力バッファ、およびデータ入力バッファを制御するための内部クロックである。
【０００９】
周辺回路３は、内部クロックCLK_Pに同期して動作しているため、このクロックCLK_Pの生成タイミングを変えることで、周辺回路３内の動作タイミングを任意に変えることができる。
【００１０】
データ出力バッファは、内部クロックCLK_Oの立ち上がりエッジ、あるいは立ち下がりエッジ、あるいは両エッジに同期してメモリセルアレイからデータをチップ外部に読み出すための回路であり、このクロックCLK_Oの生成タイミングを変えることで、データ出力のタイミングを任意に調整することができる。
【００１１】
また、データ入力バッファは、内部クロックCLK_Iの立ち上がりエッジ、あるいは立ち下がりエッジ、あるいは両エッジに同期してメモリセルアレイに書き込むデータをチップ内部に取り込むための回路であり、このクロックCLK_Iの生成タイミングを変えることで、データ入力のタイミングを任意に調整することができる。
【００１２】
次に、データ入力タイミングのトリミングの場合を例にして全体動作について説明する。
【００１３】
図１６Ａは外部クロックCLKとデータDQとの関係を示す図、図１６Ｂは内部クロックCLK_Iと入力データD_INとの関係（トリミング前）を示す図、図１６Ｃは内部クロックCLK_Iと入力データD_INとの関係（トリミング後）を示す図である。
【００１４】
図１６Ａに示すように、メモリセルアレイへの書き込みデータは、外部クロックCLKの立ち上がり、立ち下がりの両エッジに同期させ、DQ PADから入力される。このとき、データは、クロックに対して、データ入力バッファの回路動作マージンが最大となるようなタイミングで入力される。つまり、クロックの周期をＴとするならば、ある入力データのクロックに対してのセットアップ時間Tsとホールド時間Thが共にＴ/４になるタイミングでデータを入力している。
【００１５】
このようにチップ外部では、クロックとデータとの関係が最適となっているのだが、実際のチップ内部では、このような理想的な関係とはなっていないのが実状である。なぜなら、プロセス変動やチップ内部のLCRの影響などによって、内部クロックCLK_Iの発生タイミングにズレが生じてしまうからである。
【００１６】
今、内部クロックCLK_Iのタイミングが上記のような要因で＋Δｔずれてしまっている、とする。この場合、図１６Ｂに示すように、チップ内部データD_INに対するデータ入力のセットアップ時間TsiはＴ/４＋Δｔとなり、回路動作マージンが広がるが、データ入力のホールド時間ThiはT/４−Δｔとなり、回路動作マージンは先程とは異なり小さくなってしまう。
【００１７】
このような回路動作マージンの不均衡を修正するために、−Δｔだけ内部クロックCLK_Iの発生タイミングを速めるヒューズをブローすることで、内部クロックCLK_Iのトリミングを行い、図１６Ｃに示すように、内部タイミングを外部タイミングと揃え、回路動作の最適化を行う。
【００１８】
【発明が解決しようとする課題】
しかしながら、実チップではプロセス変動の影響を受けているため、同一ヒューズをブローした場合でもトリミング値は必ずしも同一で無いと言うのが実状である。
【００１９】
したがって、上記のようなヒューズブローによるトリミング手法は、ヒューズブローによるトリミングの効果、つまりブローしたヒューズが本当にそのチップに対して最適だったのかの判断は実際にヒューズをブローしてみなければ解らないという問題を抱えている。よって、時にはトリミング量が足りなかったり、超過気味だったりする場合も生じてしまう。
【００２０】
つまり、従来技術のヒューズブローによるトリミングを行う手法では、そのチップに対して最適なトリミングを行うことが非常に困難である、という事情がある。
【００２１】
また、チップのパッケージ封入前に行うレーザヒューズブローによる手法においては、そのヒューズが正しくブローされているか否かについては容易に確認できるが、チップのパッケージ封入後にエレクトリックヒューズを用いる場合では、そのヒューズが正しくブローされているか判断する手段がなく、実際にそのチップをテストしてみなければ解らないという事情も抱えている。
【００２２】
以上は、クロック生成タイミングのトリミングに関しての事情であるが、行列アドレスのリダンダンシ置換の場合についても同様である。
【００２３】
一般にリダンダンシによる行列アドレスの置換においては、ヒューズブローする前に、置換しようとする行列アドレスで決まるリダンダンシアレイのテストを行い、その結果に基づき、リダンダンシ置換を行っている。
【００２４】
このリダンダンシセルテストは、あくまでそのセルが有効か否かをテストするためのものであり、実際のテストと同一タイミングでチップを動作させてテストしているわけではない。
【００２５】
したがって、リダンダンシ置換後にテストしてみたらタイミングなどのミスマッチで動作しないという場合が生じてしまう場合がある。
【００２６】
このような事情も、上記クロック生成タイミングのトリミングの場合と同様に、現状のヒューズブローによるトリミングやリダンダンシ置換の手法では、実際にヒューズをブローして見なければ、ヒューズブロー後のチップの状態を判断できないという事情に起因する。
【００２７】
この発明は、上記の事情に鑑み為されたもので、その目的は、実際にヒューズをブローしなくても、ヒューズブロー後のチップの状態を判断できる半導体集積回路装置を提供することにある。
【００２８】
また、他の目的は、歩留りを、さらに向上させることが可能な半導体集積回路装置の検査方法を提供することにある。
【００２９】
【課題を解決するための手段】
本発明の第１態様に係る半導体集積回路装置は、複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに格納された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路とを具備することを特徴としている。
【００３０】
本発明の第２態様に係る半導体集積回路装置は、行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに格納された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路とを具備することを特徴としている。
【００３１】
本発明の第３態様に係る半導体集積回路装置は、行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列の複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに保持された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送するとともに、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、前記レジスタに保持された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路とを具備することを特徴としている。
【００３２】
本発明の第４態様に係る半導体集積回路装置は、半導体集積回路部と、プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、データを格納するレジスタと、前記ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、外部から前記レジスタに入力されたデータの前記半導体集積回路部への転送、及び前記レジスタを介した前記ヒューズ素子にプログラムされたデータの外部への転送のうちの１つを選択するデータ転送選択回路とを具備することを特徴としている。
本発明の第５態様に係る半導体集積回路装置は、半導体集積回路部と、プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、レジスタとデータ転送選択回路を含み、前記レジスタは外部からの入力データを格納することが可能で、前記ヒューズ素子にプログラムされたデータを格納し、前記データ転送選択回路は、ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、前記レジスタに格納されたデータの前記半導体集積回路部への転送、及び前記ヒューズ素子にプログラムされたデータの前記レジスタへの転送のうちの１つを選択するレジスタブロックとを具備することを特徴としている。
【００３３】
本発明の第６態様に係る半導体集積回路装置の検査方法は、レジスタに、外部からトリミングデータを入力し、このトリミングデータに基づき半導体集積回路装置のトリミング効果を調べ、前記トリミング効果を調べた結果に基づいてトリミングデータを決定し、前記決定されたトリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子にプログラムし、前記ヒューズ素子にプログラムされたトリミングデータを、前記レジスタを介して前記半導体集積回路装置の外部に読み出し、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているか否かを確認し、前記トリミングデータが前記ヒューズ素子に正しくプログラムされていない場合、前記トリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子に再度プログラムし、前記トリミングデータが前記ヒューズ素子に正しくプログラムされている場合、製品テストを行い、前記製品テストで不良が確認されたとき、前記トリミングデータが外部から前記半導体集積回路装置内の前記レジスタに入力されて前記トリミング効果が再度調べられ、前記トリミング効果を調べた結果に基づき再度前記トリミングデータが決定され、前記トリミングデータが前記半導体集積回路装置内に設けられた前記ヒューズ素子に再度プログラムされ、前記ヒューズ素子にプログラムされた前記トリミングデータが前記レジスタを介して前記半導体集積回路装置の外部に再度読み出され、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているかどうかが再度確認され、前記トリミングデータがヒューズ素子に正しくプログラムされていない場合、前記トリミングデータが前記半導体集積回路装置に設けられた前記ヒューズ素子に再度プログラムされることを特徴としている。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３５】
（第１実施形態）
図１は、この発明の第１実施形態に係わる半導体記憶装置の構成を示すブロック図である。
【００３６】
図１に示すように、ヒューズセットブロック(Fuse Block)１は、レーザ、あるいは電流等の電気的手段により、ブローされる総数ｎ本のヒューズを含み、これらヒューズがブローされているか否かを示すパラレルなヒューズデータF<1:n>を出力する。このパラレルなヒューズデータF<1:n>は、回路特性トリミング用のデータとして用いられる。
【００３７】
クロック生成回路(Control Clock Generator)２は、外部クロック信号CLK1を受けて、チップ内部の動作を制御する複数の内部クロック信号CLK_P／CLK_O／CLK_Iを生成する。また、このクロック生成回路２は、上記内部クロックCLK_P／CLK_O／CLK_Iの生成タイミングを、上記ヒューズデータF<1:n>に基いて、最適な値にトリミングする。
【００３８】
周辺回路３は、クロック生成回路２で生成された内部クロック信号CLK_Pにより動作が制御され、この内部クロック信号CLK_Pに同期して外部コマンド信号を取り込み、演算して行列の複数のアドレス信号、複数の内部制御信号を発生する。
【００３９】
Ｉ／Ｏ回路４は、クロック生成回路２で生成された内部クロック信号CLK_Iに同期して、例えばｑビットのデータ幅を持つ外部シリアルデータ信号を取り込み、この外部シリアルデータ信号をｑビットのデータ幅を持つ内部シリアルデータ信号線に転送するデータ入力バッファ（Data In Buffer）、およびクロック生成回路２で生成された内部クロック信号CLK_Oに同期して、例えばｑビットのデータ幅を持つ内部シリアルデータ信号を取り込み、この内部シリアルデータ信号をｑビットのデータ幅を持つ外部シリアルデータ信号線に転送するデータ出力バッファ（Data Out Buffer）を含む。
【００４０】
メモリセルアレイ５は、行列の複数のアドレス信号により選択される複数のメモリセルで構成されている。このメモリセルアレイ５へのデータの読み書きは、周辺回路３、Ｉ／Ｏ回路４によって制御される。
【００４１】
さらに、本実施形態に係わる装置は、クロック生成回路２で生成される内部クロック信号CLK_P／CLK_O／CLK_Iの生成タイミングを微調整するトリミングデータ信号Ft<n>を出力するトリミングレジスタ回路（Trimming Register Block）６を有する。
【００４２】
トリミングレジスタ回路６は、ヒューズセットブロック１から出力されたパラレルなヒューズデータF<1:n>、あるいはトリミングレジスタ回路６中に設けられているトリミングレジスタ（詳しくは後述する）から転送された、データの書き替えが可能なパラレルなデータR<1:n>のいずれかを、トリミングデータFt<1:n>として、切り替え出力する。
【００４３】
図１に示す装置において、クロック生成回路２から生成される内部クロックCLK_P／CLK_O／CLK_Iは、それぞれ周辺回路３、Ｉ／Ｏ回路４内のデータ出力バッファ、およびデータ入力バッファを制御するための内部クロックである。
【００４４】
本実施形態に係わる装置は、図２Ａ〜図２Ｃに示すように、従来と同様、内部クロック生成のタイミングを変えることで、周辺回路３内の動作タイミング、データ入力のタイミング、データ出力のタイミングを最適値に調整することができる。
【００４５】
次に、本実施形態におけるトリミングレジスタ回路６について説明する。
【００４６】
図３は、本実施形態におけるトリミングレジスタ回路６の回路構成の一例を示す図である。
【００４７】
図３に示すように、本実施形態におけるトリミングレジスタ回路６は、トリミングブロック（Trimming Block1〜Trimming Block3）１１-1〜１１-3と、ｎビットのデータの読み書きが自由にできるトリミングレジスタ（Trimming Register）１２と、トリミングブロック（Trimming Block）選択回路１３の、計３回路で構成されている。
【００４８】
トリミングブロック（Trimming Block）１１-1〜１１-3は、CLK_O用／CLK_I用／CLK_P用の３つに分れており、それぞれが内部クロックCLK_O／CLK_P／CLK_Iをトリミングするのに必要なビット数と同数のｎ個のデータ（Data）転送選択回路１４-1〜１４-nから構成される。
【００４９】
ｎビットのトリミングデータFt<1:n>を出力するｎ個のデータ転送選択回路１４-1〜１４-nは、それぞれ２つのトランスファゲートから構成されており、ヒューズセットからのデータF<1:n>、またはトリミングレジスタ１２からのデータR<1:n>のどちらをトリミングデータFt<1:n>として出力するかを制御している。
【００５０】
データ転送選択回路１４-1〜１４-n内の、トランスファゲートのゲートレベルの制御、ひいてはトリミングブロック１１-1〜１１-3の選択は、トリミングブロック選択回路１３から出力される４つの制御信号PG1／NG1／PG2／NG2によってなされる。
【００５１】
トリミングレジスタ１２は、内部クロックCLK_O／CLK_P／CLK_Iをトリミングするのに必要なビット数と同ビット数の読み書き自由なレジスタである。
【００５２】
トリミングブロック選択回路１３は、トリミングを行う内部クロックに対応したトリミングブロック１１-1〜１１-3を選択するための制御信号PG1／NG1／PG2／NG2を作りだす。
【００５３】
トリミングブロック１１-1〜１１-3は、上記４つの制御信号PG1／NG1／PG2／NG2の状態によって、(1)Normal状態、(2)Write状態、(3)Read状態の３状態に分けられる。
【００５４】
次に、トリミングブロック選択回路１３について説明する。
【００５５】
図４Ａは、本実施形態におけるトリミングブロック選択回路１３の回路構成の一例を示す図である。
【００５６】
図４Ａに示すように、本実施形態におけるトリミングブロック選択回路１３は、トリミングブロック選択レジスタ（Trimming Block選択Register）２１と、データ転送制御ロジック部（Data転送制御Logic部1〜Data転送制御Logic部3）２２-1〜２２-3から構成されている。
【００５７】
データ転送制御ロジック部２２-1〜２２-3は、上記トリミングブロック１１-1〜１１-3に対応する形で３つに分れている。データ転送制御ロジック部２２-1〜２２-3の状態は、トリミングブロック選択レジスタ２１から出力される２ビットのアドレス信号(Add1／Add2)、およびトリミングブロックの状態を決めるモード信号Readによって決まる。
【００５８】
図４Ｂは、内部クロックCLK_I用のトリミングブロック１１-2に対するデータ転送制御ロジック部２２-3の演算結果を表している。
【００５９】
図４Ｂに示すように、トリミングブロック選択レジスタ２１からのアドレスAdd1／Add2が、ともに“HIGH”でない場合、トリミングブロック１１-2の状態は、常にNormal状態になる。反対に、アドレスAdd1／Add2が、ともに“HIGH”である場合、モード信号Readが“HIGH”の時、Read状態となり、“LOW”の時、Write状態となる。
【００６０】
また、データ転送制御ロジック部２２-1〜２２-3中のNANDロジック回路に入力されるアドレスAdd1／Add2の状態によって、どのトリミングブロック１１-1〜１１-3が選択されるかが決まる。
【００６１】
ここで、トリミングブロック１１の３つの状態、(1)Normal状態、(2)Write状態、(3)Read状態について説明する。
【００６２】
まず、(1)Normal状態から説明する。図５にNormal状態におけるトリミングブロック１１中のデータ転送選択回路１４の状態を示す。
【００６３】
(1)Normal状態では、図５に示すように、トランスファゲートTRS1はON状態、トランスファゲートTRS2はOFF状態となっている。このため、クロック生成回路２へ出力されるトリミングデータFtは、ヒューズセットブロック１からのデータFとなり、内部クロックのトリミングは、このデータFに基づいて行わる。
【００６４】
次に、(2)Write状態について説明する。図６にWrite状態におけるトリミングブロック１１中のデータ転送選択回路１４の状態を示す。
【００６５】
(2)Write状態では、図６に示すように、トランスファゲートTRS1はOFF状態、トランスファゲートTRS2はON状態となっている。このため、クロック生成回路２へ出力されるトリミングデータFtは、トリミングレジスタ１２からのデータRとなる。このトリミングレジスタ１２からのデータRは、例えば外部パッドRIOからトリミングレジスタ１２にデータを書き込むことで、自由に設定することができる。このため、内部クロックのトリミングを自由に行うことができる。
【００６６】
最後に、(3)Read状態について説明する。図７にRead状態におけるトリミングブロック１１中のデータ転送選択回路１４の状態を示す。
【００６７】
(3)Read状態では、図７に示すように、トランスファゲートTRS1、TRS2が、ともにON状態となっている。この結果、クロック生成回路２へ出力されるトリミングデータFtは、ヒューズセットブロック１からのデータFとなる。
【００６８】
また、この場合、トランスファゲートTRS2もON状態になっているため、ヒューズセットブロック１からのデータF、つまりトリミングデータFtを、トリミングレジスタ１２を用い、例えば外部パッドRIOを介して読み出すことができる。
【００６９】
次に、ヒューズセットブロック１について説明する。
【００７０】
図８は、本実施形態におけるヒューズセットブロック１の回路構成の一例を示す図である。
【００７１】
図８に示すように、本実施形態のヒューズセットは、レーザヒューズブロック（Laser Fuse Block）３１と、エレクトリックヒューズブロック（Electric Fuse Block）３２とから構成されている。レーザヒューズブロック３１には、例えばレーザ溶断型のヒューズが設けられ、エレクトリックヒューズブロック３２には、例えば電流溶断型のヒューズが設けられる。
【００７２】
このような構成にすることで、チップをパッケージ封入前にレーザヒューズでトリミングした後、パッケージ封入による影響で再トリミングが必要になった場合でも、再度、トリミングすることが可能となる。
【００７３】
次に、トリミングレジスタ１２について説明する。
【００７４】
図９は本実施形態におけるトリミングレジスタ１２とトリミングブロック１１との関係を示す図、図１０はトリミングレジスタ１２の回路構成の一例を示す図である。なお、本回路構成例では、トリミングデータFtが８ビットの場合を想定する。
【００７５】
図９、および図１０に示すように、トリミングレジスタ１２は、８個のフリップフロップ（ＦＦ）回路４１-1〜４１-8、８個のマルチプレクス（ＭＸ）回路４２-1〜４２-8、８個のWrite用出力回路４３-1〜４３-8、および１個のRead用出力回路４４とを含む。
【００７６】
本回路構成例におけるフリップフロップ回路４１-1〜４１-8の出力ノードfuse<1:n>はそれぞれ、マルチプレクス回路４２-1〜４２-8の第１入力に接続されるとともに、Write用出力回路４３-1〜４３-8の入力に接続される。
【００７７】
Write用出力回路４３-1〜４３-8の出力はそれぞれ、トリミングレジスタ１２とトリミングブロックとの接続ノードdREGbit<1:n>に接続される。さらに接続ノードdREGbit<1:n>はそれぞれ、マルチプレクス回路４２-1〜４２-8の第２入力に接続される。
【００７８】
マルチプレクス回路４２-1〜４２-8はそれぞれ、信号fuse data enに基いて、出力ノードfuse<1:n>、あるいは接続ノードdREGbit<1:n>のいずれか一つを選択して、フリップフロップ回路４１-2〜４１-8の入力、およびRead用出力回路４４の入力に接続する。
【００７９】
Read用出力回路４４の出力は、トリミングレジスタ１２と外部パッドRIOとの接続ノードCore Dataに接続される。さらに接続ノードCore Dataは、フリップフロップ回路４１-1〜４１-8のうち、初段のフリップフロップ回路４１-1の入力に接続される。
【００８０】
次に、その動作を説明する。
【００８１】
Write時、まず、フリップフロップ回路４１-1〜４１-8をそれぞれ、リセット信号fuse rstを用いてリセットする。
【００８２】
さらに信号fuse data enを、例えば“HIGH”とし、マルチプレクス回路４２-1〜４２-7がそれぞれ、出力ノードfuse<1:7>を選択するようにしておく。なお、最終段のマルチプレクス回路４２-8は、fuse data enの逆相の信号で制御され、Write時には、出力ノードfuse<8>を選択しない。
【００８３】
この状態で、初段のフリップフロップ回路４１-1の入力に、外部パッドRIOから、接続ノードCore Dataを介して、データをシリアルに入力する。フリップフロップ回路４１-1〜４１-8はそれぞれ、制御クロックfuse clkに同期して動作し、制御クロックfuse clkの立ち上がり、もしくは立ち下がりに応じて、入力されたデータを出力する。そして、例えば制御クロックfuse clkを８回トグルさせることで、８個のフリップフロップ回路４１-1〜４１-8それぞれにデータがセットされる。データがセットされた後、信号writeを、例えば“HIGH”レベルとし、Write用出力回路４３-1〜４３-8をそれぞれイネーブルする。この結果、フリップフロップ回路４１-1〜４１-8にセットされたデータが、データR<1:n>として、トリミングブロック１１に対して出力される。これにより、トリミングブロック１１からは、上述したように、データR<1:n>が、トリミングデータFt<1:n>として、クロック生成回路２に対して出力される。
【００８４】
また、Read時、フリップフロップ回路４１-1〜４１-8をそれぞれ、リセット信号fuse rstを用いてリセットする。
【００８５】
さらに、信号fuse data enは、最初に例えば“LOW”とし、マルチプレクス回路４２-1〜４２-7がそれぞれ、接続ノードdREGbit<1:7>を選択するようにしておく。なお、最終段のマルチプレクス回路４２-8は、fuse data enの逆相の信号で制御されているので、このときには、接続ノードdREGbit<8>を選択していない。
【００８６】
この状態では、初段のフリップフロップ回路４１-2〜４１-8の入力には、トリミングブロック１１から、接続ノードdREGbit<1:7>を介して、ヒューズセットブロック１からのデータF<1:7>が入力されている。
【００８７】
次に、信号fuse data enを、“LOW”から“HIGH”とし、マルチプレクス回路４２-1〜４２-7にそれぞれ、出力ノードfuse<1:7>を選択させる。これとともに、最終段のマルチプレクス回路４２-8には、接続ノードdREGbit<8>を選択させる。これにより、Read用出力回路４４には、ヒューズセットブロック１からのデータF<8>が入力される。この状態で、信号Readを、例えば“HIGH”レベルとし、Read用出力回路４４をイネーブルすることで、データF<8>は、接続ノードCore Dataを介して、外部パッドRIOから出力される。
【００８８】
次に、信号fuse data enを、再度“HIGH”から“LOW”とし、最終段のマルチプレクス回路４２-8に、出力ノードfuse<8>を選択させる。これにより、Read用出力回路４４には、フリップフロップ回路４１-8にセットされていたヒューズセットブロック１からのデータF<7>が入力され、データF<8>に続いて、データF<7>が、接続ノードCore Dataを介して、外部パッドRIOから出力される。
【００８９】
以下、上記動作を、データF<1>が出力されるまで繰り返すことで、ヒューズセットブロック１にセットされているデータF<1:8>を読み出すことができる。
【００９０】
次に、本実施形態の全体動作について説明する。
【００９１】
まず、データ入力タイミングのトリミングの場合について説明する。従来と同様、図２Ｂに示すようにチップ内部で内部クロックCLCK_Iが＋Δｔズレが生じてしまった場合、クロック発生回路で内部クロックCLK_Iの発生タイミングをΔｔ速めるトリミングを行わなければならない。
【００９２】
トリミングを行う場合、従来はヒューズをブローしてみなければ実際のトリミング量などを調べることができなかったのだが、この発明では実際にヒューズをブローする前に、トリミングレジスタ回路６のトリミングブロック１１の状態をWrite状態とし、トリミングレジスタ１２を介して、ヒューズブローによるトリミング予定値と同じトリミングデータを書き込む。これにより、ヒューズをブローした状態と同じ状態でトリミング効果を調べることができる。
【００９３】
この段階で、トリミングレジスタ回路６からのトリミングデータFtで、予定通りの効果があると判断できたならば、そこで初めてヒューズをブローすれば良い。
【００９４】
反対にトリミング効果が不足、あるいは過剰だと判断された場合は、トリミングレジスタ回路６からのトリミングデータFtを、最適になるように調節して、その値に基づいてヒューズをブローすれば良い。
【００９５】
図１１に、この発明におけるトリミング手法の流れを示す。
【００９６】
チップのパッケージ封入前、レーザヒューズによるトリミングを行う場合においても、まず、トリミングレジスタ回路６からのデータに基づきトリミングを行い、ヒューズブロー値を決める（ＳＴ．１）。
【００９７】
次に、上記ヒューズブロー値に基いて、レーザヒューズをブローし（ＳＴ．２）、ヒューズが正しくブローされたかをトリミングレジスタを用いて確認する（ＳＴ．３）。
【００９８】
もし、ブローされていなければ（ＮＧ）、再びヒューズブローの行程に戻り、再度ヒューズブローを行う。また、ヒューズが正しくブローされていることが確認できたら（ＯＫ）、チップをパッケージに封入する（ＳＴ．４）。
【００９９】
次に、製品テストを行い（ＳＴ．５）、何ら問題が無いようであれば出荷する（ＳＴ．６）。
【０１００】
もし、パッケージ封入の影響で再トリミングが必要になったならば（ＮＧ）、再度トリミングレジスタ回路６を用いて、今度はエレクトリックヒューズによるトリミングのヒューズ値を決める（ＳＴ．７）。
【０１０１】
次に、上記ヒューズ値に基いて、エレクトリックヒューズをブローし（ＳＴ．８）、ヒューズが正しくブローされたかをトリミングレジスタ回路６を用いて確認する（ＳＴ．９）。
【０１０２】
もし、ブローされていなければ（ＮＧ）、再びヒューズブローの行程に戻り、再度ヒューズブローを行う。また、ヒューズが正しくブローされていることが確認できたら（ＯＫ）、製品テストを行う（ＳＴ．１０）。何ら問題が無いようであれば出荷する（ＳＴ．１１）。
【０１０３】
もし、問題があった、例えば不良が確認されたときには（ＮＧ）、トリミングレジスタ回路６を用いて、再度ヒューズ値を決めてみることも可能である。
【０１０４】
以上のことから、この発明では、従来の様にヒューズをブローしてみて初めてトリミング効果が不足や超過だったと気づくようなことがなく、全てのチップに対して最適な値でトリミングすることができる。
【０１０５】
更に、この発明ではトリミングレジスタ回路６を用い、ヒューズが正しくブローされているか、その状態をパッケージ封入後でも容易に調べることができるため、エレクトリックヒューズを用いてヒューズブローする場合、ヒューズブローできているかどうかの検証にも効果がある。
【０１０６】
また、図１１に示したトリミング手法によれば、ヒューズブローが不完全であった装置においても、再度救済することが可能となる。このため、歩留りを、さらに向上させることが可能となる。
【０１０７】
（第２実施形態）
図１２Ａはこの発明の第２実施形態に係わる半導体記憶装置の構成を示すブロック図、図１２Ｂはそのヒューズセットブロックの構成を示す図である。
【０１０８】
図１２Ａに示すように、第２実施形態に係わる半導体記憶装置は、第１実施形態と同様、総数ｎ本のヒューズデータF<n>を持つ回路特性トリミング用のヒューズセットブロック１と、ヒューズデータF<n>によりクロック発生のタイミングを最適値にトリミングすることができるクロック生成回路２と、クロック生成回路を制御するトリミングデータ信号Ft<n>を作り出すトリミングレジスタ回路６と、クロック生成回路２から生成される内部クロックにより制御される周辺回路３と、データ出力バッファ（Data Out Buffer）とデータ入力バッファ（Data In Buffer）との２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０１０９】
しかしながら、本第２実施形態では、図１２Ｂに示すように、第１実施形態のヒューズセットブロック１の形態と異なり、ヒューズは、レーザヒューズ３１のみで構成されている形態となっている。
【０１１０】
このような第２実施形態に係わる半導体記憶装置においても、第１実施形態と同様に、トリミングレジスタ回路６を用いて、ヒューズブローの効果を前もって確認することにより、最適なヒューズ値を決めることができ、全てのチップに対して最適な値でトリミングすることができる。
【０１１１】
（第３実施形態）
図１３Ａはこの発明の第３実施形態に係わる半導体記憶装置の構成を示すブロック図、図１３Ｂはそのヒューズセットブロックの構成を示す図である。
【０１１２】
図１３Ａに示すように、第３実施形態に係わる半導体記憶装置は、第１実施形態と同様、総数ｎ本のヒューズデータF<n>を持つ回路特性トリミング用のヒューズセットブロック１と、ヒューズデータF<n>によりクロック発生のタイミングを最適値にトリミングすることができるクロック生成回路２と、クロック生成回路を制御するトリミングデータ信号Ft<n>を作り出すトリミングレジスタ回路６と、クロック生成回路２から生成される内部クロックにより制御される周辺回路３と、データ出力バッファ（Data Out Buffer）とデータ入力バッファ（Data In Buffer）との２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０１１３】
しかしながら、本第３実施形態では、図１３Ｂに示すように、第１、第２実施形態のヒューズセットの形態と異なり、ヒューズはエレクトリックヒューズ３２のみで構成されている形態となっている。
【０１１４】
このような第３実施形態の半導体記憶装置においても、第１、第２実施形態と同様にトリミングレジスタ回路６を用いて、ヒューズブローの効果を前もって確認することにより、最適なヒューズ値を決めることができ、全てのチップに対して最適な値でトリミングすることができる。
【０１１５】
（第４実施形態）
図１４は、この発明の第４実施形態に係わる半導体記憶装置の構成を示すブロック図である。
【０１１６】
図１４に示すように、第４実施形態に係わる半導体記憶装置は、総数ｎ本のヒューズデータF<n>を持つ回路特性トリミング用のヒューズ、および総数ｍ本のヒューズデータＦ<m>を持つ行列アドレスのリダンダンシ置換用のヒューズからなるヒューズブロック１と、ヒューズデータF<n>によりクロック発生のタイミングを最適値にトリミングすることができるクロック生成回路２と、クロック生成回路２を制御するトリミングデータ信号Ft<n>並びに、行列アドレスのリダンダンシ置換を制御するリダンダンシデータ信号Fr<m>を作り出すトリミングレジスタ回路６と、クロック生成回路２から生成される内部クロック、並びにトリミングレジスタ回路６から出力されるリダンダンシデータ信号Fr<m>により制御される周辺回路３と、データ出力回路（Data Out Buffer）とデータ入力回路（Data In Buffer）の２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０１１７】
本第４実施形態においては、第１、第２、第３実施形態と同様に、トリミングレジスタ回路６を用いて、ヒューズブローの効果を前もって確認することにより、最適なヒューズ値を決めることができ、全てのチップに対して最適な値でトリミングすることができる。
【０１１８】
更に、本第４実施形態では、行列アドレスのリダンダンシ置換を行う際においても、ヒューズブローする前に、トリミングレジスタ回路を用いて、リダンダンシ置換がなされたと同等な状態にしてテストすることができるため、的確なリダンダンシ置換を行うことができる。
【０１１９】
上記第１〜第４実施形態を参照して説明したこの発明によれば、ヒューズブローによるチップ内部タイミングの微調整や行列アドレスのリダンダンシ置換を行う場合において、実際にヒューズをブローする前にレジスタ回路を用いて内部タイミングの微調整やリダンダンシ置換を行い、その結果に基づき実際にブローするヒューズ値を決める。
【０１２０】
また、前記レジスタ回路を用いてヒューズの状態を読み出すことで、ヒューズブローの成否を的確に判断したり、チップ毎のリダンダンシ置換情報を把握することができる。この手法により、タイミングの微調整を行う最適なヒューズ値をチップ毎に決めることができ、また的確な行列アドレスへのリダンダンシ置換を行うことが可能な半導体記憶装置を得ることができる。
【０１２１】
以上、この発明を第１〜第４実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１２２】
また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【０１２３】
さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１２４】
【発明の効果】
以上説明したように、この発明によれば、実際にヒューズをブローしなくても、ヒューズブロー後のチップの状態を判断できる半導体記憶装置、および歩留りを、さらに向上させることが可能な半導体集積回路装置の検査方法をそれぞれ提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係わる半導体記憶装置の構成を示すブロック図。
【図２】図２Ａは外部クロックCLKとデータDQとの関係を示す図、図２Ｂは内部クロックCLK_Iと入力データD_INとの関係（トリミング前）を示す図、図２Ｃは内部クロックCLK_Iと入力データD_INとの関係（トリミング後）を示す図。
【図３】図３はトリミングレジスタ回路６の回路構成の一例を示す図。
【図４】図４Ａはトリミングブロック選択回路１３の回路構成の一例を示す図、図４Ｂはデータ転送制御ロジック部演算結果を表す図。
【図５】図５はNormal状態におけるデータ転送回路１４の状態を示す図。
【図６】図６はWrite状態におけるデータ転送回路１４の状態を示す図。
【図７】図７はRead状態におけるデータ転送回路１４の状態を示す図。
【図８】図８はヒューズセットブロック１の回路構成の一例を示す図。
【図９】図９はトリミングレジスタ１２とトリミングブロック１１との関係を示す図。
【図１０】図１０はトリミングレジスタ１２の回路構成の一例を示す図。
【図１１】図１１はこの発明におけるトリミング手法のフローチャート図。
【図１２】図１２Ａはこの発明の第２実施形態に係わる半導体記憶装置の構成を示すブロック図、図１２Ｂはそのヒューズセットブロックの構成を示す図。
【図１３】図１３Ａはこの発明の第３実施形態に係わる半導体記憶装置の構成を示すブロック図、図１３Ｂはそのヒューズセットブロックの構成を示す図。
【図１４】図１４はこの発明の第４実施形態に係わる半導体記憶装置の構成を示すブロック図。
【図１５】図１５は半導体記憶装置の典型的な構成を示すブロック図。
【図１６】図１６Ａは外部クロックCLKとデータDQとの関係を示す図、図１６Ｂは内部クロックCLK_Iと入力データD_INとの関係（トリミング前）を示す図、図１６Ｃは内部クロックCLK_Iと入力データD_INとの関係（トリミング後）を示す図。
【符号の説明】
１…ヒューズセットブロック（Fuse Block）、
２…クロック生成回路（Control Clock Generator）、
３…周辺回路、
４…Ｉ／Ｏ回路、
５…メモリセルアレイ、
６…トリミングレジスタ回路（Trimming Register Block）、
１１…トリミングブロック（Trimming Block）、
１２…トリミングレジスタ（Trimming Register）、
１３…トリミングブロック選択回路、
１４…データ転送制御回路、
２１…トリミングブロック選択レジスタ、
２２…データ転送制御ロジック部、
３１…レーザヒューズブロック（Laser Fuse Block）、
３２…エレクトリックヒューズブロック（Electric Fuse Block）、
４１…フリップフロップ回路、
４２…マルチプレクス回路、
４３…Write用出力回路、
４４…Read用出力回路。
【発明の属する技術分野】
この発明は、半導体記憶装置に係わり、特にヒューズブローによるチップ内部タイミングの微調整や、リダンダンシ置換を行う際の手法、及び回路構成に関する。
【０００２】
【従来の技術】
近年、半導体製造プロセスの微細化やシステムクロックの高速化に伴う半導体記憶装置の高速化により、回路内の動作マージンが少なくなり回路動作の最適化が大変困難になってきている。
【０００３】
また、製造プロセスの複雑化によるプロセス変動の影響でトランジスタや抵抗の特性が設計当初の狙い目から外れてしまうことも回路動作の最適化を更に困難にしている。
【０００４】
回路動作の最適化や歩留まり向上のため、通常はこのようなプロセス変動による影響等を考慮し回路特性をトリミングするためのヒューズセットや、行列アドレスのリダンダンシ置換のためのヒューズセットがチップ内に設けてある。
【０００５】
フェーズに関して、これまでは、レーザ光線でポリシリコンやメタルなどのヒューズをブローするレーザヒューズが一般的であったが、レーザヒューズでは、チップをパッケージに封入後にトリミングできないことから、近年ではパッケージ封入後でも電気的にヒューズをブローできるエレクトリックヒューズがチップ内に設けられつつある。
【０００６】
図１５は、上記半導体記憶装置の典型的な構成を示すブロック図である。
【０００７】
図１５に示すように、半導体記憶装置は、総数ｎ本のヒューズを含み、回路特性トリミング用のヒューズデータF<n>を出力するヒューズセットブロック（Fuse Block）１と、チップ内部の動作を制御する内部クロックCLK_P／CLK_O／CLK_Iの生成タイミングを、ヒューズデータF<n>により最適値にトリミングすることができるクロック生成回路（Control Clock Generator）２と、クロック生成回路２から生成される内部クロックCLK_P／CLK_O／CLK_Iにより制御される周辺回路３と、データ出力バッファ（Data Out Buffer）とデータ入力バッファ（Data In Buffer）との２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路３、４によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０００８】
図１５に示す装置において、クロック生成回路２から生成される内部クロックCLK_P／CLK_O／CLK_Iは、それぞれ周辺回路３、Ｉ／Ｏ回路４内のデータ出力バッファ、およびデータ入力バッファを制御するための内部クロックである。
【０００９】
周辺回路３は、内部クロックCLK_Pに同期して動作しているため、このクロックCLK_Pの生成タイミングを変えることで、周辺回路３内の動作タイミングを任意に変えることができる。
【００１０】
データ出力バッファは、内部クロックCLK_Oの立ち上がりエッジ、あるいは立ち下がりエッジ、あるいは両エッジに同期してメモリセルアレイからデータをチップ外部に読み出すための回路であり、このクロックCLK_Oの生成タイミングを変えることで、データ出力のタイミングを任意に調整することができる。
【００１１】
また、データ入力バッファは、内部クロックCLK_Iの立ち上がりエッジ、あるいは立ち下がりエッジ、あるいは両エッジに同期してメモリセルアレイに書き込むデータをチップ内部に取り込むための回路であり、このクロックCLK_Iの生成タイミングを変えることで、データ入力のタイミングを任意に調整することができる。
【００１２】
次に、データ入力タイミングのトリミングの場合を例にして全体動作について説明する。
【００１３】
図１６Ａは外部クロックCLKとデータDQとの関係を示す図、図１６Ｂは内部クロックCLK_Iと入力データD_INとの関係（トリミング前）を示す図、図１６Ｃは内部クロックCLK_Iと入力データD_INとの関係（トリミング後）を示す図である。
【００１４】
図１６Ａに示すように、メモリセルアレイへの書き込みデータは、外部クロックCLKの立ち上がり、立ち下がりの両エッジに同期させ、DQ PADから入力される。このとき、データは、クロックに対して、データ入力バッファの回路動作マージンが最大となるようなタイミングで入力される。つまり、クロックの周期をＴとするならば、ある入力データのクロックに対してのセットアップ時間Tsとホールド時間Thが共にＴ/４になるタイミングでデータを入力している。
【００１５】
このようにチップ外部では、クロックとデータとの関係が最適となっているのだが、実際のチップ内部では、このような理想的な関係とはなっていないのが実状である。なぜなら、プロセス変動やチップ内部のLCRの影響などによって、内部クロックCLK_Iの発生タイミングにズレが生じてしまうからである。
【００１６】
今、内部クロックCLK_Iのタイミングが上記のような要因で＋Δｔずれてしまっている、とする。この場合、図１６Ｂに示すように、チップ内部データD_INに対するデータ入力のセットアップ時間TsiはＴ/４＋Δｔとなり、回路動作マージンが広がるが、データ入力のホールド時間ThiはT/４−Δｔとなり、回路動作マージンは先程とは異なり小さくなってしまう。
【００１７】
このような回路動作マージンの不均衡を修正するために、−Δｔだけ内部クロックCLK_Iの発生タイミングを速めるヒューズをブローすることで、内部クロックCLK_Iのトリミングを行い、図１６Ｃに示すように、内部タイミングを外部タイミングと揃え、回路動作の最適化を行う。
【００１８】
【発明が解決しようとする課題】
しかしながら、実チップではプロセス変動の影響を受けているため、同一ヒューズをブローした場合でもトリミング値は必ずしも同一で無いと言うのが実状である。
【００１９】
したがって、上記のようなヒューズブローによるトリミング手法は、ヒューズブローによるトリミングの効果、つまりブローしたヒューズが本当にそのチップに対して最適だったのかの判断は実際にヒューズをブローしてみなければ解らないという問題を抱えている。よって、時にはトリミング量が足りなかったり、超過気味だったりする場合も生じてしまう。
【００２０】
つまり、従来技術のヒューズブローによるトリミングを行う手法では、そのチップに対して最適なトリミングを行うことが非常に困難である、という事情がある。
【００２１】
また、チップのパッケージ封入前に行うレーザヒューズブローによる手法においては、そのヒューズが正しくブローされているか否かについては容易に確認できるが、チップのパッケージ封入後にエレクトリックヒューズを用いる場合では、そのヒューズが正しくブローされているか判断する手段がなく、実際にそのチップをテストしてみなければ解らないという事情も抱えている。
【００２２】
以上は、クロック生成タイミングのトリミングに関しての事情であるが、行列アドレスのリダンダンシ置換の場合についても同様である。
【００２３】
一般にリダンダンシによる行列アドレスの置換においては、ヒューズブローする前に、置換しようとする行列アドレスで決まるリダンダンシアレイのテストを行い、その結果に基づき、リダンダンシ置換を行っている。
【００２４】
このリダンダンシセルテストは、あくまでそのセルが有効か否かをテストするためのものであり、実際のテストと同一タイミングでチップを動作させてテストしているわけではない。
【００２５】
したがって、リダンダンシ置換後にテストしてみたらタイミングなどのミスマッチで動作しないという場合が生じてしまう場合がある。
【００２６】
このような事情も、上記クロック生成タイミングのトリミングの場合と同様に、現状のヒューズブローによるトリミングやリダンダンシ置換の手法では、実際にヒューズをブローして見なければ、ヒューズブロー後のチップの状態を判断できないという事情に起因する。
【００２７】
この発明は、上記の事情に鑑み為されたもので、その目的は、実際にヒューズをブローしなくても、ヒューズブロー後のチップの状態を判断できる半導体集積回路装置を提供することにある。
【００２８】
また、他の目的は、歩留りを、さらに向上させることが可能な半導体集積回路装置の検査方法を提供することにある。
【００２９】
【課題を解決するための手段】
本発明の第１態様に係る半導体集積回路装置は、複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに格納された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路とを具備することを特徴としている。
【００３０】
本発明の第２態様に係る半導体集積回路装置は、行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに格納された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路とを具備することを特徴としている。
【００３１】
本発明の第３態様に係る半導体集積回路装置は、行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列の複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに保持された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送するとともに、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、前記レジスタに保持された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路とを具備することを特徴としている。
【００３２】
本発明の第４態様に係る半導体集積回路装置は、半導体集積回路部と、プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、データを格納するレジスタと、前記ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、外部から前記レジスタに入力されたデータの前記半導体集積回路部への転送、及び前記レジスタを介した前記ヒューズ素子にプログラムされたデータの外部への転送のうちの１つを選択するデータ転送選択回路とを具備することを特徴としている。
本発明の第５態様に係る半導体集積回路装置は、半導体集積回路部と、プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、レジスタとデータ転送選択回路を含み、前記レジスタは外部からの入力データを格納することが可能で、前記ヒューズ素子にプログラムされたデータを格納し、前記データ転送選択回路は、ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、前記レジスタに格納されたデータの前記半導体集積回路部への転送、及び前記ヒューズ素子にプログラムされたデータの前記レジスタへの転送のうちの１つを選択するレジスタブロックとを具備することを特徴としている。
【００３３】
本発明の第６態様に係る半導体集積回路装置の検査方法は、レジスタに、外部からトリミングデータを入力し、このトリミングデータに基づき半導体集積回路装置のトリミング効果を調べ、前記トリミング効果を調べた結果に基づいてトリミングデータを決定し、前記決定されたトリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子にプログラムし、前記ヒューズ素子にプログラムされたトリミングデータを、前記レジスタを介して前記半導体集積回路装置の外部に読み出し、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているか否かを確認し、前記トリミングデータが前記ヒューズ素子に正しくプログラムされていない場合、前記トリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子に再度プログラムし、前記トリミングデータが前記ヒューズ素子に正しくプログラムされている場合、製品テストを行い、前記製品テストで不良が確認されたとき、前記トリミングデータが外部から前記半導体集積回路装置内の前記レジスタに入力されて前記トリミング効果が再度調べられ、前記トリミング効果を調べた結果に基づき再度前記トリミングデータが決定され、前記トリミングデータが前記半導体集積回路装置内に設けられた前記ヒューズ素子に再度プログラムされ、前記ヒューズ素子にプログラムされた前記トリミングデータが前記レジスタを介して前記半導体集積回路装置の外部に再度読み出され、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているかどうかが再度確認され、前記トリミングデータがヒューズ素子に正しくプログラムされていない場合、前記トリミングデータが前記半導体集積回路装置に設けられた前記ヒューズ素子に再度プログラムされることを特徴としている。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３５】
（第１実施形態）
図１は、この発明の第１実施形態に係わる半導体記憶装置の構成を示すブロック図である。
【００３６】
図１に示すように、ヒューズセットブロック(Fuse Block)１は、レーザ、あるいは電流等の電気的手段により、ブローされる総数ｎ本のヒューズを含み、これらヒューズがブローされているか否かを示すパラレルなヒューズデータF<1:n>を出力する。このパラレルなヒューズデータF<1:n>は、回路特性トリミング用のデータとして用いられる。
【００３７】
クロック生成回路(Control Clock Generator)２は、外部クロック信号CLK1を受けて、チップ内部の動作を制御する複数の内部クロック信号CLK_P／CLK_O／CLK_Iを生成する。また、このクロック生成回路２は、上記内部クロックCLK_P／CLK_O／CLK_Iの生成タイミングを、上記ヒューズデータF<1:n>に基いて、最適な値にトリミングする。
【００３８】
周辺回路３は、クロック生成回路２で生成された内部クロック信号CLK_Pにより動作が制御され、この内部クロック信号CLK_Pに同期して外部コマンド信号を取り込み、演算して行列の複数のアドレス信号、複数の内部制御信号を発生する。
【００３９】
Ｉ／Ｏ回路４は、クロック生成回路２で生成された内部クロック信号CLK_Iに同期して、例えばｑビットのデータ幅を持つ外部シリアルデータ信号を取り込み、この外部シリアルデータ信号をｑビットのデータ幅を持つ内部シリアルデータ信号線に転送するデータ入力バッファ（Data In Buffer）、およびクロック生成回路２で生成された内部クロック信号CLK_Oに同期して、例えばｑビットのデータ幅を持つ内部シリアルデータ信号を取り込み、この内部シリアルデータ信号をｑビットのデータ幅を持つ外部シリアルデータ信号線に転送するデータ出力バッファ（Data Out Buffer）を含む。
【００４０】
メモリセルアレイ５は、行列の複数のアドレス信号により選択される複数のメモリセルで構成されている。このメモリセルアレイ５へのデータの読み書きは、周辺回路３、Ｉ／Ｏ回路４によって制御される。
【００４１】
さらに、本実施形態に係わる装置は、クロック生成回路２で生成される内部クロック信号CLK_P／CLK_O／CLK_Iの生成タイミングを微調整するトリミングデータ信号Ft<n>を出力するトリミングレジスタ回路（Trimming Register Block）６を有する。
【００４２】
トリミングレジスタ回路６は、ヒューズセットブロック１から出力されたパラレルなヒューズデータF<1:n>、あるいはトリミングレジスタ回路６中に設けられているトリミングレジスタ（詳しくは後述する）から転送された、データの書き替えが可能なパラレルなデータR<1:n>のいずれかを、トリミングデータFt<1:n>として、切り替え出力する。
【００４３】
図１に示す装置において、クロック生成回路２から生成される内部クロックCLK_P／CLK_O／CLK_Iは、それぞれ周辺回路３、Ｉ／Ｏ回路４内のデータ出力バッファ、およびデータ入力バッファを制御するための内部クロックである。
【００４４】
本実施形態に係わる装置は、図２Ａ〜図２Ｃに示すように、従来と同様、内部クロック生成のタイミングを変えることで、周辺回路３内の動作タイミング、データ入力のタイミング、データ出力のタイミングを最適値に調整することができる。
【００４５】
次に、本実施形態におけるトリミングレジスタ回路６について説明する。
【００４６】
図３は、本実施形態におけるトリミングレジスタ回路６の回路構成の一例を示す図である。
【００４７】
図３に示すように、本実施形態におけるトリミングレジスタ回路６は、トリミングブロック（Trimming Block1〜Trimming Block3）１１-1〜１１-3と、ｎビットのデータの読み書きが自由にできるトリミングレジスタ（Trimming Register）１２と、トリミングブロック（Trimming Block）選択回路１３の、計３回路で構成されている。
【００４８】
トリミングブロック（Trimming Block）１１-1〜１１-3は、CLK_O用／CLK_I用／CLK_P用の３つに分れており、それぞれが内部クロックCLK_O／CLK_P／CLK_Iをトリミングするのに必要なビット数と同数のｎ個のデータ（Data）転送選択回路１４-1〜１４-nから構成される。
【００４９】
ｎビットのトリミングデータFt<1:n>を出力するｎ個のデータ転送選択回路１４-1〜１４-nは、それぞれ２つのトランスファゲートから構成されており、ヒューズセットからのデータF<1:n>、またはトリミングレジスタ１２からのデータR<1:n>のどちらをトリミングデータFt<1:n>として出力するかを制御している。
【００５０】
データ転送選択回路１４-1〜１４-n内の、トランスファゲートのゲートレベルの制御、ひいてはトリミングブロック１１-1〜１１-3の選択は、トリミングブロック選択回路１３から出力される４つの制御信号PG1／NG1／PG2／NG2によってなされる。
【００５１】
トリミングレジスタ１２は、内部クロックCLK_O／CLK_P／CLK_Iをトリミングするのに必要なビット数と同ビット数の読み書き自由なレジスタである。
【００５２】
トリミングブロック選択回路１３は、トリミングを行う内部クロックに対応したトリミングブロック１１-1〜１１-3を選択するための制御信号PG1／NG1／PG2／NG2を作りだす。
【００５３】
トリミングブロック１１-1〜１１-3は、上記４つの制御信号PG1／NG1／PG2／NG2の状態によって、(1)Normal状態、(2)Write状態、(3)Read状態の３状態に分けられる。
【００５４】
次に、トリミングブロック選択回路１３について説明する。
【００５５】
図４Ａは、本実施形態におけるトリミングブロック選択回路１３の回路構成の一例を示す図である。
【００５６】
図４Ａに示すように、本実施形態におけるトリミングブロック選択回路１３は、トリミングブロック選択レジスタ（Trimming Block選択Register）２１と、データ転送制御ロジック部（Data転送制御Logic部1〜Data転送制御Logic部3）２２-1〜２２-3から構成されている。
【００５７】
データ転送制御ロジック部２２-1〜２２-3は、上記トリミングブロック１１-1〜１１-3に対応する形で３つに分れている。データ転送制御ロジック部２２-1〜２２-3の状態は、トリミングブロック選択レジスタ２１から出力される２ビットのアドレス信号(Add1／Add2)、およびトリミングブロックの状態を決めるモード信号Readによって決まる。
【００５８】
図４Ｂは、内部クロックCLK_I用のトリミングブロック１１-2に対するデータ転送制御ロジック部２２-3の演算結果を表している。
【００５９】
図４Ｂに示すように、トリミングブロック選択レジスタ２１からのアドレスAdd1／Add2が、ともに“HIGH”でない場合、トリミングブロック１１-2の状態は、常にNormal状態になる。反対に、アドレスAdd1／Add2が、ともに“HIGH”である場合、モード信号Readが“HIGH”の時、Read状態となり、“LOW”の時、Write状態となる。
【００６０】
また、データ転送制御ロジック部２２-1〜２２-3中のNANDロジック回路に入力されるアドレスAdd1／Add2の状態によって、どのトリミングブロック１１-1〜１１-3が選択されるかが決まる。
【００６１】
ここで、トリミングブロック１１の３つの状態、(1)Normal状態、(2)Write状態、(3)Read状態について説明する。
【００６２】
まず、(1)Normal状態から説明する。図５にNormal状態におけるトリミングブロック１１中のデータ転送選択回路１４の状態を示す。
【００６３】
(1)Normal状態では、図５に示すように、トランスファゲートTRS1はON状態、トランスファゲートTRS2はOFF状態となっている。このため、クロック生成回路２へ出力されるトリミングデータFtは、ヒューズセットブロック１からのデータFとなり、内部クロックのトリミングは、このデータFに基づいて行わる。
【００６４】
次に、(2)Write状態について説明する。図６にWrite状態におけるトリミングブロック１１中のデータ転送選択回路１４の状態を示す。
【００６５】
(2)Write状態では、図６に示すように、トランスファゲートTRS1はOFF状態、トランスファゲートTRS2はON状態となっている。このため、クロック生成回路２へ出力されるトリミングデータFtは、トリミングレジスタ１２からのデータRとなる。このトリミングレジスタ１２からのデータRは、例えば外部パッドRIOからトリミングレジスタ１２にデータを書き込むことで、自由に設定することができる。このため、内部クロックのトリミングを自由に行うことができる。
【００６６】
最後に、(3)Read状態について説明する。図７にRead状態におけるトリミングブロック１１中のデータ転送選択回路１４の状態を示す。
【００６７】
(3)Read状態では、図７に示すように、トランスファゲートTRS1、TRS2が、ともにON状態となっている。この結果、クロック生成回路２へ出力されるトリミングデータFtは、ヒューズセットブロック１からのデータFとなる。
【００６８】
また、この場合、トランスファゲートTRS2もON状態になっているため、ヒューズセットブロック１からのデータF、つまりトリミングデータFtを、トリミングレジスタ１２を用い、例えば外部パッドRIOを介して読み出すことができる。
【００６９】
次に、ヒューズセットブロック１について説明する。
【００７０】
図８は、本実施形態におけるヒューズセットブロック１の回路構成の一例を示す図である。
【００７１】
図８に示すように、本実施形態のヒューズセットは、レーザヒューズブロック（Laser Fuse Block）３１と、エレクトリックヒューズブロック（Electric Fuse Block）３２とから構成されている。レーザヒューズブロック３１には、例えばレーザ溶断型のヒューズが設けられ、エレクトリックヒューズブロック３２には、例えば電流溶断型のヒューズが設けられる。
【００７２】
このような構成にすることで、チップをパッケージ封入前にレーザヒューズでトリミングした後、パッケージ封入による影響で再トリミングが必要になった場合でも、再度、トリミングすることが可能となる。
【００７３】
次に、トリミングレジスタ１２について説明する。
【００７４】
図９は本実施形態におけるトリミングレジスタ１２とトリミングブロック１１との関係を示す図、図１０はトリミングレジスタ１２の回路構成の一例を示す図である。なお、本回路構成例では、トリミングデータFtが８ビットの場合を想定する。
【００７５】
図９、および図１０に示すように、トリミングレジスタ１２は、８個のフリップフロップ（ＦＦ）回路４１-1〜４１-8、８個のマルチプレクス（ＭＸ）回路４２-1〜４２-8、８個のWrite用出力回路４３-1〜４３-8、および１個のRead用出力回路４４とを含む。
【００７６】
本回路構成例におけるフリップフロップ回路４１-1〜４１-8の出力ノードfuse<1:n>はそれぞれ、マルチプレクス回路４２-1〜４２-8の第１入力に接続されるとともに、Write用出力回路４３-1〜４３-8の入力に接続される。
【００７７】
Write用出力回路４３-1〜４３-8の出力はそれぞれ、トリミングレジスタ１２とトリミングブロックとの接続ノードdREGbit<1:n>に接続される。さらに接続ノードdREGbit<1:n>はそれぞれ、マルチプレクス回路４２-1〜４２-8の第２入力に接続される。
【００７８】
マルチプレクス回路４２-1〜４２-8はそれぞれ、信号fuse data enに基いて、出力ノードfuse<1:n>、あるいは接続ノードdREGbit<1:n>のいずれか一つを選択して、フリップフロップ回路４１-2〜４１-8の入力、およびRead用出力回路４４の入力に接続する。
【００７９】
Read用出力回路４４の出力は、トリミングレジスタ１２と外部パッドRIOとの接続ノードCore Dataに接続される。さらに接続ノードCore Dataは、フリップフロップ回路４１-1〜４１-8のうち、初段のフリップフロップ回路４１-1の入力に接続される。
【００８０】
次に、その動作を説明する。
【００８１】
Write時、まず、フリップフロップ回路４１-1〜４１-8をそれぞれ、リセット信号fuse rstを用いてリセットする。
【００８２】
さらに信号fuse data enを、例えば“HIGH”とし、マルチプレクス回路４２-1〜４２-7がそれぞれ、出力ノードfuse<1:7>を選択するようにしておく。なお、最終段のマルチプレクス回路４２-8は、fuse data enの逆相の信号で制御され、Write時には、出力ノードfuse<8>を選択しない。
【００８３】
この状態で、初段のフリップフロップ回路４１-1の入力に、外部パッドRIOから、接続ノードCore Dataを介して、データをシリアルに入力する。フリップフロップ回路４１-1〜４１-8はそれぞれ、制御クロックfuse clkに同期して動作し、制御クロックfuse clkの立ち上がり、もしくは立ち下がりに応じて、入力されたデータを出力する。そして、例えば制御クロックfuse clkを８回トグルさせることで、８個のフリップフロップ回路４１-1〜４１-8それぞれにデータがセットされる。データがセットされた後、信号writeを、例えば“HIGH”レベルとし、Write用出力回路４３-1〜４３-8をそれぞれイネーブルする。この結果、フリップフロップ回路４１-1〜４１-8にセットされたデータが、データR<1:n>として、トリミングブロック１１に対して出力される。これにより、トリミングブロック１１からは、上述したように、データR<1:n>が、トリミングデータFt<1:n>として、クロック生成回路２に対して出力される。
【００８４】
また、Read時、フリップフロップ回路４１-1〜４１-8をそれぞれ、リセット信号fuse rstを用いてリセットする。
【００８５】
さらに、信号fuse data enは、最初に例えば“LOW”とし、マルチプレクス回路４２-1〜４２-7がそれぞれ、接続ノードdREGbit<1:7>を選択するようにしておく。なお、最終段のマルチプレクス回路４２-8は、fuse data enの逆相の信号で制御されているので、このときには、接続ノードdREGbit<8>を選択していない。
【００８６】
この状態では、初段のフリップフロップ回路４１-2〜４１-8の入力には、トリミングブロック１１から、接続ノードdREGbit<1:7>を介して、ヒューズセットブロック１からのデータF<1:7>が入力されている。
【００８７】
次に、信号fuse data enを、“LOW”から“HIGH”とし、マルチプレクス回路４２-1〜４２-7にそれぞれ、出力ノードfuse<1:7>を選択させる。これとともに、最終段のマルチプレクス回路４２-8には、接続ノードdREGbit<8>を選択させる。これにより、Read用出力回路４４には、ヒューズセットブロック１からのデータF<8>が入力される。この状態で、信号Readを、例えば“HIGH”レベルとし、Read用出力回路４４をイネーブルすることで、データF<8>は、接続ノードCore Dataを介して、外部パッドRIOから出力される。
【００８８】
次に、信号fuse data enを、再度“HIGH”から“LOW”とし、最終段のマルチプレクス回路４２-8に、出力ノードfuse<8>を選択させる。これにより、Read用出力回路４４には、フリップフロップ回路４１-8にセットされていたヒューズセットブロック１からのデータF<7>が入力され、データF<8>に続いて、データF<7>が、接続ノードCore Dataを介して、外部パッドRIOから出力される。
【００８９】
以下、上記動作を、データF<1>が出力されるまで繰り返すことで、ヒューズセットブロック１にセットされているデータF<1:8>を読み出すことができる。
【００９０】
次に、本実施形態の全体動作について説明する。
【００９１】
まず、データ入力タイミングのトリミングの場合について説明する。従来と同様、図２Ｂに示すようにチップ内部で内部クロックCLCK_Iが＋Δｔズレが生じてしまった場合、クロック発生回路で内部クロックCLK_Iの発生タイミングをΔｔ速めるトリミングを行わなければならない。
【００９２】
トリミングを行う場合、従来はヒューズをブローしてみなければ実際のトリミング量などを調べることができなかったのだが、この発明では実際にヒューズをブローする前に、トリミングレジスタ回路６のトリミングブロック１１の状態をWrite状態とし、トリミングレジスタ１２を介して、ヒューズブローによるトリミング予定値と同じトリミングデータを書き込む。これにより、ヒューズをブローした状態と同じ状態でトリミング効果を調べることができる。
【００９３】
この段階で、トリミングレジスタ回路６からのトリミングデータFtで、予定通りの効果があると判断できたならば、そこで初めてヒューズをブローすれば良い。
【００９４】
反対にトリミング効果が不足、あるいは過剰だと判断された場合は、トリミングレジスタ回路６からのトリミングデータFtを、最適になるように調節して、その値に基づいてヒューズをブローすれば良い。
【００９５】
図１１に、この発明におけるトリミング手法の流れを示す。
【００９６】
チップのパッケージ封入前、レーザヒューズによるトリミングを行う場合においても、まず、トリミングレジスタ回路６からのデータに基づきトリミングを行い、ヒューズブロー値を決める（ＳＴ．１）。
【００９７】
次に、上記ヒューズブロー値に基いて、レーザヒューズをブローし（ＳＴ．２）、ヒューズが正しくブローされたかをトリミングレジスタを用いて確認する（ＳＴ．３）。
【００９８】
もし、ブローされていなければ（ＮＧ）、再びヒューズブローの行程に戻り、再度ヒューズブローを行う。また、ヒューズが正しくブローされていることが確認できたら（ＯＫ）、チップをパッケージに封入する（ＳＴ．４）。
【００９９】
次に、製品テストを行い（ＳＴ．５）、何ら問題が無いようであれば出荷する（ＳＴ．６）。
【０１００】
もし、パッケージ封入の影響で再トリミングが必要になったならば（ＮＧ）、再度トリミングレジスタ回路６を用いて、今度はエレクトリックヒューズによるトリミングのヒューズ値を決める（ＳＴ．７）。
【０１０１】
次に、上記ヒューズ値に基いて、エレクトリックヒューズをブローし（ＳＴ．８）、ヒューズが正しくブローされたかをトリミングレジスタ回路６を用いて確認する（ＳＴ．９）。
【０１０２】
もし、ブローされていなければ（ＮＧ）、再びヒューズブローの行程に戻り、再度ヒューズブローを行う。また、ヒューズが正しくブローされていることが確認できたら（ＯＫ）、製品テストを行う（ＳＴ．１０）。何ら問題が無いようであれば出荷する（ＳＴ．１１）。
【０１０３】
もし、問題があった、例えば不良が確認されたときには（ＮＧ）、トリミングレジスタ回路６を用いて、再度ヒューズ値を決めてみることも可能である。
【０１０４】
以上のことから、この発明では、従来の様にヒューズをブローしてみて初めてトリミング効果が不足や超過だったと気づくようなことがなく、全てのチップに対して最適な値でトリミングすることができる。
【０１０５】
更に、この発明ではトリミングレジスタ回路６を用い、ヒューズが正しくブローされているか、その状態をパッケージ封入後でも容易に調べることができるため、エレクトリックヒューズを用いてヒューズブローする場合、ヒューズブローできているかどうかの検証にも効果がある。
【０１０６】
また、図１１に示したトリミング手法によれば、ヒューズブローが不完全であった装置においても、再度救済することが可能となる。このため、歩留りを、さらに向上させることが可能となる。
【０１０７】
（第２実施形態）
図１２Ａはこの発明の第２実施形態に係わる半導体記憶装置の構成を示すブロック図、図１２Ｂはそのヒューズセットブロックの構成を示す図である。
【０１０８】
図１２Ａに示すように、第２実施形態に係わる半導体記憶装置は、第１実施形態と同様、総数ｎ本のヒューズデータF<n>を持つ回路特性トリミング用のヒューズセットブロック１と、ヒューズデータF<n>によりクロック発生のタイミングを最適値にトリミングすることができるクロック生成回路２と、クロック生成回路を制御するトリミングデータ信号Ft<n>を作り出すトリミングレジスタ回路６と、クロック生成回路２から生成される内部クロックにより制御される周辺回路３と、データ出力バッファ（Data Out Buffer）とデータ入力バッファ（Data In Buffer）との２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０１０９】
しかしながら、本第２実施形態では、図１２Ｂに示すように、第１実施形態のヒューズセットブロック１の形態と異なり、ヒューズは、レーザヒューズ３１のみで構成されている形態となっている。
【０１１０】
このような第２実施形態に係わる半導体記憶装置においても、第１実施形態と同様に、トリミングレジスタ回路６を用いて、ヒューズブローの効果を前もって確認することにより、最適なヒューズ値を決めることができ、全てのチップに対して最適な値でトリミングすることができる。
【０１１１】
（第３実施形態）
図１３Ａはこの発明の第３実施形態に係わる半導体記憶装置の構成を示すブロック図、図１３Ｂはそのヒューズセットブロックの構成を示す図である。
【０１１２】
図１３Ａに示すように、第３実施形態に係わる半導体記憶装置は、第１実施形態と同様、総数ｎ本のヒューズデータF<n>を持つ回路特性トリミング用のヒューズセットブロック１と、ヒューズデータF<n>によりクロック発生のタイミングを最適値にトリミングすることができるクロック生成回路２と、クロック生成回路を制御するトリミングデータ信号Ft<n>を作り出すトリミングレジスタ回路６と、クロック生成回路２から生成される内部クロックにより制御される周辺回路３と、データ出力バッファ（Data Out Buffer）とデータ入力バッファ（Data In Buffer）との２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０１１３】
しかしながら、本第３実施形態では、図１３Ｂに示すように、第１、第２実施形態のヒューズセットの形態と異なり、ヒューズはエレクトリックヒューズ３２のみで構成されている形態となっている。
【０１１４】
このような第３実施形態の半導体記憶装置においても、第１、第２実施形態と同様にトリミングレジスタ回路６を用いて、ヒューズブローの効果を前もって確認することにより、最適なヒューズ値を決めることができ、全てのチップに対して最適な値でトリミングすることができる。
【０１１５】
（第４実施形態）
図１４は、この発明の第４実施形態に係わる半導体記憶装置の構成を示すブロック図である。
【０１１６】
図１４に示すように、第４実施形態に係わる半導体記憶装置は、総数ｎ本のヒューズデータF<n>を持つ回路特性トリミング用のヒューズ、および総数ｍ本のヒューズデータＦ<m>を持つ行列アドレスのリダンダンシ置換用のヒューズからなるヒューズブロック１と、ヒューズデータF<n>によりクロック発生のタイミングを最適値にトリミングすることができるクロック生成回路２と、クロック生成回路２を制御するトリミングデータ信号Ft<n>並びに、行列アドレスのリダンダンシ置換を制御するリダンダンシデータ信号Fr<m>を作り出すトリミングレジスタ回路６と、クロック生成回路２から生成される内部クロック、並びにトリミングレジスタ回路６から出力されるリダンダンシデータ信号Fr<m>により制御される周辺回路３と、データ出力回路（Data Out Buffer）とデータ入力回路（Data In Buffer）の２回路からなるＩ/Ｏ回路４と、内部クロックにより制御されるこれら２つの回路によってデータの読み書きが制御されるメモリセルアレイ５とを有する。
【０１１７】
本第４実施形態においては、第１、第２、第３実施形態と同様に、トリミングレジスタ回路６を用いて、ヒューズブローの効果を前もって確認することにより、最適なヒューズ値を決めることができ、全てのチップに対して最適な値でトリミングすることができる。
【０１１８】
更に、本第４実施形態では、行列アドレスのリダンダンシ置換を行う際においても、ヒューズブローする前に、トリミングレジスタ回路を用いて、リダンダンシ置換がなされたと同等な状態にしてテストすることができるため、的確なリダンダンシ置換を行うことができる。
【０１１９】
上記第１〜第４実施形態を参照して説明したこの発明によれば、ヒューズブローによるチップ内部タイミングの微調整や行列アドレスのリダンダンシ置換を行う場合において、実際にヒューズをブローする前にレジスタ回路を用いて内部タイミングの微調整やリダンダンシ置換を行い、その結果に基づき実際にブローするヒューズ値を決める。
【０１２０】
また、前記レジスタ回路を用いてヒューズの状態を読み出すことで、ヒューズブローの成否を的確に判断したり、チップ毎のリダンダンシ置換情報を把握することができる。この手法により、タイミングの微調整を行う最適なヒューズ値をチップ毎に決めることができ、また的確な行列アドレスへのリダンダンシ置換を行うことが可能な半導体記憶装置を得ることができる。
【０１２１】
以上、この発明を第１〜第４実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１２２】
また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【０１２３】
さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１２４】
【発明の効果】
以上説明したように、この発明によれば、実際にヒューズをブローしなくても、ヒューズブロー後のチップの状態を判断できる半導体記憶装置、および歩留りを、さらに向上させることが可能な半導体集積回路装置の検査方法をそれぞれ提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係わる半導体記憶装置の構成を示すブロック図。
【図２】図２Ａは外部クロックCLKとデータDQとの関係を示す図、図２Ｂは内部クロックCLK_Iと入力データD_INとの関係（トリミング前）を示す図、図２Ｃは内部クロックCLK_Iと入力データD_INとの関係（トリミング後）を示す図。
【図３】図３はトリミングレジスタ回路６の回路構成の一例を示す図。
【図４】図４Ａはトリミングブロック選択回路１３の回路構成の一例を示す図、図４Ｂはデータ転送制御ロジック部演算結果を表す図。
【図５】図５はNormal状態におけるデータ転送回路１４の状態を示す図。
【図６】図６はWrite状態におけるデータ転送回路１４の状態を示す図。
【図７】図７はRead状態におけるデータ転送回路１４の状態を示す図。
【図８】図８はヒューズセットブロック１の回路構成の一例を示す図。
【図９】図９はトリミングレジスタ１２とトリミングブロック１１との関係を示す図。
【図１０】図１０はトリミングレジスタ１２の回路構成の一例を示す図。
【図１１】図１１はこの発明におけるトリミング手法のフローチャート図。
【図１２】図１２Ａはこの発明の第２実施形態に係わる半導体記憶装置の構成を示すブロック図、図１２Ｂはそのヒューズセットブロックの構成を示す図。
【図１３】図１３Ａはこの発明の第３実施形態に係わる半導体記憶装置の構成を示すブロック図、図１３Ｂはそのヒューズセットブロックの構成を示す図。
【図１４】図１４はこの発明の第４実施形態に係わる半導体記憶装置の構成を示すブロック図。
【図１５】図１５は半導体記憶装置の典型的な構成を示すブロック図。
【図１６】図１６Ａは外部クロックCLKとデータDQとの関係を示す図、図１６Ｂは内部クロックCLK_Iと入力データD_INとの関係（トリミング前）を示す図、図１６Ｃは内部クロックCLK_Iと入力データD_INとの関係（トリミング後）を示す図。
【符号の説明】
１…ヒューズセットブロック（Fuse Block）、
２…クロック生成回路（Control Clock Generator）、
３…周辺回路、
４…Ｉ／Ｏ回路、
５…メモリセルアレイ、
６…トリミングレジスタ回路（Trimming Register Block）、
１１…トリミングブロック（Trimming Block）、
１２…トリミングレジスタ（Trimming Register）、
１３…トリミングブロック選択回路、
１４…データ転送制御回路、
２１…トリミングブロック選択レジスタ、
２２…データ転送制御ロジック部、
３１…レーザヒューズブロック（Laser Fuse Block）、
３２…エレクトリックヒューズブロック（Electric Fuse Block）、
４１…フリップフロップ回路、
４２…マルチプレクス回路、
４３…Write用出力回路、
４４…Read用出力回路。
Claims (6)
- 複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、
外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、
前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、
前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、
プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、
前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに格納された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路と
を具備することを特徴とする半導体集積回路装置。 - 行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、
外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、
前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、
前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、
プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、
前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに格納された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路と
を具備することを特徴とする半導体集積回路装置。 - 行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、
外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、
前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列の複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、
前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、
プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、
前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、レジスタに保持された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送するとともに、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力され、前記レジスタに保持された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送し、前記ヒューズ素子ブロックから出力されたデータを、前記レジスタを介して外部に出力するトリミングレジスタ回路とを具備することを特徴とする半導体集積回路装置。 - 半導体集積回路部と、
プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、
データを格納するレジスタと、
前記ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、外部から前記レジスタに入力されたデータの前記半導体集積回路部への転送、及び前記レジスタを介した前記ヒューズ素子にプログラムされたデータの外部への転送のうちの１つを選択するデータ転送選択回路と
を具備することを特徴とする半導体集積回路装置。 - 半導体集積回路部と、
プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、
レジスタとデータ転送選択回路を含み、前記レジスタは外部からの入力データを格納することが可能で、前記ヒューズ素子にプログラムされたデータを格納し、前記データ転送選択回路は、ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、前記レジスタに格納されたデータの前記半導体集積回路部への転送、及び前記ヒューズ素子にプログラムされたデータの前記レジスタへの転送のうちの１つを選択するレジスタブロックと
を具備することを特徴とする半導体集積回路装置。 - レジスタに、外部からトリミングデータを入力し、このトリミングデータに基づき半導体集積回路装置のトリミング効果を調べ、
前記トリミング効果を調べた結果に基づいてトリミングデータを決定し、
前記決定されたトリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子にプログラムし、
前記ヒューズ素子にプログラムされたトリミングデータを、前記レジスタを介して前記半導体集積回路装置の外部に読み出し、
前記トリミングデータが前記ヒューズ素子に正しくプログラムされているか否かを確認し、
前記トリミングデータが前記ヒューズ素子に正しくプログラムされていない場合、前記トリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子に再度プログラムし、
前記トリミングデータが前記ヒューズ素子に正しくプログラムされている場合、製品テストを行い、
前記製品テストで不良が確認されたとき、前記トリミングデータが外部から前記半導体集積回路装置内の前記レジスタに入力されて前記トリミング効果が再度調べられ、前記トリミング効果を調べた結果に基づき再度前記トリミングデータが決定され、前記トリミングデータが前記半導体集積回路装置内に設けられた前記ヒューズ素子に再度プログラムされ、前記ヒューズ素子にプログラムされた前記トリミングデータが前記レジスタを介して前記半導体集積回路装置の外部に再度読み出され、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているかどうかが再度確認され、前記トリミングデータがヒューズ素子に正しくプログラムされていない場合、前記トリミングデータが前記半導体集積回路装置に設けられた前記ヒューズ素子に再度プログラムされることを特徴とする半導体集積回路装置の検査方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305402A JP4723714B2 (ja) | 2000-10-04 | 2000-10-04 | 半導体集積回路装置およびその検査方法 |
| US09/971,371 US6490219B2 (en) | 2000-10-04 | 2001-10-03 | Semiconductor integrated circuit device and method of manufacturing thereof |
| US10/272,243 US6665226B2 (en) | 2000-10-04 | 2002-10-15 | Semiconductor integrated circuit device and method of manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305402A JP4723714B2 (ja) | 2000-10-04 | 2000-10-04 | 半導体集積回路装置およびその検査方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002117694A JP2002117694A (ja) | 2002-04-19 |
| JP2002117694A5 JP2002117694A5 (ja) | 2007-11-22 |
| JP4723714B2 true JP4723714B2 (ja) | 2011-07-13 |
Family
ID=18786272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000305402A Expired - Fee Related JP4723714B2 (ja) | 2000-10-04 | 2000-10-04 | 半導体集積回路装置およびその検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6490219B2 (ja) |
| JP (1) | JP4723714B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328447B1 (ko) * | 2000-02-21 | 2002-03-16 | 박종섭 | 안티퓨즈 리페어 회로 |
| US6166981A (en) * | 2000-02-25 | 2000-12-26 | International Business Machines Corporation | Method for addressing electrical fuses |
| JP3884374B2 (ja) * | 2002-12-06 | 2007-02-21 | 株式会社東芝 | 半導体装置 |
| DE10325769B4 (de) * | 2003-06-05 | 2007-01-04 | Zentrum Mikroelektronik Dresden Ag | Anordnung und Verfahren zum Abgleich einer kalibrierbaren Stromquelle |
| US7089136B2 (en) * | 2003-07-18 | 2006-08-08 | International Business Machines Corporation | Method for reduced electrical fusing time |
| JP3964841B2 (ja) * | 2003-08-29 | 2007-08-22 | 株式会社東芝 | 半導体集積回路装置 |
| JP2005092915A (ja) * | 2003-09-12 | 2005-04-07 | Toshiba Corp | 半導体集積回路装置およびその情報記憶方法 |
| US20060044899A1 (en) * | 2004-08-27 | 2006-03-02 | Ellis Robert W | Method and apparatus for destroying flash memory |
| JP4828901B2 (ja) * | 2005-09-22 | 2011-11-30 | 株式会社東芝 | 半導体集積回路装置 |
| JP2007102865A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置 |
| JP2007102848A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置 |
| JP2008053259A (ja) * | 2006-08-22 | 2008-03-06 | Fujitsu Ltd | 半導体集積回路及びその試験方法 |
| JP5003106B2 (ja) * | 2006-11-06 | 2012-08-15 | セイコーエプソン株式会社 | 記憶回路の検査方法 |
| JP2008305517A (ja) * | 2007-06-11 | 2008-12-18 | Hitachi Ulsi Systems Co Ltd | 半導体集積回路装置 |
| US7532027B2 (en) * | 2007-09-28 | 2009-05-12 | Adtron, Inc. | Deliberate destruction of integrated circuits |
| KR101586325B1 (ko) * | 2009-11-09 | 2016-02-03 | 삼성전자주식회사 | 트림 회로 및 이를 포함하는 반도체 메모리 장치 |
| US9343184B2 (en) | 2014-04-07 | 2016-05-17 | Micron Technology, Inc. | Soft post package repair of memory devices |
| US9741403B2 (en) * | 2014-11-12 | 2017-08-22 | Micron Technology, Inc. | Apparatuses and methods to perform post package trim |
| US9349491B1 (en) | 2015-04-17 | 2016-05-24 | Micron Technology, Inc. | Repair of memory devices using volatile and non-volatile memory |
| US10832791B2 (en) | 2019-01-24 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for soft post-package repair |
| US10629282B1 (en) * | 2019-06-16 | 2020-04-21 | Elite Semiconductor Memory Technology Inc. | E-fuse circuit |
| US11984185B2 (en) | 2021-04-07 | 2024-05-14 | Micron Technology, Inc. | Apparatuses and methods for zone-based soft post-package repair |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2773271B2 (ja) * | 1989-07-26 | 1998-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| JP2720718B2 (ja) * | 1992-07-09 | 1998-03-04 | 株式会社デンソー | 半導体センサ装置 |
| US5682346A (en) * | 1995-03-29 | 1997-10-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having suitable writing efficiency |
| JP2000163999A (ja) * | 1998-11-20 | 2000-06-16 | Fujitsu Ltd | セルフタイミングコントロール回路 |
| JP4437565B2 (ja) * | 1998-11-26 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置、半導体集積回路装置の設計方法、及び、記録媒体 |
| JP3814464B2 (ja) * | 2000-06-09 | 2006-08-30 | 株式会社東芝 | 半導体メモリ集積回路 |
| JP3526446B2 (ja) * | 2000-06-09 | 2004-05-17 | 株式会社東芝 | フューズプログラム回路 |
| JP2002094368A (ja) * | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2002150789A (ja) * | 2000-11-09 | 2002-05-24 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| US6373771B1 (en) * | 2001-01-17 | 2002-04-16 | International Business Machines Corporation | Integrated fuse latch and shift register for efficient programming and fuse readout |
-
2000
- 2000-10-04 JP JP2000305402A patent/JP4723714B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-03 US US09/971,371 patent/US6490219B2/en not_active Expired - Fee Related
-
2002
- 2002-10-15 US US10/272,243 patent/US6665226B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020051400A1 (en) | 2002-05-02 |
| US6665226B2 (en) | 2003-12-16 |
| JP2002117694A (ja) | 2002-04-19 |
| US6490219B2 (en) | 2002-12-03 |
| US20030031075A1 (en) | 2003-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |