JP3964841B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特にヒューズボックス及びこのヒューズボックスから転送された情報を保持するレジスタを有する半導体集積回路装置、及びレジスタに保持された情報の破壊を検出するエラー検出方法に関する。

電気的ヒューズ（例えば、電流溶断型ヒューズ）や、光学的ヒューズ（例えば、レーザー溶断型ヒューズ）は、電気的経路の切断／非切断に応じて、０／１の情報をプログラムすることができる。つまり、ヒューズはプログラマブルＲＯＭの一つであり、しかも、情報は、電気的経路の切断／非切断という物理的な破壊によってプログラムされるので、その記憶保持特性は、半永久的である。このような利点により、ヒューズは、近時、半導体集積回路装置に対して半永久的にプログラムする必要がある情報をプログラムする手段として注目され、広く利用されるようになってきている。半永久的にプログラムする必要がある情報としては、例えば、半導体メモリのリダンダンシ情報等が挙げられる。

しかし、ヒューズは、プログラムに際して物理的な破壊を伴う。このため、プログラム中に、半導体集積回路チップ内の半導体デバイスを壊してしまうような事故を発生させることがある。この点、近時の半導体集積回路装置では、ヒューズを、ヒューズボックスと呼ばれる領域に集め、半導体デバイスの集積度が高い内部マクロ領域から隔離することで解消している。

しかし、ヒューズボックスは、内部マクロ領域から離れた個所に確保される。このため、内部マクロ領域からヒューズボックスに対してアクセスしていると、動作速度を著しく悪化させてしまう。そこで、ヒューズボックスから読み出した情報を、内部マクロ領域に設けた一時的記憶回路、例えば、レジスタに転送し、ヒューズにプログラムされた情報をレジスタに保持させる手法がとられている。

なお、ヒューズにプログラムされた情報をレジスタに転送する技術を記載した公知例は、例えば、特許文献１がある。
米国特許第６，４９０，２１９号明細書

レジスタに保持された情報は、半導体集積回路装置が動作している間、常に正しく保持されていなければならない。しかし、レジスタは、情報を物理的ではなく、電気的に記憶する電気的記憶回路である。電気的記憶回路は、例えば、ソフトエラーなどの偶発的な要素で、保持している情報が壊れる可能性を持つ。

この発明は上記事情に鑑み為されたもので、その目的は、保持した情報が偶発的に壊れたことを検出可能な半導体集積回路装置を提供することにある。

上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、情報がプログラムされるプログラマブル回路と、前記プログラマブル回路にプログラムされた情報を、電気的に保持する情報保持回路と、前記情報保持回路に保持された情報を圧縮する圧縮回路と、期待値情報を出力する情報出力回路と、前記期待値情報と前記情報圧縮回路で圧縮された情報とを比較し、前記情報保持回路に保持された情報が破壊されたか否かを検出するエラー検出回路とを具備し、前記情報出力回路は、期待値情報を生成する期待値情報生成回路を含み、前記期待値情報生成回路は、前記プログラマブル回路にプログラムされた情報を、前記情報保持回路に保持させる際に蓄積加算して前記期待値情報を生成するように構成されていることを特徴としている。

また、この発明の第２態様に係る半導体集積回路装置は、情報がプログラムされるプログラマブル回路と、前記プログラマブル回路にプログラムされた情報を、電気的に保持する情報保持回路と、前記情報保持回路に保持された情報を圧縮する圧縮回路と、期待値補正情報を出力する情報出力回路と、前記圧縮情報を、前記期待値補正情報に基づいて一定の値の期待値情報に補正し、この一定の値の期待値情報の変化に基き、前記情報保持回路に保持された情報が破壊されたか否かを検出するエラー検出回路とを具備し、前記情報出力回路は、期待値補正情報を生成する期待値補正情報生成回路を含み、前記期待値補正情報生成回路は、前記プログラマブル回路にプログラムされた情報を、前記情報保持回路に保持させる際に蓄積加算して前記期待値補正情報を生成するように構成されていることを特徴としている。

この発明によれば、保持した情報が偶発的に壊れたことを検出可能な半導体集積回路装置を提供できる。

以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
第１実施形態は、この発明に係る半導体集積回路装置の実施形態として、システム オン チップ、例えば、ＤＲＡＭ混載ロジックデバイスを示す。この発明は、ＤＲＡＭ混載ロジックデバイスに限定されて適用されるものではない。

図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１に示すように、第１実施形態に係る半導体集積回路装置は、一つの半導体チップ１に、ランダムロジック２、３に加え、いくつかのＩＰ（Intellectual Property）マクロを含んでいる。本例では、ＣＰＵマクロ４、ＳＲＡＭマクロ５、そしてＤＲＡＭマクロ６がＩＰマクロに該当する。Ｉ／Ｏ回路７は、これらＩＰマクロの外側、即ちチップ１の周辺に配置される。ヒューズボックス８は、本例では、ＤＲＡＭマクロ６から離れた個所に設けられている。ヒューズボックス８は、情報がプログラムされるプログラマブル回路が集積される領域であり、このプログラマブル回路はＤＲＡＭマクロ６に対して電気的に接続される。ヒューズボックス８の一回路例を図２に示す。

図２に示すように、一回路例に係るヒューズボックス８には、プログラマブル回路として、ヒューズ９が配置されている。ヒューズ９は、例えば、電気的ヒューズ、もしくは光学的ヒューズである。電気的ヒューズの例としては、例えば、過大な電流によって自身の配線を溶断する電流溶断型ヒューズや、キャパシタを電気的に破壊するアンチヒューズなどを挙げることができる。光学的ヒューズの例としては、例えば、レーザ−によって配線を溶断するレーザー溶断型ヒューズや、例えば、集束イオンビームによって配線をスパッタ切断する切断型ヒューズなどを挙げることができる。ヒューズ９は、ヒューズボックス８内に配置されたレジスタ１０にパラレルに接続される。レジスタ１０は、例えば、パラレル−シリアルコンバータである。レジスタ１０は、例えば、イネーブル信号ＥＮＢに基いて動作し、ヒューズ９からパラレルに読み出した情報をシリアルにコンバートし、ＤＲＡＭマクロ６に入力する。ＤＲＡＭマクロ６の一回路例を図３に示す。

図３に示すように、ＤＲＡＭマクロ６には、転送型レジスタ１１、およびＤＲＡＭメモリコア１２が集積されている。転送型レジスタ１１は、ヒューズ９、即ちプログラマブル回路にプログラムされた情報を、電気的に保持する情報保持回路である。転送型レジスタ１１には、情報がヒューズ９からシリアルに入力され、保持される。ヒューズ９にプログラムされる情報は、例えば、半導体集積回路装置に対して半永久的にプログラムする必要がある情報である。そのような情報の例は、例えば、ＤＲＡＭマクロ６のリダンダンシ情報である。この場合、転送型レジスタ１１は、例えば、不良アドレス情報を保持し、不良アドレスにアクセスがヒットした場合には、スペアのアドレスがアクセスされるようにアクセス先を切り換える。もちろん、半永久的にプログラムする必要がある情報は、リダンダンシ情報ばかりでなく、データの入力／出力のタイミングを微調整する、いわゆるトリミング情報など、様々な情報があることは言うまでもない。転送型レジスタ１１に保持された情報は、ＤＲＡＭメモリコア１２に与えられる。ＤＲＡＭメモリコア１２には、特に図示はしないが、メモリセルアレイ、センスアンプ、ロウ／カラムデコーダ、読み出した情報や書き込まれた情報を、ＤＲＡＭマクロ６とその他のマクロとの間、もしくはＤＲＡＭマクロ６とチップ１外のシステムとでやりとりするためのインターフェース回路などが含まれる。

本第１実施形態では、さらに、転送型レジスタ１１に保持された情報を圧縮する圧縮回路を持つ。圧縮回路は、ＤＲＡＭマクロ６の外、もしくは中に配置されている。本例では、圧縮回路の一例として、加算回路１３を有している。加算回路１３は、転送型レジスタ１１に保持された情報を加算する。本例では、特に１ビット加算回路を示しており、１ビット加算回路は、加算結果として、転送型レジスタ１１に保持された情報の総和が、偶数になるか（“０”）、あるいは奇数になるか（“１”）を出力する。これにより、転送型レジスタ１１に保持された情報は、“０”か“１”かの１ビットの情報に圧縮される。

さらに、本第１実施形態では、期待値情報を出力する情報出力回路を持つ。本例では、情報出力回路の一例として、ヒューズ１４を有している。ヒューズ１４は、本例ではヒューズボックス８に配置されている。ヒューズ１４には期待値情報、例えば“０”か“１”かの１ビット情報がプログラムされる。比較回路１５は、期待値情報と１ビット加算器の圧縮情報とを比較する。比較回路１５は検出回路であり、期待値情報と圧縮情報とを比較し、転送型レジスタ１１に保持された情報が破壊されたか否かを検出する。以下、本明細書では、情報が破壊されたことをエラーと呼ぶ。例えば、期待値情報と圧縮情報とが“一致”で“正”とする場合には、比較回路１５は、“不一致”を検出し、転送型レジスタ１１にエラーが発生したことを検出する。即ち転送レジスタ１１にエラーが発生すると、１ビット加算器の圧縮情報が反転する。比較回路１５は、この反転を検出し、エラーが発生したことを示すエラー検出出力を出力する。

反対に、期待値情報と圧縮情報とが“不一致”で“正”とすることも可能であり、この場合には、比較回路１５は、“一致”を検出する。以下、同様に、比較回路１５は、圧縮情報の反転を検出した場合、エラー検出出力を出力する。

このように第１実施形態に係る半導体集積回路装置は、加算回路（圧縮回路）１３及び比較回路（検出回路）１５を含むエラー検出回路１６を備える。

このような第１実施形態に係る半導体集積回路装置によれば、エラー検出回路１６を備えることにより、転送型レジスタ１１に保持された情報が、例えば、ソフトエラーの発生によって偶発的に壊れ、エラーが発生したことを検出できる。エラーが発生したことを検出できることで、例えば、転送型レジスタ１１に保持された情報の破壊に起因した半導体集積回路装置の誤動作を防止することができ、半導体集積回路装置の信頼性が向上する。

（第２実施形態）
第２実施形態は、エラーの発生を検出する別の検出方法に関する。

第１実施形態では、圧縮情報と期待値情報とを比較し、“一致”、もしくは“不一致”を検出することで、エラーの発生を検出した。本第２実施形態では、圧縮情報を、ある一定の値に補正し、これを期待値情報とする。そして、期待値情報が変化したか否かに基いて、エラーが発生したかを検出する。第２実施形態は、第１実施形態と検出方法が異なるのみである。よって、異なる部分のみ説明する。

（第１の回路例）
図４は、この発明の第２実施形態に係る半導体集積回路装置の情報保持回路及びエラー検出回路の第１の回路例を示す回路図である。

図４に示すように、ヒューズボックス８から転送された転送情報ｉは、転送型レジスタ１１に入力される。本例の、転送型レジスタ（情報保持回路）１１は、フリップフロップ１７を直列に接続した構成であり、転送情報ｉは、例えば、クロック入力に基いてシフトされ、フリップフロップ１７それぞれに、順次保持されていく。各フリップフロップ１７の出力Ｑは、ＤＲＡＭメモリコア１２に与えられるとともに、エラー検出回路１６内の加算回路（圧縮回路）１３に与えられる。

加算回路１３は、例えば、直列に接続された論理回路を含む。そして、各論理回路の入力の一つには、フリップフロップ１７からの出力Ｑが与えられるようになっている。本例では、論理回路として、例えば、一致／不一致を検出可能な論理回路、例えば、排他的論理和（以下Ｅｘ.ＯＲ）回路１８を用いている。初段のＥｘ．ＯＲ回路１８の一方の入力には、初段のフリップフリップ１７の出力Ｑが与えられ、他方の入力には、期待値補正情報ａが与えられる。期待値補正情報ａは情報出力回路から出力された情報であり、例えば、第１実施形態に示したヒューズ１４にプログラムされた情報である。期待値補正情報ａは、加算回路１３の最終出力を、所定の値を持つ期待値情報に固定する情報である。これにより、最終出力は、エラー検出出力ｊとなり、所定の値から変化したとき、エラーが発生したことを検出できる。本例では、一例として、奇数個のフリップフロップ１７を備える場合を示している。この場合、転送情報ｉが“０”、即ち偶数であるなら（If(i==２n))、期待値補正情報ａを“０”とする。また、転送情報ｉが“１”、即ち奇数であるなら（Else)、期待値補正情報ａを“１”とする。これにより、エラー検出出力ｊは“０”、即ち偶数（j==２k）に固定される。もし、エラー検出出力ｊが“１”、即ち奇数に変化したならば、転送型レジスタ１１に保持された情報が壊れたことになる。

このように、第２実施形態に係る第１の回路例においても、第１実施形態と同様に、転送型レジスタ１１にエラーが発生したことを検出することが可能である。

第１の回路例による利点の一つは、加算回路１３の出力のみで、情報が壊れたことを検出できることにある。このため、例えば、第１実施形態に示した比較回路（検出回路）１５を省略でき、集積密度の向上に役立つ。

なお、第１の回路例は、偶数個のフリップフロップ１７の場合にも、例えば、期待値補正情報ａの論理を、反対にすることで対応することができる。この変形は、以下に説明する第２、第３の回路例でも同様である。

（第２の回路例）
図５は、この発明の第２実施形態に係る半導体集積回路装置の情報保持回路及びエラー検出回路の第２の回路例を示す回路図である。

図５に示すように、第２の回路例は、期待値補正情報ｂを転送情報ｉに付加し、転送型レジスタ１１に転送するようにしたものである。このため、例えば、転送型レジスタ１１に含まれるフリップフロップ１７の一つに、期待値補正情報ｂが保持される。本例では期待値補正情報ｂを、転送情報ｉの最後の情報に付加するようにしている。このため、転送型レジスタ１１の、初段のフリップフロップ１７には、期待値補正情報ｂが保持される。転送終了後において、初段のフリップフロップ１７の出力Ｑは、期待値補正情報ｂになる。このため、初段のフリップフロップ１７の出力Ｑは、ＤＲＡＭメモリコア１２に与えられなくても良い。動作は、第１の回路例と同様であるので、図中に注釈（NOTE:）を付し、その説明は割愛する。

このように、第２実施形態に係る第２の回路例においても、第１実施形態と同様に、転送型レジスタ１１にエラーが発生したことを検出することが可能である。また、第２の回路例による利点も、第１の回路例と同様である。

さらに、第２の回路例では、期待値情報ｂを転送情報ｉに付加し、転送型レジスタ１１に転送するので、第１の回路例に比較して、例えば、期待値情報ｂを、加算回路１３に転送するための電気的配線を省略できる利点がある。

なお、第２の回路例では、初段のフリップフロップ１７の出力を、一方の入力がある固定値に固定された論理回路、例えば、Ｅｘ．ＯＲ回路１８の他方の入力に入力している。このＥｘ．ＯＲ回路１８は省略することも可能である。初段のフリップフロップ１７の出力を、次段のフリップフロップ１７の出力を一方の入力に受けるＥｘ．ＯＲ回路１８の他方の入力に直接入力しても良いからである。

ただし、本第２の回路例のように、初段のフリップフロップ１７にＥｘ．ＯＲ回路１８を付加した形とすると、転送型レジスタ１１を、例えば、回路基本パタ−ン（図中点線枠１９に示す）の繰り返しで構成でき、製品によっては、レイアウトパターンの簡単化を図れ、集積度の向上に役立つことも期待できる。

（第３の回路例）
図６は、この発明の第２実施形態に係る半導体集積回路装置の情報保持回路及びエラー検出回路の第３の回路例を示す回路図である。

図６に示すように、第３の回路例は、加算回路（圧縮回路）１３の最終出力（圧縮情報）を、期待値補正情報ｃによって、所定の値を持つ期待値情報に補正するようにしたものである。

第３の回路例では、例えば、加算回路１３の最終出力と期待値補正情報ｃとに基いて、所定の値を持つ期待値補正回路を備える。本例では、期待値補正回路は論理回路で構成され、例えば、Ｅｘ．ＯＲ回路を含む比較回路２０によって構成される。比較回路２０の一方の入力には最終出力が与えられ、他方の入力には期待値補正情報ｃが与えられる。動作は、第１の回路例と同様であるので、図中に注釈（NOTE:）を付し、その説明は割愛する。

このように、第２実施形態に係る第３の回路例においても、第１実施形態と同様に、転送型レジスタ１１にエラーが発生ことを検出することが可能である。また、第３の回路例による利点も、第１の回路例と同様である。

以上、第２実施形態に係る半導体集積回路装置では、加算回路１３の最終出力を、所定の値を持つ期待値情報に補正する。このため、ＩＰマクロそれぞれに対して、転送型レジスタ（情報保持回路）１１にエラーが発生したことを示す信号の論理を統一できる、という利点がある。例えば、ＩＰマクロからの期待値情報を“０”に統一しておけば、どれか一つのＩＰマクロからの期待値情報が“１”に変化すれば、どこかのＩＰマクロの転送型レジスタ（情報保持回路）１１においてエラーが発生したことが検出される。このように、ＩＰマクロそれぞれに対して、エラーが発生したことを示す信号の論理を統一しておけば、例えば、複数のＩＰマクロが一つの半導体チップに搭載される、システム オン チップにおいて、論理の単純化を図ることができ、有用である。

（第３実施形態）
第１、第２実施形態では、転送型レジスタ（情報保持回路）１１にエラーが発生したことを検出できる半導体集積回路装置を説明した。

本第３実施形態は、エラーが発生したことを検出した後、半導体集積回路装置を、どのように処理するかに関する。

図７はこの発明の第３実施形態に係る半導体集積回路装置が備える訂正処理実行回路を示す図である。

図７に示すように、第３実施形態では、訂正処理実行回路２１を備えており、訂正処理実行回路２１は、エラーが検出されたとき、エラー訂正をシステムに命令するエラー訂正命令、例えば、エラー訂正命令信号を出力する。システムは、エラー訂正命令信号が出力された際、転送型レジスタ（情報保持回路）１１に保持された訂正処理を実行する。これにより、壊れた情報を修復することができる。

訂正処理には、いくつかの方法がある。以下、訂正処理方法のいくつかの例を説明する。

（第１の訂正処理方法）
図８は、第１の訂正処理方法を示す図である。

図８に示すように、第１の訂正処理方法は、ヒューズ９にプログラムされた情報を、転送型レジスタ（情報保持回路）１１に再転送する処理である。この場合、例えば、訂正処理実行回路２１からのエラー訂正命令に基いて、例えば、イネーブル信号ＥＮＢを再活性化させる。イネーブル信号ＥＮＢが再活性化することで、レジスタ１０は、ヒューズ９からパラレルに読み出した情報をシリアルにコンバートし、転送型レジスタ１１に入力する。これにより、転送型レジスタ１１には、ヒューズ９にプログラムされた情報が再保持され、エラーが訂正される。

（第２の訂正処理方法）
図９は、第２の訂正処理方法を示す図である。

第２の訂正処理方法を実行する場合には、転送型レジスタ１１をミラーリングしたミラーリング転送型レジスタ１１´が別途設けられる。ミラーリング転送型レジスタ１１´は、転送型レジスタ１１と同じ情報を保持する。転送型レジスタ１１には、エラー検出回路１６が接続されている。転送型レジスタ１１に、エラーが発生したことが検出された場合には、ミラーリング転送型レジスタ１１´に保持されている情報を、転送型レジスタ１１に転送する。これにより、転送型レジスタ１１には、ミラーリング転送型レジスタ１１´に保持されている情報が再保持され、エラーが訂正される。

また、本例では、ミラーリング転送型レジスタ１１´にも、エラー検出回路１６´が接続されている。ミラーリング転送型レジスタ１１´に、エラーが発生したことが検出された場合には、転送型レジスタ１１に保持されている情報を、ミラーリング転送型レジスタ１１´に転送する。これにより、ミラーリング転送型レジスタ１１´には、転送型レジスタ１１に保持されている情報が再保持され、エラーが訂正される。

このように、転送型レジスタ１１とミラーリング転送型レジスタ１１´との間で、どちらかの情報が壊れた場合に、相互に情報を転送しあうことで、エラーを訂正することができる。

また、情報を転送しあう方式としては、図１０に示すように、情報をシリアルに転送する場合と、図１１に示すように、情報をパラレルに転送する場合との二つの方式がある。必要に応じてどちらかが選択されれば良い。

図１０に示すシリアル転送において、転送型レジスタ１１にエラーが発生した場合には、ミラーリング転送型レジスタ１１´の出力から、転送型レジスタ１１の入力に向け、電気的経路２２を介して情報をシリアルに転送する。反対に、ミラーリング転送型レジスタ１１´にエラーが発生した場合には、転送型レジスタ１１の出力から、転送型レジスタ１１´の入力に向け、電気的経路２３を介して情報をシリアルに転送する。

シリアル転送の場合、訂正処理実行回路２１は、例えば、シフトクロックを出力する。情報は、シフトクロックに基いて、フリップフロップ１７を一つずつシフトしていく。

図１１に示すパラレル転送において、転送型レジスタ１１にエラーが発生した場合には、転送型レジスタ１１内のフリップフロップ１７それぞれの出力Ｑから、ミラーリング転送型レジスタ１１´内のフリップフロップ１７それぞれの入力Ｄに向けて、電気的経路２４を介して情報をパラレルに転送する。反対に、ミラーリング転送型レジスタ１１´にエラーが発生した場合には、ミラーリング転送型レジスタ１１´内のフリップフロップ１７それぞれの出力Ｑから、転送型レジスタ１１内のフリップフロップ１７それぞれの入力Ｄに向けて、電気的経路２５を介して情報をパラレルに転送する。

パラレル転送の場合、訂正処理実行回路２１は、例えば、Ｆ／Ｆ出力イネーブル信号及びＦ／Ｆ入力イネーブル信号を出力する。これはシフトクロックにて代用しても良い。転送型レジスタ１１から、情報をミラーリング転送型レジスタ１１´にパラレル転送する場合、転送型レジスタ１１にはＦ／Ｆ出力イネーブル信号が与えられ、ミラーリング転送型レジスタ１１´にはＦ／Ｆ入力イネーブル信号が与えられる。反対に、ミラーリング転送型レジスタ１１´から、情報を転送型レジスタ１１にパラレル転送する場合、ミラーリング転送型レジスタ１１´にはＦ／Ｆ出力イネーブル信号が与えられ、転送型レジスタ１１にはＦ／Ｆ入力イネーブル信号が与えられる。

（第４実施形態）
第３実施形態では、エラー検出後の処理について説明した。本第４実施形態は、同様にエラー検出後の処理に関するが、特にシステムのステータスに応じて、訂正処理方法を変える例である。

図１２はこの発明の第４実施形態に係る訂正処理方法の一シーケンス例を示す流れ図である。以下、このシーケンスを説明する。

図１２に示すように、半導体集積回路装置を動作させるために、電源を投入する（ＳＴ．１）。電源投入が検知された後、例えば、ヒューズボックス８から情報を読み出し、読み出した情報を、ＩＰマクロ、例えば、ＤＲＡＭマクロ６内の転送型レジスタ１１に転送する（ＳＴ．２）。転送型レジスタ１１に、情報が保持された後、半導体集積回路装置は通常動作に入る（ＳＴ．３）。通常動作において、ＩＰマクロは、様々なステータスを示す。基本的には、他のＩＰマクロやチップ外部と情報をやりとりしているステータス（活性なステータス）、及び他のＩＰマクロやチップ外部と情報をやりとりしていないステータス（非活性なステータス）の２つに大別される。例えば、半導体メモリマクロにおいては、活性なステータスはライト、リードを含み、非活性なステータスは、ノーオペレーション（ＮＯＰ）、サスペンドを含む。本例では、半導体メモリマクロとしてＤＲＡＭマクロ６を示している。ＤＲＡＭマクロ６においては、活性なステータスはライト、リードを含み、非活性なステータスは、ノーオペレーション（ＮＯＰ）、サスペンドに加えリフレッシュが含まれる。

本第４実施形態では、これらステータスに応じて、エラー検出後の訂正フローを変える。このため、例えば、本第４実施形態では、ＤＲＡＭマクロ６自体に、そのステータスを示すステータス情報、例えば、ステータスフラグを持たせ、ＤＲＡＭマクロ６がどのようなステータスにあるのかを識別するようにしている。そして、本第４実施形態では、ＤＲＡＭマクロ６が、例えば、リフレッシュ、サスペンド、ＮＯＰなど、ＤＲＡＭマクロ自体が非活性なステータスである場合（ＳＴ．４）に、エラーが検出された際には、システムサスペンド状態に入る信号を出し、システムをサスペンドする（ＳＴ．５）。システムをサスペンドした後、例えば、第３実施形態で説明したような訂正動作を行う。

一方、ステータスが致命的である場合、例えば、ライト、リードなど、ＤＲＡＭマクロ６が活性なステータスである場合（ＳＴ．６）に、エラーが検出された際には、システムリセット状態に入る信号、例えば、システムエラーを出し、システムをリセットする（ＳＴ．７）。この後、システムからのリセット処理に従って、電源投入から再度やり直す。

図１３は一シーケンス例に従った一構成例を示すブロック図である。

図１３に示すように、本一構成例においては、ＤＲＡＭマクロ６のステータスを識別するために、ステータス情報を発生するステータス情報発生回路２６を備える。ステータス情報発生回路２６は、例えば、ＤＲＡＭメモリコア１２の内部状態、ライト中か、リード中か、リフレッシュ中か、サスペンド中か、ＮＯＰかに応じて、それぞれに対応したステータス情報を発生する。もしくは活性なステータスであるか（ライト中、リード中）、非活性なステータスであるか（リフレッシュ中、サスペンド中、ＮＯＰ）に応じたステータス情報を発生する。ステータス情報は、訂正処理実行回路２１に与えられる。本例の訂正処理実行回路２１は、エラー検出出力とステータス情報とに基いて、エラー訂正命令を出力するが、ＤＲＡＭマクロ６が活性なステータスであるときと、ＤＲＡＭマクロ６が非活性なステータスであるときとで、エラー訂正命令が異なる。

活性なステータスである際に、エラーが検出されると、本例の訂正処理実行回路２１は、まず、システムエラー（システムリセット）信号を出力する。これにより、ＤＲＡＭマクロ６を含むシステムをリセットする。この後、システムは再起動され、パワーオン検知回路２７が電源投入を検知し、電源投入時と同じ動作が行われる。これにより、ヒューズボックス８から転送型レジスタ１１に情報が転送され、情報が再保持される。

非活性なステータスである際に、エラーが検出されると、本例の訂正処理実行回路２１は、システムサスペンド信号を出力し、システムをサスペンドする。この後、訂正処理実行回路２１は、イネーブル信号ＥＮＢを再活性化させ、ヒューズボックス８から転送型レジスタ１１に情報が転送され、情報が再保持される。

ＩＰマクロ、例えば、ＤＲＡＭマクロ６が、どのようなステータス状態にあるかは、例えば、ＤＲＡＭマクロ６内を流れる信号を検出することで知ることができる。例えば、リード、ライト、リフレッシュ、ＮＯＰなどのコマンド信号や、リフレッシュ用のセルフタイマー信号などである。

（第５実施形態）
例えば、第１、第２実施形態では、期待値情報や期待値補正情報を予め求めておき、求めた情報を、情報出力回路のヒューズ１４にプログラムした。本第５実施形態は、ヒューズ（プログラマブル回路）９にプログラムされた情報から期待値情報や期待値補正情報を自動的に生成する回路に関する。以下、期待値情報を生成する例で説明するが、第２実施形態の期待値補正情報を生成することも可能である。

図１４は、この発明の第５実施形態に係る半導体集積回路装置が備える期待値情報生成回路を示す図である。

図１４に示すように、期待値情報生成回路２８は、ヒューズ９にプログラムされた情報を、転送型レジスタ（情報保持回路）１１に保持させる際に圧縮し、期待値情報を生成する。圧縮の一例は、蓄積加算である。図１４には、蓄積加算により、期待値情報を生成する期待値情報生成回路２８が示されている。

期待値情報生成回路２８は、一方の入力に、ヒューズ９から出力された転送情報を受ける論理回路、例えば、Ｅｘ．ＯＲ回路２９を含む。Ｅｘ．ＯＲ回路２９の出力は、フリップフロップ３０の入力Ｄに入力される。フリップフロップ３０の出力ＱはＥｘ．ＯＲ回路２９の他方の入力に入力される。フリップフロップ３０は、クロックＣＬＫに同期して動作し、例えば、情報が転送されるごとに、Ｅｘ．ＯＲ回路２９の出力に応じた情報を蓄積加算し、保持する。クロックＣＬＫは、シフトクロックであり、例えば、転送型レジスタ１１の情報のシフトに利用される。これにより、本例のフリップフロップ３０は、転送型レジスタ１１内のフリップフロップと同期して動作する。情報の転送が終わると、最終的な加算結果が得られ、転送情報の総和が偶数なら、期待値情報生成回路２８が出力する期待値情報は偶数、即ち“０”となる。反対に転送情報の総和が奇数なら、期待値情報生成回路２８が出力する期待値情報は奇数、即ち“１”となる。

このような期待値情報生成回路２８を有する第５実施形態によれば、ヒューズ９にプログラムされた情報から期待値情報を自動的に生成できるので、期待値情報を予め求め、例えば、ヒューズ１４にプログラムしておく必要がない。従って、例えば、期待値情報を求めるための時間、およびヒューズ１４にプログラムする時間を節約できる。この結果、ＴＡＴ（Turn Around Time）を短縮でき、例えば、システムＩＣの納期短縮を図ることができる。また、期待値情報をプログラムしておくための記憶回路、例えば、ヒューズ１４も必要ないので、ヒューズの本数を節約できる利点もある。

期待値情報生成回路２８は、図１５に示すように、ヒューズボックス８内に設けられても良く、図１６に示すように、ＩＰマクロの外、もしくはＩＰマクロの中に設けられても良い。

（第６実施形態）
上記実施形態では、情報保持回路の例として転送型レジスタを示したが、情報保持回路は、情報を保持することが可能であれば良く、転送型レジスタに限られるものではない。例えば、本第６実施形態に示すように、同期型フリップフロップ３１を利用することも可能である。以下、同期型フリップフロップを利用した例を、上記実施形態を一般化した例とともに説明する。

（第１の例）
図１７は第１実施形態を一般化した例を示すブロック図である。

図１７に示すように、第１の例では、情報保持回路１１に、同期型フリップフロップ３１が利用されている。同期型フリップフロップ３１を利用した場合には、プログラマブル回路９からの転送情報は、同期型フリップフロップ３１に、例えば、パラレルに転送される。これによる利点の一つは、転送情報を、シリアルに転送する場合に比較して、転送に要する時間を短くできることにある。

また、図１７には、第１実施形態に係る半導体集積回路装置を一般化した例が示されている。例えば、プログラマブル回路９であるが、第１実施形態ではプログラマブル回路９の一例として、ヒューズを示したが、プログラマブル回路９は、情報をプログラムすることが可能であれば良く、ヒューズに限られるものではない。例えば、読み出し専用メモリ（ＲＯＭ）を利用することも可能である。ＲＯＭの例としては、プログラマブルＲＯＭ（ＰＲＯＭ）があり、ＰＲＯＭとしては、電気的に情報をプログラムすることが可能なＰＲＯＭを挙げることができる。電気的に情報をプログラムすることが可能なＰＲＯＭとしては、一度だけ情報をプログラムすることが可能なＯＴＰＲＯＭ、情報の書き換えが可能なＥＥＰＲＯＭを挙げることができる。もちろん、これら以外の不揮発性半導体メモリを利用することもでき、例えば、強誘電体半導体メモリや、磁気抵抗半導体メモリも利用することができる。なお、これらのプログラマブル回路の変形は、情報出力回路１４にも適用することができる。

また、図１７には、訂正処理実行回路２１の例として、第４実施形態により説明したＩＰマクロのステータス情報に基いて訂正処理を変更する訂正処理実行回路２１を例示している。訂正処理実行回路２１は、ステータス情報に基いて、例えば、システムエラー（システムリセット）信号、システムサスペンド信号、及びエラー訂正命令信号を出力する。これらの信号に基いて、プログラマブル回路９には、転送トリガ信号が与えられ、情報の再転送が行われる。ただし、訂正処理実行回路２１は、これに限られるものではない。

（第２の例）
図１８は第１実施形態を一般化し、第５実施形態を適用した例を示すブロック図である。

図１８に示すように、第２の例では、情報出力回路１４に、第５実施形態により説明した期待値情報生成回路２８を適用している。期待値情報回路２８は、プログラマブル回路９からの転送情報に基いて期待値情報を生成する。これ以外は、第１の例と同様であるので、その説明は省略する。

（第３の例）
図１９は第２実施形態の第１の回路例を一般化した例を示すブロック図である。

図１９に示すように、第３の例では、エラー検出回路１６に、第２実施形態の第１の回路例により説明したエラー検出回路１６を適用している。これ以外は、第１の例と同様であるので、その説明は省略する。

（第４の例）
図２０は第２実施形態の第１の回路例を一般化し、第５実施形態を適用した例を示すブロック図である。

図２０に示すように、第４の例では、情報出力回路１４に、第５実施形態により説明した期待値情報生成回路２８を適用している。これ以外は第３の例と同様であるので、その説明は省略する。

（第５の例）
図２１は第２実施形態の第２の回路例を一般化した例を示すブロック図である。

図２１に示すように、第５の例では、情報保持回路１１に、第２実施形態の第２の回路により説明した情報保持回路１１を適用している。期待値補正情報は、情報保持回路１１内の同期型フリップフロップ３１に保持される。保持された期待値補正情報は、エラー検出回路１６の圧縮回路１３に与えられる。これ以外は、第１の例と同様であるので、その説明は省略する。

（第６の例）
図２２は第２実施形態の第２の回路例を一般化し、第５実施形態を適用した例を示すブロック図である。

図２２に示すように、第６の例では、情報出力回路１４に、第５実施形態により説明した期待値情報生成回路２８を適用している。これ以外は第５の例と同様であるので、その説明は省略する。

（第７の例）
図２３は第２実施形態の第３の回路例を一般化した例を示すブロック図である。

図２３に示すように、第７の例では、情報保持回路１１に、第２実施形態の第３の回路により説明した情報保持回路１１を適用している。期待値補正情報は、エラー検出回路１６の期待値補正回路２０に与えられる。期待値補正回路２０は、圧縮回路１３からの圧縮情報と期待値補正情報とに基いて、期待値情報を出力する。期待値情報は、そのまま、エラー検出出力として使うことができる。これ以外は、第１の例と同様であるので、その説明は省略する。

（第８の例）
図２４は第２実施形態の第３の回路例を一般化し、第５実施形態を適用した例を示すブロック図である。

図２４に示すように、第８の例では、情報出力回路１４に、第５実施形態により説明した期待値情報生成回路２８を適用している。これ以外は第７の例と同様であるので、その説明は省略する。

上記実施形態に係る半導体集積回路装置は、例えば、システム オン チップ技術に有用である。システム オン チップの例としては、第１実施形態において説明したように、メモリ混載ロジックデバイス、例えば、ＤＲＡＭ混載ロジックデバイスが挙げられる。メモリ混載ロジックデバイスは、様々なシステムに適用することが可能であるが、その一システム例を、以下説明する。

（システム例）
本例では、デジタルスチルカメラ用メモリ混載ロジックデバイスを例示する。

図２５はデジタルスチルカメラを示す斜視図、図２６はデジタルスチルカメラの基本システムを示すブロック図である。

図２５及び図２６に示すように、デジタルスチルカメラ７１の筐体（ケース）には、カードスロット７２、及びこのカードスロット７２に接続されるデジタルスチルカメラ用システムＩＣ１００が収容されている。なお、図２５では、システムＩＣ１００の図示を省略している。メモリカード７０は、デジタルスチルカメラ７１のカードスロット７２に取り外し可能な状態で装着される。メモリカード７０は、カードスロット７２に装着されることで、システムＩＣ１００内の電子回路に、電気的に接続される。

被写体からの光はレンズ７３により集光されて撮像装置７４に入力される。撮像装置７４は、入力された光を光電変換し、例えば、アナログ信号とする。撮像装置７４の一例は、ＣＭＯＳイメージセンサである。アナログ信号は、アナログ増幅器（ＡＭＰ.）で増幅された後、Ａ／Ｄコンバータ（Ａ／Ｄ）でデジタル信号に変換される。デジタル化された信号は、カメラ信号処理回路７５に入力され、例えば、自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニタする場合、カメラ信号処理回路７５から出力された信号がビデオ信号処理回路７６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、ＮＴＳＣ（National Television System Committee）を挙げることができる。ビデオ信号は、表示信号処理回路７７を介して、デジタルスチルカメラ７１に取り付けられた表示部７８に出力される。表示部７８の一例は液晶モニタである。また、ビデオ信号は、ビデオドライバ７９を介して、ビデオ出力端子８０に出力される。デジタルスチルカメラ７１により撮像した画像は、ビデオ出力端子８０を介して、映像機器、例えば、パーソナルコンピュータのディスプレイやテレビジョンに出力することができ、撮像した画像を表示部７８以外でも楽しむことができる。撮像装置７４、アナログ増幅器（ＡＭＰ.）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路７５は、マイクロコンピュータ８１により制御される。

画像をキャプチャする場合、操作ボタン、例えば、シャッタボタン８２を押す。これにより、マイクロコンピュータ８１は、メモリコントローラ８３を制御し、カメラ信号処理回路７５から出力された信号がフレーム画像としてビデオメモリ８４に書き込まれる。ビデオメモリ８４に書き込まれたフレーム画像は、圧縮／伸張処理回路８５により、所定の圧縮フォーマットに基いて圧縮され、カードインターフェース８６を介してカードスロット７２に装着されているメモリカード７０に記録される。

記録した画像を再生する場合、メモリカード７０に記録されている画像を、カードインターフェース８６を介して読み出し、圧縮／伸張処理回路８５により、伸張した後、ビデオメモリ８４に書き込む。書き込まれた画像はビデオ信号処理回路７６に入力され、画像をモニタする場合と同様に、表示部７８や、映像機器に映し出される。

なお、本基本システム例では、システムＩＣ１００内に、撮像装置７４、アナログ増幅器（ＡＭＰ．）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路７５、ビデオ信号処理回路７６、表示装置７７、ビデオドライバ７９、マイクロコンピュータ８１、メモリコントローラ８３、ビデオメモリ８４、及び圧縮／伸張処理回路８５が混載される例を示している。さらに、本基本システム例では、システムＩＣ１００内に、電源回路８７が混載される。電源回路８７は、外部電源、あるいは電池から電源の供給を受け、デジタルスチルカメラ７１の内部で使用する内部電源を発生する。電源回路８７の一例は、ＤＣ−ＤＣコンバータである。内部電源は、上記各回路に動作電源として供給される他、ストロボ８８の電源、及び表示部７８の電源としても使用される。

このように、上記第１〜第６実施形態に係る半導体集積回路装置は、システムＩＣ、例えば、デジタルスチルカメラ用システムＩＣに利用することができる。

以上、この発明を第１〜第６実施形態により説明したが、この発明は、これら実施形態に限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。

また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図 図２はヒューズボックスの一回路例を示す回路図 図３はＤＲＡＭマクロの一回路例を示す回路図 図４はこの発明の第２実施形態に係る半導体集積回路装置の情報保持回路及びエラー検出回路の第１の回路例を示す回路図 図５はこの発明の第２実施形態に係る半導体集積回路装置の情報保持回路及びエラー検出回路の第２の回路例を示す回路図 図６はこの発明の第２実施形態に係る半導体集積回路装置の情報保持回路及びエラー検出回路の第３の回路例を示す回路図 図７はこの発明の第３実施形態に係る半導体集積回路装置が備える訂正処理実行回路を示す図 図８は第１の訂正処理方法を示す図 図９は第２の訂正処理方法を示す図 図１０は情報をシリアルに転送する場合を示す図 図１１は情報をパラレルに転送する場合を示す図 図１２はこの発明の第４実施形態に係る訂正処理方法の一シーケンス例を示す流れ図 図１３は一シーケンス例に従った一構成例を示すブロック図 図１４はこの発明の第５実施形態に係る半導体集積回路装置が備える期待値情報生成回路を示す図 図１５はこの発明の第５実施形態に係る半導体集積回路装置の一構成例を示すブロック図 図１６はこの発明の第５実施形態に係る半導体集積回路装置の他構成例を示すブロック図 図１７は第１実施形態を一般化した例を示すブロック図 図１８は第１実施形態を一般化し、第５実施形態を適用した例を示すブロック図 図１９は第２実施形態の第１の回路例を一般化した例を示すブロック図 図２０は第２実施形態の第１の回路例を一般化し、第５実施形態を適用した例を示すブロック図 図２１は第２実施形態の第２の回路例を一般化した例を示すブロック図 図２２は第２実施形態の第２の回路例を一般化し、第５実施形態を適用した例を示すブロック図 図２３は第２実施形態の第３の回路例を一般化した例を示すブロック図 図２４は第２実施形態の第３の回路例を一般化し、第５実施形態を適用した例を示すブロック図 図２５はデジタルスチルカメラを示す斜視図 図２６はデジタルスチルカメラの基本システムを示すブロック図

符号の説明

１…半導体チップ、２、３…ランダムマクロ、４…ＣＰＵマクロ、５…ＳＲＡＭマクロ、６…ＤＲＡＭマクロ、７…Ｉ／Ｏ回路、８…ヒューズボックス、９…ヒューズ（プログラマブル回路）、１０…レジスタ、１１…転送型レジスタ（情報保持回路）、１２…ＤＲＡＭメモリコア、１３…加算回路（圧縮回路）、１４…ヒューズ（情報出力回路）、１５…比較回路（検出回路）、１６…エラー検出回路、１７…フリップフロップ、１８…排他的論理和回路、１９…基本パターン、２０…比較回路（期待値補正回路）、２１…訂正処理実行回路、２２〜２５…電気的経路、２６…ステータス情報発生回路、２７…パワーオン検知回路、２８…期待値情報生成回路（情報出力回路）、２９…排他的論理和回路、３０…フリップフロップ、３１…同期型フリップフロップ

Claims (6)

1. 情報がプログラムされるプログラマブル回路と、
   前記プログラマブル回路にプログラムされた情報を、電気的に保持する情報保持回路と、
   前記情報保持回路に保持された情報を圧縮する圧縮回路と、
   期待値情報を出力する情報出力回路と、
   前記期待値情報と前記情報圧縮回路で圧縮された情報とを比較し、前記情報保持回路に保持された情報が破壊されたか否かを検出するエラー検出回路とを具備し、
   前記情報出力回路は、期待値情報を生成する期待値情報生成回路を含み、
   前記期待値情報生成回路は、前記プログラマブル回路にプログラムされた情報を、前記情報保持回路に保持させる際に蓄積加算して前記期待値情報を生成するように構成されていることを特徴とする半導体集積回路装置。
2. 情報がプログラムされるプログラマブル回路と、
   前記プログラマブル回路にプログラムされた情報を、電気的に保持する情報保持回路と、
   前記情報保持回路に保持された情報を圧縮する圧縮回路と、
   期待値補正情報を出力する情報出力回路と、
   前記圧縮情報を、前記期待値補正情報に基づいて一定の値の期待値情報に補正し、この一定の値の期待値情報の変化に基き、前記情報保持回路に保持された情報が破壊されたか否かを検出するエラー検出回路とを具備し、
   前記情報出力回路は、期待値補正情報を生成する期待値補正情報生成回路を含み、
   前記期待値補正情報生成回路は、前記プログラマブル回路にプログラムされた情報を、前記情報保持回路に保持させる際に蓄積加算して前記期待値補正情報を生成するように構成されていることを特徴とする半導体集積回路装置。
3. 前記情報の破壊が検出された際に、前記情報保持回路に保持された情報の訂正処理を実行させる訂正処理実行回路を、さらに具備することを特徴とする請求項１及び請求項２いずれか一項に記載の半導体集積回路装置。
4. 前記訂正処理は、前記プログラマブル回路にプログラムされた情報を、前記情報保持回路に転送する処理であることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記情報保持回路をミラーリングしたミラーリング情報保持回路を、さらに具備し、
   前記訂正処理は、前記情報保持回路に保持された情報と、前記ミラーリング情報保持回路に保持された情報とが一致するように、前記情報保持回路と前記ミラーリング情報保持回路との間で、互いに情報を転送しあう処理であることを特徴とする請求項３に記載の半導体集積回路装置。
6. 前記情報保持回路に保持された情報を利用するＩＰマクロと、
   前記ＩＰマクロのステータスを示すステータス情報を発生するステータス情報発生回路とを、さらに具備し、
   前記訂正処理実行回路は、
   前記ＩＰマクロが非活性なステータスにある際に、このＩＰマクロを含むシステムをサスペンドし、
   前記ＩＰマクロが活性なステータスにある際に、このＩＰマクロを含むシステムをリセットすることを特徴とする請求項３に記載の半導体集積回路装置。

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