JP2004253420A - 半導体装置 - Google Patents
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Abstract
【課題】チップの検査後にマスクを変更することなく、回路ブロック間の信号配線による動作マージンの不足及び動作不良を改善できるようにする。
【解決手段】半導体チップ１０には、論理回路ブロック１１とメモリ回路ブロック１２とが形成され、これら回路ブロック間の配線には、信号の伝播タイミングを調整するタイミング調整回路ブロック１３が設けられている。タイミング調整回路ユニット３０は、ブロック間信号ＤＡ１にそれぞれ異なる遅延量を付与できる複数の遅延素子Ａ、Ｂ、Ｃを有する遅延素子ブロック３１と、タイミング調整回路ブロック１３からタイミング調整制御信号ＣＮＴを受けるカウンタ回路ブロック３２と、タイミング検査の終了後にカウンタ回路ブロック３２が保持するヒューズ情報信号ＦＯに基づいて溶断され、カウンタ回路ブロック３２と実質的に同一の機能を有するヒューズ回路ブロック３３とにより構成されている。
【選択図】 図３
【解決手段】半導体チップ１０には、論理回路ブロック１１とメモリ回路ブロック１２とが形成され、これら回路ブロック間の配線には、信号の伝播タイミングを調整するタイミング調整回路ブロック１３が設けられている。タイミング調整回路ユニット３０は、ブロック間信号ＤＡ１にそれぞれ異なる遅延量を付与できる複数の遅延素子Ａ、Ｂ、Ｃを有する遅延素子ブロック３１と、タイミング調整回路ブロック１３からタイミング調整制御信号ＣＮＴを受けるカウンタ回路ブロック３２と、タイミング検査の終了後にカウンタ回路ブロック３２が保持するヒューズ情報信号ＦＯに基づいて溶断され、カウンタ回路ブロック３２と実質的に同一の機能を有するヒューズ回路ブロック３３とにより構成されている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、１つのチップに形成され且つ機能が互いに異なる複数の回路ブロックを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、システム性能の向上を目的として、１つのチップ上に論理回路及びメモリ回路を混載したシステムＬＳＩの開発が盛んに行なわれている。
【０００３】
チップ上に形成される論理回路及びメモリ回路の回路同士を接続する配線は、レイアウト設計工程においては、各回路のチップ上におけるフロアプランの決定から始まり、さまざまな配置配線ツールを用いることにより、配線幅及び配線長のばらつきやクロストークによる信号のずれによる動作不良をできるだけ生じないような工夫がなされている。
【０００４】
また、図１６に示すように、チップの検査工程においては、チップ１００上に形成された第１の回路ブロック１０１と第２の回路ブロック１０２との間の配線の接続を、外部からの入力信号ＩＮと外部への出力信号ＯＵＴとを比較することによって、回路ブロック１０１、１０２同士の配線の接続検査を行なったり、図示はしていないが、配線を伝達する信号の遅延時間を測定する手段が提案され、信号配線による動作不良が起こらないようにしている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平２０００−１５５１５７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置は、近年の高性能化された回路ブロック間の信号伝達による動作不良には対応できないという問題がある。すなわち、高性能化に伴う多種多様な機能ブロックを１チップに混載することによりチップ面積が増大すると共に動作周波数が上昇し、その結果、配線長の増大と各配線長の微小なばらつきとが、動作マージンの減少により無視できなくなってきている。
【０００７】
その上、チップ内における電源の電圧降下等の新たな要因により回路の動作マージンが減少することにより、チップ設計における回路ブロック間の信号のタイミング調整がより困難となってきている。
【０００８】
また、前記従来の半導体装置に対する検査又は評価は、信号の伝播タイミングによる動作不良を判定することはできても、不良箇所を特定する手段がなく、また、修正箇所を特定することができたとしても、マスクの変更を余儀なくされ、開発期間の短縮及び開発コストの削減を実現するのが困難であるという問題がある。
【０００９】
本発明は、従来の問題を解決し、チップの検査後にマスクを変更することなく、回路ブロック間の信号配線による動作マージンの不足及び動作不良を改善できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置における互いに配線により接続された一の回路ブロックと他の回路ブロックとの間に、配線を流れる信号の伝播タイミングを調整するタイミング調整回路ブロックを設ける構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、１つの半導体チップに形成され、それぞれ機能素子を有する第１の回路ブロック及び第２の回路ブロックと、第１の回路ブロックと第２の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックとを備えている。
【００１２】
本発明の半導体装置によると、第１の回路ブロックと第２の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックを備えているため、回路ブロック間の伝達信号の伝播タイミングをマスクを変更することなく調整できるので、チップの歩留まりが向上し、且つ開発コストの削減及び開発期間の短縮を図ることができる。
【００１３】
本発明の半導体装置は、第１の回路ブロックに入力される入力信号と、伝達信号が入力された第２の回路ブロックからの出力信号とを受け、入力信号と出力信号とを比較して、タイミング調整回路ブロックを制御する比較制御回路をさらに備えていることが好ましい。
【００１４】
本発明の半導体装置において、配線は複数本が並列に配置されており、第１の回路ブロック及び第２の回路ブロックは、それぞれ、複数の配線と接続されるシフトレジスタを有していることが好ましい。
【００１５】
本発明の半導体装置において、比較制御回路は、入力信号と出力信号とが論理演算された論理値を比較し、比較結果を出力する比較回路を有していることが好ましい。
【００１６】
本発明の半導体装置は、第１の回路ブロックに入力信号を生成して出力する入力パターン生成回路をさらに備えていることが好ましい。このようにすると、第１の回路ブロック及び第２の回路ブロック間における伝達信号の伝播タイミングの検査を容易に行なえるようになるため、タイミング検査を短期間で行なうことができる。
【００１７】
本発明の半導体装置において、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第１の保持回路を有している。
【００１８】
この場合に、第１の保持回路は、少なくとも１つのヒューズ素子からなることが好ましい。このようにすると、伝達信号における伝播タイミングの調整を効率良く行なうことができる。
【００１９】
また、この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第２の保持回路を有し、第２の保持回路は、更新情報をパラレルシリアル変換して出力することが好ましい。
【００２０】
配線が複数本を並列に配置する場合に、タイミング調整回路ブロックの伝達信号に対する伝播タイミングの調整は、入力信号と出力信号とが一致するまで繰り返されることが好ましい。
【００２１】
この場合に、タイミング調整回路ブロックは、配線を流れる伝達信号のすべてに対して伝播タイミングの調整が終了したことを通知する調整終了通知信号を出力する回路を有し、伝播タイミングの調整は、入力信号と出力信号とが一致するか、又は調整終了通知が出力されることにより終了することが好ましい。
【００２２】
本発明の半導体装置が比較制御回路を備えている場合に、該比較制御回路は、入力信号と出力信号との比較結果が不一致である場合に、タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、タイミング調整回路ブロックは、タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、少なくとも１つの遅延素子を有し、タイミング調整制御信号の信号数に応じた遅延量を伝達信号に付加する遅延素子ブロックと、少なくとも１つのヒューズ素子を有すると共に、タイミング調整制御信号の信号数をヒューズ素子の溶断数と対応して保持し、カウンタ回路と同等の情報を保持可能なヒューズ回路とにより構成され、カウンタ回路及びヒューズ回路からの出力信号は、そのうちのいずれか一方が遅延素子ブロックに対して選択的に入力され、ヒューズ素子はカウンタ回路からの出力信号に基づいて溶断されることが好ましい。
【００２３】
この場合に、本発明の半導体装置は、カウンタ回路及びヒューズ回路からの出力信号のうちの一方を選択するスイッチ制御信号を生成して出力し、ヒューズ素子を有する切替回路をさらに備えていることが好ましい。
【００２４】
また、この場合に、伝達信号に対する伝播タイミングの検査結果が良である場合に、カウンタ回路が出力する出力信号からヒューズ回路が出力する出力信号に切り替えられることが好ましい。
【００２５】
また、この場合に、通常動作時には、カウンタ回路の出力状態がハイインピーダンスとなる一方、検査時には、ヒューズ回路の出力状態がハイインピーダンスとなることが好ましい。
【００２６】
また、この場合に、配線は複数本が並列に配置されており、カウンタ回路及びヒューズ回路は、複数の配線を流れる伝達信号における各タイミング調整制御信号を共有することが好ましい。このようにすると、回路ブロック間を流れるパラレルの伝達信号のうち１つでもタイミング調整に失敗した場合にはすべての伝達信号に対して一括に調整することができるため、各信号線に対して個別に調整する構成と比べて回路構成を簡単化することができるので、チップ面積を縮小することができる。
【００２７】
また、この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを決定するクロック信号の伝播タイミングをも調整可能であることが好ましい。
【００２８】
この場合に、クロック信号に対する伝播タイミングの調整は、伝達信号に対する伝播タイミングの調整に成功を得られない場合に行なわれることが好ましい。このようにすると、各伝達信号の伝播タイミングの基準となるクロック信号の信号周期を固定したままで、伝達信号の伝播タイミングを調整し、それでもタイミング調整が失敗した場合には、さらにクロック信号のタイミングを調整することにより、より高精度なタイミング調整が可能となるため、動作不良を救済できる可能性が増大する。
【００２９】
さらにこの場合に、クロック信号の伝播タイミングが調整されるたびに、カウンタ回路はリセットされることが好ましい。
【００３０】
また、この場合に、タイミング調整回路ブロックは、カウンタ回路からの出力信号を受け、伝達信号の伝播タイミングの調整が成功か否かを判定し、その判定が成功である場合にタイミング検査を終了する終了信号を出力する判定回路を有していることが好ましい。
【００３１】
この場合に、終了信号は、判定回路に所定値を超える信号数が入力されたときに出力されることが好ましい。
【００３２】
本発明の半導体装置において、タイミング調整回路ブロックは、伝達信号の伝播タイミングを決定するクロック信号に基づいて、伝達信号の伝播タイミングを判定するためのパルス信号を生成して出力するパルス信号生成回路と、少なくとも１つの遅延素子を有し、伝達信号に遅延を付加する遅延素子ブロックと、少なくとも１つのヒューズ素子を有すると共に、該複数のヒューズ素子がパルス信号と遅延素子ブロックを通過した伝達信号とに基づいて溶断されるヒューズ回路とにより構成されていることが好ましい。
【００３３】
このようにすると、伝達信号の伝播タイミングを決定する基準となるクロック信号と他の信号とのタイミングのずれの時間を測定し、測定した結果に基づいてタイミング調整に相当するヒューズ素子を溶断することにより、タイミング調整回路の回路規模を削減でき、且つ伝播タイミングのずれ時間を確実に測定することができる。
【００３４】
この場合のパルス信号は、伝達信号のクロック信号に対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号であることが好ましい。
【００３５】
この場合に、パルス信号は、外部からの信号により、セットアップ期間及びホールド期間の少なくとも一方を選択できることが好ましい。
【００３６】
この場合のパルス信号生成回路は、クロック信号と伝達信号との論理演算により生成されることが好ましい。
【００３７】
この場合に、パルス信号は外部に出力されることが好ましい。
【００３８】
また、伝達信号に対する伝播タイミングの調整は、該調整が終了するまで繰り返して行なわれることが好ましい。
【００３９】
本発明の半導体装置が比較制御回路を備えている場合に、第１の回路ブロックに入力信号を生成して出力する入力パターン生成回路をさらに備え、入力パターン生成回路は、比較制御回路からの比較結果が不一致である場合に活性化されることが好ましい。このようにすると、比較結果が一致した場合には、伝播タイミングの調整が自動的に終了するため、タイミング検査を極めて容易に行なうことができる。
【００４０】
本発明の半導体装置が第１の保持回路を有している場合に、該第１の保持回路は、不揮発性メモリ回路であることが好ましい。このようにすると、タイミング調整情報を恒久的に保持できるばかりでなく、タイミング検査した後に何度でもタイミング調整を行なうことができる。
【００４１】
この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第２の保持回路を有し、更新情報は、伝播タイミングの検査の終了後に第２の保持回路から不揮発性メモリ回路に書き込まれることが好ましい。
【００４２】
この場合に、本発明の半導体装置は、不揮発性メモリ回路に電源電圧を供給する内部電源回路をさらに備えていることが好ましい。
【００４３】
この場合に、不揮発性メモリ回路は外部から電源電圧が供給されることが好ましい。
【００４４】
また、本発明の半導体装置が比較制御回路を備えている場合に、該比較制御回路は、入力信号と出力信号との比較結果が不一致である場合に、タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、タイミング調整回路ブロックは、タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、少なくとも１つの遅延素子を有し、タイミング調整制御信号の信号数に応じた遅延量を伝達信号に付加する遅延素子ブロックと、カウンタ回路と同等の機能を有する不揮発性メモリ回路とにより構成され、カウンタ回路及び不揮発性メモリ回路からの出力信号は、そのうちのいずれか一方が遅延素子ブロックに選択的に入力され、不揮発性メモリ回路は、カウンタ回路からの出力信号に基づいて信号数が書き込まれることが好ましい。
【００４５】
この場合に、カウンタ回路からの出力値が変わるたびに、不揮発性メモリ回路に出力値を書き込むことが好ましい。
【００４６】
さらに、この場合に、不揮発性メモリ回路は、伝達信号の伝播タイミングの検査中にのみ書き込まれることが好ましい。
【００４７】
また、不揮発性メモリ回路は、伝達信号の伝播タイミングの検査後に遅延素子ブロックと接続されることが好ましい。
【００４８】
本発明の半導体装置において、第１の回路ブロック及び第２の回路ブロックのうちの一方はメモリ回路ブロックであることが好ましい。
【００４９】
この場合に、本発明の半導体装置は、伝達信号の伝播タイミングを決定するクロック信号の伝搬タイミングを変更するのに同期して、メモリ回路ブロックからの出力信号の出力タイミングをも変更する出力タイミング変更回路をさらに備えていることが好ましい。このようにすると、メモリ回路ブロックに対するアクセス時間を確保しながら、伝達信号の伝播タイミングの調整を行なうことができる。
【００５０】
さらに、この場合に、出力タイミング変更回路は、メモリ回路ブロックの内部に形成されていることが好ましい。
【００５１】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５２】
図１は本発明の第１の実施形態に係る半導体装置のブロック構成を示している。
【００５３】
図１に示すように、半導体チップ１０には、論理回路ブロック１１とメモリ回路ブロック１２とが形成され、これら論理回路ブロック１１とメモリ回路ブロック１２との間には、ブロック間信号ＤＡの伝播タイミングを調整するタイミング調整回路ブロック１３が設けられている。
【００５４】
各回路ブロック１１、１２は、入出力用インタフェース回路として、第１のシフトレジスタ１４及び第２のシフトレジスタ１５がそれぞれ組み込まれている。
【００５５】
第１のシフトレジスタ１４は、図２に示すように、例えば４つのＤＦＦ（ディレイ型フリップフロップ）が直列に接続されてなり、入力信号ＩＮを受けるＤＦＦから、クロック信号ＣＬＫが入力されるたびに、隣接するＤＦＦに入力信号ＩＮが順次伝達され且つ出力される。ここで、ＤＦＦの個数は４つに限られないことはいうまでもなく、論理回路ブロック１１及びメモリ回路ブロック１２に必要な個数を有していればよい。
【００５６】
図１に示すように、外部から入力パッド１６を介して入力される、検査パターンである入力信号ＩＮは、論理回路ブロック１４の第１のシフトレジスタ１４に入力される。第１のシフトレジスタ１４から出力されるブロック間信号ＤＡ及びクロック信号ＣＬＫは、タイミング調整回路ブロック１３に入力され、続いて、タイミング調整回路ブロック１３において、ブロック間信号ＤＡには必要なタイミングの調整が施されてブロック間信号ＤＡＤとなり、メモリ回路ブロック１２の第２のシフトレジスタ１５に入力される。さらに、ブロック間信号ＤＡＤを受ける第２のシフトレジスタ１５は、出力信号ＯＵＴを出力する。
【００５７】
また、半導体チップ１０は、入力信号ＩＮと出力信号ＯＵＴとが入力され、入力された信号同士の値を比較する比較回路１７と、比較結果が不一致である場合に、タイミング調整回路ブロック１３に対してハイレベルの、すなわち活性化されたタイミング調整制御信号ＣＮＴを出力する制御回路１８とからなる比較制御回路１９を備えている。また、比較回路１７の比較結果は比較出力信号１として、第１の出力パッド２０を介して外部にも出力される。
【００５８】
後述するように、タイミング調整回路ブロック１３には、入力されたタイミング調整制御信号ＣＮＴが出力された個数を、パラレルのブロック間信号ＤＡごとに保持するヒューズ回路を有しており、該ヒューズ回路を構成するヒューズ素子のトリミングデータは、例えばヒューズ情報信号ＦＯとして、第２の出力パッド２１を介して外部に出力される。
【００５９】
図３はタイミング調整回路ブロック１３の具体的な構成例を示している。
【００６０】
図３に示すように、タイミング調整回路ブロック１３は、ブロック間信号ＤＡｎ（但し、ｎは正の整数である。）に対応して、ｎ個のタイミング調整回路ユニット３０を含む。
【００６１】
タイミング調整回路ユニット３０は、例えば、ブロック間信号ＤＡ１にそれぞれ異なる遅延量を付与できる複数の遅延素子Ａ、Ｂ、Ｃを有する遅延素子ブロック３１と、タイミング調整回路ブロック１３からタイミング調整制御信号ＣＮＴを受けるカウンタ回路ブロック３２と、タイミング検査の終了後にカウンタ回路ブロック３２が保持するヒューズ情報信号ＦＯに基づいてトリミング（溶断）され、カウンタ回路ブロック３２と実質的に同一の機能を有するヒューズ回路ブロック３３とにより構成されている。ここで、各遅延素子ブロック３１に含まれる遅延素子はＡ、Ｂ、Ｃの３通りには限られず、少なくとも１種類の遅延素子を有していれば良い。
【００６２】
遅延素子ブロック３１の入力側及び出力側には、該遅延素子ブロック３１のいずれの遅延素子を挿入するか又はいずれの遅延素子をも挿入しないかを選択する第１のスイッチ３４及び第２のスイッチ３５が設けられている。
【００６３】
さらに、外部からスイッチ制御信号ＳＷを受け、タイミング検査時には、カウンタ回路ブロック３２を介して第１のスイッチ３４及び第２のスイッチ３５をタイミング調整制御信号ＣＮＴに基づいて遅延素子Ａ、Ｂ、Ｃを選択又は非選択とできるようにし、一方、検査終了後には、カウンタ回路ブロック３２が保持するヒューズ情報信号ＦＯに基づいて、遅延素子Ａ、Ｂ、Ｃを選択又は非選択とできるように接続する第３のスイッチ３６が設けられている。
【００６４】
図４はタイミング調整回路ユニット３０の具体的な構成例を示している。図４において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６５】
図４に示すように、第１のスイッチ３４及び第２のスイッチ３５は、遅延素子ブロック３１における３種類の遅延素子Ａ、Ｂ、Ｃと対応した、それぞれ３つずつのトランスファーゲートから構成されている。
【００６６】
第３のスイッチ３６は６つのトランスファーゲートからなり、そのうちの３つはスイッチ制御信号ＳＷを受け、且つカウンタ回路ブロック３２からの出力信号を第１のスイッチ３４及び第２のスイッチ３５に伝達可能とし、他の３つはスイッチ制御信号ＳＷの反転信号を受け、且つヒューズ回路ブロック３３からの出力信号をカウンタ回路ブロック３２とは排他的に第１のスイッチ３４及び第２のスイッチ３５に伝達可能とするように接続されている。
【００６７】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について図５に示すタイミングチャートを参照しながら説明する。
【００６８】
まず、タイミング検査中は、図３に示す第３のスイッチ３６はカウンタ回路ブロック３２を選択している。
【００６９】
図５に示すように、時刻ａから始まる第１のタイミング検査において、値が’０’で入力された入力信号ＩＮは、論理回路ブロック１１の第１のシフトレジスタ１４によりラッチされた後、ブロック間信号ＤＡとしてタイミング調整回路ブロック１３に出力される。このとき、メモリ回路ブロック１２においてブロック間信号ＤＡＤを第２のシフトレジスタ１５でラッチするためのクロック信号ＣＬＫも同時に伝達される。
【００７０】
次に、時刻ｂの検査タイミングにおいて、メモリ回路ブロック１２において、タイミング調整回路ブロック１３を通過したブロック間信号ＤＡＤは、クロック信号ＣＬＫによって第２のシフトレジスタ１５でラッチされる。しかしながら、この時刻ｂでは、タイミング調整回路ブロック１３におけるタイミング調整が行なわれていないため、論理回路ブロック１１から出力されたブロック間信号ＤＡと、メモリ回路ブロック１１に入力されたブロック間信号ＤＡＤとの間に差はない。このため、メモリ回路ブロック１２の第２のシフトレジスタ１５においては、値が‘１’の入力データをラッチし、次の時刻ｃにおいて値が’１’の出力信号ＯＵＴが出力される。従って、図１に示す比較制御回路１９において、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致しないことが判定され、その結果、失敗を表わす比較出力信号１を第１の出力パッド２０に出力する。
【００７１】
ここで、信号の伝播タイミングの不一致と、信号接続の不具合とを区別するために、例えば動作周波数を変えたり、信号パターンを変えたりしても良い。
【００７２】
以下、比較制御回路とタイミング調整回路ブロックの動作を説明する。
【００７３】
図１に示す比較制御回路１９における比較回路１７が入力信号ＩＮと出力信号ＯＵＴとのタイミングの不一致を検出すると、比較回路１７は制御回路１８が出力するタイミング調整制御信号ＣＮＴを活性化する。
【００７４】
次に、図３に示すように、活性化されたタイミング調整制御信号ＣＮＴは、タイミング調整回路１３におけるパラレルのブロック間信号ＤＡと対応する各タイミング調整回路ユニット３０のカウンタ回路ブロック３２に入力される。活性化されたタイミング調整制御信号ＣＮＴが入力されたカウンタ回路ブロック３２は、そのカウンタ値を１つだけ大きくする。これにより、ブロック間信号ＤＡとＤＡＤと間に、遅延素子ブロック３１と接続される第１のスイッチ３４及び第２のスイッチ３５における接続情報が変更され、その結果、ブロック間信号ＤＡとＤＡＤとの間にタイミング差が生じる。
【００７５】
ここで、遅延素子Ａ、Ｂ、Ｃとの接続の変更方法には、例えば、遅延量が小さい素子Ａから大きい素子Ｃへと順次変更していく方法や、遅延量が中間の素子Ｂに初期設定しておき、遅延量が大きい素子Ｃへ変更した後、該素子Ｃでも調整できなければ、素子Ｂよりも遅延量が小さい素子Ａへと変更する方法や、その逆の方法、さらには、遅延素子ブロック３１における遅延素子の組み合わせを３通りよりも多くした場合に、初期設定を遅延量の中間値にしておき、その遅延量が大きい方及び小さい方へと交互に変更を繰り返しながら、遅延量が最も小さい素子又は最も大きい素子へと設定する方法等がある。
【００７６】
次に、時刻ｄから始まる第２のタイミング検査を図５に基づいて説明する。まず、時刻ｄにおいては時刻ａと同様に、値が’０’の入力信号ＩＮを入力する。ここで、ブロック間信号ＤＡＤには、前述したようにタイミング調整回路ブロック１３において、元のブロック間信号ＤＡに所定の遅延量が付与されている。従って、次の時刻ｅにおいて、クロック信号ＣＬＫによってメモリ回路ブロック１２の第２のシフトレジスタ１５によって、値が’０’の信号が正しくラッチされる。その結果、入力信号ＩＮと出力信号ＯＵＴとの互いの論理値が一致するため、タイミング検査を終了する。その後、タイミング調整回路ブロック１３における各カウンタ回路ブロック３２から、該カウンタ回路ブロック３２がそれぞれ保持する遅延情報をヒューズ情報信号ＦＯとして出力する。
【００７７】
各タイミング調整回路ユニット３０において、カウンタ回路ブロック３２と並列に設けられたヒューズ回路ブロック３３は、ヒューズ素子とその溶断数によりカウンタ回路ブロック３２の遅延情報を保持する。従って、タイミング検査の終了後に、ヒューズ情報信号ＦＯに基づいて各ヒューズ回路ブロック３３のヒューズ素子をそれぞれ溶断することにより、通常動作時に対しても、ブロック間信号ＤＡに対して行なったタイミング調整後の状態を確実に保持することができる。
【００７８】
また、通常動作時には、第３のスイッチ３６はスイッチ制御信号ＳＷによりヒューズ回路ブロック３３と接続されるように選択される。
【００７９】
なお、図示はしていないが、スイッチ制御信号ＳＷを出力するスイッチ制御回路にも別のヒューズ素子を設けておき、検査の終了時に該スイッチ制御回路に設けた別のヒューズ素子を溶断することにより、それ以降はヒューズ回路ブロック３３のみが固定して選択されるようにしてもよい。
【００８０】
以上説明したように、ブロック間信号ＤＡの伝播タイミングの調整が失敗した場合には、タイミング調整が人手を介することなく自動的に継続され、タイミング調整が成功した場合には、ブロック間信号ＤＡと対応するカウンタ回路ブロック３２の出力信号であるヒューズ情報信号ＦＯに基づいて、ヒューズ素子を用いてタイミング調整情報を固定することができる。その結果、タイミング検査後にはマスクを変更する必要がなくなり、タイミング調整を容易に行なうことができる。
【００８１】
その結果、特に高性能化された大規模システムＬＳＩのように、信号線のクロストークの影響や電源の電圧降下による影響が顕著な半導体チップ１０のタイミング設計には、各信号線に対してより詳細なタイミング設計が可能となる。その上、チップ全体の検証後にタイミングの微調整を行なえるため、設計の後戻りを防止することができる。
【００８２】
また、第１の実施形態に係るタイミング検査は、従来の回路ブロック間の接続チェックの検査工程と同時に行なうことができる。これにより、従来の接続チェックを行なうための回路構成に、タイミング調整回路ブロック１３等を付加し、検査工程においては、例えば接続チェックに使用する検査信号の周波数に加えて低動作周波数から実動作周波数まで検査できるプログラムを付加すれば、タイミング検査も同時にチェックすることができる。従って、新たな検査工程を設ける必要がなくなるので、検査コストを削減することができる。
【００８３】
なお、ヒューズ情報信号ＦＯは、タイミング調整を必要とするブロック間信号ＤＡがパラレルであり多数であった場合には、パラレルシリアル変換回路によって、第２の出力パッド２１から、シリアルに１データずつ出力するようにしてもよい。これにより、パッド数を削減できるため、レイアウト面積を縮小することができる。
【００８４】
第１の実施形態においては、図３及び図４に示す遅延素子ブロック３１に対する調整は、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するか、又は各カウンタ回路ブロック３２におけるカウンタ値がすべてカウントアップした場合、すなわちすべての遅延素子Ａ、Ｂ、Ｃを使い切った場合に終了する。これにより、検査の終了を規定することができるため、不要な検査がなくなるので、検査コストを削減できる。
【００８５】
また、図３及び図４に示す各カウンタ回路ブロック３２におけるカウンタの初期化は、電源の投入時に行なう。これにより、カウンタ回路ブロック３２の初期化を規定できるだけでなく、電源を落とさない限りは各カウンタ回路ブロック３２において遅延情報を保持できるため、タイミング検査を継続して行なうことができる。
【００８６】
また、第１の実施形態においては、タイミング調整回路ブロック１３をブロック間信号ＤＡにのみ用いる。すなわち、ブロック間信号ＤＡの伝播タイミングの基準となるクロック信号ＣＬＫのクロック周期は変更せず、ブロック間信号ＤＡのタイミング調整をクロック信号ＣＬＫに対してのみ行なうため、ブロック間信号ＤＡのタイミング調整が容易となる。その上、クロック信号ＣＬＫに対してタイミングの調整を行なわないことにより、メモリ回路ブロック１２からの出力信号に対しては、後段の回路ブロックが設けられている場合に、出力タイミングを考慮する必要がなくなる。
【００８７】
（第１の実施形態の第１変形例）
第１の実施形態の第１変形例として、タイミング調整回路ブロック１３をクロック信号ＣＬＫにのみ用いてもよい。このようにすると、１つの信号ＣＬＫに対してのみタイミング検査を行なえば良く、検査時間を大幅に短縮することができる。
【００８８】
（第１の実施形態の第２変形例）
図６に本発明の第１の実施形態の第２変形例に係るタイミング調整回路ブロックを示す。
【００８９】
図６に示すように、タイミング調整回路ブロック１３に対して入力されるタイミング調整制御信号ＣＮＴをＡＮＤ回路３７に一括して入力する構成である。
【００９０】
パラレルのブロック間信号ＤＡにそれぞれ対応するタイミング調整制御信号ＣＮＴのうち１つでも活性化した場合、すなわちパラレルのブロック間信号ＤＡの１つでもタイミングの調整が失敗した場合には、カウンタ回路ブロック３２においてカウンタ値が増えると共に、各ブロック間信号ＤＡ１、ＤＡ２等と遅延素子ブロック３１を構成する遅延素子Ａ、Ｂ、Ｃとの接続状態が同時に切り替わる。
【００９１】
これにより、パラレルのブロック間信号ＤＡに対して個別にタイミング調整を行なうよりも、検査が容易となり且つ検査時間をも短縮することができる。
【００９２】
ここで、タイミング調整制御信号ＣＮＴは、比較回路１７からの比較出力信号１を用いてもよい。このようにすると、回路素子数や信号線数を削減できる。
【００９３】
なお、すべてのブロック間信号ＤＡを一括して変更すると述べたが、各ブロック間信号ＤＡの機能又は信号配置の関係を考慮して、複数のブロックにまとめ、複数のブロックごとに一括して変更するようにしてもよい。
【００９４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００９５】
図７は本発明の第２の実施形態に係る半導体装置のブロック構成を示している。図７において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９６】
第２の実施形態においては、ブロック間信号ＤＡに対する伝播タイミングの調整だけでなく、ブロック間信号ＤＡに対する調整だけではタイミング調整が行なえないような場合に、クロック信号ＣＬＫの伝播タイミングをも調整する。
【００９７】
図７に示すように、第２の実施形態に係るタイミング調整回路ブロック４０は、ブロック間信号ＤＡに対して伝播タイミングの調整を行なう信号用ブロック４１と、クロック信号ＣＬＫの伝播タイミングを調整するクロック用ブロック４２と、メモリ回路ブロック１２からの回路出力信号ＤＯＵＴの伝播タイミングを調整する出力用ブロック４３とから構成されている。
【００９８】
図８にタイミング調整回路ブロック４０の具体的な構成例を示す。ここでも、図８において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９９】
図８に示すように、信号用ブロック４１は、第１の実施形態に係るタイミング調整回路ブロック１３と同等の構成を有している。
【０１００】
クロック用ブロック４２は、クロック信号ＣＬＫを受け、受けたクロック信号ＣＬＫに対して所定の遅延量（但し、遅延量０を含む。）を付与されたクロック信号ＣＬＫＤを出力する。同様に、出力用ブロック４３は、メモリ回路ブロック１２からの回路出力信号ＤＯＵＴを受け、受けた回路出力信号ＤＯＵＴに対して所定の遅延量（但し、遅延量０を含む。）を付与された回路出力信号ＤＯＵＴＤを出力する。
【０１０１】
ここで、クロック用ブロック４２及び出力用ブロック４３は、第１の実施形態に係るタイミング調整回路ユニット３０と同等の構成を有している。さらには、信号用ブロック４１における各カウンタ回路ブロック３２からの出力信号である制御信号ＣＮＴ１は、調整判定回路としてのクロックタイミング制御回路４４に入力される。
【０１０２】
クロックタイミング制御回路４４は、各カウンタ回路ブロック３２からの制御信号ＣＮＴ１が、遅延素子ブロック３１のいずれの遅延素子Ａ〜Ｃを用いてもタイミング調整が成功しない、調整不能を表わす信号である場合に、信号用ブロック４１のカウンタ回路ブロック３２と、出力用ブロック４３のカウンタ回路ブロック３２とに対して、各カウンタを増やす制御信号ＣＮＴ２を出力する。
【０１０３】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について図９に示すタイミングチャートを参照しながら説明する。
【０１０４】
まず、第１のタイミング検査工程において、第１の実施形態と同様に、パラレルのブロック間信号ＤＡに対して、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するか否かを検査する。
【０１０５】
ここで、ブロック間信号ＤＡのすべてに対して遅延調整を行なった後にも、入力信号ＩＮと出力信号ＯＵＴとが一致しない場合には、タイミング調整回路ブロック４０を構成する信号用ブロック４１におけるカウンタ回路ブロック３２からの制御信号ＣＮＴ１が活性化される。
【０１０６】
活性化された制御信号ＣＮＴ１を受けたクロックタイミング制御回路４４は、クロック用ブロック４２に対して活性化された制御信号ＣＮＴ２を出力し、クロック用ブロック４２におけるカウンタ回路ブロック３２のカウンタ値が増やされる。すなわち、クロック信号ＣＬＫのタイミング調整が始まる。
【０１０７】
これと同時に、クロックタイミング制御回路４４は、出力用ブロック４３に対しても活性化された制御信号ＣＮＴ２を出力し、出力用ブロック４３におけるカウンタ回路ブロック３２もカウンタ値が増やされる結果、回路出力信号ＤＯＵＴもクロック信号ＣＬＫの遅延分の遅延調整が行なわれる。
【０１０８】
なお、このとき、信号用ブロック４１に含まれるすべてのカウンタ回路ブロック３２におけるカウンタ値を初期化する。
【０１０９】
次に、第２のタイミング検査工程において、タイミング調整されたクロック信号ＣＬＫＤを基準として、ブロック間信号ＤＡがタイミング調整され、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するまで繰り返される。
【０１１０】
以上説明したように、まずブロック間信号ＤＡのタイミング調整を行ない、調整不能と判定された場合には、クロック信号ＣＬＫと回路出力信号ＤＯＵＴとの伝播タイミングの調整を行なう。この調整されたクロック信号ＣＬＫＤを基準として、再度、初期化されたブロック間信号ＤＡのタイミング調整を行なうことにより、さらに高精度にタイミング調整を行なうことができる。
【０１１１】
第２の実施形態においては、メモリ回路ブロック１２からの回路出力信号ＤＯＵＴをクロック信号ＣＬＫＤの遅延調整量に合わせてタイミング調整を行なうため、後段の回路ブロックが設けられている場合には、後段の回路ブロックとの間における信号伝達には伝播タイミングに不具合が生じることがない。
【０１１２】
また、タイミング検査は、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するか、又は各ブロック間信号ＤＡがすべての遅延調整素子Ａ〜Ｃを使い切るまで行なわれる。
【０１１３】
また、遅延調整回数をカウントする他の回路を設けて調整回数を規制すると、検査の終了時点が明確となって、検査工程を効率化することができる。
【０１１４】
なお、第２の実施形態に係る構成は、第１の実施形態の第２変形例と組み合わせても良い。
【０１１５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１１６】
図１０は本発明の第３の実施形態に係る半導体装置のブロック構成を示している。図１０において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１１７】
第３の実施形態においては、伝播タイミングが調整されたブロック間信号ＤＡＤと、クロック信号ＣＬＫに対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号（以下、確定期間信号と呼ぶ。）との間のずれの有無を半導体装置の外部で確認しながら、ブロック間信号ＤＡに付与する遅延量を調整する。
【０１１８】
図１０に示すように、第３の実施形態に係る半導体装置は、論理回路ブロック１１とメモリ回路ブロック１２との間に、論理回路ブロック１１から出力されるブロック間信号ＤＡに対する遅延量を調整するタイミング調整回路ブロック５０が設けられている。
【０１１９】
タイミング調整回路ブロック５０は、ブロック間信号ＤＡＤと確定期間信号との間のずれ量をあらわすタイミングずれ信号ＣＤＯを第１の出力パッド２０に出力する。
【０１２０】
また、メモリ回路ブロック１２に含まれる第２のシフトレジスタ１５はその出力信号ＯＵＴを第２の出力パッド２１を介して外部に出力する。
【０１２１】
図１１はタイミング調整回路ブロック５０の具体的な構成例を示す。ここでも、図１１において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１２２】
図１１に示すように、パラレルのブロック間信号ＤＡ１、ＤＡ２等と対応した複数のタイミング調整回路ユニット３０と、クロック信号ＣＬＫを受け、受けたクロック信号ＣＬＫから確定期間信号ＣＳＨを生成して出力する確定期間信号発生回路５１と、それぞれが確定期間信号ＣＳＨとブロック間信号ＤＡＤ１、ＤＡＤ２等を受け、受けた入力信号に対して論理積演算を行なって、その結果をタイミングずれ信号ＣＤＯ１、ＣＤＯ２等として出力する複数のＡＮＤ回路５２とから構成されている。
【０１２３】
ここで、確定期間信号ＣＳＨは、クロック信号ＣＬＫと、メモリ回路ブロック１２でラッチされる信号の仕様とにより決定されるセットアップ時間及びホールド時間の少なくとも一方を含む。
【０１２４】
タイミング調整回路ユニット３０は、３通りの遅延量を選択可能な遅延素子Ａ、Ｂ、Ｃを有する遅延素子ブロック３１と、第１のスイッチ３４と、第２のスイッチ３５と、該第１及び第２のスイッチ３４、３５を同時に切り替えるヒューズ回路ブロック３３とから構成されている。
【０１２５】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について図１２に示すタイミングチャートを参照しながら説明する。
【０１２６】
まず、第１の検査工程における時刻ａの検査タイミングにおいて、入力信号ＩＮに値が’０’のデータが入力される。入力信号ＩＮはブロック間信号ＤＡＤとしてタイミング調整回路ブロック５０から出力される。このとき、ブロック間信号ＤＡＤと確定期間信号ＣＳＨとの論理積演算が各ＡＮＤ回路５２によって行なわれ、各ＡＮＤ回路５２はその演算結果をタイミングずれ信号ＣＤＯとして出力する。従って、図１２に示すように、ブロック間信号ＤＡＤと確定期間信号ＣＳＨとの間にタイミングずれが生じている場合には、時刻ａの直前と時刻ｂの直前とにおいて、タイミングずれ信号ＣＤＯはそれぞれ期間ｔ１のハイレベル信号を出力する。
【０１２７】
このように、第３の実施形態によると、ブロック間信号ＤＡＤがクロック信号ＣＬＫに対してセットアップ時間及びホールド時間の少なくとも一方にずれが生じたことをタイミングずれ信号ＣＤＯがハイレベルとなる期間で表わすことができるため、伝播タイミングのずれ量を視覚的に検証することができる。
【０１２８】
従って、第２の検査工程において、タイミングずれ信号ＣＤＯがハイレベルとならないように、各ヒューズ回路ブロック３３に対してヒューズ素子のトリミングを行なうことにより、ブロック間信号ＤＡＤに付与される遅延量を容易に且つ確実に調整することができる。
【０１２９】
また、第３の実施形態に係る半導体装置は、第１の実施形態及び第２の実施形態に係る半導体装置に設けた比較制御回路１９を設けなくて済み、回路構成を簡単化できるので、回路面積を縮小できる。その上、テスタ等により、比較的容易にタイミング調整を行なうことができる。
【０１３０】
また、ブロック間信号ＤＡＤと確定期間信号ＣＳＨとの論理積演算を外部から変更できる構成とすると、例えば、確定期間信号ＣＳＨの論理を反転して排他的論理和演算を行なうことによってもセットアップマージンを確認できる等、選択的にセットアップ／ホールドマージンを確認することができ、より容易にタイミング調整及び検証を行なうことができる。
【０１３１】
また、確定期間信号ＣＳＨは、外部からの制御信号により、セットアップ期間及びホールドの少なくとも一方を選択できる構成としても良い。
【０１３２】
また、確定期間信号ＣＳＨに代えてクロック信号ＣＬＫを用いると、確定期間信号発生回路５１を設ける必要がなくなるので、信号マージンを容易に確認することができる。
【０１３３】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１３４】
図１３は本発明の第４の実施形態に係る半導体装置のブロック構成を示している。図１３において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１３５】
第４の実施形態は、入力信号ＩＮ２を発生する入力パターン発生回路ブロック６０を半導体チップ１０に設けている。
【０１３６】
入力パターン発生回路ブロック６０は、外部から入力される入力パターン制御信号３を受けるパターン制御回路６１と、該パターン制御回路６１から制御されて入力信号ＩＮ２を生成して出力するパターン発生回路６２とから構成されている。
【０１３７】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について説明する。
【０１３８】
まず、タイミング検査を開始すると、活性化された入力パターン制御信号３が第１の入力パッド１６を介してパターン制御回路６１に入力される。これにより、パターン発生回路６２は入力パターン制御信号３に応じた信号パターンを持つ入力信号ＩＮ２を、論理回路ブロック１１における第１のシフトレジスタ１４と比較制御回路１９における比較回路１７とにそれぞれ出力する。
【０１３９】
ここで、入力信号ＩＮ２と出力信号ＯＵＴ２との論理値が一致しない場合は、第１の実施形態で説明したように、制御回路１８からタイミング調整回路ブロック１３に活性化されたタイミング調整制御信号ＣＮＴが出力される共に、比較回路１７から活性化された比較出力信号１がパターン制御回路６１に出力される。これにより、パターン制御回路６１が再度活性化され、パターン発生回路６２から入力信号ＩＮ２が出力される。このように、半導体チップ１０の内部で生成された入力信号ＩＮ２と出力信号ＯＵＴ２との論理値が一致するまで自動的にタイミングの調整が繰り返される。
【０１４０】
以上説明したように、第４の実施形態によると、第１の実施形態と同様に、ブロック間信号ＤＡに対する伝播タイミングの調整が自動的に繰り返して行なわれ、さらにタイミングが一致した時点でヒューズ情報信号ＦＯによって所定のヒューズ素子を溶断することにより、遅延情報を容易に固定することができる。
【０１４１】
その上、検査工程において、それぞれ特性劣化が生じやすい入力パターン信号を外部で作成するのではなく、回路ブロック間ごとにあらかじめブロック間信号のパターンを発生させる入力パターン発生回路６０を設けているため、検査精度が向上する結果、検査コストを削減することができる。
【０１４２】
なお、タイミング調整の繰り返し回数をあらかじめ設定しておき、その設定回数以内に調整が不能であることを通知する調整終了通知信号を付加したり、比較出力信号１を外部に出力し、且つ入力パターン制御信号３によって入力信号ＩＮ２のパターン発生を停止することにより、検査を終了できるようにすると、より効率的な検査を行なうことができる。
【０１４３】
なお、第４の実施形態は、第１の実施形態又は第２の実施形態と組み合わすこともできる。
【０１４４】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１４５】
図１４は本発明の第５の実施形態に係る半導体装置のブロック構成を示し、図１５は第５の実施形態に係るタイミング調整回路ブロックのブロック構成の一例を示している。図１４及び図１５において、それぞれ図１及び図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１４６】
図１５に示すように、第５の実施形態に係るタイミング調整回路ブロック７０における各タイミング調整回路ユニット３０には、カウンタ回路ブロック３２が有する遅延情報を固定的に保持する保持回路として、ヒューズ回路ブロックに代えて不揮発性デバイス回路ブロック７１を設けている。不揮発性デバイス回路ブロック７１はカウンタ回路ブロック３２と電気的に接続されており、不揮発性デバイス回路ブロック７１にはカウンタ回路ブロック３２が保持する遅延情報が入力される。
【０１４７】
タイミング調整回路ブロック７０には、各不揮発性デバイス回路ブロック７１に電源電圧を供給する内部電源回路７２が設けられている。なお、内部電源回路７２は必ずしも設ける必要はなく、外部から各不揮発性デバイス回路ブロック７１に電源電圧を供給する構成であっても良い。
【０１４８】
各不揮発性デバイス回路ブロック７１は、書き込み制御信号ＷＲＴによって書き込みが行なわれ、該書き込み制御信号ＷＲＴは、図１４に示すように、第２の入力パッド２２を介して外部から入力される。
【０１４９】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について説明する。
【０１５０】
タイミングの検査及び調整工程は、第１の実施形態又は第３の実施形態と同様である。相違点は、タイミング検査の終了後に、各カウンタ回路ブロック３２に保持された遅延情報が、書き込み制御信号ＷＲＴの指示により一括に書き込まれる点である。
【０１５１】
以上説明したように、第５の実施形態によると、各カウンタ回路ブロック３２が保持する遅延情報を、ヒューズ素子に代えて不揮発性デバイスを用いることにより、遅延情報を固定的に保持できるだけでなく、例えば、チップ組み立て後の検査工程においてタイミングの不具合が生じた場合であっても、再度タイミング検査を行なうことにより、遅延情報を書き換えることができる。
【０１５２】
なお、書き込み制御信号ＷＲＴを用いて不揮発性デバイス回路ブロック７１に書き込む代わりに、比較出力信号１の比較結果を用いて書き込んでも良い。
【０１５３】
また、不揮発性デバイス回路ブロック７１に対する遅延情報の書き込みは、タイミング検査後ではなく、該タイミング検査中に遅延情報が変わるたびに行なっても良い。
【０１５４】
この場合に、不揮発性デバイス回路ブロック７１からカウンタ回路ブロック３２に対して不揮発性デバイス回路ブロック７１が保持する情報を書き込むことができる回路を備えていると、タイミング検査中にトラブルが生じたとしても、不揮発性デバイス回路ブロック７１にはトラブルの発生直前までの遅延情報が記録されているため、カウンタ回路ブロック３２が保持していた遅延情報を復活することができる。その結果、タイミング検査及び調整を最初からやり直す必要がなくなるので、検査コストを削減することができる。
【０１５５】
なお、第１〜第５の各実施形態において、タイミング調整回路ブロック１３、４０、５０、６０、７０をメモリ回路ブロック１２の内部に設けても良い。例えば、メモリ回路ブロック１２からの出力信号ＯＵＴを規定する内部信号を遅延させる構成としても良い。このようにすると、メモリ回路ブロック１２の外部に出力遅延調整を行なう回路素子を配置する必要がなくなるため、チップ面積を縮小することができる。
【０１５６】
また、各実施形態においては、ブロック間信号ＤＡは、論理回路ブロック１１からメモリ回路ブロック１２に流す構成としたが、これとは逆に、メモリ回路ブロック１２から論理回路ブロック１１に流す構成としても良い。また、回路ブロックは、論理回路とメモリ回路との組み合わせには限られない。
【０１５７】
【発明の効果】
本発明に係る半導体装置によると、大規模に集積化されるシステムＬＳＩにおける回路ブロック間の信号配線による動作マージンの不足及び動作不良を、マスクを変更することなく調整できるため、チップの歩留まりが向上し、且つ開発コストの削減及び開発期間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示すブロック構成図である。
【図２】本発明の第１の実施形態に係る半導体装置に用いるシフトレジスタを示す回路図である。
【図３】本発明の第１の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図４】本発明の第１の実施形態に係る半導体装置を構成するタイミング調整回路ユニットを示すブロック構成図である。
【図５】本発明の第１の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図６】本発明の第１の実施形態の第２変形例に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図７】本発明の第２の実施形態に係る半導体装置を示すブロック構成図である。
【図８】本発明の第２の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図９】本発明の第２の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図１０】本発明の第３の実施形態に係る半導体装置を示すブロック構成図である。
【図１１】本発明の第３の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図１２】本発明の第３の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図１３】本発明の第４の実施形態に係る半導体装置を示すブロック構成図である。
【図１４】本発明の第５の実施形態に係る半導体装置を示すブロック構成図である。
【図１５】本発明の第５の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図１６】従来の半導体装置を示すブロック構成図である。
【符号の説明】
１ 比較出力信号
３ 入力パターン制御信号
１０ 半導体チップ
１１ 論理回路ブロック
１２ メモリ回路ブロック
１３ タイミング調整回路ブロック
１４ 第１のシフトレジスタ
１５ 第２のシフトレジスタ
１６ 入力パッド
１７ 比較回路
１８ 制御回路
１９ 比較制御回路
２０ 第１の出力パッド
２１ 第２の出力パッド
２２ 第２の入力パッド
３０ タイミング調整回路ユニット
３１ 遅延素子ブロック
３２ カウンタ回路ブロック
３３ ヒューズ回路ブロック
３４ 第１のスイッチ
３５ 第２のスイッチ
３６ 第３のスイッチ
３７ ＡＮＤ回路
４０ タイミング調整回路ブロック
４１ 信号用ブロック
４２ クロック用ブロック
４３ 出力用ブロック
４４ クロックタイミング制御回路（調整判定回路）
５０ タイミング調整回路ブロック
５１ 確定期間信号発生回路
５２ ＡＮＤ回路
６０ 入力パターン発生回路ブロック
６１ パターン制御回路
６２ パターン発生回路
７０ タイミング調整回路ブロック
７１ 不揮発性デバイス回路ブロック
７２ 内部電源回路
【発明の属する技術分野】
本発明は、１つのチップに形成され且つ機能が互いに異なる複数の回路ブロックを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、システム性能の向上を目的として、１つのチップ上に論理回路及びメモリ回路を混載したシステムＬＳＩの開発が盛んに行なわれている。
【０００３】
チップ上に形成される論理回路及びメモリ回路の回路同士を接続する配線は、レイアウト設計工程においては、各回路のチップ上におけるフロアプランの決定から始まり、さまざまな配置配線ツールを用いることにより、配線幅及び配線長のばらつきやクロストークによる信号のずれによる動作不良をできるだけ生じないような工夫がなされている。
【０００４】
また、図１６に示すように、チップの検査工程においては、チップ１００上に形成された第１の回路ブロック１０１と第２の回路ブロック１０２との間の配線の接続を、外部からの入力信号ＩＮと外部への出力信号ＯＵＴとを比較することによって、回路ブロック１０１、１０２同士の配線の接続検査を行なったり、図示はしていないが、配線を伝達する信号の遅延時間を測定する手段が提案され、信号配線による動作不良が起こらないようにしている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平２０００−１５５１５７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置は、近年の高性能化された回路ブロック間の信号伝達による動作不良には対応できないという問題がある。すなわち、高性能化に伴う多種多様な機能ブロックを１チップに混載することによりチップ面積が増大すると共に動作周波数が上昇し、その結果、配線長の増大と各配線長の微小なばらつきとが、動作マージンの減少により無視できなくなってきている。
【０００７】
その上、チップ内における電源の電圧降下等の新たな要因により回路の動作マージンが減少することにより、チップ設計における回路ブロック間の信号のタイミング調整がより困難となってきている。
【０００８】
また、前記従来の半導体装置に対する検査又は評価は、信号の伝播タイミングによる動作不良を判定することはできても、不良箇所を特定する手段がなく、また、修正箇所を特定することができたとしても、マスクの変更を余儀なくされ、開発期間の短縮及び開発コストの削減を実現するのが困難であるという問題がある。
【０００９】
本発明は、従来の問題を解決し、チップの検査後にマスクを変更することなく、回路ブロック間の信号配線による動作マージンの不足及び動作不良を改善できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置における互いに配線により接続された一の回路ブロックと他の回路ブロックとの間に、配線を流れる信号の伝播タイミングを調整するタイミング調整回路ブロックを設ける構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、１つの半導体チップに形成され、それぞれ機能素子を有する第１の回路ブロック及び第２の回路ブロックと、第１の回路ブロックと第２の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックとを備えている。
【００１２】
本発明の半導体装置によると、第１の回路ブロックと第２の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックを備えているため、回路ブロック間の伝達信号の伝播タイミングをマスクを変更することなく調整できるので、チップの歩留まりが向上し、且つ開発コストの削減及び開発期間の短縮を図ることができる。
【００１３】
本発明の半導体装置は、第１の回路ブロックに入力される入力信号と、伝達信号が入力された第２の回路ブロックからの出力信号とを受け、入力信号と出力信号とを比較して、タイミング調整回路ブロックを制御する比較制御回路をさらに備えていることが好ましい。
【００１４】
本発明の半導体装置において、配線は複数本が並列に配置されており、第１の回路ブロック及び第２の回路ブロックは、それぞれ、複数の配線と接続されるシフトレジスタを有していることが好ましい。
【００１５】
本発明の半導体装置において、比較制御回路は、入力信号と出力信号とが論理演算された論理値を比較し、比較結果を出力する比較回路を有していることが好ましい。
【００１６】
本発明の半導体装置は、第１の回路ブロックに入力信号を生成して出力する入力パターン生成回路をさらに備えていることが好ましい。このようにすると、第１の回路ブロック及び第２の回路ブロック間における伝達信号の伝播タイミングの検査を容易に行なえるようになるため、タイミング検査を短期間で行なうことができる。
【００１７】
本発明の半導体装置において、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第１の保持回路を有している。
【００１８】
この場合に、第１の保持回路は、少なくとも１つのヒューズ素子からなることが好ましい。このようにすると、伝達信号における伝播タイミングの調整を効率良く行なうことができる。
【００１９】
また、この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第２の保持回路を有し、第２の保持回路は、更新情報をパラレルシリアル変換して出力することが好ましい。
【００２０】
配線が複数本を並列に配置する場合に、タイミング調整回路ブロックの伝達信号に対する伝播タイミングの調整は、入力信号と出力信号とが一致するまで繰り返されることが好ましい。
【００２１】
この場合に、タイミング調整回路ブロックは、配線を流れる伝達信号のすべてに対して伝播タイミングの調整が終了したことを通知する調整終了通知信号を出力する回路を有し、伝播タイミングの調整は、入力信号と出力信号とが一致するか、又は調整終了通知が出力されることにより終了することが好ましい。
【００２２】
本発明の半導体装置が比較制御回路を備えている場合に、該比較制御回路は、入力信号と出力信号との比較結果が不一致である場合に、タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、タイミング調整回路ブロックは、タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、少なくとも１つの遅延素子を有し、タイミング調整制御信号の信号数に応じた遅延量を伝達信号に付加する遅延素子ブロックと、少なくとも１つのヒューズ素子を有すると共に、タイミング調整制御信号の信号数をヒューズ素子の溶断数と対応して保持し、カウンタ回路と同等の情報を保持可能なヒューズ回路とにより構成され、カウンタ回路及びヒューズ回路からの出力信号は、そのうちのいずれか一方が遅延素子ブロックに対して選択的に入力され、ヒューズ素子はカウンタ回路からの出力信号に基づいて溶断されることが好ましい。
【００２３】
この場合に、本発明の半導体装置は、カウンタ回路及びヒューズ回路からの出力信号のうちの一方を選択するスイッチ制御信号を生成して出力し、ヒューズ素子を有する切替回路をさらに備えていることが好ましい。
【００２４】
また、この場合に、伝達信号に対する伝播タイミングの検査結果が良である場合に、カウンタ回路が出力する出力信号からヒューズ回路が出力する出力信号に切り替えられることが好ましい。
【００２５】
また、この場合に、通常動作時には、カウンタ回路の出力状態がハイインピーダンスとなる一方、検査時には、ヒューズ回路の出力状態がハイインピーダンスとなることが好ましい。
【００２６】
また、この場合に、配線は複数本が並列に配置されており、カウンタ回路及びヒューズ回路は、複数の配線を流れる伝達信号における各タイミング調整制御信号を共有することが好ましい。このようにすると、回路ブロック間を流れるパラレルの伝達信号のうち１つでもタイミング調整に失敗した場合にはすべての伝達信号に対して一括に調整することができるため、各信号線に対して個別に調整する構成と比べて回路構成を簡単化することができるので、チップ面積を縮小することができる。
【００２７】
また、この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを決定するクロック信号の伝播タイミングをも調整可能であることが好ましい。
【００２８】
この場合に、クロック信号に対する伝播タイミングの調整は、伝達信号に対する伝播タイミングの調整に成功を得られない場合に行なわれることが好ましい。このようにすると、各伝達信号の伝播タイミングの基準となるクロック信号の信号周期を固定したままで、伝達信号の伝播タイミングを調整し、それでもタイミング調整が失敗した場合には、さらにクロック信号のタイミングを調整することにより、より高精度なタイミング調整が可能となるため、動作不良を救済できる可能性が増大する。
【００２９】
さらにこの場合に、クロック信号の伝播タイミングが調整されるたびに、カウンタ回路はリセットされることが好ましい。
【００３０】
また、この場合に、タイミング調整回路ブロックは、カウンタ回路からの出力信号を受け、伝達信号の伝播タイミングの調整が成功か否かを判定し、その判定が成功である場合にタイミング検査を終了する終了信号を出力する判定回路を有していることが好ましい。
【００３１】
この場合に、終了信号は、判定回路に所定値を超える信号数が入力されたときに出力されることが好ましい。
【００３２】
本発明の半導体装置において、タイミング調整回路ブロックは、伝達信号の伝播タイミングを決定するクロック信号に基づいて、伝達信号の伝播タイミングを判定するためのパルス信号を生成して出力するパルス信号生成回路と、少なくとも１つの遅延素子を有し、伝達信号に遅延を付加する遅延素子ブロックと、少なくとも１つのヒューズ素子を有すると共に、該複数のヒューズ素子がパルス信号と遅延素子ブロックを通過した伝達信号とに基づいて溶断されるヒューズ回路とにより構成されていることが好ましい。
【００３３】
このようにすると、伝達信号の伝播タイミングを決定する基準となるクロック信号と他の信号とのタイミングのずれの時間を測定し、測定した結果に基づいてタイミング調整に相当するヒューズ素子を溶断することにより、タイミング調整回路の回路規模を削減でき、且つ伝播タイミングのずれ時間を確実に測定することができる。
【００３４】
この場合のパルス信号は、伝達信号のクロック信号に対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号であることが好ましい。
【００３５】
この場合に、パルス信号は、外部からの信号により、セットアップ期間及びホールド期間の少なくとも一方を選択できることが好ましい。
【００３６】
この場合のパルス信号生成回路は、クロック信号と伝達信号との論理演算により生成されることが好ましい。
【００３７】
この場合に、パルス信号は外部に出力されることが好ましい。
【００３８】
また、伝達信号に対する伝播タイミングの調整は、該調整が終了するまで繰り返して行なわれることが好ましい。
【００３９】
本発明の半導体装置が比較制御回路を備えている場合に、第１の回路ブロックに入力信号を生成して出力する入力パターン生成回路をさらに備え、入力パターン生成回路は、比較制御回路からの比較結果が不一致である場合に活性化されることが好ましい。このようにすると、比較結果が一致した場合には、伝播タイミングの調整が自動的に終了するため、タイミング検査を極めて容易に行なうことができる。
【００４０】
本発明の半導体装置が第１の保持回路を有している場合に、該第１の保持回路は、不揮発性メモリ回路であることが好ましい。このようにすると、タイミング調整情報を恒久的に保持できるばかりでなく、タイミング検査した後に何度でもタイミング調整を行なうことができる。
【００４１】
この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第２の保持回路を有し、更新情報は、伝播タイミングの検査の終了後に第２の保持回路から不揮発性メモリ回路に書き込まれることが好ましい。
【００４２】
この場合に、本発明の半導体装置は、不揮発性メモリ回路に電源電圧を供給する内部電源回路をさらに備えていることが好ましい。
【００４３】
この場合に、不揮発性メモリ回路は外部から電源電圧が供給されることが好ましい。
【００４４】
また、本発明の半導体装置が比較制御回路を備えている場合に、該比較制御回路は、入力信号と出力信号との比較結果が不一致である場合に、タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、タイミング調整回路ブロックは、タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、少なくとも１つの遅延素子を有し、タイミング調整制御信号の信号数に応じた遅延量を伝達信号に付加する遅延素子ブロックと、カウンタ回路と同等の機能を有する不揮発性メモリ回路とにより構成され、カウンタ回路及び不揮発性メモリ回路からの出力信号は、そのうちのいずれか一方が遅延素子ブロックに選択的に入力され、不揮発性メモリ回路は、カウンタ回路からの出力信号に基づいて信号数が書き込まれることが好ましい。
【００４５】
この場合に、カウンタ回路からの出力値が変わるたびに、不揮発性メモリ回路に出力値を書き込むことが好ましい。
【００４６】
さらに、この場合に、不揮発性メモリ回路は、伝達信号の伝播タイミングの検査中にのみ書き込まれることが好ましい。
【００４７】
また、不揮発性メモリ回路は、伝達信号の伝播タイミングの検査後に遅延素子ブロックと接続されることが好ましい。
【００４８】
本発明の半導体装置において、第１の回路ブロック及び第２の回路ブロックのうちの一方はメモリ回路ブロックであることが好ましい。
【００４９】
この場合に、本発明の半導体装置は、伝達信号の伝播タイミングを決定するクロック信号の伝搬タイミングを変更するのに同期して、メモリ回路ブロックからの出力信号の出力タイミングをも変更する出力タイミング変更回路をさらに備えていることが好ましい。このようにすると、メモリ回路ブロックに対するアクセス時間を確保しながら、伝達信号の伝播タイミングの調整を行なうことができる。
【００５０】
さらに、この場合に、出力タイミング変更回路は、メモリ回路ブロックの内部に形成されていることが好ましい。
【００５１】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５２】
図１は本発明の第１の実施形態に係る半導体装置のブロック構成を示している。
【００５３】
図１に示すように、半導体チップ１０には、論理回路ブロック１１とメモリ回路ブロック１２とが形成され、これら論理回路ブロック１１とメモリ回路ブロック１２との間には、ブロック間信号ＤＡの伝播タイミングを調整するタイミング調整回路ブロック１３が設けられている。
【００５４】
各回路ブロック１１、１２は、入出力用インタフェース回路として、第１のシフトレジスタ１４及び第２のシフトレジスタ１５がそれぞれ組み込まれている。
【００５５】
第１のシフトレジスタ１４は、図２に示すように、例えば４つのＤＦＦ（ディレイ型フリップフロップ）が直列に接続されてなり、入力信号ＩＮを受けるＤＦＦから、クロック信号ＣＬＫが入力されるたびに、隣接するＤＦＦに入力信号ＩＮが順次伝達され且つ出力される。ここで、ＤＦＦの個数は４つに限られないことはいうまでもなく、論理回路ブロック１１及びメモリ回路ブロック１２に必要な個数を有していればよい。
【００５６】
図１に示すように、外部から入力パッド１６を介して入力される、検査パターンである入力信号ＩＮは、論理回路ブロック１４の第１のシフトレジスタ１４に入力される。第１のシフトレジスタ１４から出力されるブロック間信号ＤＡ及びクロック信号ＣＬＫは、タイミング調整回路ブロック１３に入力され、続いて、タイミング調整回路ブロック１３において、ブロック間信号ＤＡには必要なタイミングの調整が施されてブロック間信号ＤＡＤとなり、メモリ回路ブロック１２の第２のシフトレジスタ１５に入力される。さらに、ブロック間信号ＤＡＤを受ける第２のシフトレジスタ１５は、出力信号ＯＵＴを出力する。
【００５７】
また、半導体チップ１０は、入力信号ＩＮと出力信号ＯＵＴとが入力され、入力された信号同士の値を比較する比較回路１７と、比較結果が不一致である場合に、タイミング調整回路ブロック１３に対してハイレベルの、すなわち活性化されたタイミング調整制御信号ＣＮＴを出力する制御回路１８とからなる比較制御回路１９を備えている。また、比較回路１７の比較結果は比較出力信号１として、第１の出力パッド２０を介して外部にも出力される。
【００５８】
後述するように、タイミング調整回路ブロック１３には、入力されたタイミング調整制御信号ＣＮＴが出力された個数を、パラレルのブロック間信号ＤＡごとに保持するヒューズ回路を有しており、該ヒューズ回路を構成するヒューズ素子のトリミングデータは、例えばヒューズ情報信号ＦＯとして、第２の出力パッド２１を介して外部に出力される。
【００５９】
図３はタイミング調整回路ブロック１３の具体的な構成例を示している。
【００６０】
図３に示すように、タイミング調整回路ブロック１３は、ブロック間信号ＤＡｎ（但し、ｎは正の整数である。）に対応して、ｎ個のタイミング調整回路ユニット３０を含む。
【００６１】
タイミング調整回路ユニット３０は、例えば、ブロック間信号ＤＡ１にそれぞれ異なる遅延量を付与できる複数の遅延素子Ａ、Ｂ、Ｃを有する遅延素子ブロック３１と、タイミング調整回路ブロック１３からタイミング調整制御信号ＣＮＴを受けるカウンタ回路ブロック３２と、タイミング検査の終了後にカウンタ回路ブロック３２が保持するヒューズ情報信号ＦＯに基づいてトリミング（溶断）され、カウンタ回路ブロック３２と実質的に同一の機能を有するヒューズ回路ブロック３３とにより構成されている。ここで、各遅延素子ブロック３１に含まれる遅延素子はＡ、Ｂ、Ｃの３通りには限られず、少なくとも１種類の遅延素子を有していれば良い。
【００６２】
遅延素子ブロック３１の入力側及び出力側には、該遅延素子ブロック３１のいずれの遅延素子を挿入するか又はいずれの遅延素子をも挿入しないかを選択する第１のスイッチ３４及び第２のスイッチ３５が設けられている。
【００６３】
さらに、外部からスイッチ制御信号ＳＷを受け、タイミング検査時には、カウンタ回路ブロック３２を介して第１のスイッチ３４及び第２のスイッチ３５をタイミング調整制御信号ＣＮＴに基づいて遅延素子Ａ、Ｂ、Ｃを選択又は非選択とできるようにし、一方、検査終了後には、カウンタ回路ブロック３２が保持するヒューズ情報信号ＦＯに基づいて、遅延素子Ａ、Ｂ、Ｃを選択又は非選択とできるように接続する第３のスイッチ３６が設けられている。
【００６４】
図４はタイミング調整回路ユニット３０の具体的な構成例を示している。図４において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６５】
図４に示すように、第１のスイッチ３４及び第２のスイッチ３５は、遅延素子ブロック３１における３種類の遅延素子Ａ、Ｂ、Ｃと対応した、それぞれ３つずつのトランスファーゲートから構成されている。
【００６６】
第３のスイッチ３６は６つのトランスファーゲートからなり、そのうちの３つはスイッチ制御信号ＳＷを受け、且つカウンタ回路ブロック３２からの出力信号を第１のスイッチ３４及び第２のスイッチ３５に伝達可能とし、他の３つはスイッチ制御信号ＳＷの反転信号を受け、且つヒューズ回路ブロック３３からの出力信号をカウンタ回路ブロック３２とは排他的に第１のスイッチ３４及び第２のスイッチ３５に伝達可能とするように接続されている。
【００６７】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について図５に示すタイミングチャートを参照しながら説明する。
【００６８】
まず、タイミング検査中は、図３に示す第３のスイッチ３６はカウンタ回路ブロック３２を選択している。
【００６９】
図５に示すように、時刻ａから始まる第１のタイミング検査において、値が’０’で入力された入力信号ＩＮは、論理回路ブロック１１の第１のシフトレジスタ１４によりラッチされた後、ブロック間信号ＤＡとしてタイミング調整回路ブロック１３に出力される。このとき、メモリ回路ブロック１２においてブロック間信号ＤＡＤを第２のシフトレジスタ１５でラッチするためのクロック信号ＣＬＫも同時に伝達される。
【００７０】
次に、時刻ｂの検査タイミングにおいて、メモリ回路ブロック１２において、タイミング調整回路ブロック１３を通過したブロック間信号ＤＡＤは、クロック信号ＣＬＫによって第２のシフトレジスタ１５でラッチされる。しかしながら、この時刻ｂでは、タイミング調整回路ブロック１３におけるタイミング調整が行なわれていないため、論理回路ブロック１１から出力されたブロック間信号ＤＡと、メモリ回路ブロック１１に入力されたブロック間信号ＤＡＤとの間に差はない。このため、メモリ回路ブロック１２の第２のシフトレジスタ１５においては、値が‘１’の入力データをラッチし、次の時刻ｃにおいて値が’１’の出力信号ＯＵＴが出力される。従って、図１に示す比較制御回路１９において、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致しないことが判定され、その結果、失敗を表わす比較出力信号１を第１の出力パッド２０に出力する。
【００７１】
ここで、信号の伝播タイミングの不一致と、信号接続の不具合とを区別するために、例えば動作周波数を変えたり、信号パターンを変えたりしても良い。
【００７２】
以下、比較制御回路とタイミング調整回路ブロックの動作を説明する。
【００７３】
図１に示す比較制御回路１９における比較回路１７が入力信号ＩＮと出力信号ＯＵＴとのタイミングの不一致を検出すると、比較回路１７は制御回路１８が出力するタイミング調整制御信号ＣＮＴを活性化する。
【００７４】
次に、図３に示すように、活性化されたタイミング調整制御信号ＣＮＴは、タイミング調整回路１３におけるパラレルのブロック間信号ＤＡと対応する各タイミング調整回路ユニット３０のカウンタ回路ブロック３２に入力される。活性化されたタイミング調整制御信号ＣＮＴが入力されたカウンタ回路ブロック３２は、そのカウンタ値を１つだけ大きくする。これにより、ブロック間信号ＤＡとＤＡＤと間に、遅延素子ブロック３１と接続される第１のスイッチ３４及び第２のスイッチ３５における接続情報が変更され、その結果、ブロック間信号ＤＡとＤＡＤとの間にタイミング差が生じる。
【００７５】
ここで、遅延素子Ａ、Ｂ、Ｃとの接続の変更方法には、例えば、遅延量が小さい素子Ａから大きい素子Ｃへと順次変更していく方法や、遅延量が中間の素子Ｂに初期設定しておき、遅延量が大きい素子Ｃへ変更した後、該素子Ｃでも調整できなければ、素子Ｂよりも遅延量が小さい素子Ａへと変更する方法や、その逆の方法、さらには、遅延素子ブロック３１における遅延素子の組み合わせを３通りよりも多くした場合に、初期設定を遅延量の中間値にしておき、その遅延量が大きい方及び小さい方へと交互に変更を繰り返しながら、遅延量が最も小さい素子又は最も大きい素子へと設定する方法等がある。
【００７６】
次に、時刻ｄから始まる第２のタイミング検査を図５に基づいて説明する。まず、時刻ｄにおいては時刻ａと同様に、値が’０’の入力信号ＩＮを入力する。ここで、ブロック間信号ＤＡＤには、前述したようにタイミング調整回路ブロック１３において、元のブロック間信号ＤＡに所定の遅延量が付与されている。従って、次の時刻ｅにおいて、クロック信号ＣＬＫによってメモリ回路ブロック１２の第２のシフトレジスタ１５によって、値が’０’の信号が正しくラッチされる。その結果、入力信号ＩＮと出力信号ＯＵＴとの互いの論理値が一致するため、タイミング検査を終了する。その後、タイミング調整回路ブロック１３における各カウンタ回路ブロック３２から、該カウンタ回路ブロック３２がそれぞれ保持する遅延情報をヒューズ情報信号ＦＯとして出力する。
【００７７】
各タイミング調整回路ユニット３０において、カウンタ回路ブロック３２と並列に設けられたヒューズ回路ブロック３３は、ヒューズ素子とその溶断数によりカウンタ回路ブロック３２の遅延情報を保持する。従って、タイミング検査の終了後に、ヒューズ情報信号ＦＯに基づいて各ヒューズ回路ブロック３３のヒューズ素子をそれぞれ溶断することにより、通常動作時に対しても、ブロック間信号ＤＡに対して行なったタイミング調整後の状態を確実に保持することができる。
【００７８】
また、通常動作時には、第３のスイッチ３６はスイッチ制御信号ＳＷによりヒューズ回路ブロック３３と接続されるように選択される。
【００７９】
なお、図示はしていないが、スイッチ制御信号ＳＷを出力するスイッチ制御回路にも別のヒューズ素子を設けておき、検査の終了時に該スイッチ制御回路に設けた別のヒューズ素子を溶断することにより、それ以降はヒューズ回路ブロック３３のみが固定して選択されるようにしてもよい。
【００８０】
以上説明したように、ブロック間信号ＤＡの伝播タイミングの調整が失敗した場合には、タイミング調整が人手を介することなく自動的に継続され、タイミング調整が成功した場合には、ブロック間信号ＤＡと対応するカウンタ回路ブロック３２の出力信号であるヒューズ情報信号ＦＯに基づいて、ヒューズ素子を用いてタイミング調整情報を固定することができる。その結果、タイミング検査後にはマスクを変更する必要がなくなり、タイミング調整を容易に行なうことができる。
【００８１】
その結果、特に高性能化された大規模システムＬＳＩのように、信号線のクロストークの影響や電源の電圧降下による影響が顕著な半導体チップ１０のタイミング設計には、各信号線に対してより詳細なタイミング設計が可能となる。その上、チップ全体の検証後にタイミングの微調整を行なえるため、設計の後戻りを防止することができる。
【００８２】
また、第１の実施形態に係るタイミング検査は、従来の回路ブロック間の接続チェックの検査工程と同時に行なうことができる。これにより、従来の接続チェックを行なうための回路構成に、タイミング調整回路ブロック１３等を付加し、検査工程においては、例えば接続チェックに使用する検査信号の周波数に加えて低動作周波数から実動作周波数まで検査できるプログラムを付加すれば、タイミング検査も同時にチェックすることができる。従って、新たな検査工程を設ける必要がなくなるので、検査コストを削減することができる。
【００８３】
なお、ヒューズ情報信号ＦＯは、タイミング調整を必要とするブロック間信号ＤＡがパラレルであり多数であった場合には、パラレルシリアル変換回路によって、第２の出力パッド２１から、シリアルに１データずつ出力するようにしてもよい。これにより、パッド数を削減できるため、レイアウト面積を縮小することができる。
【００８４】
第１の実施形態においては、図３及び図４に示す遅延素子ブロック３１に対する調整は、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するか、又は各カウンタ回路ブロック３２におけるカウンタ値がすべてカウントアップした場合、すなわちすべての遅延素子Ａ、Ｂ、Ｃを使い切った場合に終了する。これにより、検査の終了を規定することができるため、不要な検査がなくなるので、検査コストを削減できる。
【００８５】
また、図３及び図４に示す各カウンタ回路ブロック３２におけるカウンタの初期化は、電源の投入時に行なう。これにより、カウンタ回路ブロック３２の初期化を規定できるだけでなく、電源を落とさない限りは各カウンタ回路ブロック３２において遅延情報を保持できるため、タイミング検査を継続して行なうことができる。
【００８６】
また、第１の実施形態においては、タイミング調整回路ブロック１３をブロック間信号ＤＡにのみ用いる。すなわち、ブロック間信号ＤＡの伝播タイミングの基準となるクロック信号ＣＬＫのクロック周期は変更せず、ブロック間信号ＤＡのタイミング調整をクロック信号ＣＬＫに対してのみ行なうため、ブロック間信号ＤＡのタイミング調整が容易となる。その上、クロック信号ＣＬＫに対してタイミングの調整を行なわないことにより、メモリ回路ブロック１２からの出力信号に対しては、後段の回路ブロックが設けられている場合に、出力タイミングを考慮する必要がなくなる。
【００８７】
（第１の実施形態の第１変形例）
第１の実施形態の第１変形例として、タイミング調整回路ブロック１３をクロック信号ＣＬＫにのみ用いてもよい。このようにすると、１つの信号ＣＬＫに対してのみタイミング検査を行なえば良く、検査時間を大幅に短縮することができる。
【００８８】
（第１の実施形態の第２変形例）
図６に本発明の第１の実施形態の第２変形例に係るタイミング調整回路ブロックを示す。
【００８９】
図６に示すように、タイミング調整回路ブロック１３に対して入力されるタイミング調整制御信号ＣＮＴをＡＮＤ回路３７に一括して入力する構成である。
【００９０】
パラレルのブロック間信号ＤＡにそれぞれ対応するタイミング調整制御信号ＣＮＴのうち１つでも活性化した場合、すなわちパラレルのブロック間信号ＤＡの１つでもタイミングの調整が失敗した場合には、カウンタ回路ブロック３２においてカウンタ値が増えると共に、各ブロック間信号ＤＡ１、ＤＡ２等と遅延素子ブロック３１を構成する遅延素子Ａ、Ｂ、Ｃとの接続状態が同時に切り替わる。
【００９１】
これにより、パラレルのブロック間信号ＤＡに対して個別にタイミング調整を行なうよりも、検査が容易となり且つ検査時間をも短縮することができる。
【００９２】
ここで、タイミング調整制御信号ＣＮＴは、比較回路１７からの比較出力信号１を用いてもよい。このようにすると、回路素子数や信号線数を削減できる。
【００９３】
なお、すべてのブロック間信号ＤＡを一括して変更すると述べたが、各ブロック間信号ＤＡの機能又は信号配置の関係を考慮して、複数のブロックにまとめ、複数のブロックごとに一括して変更するようにしてもよい。
【００９４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００９５】
図７は本発明の第２の実施形態に係る半導体装置のブロック構成を示している。図７において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９６】
第２の実施形態においては、ブロック間信号ＤＡに対する伝播タイミングの調整だけでなく、ブロック間信号ＤＡに対する調整だけではタイミング調整が行なえないような場合に、クロック信号ＣＬＫの伝播タイミングをも調整する。
【００９７】
図７に示すように、第２の実施形態に係るタイミング調整回路ブロック４０は、ブロック間信号ＤＡに対して伝播タイミングの調整を行なう信号用ブロック４１と、クロック信号ＣＬＫの伝播タイミングを調整するクロック用ブロック４２と、メモリ回路ブロック１２からの回路出力信号ＤＯＵＴの伝播タイミングを調整する出力用ブロック４３とから構成されている。
【００９８】
図８にタイミング調整回路ブロック４０の具体的な構成例を示す。ここでも、図８において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９９】
図８に示すように、信号用ブロック４１は、第１の実施形態に係るタイミング調整回路ブロック１３と同等の構成を有している。
【０１００】
クロック用ブロック４２は、クロック信号ＣＬＫを受け、受けたクロック信号ＣＬＫに対して所定の遅延量（但し、遅延量０を含む。）を付与されたクロック信号ＣＬＫＤを出力する。同様に、出力用ブロック４３は、メモリ回路ブロック１２からの回路出力信号ＤＯＵＴを受け、受けた回路出力信号ＤＯＵＴに対して所定の遅延量（但し、遅延量０を含む。）を付与された回路出力信号ＤＯＵＴＤを出力する。
【０１０１】
ここで、クロック用ブロック４２及び出力用ブロック４３は、第１の実施形態に係るタイミング調整回路ユニット３０と同等の構成を有している。さらには、信号用ブロック４１における各カウンタ回路ブロック３２からの出力信号である制御信号ＣＮＴ１は、調整判定回路としてのクロックタイミング制御回路４４に入力される。
【０１０２】
クロックタイミング制御回路４４は、各カウンタ回路ブロック３２からの制御信号ＣＮＴ１が、遅延素子ブロック３１のいずれの遅延素子Ａ〜Ｃを用いてもタイミング調整が成功しない、調整不能を表わす信号である場合に、信号用ブロック４１のカウンタ回路ブロック３２と、出力用ブロック４３のカウンタ回路ブロック３２とに対して、各カウンタを増やす制御信号ＣＮＴ２を出力する。
【０１０３】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について図９に示すタイミングチャートを参照しながら説明する。
【０１０４】
まず、第１のタイミング検査工程において、第１の実施形態と同様に、パラレルのブロック間信号ＤＡに対して、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するか否かを検査する。
【０１０５】
ここで、ブロック間信号ＤＡのすべてに対して遅延調整を行なった後にも、入力信号ＩＮと出力信号ＯＵＴとが一致しない場合には、タイミング調整回路ブロック４０を構成する信号用ブロック４１におけるカウンタ回路ブロック３２からの制御信号ＣＮＴ１が活性化される。
【０１０６】
活性化された制御信号ＣＮＴ１を受けたクロックタイミング制御回路４４は、クロック用ブロック４２に対して活性化された制御信号ＣＮＴ２を出力し、クロック用ブロック４２におけるカウンタ回路ブロック３２のカウンタ値が増やされる。すなわち、クロック信号ＣＬＫのタイミング調整が始まる。
【０１０７】
これと同時に、クロックタイミング制御回路４４は、出力用ブロック４３に対しても活性化された制御信号ＣＮＴ２を出力し、出力用ブロック４３におけるカウンタ回路ブロック３２もカウンタ値が増やされる結果、回路出力信号ＤＯＵＴもクロック信号ＣＬＫの遅延分の遅延調整が行なわれる。
【０１０８】
なお、このとき、信号用ブロック４１に含まれるすべてのカウンタ回路ブロック３２におけるカウンタ値を初期化する。
【０１０９】
次に、第２のタイミング検査工程において、タイミング調整されたクロック信号ＣＬＫＤを基準として、ブロック間信号ＤＡがタイミング調整され、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するまで繰り返される。
【０１１０】
以上説明したように、まずブロック間信号ＤＡのタイミング調整を行ない、調整不能と判定された場合には、クロック信号ＣＬＫと回路出力信号ＤＯＵＴとの伝播タイミングの調整を行なう。この調整されたクロック信号ＣＬＫＤを基準として、再度、初期化されたブロック間信号ＤＡのタイミング調整を行なうことにより、さらに高精度にタイミング調整を行なうことができる。
【０１１１】
第２の実施形態においては、メモリ回路ブロック１２からの回路出力信号ＤＯＵＴをクロック信号ＣＬＫＤの遅延調整量に合わせてタイミング調整を行なうため、後段の回路ブロックが設けられている場合には、後段の回路ブロックとの間における信号伝達には伝播タイミングに不具合が生じることがない。
【０１１２】
また、タイミング検査は、入力信号ＩＮと出力信号ＯＵＴとの論理値が一致するか、又は各ブロック間信号ＤＡがすべての遅延調整素子Ａ〜Ｃを使い切るまで行なわれる。
【０１１３】
また、遅延調整回数をカウントする他の回路を設けて調整回数を規制すると、検査の終了時点が明確となって、検査工程を効率化することができる。
【０１１４】
なお、第２の実施形態に係る構成は、第１の実施形態の第２変形例と組み合わせても良い。
【０１１５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１１６】
図１０は本発明の第３の実施形態に係る半導体装置のブロック構成を示している。図１０において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１１７】
第３の実施形態においては、伝播タイミングが調整されたブロック間信号ＤＡＤと、クロック信号ＣＬＫに対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号（以下、確定期間信号と呼ぶ。）との間のずれの有無を半導体装置の外部で確認しながら、ブロック間信号ＤＡに付与する遅延量を調整する。
【０１１８】
図１０に示すように、第３の実施形態に係る半導体装置は、論理回路ブロック１１とメモリ回路ブロック１２との間に、論理回路ブロック１１から出力されるブロック間信号ＤＡに対する遅延量を調整するタイミング調整回路ブロック５０が設けられている。
【０１１９】
タイミング調整回路ブロック５０は、ブロック間信号ＤＡＤと確定期間信号との間のずれ量をあらわすタイミングずれ信号ＣＤＯを第１の出力パッド２０に出力する。
【０１２０】
また、メモリ回路ブロック１２に含まれる第２のシフトレジスタ１５はその出力信号ＯＵＴを第２の出力パッド２１を介して外部に出力する。
【０１２１】
図１１はタイミング調整回路ブロック５０の具体的な構成例を示す。ここでも、図１１において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１２２】
図１１に示すように、パラレルのブロック間信号ＤＡ１、ＤＡ２等と対応した複数のタイミング調整回路ユニット３０と、クロック信号ＣＬＫを受け、受けたクロック信号ＣＬＫから確定期間信号ＣＳＨを生成して出力する確定期間信号発生回路５１と、それぞれが確定期間信号ＣＳＨとブロック間信号ＤＡＤ１、ＤＡＤ２等を受け、受けた入力信号に対して論理積演算を行なって、その結果をタイミングずれ信号ＣＤＯ１、ＣＤＯ２等として出力する複数のＡＮＤ回路５２とから構成されている。
【０１２３】
ここで、確定期間信号ＣＳＨは、クロック信号ＣＬＫと、メモリ回路ブロック１２でラッチされる信号の仕様とにより決定されるセットアップ時間及びホールド時間の少なくとも一方を含む。
【０１２４】
タイミング調整回路ユニット３０は、３通りの遅延量を選択可能な遅延素子Ａ、Ｂ、Ｃを有する遅延素子ブロック３１と、第１のスイッチ３４と、第２のスイッチ３５と、該第１及び第２のスイッチ３４、３５を同時に切り替えるヒューズ回路ブロック３３とから構成されている。
【０１２５】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について図１２に示すタイミングチャートを参照しながら説明する。
【０１２６】
まず、第１の検査工程における時刻ａの検査タイミングにおいて、入力信号ＩＮに値が’０’のデータが入力される。入力信号ＩＮはブロック間信号ＤＡＤとしてタイミング調整回路ブロック５０から出力される。このとき、ブロック間信号ＤＡＤと確定期間信号ＣＳＨとの論理積演算が各ＡＮＤ回路５２によって行なわれ、各ＡＮＤ回路５２はその演算結果をタイミングずれ信号ＣＤＯとして出力する。従って、図１２に示すように、ブロック間信号ＤＡＤと確定期間信号ＣＳＨとの間にタイミングずれが生じている場合には、時刻ａの直前と時刻ｂの直前とにおいて、タイミングずれ信号ＣＤＯはそれぞれ期間ｔ１のハイレベル信号を出力する。
【０１２７】
このように、第３の実施形態によると、ブロック間信号ＤＡＤがクロック信号ＣＬＫに対してセットアップ時間及びホールド時間の少なくとも一方にずれが生じたことをタイミングずれ信号ＣＤＯがハイレベルとなる期間で表わすことができるため、伝播タイミングのずれ量を視覚的に検証することができる。
【０１２８】
従って、第２の検査工程において、タイミングずれ信号ＣＤＯがハイレベルとならないように、各ヒューズ回路ブロック３３に対してヒューズ素子のトリミングを行なうことにより、ブロック間信号ＤＡＤに付与される遅延量を容易に且つ確実に調整することができる。
【０１２９】
また、第３の実施形態に係る半導体装置は、第１の実施形態及び第２の実施形態に係る半導体装置に設けた比較制御回路１９を設けなくて済み、回路構成を簡単化できるので、回路面積を縮小できる。その上、テスタ等により、比較的容易にタイミング調整を行なうことができる。
【０１３０】
また、ブロック間信号ＤＡＤと確定期間信号ＣＳＨとの論理積演算を外部から変更できる構成とすると、例えば、確定期間信号ＣＳＨの論理を反転して排他的論理和演算を行なうことによってもセットアップマージンを確認できる等、選択的にセットアップ／ホールドマージンを確認することができ、より容易にタイミング調整及び検証を行なうことができる。
【０１３１】
また、確定期間信号ＣＳＨは、外部からの制御信号により、セットアップ期間及びホールドの少なくとも一方を選択できる構成としても良い。
【０１３２】
また、確定期間信号ＣＳＨに代えてクロック信号ＣＬＫを用いると、確定期間信号発生回路５１を設ける必要がなくなるので、信号マージンを容易に確認することができる。
【０１３３】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１３４】
図１３は本発明の第４の実施形態に係る半導体装置のブロック構成を示している。図１３において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１３５】
第４の実施形態は、入力信号ＩＮ２を発生する入力パターン発生回路ブロック６０を半導体チップ１０に設けている。
【０１３６】
入力パターン発生回路ブロック６０は、外部から入力される入力パターン制御信号３を受けるパターン制御回路６１と、該パターン制御回路６１から制御されて入力信号ＩＮ２を生成して出力するパターン発生回路６２とから構成されている。
【０１３７】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について説明する。
【０１３８】
まず、タイミング検査を開始すると、活性化された入力パターン制御信号３が第１の入力パッド１６を介してパターン制御回路６１に入力される。これにより、パターン発生回路６２は入力パターン制御信号３に応じた信号パターンを持つ入力信号ＩＮ２を、論理回路ブロック１１における第１のシフトレジスタ１４と比較制御回路１９における比較回路１７とにそれぞれ出力する。
【０１３９】
ここで、入力信号ＩＮ２と出力信号ＯＵＴ２との論理値が一致しない場合は、第１の実施形態で説明したように、制御回路１８からタイミング調整回路ブロック１３に活性化されたタイミング調整制御信号ＣＮＴが出力される共に、比較回路１７から活性化された比較出力信号１がパターン制御回路６１に出力される。これにより、パターン制御回路６１が再度活性化され、パターン発生回路６２から入力信号ＩＮ２が出力される。このように、半導体チップ１０の内部で生成された入力信号ＩＮ２と出力信号ＯＵＴ２との論理値が一致するまで自動的にタイミングの調整が繰り返される。
【０１４０】
以上説明したように、第４の実施形態によると、第１の実施形態と同様に、ブロック間信号ＤＡに対する伝播タイミングの調整が自動的に繰り返して行なわれ、さらにタイミングが一致した時点でヒューズ情報信号ＦＯによって所定のヒューズ素子を溶断することにより、遅延情報を容易に固定することができる。
【０１４１】
その上、検査工程において、それぞれ特性劣化が生じやすい入力パターン信号を外部で作成するのではなく、回路ブロック間ごとにあらかじめブロック間信号のパターンを発生させる入力パターン発生回路６０を設けているため、検査精度が向上する結果、検査コストを削減することができる。
【０１４２】
なお、タイミング調整の繰り返し回数をあらかじめ設定しておき、その設定回数以内に調整が不能であることを通知する調整終了通知信号を付加したり、比較出力信号１を外部に出力し、且つ入力パターン制御信号３によって入力信号ＩＮ２のパターン発生を停止することにより、検査を終了できるようにすると、より効率的な検査を行なうことができる。
【０１４３】
なお、第４の実施形態は、第１の実施形態又は第２の実施形態と組み合わすこともできる。
【０１４４】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１４５】
図１４は本発明の第５の実施形態に係る半導体装置のブロック構成を示し、図１５は第５の実施形態に係るタイミング調整回路ブロックのブロック構成の一例を示している。図１４及び図１５において、それぞれ図１及び図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１４６】
図１５に示すように、第５の実施形態に係るタイミング調整回路ブロック７０における各タイミング調整回路ユニット３０には、カウンタ回路ブロック３２が有する遅延情報を固定的に保持する保持回路として、ヒューズ回路ブロックに代えて不揮発性デバイス回路ブロック７１を設けている。不揮発性デバイス回路ブロック７１はカウンタ回路ブロック３２と電気的に接続されており、不揮発性デバイス回路ブロック７１にはカウンタ回路ブロック３２が保持する遅延情報が入力される。
【０１４７】
タイミング調整回路ブロック７０には、各不揮発性デバイス回路ブロック７１に電源電圧を供給する内部電源回路７２が設けられている。なお、内部電源回路７２は必ずしも設ける必要はなく、外部から各不揮発性デバイス回路ブロック７１に電源電圧を供給する構成であっても良い。
【０１４８】
各不揮発性デバイス回路ブロック７１は、書き込み制御信号ＷＲＴによって書き込みが行なわれ、該書き込み制御信号ＷＲＴは、図１４に示すように、第２の入力パッド２２を介して外部から入力される。
【０１４９】
以下、前記のように構成された半導体装置において、論理回路ブロック１１からメモリ回路ブロック１２に伝達されるブロック間信号ＤＡの伝播タイミングを検査して調整する検査方法について説明する。
【０１５０】
タイミングの検査及び調整工程は、第１の実施形態又は第３の実施形態と同様である。相違点は、タイミング検査の終了後に、各カウンタ回路ブロック３２に保持された遅延情報が、書き込み制御信号ＷＲＴの指示により一括に書き込まれる点である。
【０１５１】
以上説明したように、第５の実施形態によると、各カウンタ回路ブロック３２が保持する遅延情報を、ヒューズ素子に代えて不揮発性デバイスを用いることにより、遅延情報を固定的に保持できるだけでなく、例えば、チップ組み立て後の検査工程においてタイミングの不具合が生じた場合であっても、再度タイミング検査を行なうことにより、遅延情報を書き換えることができる。
【０１５２】
なお、書き込み制御信号ＷＲＴを用いて不揮発性デバイス回路ブロック７１に書き込む代わりに、比較出力信号１の比較結果を用いて書き込んでも良い。
【０１５３】
また、不揮発性デバイス回路ブロック７１に対する遅延情報の書き込みは、タイミング検査後ではなく、該タイミング検査中に遅延情報が変わるたびに行なっても良い。
【０１５４】
この場合に、不揮発性デバイス回路ブロック７１からカウンタ回路ブロック３２に対して不揮発性デバイス回路ブロック７１が保持する情報を書き込むことができる回路を備えていると、タイミング検査中にトラブルが生じたとしても、不揮発性デバイス回路ブロック７１にはトラブルの発生直前までの遅延情報が記録されているため、カウンタ回路ブロック３２が保持していた遅延情報を復活することができる。その結果、タイミング検査及び調整を最初からやり直す必要がなくなるので、検査コストを削減することができる。
【０１５５】
なお、第１〜第５の各実施形態において、タイミング調整回路ブロック１３、４０、５０、６０、７０をメモリ回路ブロック１２の内部に設けても良い。例えば、メモリ回路ブロック１２からの出力信号ＯＵＴを規定する内部信号を遅延させる構成としても良い。このようにすると、メモリ回路ブロック１２の外部に出力遅延調整を行なう回路素子を配置する必要がなくなるため、チップ面積を縮小することができる。
【０１５６】
また、各実施形態においては、ブロック間信号ＤＡは、論理回路ブロック１１からメモリ回路ブロック１２に流す構成としたが、これとは逆に、メモリ回路ブロック１２から論理回路ブロック１１に流す構成としても良い。また、回路ブロックは、論理回路とメモリ回路との組み合わせには限られない。
【０１５７】
【発明の効果】
本発明に係る半導体装置によると、大規模に集積化されるシステムＬＳＩにおける回路ブロック間の信号配線による動作マージンの不足及び動作不良を、マスクを変更することなく調整できるため、チップの歩留まりが向上し、且つ開発コストの削減及び開発期間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示すブロック構成図である。
【図２】本発明の第１の実施形態に係る半導体装置に用いるシフトレジスタを示す回路図である。
【図３】本発明の第１の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図４】本発明の第１の実施形態に係る半導体装置を構成するタイミング調整回路ユニットを示すブロック構成図である。
【図５】本発明の第１の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図６】本発明の第１の実施形態の第２変形例に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図７】本発明の第２の実施形態に係る半導体装置を示すブロック構成図である。
【図８】本発明の第２の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図９】本発明の第２の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図１０】本発明の第３の実施形態に係る半導体装置を示すブロック構成図である。
【図１１】本発明の第３の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図１２】本発明の第３の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図１３】本発明の第４の実施形態に係る半導体装置を示すブロック構成図である。
【図１４】本発明の第５の実施形態に係る半導体装置を示すブロック構成図である。
【図１５】本発明の第５の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図１６】従来の半導体装置を示すブロック構成図である。
【符号の説明】
１ 比較出力信号
３ 入力パターン制御信号
１０ 半導体チップ
１１ 論理回路ブロック
１２ メモリ回路ブロック
１３ タイミング調整回路ブロック
１４ 第１のシフトレジスタ
１５ 第２のシフトレジスタ
１６ 入力パッド
１７ 比較回路
１８ 制御回路
１９ 比較制御回路
２０ 第１の出力パッド
２１ 第２の出力パッド
２２ 第２の入力パッド
３０ タイミング調整回路ユニット
３１ 遅延素子ブロック
３２ カウンタ回路ブロック
３３ ヒューズ回路ブロック
３４ 第１のスイッチ
３５ 第２のスイッチ
３６ 第３のスイッチ
３７ ＡＮＤ回路
４０ タイミング調整回路ブロック
４１ 信号用ブロック
４２ クロック用ブロック
４３ 出力用ブロック
４４ クロックタイミング制御回路（調整判定回路）
５０ タイミング調整回路ブロック
５１ 確定期間信号発生回路
５２ ＡＮＤ回路
６０ 入力パターン発生回路ブロック
６１ パターン制御回路
６２ パターン発生回路
７０ タイミング調整回路ブロック
７１ 不揮発性デバイス回路ブロック
７２ 内部電源回路
Claims (38)
- １つの半導体チップに形成され、それぞれ機能素子を有する第１の回路ブロック及び第２の回路ブロックと、
前記第１の回路ブロックと前記第２の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックとを備えていることを特徴とする半導体装置。 - 前記第１の回路ブロックに入力される入力信号と、前記伝達信号が入力された前記第２の回路ブロックからの出力信号とを受け、前記入力信号と前記出力信号とを比較して、前記タイミング調整回路ブロックを制御する比較制御回路をさらに備えていることを特徴とする請求項１に記載の半導体装置。
- 前記配線は、複数本が並列に配置されており、
前記第１の回路ブロック及び第２の回路ブロックは、それぞれ、前記複数の配線と接続されるシフトレジスタを有していることを特徴とする請求項１又は２に記載の半導体装置。 - 前記比較制御回路は、
前記入力信号と前記出力信号とが論理演算された論理値を比較し、比較結果を出力する比較回路を有していることを特徴とする請求項２又は３に記載の半導体装置。 - 前記第１の回路ブロックに前記入力信号を生成して出力する入力パターン生成回路をさらに備えていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記伝達信号の伝播タイミングを更新した更新情報を保持する第１の保持回路を有していることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。 - 前記第１の保持回路は、少なくとも１つのヒューズ素子からなることを特徴とする請求項６に記載の半導体装置。
- 前記タイミング調整回路ブロックは、前記伝達信号の伝播タイミングを更新した更新情報を保持する第２の保持回路を有し、
前記第２の保持回路は、前記更新情報をパラレルシリアル変換して出力することを特徴とする請求項６又は７に記載の半導体装置。 - 前記タイミング調整回路ブロックの前記伝達信号に対する伝播タイミングの調整は、前記入力信号と前記出力信号とが一致するまで繰り返されることを特徴とする請求項２〜８のうちのいずれか１項に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記配線を流れる伝達信号のすべてに対して伝播タイミングの調整が終了したたことを通知する調整終了通知信号を出力する回路を有し、
伝播タイミングの調整は、前記入力信号と前記出力信号とが一致するか、又は前記調整終了通知が出力されることにより終了することを特徴とする請求項９に記載の半導体装置。 - 前記比較制御回路は、
前記入力信号と前記出力信号との比較結果が不一致である場合に、前記タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、
前記タイミング調整回路ブロックは、
前記タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、
少なくとも１つの遅延素子を有し、前記タイミング調整制御信号の信号数に応じた遅延量を前記伝達信号に付加する遅延素子ブロックと、
少なくとも１つのヒューズ素子を有すると共に、前記タイミング調整制御信号の信号数をヒューズ素子の溶断数と対応して保持し、前記カウンタ回路と同等の情報を保持可能なヒューズ回路とにより構成され、
前記カウンタ回路及びヒューズ回路からの出力信号は、そのうちのいずれか一方が前記遅延素子ブロックに対して選択的に入力され、
前記ヒューズ素子は、前記カウンタ回路からの出力信号に基づいて溶断されることを特徴とする請求項２に記載の半導体装置。 - 前記カウンタ回路及びヒューズ回路からの出力信号のうちの一方を選択するスイッチ制御信号を生成して出力し、ヒューズ素子を有する切替回路をさらに備えていることを特徴とする請求項１１に記載の半導体装置。
- 前記伝達信号に対する伝播タイミングの検査結果が良である場合に、前記カウンタ回路が出力する出力信号から前記ヒューズ回路が出力する出力信号に切り替えられることを特徴とする請求項１１に記載の半導体装置。
- 通常動作時には、前記カウンタ回路の出力状態がハイインピーダンスとなる一方、検査時には、前記ヒューズ回路の出力状態がハイインピーダンスとなることを特徴とする請求項１１に記載の半導体装置。
- 前記配線は、複数本が並列に配置されており、
前記カウンタ回路及びヒューズ回路は、前記複数の配線を流れる伝達信号における各タイミング調整制御信号を共有することを特徴とする請求項１１に記載の半導体装置。 - 前記タイミング調整回路ブロックは、
前記伝達信号の伝播タイミングを決定するクロック信号の伝播タイミングをも調整可能であることを特徴とする請求項１１に記載の半導体装置。 - 前記クロック信号に対する伝播タイミングの調整は、前記伝達信号に対する伝播タイミングの調整に成功を得られない場合に行なわれることを特徴とする請求項１６に記載の半導体装置。
- 前記クロック信号の伝播タイミングが調整されるたびに、前記カウンタ回路はリセットされることを特徴とする請求項１６又は１７に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記カウンタ回路からの出力信号を受け、前記伝達信号の伝播タイミングの調整が成功か否かを判定し、その判定が成功である場合にタイミング検査を終了する終了信号を出力する判定回路を有していることを特徴とする請求項１７に記載の半導体装置。 - 前記終了信号は、前記判定回路に所定値を超える信号数が入力されたときに出力されることを特徴とする請求項１９に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記伝達信号の伝播タイミングを決定するクロック信号に基づいて、前記伝達信号の伝播タイミングを判定するためのパルス信号を生成して出力するパルス信号生成回路と、
少なくとも１つの遅延素子を有し、前記伝達信号に遅延を付加する遅延素子ブロックと、
少なくとも１つのヒューズ素子を有すると共に、該ヒューズ素子が前記パルス信号と前記遅延素子ブロックを通過した伝達信号とに基づいて溶断されるヒューズ回路とにより構成されていることを特徴とする請求項１に記載の半導体装置。 - 前記パルス信号は、前記伝達信号の前記クロック信号に対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号であることを特徴とする請求項２１に記載の半導体装置。
- 前記パルス信号は、外部からの信号により、前記セットアップ期間及びホールド期間の少なくとも一方を選択できることを特徴とする請求項２２に記載の半導体装置。
- 前記パルス信号生成回路は、前記クロック信号と前記伝達信号との論理演算により生成されることを特徴とする請求項２１に記載の半導体装置。
- 前記パルス信号は外部に出力されることを特徴とする請求項２４に記載の半導体装置。
- 前記伝達信号に対する伝播タイミングの調整は、該調整が終了するまで繰り返して行なわれることを特徴とする請求項２１に記載の半導体装置。
- 前記第１の回路ブロックに前記入力信号を生成して出力する入力パターン生成回路をさらに備え、
前記入力パターン生成回路は、前記比較制御回路からの比較結果が不一致である場合に活性化されることを特徴とする請求項２に記載の半導体装置。 - 前記第１の保持回路は、不揮発性メモリ回路であることを特徴とする請求項６に記載の半導体装置。
- 前記タイミング調整回路ブロックは、前記伝達信号の伝播タイミングを更新した更新情報を保持する第２の保持回路を有し、
前記更新情報は、伝播タイミングの検査の終了後に前記第２の保持回路から前記不揮発性メモリ回路に書き込まれることを特徴とする請求項２８に記載の半導体装置。 - 前記不揮発性メモリ回路に電源電圧を供給する内部電源回路をさらに備えていることを特徴とする請求項２８又は２９に記載の半導体装置。
- 前記不揮発性メモリ回路は、外部から電源電圧が供給されることを特徴とする請求項２８又は２９に記載の半導体装置。
- 前記比較制御回路は、
前記入力信号と前記出力信号との比較結果が不一致である場合に、前記タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、
前記タイミング調整回路ブロックは、
前記タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、
少なくとも１つの遅延素子を有し、前記タイミング調整制御信号の信号数に応じた遅延量を前記伝達信号に付加する遅延素子ブロックと、
前記カウンタ回路と同等の機能を有する不揮発性メモリ回路とにより構成され、
前記カウンタ回路及び不揮発性メモリ回路からの出力信号は、そのうちのいずれか一方が前記遅延素子ブロックに選択的に入力され、
前記不揮発性メモリ回路は、前記カウンタ回路からの出力信号に基づいて前記信号数が書き込まれることを特徴とする請求項２に記載の半導体装置。 - 前記カウンタ回路からの出力値が変わるたびに、前記不揮発性メモリ回路に前記出力値を書き込むことを特徴とする請求項３２に記載の半導体装置。
- 前記不揮発性メモリ回路は、前記伝達信号の伝播タイミングの検査中にのみ書き込まれることを特徴とする請求項３３に記載の半導体装置。
- 前記不揮発性メモリ回路は、前記伝達信号の伝播タイミングの検査後に前記遅延素子ブロックと接続されることを特徴とする請求項３２に記載の半導体装置。
- 前記第１の回路ブロック及び第２の回路ブロックのうちの一方はメモリ回路ブロックであることを特徴とする請求項１〜３５のうちのいずれか１項に記載の半導体装置。
- 前記伝達信号の伝播タイミングを決定するクロック信号の伝搬タイミングを変更するのに同期して、前記メモリ回路ブロックからの出力信号の出力タイミングをも変更する出力タイミング変更回路をさらに備えていることを特徴とする請求項３６に記載の半導体装置。
- 前記出力タイミング変更回路は、前記メモリ回路ブロックの内部に形成されていることを特徴とする請求項３７に記載の半導体装置。
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