CN1305137C - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN1305137C CN1305137C CNB2004100039474A CN200410003947A CN1305137C CN 1305137 C CN1305137 C CN 1305137C CN B2004100039474 A CNB2004100039474 A CN B2004100039474A CN 200410003947 A CN200410003947 A CN 200410003947A CN 1305137 C CN1305137 C CN 1305137C
- Authority
- CN
- China
- Prior art keywords
- signal
- circuit
- semiconductor device
- constantly
- moment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 230000005540 biological transmission Effects 0.000 claims abstract description 7
- 230000006870 function Effects 0.000 claims abstract description 6
- 238000007689 inspection Methods 0.000 claims description 29
- 230000008859 change Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 230000000052 comparative effect Effects 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 7
- 238000012423 maintenance Methods 0.000 claims description 5
- 230000014759 maintenance of location Effects 0.000 claims description 5
- 230000001902 propagating effect Effects 0.000 claims description 5
- 206010010774 Constipation Diseases 0.000 claims description 3
- 230000001276 controlling effect Effects 0.000 abstract 2
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 102100035342 Cysteine dioxygenase type 1 Human genes 0.000 description 6
- 230000009471 action Effects 0.000 description 6
- 108010039724 Cysteine dioxygenase Proteins 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 4
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000012467 final product Substances 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 4
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 3
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 3
- 239000004744 fabric Substances 0.000 description 3
- 230000033228 biological regulation Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- 102100039104 Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit DAD1 Human genes 0.000 description 1
- 101000737778 Homo sapiens Cysteine dioxygenase type 1 Proteins 0.000 description 1
- 101000884921 Homo sapiens Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit DAD1 Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 101150112582 dad2 gene Proteins 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
本发明公开了一种半导体器件，其课题是：在检查芯片后不改变光罩的情况下，改善由于电路块间的信号布线而引起的工作容限不足及工作不良。半导体芯片10上形成有逻辑电路块11和存储电路块12，给这些电路块间的布线设了调整信号的传播时刻的时刻调整电路块13。时刻调整电路单元30，由延迟元件块31、计数电路块32以及保险电路块33构成。延迟元件块31拥有多个能够将各自不同的延迟量施加给块间信号DA1的延迟元件A、B、C；计数电路块32从时刻调整电路块13接收时刻调整控制信号CNT；保险电路块33，在时刻检查结束后，根据由计数电路块32所保持的保险信息信号FO而熔断，具有实质上和计数电路块32一样的功能。
Description
技术领域
本发明涉及一种具有多个形成在一个芯片上且功能各异的电路块的半导体器件。
背景技术
近年来，人们正在努力地开发在一个芯片上混合有逻辑电路和存储电路的系统LSI，目的在于提高系统的性能。
在平面布置设计工序中，对形成在芯片上的逻辑电路和存储电路之间连接起来的布线，是从决定各个电路的芯片上的平面布置情况开始，并通过使用各种各样的布置布线工具，尽可能地不发生由于布线宽和布线长的偏差、交叉串扰现象而引起的信号错开所造成的动作不良现象。
如图16所示，在芯片的检查工序中，是通过比较来自外部的输入信号IN和输出到外部的输出信号OUT来检查形成在芯片100上的第一电路块101和第二电路块102之间的布线的连接情况的，虽然未图示，也提出了测量由布线传达的信号的延迟时间的方法，以避免由于信号布线而引起的动作不良(参考例如专利文献1)
[专利文献1]日本公开专利公报特开2000-155157号公报
然而，所述现有的半导体器件，解决不了近年来高性能化了的电路块的信号传达引起的动作不良这样的问题。亦即，将随着高性能化而产生的多种多样的功能块混载到一个芯片上以后，芯片面积会增大，同时工作频率会提高。结果是，布线长的增大、各个布线长度的微小变化会由于工作容限的减少而成了不可忽视的因素。
除此以外，电路的工作容限也随着芯片内的电源压降等新的要因而减少，这样一来，设计芯片时电路块间的信号的时刻调整就更困难了。
还有，对所述现有的半导体器件进行检查或者评价时，即使能够判断由于信号的传播时刻而引起的动作不良，也没有断定不良之处的手段，而且，即使能够搞定要修正的地方，也不得不改变光罩，所以难以缩短开发时间、难以减少开发成本。
本发明正是为解决现有问题而开发出来的，其目的在于：在检查芯片后不改变光罩的情况下，便能够改善由于电路块间的信号布线而引起的工作容限不足、动作不良。
发明内容
为达到上述目的，本发明提供了这样的一个结构，在半导体器件中的相互间通过布线连接起来的一电路块和另一电路块之间，设了对流过布线的信号的传播时刻进行调整的时刻调整电路块。
具体而言，本发明所涉及的半导体器件，包括：形成在一个半导体芯片上、分别具有功能元件的第一电路块和第二电路块；及对流过将第一电路块和第二电路块连接起来的布线的传达信号的传播时刻进行调整的时刻调整电路块，所述时刻调整电路块不改变成为在所述第一电路块和所述第二电路块之间传播的块间信号的传播时刻的基准的时钟信号的时钟周期，仅对所述时钟信号进行所述块间信号的时刻调整。
根据本发明的半导体器件，因为拥有对流过将第一电路块和第二电路块连接起来的布线的传达信号的传播时刻进行调整的时刻调整电路块，所以在不改变光罩的情况下，即可对电路块间的传达信号的传播时刻进行调整。结果是，芯片的合格率提高，且开发成本会减少，开发期间会缩短。
本发明的半导体器件，进一步包括：接收输入到第一电路块的输入信号和来自输入了传达信号的第二电路块的输出信号，对输入信号和输出信号加以比较，并控制时刻调整电路块的比较控制电路。
在本发明的半导体器件中，最好是，所述布线是多条并列布置着的，第一电路块和第二电路块拥有分别和多条布线连接的移位寄存器。
在本发明的半导体器件中，最好是，比较控制电路拥有：比较对输入信号和输出信号进行逻辑运算后而得到的逻辑值，并输出比较结果的比较电路。
本发明的半导体器件，最好是，还包括：产生并输出输入信号给第一电路块的输入信号列产生电路。因为这样一来，容易对第一电路块和第二电路块之间的传达信号的传播时刻进行检查，所以在短期间内即能进行时刻检查。
在本发明的半导体器件中，时刻调整电路块拥有：保持将传达信号的传播时刻更新后得到的更新信息的第一保持电路。
在这一情况下，最好是，第一保持电路至少由一个保险元件构成。这样一来，就能高效地对传达信号的传播时刻进行调整。
而且，在这一情况下，最好是，时刻调整电路块，拥有：保持将传达信号的传播时刻更新后而得到的更新信息的第二保持电路；第二保持电路，对更新信息进行并行/串行变换并将它输出。
在并列布置着多条布线的情况下，最好是，直到输入信号和输出信号一致为止，时刻调整电路块重复进行对传达信号的传播时刻的调整。
在这种情况下，最好是，时刻调整电路块，拥有：输出通知对流过布线的所有传达信号的传播时刻的调整已结束这一情况的调整结束通知信号的电路；输入信号和输出信号一致或者输出了调整结束通知以后，传播时刻的调整便结束。
在本发明的半导体器件中包括比较控制电路的情况下，最好是，该比较控制电路，拥有：当输入信号和输出信号的比较结果不一致时，将时刻调整控制信号输出给时刻调整电路的控制电路。时刻调整电路块，由：接收时刻调整控制信号，计数已接收的时刻调整控制信号的信号数，并电气地保持该信号数的计数电路；拥有至少一个延迟元件，将对应于时刻调整控制信号的信号数的延迟量施加给传达信号的延迟元件块；以及至少拥有一个保险元件，且让时刻调整控制信号的信号数与保险元件的熔断数相对应并对其加以保持，而能保持和计数电路相等的信息的保险电路构成。选择来自计数电路和保险电路的输出信号中之一，并将它输入给延迟元件块；保险元件基于来自计数电路的输出信号而熔断。
在这种情况下，本发明的半导体器件，进一步包括：产生并输出选择来自计数电路及保险电路的输出信号中之一的开关控制信号，且拥有保险元件的切换电路。
而且，在这种情况下，当对传达信号的传播时刻的检查结果为良时，便从由计数电路输出的输出信号切换到由保险电路输出的输出信号。
而且，在这一情况下，最好是，一般工作时，计数电路的输出状态为高阻抗；进行检查时，保险电路的输出状态为高阻抗。
而且，在这一情况下，最好是，布线是多条并列布置着，计数电路及保险电路，共同拥有在多条布线中流通的传达信号的每一个时刻调整控制信号。因为这样一来，只要流过电路块间的并行传达信号中之一在时刻调整上失败了，就能对所有的传达信号统一调整，所以和要分别对每一条信号线进行调整的结构相比，可使电路结构简单化，因此也就可缩小芯片面积。
而且，在这一情况下，最好是，时刻调整电路块也能对决定传达信号的传播时刻的时钟信号的传播时刻进行调整。
在这一情况下，最好是，对时钟信号的传播时刻的调整，是在对传达信号的传播时刻的调整没成功的情况下进行的。因为这样做以后，就可在固定着成为每一个传达信号的传播时刻的基准的时钟信号的信号周期的情况下，调整传达信号的传播时刻，若即使这样时刻调整也失败的话，再调整时钟信号的时刻，而可进行高精度的时刻调整，所以改善工作不良的可能性便增大。
在这一情况下，最好是，每当调整时钟信号的传播时刻时，计数电路都成为初始状态。
而且，在这一情况下，最好是，时刻调整电路块，拥有：接收来自计数电路的输出信号，判断传达信号的传播时刻的调整是否成功，当判断为成功时，就输出让时刻检查结束的结束信号的判断电路。
在这一情况下，最好是，当判断电路中输入了超过规定值的信号数时，便输出结束信号。
在本发明的半导体器件中，最好是，时刻调整电路块，由：基于决定传达信号的传播时刻的时钟信号产生并输出用以判断传达信号的传播时刻的脉冲信号的脉冲信号产生电路、拥有至少一个延迟元件且将延迟施加给传达信号的延迟元件块、以及拥有至少一个保险元件且该多个保险元件根据脉冲信号和通过延迟元件块的传达信号熔断的保险电路构成。
这样一来，通过测量成为决定传达信号的传播时刻的基准的时钟信号和其它信号之间的时刻错开的时间，再根据所测得的结果让对应于时刻调整的保险元件熔断，便可缩小时刻调整电路的电路规模，并可靠地测量传播时刻的错开时间。
最好是，这时的脉冲信号为含有信号确定期间的信号，该信号确定期间至少含有传达信号对时钟信号的设定时期和保持时期中之一个期间。
最好是，脉冲信号可由来自外部的信号选择设定期间及保持期间中之至少一个期间。
最好是，这时的脉冲信号产生电路，通过时钟信号和传达信号的逻辑运算产生脉冲信号。
最好是，脉冲信号输出到外部。
在这一情况下，最好是，对传达信号的传播时刻的调整到该调整结束为止重复进行。
在本发明的半导体器件中包括比较控制电路的情况下，最好是，还包括：产生输入信号并将它输出给第一电路块的输入信号列产生电路；当来自比较控制电路的比较结果不一致时，输入信号列产生电路便被激活。因为这样一来，当比较结果一致时，便自动结束传播时刻的调整，故很容易进行时刻检查。
在本发明的半导体器件中包括第一保持电路的情况下，最好是，该第一保持电路为非易失性存储电路。这样一来，不仅能永久地保持时刻调整信息，还能在时刻检查后多次进行时刻调整。
在这种情况下，最好是，时刻调整电路块，拥有：保持将传达信号的传播时刻更新后而得到的更新信息的第二保持电路；更新信息，在结束对传播时刻的检查后从第二保持电路写到非易失性存储电路中。
在这一情况下，本发明的半导体器件，最好是，还包括将电源电压供给非易失性存储电路的内部电源电路。
在这一情况下，最好是，从外部将电源电压供给非易失性存储电路。
在本发明的半导体器件中包括比较控制电路的情况下，最好是，该比较控制电路，拥有：当输入信号和输出信号的比较结果不一致的时候，将时刻调整控制信号输出给时刻调整电路的控制电路。时刻调整电路块，由：接收时刻调整控制信号，计数已接收的时刻调整控制信号的信号数，并电气地保持该信号数的计数电路；拥有至少一个延迟元件，将对应于时刻调整控制信号的信号数的延迟量施加给传达信号的延迟元件块；以及非易失性存储电路构成。选择来自计数电路及非易失性存储电路的输出信号中之任一个输出信号输入到延迟元件块中；基于来自计数电路的输出信号将信号数写入非易失性存储电路中。
在这一情况下，最好是，每当来自计数电路的输出值变化时，便将输出值写入非易失性存储电路中。
在这一情况下，最好是，非易失性存储电路仅在对传达信号的传播时刻的检查过程中被写入。
在这一情况下，最好是，在检查完传达信号的传播时刻以后，非易失性存储电路和延迟元件块被连接起来。
在本发明的半导体器件中，最好是，第一电路块和第二电路块中之一个电路块为存储电路块。
在这一情况下，本发明的半导体器件，最好是，还包括：与改变决定传达信号的传播时刻的时钟信号的传送时刻同步，改变来自存储电路块的输出信号的输出时刻的输出时刻变更电路。这样一来，能边确保对存储电路块的存取时间，边对传达信号的传播时刻进行调整。
在这一情况下，最好是，输出时刻变更电路形成在存储电路块的内部。
附图的简单说明
图1为表示本发明的第一个实施例所涉及的半导体器件的结构的方框图。
图2为表示用于本发明的第一个实施例所涉及的半导体器件的移位寄存器的电路图。
图3为表示构成本发明的第一个实施例所涉及的半导体器件的时刻调整电路块的结构的方框图。
图4为表示构成本发明的第一个实施例所涉及的半导体器件的时刻调整电路单元的结构的方框图。
图5为表示本发明的第一个实施例所涉及的半导体器件的时刻检查工序中的时序图。
图6为表示构成本发明的第一个实施例的第二个变形例所涉及的半导体器件的时刻调整电路块的结构的方框图。
图7为表示本发明的第二个实施例所涉及的半导体器件的结构的方框图。
图8为表示构成本发明的第二个实施例所涉及的半导体器件的时刻调整电路块的结构的方框图。
图9为表示本发明的第二个实施例所涉及的半导体器件的时刻检查工序中的时序图。
图10为表示本发明的第三个实施例所涉及的半导体器件的结构的方框图。
图11为表示构成本发明的第三个实施例所涉及的半导体器件的时刻调整电路块的结构的方框图。
图12为表示本发明的第三个实施例所涉及的半导体器件的时刻检查工序中的时序图。
图13为表示本发明的第四个实施例所涉及的半导体器件的结构的方框图。
图14为表示本发明的第五个实施例所涉及的半导体器件的结构的方框图。
图15为表示构成本发明的第五个实施例所涉及的半导体器件的时刻调整电路块的结构的方框图。
图16为表示现有的半导体器件的结构的方框图。
符号说明
1-比较输出信号；3-输入信号列控制信号；10-半导体芯片；11-逻辑电路块；12-存储电路块；13-时刻调整电路块；14-第一移位寄存器；15-第二移位寄存器；16-输入垫；17-比较电路；18-控制电路；19-比较控制电路；20-第一输出垫；21-第二输出垫；22-第二输入垫；30-时刻调整电路单元；31-延迟元件块；32-计数电路块；33-保险电路块；34-第一开关；35-第二开关；36-第三开关；37-“与”电路；40-时刻调整电路块；41-信号用块；42-时钟用块；43-输出用块；44-时钟时刻控制电路(调整判断电路)；50-时刻调整电路块；51-确定期间信号产生电路；52-“与”电路；60-输入信号列产生电路；61-信号列控制电路；62-信号列产生电路；70-时刻调整电路块；71-非易失性元件电路块；72-内部电源电路。
具体实施方式
(第一个实施例)
参考附图，说明本发明的第一个实施例。
图1示出了本发明的第一个实施例所涉及的半导体器件的块结构。
如图1所示，半导体芯片10上形成有逻辑电路块11和存储电路块12，在这些逻辑电路块11和存储电路块12之间设了调整块间信号DA的传播时刻的时刻调整电路块13。
各个电路块11、12中分别装入了作为输出入用接口电路的第一移位寄存器14和第二移位寄存器15。
如图2所示，例如由4个DFF(延迟型触发器)串联构成第一移位寄存器14，每当从接收输入信号IN的DFF输入时钟信号CLK的时候，输入信号IN便依次传达并输出到相邻的DFF中。不用说，DFF的个数并不限于4个，只要是逻辑电路块11及存储电路块12所需要的个数即可。
如图1所示，从外部经由输入垫16输入、为检查用信号列(pattern)的输入信号IN，输入到逻辑电路块11的第一移位寄存器14中。从第一移位寄存器14输出的块间信号DA及时钟信号CLK输入到时刻调整电路块13中，接着，在时刻调整电路块13中对块间信号DA进行必要的时刻调整，块间信号DA成为块间信号DAD，并被输入到存储电路块12的第二移位寄存器15中。而且，接收块间信号DAD的第二移位寄存器15输出输出信号OUT。
半导体芯片10拥有由比较电路17和控制电路18构成的比较控制电路19。比较电路17对已输入的输入信号IN和输出信号OUT的值加以比较；当比较结果不一致时，控制电路18对时刻调整电路块13输出高电位即激活时刻调整控制信号CNT。而且，比较电路17的比较结果也作为比较输出信号1经由第一输出垫20输出到外部。
如后，时刻调整电路块13，拥有：对每一个并行的块间信号DA保持所输出的已输入时刻调整控制信号CNT的个数的保险电路(fusecircuit)，构成该保险电路的保险元件的熔断数据例如作为保险信息信号FO经由第二输出垫21输出到外部。
图3示出了时刻调整电路块13的一个具体结构。
如图3所示，时刻调整电路块13与块间信号DAn(n为正整数)相对应，包括n个时刻调整电路单元30。
时刻调整电路单元30，例如由延迟元件块31、计数电路块32以及保险电路块33构成。延迟元件块31拥有多个能够将各自不同的延迟量施加给块间信号DA1的延迟元件A、B、C；计数电路块32从时刻调整电路块13接收时刻调整控制信号CNT；保险电路块33，在时刻检查结束后，根据由计数电路块32所保持的保险信息信号FO而熔断，其功能和计数电路块32实质上相同。这里，包括在每一个延迟元件块31中的延迟元件并不限于A、B、C这三种，至少拥有一种延迟元件即可。
在延迟元件块31的输入一侧和输出一侧，设置了将该延迟元件块31中的任意一个延迟元件插入或者不插入任意一个延迟元件的第一开关34和第二开关35。
而且，还设有第三开关36，它从外部接收开关控制信号SW，在进行时刻检查时，经由计数电路块32由第一开关34及第二开关35根据时刻调整控制信号CNT选择或者不选择延迟元件A、B、C，另一方面，检查结束后，可基于由计数电路块32所保持的保险信息信号FO选择延迟元件A、B、C或者不选择延迟元件A、B、C。
图4示出了时刻调整电路单元30的一个具体结构。图4中和图3的构成要素相同的构成要素用相同的符号来表示，省略说明。
如图4所示，第一开关34和第二开关35，由分别对应于延迟元件块31中的三种延迟元件A、B、C的三个传输门构成。
第三开关36由6个传输门构成，其中的三个传输门接收开关控制信号SW，且可将来自计数电路块32的输出信号传达给第一开关34和第二开关35；其它的三个传输门接收开关控制信号SW的翻转信号，且将来自保险电路块33的输出信号传达给第一开关34和第二开关35，这时与计数电路块32是排他的。
下面，参考图5所示的时序图，说明在按上述构成的半导体器件中，检查并调整从逻辑电路块11传达给存储电路块12的块间信号DA的传播时刻的检查方法。
首先，在进行时刻检查的过程中，由图3所示的第三开关36选择计数电路块32。
如图5所示，在从时刻a开始的第一时刻检查中，以值“0”输入的输入信号IN经由逻辑电路块11的第一移位寄存器14锁存以后，作为块间信号DA输出到时刻调整电路块13中。此时，同时传达块间信号DAD和用以由第二移位寄存器15锁存的时钟信号CLK。
接着，在时刻b的时刻检查过程中，在存储电路块12中，通过了时刻调整电路块13的块间信号DAD根据时钟信号CLK由第二移位寄存器15锁存起来。然而，因为在这一时刻b没有进行时刻调整电路块13中的时刻调整，故从逻辑电路块11输出的块间信号DA和输入到逻辑电路块11中的块间信号DAD之间没有差。这样一来，在存储电路块12的第二移位寄存器15中，锁存值为“1”的输入数据，在下一个时刻c，输出值为“1”的输出信号OUT。因此，在图1所示的比较控制电路19中，判断出输入信号IN和输出信号OUT的逻辑值不一致，结果是表示失败的比较输出信号1输出到第一输出垫20中。
这里，为将信号的传播时刻的不一致和信号连接的不良现象区别开来，例如可改变工作频率、信号列。
下面，说明比较控制电路和时刻调整电路块的工作情况。
若图1所示的比较控制电路19中的比较电路17检测出输入信号IN和输出信号OUT之间的时刻不一致，比较电路17就将由控制电路18输出的时刻调整控制信号CNT激活。
接着，如图3所示，已激活的时刻调整控制信号CNT输入到与时刻调整电路块13中的并行块间信号DA相对应的各个时刻调整电路单元30的计数电路块32中。输入了已激活的时刻调整控制信号CNT的计数电路块32只使其计数值增大1个。这样一来，在块间信号DA和DAD之间改变了与延迟元件块31连接的第一开关34和第二开关35的连接信号。结果是，在块间信号DA和DAD之间产生时刻差。
这里，改变与延迟元件A、B、C的连接情况的改变方法有以下几种。例如，从延迟量小的元件A依次变更到延迟量大的元件C这样的方法；先将延迟量初始设定在中间的元件B上，再变换到延迟量大的元件C，之后如果用该元件C也不能调整，就变更到延迟量比元件B小的元件A这样的方法；以及与这一方法相反的方法。而且，在使延迟元件块31内的延迟元件的组合多于上述3种的情况下，初始设定时设定在延迟量的中间值上，再边交替着朝着延迟量大及小的方向重复地变更，边设定在延迟量最小的元件或者最大的元件上这样的方法等。
接着，参考图5，说明从时刻d开始的第二时刻检查。首先，在时刻d，和时刻a一样，输入值为“0”的输入信号IN。这里，和上述一样，在时刻调整电路块13中对原来的块间信号DA施加一定的延迟量以后即可得到块间信号DAD。因此，在下一个时刻e，根据时钟信号CLK由存储电路块12的第二移位寄存器15正确地锁存值为“0”的信号。结果是，因为输入信号IN和输出信号OUT的相互逻辑值一致，便结束时刻检查。之后，由时刻调整电路块13中的每一个计数电路块32保持的延迟信息分别作为保险信息信号FO从该计数电路块32中输出。
在每一个时刻调整电路单元30中，和计数电路块32并列设置的保险电路块33由保险元件数和它的熔断个数来保持计数电路块32的延迟信息。因此，时刻检查结束后，根据保险信息信号FO将各个保险电路块33中的保险元件分别熔断以后，就是在一般工作时也确实能保持对块间信号DA进行的时刻调整后的状态。
在进行一般动作的时候，第三开关36通过开关控制信号SW而被选择为和保险电路块33连接。
需提一下，虽然未图示，也可以这样，即在输出开关控制信号SW的开关控制电路中也设置好其它的保险元件，当检查结束时通过使设在该开关控制电路中的其它保险元件熔断，在这之后仅固定并选择保险电路块33。
如上，当对块间信号DA的传播时刻的调整失败时，不用人动手，就能自动地继续进行时刻调整；当时刻调整成功时，就能利用保险元件根据和块间信号DA对应的计数电路块32的输出信号即保险信息信号FO固定时刻调整信息。结果是，在时刻检查后，就没有必要改变光罩了，也就很容易进行时刻调整了。
其结果，象高性能化的大规模系统LSI那样，在进行受信号线的交叉串扰的影响、由于电源的压降的影响显著的半导体芯片10的时刻设计时，能够对每一条信号线进行更加详细的时刻设计。除此以外，因为还能在对整个芯片进行了验证之后对时刻进行微调整，故可防止设计返工。
还有，第一个实施例所涉及的时刻检查可与对现有的电路块间的连接情况进行检查的检查工序同时进行。这样一来，在现有的用以检查连接情况的电路结构中加上时刻调整电路块13等，那么，在检查工序中，在加上例如除能够用于检查连接情况的检查信号的频率以外，还能从低工作频率检查到实际工作频率的程序，就能同时进行时刻检查了。于是，因为不需要设新的检查工序，故可降低检查成本。
需提一下，在需要时刻调整的块间信号DA为并行且数量多的情况下，可通过并行串行变换电路将保险信息信号FO从第二输出垫21一个接一个地输出。因为这样一来能减少垫的个数，所以可缩小平面布置面积。
在第一个实施例中，对图3及图4所示的延迟元件块31的调整在下列各种情况下结束。即在输入信号IN和输出信号OUT的逻辑值一致的情况下；或者是每一个计数电路块32中的计数值已全部用完的情况下，也就是说所有的逻辑元件A、B、C都使用完的情况下。因为这样一来能够决定检查何时结束，故无不必要的检查，结果是可减少检查成本。
还有，图3及图4所示的每一个计数电路块32的计数的初始化是在通上电源时进行的。这样一来，不仅能够决定计数电路块32的初始化，只要电源不切断，还能在计数电路块32中保持延迟信息，因此而可继续进行时刻检查。
还有，在第一个实施例中，时刻调整电路块13仅用于块间信号DA。换句话说，因为不用改变成为块间信号DA的传播时刻的基准的时钟信号CLK的时钟周期，就能仅根据时钟信号CLK进行块间信号DA的时刻调整，所以很容易对块间信号DA进行时刻调整。除此以外，不对时钟信号CLK进行时刻调整以后，在设有后级电路块的情况下，就不必考虑输出来自存储电路块12的输出信号的输出时刻了。
(第一个实施例的第一个变形例)
作为第一个实施例的第一个变形例，可让时刻调整电路块13仅用在时钟信号CLK，这样一来，仅对一个时钟信号CLK进行时刻检查即可，而可大幅度地缩短检查时间。
(第一个实施例的第二个变形例)
图6示出了本发明的第一个实施例的第二个变形例所涉及的时刻调整电路块。
如图6所示，其结构是这样的，即将输入给时刻调整电路块13的时刻调整控制信号统一输入到“与”电路37中。
在即便是分别对应于并行块间信号DA的时刻调整控制信号CNT中之一激活的情况下，换句话说，在对并行块间信号DA之一的时刻调整失败的情况下，计数电路块32中的计数值增加，同时每一个块间信号DA1、DA2等和构成延迟元件块31的延迟元件A、B、C之间的连接状态同时切换。
这样一来，和对并行块间信号DA个别地进行时刻调整时相比，检查也能很容易地进行，检查时间也能缩短。
这里，时刻调整控制信号CNT可用来自比较电路17的比较输出信号1。这样一来，可减少电路元件数、信号线数。
需提一下，上述叙述的是统一改变所有的块间信号DA的情况，不仅如此，考虑到每一个块间信号DA的功能或者信号布置的关系，可将其组合成多个块，再统一改变每一个多个块。
(第二个实施例)
下面，参考附图，说明本发明的第二个实施例。
图7为示出了本发明的第二个实施例所涉及的半导体器件的结构的方框图。图7中和图1的构成要素相同的构成要素用相同的符号来表示，省略说明。
在第二个实施例中，不仅对块间信号DA的传播时刻进行调整，在仅靠对块间信号DA的传播时刻的调整不能时刻调整的情况下，也对时钟信号CLK进行传播调整。
如图7所示，第二个实施例所涉及的时刻调整电路块40由信号用块41、时钟用块42和输出用块43构成。信号用块41对块间信号DA进行传播时刻调整；时钟用块42对时钟信号CLK进行传播时刻调整；输出用块43对来自存储电路块12的电路输出信号DOUT进行传播时刻调整。
图8示出了时刻调整电路块40的一个具体结构。这里，也是图8中和图3的构成要素相同的构成要素用相同的符号来表示，省略说明。
如图8所示，信号用块41具有和第一个实施例所涉及的时刻调整电路块13一样的结构。
时钟用块42，接收时钟信号CLK并输出在所接收的时钟信号CLK上加上一定的延迟量(包括延迟量为0)后而得到的时钟信号CLKD。同样，输出用块43，接收来自存储电路块12的电路输出信号DOUT并输出在所接收的电路输出信号DOUT上加上一定的延迟量(包括延迟量为0)后而得到的电路输出信号DOUTD。
这里，时钟用块42及输出用块43所具有的结构和第一个实施例所涉及的时刻调整电路单元30一样。而且，来自信号用块41中的每一个计数电路块32的输出信号即控制信号CNT1输入到作为调整判断电路用的时钟时刻控制电路44中。
当来自每一个计数电路块32的控制信号CNT1为表明使用延迟元件块31中的任一个延迟元件A～C时刻调整也不成功，亦即表明不能调整的信号的情况下，时钟时刻控制电路44，就对信号用块41的计数电路块32、输出用块43的计数电路块32输出增加各个计数期器的值的控制信号CNT2。
下面，参考图9所示的时序图，说明在按上述构成的半导体器件中，检查并调整从逻辑电路块11传达到存储电路块12的块间信号DA的传播时刻的检查方法。
首先，在第一时刻检查工序中，和第一个实施例一样，检查相对并行块间信号DA，输入信号IN和输出信号OUT的逻辑值是否一致。
这里，若对所有的块间信号DA进行了延迟调整之后，输入信号IN和输出信号OUT仍然不一致，则来自构成时刻调整电路块40的信号用块41中的计数电路块32的控制信号CNT1便被激活。
接收了已激活的控制信号CNT1的时钟时刻控制电路44，将激活的控制信号CNT2输出给时钟用块42，时钟用块42中的计数电路块32的计数值增加。换句话说，开始时钟信号CLK的时刻调整。
与此同时，时钟时刻控制电路44将已激活的控制信号CNT2输出给输出用块43，输出用块43中的计数电路块32的计数值也增加。结果是，也对电路输出信号DOUT进行了延迟一个时钟信号CLK的延迟量这样的调整。
需提一下，此时，将含在信号用块41中的所有计数电路块32中的计数值初始化。
接着，在第二时刻检查工序中，以已进行了时刻调整的时钟信号CLKD为基准，对块间信号DA进行时刻调整，该时刻调整直到输入信号IN和输出信号OUT的逻辑值一致为止重复进行。
如上，首先，在进行块间信号DA的时刻调整，判断出不能调整的情况下，进行时钟信号CLK和电路输出信号DOUT的传播时刻的调整。以该已调整了的时钟信号CLKD为基准，再次对已初始化的块间信号DA进行时刻调整，便可进一步高精度地进行时刻调整。
在第二个实施例中，因为是根据时钟信号CLKD的延迟调整量对来自存储电路块12的电路输出信号DOUT进行时刻调整的，所以在设了后级的电路块的情况下，不会在和后级的电路块之间进行信号传达的过程中在传播时刻上出现不良现象。
还有，时刻检查进行到输入信号IN和输出信号OUT的逻辑值一致，或者每一个块间信号DA使用完所有的延迟元件A～C为止。
还有，若设置其它的计数延迟调整次数的电路来限制调整次数，何时结束检查就很明确了，从而可使检查工序效率高。
需提一下，也可以将第二个实施例所涉及的结构和第一个实施例的第二个变形例组合起来。
(第三个实施例)
下面，参考附图，说明本发明的第三个实施例。
图10为本发明的第三个实施例所涉及的半导体器件的方框结构。图10中和图1的构成要素相同的构成要素用相同的符号来表示，省略说明。
在第三个实施例中，边在半导体器件的外部确认传播时刻已得到调整的块间信号DAD与含有对时钟信号CLK的设定期间及保持期间中之至少一个期间的信号确定期间的信号(以下称其为确定期间信号)之间有无错开，边调整加给块间信号DA的延迟量。
如图10所示，在第三个实施例所涉及的半导体器件中，在逻辑电路块11和存储电路块12之间设了对从逻辑电路块11输出的块间信号DA进行延迟量调整的时刻调整电路块50。
时刻调整电路块50，将表示块间信号DAD和确定期间信号之间的错开量的时刻错开信号CDO输出给第一输出垫20。
还有，存储电路块12中所含有的第二移位寄存器15经由第二输出垫21将该输出信号OUT输出到外部。
图11示出了时刻调整电路块50的一个具体结构。这里，也是图11中和图3的构成要素相同的构成要素用相同的符号来表示，省略说明。
如图11所示，时刻调整电路块50由多个时刻调整电路单元30、确定期间信号产生电路51以及多个“与”电路52构成。该时刻调整电路单元30和并行块间信号DA1、DA2等相对应；确定期间信号产生电路51接收时钟信号CLK，并从所接收的时钟信号CLK产生确定期间信号CSH并将它输出；多个“与”电路52，分别接收确定期间信号CSH和块间信号DAD1、DAD2等，对所接收的输入信号进行逻辑乘运算，并将结果作为时刻错开信号CDO1、CDO2等输出。
这里，确定期间信号CSH，至少含有由时钟信号CLK和存储电路块12锁存的信号的规格所决定的设定时间和保持时间中之一个时间。
时刻调整电路单元30，由拥有能选择三种延迟量的延迟元件A、B、C的延迟元件块31、第一开关34、第二开关35以及同时切换该第一及第二开关34、35的保险电路块33构成。
下面，参考图12所示的时序图，说明在按上述构成的半导体器件中，检查并调整从逻辑电路块11传达给存储电路块12的块间信号DA的传播时刻的检查方法。
首先，在第一检查工序的时刻a的检查时刻，值为“0”的数据输入到输入信号IN中。输入信号IN作为块间信号DAD从时刻调整电路块50输出。此时，块间信号DAD和确定期间信号CSH的逻辑乘运算由每一个“与”电路52进行，每一个“与”电路52将该运算结果作为时刻错开信号CDO输出。因此，如图12所示，当在块间信号DAD和确定期间信号CSH之间产生时刻错开的情况下，就在时刻a之前和时刻b之前，时刻错开信号CDO分别输出期间t1的高电平信号。
这样一来，根据第三个实施例，因为可由时刻偏移信号CDO成为高电平的期间来表示块间信号DAD相对时钟信号CLK的设定时间及保持时间中之至少一个时间错开了这一情况，故能从视觉上验证传播时刻的错开量。
因此，在第二检查工序中，为不使时刻错开信号CDO成为高电平，就针对每一个保险电路块33让保险元件熔断，从而可容易且可靠地调整加给块间信号DAD的延迟量。
还有，在第三个实施例所涉及的半导体器件中，因为不用设置在第一个实施例及第二个实施例中所涉及的半导体器件中所设的比较控制电路19，而可简化电路结构，所以能够缩小电路面积。除此以外，还可用检测器等比较容易地进行时刻调整。
还有，若使其为一能从外部改变块间信号DAD和确定期间信号CSH的逻辑乘运算的结构，就能有选择地确认设定/保持容限。例如，使确定期间信号CSH的逻辑翻转，进行排他的逻辑和运算，也能确认设定容限等。结果是，很容易地进行时刻调整及验证。
还可为一确定期间信号CSH根据来自外部的控制信号选择设定时间及保持时间中之至少一个时间的结构。
还有，因为若用时钟信号CLK来代替确定期间信号CSH，就不用设置确定期间信号产生电路51，故能很容易地确认信号容限。
(第四个实施例)
下面，参考附图，说明本发明的第四个实施例。
图13为本发明的第四个实施例所涉及的半导体器件的方框结构。图13中和图1的构成要素相同的构成要素用相同的符号来表示，省略说明。
在第四个实施例中，产生输入信号IN2的输入信号列产生电路块60设在半导体芯片10中。
输入信号列产生电路块60，由接收从外部输入的输入信号列控制信号3的信号列控制电路61、由该信号列控制电路61控制产生并输出输入信号IN2的信号列产生电路62构成。
下面，说明在按上述构成的半导体器件中，检查并调整从逻辑电路块11传达给存储电路块12的块间信号DA的传播时刻的检查方法。
首先，若开始时刻检查，已激活的输入信号列控制信号3便经由第一输入垫16输入到信号列控制电路61中。这样一来，信号列产生电路62就将拥有对应于输入信号列控制信号3的信号列的输入信号IN2分别输出到逻辑电路块11中的第一移位寄存器14和比较控制电路19中的比较电路17中。
这里，在输入信号IN2和输出信号OUT2的逻辑值不一致的情况下，如在第一个实施例中所说明的那样，已激活的时刻调整控制信号CNT从控制电路18输出到时刻调整电路块13中，同时已激活的比较输出信号1从比较电路17输出到信号列控制电路61中。这样一来，信号列控制电路61被再次激活，输入信号IN2自信号列产生电路62输出。就这样，直到在半导体芯片10的内部所产生的输入信号IN2和输出信号OUT2的逻辑值一致为止，自动地重复时刻调整。
如上，根据第四个实施例，和第一个实施例一样，自动地重复进行对块间信号DA的传播时刻的调整，而且在时刻一致的那一个时刻，通过保险信息信号FO使规定的保险元件熔断，而能很容易地固定延迟信息。
除此之外，在检查工序中，不是在外部制作分别容易产生特性恶化的输入信号列信号，而是设一个能够对每一个电路块间事先产生块间信号的信号列的输入信号列产生电路块60，故可提高检查精度，结果是能够减少检查成本。
需提一下，事先设定好时刻调整的重复次数，并加上通知在该设定次数以内不能调整的调整结束通知信号，将比较输出信号1输出到外部，且由输入信号列控制信号3停止产生输入信号IN2的信号列，这样结束检查的话，能更有效地进行检查。
需提一下，第四个实施例可与第一个实施例或者第二个实施例组合起来。
(第五个实施例)
下面，参考附图，说明本发明的第五个实施例。
图14示出了本发明的第五个实施例所涉及的半导体器件的方框结构。
图15示出了本发明的第五个实施例所涉及的时刻调整电路块的一个方框结构。图14及图15中和图1的构成要素相同的构成要素用相同的符号来表示，省略说明。
如图15所示，第五个实施例所涉及的时刻调整电路块70中的每一个时刻调整电路单元30中，设了非易失性元件电路块71来代替保险电路块作为保持计数电路块32所拥有的延迟信息不被改变的保持电路。非易失性元件电路块71和计数电路块32电气连接，非易失性元件电路块71中输入了由计数电路块32保持的延迟信息。
时刻调整电路块70中设了将电源电压供给每一个非易失性元件电路块71的内部电源电路72。需提一下，并非一定要设置内部电源电路72，只要是一个从外部将电源电压供给非易失性元件电路块71的结构即可。
每一个非易失性元件电路块71，由写入控制信号WRT进行写入，如图14所示，该写入控制信号WRT经由第二输入垫22从外部输入。
下面，说明在按上述构成的半导体器件中，检查并调整从逻辑电路块11传达给存储电路块12的块间信号DA的传播时刻的检查方法。
时刻的检查及调整工序，和第一个实施例或者第三个实施例一样。不同之处在于：时刻检查结束后，由每一个计数电路块32保持着的延迟信息在写入控制信号WRT的指示下统一写入。
如上所述，根据第五个实施例，不仅可用非易失性元件来代替保险元件保持由每一个计数电路块32所保持的延迟信息不被改变，还可例如在安装了芯片后的检查工序中出现了时刻的不良现象的时候，通过再次进行时刻检查而将延迟信号改写过来。
需提一下，也可用比较输出信号1的比较结果来代替用写入控制信号WRT写入到非易失性元件电路块71中。
还有，还可在该时刻检查中延迟信息每变化一次时就将延迟信息写入非易失性元件电路块71中，而不是在时刻检查后将延迟信息写入非易失性元件电路块71中。
在这种情况下，因为若具备能够从非易失性元件电路块71将由非易失性元件电路块71所保持的信息写入计数电路块32中的电路，则即使在进行时刻检查的过程中出现麻烦，非易失性元件电路块71中所记录的也是出现麻烦之前的延迟信息，所以能够复活由计数电路块32所保持的延迟信息。结果是，因为没有必要从头开始重新进行时刻检查及调整了，故能够降低检查成本。
需提一下，在第一到第五个实施例中，可将时刻调整电路块13、40、50、60、70设在存储电路块12的内部。例如，可为一个让规定来自存储电路块12的输出信号OUT的内部信号延迟的结构。这样一来，就不必在存储电路块12的外部布置对输出进行延迟调整的电路元件了，故能够缩小芯片的面积。
还有，在每一个实施例中，为一块间信号DA从逻辑电路块11流到存储电路块12这样的结构，也可与此相反，为一块间信号DA从存储电路块12流到逻辑电路块11这样的结构。而且，电路块也不限于逻辑电路和存储电路的组合。
发明的效果
根据本发明所涉及的半导体器件，因为可在不改变光罩的情况下，调整大规模集成化系统LSI中的由于电路块间的信号布线而造成的工作容限的不足和动作不良，所以芯片的合格率提高，而且开发成本会减少，开发期间会缩短。
Claims (38)
1.一种半导体器件，其特征在于：
包括：形成在一个半导体芯片上、分别具有功能元件的第一电路块和第二电路块；及
对流过将所述第一电路块和所述第二电路块连接起来的布线的传达信号的传播时刻进行调整的时刻调整电路块，
所述时刻调整电路块不改变成为在所述第一电路块和所述第二电路块之间传播的块间信号的传播时刻的基准的时钟信号的时钟周期，仅对所述时钟信号进行所述块间信号的时刻调整。
2.根据权利要求1所述的半导体器件，其特征在于：
进一步包括：接收输入到所述第一电路块的输入信号和来自输入了所述传达信号的所述第二电路块的输出信号，对所述输入信号和输出信号加以比较，并控制所述时刻调整电路块的比较控制电路。
3.根据权利要求1或者2所述的半导体器件，其特征在于：
所述布线是多条并列布置着的；
所述第一电路块和所述第二电路块拥有分别和所述多条布线连接的移位寄存器。
4.根据权利要求2所述的半导体器件，其特征在于：
所述比较控制电路，拥有：比较对所述输入信号和所述输出信号进行逻辑运算后而得到的逻辑值，并输出比较结果的比较电路。
5.根据权利要求1或者2所述的半导体器件，其特征在于：
还包括：产生并输出所述输入信号给所述第一电路块的输入信号列产生电路。
6.根据权利要求1或者2所述的半导体器件，其特征在于：
所述时刻调整电路块，拥有：保持将所述传达信号的传播时刻更新后得到的更新信息的第一保持电路。
7.根据权利要求6所述的半导体器件，其特征在于：
所述第一保持电路至少由一个保险元件构成。
8.根据权利要求6所述的半导体器件，其特征在于：
所述时刻调整电路块，拥有：保持将所述传达信号的传播时刻更新后而得到的更新信息的第二保持电路；
所述第二保持电路，对所述更新信息进行并行/串行变换并将它输出。
9.根据权利要求3所述的半导体器件，其特征在于：
直到所述输入信号和所述输出信号一致为止，所述时刻调整电路块重复进行对所述传达信号的传播时刻的调整。
10.根据权利要求9所述的半导体器件，其特征在于：
所述时刻调整电路块，拥有：输出通知对流过所述布线的所有传达信号的传播时刻的调整已结束这一情况的调整结束通知信号的电路；
所述输入信号和所述输出信号一致或者输出了调整结束通知以后，传播时刻的调整便结束。
11.根据权利要求2所述的半导体器件，其特征在于：
所述比较控制电路，拥有：当所述输入信号和所述输出信号的比较结果不一致时，将时刻调整控制信号输出给所述时刻调整电路的控制电路；
所述时刻调整电路块，由：接收所述时刻调整控制信号，计数已接收的时刻调整控制信号的信号数，并电气地保持该信号数的计数电路，
拥有至少一个延迟元件，将对应于所述时刻调整控制信号的信号数的延迟量施加给所述传达信号的延迟元件块，以及
至少拥有一个保险元件，且让所述时刻调整控制信号的信号数与保险元件的熔断数相对应并对其加以保持，而能保持和所述计数电路相等的信息的保险电路构成；
选择来自所述计数电路和保险电路的输出信号中之一，并将它输入给所述延迟元件块；
所述保险元件基于来自所述计数电路的输出信号而熔断。
12.根据权利要求11所述的半导体器件，其特征在于：
进一步包括：产生并输出选择来自所述计数电路及保险电路的输出信号中之一的开关控制信号，且拥有保险元件的切换电路。
13.根据权利要求11所述的半导体器件，其特征在于：
当对所述传达信号的传播时刻的检查结果为良时，便从由所述计数电路输出的输出信号切换到由所述保险电路输出的输出信号。
14.根据权利要求11所述的半导体器件，其特征在于：
一般工作时，所述计数电路的输出状态为高阻抗；进行检查时，所述保险电路的输出状态为高阻抗。
15.根据权利要求11所述的半导体器件，其特征在于：
所述布线有多条并列布置着，
所述计数电路及保险电路，共同拥有在所述多条布线中流通的传达信号的每一个时刻调整控制信号。
16.根据权利要求11所述的半导体器件，其特征在于：
所述时刻调整电路块，也能对决定所述传达信号的传播时刻的时钟信号的传播时刻进行调整。
17.根据权利要求16所述的半导体器件，其特征在于：
对所述时钟信号的传播时刻的调整，是在对所述传达信号的传播时刻的调整没成功的情况下进行的。
18.根据权利要求16或者17所述的半导体器件，其特征在于：
每当调整所述时钟信号的传播时刻时，所述计数电路成为初始状态。
19.根据权利要求17所述的半导体器件，其特征在于：
所述时刻调整电路块，拥有：接收来自所述计数电路的输出信号，判断所述传达信号的传播时刻的调整是否成功，当判断为成功时，就输出让时刻检查结束的结束信号的判断电路。
20.根据权利要求19所述的半导体器件，其特征在于：
当所述判断电路中输入了超过规定值的信号数时，便输出所述结束信号。
21.根据权利要求1所述的半导体器件，其特征在于：
所述时刻调整电路块，由：基于决定所述传达信号的传播时刻的时钟信号产生并输出用以判断所述传达信号的传播时刻的脉冲信号的脉冲信号产生电路、拥有至少一个延迟元件且施加延迟给所述传达信号的延迟元件块、以及拥有至少一个保险元件且该保险元件根据所述脉冲信号和通过所述延迟元件块的传达信号熔断的保险电路构成。
22.根据权利要求21所述的半导体器件，其特征在于：
所述脉冲信号为含有信号确定期间的信号，所述信号确定期间至少含有所述传达信号相对所述时钟信号的设定时期和保持时期中之一个期间。
23.根据权利要求22所述的半导体器件，其特征在于：
所述脉冲信号，可由来自外部的信号选择所述设定期间及保持期间中之至少一个期间。
24.根据权利要求21所述的半导体器件，其特征在于：
所述脉冲信号产生电路，通过所述时钟信号和所述传达信号的逻辑运算产生脉冲信号。
25.根据权利要求24所述的半导体器件，其特征在于：
所述脉冲信号输出到外部。
26.根据权利要求21所述的半导体器件，其特征在于：
对所述传达信号的传播时刻的调整到该调整结束为止重复进行。
27.根据权利要求2所述的半导体器件，其特征在于：
还包括：产生所述输入信号并将它输出给所述第一电路块的输入信号列产生电路；
当来自所述比较控制电路的比较结果不一致时，所述输入信号列产生电路便被激活。
28.根据权利要求6所述的半导体器件，其特征在于：
所述第一保持电路为非易失性存储电路。
29.根据权利要求28所述的半导体器件，其特征在于：
所述时刻调整电路块，拥有：保持将所述传达信号的传播时刻更新后而得到的更新信息的第二保持电路；
所述更新信息，在结束对传播时刻的检查后，从所述第二保持电路写到所述非易失性存储电路中。
30.根据权利要求28或者29所述的半导体器件，其特征在于：
还包括将电源电压供给所述非易失性存储电路的内部电源电路。
31.根据权利要求28或者29所述的半导体器件，其特征在于：
从外部将电源电压供给所述非易失性存储电路。
32.根据权利要求2所述的半导体器件，其特征在于：
所述比较控制电路，拥有：当所述输入信号和所述输出信号的比较结果不一致的时候，将时刻调整控制信号输出给所述时刻调整电路的控制电路；
所述时刻调整电路块，由：接收所述时刻调整控制信号，计数已接收的时刻调整控制信号的信号数，并电气地保持该信号数的计数电路，
拥有至少一个延迟元件，将对应于所述时刻调整控制信号的信号数的延迟量施加给所述传达信号的延迟元件块，以及
非易失性存储电路构成；
选择来自所述计数电路及非易失性存储电路的输出信号中之任一个输入到所述延迟元件块中；
基于来自所述计数电路的输出信号将所述信号数写入所述非易失性存储电路中。
33.根据权利要求32所述的半导体器件，其特征在于：
每当来自所述计数电路的输出值变化时，便将所述输出值写入所述非易失性存储电路中。
34.根据权利要求33所述的半导体器件，其特征在于：
所述非易失性存储电路仅在对所述传达信号的传播时刻的检查过程中被写入。
35.根据权利要求32所述的半导体器件，其特征在于：
在对所述传达信号的传播时刻的检查完以后，所述非易失性存储电路和所述延迟元件块被连接起来。
36.根据权利要求1、2、11～17、19～35中之任一项所述的半导体器件，其特征在于：
所述第一电路块和第二电路块中之一个电路块为存储电路块。
37.根据权利要求36所述的半导体器件，其特征在于：
还包括：与改变决定所述传达信号的传播时刻的时钟信号的传送时刻同步，改变来自所述存储电路块的输出信号的输出时刻的输出时刻变更电路。
38.根据权利要求37所述的半导体器件，其特征在于：
所述输出时刻变更电路形成在所述存储电路块的内部。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003039188A JP4163974B2 (ja) | 2003-02-18 | 2003-02-18 | 半導体装置 |
| JP2003039188 | 2003-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1523667A CN1523667A (zh) | 2004-08-25 |
| CN1305137C true CN1305137C (zh) | 2007-03-14 |
Family
ID=32844464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100039474A Expired - Fee Related CN1305137C (zh) | 2003-02-18 | 2004-02-10 | 半导体器件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7183829B2 (zh) |
| JP (1) | JP4163974B2 (zh) |
| CN (1) | CN1305137C (zh) |
| TW (1) | TW200421428A (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050246599A1 (en) * | 2004-04-30 | 2005-11-03 | Texas Instruments Incorporated | System and method for testing input and output characterization on an integrated circuit device |
| JP4304124B2 (ja) * | 2004-06-18 | 2009-07-29 | パナソニック株式会社 | 半導体装置 |
| JP5649293B2 (ja) * | 2009-08-27 | 2015-01-07 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | メモリモジュール |
| JP5381767B2 (ja) * | 2010-02-09 | 2014-01-08 | 日本電気株式会社 | 半導体集積回路及び半導体集積回路の試験方法 |
| JP2013206255A (ja) * | 2012-03-29 | 2013-10-07 | Elpida Memory Inc | 半導体装置及びその動作タイミング調整方法 |
| US9442842B2 (en) * | 2013-08-19 | 2016-09-13 | Sandisk Technologies Llc | Memory system performance configuration |
| CN108241405B (zh) * | 2016-12-26 | 2020-11-06 | 深圳比亚迪微电子有限公司 | 片上时钟电路和片上时钟信号的生成方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238555A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | タイミング調整システム |
| US5210700A (en) * | 1990-02-20 | 1993-05-11 | International Business Machines Corporation | Automatic delay adjustment for static timing analysis |
| US5333032A (en) * | 1990-08-20 | 1994-07-26 | Matsushita Electric Industrial Co., Ltd. | Logic design system and method in the same |
| JP2000155157A (ja) * | 1998-11-24 | 2000-06-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びそのテスト方法 |
| US6321368B1 (en) * | 1997-08-06 | 2001-11-20 | Fujitsu Limited | LSI layout designing apparatus, computer-implemented method of designing LSI layout and computer readable storage medium |
| JP2002149126A (ja) * | 2000-11-10 | 2002-05-24 | Toshiba Corp | 液晶駆動回路 |
| JP2003016125A (ja) * | 2001-06-27 | 2003-01-17 | Nec Microsystems Ltd | 半導体集積回路の設計方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792235A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置及びその遅延時間測定方法 |
| JPH1131964A (ja) * | 1997-07-11 | 1999-02-02 | Hitachi Ltd | 論理回路 |
| US5930182A (en) * | 1997-08-22 | 1999-07-27 | Micron Technology, Inc. | Adjustable delay circuit for setting the speed grade of a semiconductor device |
| JPH11265313A (ja) * | 1998-03-18 | 1999-09-28 | Hitachi Ltd | 記憶装置 |
| US6194926B1 (en) * | 1998-04-16 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Operation timing controllable system |
| JP4201878B2 (ja) * | 1998-05-07 | 2008-12-24 | 株式会社ルネサステクノロジ | 半導体装置及び試験ボード |
| US6158030A (en) * | 1998-08-21 | 2000-12-05 | Micron Technology, Inc. | System and method for aligning output signals in massively parallel testers and other electronic devices |
| JP3753355B2 (ja) * | 1998-11-10 | 2006-03-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6338144B2 (en) * | 1999-02-19 | 2002-01-08 | Sun Microsystems, Inc. | Computer system providing low skew clock signals to a synchronous memory unit |
| US6470458B1 (en) * | 1999-07-29 | 2002-10-22 | International Business Machines Corporation | Method and system for data processing system self-synchronization |
| US6691214B1 (en) * | 2000-08-29 | 2004-02-10 | Micron Technology, Inc. | DDR II write data capture calibration |
| JP2002216481A (ja) * | 2001-01-19 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置 |
| US6426662B1 (en) * | 2001-11-12 | 2002-07-30 | Pericom Semiconductor Corp. | Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays |
-
2003
- 2003-02-18 JP JP2003039188A patent/JP4163974B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-09 US US10/773,315 patent/US7183829B2/en not_active Expired - Lifetime
- 2004-02-10 CN CNB2004100039474A patent/CN1305137C/zh not_active Expired - Fee Related
- 2004-02-17 TW TW093103744A patent/TW200421428A/zh unknown
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238555A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | タイミング調整システム |
| US5210700A (en) * | 1990-02-20 | 1993-05-11 | International Business Machines Corporation | Automatic delay adjustment for static timing analysis |
| US5333032A (en) * | 1990-08-20 | 1994-07-26 | Matsushita Electric Industrial Co., Ltd. | Logic design system and method in the same |
| US6321368B1 (en) * | 1997-08-06 | 2001-11-20 | Fujitsu Limited | LSI layout designing apparatus, computer-implemented method of designing LSI layout and computer readable storage medium |
| JP2000155157A (ja) * | 1998-11-24 | 2000-06-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びそのテスト方法 |
| JP2002149126A (ja) * | 2000-11-10 | 2002-05-24 | Toshiba Corp | 液晶駆動回路 |
| JP2003016125A (ja) * | 2001-06-27 | 2003-01-17 | Nec Microsystems Ltd | 半導体集積回路の設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1523667A (zh) | 2004-08-25 |
| US20040160256A1 (en) | 2004-08-19 |
| JP2004253420A (ja) | 2004-09-09 |
| TW200421428A (en) | 2004-10-16 |
| JP4163974B2 (ja) | 2008-10-08 |
| US7183829B2 (en) | 2007-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1797604A (zh) | 半导体存储器装置的校正电路及其操作方法 | |
| CN1324685C (zh) | 半导体集成电路 | |
| CN1151548C (zh) | 集成电路装置的合格率估算方法 | |
| CN1684119A (zh) | 驱动电路及光电装置 | |
| CN1365148A (zh) | 具有冗余系统的半导体存储器件 | |
| CN1540665A (zh) | 存储器模块和存储器系统 | |
| CN1114267C (zh) | 由时钟信号控制的电平转换电路 | |
| CN1917371A (zh) | 用于优化可编程逻辑器件性能的装置和方法 | |
| CN1092387C (zh) | 同时指定多位检验方式和特定检验方式的半导体存储器件 | |
| CN1868003A (zh) | 移位寄存器、具有此移位寄存器的液晶显示装置和使用其驱动扫描线的方法 | |
| CN1320865A (zh) | 数据传送控制装置及电子设备 | |
| CN1305137C (zh) | 半导体器件 | |
| CN1745469A (zh) | 半导体器件的制造方法 | |
| CN1510655A (zh) | 显示系统及显示控制器 | |
| CN1391230A (zh) | 具有可调整转换速率的数据输出电路的半导体装置 | |
| CN1805051A (zh) | 半导体存储器件 | |
| CN1700346A (zh) | 用于监视存储设备的内部控制信号的方法及其装置 | |
| CN1818692A (zh) | 包括熔丝的半导体器件及能够抑制错误确定的其测试方法 | |
| CN1601597A (zh) | 显示驱动器、电光学装置以及电光学装置的驱动方法 | |
| CN1892891A (zh) | 半导体记忆装置 | |
| CN1591098A (zh) | 半导体电路 | |
| CN1873979A (zh) | 半导体集成电路 | |
| CN1144230C (zh) | 带有小规模电路冗余解码器的半导体存储器件 | |
| CN1823392A (zh) | 半导体存储器件 | |
| CN1595638A (zh) | 半导体集成电路及其设计方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070314 Termination date: 20120210 |