CN1324685C - 半导体集成电路 - Google Patents

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Abstract

本发明公开了一种半导体集成电路，其能够减少在电源线中布置开关以防止漏电流时的布图设计的负担，并且能够减小开关中发生的电压下降对信号延迟的影响，其中，多个电源线组布置成带状，通过从电源线组分支出来的多个支线组对电路元供电，布置在支线组中的电源开关元导通或关断对电路元的供电，电源开关元分散布置在电路元布置的区域，并且对于每组相对少量的电路元，通过电源开关元的供电被精细控制。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，更具体地，涉及通过使用具有高阈值电压的晶体管切断对未使用电路的供电来达到功耗降低的半导体集成电路。
背景技术
随着功耗下降以及处理尺寸的小型化，半导体集成电路的电源电压逐年下降。当信号幅度由于电源电压的下降而变小时，晶体管的阈值电压相对于信号幅度变高，所以晶体管的导通电流减小，而延迟增加。由于该原因，晶体管的阈值电压也必须与电源电压一起降低。但是，当晶体管的阈值电压被降低时，关断状态的漏电流增加，所以存在阻碍了功耗降低的缺点。
作为防止这种漏电流增加的一种技术，已知有“多阈值互补金属氧化物半导体”(MTCMOS)电路技术。在MTCMOS中，例如，具有高阈值电压的晶体管开关被布置在每个执行特定功能的电路块的电源线中。当电路块变为未使用状态时，晶体管开关被设置在关断位置，电路块中流过各个晶体管的漏电流被切断。由此，可以大大减少流过未使用的电路块的无用漏电流。
发明内容
但是，在结合了MTCMOS技术的半导体集成电路的设计中，在电源线中布置晶体管开关的布图设计通常是手工执行的。例如，每个执行特定功能的电路块内部的电路元的布置和连接线是由CAD设备对每个电路块自动设计的，然后将晶体管开关手动布置到电路块外部的电源线中。由于该原因，存在这样的缺点：设计工作的负担增加了，并且产品的开发周期变长。
另外，随着电源电压的下降，在电源线阻抗性部件中出现的微小电压下降开始给信号延迟带来大的影响。即，电源电压越低，信号幅度相对于晶体管阈值电压的余量就越小，所以即使电源电压下降很小，也会发生大的信号延迟。
当在这种情形中在电源线中布置晶体管开关时，由此引起的电压下降被进一步增加，所以上述问题变得更加严重。特别是，在离外部电源线距离变长的电路块中央，信号延迟变大。结果，存在这样的问题：即使电路块自身正常工作，但是当晶体管开关布置在外部电源线中时它就不再工作了。另外，当电路块还连接到更高电平的块时，存在这样的问题：不再满足所需的定时。
需要提供这样一种半导体集成电路，其能够减少布置电源开关的布图设计的负担，并且能够减小电源开关中发生的电压下降对信号延迟的影响。
根据本发明的一个实施例，提供了一种半导体集成电路，包括：多个电路元；多个带状布置的电源线组；多个支线组，它们从电源线组分支出来，并且向至少一个电路元供电；和电源开关元，其布置在至少一个支线组中，并根据输入控制信号导通或关断对电路元的供电。
根据本发明的一个实施例，多个电源线组布置成带状，通过从电源线组分支出来的多个支线组对电路元供电。布置在支线组中的电源开关元控制对电路元的供电。
由于该原因，电源开关元分散布置在电路元布置的区域中。对于每组相对少量的电路元，通过电源开关元的供电被精细控制。由于这样，与对每个电路块提供电源开关的方法相比，由电源开关导致的电源电压的下降变小，并且增加了电源开关元布置的自由度。
优选地，每个支线组在与从其中分支出该支线组的电源线组成预定角度的方向上延伸形成。由于这样，提高了电源的连接线结构的对称性。
另外，优选地，每个电源开关元包括至少一个晶体管，该晶体管布置在支线组中所包含的至少一条支线中，并且根据控制信号导通或关断。该晶体管具有的驱动能力是根据该晶体管处于导通状态时通过该支线被供电的电路元的功耗。例如，功耗越大，驱动能力越大。
通过根据经由开关晶体管被供电的电路元的功耗将开关晶体管的驱动能力设置为合适大小，与统一地设置晶体管驱动能力的情形相比，可以减小电路面积和漏电流，同时抑制了电源电压的下降。
每个电源开关元的至少一部分可以被包含在电源线组下面的区域中。在这种情形中，支线组可以包括从电源线组的电源线分支出来并延伸到下层的过孔连接线。由于这样，增加了电路元的布置密度。
每个电源开关元可以包括：第一连接线，其连接到向电路元供电的两条支线，这两条支线在电源开关元两边彼此面对，并且在彼此相反的方向上延伸；第二连接线，其连接到从电源线组的电源线分支出的支线；和开关电路，其连接在第一连接线和第二连接线之间，并且也根据控制信号导通或关断。
电源开关元可以包括：第三连接线，其连接到向电路元供电的支线；第四连接线，其连接到支线，该支线从电源线组的电源线分支出来，并且在与连接到第三连接线的支线相反的方向上延伸；和开关电路，其连接在第三连接线与第四连接线之间，并且也根据控制信号导通或关断。
支线组也可以包括第一支线和连接到电源线组的电源线的第二支线。在这种情形中，电源开关元也可以根据控制信号导通或关断第一支线与第二支线之间的连接。另外，多个电路元可以包括：从第一支线供电的第一电路元和从第二支线供电的第二电路元。
在这种情形中，第一支线和第二支线可以并排形成在相同的接线层中，或者可以形成在不同接线层中并彼此面对。
另外，在这种情形中，每个电源开关元可以包括：第五连接线，其连接到第一支线；第六连接线，其连接到第二支线；和开关电路，其连接在第五连接线与第六连接线之间，并且根据控制信号导通或关断。
根据本发明的一个实施例，电源开关元布置的自由度变高，并且可以容易地实现通过CAD设备的自动布图设计，使得可以减小布图设计的负担。
另外，可以抑制由电源开关元引起的电源电压下降，使得可以减小在电源开关元中发生的电压下降对信号延迟的影响。
附图说明
从下面参考附图对本发明优选实施例的描述中，本发明的这些以及其他目的和特征将变得更加清楚，附图中：
图1是根据第一实施例的半导体集成电路的配置示例的示图；
图2是根据第一实施例的半导体集成电路的布图示例的示图；
图3是根据第一实施例的半导体集成电路的布图示例的放大图；
图4是根据第二实施例的电路元的配置示例的示图；
图5是根据第二实施例的电源开关元的配置示例的示图；
图6是根据第二实施例的半导体集成电路的布图示例的示图；
图7是根据第三实施例的电源开关元的配置示例的示图；
图8是根据第三实施例的半导体集成电路的布图示例的示图；
图9是根据第四实施例的断电型电路元的配置示例的示图；
图10是根据第四实施例的被恒定供电电路元的配置示例的示图；
图11是根据第四实施例的电源开关元的配置示例的示图；
图12是根据第四实施例的半导体集成电路的布图示例的示图；
图13是断电型电路元与被恒定供电电路元的布置示例的示图；
图14是根据第五实施例的断电型电路元的配置示例的示图；
图15是根据第五实施例的被恒定供电电路元的配置示例的示图；
图16是根据第五实施例的电源开关元的配置示例的示图；
图17是根据第五实施例的半导体集成电路的布图示例的示图；
图18是根据第六实施例的具有不同驱动能力的多个电源开关元的示例的示图；
图19是将双连接线型结构与三连接线型结构相组合的示例的第一示图；
图20是将双连接线型结构与三连接线型结构相组合的示例的第二示图。
具体实施方式
下面将参考附图给出对本发明六个实施例的说明。
【第一实施例】
图1是根据本发明第一实施例的半导体集成电路的配置示例的示图。图中，示意性地图示了与电源有关的连接线以及连接到这些连接线的电路元。
图1所示的半导体集成电路具有多个电源线组PL1、多个电源线组PL2、多个支线组BL1和BL2、多个电路元10、多个电源开关元20、电路块30以及多个电源输入元41和42。
注意，电源线组PL1是本发明的电源线组的实施例，支线组BL2是本发明的支线组的实施例，电路元10是本发明的电路元的实施例，电源开关元20是本发明的电源开关元的实施例。
在图1的示例中，电源线组PL1被布置为带状，它们以基本相等的间隔平行布置。电源线组PL2在垂直于电源线组PL1的方向上布置为带状。在图1的示例中，它们以基本相等的间隔平行布置。这些带状的电源线组PL1和带状的电源线组PL2互相交叉，形成格带状电源线图案。
电源线组PL1和PL2具有电源线VDD和VSS。在格带状电源线图案的交叉点处，电源线组PL1和PL2的电源线VDD和电源线VSS互相连接。
在格带状电源线图案中，电源输入元41和42连接到矩形框架的电源线组PL1和PL2。电源线VSS连接到电源输入元41，电源线VDD连接到电源输入元42。
通过这些电源输入元41和42，从半导体集成电路外部向电源线VSS和VDD提供电源电压。
支线组BL1和BL2从电源线组PL1分支出来，并且向半导体集成电路中的电路基本单元(即电路元10)供电。另外，支线组BL1和BL2在与电源线组PL1形成预定角度的方向上延伸形成。例如，如图1所示，它们是在垂直于电源线组PL1的方向上延伸形成的。
从一个电源线组PL1中分支出多个这样的支线组。多个电路元10连接到这些支线组。半导体集成电路中所包含的电路元10基本上从这些支线组被供电。注意，由于总是在工作等等而不需要被切断供电的电路包括直接从电源线组供电而不经过支线组的电路，例如，如图1所示的电路块30。
每个支线组BL1具有两条支线(VDDA和VSSA)。支线VDDA连接到电源线VDD，而支线VSSA连接到电源线VSS。另一方面，每个支线组BL2具有两条支线(VDDB和VSSB)。支线VDDB连接到电源线VDD，而支线VSSB连接到电源线VSS。支线组BL1和BL2的区别在于是否插入有电源开关元20。即，电源开关元20只被插入到支线组BL2中。
电源开关元20接收未被图示的控制信号作为输入，并相应地导通或关断对连接到支线组BL2上的电路元10的供电。例如，电源开关元20包括开关晶体管。开关晶体管被布置在支线组BL2的至少一条支线中，并且根据输入控制信号而导通或关断。
在MTCMOS类型半导体集成电路的情形中，高阈值电压MOS晶体管被用作这种开关晶体管。例如，当根据控制信号切断支线VSSB时，高阈值电压n型MOS晶体管被用作开关晶体管。当根据控制信号切断支线VDDB时，使用高阈值电压p型MOS晶体管。
图2是根据本实施例的半导体集成电路的布图示例的示图。图2中，参考标号“40”指示输入/输出使用元，包括电源输入元41和42。除此之外，图1与图2中相同的参考标号指示相同的部件。
在其上形成了半导体集成电路的矩形半导体芯片四边，多个输入/输出使用元40被布置成直线。格带状电源线图案形成在被这些输入/输出使用元40包围的半导体芯片内部。
格带状电源线图案的内部可以被粗略划分为非断电区域A1、断电区域A2以及其他区域。在非断电区域A1中，布置有连接到支线组BL1的电路元10。在断电区域A2中，布置有连接到支线组BL2的电路元10。在其他区域中，布置有不连接到支线组BL1和BL2的电路元。通过在每个支线组中选择插入或不插入电源开关元20，可以自由确定图2所示的断电区域A1和A2的范围。
图3是根据本实施例的半导体集成电路的布局示例的放大图。图1和图3中相同的参考标号指示相同的部件。
在图3的示例中，每个电源开关元20的一部分被包含在电源线组PL1下面的区域中。从电源线组PL1分支到每个电源开关元20的连接线包括例如在电源线组PL1下面延伸的过孔连接线。
如上所述，依照根据本实施例的半导体集成电路，多个电源线组PL1布置成带状，并且通过从电源线组PL1分支出的多个支线组BL2对电路元10供电。布置在支线组BL2中的电源开关元20导通及关断对电路元10的供电。
因此，多个电源开关元20广泛分散在可以布置电路元10的区域中。可以通过每个电源开关元20，精细控制对种种相对少量的电路元的供电。
由于这样，与为每个大规模电路块提供电源开关的方法相比，减少了流过每个电源开关元20的电源电流，并且可以使电源电压下降变小。结果，可以减小电源开关元20中发生的电压下降对信号延迟的影响。
另外，与在电路块外部布置各个电源开关的传统方法相比，布置电源开关元20的自由度变高了，并且可以如图2和图3所示地自由确定断电区域。由于这样，可以容易地实现含有电源开关元20的布图的自动设计，因此减小了传统上手工进行的设计工作的负担，并缩短了开发周期。
另外，每个支线组BL2在垂直于分支出该支线组的电源线组PL1的方向上延伸形成，所以电源连接线结构的对称性变高。由于这样，可以更容易地实现含有电源开关元20的布图的自动设计。
另外，如图3所示，通过布置每个电源开关元20使得其至少一部分被包含在电源线组PL1下面的区域中，可以有效利用电源线组PL1下面的区域，所以可以减小电路面积，并可以增加电路元10的布置密度。
【第二实施例】
接下来，将解释本发明的第二实施例。
根据第二实施例的半导体集成电路比根据第一实施例的半导体集成电路更详细地示出了电源开关元和电路元的配置以及连接他们的支线组的结构。诸如电源线组的布置等总体配置与根据第一实施例的半导体集成电路相同。
图4是根据本发明第二实施例的电路元11的配置示例的示图。图4所示的电路元11具有被配置成p型MOS晶体管Qp1和n型MOS晶体管Qn1的串联电路的反相器电路，以及向该反相器电路供电的连接线L111和L112。注意，虽然图4将反相器电路单元示出为一个示例，但是本实施例中所解释的电路元11也可以包括用作基本电路的各种其他电路元，例如，NAND电路元。
连接线L111连接到向电路元11提供电势VSS的支线VSSB。当稍后将解释的电源开关元21处于导通状态时，连接线L111具有与电源线VSS相同的电势。
连接线L112连接到从电源线VDD分支出的支线VDDB。连接线L112具有与电源线VDD相同的电势。
这些连接线L111和L112形成在矩形电路元11相对的侧边部分。反相器电路布置在这些面对的侧边部分之间。
图5是根据本实施例的电源开关元21的配置示例的示图。电源开关元21具有n型MOS晶体管Qn2和连接线L211至L213。n型MOS晶体管Qn2是本发明开关电路的一个实施例，连接线L211是本发明第一连接线的一个实施例，连接线L212是本发明第二连接线的一个实施例。
连接线L211是连接到向不同电路元11提供电势VSS的两条支线VSSB的连接线。这两条支线VSSB在彼此相反的方向上在开关元21两边延伸，如图6所示。当电源开关元导通时，连接到它的电路元11被供电。
连接线L212连接到从电源线VSS分支出的支线。连接线L212具有与电源线VSS相同的电势。
连接线L213连接到从电源线VDD分支出的支线VDDB。连接线L213具有与电源线VDD相同的电势。
n型MOS晶体管Qn2的漏极连接到连接线211，源极和衬底连接到连接线L212，栅极接收控制信号Sc作为输入。n型MOS晶体管Qn2根据控制信号Sc导通或关断。
当n型MOS晶体管Qn2导通时，连接线L211和连接线L212连接，连接到两条支线VSSB的电路元11被供电。当n型MOS晶体管Qn2关断时，连接线L211和连接线L212断开，对电路元11的供电被切断。
连接线L211形成在矩形电源开关元21的一侧部分。其一部分向电源开关元21内侧凹入成U形。连接线L212形成在该U形凹进之中。连接线L213形成在与连接线L211相对的侧边部分。n型MOS晶体管Qn2布置在连接线L211和L213之间。
图6是根据本实施例的半导体集成电路的布图示例的示图。在图6的示例中，从电源线组PL1分支出支线组BL2-1至BL2-4。各个支线组BL2-1至BL2-4具有支线VDDB和VSSB。所有支线组在垂直于电源线组PL1的方向上延伸。
支线组BL2-1和BL2-2彼此相邻，并且共享支线VSSB。支线组BL2-3和BL2-4彼此相邻，并且共享支线VSSB。
支线组BL2-1和BL2-3从电源线组PL1的公共分支点分出，并且在彼此相反的方向上在公共电源开关元21两边延伸。支线组BL2-2和BL2-4从电源线组PL1的公共分支点分出，并且在彼此相反的方向上在公共电源开关元21两边延伸。
另外，连接到支线组BL2-1和BL2-3的电源开关元21以及连接到支线组BL2-2和BL2-4的电源开关元21的至少一部分被包含在电源线组PL1下面的区域中。
从电源线VSS分支到连接线L212的连接线包括过孔连连接线CT2，其从电源线VSS分出，并且延伸到下层。过孔连接线CT2在下层中连接电源线VSS与连接线L212。从电源线VDD分支到连接线L213的连接线包括过孔连接线CT1，其从电源线VDD分出，并且延伸到下层。过孔连接线CT1在下层中连接电源线VDD与连接线L213。
另外，这两个电源开关元21彼此相邻，并且两者的连接线L211电连接，因此它们用作两个并联连接的开关。相应地，这两个电源开关元21的n型MOS晶体管Qn2被相同的控制信号Sc控制，从而一起导通或关断。
如上面解释的那样，根据本实施例，取代构成电源线组PL1的两条电源线(VDD、VSS)，构成支线组的两条支线(VDDB、VSSB)被连接到电路元11，因此可以使用传统半导体集成电路中所使用的一般电路元作为本实施例的电路元11。
另外，因为每个电源开关元21被布置使得其至少一部分被包含在电源线组PL1下面的区域中，所以可以增加电路元11的布置密度。
另外，因为相邻的支线组和电源开关元共享连接线，所以可以减少电路面积。此外，通过与根据第一实施例的半导体集成电路相同的配置，可以展现相同的效果。
注意，在图6的示例中，因为两个电源开关元21并联连接，所以即使减少到一个电源开关元21，也能工作。即，也可以通过一个电源开关元21控制四个支线组的供电。
【第三实施例】
接下来，将解释本发明的第三实施例。
通过改变上述第二实施例中的电源开关元及连接线结构的部分配置，得到了根据第三实施例的半导体集成电路。诸如电源线组的布置以及电路元的配置等的总体配置与根据第一和第二实施例的半导体集成电路相同。
图7是根据本发明第三实施例的电源开关元22的配置示例的示图。电源开关元22具有n型MOS晶体管Qn3和连接线L221至L223。n型MOS晶体管Qn3是本发明开关电路的一个实施例，连接线L221是本发明第三连接线的一个实施例，连接线L222是本发明第四连接线的一个实施例。
连接线L221连接到向电路元11提供电势VSS的支线VSSB1。与上述的电源开关元21的连接线L211不同，连接到连接线L221的支线数目是1。
连接线L222连接到从电源线VSS分支出的支线VSSB2。连接线VSSB2在与支线VSSB1相反的方向上延伸，如图8所示。即，连接线VSSB2和连接线VSSB1在彼此相反的方向上在电源开关元21两边延伸。
连接线L223连接到从电源线VDD分支出的支线VDDB。连接线L223具有与电源线VDD相同的电势。
n型MOS晶体管Qn3的漏极连接到连接线L221，源极和衬底连接到连接线L222，栅极接收控制信号Sc作为输入。n型MOS晶体管Qn3根据控制信号Sc导通或关断。当n型MOS晶体管Qn3导通时，连接线L221和连接线L222连接，连接到支线VSSB1的电路元11被供电。当n型MOS晶体管Qn3关断时，连接线L221和连接线L222断开，对电路元11的供电被切断。
连接线L222从矩形电源开关元22的一角开始沿着矩形侧边延伸。连接线L222的末端在到达另一角之前停止。连接线L221从该另一角开始沿着与连接线L222相同的侧边延伸，在该侧边的中间，弯向电源开关元22的内侧，以避开连接线L222。然后，它平行于连接线L222从该弯曲部分直线延伸到末端。连接线L223形成在与其上形成有连接线L222的一个侧边相面对的另一个侧边部分中。n型MOS晶体管Qn3形成在连接线L221与连接线L223之间。
图8是根据本实施例的半导体集成电路的布图示例的示图。在图8的示例中，从电源线组PL1分支出支线组BL3-1至BL3-4。每个支线组BL3-1至BL3-4具有支线VDDB和VSSB。每条支线VSSB还包括支线VSSB1和VSSB2。
每条支线VDDB通过过孔连接线CT3连接到电源线VDD。每条支线VSSB2通过过孔连接线CT4连接到电源线VSS。每条支线VSSB1通过电源开关元22连接到支线VSSB2。这些支线都在垂直于电源线组PL1的方向上延伸。
支线组BL3-1和BL3-2彼此相邻，并且共享支线VSSB(VSSB1和VSSB2)。支线组BL3-3和BL3-4彼此相邻.，并且共享支线VSSB(VSSB1和VSSB2)。
支线组BL3-1和BL3-3从电源线组PL1的公共分支点分出，并在在彼此相反的方向上从该分支点延伸。支线组BL3-2和BL3-4从电源线组PL1的公共分支点分出，并在在彼此相反的方向上从该分支点延伸。
被插入到支线组BL3-1和BL3-2中的电源开关元22彼此相邻，并且电连接到连接线L221。由于这个原因，这两个电源开关元22用作两个并联连接的开关。相应地，这两个电源开关元22的n型MOS晶体管Qn3被相同的控制信号Sc控制，从而一起导通或关断。对于被插入到支线组BL3-3和BL3-4中的两个电源开关元22也一样，它们由相同的控制信号Sc控制。
如上面解释的那样，根据本实施例，以与第二实施例相同的方式，取代构成电源线组PL1的两条电源线(VDD、VSS)，构成支线组的两条支线(VDDB、VSSB)被连接到各个电路元11，使得可以容易地使用传统半导体集成电路中所使用的一般电路元作为本实施例的电路元11。
另外，在相反方向上在电源开关元22两边延伸的两条支线VSSB1和VSSB2中，支线VSSB1的供电由n型MOS晶体管Qn3控制，而支线VSSB2被电源线VSS恒定地供电。由于该原因，如图8所示，还可以在电源线组PL1与电源开关元22之间的空区域中布置恒定工作的电路元11以及来自支线VSSB2和VDDB的供电。
另外，当没有恒定工作的电路元11时，也可以将每个电源开关元22的至少一部分包含在电源线组PL1下面的区域中。因此，可以增加电路元11的布置密度。
另外，图8的示例由两个并联连接的电源开关元22构建，因此即使减少到一个电源开关元22，也可以工作。即，也可以通过单个电源开关元21来控制两个支线组的供电。
另外，在本实施例中，与第一实施例的方式一样，彼此相邻的支线组和电源开关元共享连接线，使得可以减小电路面积。除此之外，通过与根据第一实施例的半导体集成电路相同的配置，可以展现相同的效果。
【第四实施例】
接下来，将解释本发明的第四实施例。
通过将根据第二和第三实施例的半导体集成电路中由两条支线构成支线组这样的配置改变为由三条支线构成支线组的配置，使得可以在支线组处自由地布置恒定需要供电的电路元，这样得到根据第四实施例的半导体集成电路。诸如电源线组的布置等的总体配置与根据第一实施例的半导体集成电路相同。
图9是根据本发明第四实施例的电路元12的配置示例的示图。图9所示的电路元12具有被构成为p型MOS晶体管Qp1和n型晶体管Qn1的串联电路的反相器电路，并且具有向该反相器电路供电的连接线L121至L123。注意，图9将反相器电路元示出为一个示例，但是本实施例中所解释的电路元12也可以包括用作基本电路的各种电路元，例如，NAND电路元。
反相器电路(Qp1、Qn1)被连接在连接线L121和L123之间，并且从这些连接线被供电。相应地，当稍后将解释的电源开关元23处于关断状态时，对反相器电路的供电被切断。
注意，在图9的示例中，p型MOS晶体管Qp1的衬底被连接到连接线L123，n型MOS晶体管Qn1的衬底被连接到连接线L122。如稍后将要解释的，连接线L122和L1 23被恒定连接到电源线VSS和VDD，因此，不管是否断电，这些MOS晶体管的衬底电势都能保持稳定。
连接线L121被连接到向电路元12提供电源电势VSS的支线VSSB3。当稍后将解释的电源开关元23处于导通状态时，连接线L121具有与电源线VSS相同的电势。
连接线L122被连接到与支线VSSB3处于同一连接线层的支线VSSB4。连接线L122具有与电源线VSS相同的电势。
连接线L123被连接到从电源线VDD分支出的支线VDDB。连接线L123具有与电源线VDD相同的电势。
连接线L122和L123形成在矩形电路元12相对的侧边部分。连接线L121形成在与连接线L122相邻的位置，并在与连接线L122平行的方向上延伸。反相器电路被布置在这些连接线L121和L123之间的区域中。
图10是根据本实施例的电路元13的配置示例的示图。图10所示的电路元13具有被构成为p型MOS晶体管Qp1和n型MOS晶体管Qn1的串联电路的反相器电路，并且具有向该反相器电路供电的连接线L131至L133。
电路元13中的连接线L131、L132和L133对应于上述电路元12中的连接线L121、L122和L123。这两者的结构以及它们所连接的支线是相同的。
电路元12与电路元13的差别在于向反相器电路(Qp1、Qn1)供电的连接线。即，电路元12从连接线L121和L123被供电，因此当电源开关元23关断时供电被切断，但是电路元13从连接线L132和L133供电，因此不管电源开关元23的状态如何，恒定地供电。
图11是根据本实施例的电源开关元23的配置示例的示图。电源开关元23具有n型MOS晶体管Qn4和连接线L231至L233。n型MOS晶体管Qn4是本发明开关电路的一个实施例，连接线L231是本发明第五连接线的一个实施例，连接线L232是本发明第六连接线的一个实施例。
连接线L231是连接到向电路元12供电的支线VSSB3的连接线。当n型MOS晶体管Qn4导通时，其具有与电源线VSS相同的电势。
连接线L232连接到从电源线VSS分支出的支线VSSB4。连接线L232具有与电源线VSS相同的电势。
连接线L233连接到从电源线VDD分支出的支线VDDB。连接线L233具有与电源线VDD相同的电势。
n型MOS晶体管Qn4的漏极连接到连接线L231，源极和衬底连接到连接线L232，栅极接收控制信号Sc作为输入。n型MOS晶体管Qn4根据控制信号Sc导通或关断。
当n型MOS晶体管Qn4导通时，连接线L231和连接线L232连接，连接到支线VSSB3的电路元12被供电。当n型MOS晶体管Qn4关断时，连接线L231和连接线L232断开，对电路元12的供电被切断。
连接线L232和L233形成在矩形电源开关元23相对的侧边部分。连接线L231形成在与连接线L232相邻的位置，并在平行于连接线L232的方向上延伸。n型MOS晶体管Qn4被布置在这些连接线L231和L233之间的区域中。
图12是根据本实施例的半导体集成电路的布图示例的示图。在图12的示例中，从电源线组PL1分支出支线组BL4-1至BL4-4。各个支线组BL4-1至BL4-4具有支线VDDB、VSSB3和VSSB4。注意，支线VSSB3不直接连接到电源线VSS，而是在电源开关元23导通时通过支线VSSB4连接到电源线VSS。另外，所有这些支线都在垂直于电源线组PL1的方向上延伸，并且并排形成在相同的连接线层中。
支线组BL4-1和BL4-2彼此相邻，并且共享支线VSSB4。支线组BL4-3和BL4-4彼此相邻，并且共享支线VSSB4。
支线组BL4-1和BL4-3从电源线组PL1的公共分支点分出，并且在彼此相反的方向上在公共电源开关元23两边延伸。支线组BL4-2和BL4-4从电源线组PL1的公共分支点分出，并且在彼此相反的方向上在公共电源开关元23两边延伸。
另外，连接到支线组BL4-1和BL4-3的电源开关元23以及连接到支线组BL4-2和B42-4的电源开关元23的至少一部分被包含在电源线组PL1下面的区域中。
从电源线VSS分支到连接线L232的连接线包括过孔连连接线CT6，其从电源线VSS分出，并且延伸到下层。过孔连接线CT6在下层中连接电源线VSS与连接线L232。从电源线VDD分支到连接线L233的连接线包括过孔连接线CT5，其从电源线VDD分出，并且延伸到下层。过孔连接线CT5在下层中连接电源线VDD与连接线L233。
图13是电路元12和电路元13的布置的示例的示图。如图13所示，电路元12和13可以混合布置在支线组上的任何位置处。
如上面解释的那样，本实施例具有通过电源开关元23的开关电路(Qn4)被连接到电源线VSS上的支线VSSB3(第一支线)，以及不通过开关电路(Qn4)而直接连接到电源线VSS上的支线VSSB4(第二支线)，并且分别提供了从支线VSSB3供电的电路元12(第一电路元)和从支线VSSB4供电的电路元13(第二电路元)。
因此，如图13所示，可以在支线组上的任何位置处混合布置能够通过电源开关元23被切断供电的电路元12以及被恒定供电的电路元13。因此，可以非常自由地布置要被断电的电路以及要被恒定供电的电路，因此减少了对布图的限制，并且可以通过更简单的处理实现包含电源开关元23的布图的自动设计。
另外，每个电源开关元23被布置使得其至少一部分被包含在电源线组PL1下面的区域中，所以可以增加电路元12和13的布置密度。
另外，在本实施例中，彼此相邻的支线组共享支线。例如，在图13的示例中，支线组BL4-5和BL4-6、支线组BL4-7和BL4-8以及支线组BL4-9和BL4-10共享支线VDDB。另外，支线组BL4-6和BL4-7、支线组BL4-8和BL4-9以及支线组BL4-10和BL4-11共享支线VSSB4。
因此，与分别提供支线的情形相比，可以减小电路面积。
除此之外，通过与第一实施例的半导体集成电路相同的配置，可以展现相同的效果。
【第五实施例】
接下来，将解释本发明的第五实施例。
通过将在根据第四实施例的半导体集成电路中在相同连接线层并排形成的支线(第一支线和第二支线)改变为在彼此面对的不同连接线层中形成的支线，得到根据第五实施例的半导体集成电路。诸如电源线组的布置等的总体配置与根据第一实施例的半导体集成电路相同。
图14是本发明第五实施例的电路元14的配置示例的示图。图14所示的电路元14具有构成为p型MOS晶体管Qp1和n型MOS晶体管Qn1的串联电路的反相器电路，以及向该反相器电路供电的连接线L141至L143。注意，虽然图14将反相器电路源示出作为一个示例，但是本实施例中所解释的电路元14也可以包括用作基本电路的各种电路元，例如，NAND电路元。
反相器电路(Qp1、Qn1)连接在连接线L141和L143之间，并且从这些连接线供电。相应地，当稍后将解释的电源开关元24处于关断状态时，对反相器电路的供电被切断。注意，在图14的示例中，p型MOS晶体管Qp1的衬底连接到连接线L143，n型MOS晶体管Qn1的衬底连接到连接线L142。如稍后将要解释的，连接线L142和L143被恒定连接到电源线VSS和VDD，因此，不管是否断电，这些MOS晶体管的衬底电势都能保持稳定。
连接线L141连接到向电路元14提供电源电势VSS的支线VSSB5。当稍后将解释的电源开关元24处于导通状态时，连接线L141具有与电源线VSS相同的电势。
连接线L142连接到在支线VSSB5下面的层中的支线VSSB6。支线VSSB6是从电源线VSS分支出的连接线。连接线L142具有与电源线VSS相同的电势。
连接线L143连接到从电源线VDD分支出的支线VDDB。连接线L143具有与电源线VDD相同的电势。
连接线L142和L143形成在矩形电路元12相对的侧边部分。连接线L141形成在连接线L142上面的层中，从而与连接线L142相对。反相器电路被布置在连接线L143和连接线L142之间的区域中。
图15是根据本实施例的电路元15的配置示例的示图。图15所示的电路元15具有被构成为p型MOS晶体管Qp1和n型MOS晶体管Qn1的串联电路的反相器电路，并且具有向该反相器电路供电的连接线L151至L153。
电路元15中的连接线L151、L152和L153对应于上述电路元14中的连接线L141、L142和L143。这两者的结构以及它们所连接的支线是相同的。
电路元14与电路元15的差别在于向反相器电路(Qp1、Qn1)供电的连接线。即，电路元14从连接线L141和L143供电，因此当电源开关元24关断时供电被切断，而电路元15从连接线L152和L153供电，因此不管电源开关元24的状态如何，总是供电。
图16是根据本实施例的电源开关元24的配置示例的示图。电源开关元24具有n型MOS晶体管Qn5和连接线L241至L243。n型MOS晶体管Qn5是本发明开关电路的一个实施例，连接线L241是本发明第五连接线的一个实施例，连接线L242是本发明第六连接线的一个实施例。
连接线L241连接到向电路元14提供电势VSS的支线VSSB5。当n型MOS晶体管Qn5导通时，连接线L241具有与电源线VSS相同的电势。
连接线L242连接到从电源线VSS分支出的支线VSSB6。连接线L242具有与电源线VSS相同的电势。
连接线L243连接到从电源线VDD分支出的支线VDDB。连接线L243具有与电源线VDD相同的电势。
n型MOS晶体管Qn5的漏极连接到连接线L241，源极和衬底连接到连接线L242，栅极接收控制信号Sc作为输入。n型MOS晶体管Qn5根据控制信号Sc导通或关断。当n型MOS晶体管Qn5导通时，连接线L241和连接线L242连接，连接到支线VSSB5的电路元14被供电。当n型MOS晶体管Qn5关断时，连接线L241和连接线L242断开，对电路元14的供电被切断。
连接线L242和L243形成在矩形电源开关元24相对的侧边部分。连接线L241形成在连接线L242上面的连接线层中，从而与连接线L242相对。注意，在该边的中间部分，连接线L242向电源开关元24内侧凹入为U形。在该凹进中，布置有将连接线L242与电源线VSS相连接的过孔连接线CT8(参考图17)。n型MOS晶体管Qn5布置在连接线L241和连接线L243之间的区域中。
图17是根据本实施例的半导体集成电路的布图示例的示图。在图17的示例中，从电源线组PL1分支出支线组BL5-1至BL5-4。各个支线组BL5-1至BL5-4具有支线VDDB、VSSB5和VSSB6。注意，支线VSSB5不直接连接到电源线VSS，而是在电源开关元24导通时通过支线VSSB6连接到电源线VSS。另外，这些支线在垂直于电源线组PL1的方向上延伸。
支线组BL5-1和BL5-2彼此相邻，并且共享支线VSSB5和VSSB6。支线组BL5-3和BL5-4彼此相邻，并且共享支线VSSB5和VSSB6。
支线组BL5-1和BL5-3从电源线组PL1的公共分支点分出，并且在彼此相反的方向上在公共电源开关元24两边延伸。支线组BL5-2和BL5-4从电源线组PL1的公共分支点分出，并且在彼此相反的方向上在公共电源开关元24两边延伸。
另外，连接到支线组BL5-1和BL5-3的电源开关元24以及连接到支线组BL5-2和BL5-4的电源开关元24的至少一部分被包含在电源线组PL1下面的区域中。
从电源线VSS分支到连接线L242的连接线包括过孔连接线CT8，其从电源线VSS分出，并且延伸到下层。过孔连接线CT8在下层中连接电源线VSS与连接线L242。从电源线VDD分支到连接线L243的连接线包括过孔连接线CT7，其从电源线VDD分出，并且延伸到下层。过孔连接线CT7在下层中连接电源线VDD与连接线L243。
另外，这两个电源开关元24彼此相邻，并且电连接到连接线L241，所以用作两个并联连接的开关。相应地，这两个电源开关元24的n型MOS晶体管Qn5被相同的控制信号Sc控制，从而一起导通或关断。
如上面解释的那样，根据本实施例，支线VSSB5和VSSB6彼此面对地形成，具有层之间的间隔，因此与将它们形成在相同连接线层中的情形相比，可以减小电路面积。
另外，电源开关元24被布置使得其至少一部分被包含在电源线组PL1下面的区域中，所以可以增加电路元14和15的布置密度。
另外，在图1 7的示例中，展示了两个电源开关元24并联连接的结构，因此即使减少到一个电源开关元24，也能工作。即，可以通过一个电源开关元24控制四个支线组的供电。
除此之外，通过与根据第四实施例的半导体集成电路相同的配置，可以展现相同的效果。
【第六实施例】
接下来，将解释本发明的第六实施例。
用在电源开关元中的开关晶体管理想地具有尽可能大的驱动能力，以便减少电源电压的下降，但是当驱动能力太大时，会导致电路面积增加以及漏电流增加的缺点。
因此，在根据本实施例的半导体集成电路中，按照根据开关晶体管而被导通/关断供电的电流元的功耗，设置该开关晶体管的驱动能力。例如，电路元的功耗越大，则控制向电路元供电的开关晶体管的驱动能力越大。
即，在根据第二实施例的半导体集成电路中，根据通过电源开关元21的连接线L211和支线VSSB连接到n型MOS晶体管Qn2的漏极的电路元11的功耗，设置n型MOS晶体管Qn2的驱动能力。
在根据第三实施例的半导体集成电路中，根据通过电源开关元22的连接线L221和支线VSSB1连接到n型MOS晶体管Qn3的漏极的电路元11的功耗，设置n型MOS晶体管Qn3的驱动能力。
在根据第四实施例的半导体集成电路中，根据通过电源开关元23的连接线L231和支线VSSB3连接到n型MOS晶体管Qn4的漏极的电路元12的功耗，设置n型MOS晶体管Qn4的驱动能力。
在根据第五实施例的半导体集成电路中，根据通过电源开关元24的连接线L241和支线VSSB5连接到n型MOS晶体管Qn5的漏极的电路元14的功耗，设置n型MOS晶体管Qn5的驱动能力。
图18是根据本发明第六实施例的电源开关元20A至20C的示例的示图。在图18的示例中，根据供电时电路元的功耗大小，选择性地使用具有不同的开关晶体管驱动能力的三种类型电源开关元(20A至20C)。即，具有最大驱动能力的电源开关元20A被用于具有最大功耗的电路，具有中驱动能力的电源开关元20B被用于具有中功耗的电路，具有最小驱动能力的电源开关元20C被用于具有最小功耗的电路。
通过以这种方式根据经由开关晶体管供电的电路元的功耗将开关晶体管的驱动能力设置在合适大小，与统一地设置开关晶体管驱动能力的情形相比，可以减小电路面积和漏电流，同时抑制电源电压的下降。
虽然上面解释了本发明的几个优选实施例，但是本发明并不仅限于这些实施例。
例如，还可以在单个半导体集成电路中结合地使用第二和第三实施例中的双连接线型电源结构与第四和第五实施例中的三连接线型结构。图19和图20是双连接线型结构与三连接线型结构的组合的示例的示图。如上所述，通过组合多种连接线结构，增加了设计的自由度，因此可以根据要设计的电路选择更合适的连接线结构。
另外，在上述实施例中，电源线组中所包括的电源线数目是2，但是本发明并不局限于此，而是可以包括三条或更多条电源线。
另外，在上述实施例中，示出了这样的示例：由电源开关元在低电压侧断开连接到电源线VSS的支线，但是本发明并不局限于此。也可以由电源开关元在高电压侧断开连接到电源线VDD的支线，或者由电源开关元断开两者。
另外，在上述实施例中，在格带状电源线图案中，只是从垂直的带状电源线中分支出支线，但是本发明并不局限于此，也可以包括从水平的带状电源线中分支出支线的区域。
本领域的技术人员应该理解，可以基于设计需求和其他因素而作出在所附权利要求或其等同物范围内的各种修改、组合、子组合以及替换。
本发明包括涉及于2004年3月10日向日本专利局提交的日本专利申请JP 2004-067489的主题，其全部内容通过引用结合于此。

Claims (17)

1.一种半导体集成电路，包括：
多个电路元；
多个带状布置的电源线组；
多个支线组，所述支线组从所述电源线组分支出来，并且向所述电路元中的至少一个供电；和
电源开关元，所述电源开关元布置在至少一个支线组中，并根据输入控制信号而导通或关断对所述电路元的供电，
其中，所述电源开关元的至少一部分被包含在电源线组下面的区域中，并且所述支线组包括从所述电源线组的电源线分支出来并延伸到下层的过孔连接线。
2.根据权利要求1所述的半导体集成电路，其中，每个支线组在与从中分支出所述支线组的电源线组形成预定角度的方向上延伸形成。
3.根据权利要求1所述的半导体集成电路，其中，所述电源开关元包括至少一个晶体管，所述晶体管布置在所述支线组中所包含的至少一条支线中，根据所述控制信号而导通或关断，并且具有根据当所述晶体管处于导通状态时通过所述支线被供电的电路元的功耗的驱动能力。
4.根据权利要求1所述的半导体集成电路，其中，每个电源开关元包括：
第一连接线(L211)，所述第一连接线连接到向所述电路元供电的两条支线(VSSB)，所述两条支线在所述电源开关元两边彼此面对，并且在彼此相反的方向上延伸；
第二连接线(L212)，所述第二连接线连接到从所述电源线组的电源线分支出来的支线(CT2)；和
开关电路，所述开关电路连接在所述第一连接线和所述第二连接线之间，并且根据所述控制信号而导通或关断。
5.根据权利要求4所述的半导体集成电路，其中
所述第二连接线的至少一部分被包含在电源线组下面的区域中，并且
被连接到所述第二连接线的支线包括从所述电源线组的电源线分支出来并且延伸到下层的过孔连接线。
6.根据权利要求4所述的半导体集成电路，其中，所述开关电路包括连接在所述第一连接线与所述第二连接线之间的晶体管，所述晶体管根据所述控制信号而导通或关断，并且具有根据在导通状态时通过所述第一连接线被供电的电路元的功耗的驱动能力。
7.根据权利要求1所述的半导体集成电路，其中，所述电源开关元包括：
第三连接线(L221)，所述第三连接线连接到向所述电路元供电的支线(VSSB1)；
第四连接线(L222)，所述第四连接线连接到支线(VSSB2)，所述支线从所述电源线组的电源线分支出来并且在与被连接到所述第三连接线的支线相反的方向上延伸；和
开关电路，所述开关电路连接在所述第三连接线与所述第四连接线之间，并且根据所述控制信号而导通或关断。
8.根据权利要求7所述的半导体集成电路，其中，所述多个电路元包括从由所述电源线组的电源线分支出来并被连接到所述第四连接线的支线供电的电路元。
9.根据权利要求7所述的半导体集成电路，其中
所述第四连接线的至少一部分被包含在电源线组下面的区域中，并且
被连接到所述第四连接线的支线包括从所述电源线组的电源线分支出来并延伸到下层的过孔连接线。
10.根据权利要求7所述的半导体集成电路，其中，所述开关电路包括连接在所述第三连接线与所述第四连接线之间的晶体管，所述晶体管根据所述控制信号而导通或关断，并且具有根据在导通状态时通过所述第三连接线被供电的电路元的功耗的驱动能力。
11.根据权利要求1所述的半导体集成电路，其中
所述支线组包括：
第一支线，和
第二支线，所述第二支线连接到所述电源线组的电源线；
所述电源开关元根据所述控制信号而导通或关断所述第一支线与所述第二支线之间的连接；并且
所述多个电路元包括：
从所述第一支线被供电的第一电路元，和
从所述第二支线被供电的第二电路元。
12.根据权利要求11所述的半导体集成电路，其中，至少两个相邻支线组共享所述第二支线。
13.根据权利要求11所述的半导体集成电路，其中，所述第一支线和所述第二支线并排形成在相同连接线层中。
14.根据权利要求11所述的半导体集成电路，其中，所述第一支线和所述第二支线形成在不同连接线层中并且彼此面对。
15.根据权利要求11所述的半导体集成电路，其中，每个电源开关元包括：
被连接到所述第一支线的第五连接线；
被连接到所述第二支线的第六连接线；和
开关电路，所述开关电路连接在所述第五连接线与所述第六连接线之间，并且根据所述控制信号而导通或关断。
16.根据权利要求15所述的半导体集成电路，其中
所述第六连接线的至少一部分被包含在电源线组下面的区域中，并且
所述第二支线包括从所述电源线组的电源线分支出来并延伸到下层的过孔连接线。
17.根据权利要求15所述的半导体集成电路，其中，所述开关电路包括连接在所述第五连接线与所述第六连接线之间的晶体管，所述晶体管根据所述控制信号而导通或关断，并且具有根据在导通状态时通过所述第五连接线被供电的电路元的功耗的驱动能力。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4200926B2 (ja) * 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
JP2007095787A (ja) * 2005-09-27 2007-04-12 Nec Electronics Corp 半導体集積回路
JP4621113B2 (ja) * 2005-10-28 2011-01-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2007243077A (ja) * 2006-03-13 2007-09-20 Renesas Technology Corp 半導体集積回路装置
JP5038654B2 (ja) * 2006-06-06 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
JP4144892B2 (ja) * 2006-08-28 2008-09-03 キヤノン株式会社 光電変換装置及び撮像装置
US7649787B2 (en) * 2006-09-05 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100835425B1 (ko) * 2006-09-14 2008-06-04 동부일렉트로닉스 주식회사 Ｍｔｃｍｏｓ반도체 집적회로
KR100772269B1 (ko) * 2006-09-21 2007-11-01 동부일렉트로닉스 주식회사 Ｍｔｃｍｏｓ 반도체 집적회로의 설계방법
JP2008098353A (ja) * 2006-10-11 2008-04-24 Nec Electronics Corp 半導体集積回路
JP5198785B2 (ja) 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
JP4962173B2 (ja) 2007-07-02 2012-06-27 ソニー株式会社 半導体集積回路
JP5528662B2 (ja) 2007-09-18 2014-06-25 ソニー株式会社 半導体集積回路
JP4636077B2 (ja) 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路
US8922247B2 (en) * 2007-11-14 2014-12-30 Arm Limited Power controlling integrated circuit and retention switching circuit
JP2009170650A (ja) * 2008-01-16 2009-07-30 Sony Corp 半導体集積回路およびその配置配線方法
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
JP4492736B2 (ja) 2008-06-12 2010-06-30 ソニー株式会社 半導体集積回路
JP5152160B2 (ja) * 2009-11-24 2013-02-27 ソニー株式会社 半導体集積回路
TWI403742B (zh) * 2009-12-22 2013-08-01 Mstar Semiconductor Inc 靜態瞬態電壓降分析裝置及方法
TWI511453B (zh) * 2010-02-02 2015-12-01 Advanced Risc Mach Ltd 功率控制積體電路與保持切換電路
WO2011118351A1 (en) * 2010-03-25 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5540910B2 (ja) * 2010-06-08 2014-07-02 富士通セミコンダクター株式会社 集積回路、集積回路設計装置及び集積回路設計方法
JP2012216590A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置
US9317087B2 (en) * 2012-04-26 2016-04-19 Ravindraraj Ramaraju Memory column drowsy control
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
JP5540389B2 (ja) * 2012-09-14 2014-07-02 ソニー株式会社 半導体集積回路
JP6031675B2 (ja) * 2012-10-01 2016-11-24 株式会社ソシオネクスト 半導体装置のレイアウト構造およびレイアウト方法
JP5542191B2 (ja) * 2012-12-10 2014-07-09 ルネサスエレクトロニクス株式会社 半導体集積回路の製造方法
KR102000643B1 (ko) * 2012-12-27 2019-07-16 엘지디스플레이 주식회사 유기발광 표시장치
CN104459302B (zh) * 2013-09-23 2017-05-17 赛恩倍吉科技顾问（深圳）有限公司 功率偏差检测装置
US9058459B1 (en) * 2013-12-30 2015-06-16 Samsung Electronics Co., Ltd. Integrated circuit layouts and methods to reduce leakage
JP5773338B2 (ja) * 2014-03-10 2015-09-02 ソニー株式会社 半導体集積回路
JP6384210B2 (ja) * 2014-09-02 2018-09-05 株式会社ソシオネクスト 半導体装置
US10262981B2 (en) * 2016-04-29 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US10318694B2 (en) * 2016-11-18 2019-06-11 Qualcomm Incorporated Adaptive multi-tier power distribution grids for integrated circuits
KR102541506B1 (ko) 2018-01-17 2023-06-08 삼성전자주식회사 스위치 셀들을 포함하는 반도체 장치
CN116472605A (zh) * 2020-11-27 2023-07-21 株式会社索思未来 半导体集成电路装置的设计方法、半导体集成电路装置以及程序
JP2022110806A (ja) * 2021-01-19 2022-07-29 株式会社ソシオネクスト 半導体装置
WO2022186012A1 (ja) * 2021-03-05 2022-09-09 株式会社ソシオネクスト 半導体集積回路装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2972425B2 (ja) * 1992-01-30 1999-11-08 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP2002016144A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 上層配線端子付きセル
US6410936B1 (en) * 1998-06-04 2002-06-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20030160268A1 (en) * 2002-02-28 2003-08-28 Michael Wagner Semiconductor chip, method and apparatus for fabricating the semiconductor chip
US6643840B2 (en) * 2000-02-18 2003-11-04 Nec Electronics Corporation Designing method of semiconductor integrated circuit using library storing mask pattern of macro circuit and designing apparatus executing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3020370B2 (ja) 1993-01-13 2000-03-15 株式会社日本自動車部品総合研究所 気液分離装置
JP3488735B2 (ja) 1994-03-03 2004-01-19 三菱電機株式会社 半導体装置
US5615162A (en) * 1995-01-04 1997-03-25 Texas Instruments Incorporated Selective power to memory
US6000829A (en) * 1996-09-11 1999-12-14 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit capable of compensating for flucuations in power supply voltage level and method of manufacturing the same
JP4056107B2 (ja) 1997-06-20 2008-03-05 エルピーダメモリ株式会社 半導体集積回路
WO1999066640A1 (en) * 1998-06-18 1999-12-23 Hitachi, Ltd. Semiconductor integrated circuit
US6169419B1 (en) * 1998-09-10 2001-01-02 Intel Corporation Method and apparatus for reducing standby leakage current using a transistor stack effect
JP3209972B2 (ja) 1999-01-14 2001-09-17 沖電気工業株式会社 半導体集積回路装置
JP2001298090A (ja) * 2000-04-17 2001-10-26 Nec Corp 半導体装置
US6501300B2 (en) * 2000-11-21 2002-12-31 Hitachi, Ltd. Semiconductor integrated circuit
JP3847147B2 (ja) 2001-11-22 2006-11-15 富士通株式会社 マルチスレショールド電圧ｍｉｓ集積回路装置及びその回路設計方法
JP3770836B2 (ja) * 2002-01-23 2006-04-26 株式会社ルネサステクノロジ 高速に電源スイッチのオンオフが可能な論理回路及び同論理回路における電流低減方法
US7274207B2 (en) * 2002-04-03 2007-09-25 Sony Corporation Semiconductor-integrated circuit utilizing magnetoresistive effect elements
JP3957560B2 (ja) 2002-05-23 2007-08-15 松下電器産業株式会社 半導体装置
JP4039618B2 (ja) 2002-08-09 2008-01-30 東邦瓦斯株式会社 固体酸化物形燃料電池
JP2004186666A (ja) 2002-10-09 2004-07-02 Fujitsu Ltd 半導体集積回路装置
JP4200926B2 (ja) * 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
US7279926B2 (en) * 2004-05-27 2007-10-09 Qualcomm Incoporated Headswitch and footswitch circuitry for power management
CN101185162A (zh) 2005-04-21 2008-05-21 株式会社瑞萨科技 半导体集成电路
US7253662B2 (en) * 2005-04-22 2007-08-07 Faraday Technology Corp. Method for forming an electric device comprising power switches around a logic circuit and related apparatus
JP4535134B2 (ja) * 2008-01-16 2010-09-01 ソニー株式会社 半導体集積回路およびその電源制御方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2972425B2 (ja) * 1992-01-30 1999-11-08 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US6410936B1 (en) * 1998-06-04 2002-06-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US6643840B2 (en) * 2000-02-18 2003-11-04 Nec Electronics Corporation Designing method of semiconductor integrated circuit using library storing mask pattern of macro circuit and designing apparatus executing the same
JP2002016144A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 上層配線端子付きセル
US20030160268A1 (en) * 2002-02-28 2003-08-28 Michael Wagner Semiconductor chip, method and apparatus for fabricating the semiconductor chip

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