JP5152160B2 - 半導体集積回路 - Google Patents

Description

本発明は、電源電圧または基準電圧の回路セルへの供給と遮断を制御する電源スイッチセルを有する半導体集積回路に関する。

電源電圧または基準電圧の回路セルへの供給と遮断を制御することは、例えば、ＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術として知られている。ＭＴＣＭＯＳでは、例えば特定の機能を果たす回路ブロックごとに、電源電圧や基準電圧（例えばＧＮＤ電圧）を供給する経路に、機能回路のトランジスタより閾値電圧が高い電源スイッチトランジスタを接続する。回路ブロックが未使用状態になったとき、電源スイッチトランジスタがオフに設定されて、回路ブロック中の各トランジスタに流れるリーク電流が遮断される。これにより、未使用の回路ブロックに流れる無駄なリーク電流を大幅に減らすことができる。

本願の発明者は、ＭＴＣＭＯＳ技術が適用された回路ブロックを含む半導体集積回路の設計において人手により電源スイッチトランジスタを配置することの煩わしさをなくす意図で、電源スイッチトランジスタをセル化し、回路セルの配置領域内に、電源スイッチセルを適宜配置した半導体集積回路を既に提案している（特許文献１参照）。

特開２００５−２５９８７９号公報

本発明は、上記特許文献１で提案したように電源スイッチセルを配置した構造の半導体集積回路に対し、より電源ノイズを抑制できるように改善を加えるものである。

本発明の一形態に関わる半導体集積回路は、電源電圧または基準電圧が印加される主配線と、複数の副配線と、前記複数の副配線に接続されている複数の回路セルと、入力される制御信号に応じて、前記複数の副配線のうち、所定の前記回路セルが接続されている副配線と前記主配線との接続および遮断を制御する電源スイッチセルと、前記複数の副配線を相互に接続する補助配線と、を有する。
本発明では、好適に、複数の前記電源スイッチセルが、前記主配線の配置方向と同じ方向または直交する方向に列をなして配置され、所定の接続規則に従って複数の制御線に接続されている。

上記構成によれば、電源スイッチセルがオンする前に、複数の回路セルに接続されている複数の副配線間で蓄積電荷量の平均化が補助配線を介して行われている。したがって、補助配線を設けない場合に比べると、電源スイッチを最初にオンしたときに主配線に出現する電源ノイズのピークが十分小さく抑圧される。

本発明によれば、電源スイッチトランジスタをセル化し、回路セルの配置領域内に、電源スイッチセルを適宜配置した半導体集積回路において、電源ノイズを有効かつ十分に抑圧できるという利益が得られる。また、リーク削減、電源スイッチセル面積の削減、および、オンすべきスイッチセルを決める際の設計期間の短縮という諸利益も得られる。

実施形態に関わる半導体集積回路の構成の一例を示す図である。 実施形態に関わる半導体集積回路のレイアウトの一例を示す図である。 （Ａ）は、実施形態に関わる半導体集積回路の領域Ａ１の構成を模式的に示す図である。（Ｂ１）及び（Ｂ２）は、行方向のライン構造（配線形態）を示す図である。 図３（Ｂ１）の配線のセル間接続関係を４×２セル配置において示す図である。 図３（Ｂ２）の配線のセル間接続関係を４×２セル配置において示す図である。 実施形態に関わる半導体集積回路の具体的な配線と電源スイッチセルとの接続の形態を示す図である。 実施形態に関わる半導体集積回路の、他の具体的な配線形態を示す図である。 実施形態に関わる半導体集積回路の効果を説明するための、図６の一部修正図面である。

以下、本発明の実施形態を、図面を参照して説明する。

＜全体構成＞
図１は、本発明の実施形態に関わる半導体集積回路の構成の一例を示す図である。同図においては、電源電圧または基準電圧（例えばＧＮＤ電圧）を供給するための配線と、これに接続される回路セルとが概略的に図解されている。

図１に示す半導体集積回路は、「主配線」としての複数の電源線対ＰＬ１と、複数の電源線対ＰＬ２と、複数の分岐線群ＢＬ１と、「副配線」としての複数の分岐線群ＢＬ２と、複数の回路セル１０と、複数の電源スイッチセル２０と、回路ブロック３０と、複数の電源入力セル４１,４２とを有する。

電源線対ＰＬ１は、列（カラム）方向に長く、行（ロウ）方向で所定間隔となるように互いに平行配置されている。
電源線対ＰＬ２は、電源線対ＰＬ１に対して直交する行方向に長く、列方向で所定間隔となるように互いに平行配置されている。
図１では５対の電源線対ＰＬ１と、５対の電源線対ＰＬ２とが互いに交差し、全体としては格子状の電源線パターンを形成している。

電源線対ＰＬ１およびＰＬ２は、それぞれ、１本の電源電圧幹線ＶＤＤと１本の基準電圧幹線ＶＳＳが対をなして並行配置されている。上述した格子状の電源線パターンの交点において、電源電圧幹線ＶＤＤ同士、基準電圧幹線ＶＳＳ同士が、コンタクトを介して互いに接続されている。

格子状の電源線パターンにおいて、四方の外枠の電源線対ＰＬ１，ＰＬ２には、それぞれ電源入力セル４１,４２が接続されている。基準電圧幹線ＶＳＳは電源入力セル４１に、電源電圧幹線ＶＤＤは電源入力セル４２に、それぞれ接続されている。
電源入力セル４１を介して半導体集積回路の外部から基準電圧Ｖｓｓが供給される。電源入力セル４２を介して半導体集積回路の外部から電源電圧Ｖｄｄが供給される。

分岐線群ＢＬ１およびＢＬ２は、「主配線」としての電源線対ＰＬ１から分岐して、半導体集積回路における回路の基本単位である回路セル１０に電源を供給する。
また、分岐線群ＢＬ１およびＢＬ２は、それぞれ、列方向に長い「主配線」としての電源線対ＰＬ１から行方向に延びて形成されている。

１つの電源線対ＰＬ１から、このような分岐線群が複数分岐しており、それぞれの分岐線群には、複数の回路セル１０が接続される。
半導体集積回路に含まれる回路セル１０は、当該回路セル１０に接続されている２つの分岐線、すなわち電源電圧Ｖｄｄが印加される分岐線と、基準電圧Ｖｓｓが印加される分岐線から電源供給を受ける。
一方、常時動作する等により電源線の遮断が不要な回路については、例えば図１に示す回路ブロック３０のように、分岐線群を経由せず、電源線対から直接電源供給を受ける。

分岐線群ＢＬ１は、回路セル１０に電源供給を行う上記２つの分岐線として、電源電圧枝線ＶＤＤＡおよび基準電圧枝線ＶＳＳＡを有する。電源電圧枝線ＶＤＤＡは電源電圧幹線ＶＤＤに、基準電圧枝線ＶＳＳＡは基準電圧幹線ＶＳＳに、それぞれ接続される。
一方、分岐線群ＢＬ２も、上記２つの分岐線として、電源電圧枝線ＶＤＤＢおよび基準電圧枝線ＶＳＳＢを有する。電源電圧枝線ＶＤＤＢは電源電圧幹線ＶＤＤに、基準電圧枝線ＶＳＳＢは基準電圧幹線ＶＳＳにそれぞれ接続される。

分岐線群ＢＬ１とＢＬ２との違いは、電源スイッチセル２０の挿入の有無にある。すなわち、両者のうち、分岐線群ＢＬ２と電源線対ＰＬ１との間に電源スイッチセル２０が挿入されているが、分岐線群ＢＬ１と電源線対ＰＬ１との間には電源スイッチセル２０が挿入されていない。分岐線群ＢＬ１とＢＬ２のうち、分岐線群ＢＬ２は、電源スイッチセル２０により電源線対ＰＬ１との接続が制御されるため、「副配線」の一例に該当する。

電源スイッチセル２０は、図示しない制御信号を入力し、これに応じて、電源線対ＰＬ１と分岐線群ＢＬ２において、電源電圧と基準電圧の少なくとも一方を遮断可能に構成されている。例えば、電源スイッチセル２０は電源スイッチトランジスタを含んでおり、入力される制御信号の論理に応じて当該電源スイッチトランジスタをオフすることにより、分岐線群ＢＬ２に接続される回路セル１０への電源電流経路を遮断する。
ＭＴＣＭＯＳ型の半導体集積回路の場合、電源スイッチトランジスタとして、回路セル１０内の導電型が同じタイプのトランジスタより閾値電圧が高いＭＯＳトランジスタが用いられる。例えば、制御信号に応じて、基準電圧枝線ＶＳＳＢを基準電圧幹線ＶＳＳから電気的に切断する場合、電源スイッチトランジスタとして高閾値電圧のｎ型ＭＯＳトランジスタが用いられる。制御信号に応じて、電源電圧枝線ＶＤＤＢを電源電圧幹線ＶＤＤから電気的に切断する場合は、電源スイッチトランジスタとして高閾値電圧のｐ型ＭＯＳトランジスタが用いられる。

図２は、本実施形態に関わる半導体集積回路のレイアウトの一例を示す図である。
図２において、符号“４０”は、電源入力セル４１,４２を含む入出力セル（以下、ＩＯセルという）を示す。その他、図１と図２の同一符号は同一の構成要素を示している。

半導体集積回路が形成される矩形状の半導体チップにおいて、その４つの辺に沿う周縁部には、それぞれ複数のＩＯセル４０が列をなして配置されており、これらのＩＯセル４０に囲まれたエリアに、上述した格子状の電源線パターンが形成されている。

図２における電源線パターンの外枠部分より内側のエリアは、図１を参照すると、「副配線」としての分岐線群ＢＬ２に接続された回路セル１０が配置され、電源スイッチセル２０により電源遮断が可能であり、ＭＴＣＭＯＳ技術が適用される領域Ａ１と、分岐線群ＢＬ１に接続された回路セル１０が配置され、ＭＴＣＭＯＳ技術が非適用な領域Ａ２と、電源線対ＰＬ２（ＰＬ１でも可）から直接電源供給を受けて動作し、ＭＴＣＭＯＳが非適用な他の領域（図１では回路ブロック３０の配置領域）とに大別される。
図２に示す領域Ａ１,Ａ２の範囲は、電源線対ＰＬ１と分岐線群間に電源スイッチセル２０を挿入するか否かを選択することによって、それぞれ自由に定めることが可能である。

＜制御線接続構造＞
上記図１および図２は電源スイッチセル２０を制御する制御線を省略していた。ここで本実施形態において好適な制御線の電源スイッチセル２０に対する接続を説明する。
図１に示すように、電源スイッチセル２０は「主配線」としての電源線対ＰＬ１と並行に配置される。ここでは電源スイッチセル２０は列方向に一列に配置されている。

図３（Ａ）は、領域Ａ１の配置を示す図である。図３（Ａ）において、電源スイッチセル２０の列に対する制御線接続構造を模式的に示す。
図解するように、電源スイッチセル２０が列方向に並んで配置され、４つに１つの割合で電源スイッチセル２０が第１制御線ＣＬ１に接続されている。また、第１制御線ＣＬ１に接続されている電源スイッチセル２０間に位置し３つ連続した他の電源スイッチセル２０が、第２制御線ＣＬ２に接続されている。
第１制御線ＣＬ１と第２制御線ＣＬ２の途中に、それぞれ適宜、バッファ回路ＢＵＦが設けられている。バッファ回路ＢＵＦは、伝送途中に減衰した制御信号を電源電圧Ｖｄｄと基準電圧Ｖｓｓ間の振幅を持つ波形に整形するために設けられている。バッファ回路ＢＵＦは図２のＩＯセル４０に少なくとも配置される。また、必要に応じて図２のＩＯセル４０に囲まれたエリア内にバッファ回路ＢＵＦを適宜配置してよい。

以上は２本の制御線の接続例であるが、２本に限らず３本以上の制御線を設けてもよい。
いずれにしても、制御線は所定の接続規則に従って、列をなす各電源スイッチセル２０の制御ノード（電源スイッチトランジスタのゲート）に接続される。所定の接続規則は、上記例では「１：３の割合で接続する」となるが、その決め方は任意である。

複数の制御線により複数の電源スイッチセル２０を制御する理由を、つぎに述べる。
ＭＴＣＭＯＳ技術において、電源スイッチトランジスタ（電源スイッチセル２０）を設ける箇所は、起動と停止が繰り返される回路セル１０に接続された電源電圧枝線ＶＤＤＢと電源電圧幹線ＶＤＤとの間、当該回路セル１０が接続された基準電圧枝線ＶＳＳＢと電源電圧幹線ＶＤＤとの間、および、その両方の３通りがある。ただし、本実施形態では前者の２通りをとることが可能であり、さらに、ｎ型ＭＯＳトランジスタの駆動能力がｐ型ＭＯＳトランジスタの駆動能力より大きいことから、回路セル１０が接続された基準電圧枝線ＶＳＳＢと電源電圧幹線ＶＤＤとの間に電源スイッチセル２０を設けることが望ましい。以下、この望ましい場合を前提として説明を続ける。

ＭＴＣＭＯＳ技術が適用された領域Ａ１（図１および図２参照）において、回路セル１０は電源オフの期間が長いと、回路セル１０内のトランジスタリーク電流によって基準電圧枝線ＶＳＳＢが高い電位まで充電されることがある。１本の制御線によって、起動したい領域の全ての電源スイッチセル２０をオフからオンすると、大きな放電電流が電源電圧幹線ＶＤＤに流れ、これが他の領域や回路ブロックに対する電源ノイズとなる。

図３（Ａ）に示すように複数の制御線を設け、複数の制御線によって所定の接続規則でオンする電源スイッチセル２０を徐々に増やす制御を行うと、この電源ノイズのピーク値を抑制できる。

なお、電源スイッチセル２０の列を設ける箇所は、図１に示すように電源線対ＰＬ１と重ねてよい。具体的には、電源線対ＰＬ１の「主配線」としての電源電圧幹線ＶＤＤより下方の基板領域に電源スイッチセル２０の電源スイッチトランジスタを形成する。多層配線構造の、電源電圧幹線ＶＤＤと異なる他の階層の配線を利用して、「副配線」としての基準電圧枝線ＶＳＳＢを形成する。そして、コンタクトを利用して、電源スイッチトランジスタと基準電圧枝線ＶＳＳＢとの接続、電源スイッチトランジスタと基準電圧幹線ＶＳＳとを接続を実現する。
この電源スイッチセル２０と電源線対ＰＬ１の重なる部分における、多層配線の階層利用形態、接続、および、配線パターンは種々の形態がある。これらの点に関しては、本願発明者による先願（特開２００５−２５９８７９号公報）に記載された種々の形態を採用可能である。

また、図３（Ａ）は、行方向の分岐線を１本のラインにより描いているが、実際には、例えば、Ａ部を拡大した図３（Ｂ１）または（Ｂ２）の形態を取りうる。
図３（Ｂ１）は、図３（Ａ）で符号“１０”を付した３つの回路セルのように、列方向に隣接する２つの回路セル１０同士で、電源電圧枝線ＶＤＤＢと基準電圧枝線ＶＳＳＢの各々を共有する場合である。この場合、図３（Ａ）の行方向のラインは１本の配線を描いたものであり、全体としては電源電圧枝線ＶＤＤＢと基準電圧枝線ＶＳＳＢが列方向に交互に配置される。

図４に、図３（Ｂ１）の配線のセル間接続関係を４×２セル配置において示す。
図４から、電源電圧枝線ＶＤＤＢと基準電圧枝線ＶＳＳＢが列方向に交互に配置され、電源電圧枝線ＶＤＤＢと基準電圧枝線ＶＳＳＢの各々が、列方向に隣接する２セル間で共有されている。よって、１つのセル、例えば回路セル１０Ａ（１０Ｂも同様）を見ると、電源電圧枝線ＶＤＤＢの半分の幅を有する配線セグメントと、基準電圧枝線ＶＳＳＢの半分の幅を有する他の配線セグメントを有するため、この配線構造を「２線式」と有する。
図４に示す回路セル群が、常に電源供給が必要な回路セル（図１では領域Ａ２に配置されていた回路セル）の場合、基準電圧枝線ＶＳＳＢは列方向の主配線（基準電圧ＶＳＳで保持）に直接、接続される。一方、図４に示す回路セル群が、電源供給の遮断をする必要がある回路セル（図１では領域Ａ１に、領域Ａ２とは分離して配置されている回路セル）の場合、基準電圧枝線ＶＳＳＢは電源スイッチセル２０を介して主配線（基準電圧ＶＳＳで保持）に接続される。
なお、形成する回路が同じで、入出力ノードがセル高さ（列方向、即ち図４の上下方向）の中央に位置することを前提とすると、回路セル１０Ａをコピーし、基準電圧枝線ＶＳＳＢの中心線を軸として反転（ｆｌｉｐ）することにより、回路セル１０Ｂが配置可能である。

図３（Ｂ２）は、上記先願（特開２００５−２５９８７９号公報）で「３線式」と称している配線構造である。３線式では、例えば基準電圧枝線ＶＳＳＢが３本近接して配置され、これに対し、電源電圧枝線ＶＤＤＢは１本で孤立して配置される。

図５に、図３（Ｂ２）の配線のセル間接続関係を４×２セル配置において示す。
３本配置の中央の基準電圧枝線ＶＳＳＢ（０）が隣接する２セル間で共有され、電源電圧枝線ＶＤＤＢも隣接する２セル間で共有されている。よって、１つのセル、例えば回路セル１０Ａ（１０Ｂも同様）を見ると、基準電圧枝線ＶＳＳＢ（０）の半分の幅を有する配線セグメントと、電源電圧枝線ＶＤＤＢの半分の幅を有する配線セグメントと、その間の他の基準電圧枝線ＶＳＳＢ（Ａ）（またはＶＳＳＢ（Ｂ））との３線式となっている。
このように基準電圧枝線ＶＳＳＢが３本で分岐線群を構成する意図は、常に電源供給が必要な回路セル（図１では領域Ａ２に分離して配置されていた回路セル）を、領域Ａ１内の分岐線群に対し自由に配置できるようにするためである。

図５に示す、例えば回路セル１０Ａにおいて、３本のうち中央の基準電圧枝線ＶＳＳＢ（０）と電源電圧枝線ＶＤＤＢ間に、常時電源供給を受ける図１の領域Ａ２に配置すべき回路セルを接続する。中央の基準電圧枝線ＶＳＳＢ（０）と、他の基準電圧枝線ＶＳＳＢ（Ａ）（またはＶＳＳＢ（Ｂ））との間に、電源スイッチセル２０を接続し、電源スイッチセル２０によって電源供給の制御が行われる領域Ａ１の回路セルを、他の基準電圧枝線ＶＳＳＢ（Ａ）（またはＶＳＳＢ（Ｂ））と電源電圧枝線ＶＤＤＢとの間に接続する。
なお、形成する回路が同じで、入出力ノードがセル高さ（列方向、即ち図５の上下方向）の中央に位置することを前提とすると、回路セル１０Ａをコピーし、基準電圧枝線ＶＳＳＢの中心線を軸として反転（ｆｌｉｐ）することにより、回路セル１０Ｂが配置可能である。
また、平面パターンとして基準電圧枝線ＶＳＳＢが１本あるいは２本に見える場合でも、上記のように３本の機能を有する基準電圧枝線ＶＳＳＢが多層配線構造に形成されている場合は「３線式」の範疇に含まれる。

図３（Ｂ１）の「２線式」、図３（Ｂ２）の「３線式」のいずれを採用するかは任意である。また、同じ半導体集積化回路の別領域に異なる方式の配線構造を混載してもよい。
「２線式」および「３線式」の具体的な、多層配線の階層利用形態、接続、および、配線パターンに関しては、本願発明者による先願（特開２００５−２５９８７９号公報）に記載した種々の形態を採用可能である。

以上のように電源電圧Ｖｄｄまたは基準電圧Ｖｓｓを供給する配線を、主配線（電源電圧幹線ＶＤＤまたは基準電圧幹線ＶＳＳ）と、副配線（電源電圧枝線ＶＤＤＢまたは基準電圧枝線ＶＳＳＢ）とから構成し、その必要な主配線と副配線の間に電源スイッチセル２０を設ける構造によれば、以下の利益が得られる。

電源スイッチセル２０を、回路セル１０の配置可能な領域に広く分散して配置して、電源スイッチセル２０による電源供給の遮断を、比較的少数の回路セルごとに、きめ細かく行うことが可能になる。
これにより、回路ブロックごとに電源スイッチを設ける方法に比べて、電源スイッチセル２０に流れる電源電流が減少して、その電源電圧降下が小さくなるため、電源スイッチセル２０で生じる電圧降下が信号遅延に与える影響を緩和できる。
また、回路ブロックの外部に電源スイッチを配置する方法に比べて、電源スイッチセル２０の配置の自由度が高くなり、電源遮断を行う領域Ａ１を自由に定めることが可能になるため、電源スイッチセル２０を含めたレイアウトの自動設計を容易に実現できる。また、特に「３線式」では、電源遮断を行う領域Ａ１と、電源遮断を行わない領域Ａ２を分離することなく、混在して１つの領域に形成できる。
したがって、人手で行われていた設計作業の負担を軽減し、開発期間の短縮を図ることができる。

複数の電源スイッチセル２０のうち、それぞれ所定数の電源スイッチセル２０を異なる複数の制御線で別々に制御すると、前述した電源ノイズのピーク値を抑制できるという効果が得られる。

本実施形態では、以上の構成に加え、さらに大きな電源ノイズの抑制効果を得ることを意図して、図３（Ａ）のように、補助配線５０を設けている。補助配線５０は、行方向に配線された電源電圧枝線ＶＤＤＢや基準電圧枝線ＶＳＳＢに交差するため、これらの配線とは異なる階層の配線層で形成される。そして補助配線５０は、図３（Ｂ１）及び図３（Ｂ２）に示す基準電圧枝線ＶＳＳＢ同士を相互に接続する。ただし、電源遮断を行わない領域Ａ２の回路セルが接続される、例えば図３（Ｂ２）の３本が近接配置された配線構造の中央の基準電圧枝線ＶＳＳＢに対しては、その回路セルに信号遅延を与える影響を排除する必要がある場合、補助配線５０を接続しなくてもよい。

図３（Ａ）では、電源スイッチセル２０を複数の制御線により制御する構成と、補助配線５０を設けたことの両方が適用されているが、本実施形態では、少なくとも補助配線５０が設けられていればよい。

補助配線５０を設けない場合、ある基準電圧枝線ＶＳＳＢの電位が最も高いと、その電位の基準電圧枝線ＶＳＳＢに溜まった電荷が基準電圧幹線ＶＳＳに一気に放電されるため、基準電圧幹線ＶＳＳに出現する電源ノイズのピークが高くなる。
しかし、補助配線５０を設けると、その放電の前に、複数の基準電圧枝線ＶＳＳＢ間で蓄積電荷量が均一化される。このため、補助配線５０を設けて複数の基準電圧枝線ＶＳＳＢを相互接続すると、電源ノイズのピーク抑制効果がある。

電源ノイズのピーク値抑制は、補助配線５０を設けて放電前に蓄積電荷量を均一化することのほかに、電源スイッチング時の接続インピーダンスを大きくすることによっても達成できる。放電電荷の出口を小さくする方法である。
電源スイッチセル２０を複数の制御線により制御する場合、全ての電源スイッチセル２０を同時にオンする場合と比べると、電源ノイズのピーク値を決める最初の電源スイッチング時の接続インピーダンスを大きくできる。このため、電源ノイズ抑制効果がある。

補助配線５０と複数の制御線による電源スイッチングとを併用すると、複数の制御線による電源スイッチングにより、上述したように、基準電圧枝線ＶＳＳＢから基準電圧幹線ＶＳＳに排出される単位時間当たりの電荷量（電源ノイズとなる電荷量）が減るため、上述したように電源ノイズのピーク抑制効果がある。その上、補助配線５０を介した、電源スイッチグ前の蓄積電荷の均一化により、さらに、電源ノイズのピーク抑制が可能である。

以上より、補助配線５０を設ける場合、補助配線５０を設けることと、複数の制御線により電源スイッチングを行うことの双方で、電源ノイズを有効に抑圧することができる。

電源スイッチセル２０の制御を決める前述した規則、例えば、最初にスイッチオンする電源スイッチセル２０の数と、その後にスイッチオンする時の電源スイッチセル２０の数との割合などは、補助配線５０の配線抵抗や配線容量などを考慮して決められる。
逆に、スイッチトランジスタを一度に制御する数に適合して、電源ノイズのピークを十分抑制できるように、補助配線５０の配線抵抗や用いる階層を決めてもよい。ただし、補助配線５０の配線抵抗や用いる階層はプロセス上の制約があるため、一度にオンする電源スイッチセル２０の制御数を、補助配線５０の仕様に合わせる前者の方法が、より容易である。
なお、第１制御線ＣＬ１に接続され、最初にオンする電源スイッチセル２０を図３（Ａ）のように等距離で均等配置すると、補助配線５０による電荷量の平均化に適合して、より一層電源ノイズ抑制効果を高めるため、好ましい。

また、補助配線５０を設けると、回路セル１０の電源遮断の復帰時に、基準電圧枝線ＶＳＳＢから基準電圧幹線ＶＳＳに流れ出す電流の均一化によって、トランジスタのサイズが小さくでき、また、設計がしやすく設計期間が短縮できる、さらには、リーク電流の削減にも寄与するという効果がある。この効果の詳細は後述する。

＜具体例＞
図６は、より具体的な配線例を示す図である。
本例では、今まで説明してきた、列方向の基準電圧幹線ＶＳＳ（図１）が、行方向の第１基準電圧幹線ＶＳＳ１と、それより上層の配線層で形成される列方向の第２基準電圧幹線ＶＳＳ２により形成されている。このうち第１基準電圧幹線ＶＳＳ１が「主配線」に該当する。
第１基準電圧幹線ＶＳＳ１の幅方向両側に、２本の基準電圧枝線ＶＳＳＢが配置され、基準電圧枝線ＶＳＳＢ同士がコンタクトＣＮ１および補助配線５０を介して相互接続されている。これらの第１基準電圧幹線ＶＳＳ１と２本の基準電圧枝線ＶＳＳＢは、例えば第２層目のメタル配線層など、同一階層の配線層から形成してよい。

第１基準電圧幹線ＶＳＳ１は、それより上層の第２基準電圧幹線ＶＳＳ２と、コンタクトＣＮ２を介して接続されている。また、第１基準電圧幹線ＶＳＳ１が形成された配線の階層より下方の基板領域に、電源スイッチトランジスタＳＷ１,ＳＷ２が形成されている。電源スイッチトランジスタＳＷ１は、一方の基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１間に接続され、電源スイッチトランジスタＳＷ２は、他方の基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１間に接続されている。
以上の構成が、列方向に繰り返し配置されている。

図６に示す構成では、電源スイッチトランジスタＳＷ１,ＳＷ２の一方がオンされると、第１基準電圧幹線ＶＳＳ１の両側に配置された２本の基準電圧枝線ＶＳＳＢのうち、オンされたトランジスタ側の基準電圧枝線ＶＳＳＢの電荷が、オンされたトランジスタを介して排出される。このとき、基準電圧枝線ＶＳＳＢ同士が補助配線５０により接続されているため、他方の基準電圧枝線ＶＳＳＢに溜まった電荷が、オンされたトランジスタを介して排出された一方の基準電圧枝線ＶＳＳＢの電位低下にともなって移動し、これにより、他方の基準電圧枝線ＶＳＳＢの蓄積電荷も減少することが可能となる。ただし、電源ノイズのピーク値は、電源スイッチトランジスタＳＷ１がオンする初期段階で、当該電源スイッチトランジスタＳＷ１に接続されている基準電圧枝線ＶＳＳＢの蓄積電荷量で決まり、補助配線５０により、その後にゆっくりと移動する電荷量では決まらない。よって、電源スイッチングの前に、排出すべき電荷量が平均化されている分だけ、電源ノイズのピーク値を決める電荷排出が緩慢となり、第２基準電圧幹線ＶＳＳ２に出現する電源ノイズは抑圧される。

図７に、他の具体例を示す。
この場合、基準電圧枝線ＶＳＳＢと電源電圧幹線ＶＤＤが交互に配置されている。この配置は、図３（Ｂ１）と同様な「２線式」であるが、図７では、図３（Ｂ１）と異なり、電源電圧幹線ＶＤＤは行方向に配置されており、その分岐線を有しない。
また、図６の電源スイッチトランジスタＳＷ１を含む電源スイッチセル２０と、第２スイッチＳＷ２を含む電源スイッチセル２０とが、基準電圧枝線ＶＳＳＢを共有して配置されている。電源スイッチトランジスタＳＷ１の隣に、電源スイッチトランジスタＳＷ１と電源電圧幹線ＶＤＤを共有する電源スイッチトランジスタＳＷ０が配置されている。また、電源スイッチトランジスタＳＷ２の隣に、電源スイッチトランジスタＳＷ２と電源電圧幹線ＶＤＤを共有する電源スイッチトランジスタＳＷ３が配置されている。
上記と同様な電源ノイズ抑制効果を得るために、基準電圧枝線ＶＳＳＢ同士が補助配線５０により相互接続されている。

図８は、図６の構成にランダムに配置された回路セル１０を加えたもので、この図８を用いて、補助配線５０を設けたことによる、回路セル動作時の消費電力のばらつき低減効果等について説明する。なお、図８では第２基準電圧幹線ＶＳＳ２を省略している。

回路セル１０は、例えば図８に示すように、ランダムに配置される。また、回路セル１０が動作する、しないも一律でなく、設計時に想定する動作によって予め決められる。よって、各回路セル１０のＶＳＳ電位は、回路セルの場所によって、あるいは、時間によって大きくばらつく。このため、複数の回路セル１０は、回路構成が同じであっても、その動作時の消費電力にばらつきが生じ、補助配線５０が設けられていない場合を仮定すると、図では４本設けられている基準電圧枝線ＶＳＳＢへ流れる電流もばらつく。このバラツキを予測してオンすべきスイッチを選択する場合、ダイナミックに変化する各回路セル１０の消費電力から、基準電圧枝線ＶＳＳＢの各々に流れる電流を予測する必要があるため、設計に手間を要し、設計時間が増大することが予想される。また、期待通りの動作を保障するには、必要なサイズよりも、ある程度余裕をとって大きいサイズにスイッチＳＷ０〜ＳＷ３を設計する必要がある。このようなサイズが大きいスイッチは、オン抵抗が小さく電荷排出能力が高いため、動作保障のため安全度は高まるが、回路面積の増大を招き、また、リーク電流も増大する不都合がある。

このような不都合は、本実施形態では補助配線５０を設けているため解消されている。つまり、補助配線５０を介した電荷移動によって基準電圧枝線ＶＳＳＢ間の電流のバラツキがなくなり、スイッチＳＷ０〜ＳＷ３の何れがオンする場合でも、平均化した電流が、選択されオンするスイッチに流れる。
以上より、補助配線５０を設けたことによって電源スイッチセル２０の選択を容易にし、結果として、必要な小さいサイズのスイッチＳＷ０〜ＳＷ３によって電源スイッチセル２０を構成できる。その結果、リーク電流の削減効果、電源スイッチセル２０の面積削減効果、および、設計期間が短縮するという効果が得られる。

１０…回路セル、２０…電源スイッチセル、３０…回路ブロック、４０…ＩＯセル、４１…電源入力セル、４２…電源入力セル、５０…補助配線、ＰＬ１…電源線対、ＰＬ２…電源線対、ＢＬ１…分岐線群、ＢＬ２…分岐線群、ＶＤＤ…電源電圧幹線、ＶＳＳ…基準電圧幹線、ＶＳＳ１…第１基準電圧幹線、ＶＳＳ２…第２基準電圧幹線、ＶＳＳＡ…基準電圧幹線、ＶＤＤＢ…電源電圧枝線、ＣＮ１…コンタクト、ＣＮ２…コンタクト、ＳＷ…電源スイッチトランジスタ、ＳＷ１…電源スイッチトランジスタ、ＳＷ２…電源スイッチトランジスタ

Claims (6)

1. 複数の回路セルと、
   電源電圧または基準電圧が印加される、一方向に配置された第２電圧幹線及び前記一方向と直交する他方向に配置された第１電圧幹線と、
   前記他方向に配置され、前記複数の回路セルのうち前記他方向に並ぶ所定の回路セルでそれぞれ共有されている複数の電圧枝線と、
   入力される制御信号に応じて、前記電圧枝線と前記第１電圧幹線との接続および遮断を制御する電源スイッチトランジスタと、
   前記一方向に配置され、前記複数の電圧枝線を相互に接続する補助配線と、
   を有し、
   前記第１電圧幹線と前記電圧枝線とが並行配置され、
   前記所定の回路セルは、前記電源スイッチトランジスタの両側に配置されている、
   半導体集積回路。
2. 前記第１電圧幹線は、前記電源スイッチトランジスタの両側に配置されている、
   請求項１に記載の半導体集積回路。
3. 前記複数の回路セルの一部が、前記第１電圧幹線と接続する、
   請求項１又は２に記載の半導体集積回路。
4. 前記第２電圧幹線と前記補助配線は、前記第１電圧幹線と前記複数の電圧枝線より上層の配線層である、
   請求項１から３のいずれか１項に記載の半導体集積回路。
5. 前記電源スイッチトランジスタが、前記第２電圧幹線の下方の基板領域に形成されている、
   請求項１から４のいずれか１項に記載の半導体集積回路。
6. 前記電源スイッチトランジスタが、前記一方向に複数配置されている、
   請求項１から５のいずれか１項に記載の半導体集積回路。

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