JP2010045405A5 - - Google Patents

Claims (7)

1. 複数の回路セルと、
   電源電圧または基準電圧が印加される、一方向に配置された第２電圧幹線及び前記一方向と直交する他方向に配置された第１電圧幹線と、
   前記他方向に配置され、前記複数の回路セルのうち前記他方向に並ぶ所定の回路セルでそれぞれ共有されている複数の電圧枝線と、
   入力される制御信号に応じて、前記電圧枝線と前記第１電圧幹線との接続および遮断を制御する電源スイッチトランジスタと、
   前記一方向に配置され、前記複数の電圧枝線を相互に接続する補助配線と、
   を有し、
   前記第１電圧幹線と前記電圧枝線とが並行配置され、
   前記所定の回路セルは、前記電源スイッチトランジスタの両側に配置されている、
   半導体集積回路。
2. 前記第２電圧幹線及び前記補助配線は、同層の配線層である、
   請求項１に記載の半導体集積回路。
3. 前記第１電圧幹線は、前記電源スイッチトランジスタの両側に配置されている、
   請求項１又は２に記載の半導体集積回路。
4. 前記複数の回路セルの一部が、前記第１電圧幹線と接続する、
   請求項１から３のいずれか１項に記載の半導体集積回路。
5. 前記第２電圧幹線と前記補助配線は、前記第１電圧幹線と前記複数の電圧枝線より上層の配線層である、
   請求項１から４のいずれか１項に記載の半導体集積回路。
6. 前記電源スイッチトランジスタが、前記第２電圧幹線の下方の基板領域に形成されている、
   請求項１から５のいずれか１項に記載の半導体集積回路。
7. 前記電源スイッチトランジスタが、前記一方向に複数配置されている、
   請求項１から６のいずれか１項に記載の半導体集積回路。