JP2015122398A5 - - Google Patents

Description

図１１は、図１０に示す第２の基本セルを用いて構成されるインバーターのレイアウトの例を示す平面図である。図１１において、「×」印は、層間絶縁膜に形成されたスルーホールの位置を表している。層間絶縁膜上に形成された配線が、スルーホールを通して、第２の基本セル１２ｂに含まれている複数のトランジスターのゲート電極又は不純物拡散領域に接続される。

Claims (8)

1. 半導体集積回路装置のレイアウトを設計する方法であって、
   前記半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルをロジック回路配置領域の一部に配置するステップ（ａ）と、
   前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、複数の基本セルを配置するステップ（ｂ）と、
   前記ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオード及び該ゲート電極と第２の電源配線との間に接続される第２のダイオードを含む少なくとも１つのダイオードセルを配置するステップ（ｃ）と、
   を具備するレイアウト設計方法。
2. 前記基本セルの幅が前記ダイオードセルの幅よりも大きく、前記スタンダードセルの長さと前記基本セルの長さと前記ダイオードセルの長さとが略等しい、請求項１記載のレイアウト設計方法。
3. ステップ（ｂ）が、前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、複数の第１の基本セルを配置するステップ（ｂ１）と、前記ロジック回路配置領域においてスタンダードセル及び第１の基本セルが配置されていない領域の一部に、前記第１の基本セルの幅よりも小さく前記ダイオードセルの幅よりも大きい幅を有する複数の第２の基本セルを配置するステップ（ｂ２）とを含む、請求項１又は２記載のレイアウト設計方法。
4. 前記第１の基本セルの幅が前記ダイオードセルの幅の略３倍であり、前記第２の基本セルの幅が前記ダイオードセルの幅の略２倍であり、前記スタンダードセルの長さと前記第１の基本セルの長さと前記第２の基本セルの長さと前記ダイオードセルの長さとが略等しい、請求項３記載のレイアウト設計方法。
5. 前記基本セル又は前記第１の基本セルが、共通の第１のゲート電極を有する第１のＰチャネルトランジスター及び第１のＮチャネルトランジスターと、共通の第２のゲート電極を有する第２のＰチャネルトランジスター及び第２のＮチャネルトランジスターとを含む、請求項１〜４のいずれか１項記載のレイアウト設計方法。
6. 前記第２の基本セルが、共通の第３のゲート電極を有する第３のＰチャネルトランジスター及び第３のＮチャネルトランジスターを含む、請求項３又は４記載のレイアウト設計方法。
7. ロジック回路配置領域を有する半導体基板を含む半導体集積回路装置であって、
   前記ロジック回路配置領域の一部に配置され、前記半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルと、
   前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置された複数の基本セルと、
   前記ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に配置され、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオード及び該ゲート電極と第２の電源配線との間に接続される第２のダイオードを含む少なくとも１つのダイオードセルと、
   を具備し、前記ダイオードセルが、前記ダイオードセルの長手方向と直交する方向において、２つのスタンダードセルの間の領域、スタンダードセルと基本セルとの間の領域、又は、前記ロジック回路配置領域の端部の領域の少なくとも一部に配置されている、半導体集積回路装置。
8. 前記複数の基本セルが、前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置された複数の第１の基本セルと、前記ロジック回路配置領域においてスタンダードセル及び第１の基本セルが配置されていない領域の一部に配置され、前記第１の基本セルの幅よりも小さく前記ダイオードセルの幅よりも大きい幅を有する複数の第２の基本セルとを含む、請求項７記載の半導体集積回路装置。