JP2018085508A5 - 半導体装置 - Google Patents
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Claims (4)
- 基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、
前記第１のトランジスタ及び前記第３のトランジスタのチャネル長方向の軸が互いに重なり、
前記第２のトランジスタ及び前記第４のトランジスタのチャネル長方向の軸が互いに重なる、半導体装置。 - 基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、
前記第１のトランジスタ乃至前記第４のトランジスタのチャネル長方向が前記基板の上面に略垂直である、半導体装置。 - 基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、
前記第２のトランジスタのゲートとして機能する第１の配線と、
前記第１のトランジスタのゲートとして機能する電極と、
前記第１の配線、前記電極を貫通して形成された第１の穴を埋める第１の半導体と
を有し、
前記第１の半導体と前記第１の配線との間には第１の絶縁膜があり、
前記第１の半導体と前記電極は電気的に接続している、半導体装置。 - 請求項３において、
前記第１の容量素子は、前記電極、第２の絶縁膜、及び前記第１の配線と略同一方向に延在する第２の配線の一部を有する、半導体装置。
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