JP2016225613A5 - 半導体装置 - Google Patents

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  1. 第1のメモリセルと、
    前記第1のメモリセル上に設けられた第2のメモリセルと、を有し、
    前記第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、
    前記第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、
    前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第2のトランジスタのソース又はドレインの一方は、前記第1の容量素子の電極の一方と、電気的に接続され、
    前記第3のトランジスタのゲートは、前記第4のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第4のトランジスタのソース又はドレインの一方は、前記第2の容量素子の電極の一方と、電気的に接続され、
    前記第1のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第2のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの他方と、電気的に接続され、
    前記第2のトランジスタ及び前記第4のトランジスタは酸化物半導体を有し、
    前記第1のトランジスタ及び前記第3のトランジスタのチャネル長方向と、前記第2のトランジスタ及び前記第4のトランジスタのチャネル長方向と、が略垂直である半導体装置。
  2. 基板上に設けられた第1のメモリセルと、
    前記第1のメモリセル上に設けられた第2のメモリセルと、を有し、
    前記第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、
    前記第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、
    前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第2のトランジスタのソース又はドレインの一方は、前記第1の容量素子の電極の一方と、電気的に接続され、
    前記第3のトランジスタのゲートは、前記第4のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第4のトランジスタのソース又はドレインの一方は、前記第2の容量素子の電極の一方と、電気的に接続され、
    前記第1のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第2のトランジスタ及び前記第4のトランジスタは酸化物半導体を有し、
    前記第1のトランジスタ及び前記第3のトランジスタはチャネル長方向が前記基板の上面に略垂直である半導体装置。
  3. 基板上に設けられた第1のメモリセルと、
    前記第1のメモリセル上に設けられた第2のメモリセルと、を有し、
    前記第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、
    前記第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、
    前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第2のトランジスタのソース又はドレインの一方は、前記第1の容量素子の電極の一方と、電気的に接続され、
    前記第3のトランジスタのゲートは、前記第4のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第4のトランジスタのソース又はドレインの一方は、前記第2の容量素子の電極の一方と、電気的に接続され、
    前記第1のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの一方と、電気的に接続され、
    前記第2のトランジスタ及び前記第4のトランジスタは酸化物半導体を有し、
    前記第1のトランジスタ及び前記第3のトランジスタは、前記基板の上面に略垂直に伸長して設けられた半導体の一部を有する半導体装置。
  4. 請求項3において、
    前記基板の上面に略垂直に伸長して設けられた前記半導体は多結晶シリコンである半導体装置。
  5. 請求項3又は4のいずれかにおいて、
    前記基板の上面に略垂直に伸長して設けられた前記半導体は、円筒状である半導体装置。
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