JP2015181159A5 - - Google Patents

Claims (3)

1. メモリセルを有し、
   前記メモリセルは、第１乃至第ｃ（ｃは２以上の自然数）のサブメモリセルを有し、
   第ｊ（ｊは１からｃまでの自然数）のサブメモリセルは、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、
   前記第１のトランジスタの第１の半導体層及び前記第２のトランジスタの第２の半導体層は、酸化物半導体を有し、
   前記容量素子の端子の一方は、前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第２のトランジスタの前記ゲート電極は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   ｊ≧２において、第ｊのサブメモリセルは、第ｊ−１のサブメモリセル上に配置されている半導体装置。
2. メモリセルを有し、
   前記メモリセルは、第１乃至第ｃ（ｃは２以上の自然数）のサブメモリセルを有し、
   第ｊ（ｊは１からｃまでの自然数）のサブメモリセルは、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、
   前記第１のトランジスタの第１の半導体層及び前記第２のトランジスタの第２の半導体層は、酸化物半導体を有し、
   前記容量素子の端子の一方は、前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第２のトランジスタの前記ゲート電極は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
   ｊ≧２において、第ｊのサブメモリセルの第２のトランジスタの半導体層と、第（ｊ−１）のサブメモリセルの第１のトランジスタの半導体層は、第１の絶縁膜の上面に接し、
   ｊ≧２において、第ｊのサブメモリセルの第２のトランジスタのゲート電極と、第（ｊ−１）のサブメモリセルの第１のトランジスタのゲート電極は、第２の絶縁膜の下面に接する半導体装置。
3. メモリセルを有し、
   前記メモリセルは、第１乃至第ｃ（ｃは２以上の自然数）のサブメモリセルを有し、
   第ｊ（ｊは１からｃまでの自然数）のサブメモリセルは、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、
   ｊ≧２において、第ｊのサブメモリセルは、第ｊ−１のサブメモリセル上に配置され、
   前記第１のトランジスタの第１の半導体層及び前記第２のトランジスタの第２の半導体層は、酸化物半導体を有し、
   第１のサブメモリセルの第１のトランジスタの半導体層または第２のトランジスタの半導体層のいずれかと、前記第１のサブメモリセルと隣接する第３のトランジスタの半導体層は、第１の絶縁膜の上面に接し、
   第ｃのサブメモリセルの第１のトランジスタの半導体層または第２のトランジスタの半導体層のいずれかと、前記第ｃのサブメモリセルと隣接する第４のトランジスタの半導体層は、第２の絶縁膜の上面に接する半導体装置。