JP2012256814A5 - - Google Patents

Claims (4)

1. 第１のビット線と、
   第１のワード線と、
   第２のワード線と、
   第３のワード線と、
   第１のメモリセルと、
   第２のメモリセルと、を有し、
   前記第１のメモリセルは、前記第１のビット線と、前記第１のワード線との交差部にあり、
   前記第２のメモリセルは、前記第１のビット線と、前記第２のワード線との交差部にあり、
   前記第１のメモリセル及び前記第２のメモリセルはそれぞれ、
   第１のトランジスタと、
   第２のトランジスタと、
   容量素子と、を有し、
   前記第１のトランジスタは、シリコン半導体層を有し、
   前記第２のトランジスタは、酸化物半導体層を有し、
   前記第１のメモリセルにおいて、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第２のメモリセルにおいて、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第１のビット線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１のビット線は、前記第１のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のビット線は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１のビット線は、前記第２のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のワード線は、前記第１のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のワード線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のワード線は、前記第１のメモリセルの前記容量素子の第２の電極と電気的に接続され、
   前記第２のワード線は、前記第２のメモリセルの第２のトランジスタのゲートと電気的に接続され、
   前記第３のワード線は、前記第２のメモリセルの第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第３のワード線は、前記第２のメモリセルの前記容量素子の第２の電極と電気的に接続され、
   前記酸化物半導体層は、Ｃ軸配向した結晶領域を有することを特徴とする半導体装置。
2. 第１のビット線と、
   第１のワード線と、
   第２のワード線と、
   第３のワード線と、
   第１のメモリセルと、
   第２のメモリセルと、を有し、
   前記第１のメモリセルは、前記第１のビット線と、前記第１のワード線との交差部にあり、
   前記第２のメモリセルは、前記第１のビット線と、前記第２のワード線との交差部にあり、
   前記第１のメモリセル及び前記第２のメモリセルはそれぞれ、
   第１のトランジスタと、
   第２のトランジスタと、
   容量素子と、を有し、
   前記第１のトランジスタは、シリコン半導体層を有し、
   前記第２のトランジスタは、酸化物半導体層を有し、
   前記第１のメモリセルにおいて、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第２のメモリセルにおいて、
   前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
   前記第１のビット線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１のビット線は、前記第１のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のビット線は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１のビット線は、前記第２のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のワード線は、前記第１のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のワード線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のワード線は、前記第１のメモリセルの前記容量素子の第２の電極と電気的に接続され、
   前記第２のワード線は、前記第２のメモリセルの第２のトランジスタのゲートと電気的に接続され、
   前記第３のワード線は、前記第２のメモリセルの第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第３のワード線は、前記第２のメモリセルの前記容量素子の第２の電極と電気的に接続され、
   前記酸化物半導体層は、第１の結晶部分と、第２の結晶部分を有し、
   前記第１の結晶部分と、前記第２の結晶部分との境界が明確でないことを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第２のトランジスタは、前記第１のトランジスタと導電型が異なることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎ、またはＩｎ、Ｓｎ及びＺｎを含むことを特徴とする半導体装置。