KR20210121143A - 기억 장치 - Google Patents

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KR20210121143A
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슈헤이 나가츠카
다츠야 오누키
기요시 가토
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 기억 장치를 제공한다. 구동 회로층 위에, 매트릭스상으로 제공된 복수의 메모리 셀을 포함하는 기억층을 N층(N은 2 이상의 자연수) 적층한다. 메모리 셀은 2개의 트랜지스터와 하나의 용량을 가진다. 트랜지스터를 구성하는 반도체에 산화물 반도체를 사용한다. 메모리 셀은 기록 워드선, 선택선, 용량선, 기록 비트선, 및 판독 비트선과 전기적으로 접속된다. 기록 비트선 및 판독 비트선을 적층 방향으로 연장시킴으로써 메모리 셀과 구동 회로층 사이의 신호 전반 거리를 짧게 한다.

Description

기억 장치
본 발명의 일 형태는 기억 장치, 반도체 장치, 또는 이들을 사용한 전자 기기에 관한 것이다.
다만 본 발명의 일 형태는 상기 기술분야에 한정되는 것은 아니다. 본 명세서 등에 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 명세서 등에 개시되는 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치라고 할 수 있는 경우가 있다. 또는 이들은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
최근, 취급되는 데이터양의 증대에 수반하여, 더 큰 기억 용량을 가지는 반도체 장치가 요구되고 있다. 단위 면적당 기억 용량을 증가시키기 위해서는 메모리 셀을 적층하여 형성하는 것이 효과적이다(특허문헌 1, 특허문헌 2 참조). 메모리 셀을 적층하여 제공함으로써, 단위 면적당 기억 용량을 메모리 셀의 적층수에 따라 증가시킬 수 있다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 미국 특허 공개공보 2011/0065270A1호
(특허문헌 2) 미국 특허 공보 제 9634097B2호
특허문헌 1 및 특허문헌 2에서는 기억 소자(메모리 셀이라고도 함)가 복수로 적층되어 있고, 이들이 직렬로 접속됨으로써 삼차원 구조의 메모리 셀 어레이(메모리 스트링이라고도 함)를 구성한다. 한편으로 이와 같은 삼차원 구조의 메모리 셀 어레이에서는 기억 소자의 적층수가 많아질수록 메모리 셀 사이의 직렬 저항이 높아지고, 메모리 셀 어레이의 저항이 높아진다. 메모리 셀 어레이의 저항이 높아짐으로써 메모리 셀 어레이를 흐르는 전류의 낭비나, 메모리 셀 어레이가 발열하는 등의 문제가 있었다.
또한 특허문헌 1에서 기둥 모양으로 제공된 반도체 패턴은 전하 축적층을 가지는 절연체와 접한다. 또한 특허문헌 2에서 기둥 모양으로 제공된 반도체 패턴은 터널 유전체로서 기능하는 절연체와 접한다. 반도체와 절연체가 접하는 경우, 이들의 계면에는 트랩 센터가 형성되는 경우가 있다. 반도체와 절연체와의 계면에 형성된 트랩 센터는 전자를 포획하고, 트랜지스터의 문턱 전압을 양의 방향으로 변동시키기 때문에 트랜지스터의 온 상태에서의 전류 구동력, 즉 온 전류 및 전계 효과 이동도나 신뢰성에 악영향을 미칠 우려가 있다.
본 발명의 일 형태는 집적도가 높은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신뢰성이 높은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 소비 전력이 적은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해질 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
구동 회로층 위에, 매트릭스상으로 제공된 복수의 메모리 셀을 포함하는 기억층을 N층(N은 2 이상의 자연수) 적층한다. 메모리 셀은 2개의 트랜지스터와 하나의 용량을 가진다. 트랜지스터를 구성하는 반도체에 산화물 반도체를 사용한다. 메모리 셀은 기록 워드선, 선택선, 용량선, 기록 비트선, 및 판독 비트선과 전기적으로 접속된다. 기록 비트선 및 판독 비트선을 적층 방향으로 연장시킴으로써 메모리 셀과 구동 회로층 사이의 신호 전반(傳搬) 거리를 짧게 한다.
본 발명의 일 형태는 N층(N은 2 이상의 자연수)의 기억층과, 구동 회로층과, 복수의 제 1 배선과, 복수의 제 2 배선을 가지고, N층의 기억층은 구동 회로층 위에 적층되고, 구동 회로층은 복수의 제 1 회로를 가지고, 복수의 제 1 배선은 N층의 기억층의 적층 방향으로 연장되고, 또한 P행 R열(P 및 R는 1 이상의 자연수)의 매트릭스상으로 제공되고, 복수의 제 2 배선은 적층 방향으로 연장되고, 또한 P행 Q열(P 및 Q는 2 이상의 자연수)의 매트릭스상으로 제공되고, N층의 기억층 각각은 P행 Q열의 매트릭스상으로 제공된 복수의 메모리 셀과, Q열의 제 3 배선과, Q열의 제 4 배선과, Q열의 제 5 배선을 가지고, k 번째 층의 기억층에서 i행 2×s-1 번째 열의 메모리 셀과 i행 2×s 번째 열의 메모리 셀은 i행 s 번째 열의 제 1 배선과 전기적으로 접속되고, i행 2×s-1 번째 열의 메모리 셀은 i행 2×s-1 번째 열의 제 2 배선, 2×s-1 번째 열의 제 3 배선, 2×s-1 번째 열의 제 4 배선, 및 2×s-1 번째 열의 제 5 배선과 전기적으로 접속되고, 제 1 배선과 제 2 배선은 복수의 제 1 회로 중 어느 하나와 전기적으로 접속되는 기억 장치이다.
또한 본 발명의 다른 일 형태는 상기 기억 장치에서, i행 2×s-1 번째 열의 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 용량을 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 게이트 및 용량의 한쪽 전극과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 3 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 배선과 전기적으로 접속되고, 용량의 다른 쪽 전극은 제 5 배선과 전기적으로 접속되는 기억 장치이다.
또한 상기 구성에서 구동 회로층과 복수의 메모리 셀 사이에 기능층을 더 가지는 것이 바람직하다. 기능층은 복수의 제 2 회로를 가지고, 제 1 배선과 제 2 배선은 복수의 제 2 회로 중 어느 하나를 통하여 제 1 회로와 전기적으로 접속되어도 좋다.
제 1 트랜지스터 및 제 2 트랜지스터 중 적어도 한쪽은 반도체에 산화물을 포함하는 것이 바람직하다. 또한 상기 산화물은 In 및 Zn 중 어느 한쪽 또는 양쪽을 포함하는 것이 바람직하다. 또는 상기 산화물은 In, Ga, 및 Zn을 포함하는 것이 바람직하다.
또한 상술한 회로는 복수의 트랜지스터를 가지고, 복수의 트랜지스터는 반도체에 실리콘을 포함하는 것이 바람직하다.
본 발명의 일 형태에 의하여 집적도가 높은 기억 장치를 제공할 수 있다. 또는 신뢰성이 높은 기억 장치를 제공할 수 있다. 또는 소비 전력이 적은 기억 장치를 제공할 수 있다. 또는 신규 기억 장치를 제공할 수 있다. 또는 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1의 (A) 및 (B)는 기억 장치의 구성예를 나타낸 도면이다.
도 2는 구동 회로층의 구성예를 설명하기 위한 도면이다.
도 3은 기억층의 구성예를 설명하기 위한 도면이다.
도 4는 기억층의 일부와 구동 회로층의 일부를 나타낸 도면이다.
도 5는 기억층의 일부를 나타낸 도면이다.
도 6은 비트선, 메모리 셀, 및 RW 회로의 접속예를 나타낸 도면이다.
도 7의 (A) 및 (B)는 메모리 셀의 구성예를 나타낸 도면이다.
도 8의 (A) 및 (B)는 메모리 셀의 구성예를 나타낸 도면이다.
도 9의 (A) 및 (B)는 멀티 게이트 트랜지스터를 나타낸 도면이다.
도 10은 메모리 셀의 동작을 설명하기 위한 타이밍 차트이다.
도 11의 (A) 및 (B)는 메모리 셀의 동작을 설명하기 위한 도면이다.
도 12의 (A) 및 (B)는 메모리 셀의 동작을 설명하기 위한 도면이다.
도 13은 판독 기록 회로의 구성예를 설명하기 위한 도면이다.
도 14의 (A) 내지 (C)는 기억 장치의 구성예를 나타낸 도면이다.
도 15의 (A) 및 (B)는 기억 장치의 구성예를 나타낸 도면이다.
도 16은 기억층의 일부와 구동 회로층의 일부를 나타낸 도면이다.
도 17은 비트선과 RW 회로의 접속예를 나타낸 도면이다.
도 18의 (A) 및 (B)는 기억 장치의 구성예를 나타낸 도면이다.
도 19는 기억층의 일부, 기능층의 일부, 및 구동 회로층의 일부를 나타낸 도면이다.
도 20은 비트선, 선택 회로, 및 RW 회로의 접속예를 나타낸 도면이다.
도 21은 선택 회로의 구성예를 설명하기 위한 도면이다.
도 22의 (A) 및 (B)는 본 발명의 일 형태에 따른 기억 장치의 상면도 및 단면도이다.
도 23의 (A) 및 (B)는 본 발명의 일 형태에 따른 기억 장치의 상면도 및 단면도이다.
도 24는 본 발명의 일 형태에 따른 기억 장치의 상면도이다.
도 25는 본 발명의 일 형태에 따른 기억 장치의 단면도이다.
도 26은 본 발명의 일 형태에 따른 기억 장치의 단면도이다.
도 27은 본 발명의 일 형태에 따른 기억 장치의 단면도이다.
도 28의 (A)는 IGZO의 결정 구조의 분류를 설명하기 위한 도면이다. 도 28의 (B)는 석영 유리의 XRD 스펙트럼을 설명하기 위한 도면이다. 도 28의 (C)는 결정성 IGZO의 XRD 스펙트럼을 설명하기 위한 도면이다.
도 29의 (A) 및 (B)는 전자 부품의 일례를 설명하기 위한 도면이다.
도 30은 전자 기기의 일례를 설명하기 위한 도면이다.
도 31은 각종 기억 장치에 대하여 계층으로 나눠서 나타낸 도면이다.
도 32의 (A) 내지 (E)는 기억 장치의 응용예를 설명하기 위한 도면이다.
도 33은 IoT 네트워크의 계층 구조 및 요구 사항의 경향을 나타낸 도면이다.
도 34는 공장 자동화의 이미지도이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한 이하에서 설명되는 발명의 구성에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한 도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서 개시하는 발명은 도면 등에 나타낸 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있으나, 이해를 쉽게 하기 위하여 이를 도면에 반영하지 않은 경우가 있다.
또한 상면도("평면도"라고도 함)나 사시도 등에서, 도면을 이해하기 쉽게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"의 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전기 회로에서의 "단자"란, 전류의 입력 또는 출력, 전압의 입력 또는 출력, 및/또는 신호의 수신 또는 송신이 수행되는 부분을 가리킨다. 따라서 배선 또는 전극의 일부가 단자로서 기능하는 경우가 있다.
또한 본 명세서 등에서 "위"이나 "아래"의 용어는 구성요소의 위치 관계가 바로 위 또는 바로 아래이며, 직접 접하는 것을 한정하는 것은 아니다. 예를 들어 "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한 소스 및 드레인의 기능은 상이한 극성을 가지는 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기가 어렵다. 그러므로 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 개시되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y를 전기적으로 접속할 수 있는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다.
또한 본 명세서 등에서 "평행"이란, 예를 들어 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "수직" 및 "직교"란, 예를 들어 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다.
또한 본 명세서 등에서 계수치 및 계량값에 관하여 "동일하다", "같다", "동등하다", 또는 "균일하다"(이들의 동의어를 포함함) 등이라고 하는 경우에는, 명시되어 있는 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
또한 전압이란 어떤 전위와 기준 전위(예를 들어 접지 전위 또는 소스 전위)의 전위차를 말하는 경우가 많다. 따라서 "전압"과 "전위"는 서로 환언할 수 있는 경우가 많다. 본 명세서 등에서는 특별한 명시가 없는 한, 전압과 전위는 바꿔 말할 수 있는 것으로 한다.
또한 "반도체"라고 표기한 경우에도, 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 가진다. 따라서 "반도체"를 "절연체"로 치환하여 사용할 수도 있다. 이 경우, "반도체"와 "절연체"의 경계는 애매하고, 양자를 엄밀하게 구별하는 것은 어렵다. 따라서 본 명세서에 기재된 "반도체"와 "절연체"는 서로 바꿔 읽을 수 있는 경우가 있다.
또한 "반도체"라고 표기한 경우에도, 예를 들어 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 가진다. 따라서 "반도체"를 "도전체"로 치환하여 사용할 수도 있다. 이 경우, "반도체"와 "도전체"의 경계는 애매하고, 양자를 엄밀하게 구별하는 것은 어렵다. 따라서 본 명세서에 기재된 "반도체"와 "도전체"는 서로 바꿔 읽을 수 있는 경우가 있다.
또한 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 공정 순서 또는 적층 순서 등 어떤 순서나 순위를 가리키는 것이 아니다. 또한 본 명세서 등에서 서수사를 붙이지 않은 용어이어도, 구성 요소의 혼동을 피하기 위하여, 청구범위 등에서는 서수사를 붙이는 경우가 있다. 또한 본 명세서 등에서 서수사를 붙인 용어이어도, 청구범위에서는 다른 서수사를 붙이는 경우가 있다. 또한 본 명세서 등에서 서수사를 붙인 용어이어도, 청구범위 등에서는 서수사를 생략하는 경우가 있다.
또한 본 명세서 등에서 트랜지스터의 "온 상태"(단순히 "온"이라고 하는 경우도 있음)란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태("도통 상태"라고도 함)를 말한다. 또는 "온 상태"란, 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 사이의 전압("게이트 전압" 또는 "Vg"이라고도 함)이 문턱 전압("Vth"라고도 함) 이상의 상태를 말하고, p채널형 트랜지스터에서는 Vg가 Vth 이하의 상태를 말한다.
또한 트랜지스터의 "오프 상태"(단순히 "오프"라고 하는 경우도 있음)란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태("비도통 상태"라고도 함)를 말한다. 또는 "오프 상태"란, 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 Vg가 Vth보다 낮은 상태를 말하고, p채널형 트랜지스터에서는 Vg가 Vth보다 높은 상태를 말한다.
또한 본 명세서 등에서 "온 전류"란, 트랜지스터가 온 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다. 또한 "오프 전류"란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한 본 명세서 등에서 고전원 전위(VDD)(이하 단순히 "VDD" 또는 "H전위"라고도 함)란, 저전원 전위(VSS)보다 높은 전위의 전원 전위를 가리킨다. 또한 저전원 전위(VSS)(이하 단순히 "VSS" 또는 "L전위"라고도 함)란, 고전원 전위(VDD)보다 낮은 전위의 전원 전위를 가리킨다. 또한 접지 전위를 VDD 또는 VSS로서 사용할 수도 있다. 예를 들어 VDD가 접지 전위인 경우에는 VSS는 접지 전위보다 낮은 전위이고, VSS가 접지 전위인 경우에는 VDD는 접지 전위보다 높은 전위이다.
또한 본 명세서 등에서 게이트란, 게이트 전극 및 게이트 배선의 일부 또는 전부를 가리킨다. 게이트 배선이란, 적어도 하나의 트랜지스터의 게이트 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
또한 본 명세서 등에서 소스란, 소스 영역, 소스 전극, 및 소스 배선의 일부 또는 전부를 가리킨다. 소스 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 가리킨다. 소스 전극이란, 소스 영역과 접속되는 부분의 도전층을 가리킨다. 소스 배선이란, 적어도 하나의 트랜지스터의 소스 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
또한 본 명세서 등에서 드레인이란, 드레인 영역, 드레인 전극, 및 드레인 배선의 일부 또는 전부를 가리킨다. 드레인 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 가리킨다. 드레인 전극이란, 드레인 영역과 접속되는 부분의 도전층을 가리킨다. 드레인 배선이란, 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
(실시형태 1)
본 발명의 일 형태의 기억 장치에 대하여 도면을 사용하여 설명한다. 또한 도면에는 X 방향, Y 방향, 및 Z 방향을 나타내는 화살표를 붙인 경우가 있다. X 방향, Y 방향, 및 Z 방향은 각각이 서로 직교 또는 교차되는 방향이다.
도 1의 (A) 및 (B)에 본 발명의 일 형태의 기억 장치(100)의 사시도를 나타내었다. 기억 장치(100)는 구동 회로층(110)과, N층(N은 2 이상의 자연수)의 기억층(120)을 가진다. 구동 회로층(110)은 RW 어레이(127) 등의 회로를 복수로 가진다. 또한 기억층(120)은 각 층이 복수의 메모리 셀(10)을 가진다. 또한 도 1의 (B)에서는 기억층(120)을 파선으로 나타내었다.
N층의 기억층(120)은 구동 회로층(110) 위에 제공된다. N층의 기억층(120)을 구동 회로층(110) 위에 제공함으로써, 기억 장치(100)의 점유 면적을 저감할 수 있다. 또한 단위 면적당 기억 용량을 높일 수 있다.
도 1의 (A)에서는 1 번째 층의 기억층(120)을 기억층(120_1)으로 나타내고, 2 번째 층의 기억층(120)을 기억층(120_2)으로 나타내고, 3 번째 층의 기억층(120)을 기억층(120_3)으로 나타내었다. 마찬가지로 k 번째 층(k는 1 이상의 자연수)의 기억층(120)을 기억층(120_k)으로 나타내고, N 번째 층의 기억층(120)을 기억층(120_N)으로 나타내었다. 또한 본 명세서 등에서, N층의 기억층(120) 전체에 따른 사항을 설명하는 경우나 N층의 기억층(120)의 각 층에 공통되는 사항을 나타내는 경우에 단순히 "기억층(120)"이라고 표기하는 경우가 있다.
<구동 회로층(110)의 구성예>
구동 회로층(110)의 구성예에 대하여 설명한다. 도 2는 구동 회로층(110)의 구성예를 설명하기 위한 블록도이다. 구동 회로층(110)은 PSW(파워 스위치)(141), PSW(142), 주변 회로(115), 및 RW 어레이(127)를 가진다. 주변 회로(115)는 주변 회로(111), 컨트롤 회로(112), 및 전압 생성 회로(128)를 가진다.
구동 회로층(110)에서 각 회로, 각 신호, 및 각 전압은 필요에 따라 적절히 취사선택할 수 있다. 또는 다른 회로 또는 다른 신호를 추가하여도 좋다. 신호(BW), 신호(CE), 신호(GW), 신호(CLK), 신호(WAKE), 신호(ADDR), 신호(WDA), 신호(PON1), 신호(PON2)는 외부로부터의 입력 신호이고, 신호(RDA)는 외부에 대한 출력 신호이다. 신호(CLK)는 클록 신호이다.
또한 신호(BW), 신호(CE), 및 신호(GW)는 제어 신호이다. 신호(CE)는 칩 인에이블 신호이고, 신호(GW)는 글로벌 기록 인에이블 신호이고, 신호(BW)는 바이트 기록 인에이블 신호이다. 신호(ADDR)는 어드레스 신호이다. 신호(WDA)는 기록 데이터 신호이고, 신호(RDA)는 판독 데이터 신호이다. 신호(PON1), 신호(PON2)는 파워 게이팅 제어용 신호이다. 또한 신호(PON1), 신호(PON2)는 컨트롤 회로(112)에서 생성하여도 좋다.
컨트롤 회로(112)는 구동 회로층(110)의 동작 전반을 제어하는 기능을 가지는 로직 회로이다. 예를 들어, 컨트롤 회로는 신호(CE), 신호(GW), 및 신호(BW)를 논리 연산하여 기억 장치(100)의 동작 모드(예를 들어 기록 동작, 판독 동작)를 결정한다. 또는 컨트롤 회로(112)는 이 동작 모드가 실행되도록 주변 회로(111)의 제어 신호를 생성한다.
전압 생성 회로(128)는 음의 전압(VBG)을 생성하는 기능을 가진다. 신호(WAKE)는 신호(CLK)의 전압 생성 회로(128)에 대한 입력을 제어하는 기능을 가진다. 예를 들어, 신호(WAKE)에 H레벨의 신호가 공급되면 신호(CLK)가 전압 생성 회로(128)에 입력되고, 전위 생성 회로(128)는 VBG를 생성한다.
주변 회로(111)는 메모리 셀(10)에 대한 데이터의 기록 및 판독을 수행하기 위한 회로이다. 주변 회로(111)는 행 디코더(121), 열 디코더(122), 행 드라이버(123), 열 드라이버(124), 입력 회로(125), 출력 회로(126), 및 RW 어레이(127)를 가진다.
행 디코더(121) 및 열 디코더(122)는 신호(ADDR)를 디코드하는 기능을 가진다. 행 디코더(121)는 기억층(120)의 층마다 액세스하는 행을 지정하기 위한 회로이고, 열 디코더(122)는 기억층(120)의 층마다 액세스하는 열을 지정하기 위한 회로이다. 행 드라이버(123)는 기억층(120)의 층마다 행 디코더(121)가 지정하는 행의 메모리 셀(10)에 접속된 워드선을 선택하는 기능을 가진다. 열 드라이버(124)는 후술하는 RW 회로(129)를 통하여 데이터를 기억층(120)의 메모리 셀(10)에 기록하는 기능, 기억층(120)의 메모리 셀(10)로부터 RW 회로(129)를 통하여 데이터를 판독하는 기능, 판독한 데이터를 유지하는 기능 등을 가진다.
입력 회로(125)는 신호(WDA)를 유지하는 기능을 가진다. 입력 회로(125)가 유지하는 데이터는 열 드라이버(124)에 출력된다. 입력 회로(125)의 출력 데이터는 기억층(120)에 기록되는 데이터(Din)이다. 열 드라이버(124)가 기억층(120)으로부터 판독한 데이터(Dout)는 출력 회로(126)에 출력된다. 출력 회로(126)는 Dout를 유지하는 기능을 가진다. 또한 출력 회로(126)는 Dout를 기억 장치(100)의 외부에 출력하는 기능을 가진다. 출력 회로(126)로부터 출력되는 데이터 신호가 신호(RDA)이다.
PSW(141)는 주변 회로(115)에 대한 VDD의 공급을 제어하는 기능을 가진다. PSW(142)는 행 드라이버(123)에 대한 VHM의 공급을 제어하는 기능을 가진다. 여기서는, 기억 장치(100)의 고전원 전압이 VDD이고, 저전원 전압은 GND(접지 전위)이다. 또한 VHM은 기억층(120)에서 사용되는 고전원 전압이고, VDD보다 높은 경우가 있다. 신호(PON1)에 의하여 PSW(141)의 온·오프가 제어되고, 신호(PON2)에 의하여 PSW(142)의 온·오프가 제어된다. 도 2에서는 주변 회로(115)에서 VDD가 공급되는 전원 도메인의 개수를 하나로 하였지만, 복수로 할 수도 있다. 이 경우, 각 전원 도메인에 대하여 파워 스위치를 제공하면 좋다.
RW 어레이(127)는 P행 R열(P 및 R는 2 이상의 자연수)의 매트릭스상으로 제공된 복수의 판독 기록 회로(RW 회로(129))를 가진다. 도 2 등에서는 1행 1 번째 열에 제공된 RW 회로(129)를 RW 회로(129[1, 1])로 나타내었다. 또한 i행 s 번째 열(i는 1 이상 P 이하의 자연수, s는 1 이상 R 이하의 자연수)에 제공된 RW 회로(129)를 RW 회로(129[i, s])로 나타내었다. 또한 P행 R 번째 열에 제공된 RW 회로(129)를 RW 회로(129[P, R])로 나타내었다.
또한 본 명세서 등에서 RW 회로(129) 전체에 따른 사항을 설명하는 경우나, 개개의 RW 회로(129)에 공통되는 사항을 나타내는 경우에는, 단순히 "RW 회로(129)"라고 표기하는 경우가 있다.
RW 회로(129)는 후술하는 비트선과 전기적으로 접속되고, 기억층(120)의 메모리 셀(10)에 데이터를 기록하는 기능과, 메모리 셀(10)에 유지되어 있는 데이터를 판독하는 기능을 가진다.
<기억층(120)의 구성예>
N층의 기억층(120)의 구성예에 대하여 설명한다. 각각의 기억층(120)은 P행 Q열(Q는 2 이상의 자연수)의 매트릭스상으로 제공된 복수의 메모리 셀(10)을 가진다. 도 3은 k 번째 층의 기억층(120)(기억층(120_k))을 Z 방향으로 본 블록도이다. 본 명세서 등에서 X 방향은 행 방향에 상당하고, Y 방향은 열 방향에 상당하고, Z 방향은 기억층(120)의 적층 방향에 상당한다.
도 3 등에서는 k 번째 층의 기억층(120)의 1행 1 번째 열에 제공된 메모리 셀(10)을 메모리 셀(10[1, 1]_k)로 나타내었다. 또한 k 번째 층의 기억층(120)의 i행 j 번째 열(j는 1 이상 Q 이하의 자연수)에 제공된 메모리 셀(10)을 메모리 셀(10[i, j]_k)로 나타내었다. 또한 k 번째 층의 기억층(120)의 P행 Q 번째 열에 제공된 메모리 셀(10)을 메모리 셀(10[P, Q]_k)로 나타내었다.
또한 본 명세서 등에서 메모리 셀(10) 전체에 따른 사항을 설명하는 경우나, 개개의 메모리 셀(10)에 공통의 사항을 나타낸 경우에는 단순히 "메모리 셀(10)"이라고 표기하는 경우가 있다.
또한 기억층(120)의 각 층은 Q개의 워드선(WWL)과, Q개의 용량선(CL)과, Q개의 선택선(SL)을 가진다. Q개의 워드선(WWL), Q개의 용량선(CL), 및 Q개의 선택선(SL)은 열 방향(Y 방향)으로 연장되는 영역을 가진다.
도 3 등에서는 k 번째 층의 기억층(120)에 제공된 1 번째 열의 워드선(WWL)을 워드선(WWL[1]_k)으로 나타내었다. 또한 k 번째 층의 기억층(120)에 제공된 j 번째 열의 워드선(WWL)을 워드선(WWL[j]_k)으로 나타내었다. 또한 k 번째 층의 기억층(120)에 제공된 Q 번째 열의 워드선(WWL)을 워드선(WWL[Q]_k)으로 나타내었다. 용량선(CL) 및 선택선(SL)도 워드선(WWL)과 마찬가지로 나타내었다.
또한 본 명세서 등에서 워드선(WWL) 전체에 따른 사항을 설명하는 경우나 개개의 워드선(WWL)에 공통되는 사항을 나타낸 경우에는 단순히 "워드선(WWL)"이라고 표기하는 경우가 있다. 워드선(WWL)에 한정되지 않고, 다른 배선 및 전극 등에 대해서도 마찬가지로 표기하는 경우가 있다.
기억층(120_k)에서 j 번째 열에 제공된 워드선(WWL), j 번째 열에 제공된 용량선(CL), 및 j 번째 열에 제공된 선택선(SL)은 j 번째 열에 제공된 메모리 셀(10)과 전기적으로 접속된다.
또한 일반적으로는 용량선(CL)에는 고정 전위가 공급된다. 용량선(CL)에 고정 전위가 공급되는 경우에는 용량선(CL)은 열 방향으로 연장되지 않아도 된다. 예를 들어 용량선(CL)이 행 방향으로 연장되어도 좋다. 또한 임의의 복수의 용량선(CL)을 서로 전기적으로 접속하여도 좋다.
또한 기억 장치(100)는 Z 방향으로 연장되고, 또한 P행 R열의 매트릭스상으로 제공된 비트선(WBL)과, Z 방향으로 연장되고, 또한 P행 Q열의 매트릭스상으로 제공된 비트선(RBL)을 가진다(도 3 및 도 4 참조).
열의 위치를 나타낸 R와 Q의 관계는 Q가 홀수인 경우에는 수학식 1 또는 수학식 2로 나타낼 수 있다.
R=(Q+1)/2 …(수학식 1)
Q=2×R-1 …(수학식 2)
열의 위치를 나타낸 R와 Q의 관계는 Q가 짝수인 경우에는 수학식 3 또는 수학식 4로 나타낼 수 있다.
R=Q/2 … (수학식 3)
Q=2×R …(수학식 4)
비트선(WBL)은 기억층(120_k)과 중첩되는 영역을 가진다. 비트선(RBL)은 기억층(120_k)과 중첩되는 영역을 가진다.
도 3 등에서는 i행 s 번째 열에 제공된 비트선(WBL)을 비트선(WBL[i, s])으로 나타내었다. 또한 도 3 등에서는 i행 j 번째 열에 제공된 비트선(WRBL)을 비트선(RBL[i, j])으로 나타내었다.
기억층(120_k)에서 하나의 비트선(WBL)은 2개의 메모리 셀(10)과 전기적으로 접속된다. 구체적으로는 비트선(WBL[i, s])은 메모리 셀(10[i, 2×s-1]_k) 및 메모리 셀(10[i, 2×s]_k)과 전기적으로 접속된다. 도 3 등에서는 j가 2×s-1인 경우를 나타내었다.
또한 기억층(120_k)에서 비트선(RBL[i, j])은 메모리 셀(10[i, j]_k)과 전기적으로 접속된다.
도 4는 N층의 기억층(120)의 일부와, 구동 회로층(110)의 일부를 나타낸 사시도이다. 도 5는 N층의 기억층(120)의 일부를 나타낸 사시도이다. 도 5에서는 기억층(120_k)의 일부와 기억층(120_k-1)의 일부의 구성예를 나타내었다. 또한 도 6은 비트선(WBL), 비트선(RBL), 메모리 셀(10), 및 RW 회로(129)의 접속예를 나타낸 도면이다.
비트선(WBL[i, s]), 비트선(RBL[i, j]) 및 비트선(RBL[i, j+1])은 RW 회로(129[i, s])와 전기적으로 접속된다(도 4 및 도 6 참조). 도 4 및 도 6 등에서는 j가 2×s-1이고, j+1이 2×s인 경우를 나타내었다.
열의 위치를 나타내는 s와 j는 j가 홀수인 경우에는 수학식 5 또는 수학식 6으로 나타낼 수 있다.
s=(j+1)/2 …(수학식 5)
j=2×s-1 …(수학식 6)
열의 위치를 나타내는 s와 j는 j가 짝수인 경우에는 수학식 7 또는 수학식 8로 나타낼 수 있다.
s=j/2 …(수학식 7)
j=2×s …(수학식 8)
<메모리 셀(10)의 구성예>
다음으로 메모리 셀(10)의 구성예에 대하여 설명한다. 메모리 셀(10)은 트랜지스터(11A), 트랜지스터(11B), 및 용량 소자(12)를 가진다(도 7의 (A) 참조). 트랜지스터(11A)의 소스 및 드레인 중 한쪽은 노드(FN)와 전기적으로 접속되고, 다른 쪽은 비트선(WBL)과 전기적으로 접속되고, 게이트는 워드선(WWL)과 전기적으로 접속된다. 트랜지스터(11B)의 소스 및 드레인 중 한쪽은 선택선(SL)과 전기적으로 접속되고, 다른 쪽은 비트선(RBL)과 전기적으로 접속되고, 게이트는 노드(FN)와 전기적으로 접속된다.
용량 소자(12)는 노드(FN)와 용량선(CL) 사이에 제공된다. 구체적으로는 용량 소자(12)의 한쪽 전극은 노드(FN)와 전기적으로 접속되고, 다른 쪽 전극은 용량선(CL)과 전기적으로 접속된다.
트랜지스터(11A) 및 트랜지스터(11B)는 채널이 형성되는 반도체층에 금속 산화물의 한 종류인 산화물 반도체를 사용한 트랜지스터("OS 트랜지스터"라고도 함)를 사용하는 것이 바람직하다.
OS 트랜지스터는 오프 전류를 극히 적게 할 수 있다. 구체적으로는 채널 폭 1μm당 오프 전류를 실온하에서 1×10-20A 미만, 바람직하게는 1×10-22A 미만, 더 바람직하게는 1×10-24A 미만으로 할 수 있다.
또한 OS 트랜지스터는 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는 실온 이상 200℃ 이하의 환경 온도하에서도 오프 전류가 거의 증가하지 않는다. 반도체 장치를 구성하는 트랜지스터에 OS 트랜지스터를 사용함으로써, 고온 환경하에서도 동작이 안정되고, 신뢰성이 양호한 기억 장치를 실현할 수 있다.
트랜지스터(11A)에 OS 트랜지스터를 사용함으로써, 용량 소자(12)를 작게 할 수 있다. 또는 용량 소자(12)를 제공하지 않고, 트랜지스터 등의 기생 용량을 용량 소자(12) 대신에 사용할 수 있다. 결과적으로 기억 장치의 점유 면적을 작게 할 수 있다. 또한 메모리 셀을 구성하는 트랜지스터에 OS 트랜지스터를 사용한 기억 소자를 "OS 메모리"라고 부르는 경우가 있다.
산화물 반도체는 스퍼터링법 등을 사용하여 형성할 수 있어, OS 트랜지스터의 제작은 기존의 생산 설비의 일부를 개량하여 수행할 수 있다. 따라서 설비에 대한 투자를 억제할 수 있다. 또한 OS 트랜지스터의 제작 공정에서는 채널이 형성되는 반도체층에 실리콘을 사용하는 트랜지스터(Si 트랜지스터라고도 함)에서 수행되는 불순물 도입 공정 등이 불필요하다. 기억층(120)을 구성하는 트랜지스터에 OS 트랜지스터를 사용함으로써 기억층(120)의 다층화의 실현을 용이하게 할 수 있다.
또한 트랜지스터(11A) 및 트랜지스터(11B) 중 적어도 한쪽에 백 게이트를 가지는 트랜지스터를 사용하여도 좋다. 도 7의 (B)에서는 트랜지스터(11A) 및 트랜지스터(11B) 양쪽에 백 게이트를 가지는 트랜지스터를 사용하는 예를 나타내었다. 또한 도 7의 (B)에서는 트랜지스터(11A) 및 트랜지스터(11B) 각각에서 게이트와 백 게이트를 전기적으로 접속하는 예를 나타내었다.
백 게이트는 게이트와 백 게이트로 반도체층의 채널 형성 영역을 끼우도록 배치된다. 백 게이트는 게이트와 마찬가지로 기능시킬 수 있다. 또한 백 게이트의 전위를 독립적으로 변화시킴으로써 트랜지스터의 문턱 전압을 변화시킬 수 있다.
게이트와 백 게이트는 도전층 또는 저항률이 낮은 반도체층 등으로 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전기장이, 채널이 형성되는 반도체층에 작용하지 않도록 하는 기능(특히, 정전기 등에 대한 정전 차폐 기능)을 가진다. 즉, 정전기 등 외부의 전기장의 영향으로 인하여 트랜지스터의 전기적 특성이 변동되는 것을 방지할 수 있다. 또한 백 게이트를 제공함으로써 BT 시험 전후에서의 트랜지스터의 문턱 전압의 변화량을 저감시킬 수 있다.
또한 도 8의 (A)에 나타낸 바와 같이, 트랜지스터(11A)의 백 게이트를 배선(BGL1)과 전기적으로 접속하고, 트랜지스터(11B)의 백 게이트를 배선(BGL2)과 전기적으로 접속하여도 좋다. 백 게이트의 전위는 게이트와 같은 전위로 하여도 좋고, 접지 전위(GND 전위)나 임의의 전위로 하여도 좋다.
또한 도 8의 (B)에 나타낸 바와 같이, 트랜지스터(11A)의 백 게이트와 트랜지스터(11B)의 백 게이트를 배선(BGL)과 전기적으로 접속하여도 좋다.
또한 트랜지스터(11A) 및 트랜지스터(11B) 각각은 더블 게이트형 트랜지스터이어도 좋다. 도 9의 (A)에 더블 게이트형 트랜지스터(21)의 회로 기호의 예를 나타내었다.
트랜지스터(21)는 트랜지스터(Tr1)와 트랜지스터(Tr2)가 직렬로 접속된 구성을 가진다. 도 9의 (A)에서는 트랜지스터(Tr1)의 소스 및 드레인 중 한쪽이 단자(S)와 전기적으로 접속되고, 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr2)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽이 단자(D)와 전기적으로 접속되어 있는 상태를 나타내었다. 또한 도 9의 (A)에서는 트랜지스터(Tr1)와 트랜지스터(Tr2)의 게이트가 전기적으로 접속되고, 또한 단자(G)와 전기적으로 접속되어 있는 상태를 나타내었다.
도 9의 (A)에 나타낸 트랜지스터(21)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 사이의 도통 상태와 비도통 상태를 전환하는 기능을 가진다. 따라서 더블 게이트형 트랜지스터인 트랜지스터(21)는 트랜지스터(Tr1)와 트랜지스터(Tr2)를 포함하지만, 실질적으로는 하나의 트랜지스터로서 기능한다. 즉, 도 9의 (A)에서 트랜지스터(21)의 소스 및 드레인 중 한쪽은 단자(S)와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)와 전기적으로 접속되고, 게이트는 단자(G)와 전기적으로 접속되어 있다고 말할 수 있다.
또한 트랜지스터(11A) 및 트랜지스터(11B) 각각은 트리플 게이트형 트랜지스터이어도 좋다. 도 9의 (B)에 트리플 게이트형 트랜지스터(22)의 회로 기호예를 나타내었다.
트랜지스터(22)는 트랜지스터(Tr1), 트랜지스터(Tr2), 및 트랜지스터(Tr3)를 직렬로 접속된 구성을 가진다. 도 9의 (B)에서는 트랜지스터(Tr1)의 소스 및 드레인 중 한쪽이 단자(S)와 전기적으로 접속되고, 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr2)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr3)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(Tr3)의 소스 및 드레인 중 다른 쪽이 단자(D)와 전기적으로 접속되어 있는 상태를 나타내었다. 또한 도 9의 (B)에서는 트랜지스터(Tr1), 트랜지스터(Tr2), 및 트랜지스터(Tr3)의 게이트가 전기적으로 접속되고, 또한 단자(G)와 전기적으로 접속되어 있는 상태를 나타내었다.
도 9의 (B)에 나타낸 트랜지스터(22)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 사이의 도통 상태와 비도통 상태를 전환하는 기능을 가진다. 따라서 트리플 게이트형 트랜지스터인 트랜지스터(22)는 트랜지스터(Tr1), 트랜지스터(Tr2), 및 트랜지스터(Tr3)를 포함하지만, 실질적으로 하나의 트랜지스터로서 기능한다. 즉 도 9의 (B)에서 트랜지스터(22)의 소스 및 드레인 중 한쪽은 단자(S)와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)와 전기적으로 접속되고, 게이트는 단자(G)와 전기적으로 접속되어 있다고 말할 수 있다.
트랜지스터(21) 및 트랜지스터(22)와 같이, 복수의 게이트를 가지고, 또한 복수의 게이트가 전기적으로 접속되어 있는 트랜지스터를 "멀티 게이트형 트랜지스터" 또는 "멀티 게이트 트랜지스터"라고 부르는 경우가 있다.
<메모리 셀(10)의 동작예>
다음으로 메모리 셀(10)의 데이터 기록 동작예와 판독 동작예에 대하여 설명한다. 본 실시형태에서는 트랜지스터(11A) 및 트랜지스터(11B)에 n채널형 트랜지스터를 사용하는 것으로 한다. 도 10은 메모리 셀(10)의 동작예를 설명하기 위한 타이밍 차트이다. 도 11의 (A), (B), 12의 (A), 및 (B)는 메모리 셀(10)의 동작예를 설명하기 위한 회로도이다.
또한 도면 등에서 배선 및 전극의 전위의 나타내기 위하여, 배선 및 전극에 인접하여 H 전위를 나타내는 "H", 또는 L 전위를 나타내는 "L"를 부기하는 경우가 있다. 또한 전위 변화가 발생된 배선 및 전극에는, "H" 또는 "L"를 원문자로 부기하는 경우가 있다. 또한 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 겹쳐 "×" 기호를 부기하는 경우가 있다.
우선, 기간 T0에서 워드선(WWL), 비트선(WBL), 및 노드(FN)가 L 전위이고, 비트선(RBL) 및 선택선(SL)이 H 전위인 것으로 한다(도 10 참조).
[데이터 기록 동작]
기간 T1에서 워드선(WWL) 및 비트선(WBL)에 H 전위를 공급한다(도 10 및 도 11의 (A) 참조). 따라서 트랜지스터(11A)가 온 상태가 되고, 노드(FN)에 "1"을 나타내는 데이터로서 H 전위가 기록된다. 더 정확하게는 노드(FN)의 전위가 H 전위가 될 만큼의 양의 전하가 노드(FN)에 공급된다.
트랜지스터(11B)의 게이트, 소스, 및 드레인은 모두 H 전위이기 때문에, 트랜지스터(11B)는 오프 상태이다.
[유지 동작]
기간 T2에서 워드선(WWL)에 L 전위를 공급한다. 따라서 트랜지스터(11A)가 오프 상태가 되고, 노드(FN)에 기록된 데이터가 유지된다(도 10 및 도 11의 (B) 참조).
상술한 바와 같이 OS 트랜지스터는 오프 전류가 매우 적은 트랜지스터이다. 트랜지스터(11A)에 OS 트랜지스터를 사용함으로써 노드(FN)에 기록된 데이터를 장기간 유지할 수 있다. 그러므로 정보 노드(FN)의 전위를 리프레시할 필요가 없어져 메모리 셀(10)의 소비 전력을 저감할 수 있다. 따라서 기억 장치(100)의 소비 전력을 저감할 수 있다.
또한 OS 트랜지스터는 Si 트랜지스터와 비교하여 드레인 내압성이 높다. 따라서 트랜지스터(11A)를 OS 트랜지스터로 함으로써, 노드(FN)에 유지되는 전위의 범위를 넓힐 수 있다. 따라서 노드(FN)에 유지되는 정보의 수를 증가시킬 수 있다.
[판독 동작]
기간 T3에서 비트선(RBL)에 H 전위를 프리차지한다. 즉, H 전위를 유지하면서 비트선(RBL)을 플로팅 상태로 한다(도 10 및 도 12의 (A) 참조).
다음으로 기간 T4에서 선택선(SL)에 L 전위를 공급한다(도 10 및 도 12의 (B) 참조). 이때 노드(FN)에 H 전위가 유지되면, 트랜지스터(11B)가 온 상태가 되어, 비트선(RBL)과 선택선(SL)이 도통 상태가 된다. 따라서 비트선(RBL)의 전위가 H 전위로부터 L 전위로 변화된다.
한편으로 노드(FN)에 "0"을 나타낸 데이터로서 L 전위가 기록되는 경우에는 선택선(SL)에 L 전위를 공급하여도 트랜지스터(11B)가 온 상태가 되지 않는다. 따라서 선택선(SL)에 L 전위를 공급하였을 때의 비트선(RBL)의 전위 변화를 검출함으로써 메모리 셀(10)에 기록된 데이터를 판독할 수 있다.
OS 트랜지스터를 사용한 메모리 셀(10)에서는 OS 트랜지스터를 통하여 노드(FN)에 전하를 기록하는 방식이기 때문에, 종래의 플래시 메모리에서 필요한 고전압이 불필요하고, 고속 기록 동작도 실현할 수 있다. 또한 플로팅 게이트 또는 전하 포획층에 대한 전하 주입 및 이들로부터의 전하 추출도 수행되지 않기 때문에, OS 트랜지스터를 사용한 메모리 셀(10)은 실질적으로 데이터의 기록 및 판독이 제한 없이 가능하다. 또한 OS 트랜지스터를 사용한 메모리 셀(10)은 플래시 메모리와 같이 반복 재기록 동작으로도 전자 포획 중심의 증가로 인한 불안정성이 보이지 않는다. OS 트랜지스터를 사용한 메모리 셀(10)은 종래의 플래시 메모리와 비교하여 열화가 적고, 높은 신뢰성이 얻어진다.
OS 트랜지스터를 사용한 메모리 셀(10)은 자기 메모리 또는 저항 변화형 메모리 등과 달리, 원자 레벨에서의 구조 변화가 일어나지 않는다. 따라서 OS 트랜지스터를 사용한 메모리 셀(10)은 자기 메모리 및 저항 변화형 메모리보다 재기록에 대한 내성이 높다.
또한 본 발명의 일 형태의 기억 장치(100)에서는 메모리 셀(10)과 RW 회로(129)가 Z 방향으로 연장되는 영역을 가지는 비트선(WBL) 및 비트선(RBL)을 통하여 전기적으로 접속된다. 따라서 비트선(WBL)과 비트선(RBL)의 리드 거리가 짧고, 배선 저항 및 기생 용량이 작다.
<RW 회로(129)의 구성예>
열 드라이버(124)에는 열마다 도 13에 나타낸 RW 회로(129)가 제공되어 있다. 도 13은 RW 회로(129)의 구성예를 나타낸 회로도이다.
RW 회로(129)는 트랜지스터(M21) 내지 트랜지스터(M26), 감지 증폭기 회로(31), AND 회로(32), 아날로그 스위치(33), 및 아날로그 스위치(34)를 가진다. RW 회로(129)는 신호(SEN), 신호(SEP), 신호(PRE), 신호(RSEL), 신호(WSEL), 신호(GRSEL), 신호(GWSEL)에 따라 동작한다.
열 드라이버(124)로부터 RW 회로(129)에 공급된 데이터(DIN)는 노드(NW)와 전기적으로 접속된 비트선(WBL)을 통하여 메모리 셀(10)에 기록된다. 또한 노드(NR)와 전기적으로 접속된 비트선(RBL)을 통하여 메모리 셀(10)로부터 판독된 데이터는 RW 회로(129)로부터 데이터(DOUT)로서 열 드라이버(124)에 출력된다.
또한 데이터(DIN) 및 데이터(DOUT)는 내부 신호이고, 각각 데이터 신호(WDA) 및 데이터 신호(RDA)에 대응한다.
[프리차지 회로]
트랜지스터(M21)는 프리차지 회로로서 기능한다. 트랜지스터(M21)에 의하여 비트선(RBL)은 전위(VDD)에 프리차지된다. 신호(PRE)는 프리차지 신호이고, 신호(PRE)에 의하여 트랜지스터(M21)의 도통 상태가 제어된다.
[감지 증폭기 회로]
감지 증폭기 회로(31)는 판독 동작 시에는 비트선(RBL)에 입력된 데이터의 하이 레벨 또는 로 레벨을 판정한다. 또한 감지 증폭기 회로(31)는 기록 동작 시에는 입력된 데이터(DIN)를 일시적으로 유지하는 래치 회로로서 기능한다.
도 13에 나타낸 감지 증폭기 회로(31)는 래치형 감지 증폭기이다. 감지 증폭기 회로(31)는 2개의 인버터 회로를 가지고, 한쪽 인버터 회로의 입력 노드가 다른 쪽 인버터 회로의 출력 노드와 접속된다. 한쪽 인버터 회로의 입력 노드를 노드(NS)로 하고, 출력 노드를 노드(NSB)로 하면 노드(NS) 및 노드(NSB)에서 상보 데이터가 유지된다.
신호(SEN) 및 신호(SEP)는 감지 증폭기 회로(31)를 활성화시키기 위한 감지 증폭기 인에이블 신호이고, 레퍼런스 전위(Vref)는 판독 판정 전위이다. 감지 증폭기 회로(31)는 레퍼런스 전위(Vref)를 기준으로 활성화된 시점의 노드(NSB)의 전위가 하이 레벨인지 로 레벨인지를 판정한다.
AND 회로(32)는 노드(NS)와 비트선(WBL)의 도통 상태를 제어한다. 또한 아날로그 스위치(33)는 노드(NSB)와 비트선(RBL)의 도통 상태를 제어하고, 아날로그 스위치(34)는 노드(NS)와 레퍼런스 전위(Vref)를 공급하는 배선의 도통 상태를 제어한다.
신호(WSEL)는 기록 선택 신호이고, AND 회로(32)를 제어한다. 신호(RSEL)는 판독 선택 신호이고, 아날로그 스위치(33) 및 아날로그 스위치(34)를 제어한다.
[출력 MUX 회로]
트랜지스터(M22) 및 트랜지스터(M23)는 출력 MUX(멀티플렉서) 회로를 구성한다. 신호(GRSEL)는 글로벌 판독 선택 신호이고, 출력 MUX 회로를 제어한다.
출력 MUX 회로는 감지 증폭기 회로(31)로부터 판독한 데이터(DOUT)를 출력하는 기능을 가진다.
[기록 드라이버 회로]
트랜지스터(M24) 내지 트랜지스터(M26)는 기록 드라이버 회로를 구성한다. 신호(GWSEL)는 글로벌 기록 선택 신호이고, 기록 드라이버 회로를 제어한다. 기록 드라이버 회로는 입력된 데이터(DIN)를 감지 증폭기 회로(31)에 기록하는 기능을 가진다.
기록 드라이버 회로는 데이터(DIN)를 기록하는 열을 선택하는 기능을 가진다. 기록 드라이버 회로는 신호(GWSEL)에 따라 바이트 단위, 하프 워드 단위, 또는 1 워드 단위로 데이터를 기록한다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 기억 장치(100)의 변형예에 대하여 설명한다. 기억 장치(100)의 변형예로서, 도 14의 (A)에 기억 장치(100A)를 나타내었다. 본 실시형태에서는 기억 장치(100A)의 기억 장치(100)와 상이한 점에 대하여 설명한다. 본 실시형태에서 설명이 없는 사항에 대해서는 다른 실시형태 등을 참작하면 좋다.
<기억 장치(100A)>
기억 장치(100A)는 구동 회로층(110) 위에 M개의 기억 블록(130)이 적층된 구성을 가진다. 도 14의 (A) 등에서는 1 번째의 기억 블록(130)을 기억 블록(130_1)으로 나타내고, M 번째(M은 2 이상의 자연수)의 기억 블록(130)을 기억 블록(130_M)으로 나타내었다. 또한 t 번째(t는 1 이상 M 이하의 자연수)의 기억 블록(130)을 기억 블록(130_t)으로 나타내었다.
하나의 기억 블록(130)(예를 들어, 기억 블록(130_t))은 RW 어레이(127)를 포함하는 기능층(160)과, R층(R는 1 이상의 자연수)의 기억층(120)을 가진다. 기능층(160)은 예를 들어 OS 트랜지스터로 구성할 수 있다. 도 14의 (A) 등에서는 기억 블록(130_1)에 포함되는 기능층(160)을 기능층(160_1)으로 나타내고, M 번째의 기억 블록(130)에 포함되는 기능층(160)을 기능층(160_M)으로 나타내었다. 또한 t 번째의 기억 블록(130)에 포함되는 기능층(160)을 기능층(160_t)으로 나타내었다.
도 14의 (B)에 기억 블록(130_t)의 구성예를 나타내었다. 도 14의 (B)에 나타낸 기억 블록(130_t)은 기능층(160) 위에 R층의 기억층(120)이 적층되어 있다. R층의 기억층(120)에 포함되는 메모리 셀(10)은 R층의 기억층(120)에 포함되는 비트선(WBL) 및 비트선(RBL)을 통하여 기능층(160_t)에 포함되는 RW 어레이(127)와 전기적으로 접속된다.
N층의 기억층(120)을 복수의 블록으로 나누어, 블록마다 RW 어레이(127)를 제공함으로써 비트선(WBL) 및 비트선(RBL)을 짧게 할 수 있다. 비트선(WBL) 및 비트선(RBL)을 짧게 함으로써 메모리 셀(10)로부터 RW 어레이(127)까지의 신호 전반 거리가 짧아지므로 기억 장치의 동작 속도를 높일 수 있다. 또한 비트선(WBL) 및 비트선(RBL)에 부대되는 기생 용량이 저감되기 때문에 소비 전력을 저감할 수 있다. 또한 하나의 메모리 셀로 복수 비트의 기억을 수행하는 멀티레벨 셀 기억의 실현을 용이하게 할 수 있다. 또한 RW 어레이(127)는 메모리 셀(10)에 유지되어 있는 데이터의 판독, 또는 메모리 셀(10)에 데이터를 기록하는 기능을 가진다. 또한 기능층(160)이 포함하는 회로는 RW 어레이(127)에 한정되지 않고, 다양한 기능을 가지는 회로 등을 제공하여도 좋다. 따라서 RW 어레이(127)를 기능 회로라고 부르는 경우가 있다.
기억 블록(130_t)에 포함되는 기억층(120)의 개수를 나타내는 R는 기억 블록(130)의 총수를 나타내는 M의 약수인 것이 바람직하다.
또한 도 14의 (C)에 나타낸 바와 같이, 기능층(160)의 위층 및 아래층에, 기억층(120)을 제공하여도 좋다. 도 14의 (C)에서는 기능층(160)의 위층 및 아래층에 각각 2층의 기억층(120)을 제공하는 예를 나타내었다. 복수의 기억층(120)으로 기능층(160)을 끼우도록 배치함으로써, 신호 전반 거리를 더 짧게 할 수 있다. 또한 기능층(160)의 위층에 적층되는 기억층(120)과, 기능층(160)의 아래층에 적층되는 기억층(120)은 각각 1층 이상이면 좋다. 따라서 도 14의 (C)에 나타낸 바와 같은, 각각 2층에 한정되는 것이 아니다.
기능층(160)의 위층에 적층되는 기억층(120)의 개수와, 기능층(160)의 아래층에 적층되는 기억층(120)의 개수는 같은 것이 바람직하다. 따라서 도 14의 (C)에 나타낸 기억 블록(130_t)에서는 기억층(120)의 총수를 나타내는 R가 짝수인 것이 바람직하다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 기억 장치(100)의 변형예에 대하여 설명한다. 기억 장치(100)의 변형예로서 도 15의 (A)에 기억 장치(100B)를 나타내었다. 본 실시형태에서는 기억 장치(100B)의 기억 장치(100)와 상이한 점에 대하여 설명한다. 본 실시형태에서 설명이 없는 사항에 대해서는 다른 실시형태 등을 참작하면 좋다.
<기억 장치(100B)>
기억 장치(100B)는 기억 장치(100)의 구동 회로층(110) 대신에 구동 회로층(110A)을 가진다. 도 15의 (B)는 구동 회로층(110A)의 구성예를 설명하는 블록도이다. 구동 회로층(110A)은 구동 회로층(110)의 RW 어레이(127) 대신에 RW 어레이(127A)를 가진다. 구동 회로층(110A)의 RW 어레이(127A) 이외의 구성은 구동 회로층(110)과 마찬가지이므로 본 실시형태에서의 자세한 설명은 생략한다.
RW 어레이(127A)는 1행의 메모리 셀(10)에 대하여 하나의 RW 회로(129)를 가진다. 도 15의 (B) 등에서는 1 번째 행의 RW 회로(129)를 RW 회로(129[1])로 나타내고, i 번째 행의 RW 회로(129)를 RW 회로(129[i])로 나타내었다. 또한 P번째 행의 RW 회로(129)를 RW 회로(129[P])로 나타내었다.
도 16은 N층의 기억층(120)의 일부와, 구동 회로층(110A)의 일부를 나타낸 사시도이다. 또한 도 17은 i 번째 행의 RW 회로(129)(RW 회로(129[i]))와, i 번째 행의 비트선(WBL)(비트선(WBL[i, 1]) 내지 비트선(WBL[i, R]))과, i 번째 행의 비트선(RBL)(비트선(RBL[i, 1]) 내지 비트선(RBL[i, Q]))의 접속예를 나타낸 도면이다.
RW 회로(129[i])는 비트선(WBL[i, 1]) 내지 비트선(WBL[i, R]) 및 비트선(RBL[i, 1]) 내지 비트선(RBL[i, Q])과 전기적으로 접속된다.
RW 어레이(127A)의 구성으로 함으로써 RW 회로(129)를 P행 Q열의 매트릭스상으로 제공하는 경우에 비하여 RW 회로(129)의 설계 자유도를 더 높일 수 있다. 또한 RW 어레이(127A)의 점유 면적을 저감할 수 있어, 구동 회로층(110A)에 포함되는 모든 회로의 설계 자유도를 높일 수 있다.
<기억 장치(100C)>
상기 기억 장치(100B)에서는 1행에 포함되는 모든 비트선이 하나의 RW 회로(129)에 접속되기 때문에 상기 RW 회로(129)에 가해지는 배선 용량 등의 부하가 커지기 쉽다. 특히 기억 장치의 기억 용량이 증가되어 1행에 포함되는 비트선의 개수가 증가되면 그 영향이 커지고 데이터의 판독 기록 속도나 정밀도 등이 저하되기 쉽다.
따라서 메모리 셀(10)과 RW 회로(129) 사이에 선택 회로(153)를 제공함으로써, 판독 기록 동작 시에 RW 회로(129)와 전기적으로 접속되는 비트선(WBL) 및 비트선(RBL)의 개수를 줄여, RW 회로(129)에 가해지는 부하를 저감한다.
도 18의 (A)에 기억 장치(100C)를 나타내었다. 기억 장치(100C)는 기억 장치(100B)의 변형예이다. 따라서 설명의 반복을 줄이기 위하여, 기억 장치(100C)에서의 기억 장치(100B)와 상이한 점에 대하여 설명한다.
기억 장치(100C)는 기억층(120)과 구동 회로층(110A) 사이에 기능층(150)을 가진다. 도 18의 (B)는 기능층(150)의 구성예를 설명하는 블록도이다. 기능층(150)은 제어 회로(151) 및 선택 회로군(152)을 가진다.
선택 회로군(152)은 1행의 메모리 셀(10)에 대하여 하나의 선택 회로(153)를 가진다. 도 18의 (B) 등에서는 1 번째 행의 선택 회로(153)를 선택 회로(153[1])로 나타내고, i 번째 행의 선택 회로(153)를 선택 회로(153[i])로 나타내었다. 또한 P 번째 행의 선택 회로(153)를 선택 회로(153[P])로 나타내었다.
도 19는 기억층(120)의 일부, 기능층(150)의 일부, 및 구동 회로층(110A)의 일부를 나타낸 사시도이다. 또한 도 20은 i 번째 행의 RW 회로(129)(RW 회로(129[i])), i 번째 행의 선택 회로(153)(선택 회로(153[i])), i 번째 행의 비트선(WBL)(도 20에서는 비트선(WBL[i, 1]) 내지 비트선(WBL[i, 6])), 및 i 번째 행의 비트선(RBL)(도 20에서는 비트선(RBL[i, 1]) 내지 비트선(RBL[i, 12]))의 접속예를 나타낸 도면이다.
i 번째 행의 비트선(WBL) 및 i 번째 행의 비트선(RBL)은 선택 회로(153[i])와 전기적으로 접속된다. 선택 회로(153[i])는 배선(154W[i]) 및 배선(154R[i])을 통하여 RW 회로(129[i])와 전기적으로 접속된다. 배선(154W[i])은 RW 회로(129[i])의 노드(NW)와 전기적으로 접속된다. 배선(154R[i])은 RW 회로(129[i])의 노드(NR)와 전기적으로 접속된다(도 19 참조).
선택 회로(153)는 G개(G는 2 이상의 자연수)의 스위치군(155)을 가진다. 본 실시형태 등에서는 1 번째의 스위치군(155)을 스위치군(155[1])으로 나타낸다. 도 20에서는 2 번째의 스위치군(155)인 스위치군(155[2])과, 3 번째의 스위치군(155)인 스위치군(155[3])을 나타내었다.
도 21을 사용하여 선택 회로(153[i])의 구성예에 대하여 더 자세히 설명한다. 상술한 바와 같이, 선택 회로(153[i])는 복수의 스위치군(155)을 가진다. 도 21에서는 2개의 스위치군(155)(스위치군(155[1]) 및 스위치군(155[2]))을 나타내었다. 하나의 스위치군(155)은 복수의 스위치(156)를 가진다. 도 21에서는 스위치군(155[1]) 중에 스위치(156[11]) 내지 스위치(156[19])를 가지는 예를 나타내었다. 마찬가지로 스위치군(155[2]) 중에 스위치(156[21]) 내지 스위치(156[29])를 가지는 예를 나타내었다.
스위치(156[11])는 비트선(WBL[i, 1])과 배선(154W[i]) 사이에 제공된다. 스위치(156[12])는 비트선(RBL[i, 1])과 배선(154R[i]) 사이에 제공된다. 스위치(156[13])는 비트선(RBL[i, 2])과 배선(154R[i]) 사이에 제공된다. 스위치(156[14])는 비트선(WBL[i, 2])과 배선(154W[i]) 사이에 제공된다. 스위치(156[15])는 비트선(RBL[i, 3])과 배선(154R[i]) 사이에 제공된다. 스위치(156[16])는 비트선(RBL[i, 4])과 배선(154R[i]) 사이에 제공된다. 스위치(156[17])는 비트선(WBL[i, 3])과 배선(154W[i]) 사이에 제공된다. 스위치(156[18])는 비트선(RBL[i, 5])과 배선(154R[i]) 사이에 제공된다. 스위치(156[19])는 비트선(RBL[i, 6])과 배선(154R[i]) 사이에 제공된다.
제어 회로(151)는 주변 회로(115)와 전기적으로 접속된다. 또한 제어 회로(151)는 배선(157[1])을 통하여 스위치군(155[1])의 동작을 제어하는 기능을 가진다. 바꿔 말하면, 스위치(156[11]) 내지 스위치(156[19])는 배선(157[1])을 통하여 제어 회로(151)로부터 공급되는 신호에 의하여 도통 상태(온 상태)와 비도통 상태(오프 상태)가 제어된다.
배선(157[1])을 통하여 제어 회로(151)로부터 스위치(156[11]) 내지 스위치(156[19])를 도통 상태로 하는 신호가 공급되면, 비트선(WBL[i, 1]) 내지 비트선(WBL[i, 3])과, 배선(154W[i])이 도통 상태가 된다. 또한 비트선(RBL[i, 1]) 내지 비트선(RBL[i, 6])과 배선(154R[i])이 도통 상태가 된다.
스위치(156[21])는 비트선(WBL[i, 4])과 배선(154W[i]) 사이에 제공된다. 스위치(156[22])는 비트선(RBL[i, 7])과 배선(154R[i]) 사이에 제공된다. 스위치(156[23])는 비트선(RBL[i, 8])과 배선(154R[i]) 사이에 제공된다. 스위치(156[24])는 비트선(WBL[i, 5])과 배선(154W[i]) 사이에 제공된다. 스위치(156[25])는 비트선(RBL[i, 9])과 배선(154R[i]) 사이에 제공된다. 스위치(156[26])는 비트선(RBL[i, 10])과 배선(154R[i]) 사이에 제공된다. 스위치(156[27])는 비트선(WBL[i, 6])과 배선(154W[i]) 사이에 제공된다. 스위치(156[28])는 비트선(RBL[i, 11])과 배선(154R[i]) 사이에 제공된다. 스위치(156[29])는 비트선(RBL[i, 12])과 배선(154R[i]) 사이에 제공된다.
제어 회로(151)는 배선(157[2])을 통하여 스위치군(155[2])의 동작을 제어하는 기능을 가진다. 바꿔 말하면, 스위치(156[21]) 내지 스위치(156[29])는 배선(157[2])을 통하여 제어 회로(151)로부터 공급되는 신호에 의하여 도통 상태와 비도통 상태가 제어된다.
배선(157[2])을 통하여 제어 회로(151)로부터 스위치(156[21]) 내지 스위치(156[29])를 도통 상태로 하는 신호가 공급되면, 비트선(WBL[i, 4]) 내지 비트선(WBL[i, 6])과 배선(154W[i])이 도통 상태가 된다. 또한 비트선(RBL[i, 7]) 내지 비트선(RBL[i, 12])과 배선(154R[i])이 도통 상태가 된다.
또한 배선(157[3])은 스위치군(155[3])(도시 생략)에 포함되는 복수의 스위치(156)에 제어 신호를 전달하는 기능을 가진다.
제어 회로(151)는 사용하는 비트선에 따라 온 상태로 하는 스위치군(155)을 선택한다. 예를 들어, 비트선(RBL[i, 7])에 접속하는 메모리 셀(10)에 대하여 데이터의 판독 기록 동작을 수행하는 경우에는 제어 회로(151)는 스위치군(155[2])을 온 상태로 하고, 이 외의 스위치군(155)을 오프 상태로 한다.
온 상태로 하는 스위치군(155)을 선택함으로써 판독 기록 동작 시에 RW 회로(129)와 전기적으로 접속되는 비트선(WBL) 및 비트선(RBL)의 개수를 줄일 수 있다. 따라서 RW 회로(129)에 가해지는 배선 용량 등의 부하를 저감할 수 있다.
본 실시형태에서는 하나의 스위치군(155)에 3개의 비트선(WBL) 및 6개의 비트선(RBL)이 접속되는 구성을 나타내었지만, 하나의 스위치군(155)에 접속하는 비트선(WBL) 및 비트선(RBL)의 개수는 이에 한정되지 않는다. 또한 비트선(WBL) 및 비트선(RBL) 중 한쪽을 스위치군(155)과 전기적으로 접속하고, 다른 쪽을 RW 회로(129)와 전기적으로 접속하여도 좋다.
또한 스위치군(155)의 수 G는 1행 중에 포함되는 비트선(WBL)의 수 R의 약수인 것이 바람직하다. 또는 스위치군(155)의 수 G는 1행 중에 포함되는 비트선(RBL)의 수 Q의 약수인 것이 바람직하다.
스위치(156)로서 MEMS(Micro Electro Mechanical Systems) 소자나 트랜지스터 등의 스위칭 소자를 사용할 수 있다. 스위치(156)로서 트랜지스터를 사용하는 경우에는 OS 트랜지스터를 사용하는 것이 바람직하다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는 상기 실시형태에 따른 기억 장치의 일례에 대하여, 도 22 내지 도 27을 사용하여 설명한다. 우선 상기 기억 장치를 구성하는 메모리 셀의 구성예에 대하여 설명한다.
<메모리 셀의 구성예>
도 22의 (A) 및 (B)에 본 발명의 일 형태에 따른 기억 장치를 구성하는 메모리 셀(860)의 구조를 나타내었다. 도 22의 (A)는 메모리 셀(860)과 그 주변의 상면도이다. 또한 도 22의 (B)는 메모리 셀(860)의 단면도이고, 도 22의 (B)는 도 22의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분에 대응한다. 도 22의 (B)에서 트랜지스터(600)의 채널 길이 방향의 단면과, 트랜지스터(700)의 채널 폭 방향의 단면을 나타내었다. 또한 도 22의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다. 또한 도 22의 (A)에 나타낸 X 방향, Y 방향, 및 Z 방향은 각각 서로 직교 또는 교차하는 방향이다. 여기서, X 방향 및 Y 방향은 기판면에 대하여 평행 또는 실질적으로 평행이고, Z 방향은 기판면에 대하여 수직 또는 실질적으로 수직인 것이 바람직하다.
본 실시형태에 나타내는 메모리 셀(860)은 트랜지스터(600), 트랜지스터(700), 및 용량 소자(655)를 가진다. 메모리 셀(860)은 위의 실시형태에 나타낸 메모리 셀(10)과 대응하고, 트랜지스터(600), 트랜지스터(700), 및 용량 소자(655)는 각각 위의 실시형태에 나타낸 트랜지스터(11A), 트랜지스터(11B), 용량 소자(12)에 대응한다. 따라서 트랜지스터(600)의 소스 및 드레인 중 한쪽과, 트랜지스터(700)의 게이트와, 용량 소자(655)의 한쪽 전극은 전기적으로 접속되어 있다.
도 22의 (A), (B)에 나타낸 바와 같이, 메모리 셀(860)에서는 절연체(614) 위에 트랜지스터(600) 및 트랜지스터(700)가 배치되고, 또한 트랜지스터(600) 및 트랜지스터(700)의 일부 위에 절연체(680)가 배치되고, 트랜지스터(600), 트랜지스터(700), 및 절연체(680) 위에 절연체(682)가 배치되고, 절연체(682) 위에 절연체(685)가 배치되고, 절연체(685) 위에 용량 소자(655)가 배치되고, 용량 소자(655) 위에 절연체(688)가 배치된다. 절연체(614), 절연체(680), 절연체(682), 절연체(685), 및 절연체(688)는 층간막으로서 기능한다.
여기서 트랜지스터(600)는 절연체(614) 위의 절연체(616)와, 절연체(616)에 매립되도록 배치된 도전체(605)(도전체(605a) 및 도전체(605b))와, 절연체(616) 위 및 도전체(605) 위의 절연체(622)와, 절연체(622) 위의 절연체(624)와, 절연체(624) 위의 산화물(630a)과, 산화물(630a) 위의 산화물(630b)과, 산화물(630b) 위의 산화물(643a) 및 산화물(643b)과, 산화물(643a) 위의 도전체(642a)와, 산화물(643b) 위의 도전체(642b)와, 절연체(624)의 일부, 산화물(630a)의 측면, 산화물(630b)의 측면, 산화물(643a)의 측면, 도전체(642a)의 측면, 도전체(642a)의 상면, 산화물(643b)의 측면, 도전체(642b)의 측면, 및 도전체(642b)의 상면과 각각 접하는 절연체(672)와, 절연체(672) 위의 절연체(673)와, 산화물(630b) 위의 산화물(630c)과, 산화물(630c) 위의 절연체(650)와, 절연체(650) 위에 위치하고, 산화물(630c)과 중첩되는 도전체(660)(도전체(660a) 및 도전체(660b))를 가진다. 또한 산화물(630c)은 산화물(643a)의 측면, 산화물(643b)의 측면, 도전체(642a)의 측면, 및 도전체(642b)의 측면과 각각 접한다. 여기서 도 22의 (B)에 나타낸 바와 같이, 도전체(660)의 상면의 높이는 절연체(650)의 상면, 산화물(630c)의 상면, 및 절연체(680)의 상면의 높이와 실질적으로 일치하여 배치된다. 또한 절연체(682)는 도전체(660), 절연체(650), 산화물(630c), 및 절연체(680) 각각의 상면과 접한다.
또한 이하에서 산화물(630a), 산화물(630b), 및 산화물(630c)을 통틀어 산화물(630)이라고 부르는 경우가 있다. 또한 산화물(643a)과 산화물(643b)을 통틀어 산화물(643)이라고 부르는 경우가 있다. 또한 도전체(642a)와 도전체(642b)를 통틀어 도전체(642)라고 부르는 경우가 있다.
트랜지스터(600)에서, 도전체(660)는 게이트로서 기능하고, 도전체(642a) 및 도전체(642b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 또한 도전체(605)는 백 게이트로서 기능한다. 트랜지스터(600)는 게이트로서 기능하는 도전체(660)가 절연체(680) 등에 의하여 형성되는 개구를 매립하도록 자기 정합(自己整合)적으로 형성된다. 이와 같이 본 실시형태에 따른 기억 장치에서는 위치를 맞추지 않고, 도전체(660)를 도전체(642a)와 도전체(642b) 사이의 영역에 확실하게 배치할 수 있다.
또한 트랜지스터(700)는 절연체(614) 위의 절연체(616)와, 절연체(616)에 매립되도록 배치된 도전체(705)(도전체(705a) 및 도전체(705b))와, 절연체(616) 위 및 도전체(705) 위의 절연체(622)와, 절연체(622) 위의 절연체(624)와, 절연체(624) 위의 산화물(730a)과, 산화물(730a) 위의 산화물(730b)과, 산화물(730b) 위의 산화물(743a) 및 산화물(743b)과, 산화물(743a) 위의 도전체(742a)와, 산화물(743b) 위의 도전체(742b)와, 절연체(624)의 일부, 산화물(730a)의 측면, 산화물(730b)의 측면, 산화물(743a)의 측면, 도전체(742a)의 측면, 도전체(742a)의 상면, 산화물(743b)의 측면, 도전체(742b)의 측면, 및 도전체(742b)의 상면과 각각 접하는 절연체(672)와, 절연체(672) 위의 절연체(673)와, 산화물(730b) 위의 산화물(730c)과, 산화물(730c) 위의 절연체(750)와, 절연체(750) 위에 위치하고, 산화물(730c)과 중첩되는 도전체(760)(도전체(760a) 및 도전체(760b))를 가진다. 또한 산화물(730c)은 산화물(743a)의 측면, 산화물(743b)의 측면, 도전체(742a)의 측면, 및 도전체(742b)의 측면과 각각 접한다. 여기서, 도 22의 (B)에 나타낸 바와 같이, 도전체(760)의 상면은 절연체(750)의 상면, 산화물(730c)의 상면, 및 절연체(680)의 상면과 실질적으로 일치하여 배치된다. 또한 절연체(682)는 도전체(760), 절연체(750), 산화물(730c), 및 절연체(680) 각각의 상면과 접한다.
또한 이하에서 산화물(730a), 산화물(730b), 및 산화물(730c)을 통틀어 산화물(730)이라고 부르는 경우가 있다. 또한 산화물(743a)과 산화물(743b)을 통틀어 산화물(743)이라고 부르는 경우가 있다. 또한 도전체(742a)와 도전체(742b)를 통틀어 도전체(742)라고 부르는 경우가 있다.
트랜지스터(700)에서 도전체(760)는 트랜지스터의 게이트로서 기능하고, 도전체(742a) 및 도전체(742b)는 각각 소스 또는 드레인으로서 기능한다. 또한 도전체(705)는 백 게이트로서 기능한다. 트랜지스터(700)는 게이트로서 기능하는 도전체(760)가 절연체(680) 등에 의하여 형성되는 개구를 매립하도록 자기 정합적으로 형성된다. 이와 같이, 본 실시형태에 따른 기억 장치에서는 위치를 맞추지 않아도 도전체(760)를 도전체(742a)와 도전체(742b) 사이의 영역에 확실하게 배치할 수 있다.
여기서 트랜지스터(700)는 트랜지스터(600)와 같은 층에 형성되고, 같은 구성을 가진다. 따라서 트랜지스터(700)의 채널 길이 방향의 단면은 도시되지 않았지만 도 22의 (B)에 나타낸 트랜지스터(600)의 채널 길이 방향의 단면과 마찬가지의 구조를 가진다. 즉, 단면도에서 도시되지 않는 산화물(743)과 도전체(742)도 도 22의 (B)에 나타낸 산화물(643)과 도전체(642)와 마찬가지의 구조를 가진다. 또한 트랜지스터(600)의 채널 폭 방향의 단면은 도시되지 않았지만, 도 22의 (B)에 나타낸 트랜지스터(700)의 채널 폭 방향의 단면과 마찬가지의 구조를 가진다.
따라서 산화물(730)은 산화물(630)과 같은 구성을 가지고, 산화물(630)의 기재를 참작할 수 있다. 도전체(705)는 도전체(605)와 같은 구성을 가지고, 도전체(605)의 기재를 참작할 수 있다. 산화물(743)은 산화물(643)과 같은 구성을 가지고, 산화물(643)의 기재를 참작할 수 있다. 도전체(742)는 도전체(642)와 같은 구성을 가지고, 도전체(642)의 기재를 참작할 수 있다. 절연체(750)는 절연체(650)와 같은 구성을 가지고, 절연체(650)의 기재를 참작할 수 있다. 도전체(760)는 도전체(660)와 같은 구성을 가지고, 도전체(660)의 기재를 참작할 수 있다. 이하에서는, 특별히 기재되어 있지 않은 한, 상기와 같이 트랜지스터(700)의 구성에는, 트랜지스터(600)의 구성의 기재를 참작할 수 있다.
여기서 트랜지스터(600) 및 트랜지스터(700)에서는, 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)을 포함하는 산화물(630) 및 산화물(730)에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
예를 들어 산화물 반도체로서 기능하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 에너지 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터(600)의 비도통 상태에서의 누설 전류(오프 전류)를 매우 작게 할 수 있다.
산화물 반도체로서 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한 산화물 반도체로서 In-M 산화물, In-Zn 산화물, 또는 M-Zn 산화물을 사용하여도 좋다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(600) 및 트랜지스터(700)는 오프 전류가 매우 작으므로 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또한 트랜지스터(600) 및 트랜지스터(700)는 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는 실온 이상 200℃ 이하의 환경 온도하에서도 오프 전류가 거의 증가하지 않는다. 따라서 고온 환경하에서도 동작이 안정되고, 신뢰성이 양호한 기억 장치를 실현할 수 있다.
트랜지스터(600)의 오프 전류가 매우 작기 때문에 용량 소자(655)의 용량값을 작게 설정할 수 있다. 이에 의하여 메모리 셀(860)의 점유 면적을 작게 하여 기억 장치의 집적화를 도모할 수 있다.
도 22의 (A)에 나타낸 바와 같이 도전체(742a), 도전체(660), 도전체(605), 및 도전체(705)는 Y 방향으로 연장되는 것이 바람직하다. 이와 같은 구조로 함으로써 도전체(742a)는 위의 실시형태에 나타낸 선택선(SL)으로서 기능한다. 또한 도전체(660)는 위의 실시형태에 나타낸 워드선(WWL)으로서 기능한다. 또한 도전체(605)는 위의 실시형태에 나타낸 배선(BGL1)으로서 기능한다. 또한 도전체(705)는 위의 실시형태에 나타낸 배선(BGL2)으로서 기능한다.
용량 소자(655)는 절연체(685) 위의 도전체(646a)와, 도전체(646a)를 덮는 절연체(686)와, 도전체(656) 중 적어도 일부와 중첩하여 절연체(686) 위에 배치되는 도전체(656)를 가진다. 여기서 도전체(646a)는 용량 소자(655)의 한쪽 전극으로서 기능하고, 도전체(646b)는 용량 소자(655)의 다른 쪽 전극으로서 기능한다. 또한 절연체(686)는 용량 소자(655)의 유전체로서 기능한다.
또한 도전체(656)는 Y 방향으로 연장시켜 위의 실시형태에 나타낸 용량선(CL)으로서 기능시키는 것이 바람직하다.
또한 절연체(622), 절연체(624), 절연체(672), 절연체(673), 절연체(680), 절연체(682), 및 절연체(685)에 개구가 형성되고, 플러그로서 기능하는 도전체(640)(도전체(640a), 도전체(640b), 도전체(640c), 및 도전체(640d))가 상기 개구에 매립되도록 제공된다. 또한 절연체(685)와 도전체(640)의 상면이 일치하도록 제공된다.
도전체(640a)는 하면이 도전체(642a)에 접하고, 상면이 도전체(646a)에 접한다. 도전체(640c)는 하면이 도전체(760)에 접하고, 상면이 도전체(646a)에 접한다. 이와 같이 하여, 트랜지스터(600)의 소스 및 드레인 중 한쪽과, 트랜지스터(700)의 게이트와, 용량 소자(655)의 한쪽 전극은 전기적으로 접속된다.
도전체(640b)는 도전체(642b)의 측면에 접하여 제공된다. 도전체(640b)의 아래쪽에 도전체(615) 및 도전체(607)가 제공되고, 도전체(640b)의 위쪽에 도전체(646b) 및 도전체(657)가 제공된다. 도전체(607)는 절연체(614)에 형성된 개구에 제공된다. 여기서 도전체(615)는 도전체(605)와 같은 층에 형성되고, 마찬가지의 구성을 가진다. 또한 도전체(646b)는 도전체(646a)와 같은 층에 형성되고, 마찬가지의 구성을 가진다. 또한 도전체(657)는 절연체(686) 및 절연체(688)에 형성된 개구에 제공된다.
도전체(640b)는 도전체(607) 및 도전체(615)에 의하여 아래층의 메모리 셀(860)의 도전체(640b)와 전기적으로 접속된다. 또한 도전체(640b)는 도전체(646b) 및 도전체(657)에 의하여 위층의 메모리 셀(860)의 도전체(640b)와 전기적으로 접속된다. 이와 같이 도전체(607), 도전체(615), 도전체(640b), 도전체(646b), 및 도전체(657)는 Z 방향으로 연장되고, 위의 실시형태에 나타낸 비트선(WBL)으로서 기능한다.
또한 단면도에 도시되지 않았지만, 도전체(640d)는 도전체(742b)의 측면에 접하여 제공된다. 또한 도전체(640d)의 아래쪽에 도전체(715)가 제공된다. 도전체(640d)는 위층 및 아래층의 도전체(640d)와 전기적으로 접속된다. 이와 같이 도전체(715) 및 도전체(640d) 등은 Z 방향으로 연장되고, 위의 실시형태에 나타낸 비트선(RBL)으로서 기능한다.
도 22의 (B)에 나타낸 바와 같이, 트랜지스터(600)와 트랜지스터(700)를 같은 층에 형성함으로써, 트랜지스터(600)와 트랜지스터(700)를 같은 공정으로 형성할 수 있다. 따라서 기억 장치의 제조 공정을 단축하여 생산성을 향상시킬 수 있다.
또한 메모리 셀(860)에서 트랜지스터(600)의 채널 길이 방향과 트랜지스터(700)의 채널 길이 방향이 평행하게 되도록 트랜지스터(600), 트랜지스터(700), 용량 소자(655)를 제공하였지만, 본 실시형태에 나타내는 기억 장치는 이에 한정되는 것이 아니다. 도 22 등에 나타낸 메모리 셀(860)은 기억 장치의 구성의 일례이고, 회로 구성이나 구동 방법에 따라 적절한 구조의 트랜지스터 또는 용량 소자 등을 적절히 배치하면 좋다.
[메모리 셀의 자세한 구성]
이하에서는 본 발명의 일 형태에 따른 메모리 셀(860)의 자세한 구성에 대하여 설명한다. 이하에서 트랜지스터(700)의 구성 요소는 트랜지스터(600)의 구성 요소의 기재를 참작할 수 있는 것으로 한다.
도 22에 나타낸 바와 같이 산화물(630)은 절연체(624) 위의 산화물(630a)과, 산화물(630a) 위의 산화물(630b)과, 산화물(630b) 위에 배치되고 적어도 일부가 산화물(630b)의 상면에 접하는 산화물(630c)을 가지는 것이 바람직하다. 여기서 산화물(630c)의 측면은 산화물(643a), 산화물(643b), 도전체(642a), 도전체(642b), 절연체(672), 절연체(673), 및 절연체(680)에 접하여 제공되어 있는 것이 바람직하다.
즉 산화물(630)은 산화물(630a)과, 산화물(630a) 위의 산화물(630b)과, 산화물(630b) 위의 산화물(630c)을 가진다. 산화물(630b) 아래에 산화물(630a)을 가짐으로써, 산화물(630a)보다 아래쪽에 형성된 구조물로부터 산화물(630b)에 대한 불순물의 확산을 억제할 수 있다. 또한 산화물(630b) 위에 산화물(630c)을 가짐으로써, 산화물(630c)보다 위쪽에 형성된 구조물로부터 산화물(630b)에 대한 불순물의 확산을 억제할 수 있다.
또한 트랜지스터(600)에서 채널 형성 영역과 그 근방에서 산화물(630a), 산화물(630b), 및 산화물(630c)의 3층이 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(630b)의 단층, 산화물(630b)과 산화물(630a)의 2층 구조, 산화물(630b)과 산화물(630c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 예를 들어, 산화물(630c)을 2층 구조로 하여, 4층의 적층 구조를 제공하는 구성으로 하여도 좋다.
또한 산화물(630)은 각 금속 원자의 원자수비가 상이한 산화물의 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(630a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(630b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(630a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(630b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(630b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(630a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(630c)로서는 산화물(630a) 또는 산화물(630b)로서 사용할 수 있는 금속 산화물을 사용할 수 있다. 또한 산화물(630c)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(630b)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 크게 되어도 좋다.
구체적으로는, 산화물(630a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 또는 1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다.
또한 산화물(630b)로서 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성, 또는 1:1:1[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(630b)로서 In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성, 또는 In:Ga:Zn=10:1:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(630b)로서 In-Zn 산화물(예를 들어, In:Zn=2:1[원자수비] 또는 그 근방의 조성, In:Zn=5:1[원자수비] 또는 그 근방의 조성, 또는 In:Zn=10:1[원자수비] 또는 그 근방의 조성)을 사용하여도 좋다. 또한 산화물(630b)로서 In 산화물을 사용하여도 좋다.
또한 산화물(630c)로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성, Ga:Zn=2:1[원자수비] 또는 그 근방의 조성, 또는 Ga:Zn=2:5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(630c)에 산화물(630b)에 사용할 수 있는 재료를 적용하여, 단층 또는 적층으로 제공하여도 좋다. 예를 들어 산화물(630c)을 적층 구조로 하는 경우의 구체적인 예로서는, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성과, In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성의 적층 구조, Ga:Zn=2:1[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, Ga:Zn=2:5[원자수비]와 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, 산화 갈륨과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조 등을 들 수 있다.
또한 산화물(630b, 630c)로서 막 내의 인듐의 비율을 높임으로써 트랜지스터의 온 전류, 또는 전계 효과 이동도 등을 높일 수 있기 때문에 적합하다. 또한 상술한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다.
또한 트랜지스터에 요구되는 동작 주파수 등에 따라 금속 산화물에 포함되는 원소의 조성을 변경하여도 좋다. 예를 들어, 메모리 셀에 포함되는 트랜지스터에서는 금속 산화물을 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성으로 하고, 구동 회로층(110)에 포함되는 트랜지스터에서는 금속 산화물을 In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성으로 하여도 좋다. 또한 구동 회로층(110)에 포함되는 트랜지스터에서는 금속 산화물을 In:Ga:Zn=10:1:3[원자수비] 또는 이들의 근방의 조성, 또는 In:Zn=2:1[원자수비] 또는 이들의 근방의 조성으로 하여도 좋다.
또한 산화물(630b)은 결정성을 가져도 좋다. 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(630b)로부터의 산소 추출을 억제할 수 있다. 또한 가열 처리를 수행하여도, 산화물(630b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(600)는 제조 공정에서의 높은 온도(소위 서멀 버짓(thermal budget))에 대하여 안정적이다.
또한 산화물(630c)은 절연체(680)를 포함하는 층간막에 제공된 개구 내에 제공되는 것이 바람직하다. 따라서 절연체(650) 및 도전체(660)는 산화물(630c)을 개재(介在)하여 산화물(630b) 및 산화물(630a)의 적층 구조와 중첩되는 영역을 가진다. 상기 구조로 함으로써, 산화물(630c)과 절연체(650)를 연속적으로 성막함으로써 형성할 수 있기 때문에, 산화물(630)과 절연체(650)의 계면을 청정하게 유지할 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(600)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
산화물(630)(예를 들어, 산화물(630b))에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체의 캐리어 농도를 낮추는 경우에는, 산화물 반도체 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손(VO: oxygen vacancy라고도 함)을 형성하는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스에 의하여 이동하기 쉽기 때문에, 산화물 반도체에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다.
VOH는 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서, 도너 농도 대신에 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재되는 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
이상으로부터, 산화물 반도체를 산화물(630)에 사용하는 경우, 산화물(630) 내의 VOH를 가능한 한 저감하여 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는, 산화물 반도체 내의 수분, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
예를 들어, 산화물(630b)의 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 할 수 있다. 수소 등의 불순물이 충분히 저감된 산화물(630)을 트랜지스터(600)의 채널 형성 영역에 사용함으로써, 노멀리 오프 특성으로 할 수 있어, 안정된 전기 특성을 가질 수 있고, 신뢰성이 향상될 수 있다.
또한 산화물(630)에 산화물 반도체를 사용하는 경우, 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱 바람직하고, 1×1012cm-3 미만인 것이 더욱 바람직하다. 또한 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도의 하한값에 대해서는, 특별히 한정되지 않지만, 예를 들어 1×10-9cm- 3로 할 수 있다.
절연체(614), 절연체(622), 절연체(672), 절연체(673), 및 절연체(682)로서 불순물의 확산을 억제하는 재료(이하, 불순물에 대한 배리어성 재료라고도 함)를 사용하여, 수소 등의 불순물이 산화물(630)로 확산되는 것을 저감하는 것이 바람직하다. 또한 본 명세서 등에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다. 또한 본 명세서 등에서, 배리어성을 가지는 절연막을 배리어 절연막이라고 부르는 경우가 있다.
예를 들어 수소 및 산소의 확산을 억제하는 기능을 가지는 재료로서, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화 산화 실리콘 등이 있다. 특히, 질화 실리콘 또는 질화 산화 실리콘은 수소에 대한 배리어성이 높기 때문에, 밀봉하는 재질로서 사용하는 것이 바람직하다.
또한 예를 들어 수소를 포획 및 고착하는 기능을 가지는 재료로서, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물이 있다.
예를 들어 절연체(614)로서 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(600) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(624) 등에 포함되는 산소가 기판 측으로 확산되는 것을 억제할 수 있다.
도전체(605)는 산화물(630) 및 도전체(660)와 중첩되도록 배치된다. 또한 도전체(605)는 절연체(616)에 매립되어 제공되는 것이 바람직하다.
도전체(605)가 백 게이트로서 기능하는 경우, 도전체(605)에 인가하는 전위를 도전체(660)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(600)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(605)에 음의 전위를 인가함으로써, 트랜지스터(600)의 Vth를 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(605)에 음의 전위를 인가하는 것이, 인가하지 않은 경우보다 도전체(660)에 인가하는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 도전체(605)는 도 22의 (A)에 나타낸 바와 같이, 산화물(630)에서 도전체(642a) 및 도전체(642b)와 중첩되지 않는 영역의 크기보다 크게 제공되는 것이 좋다. 특히, 도전체(605)는 산화물(630)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 산화물(630)의 채널 폭 방향에서의 측면의 외측에서 도전체(605)와 도전체(660)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다. 또는 도전체(605)를 크게 제공함으로써, 도전체(605) 형성 이후의 제작 공정의 플라스마를 사용한 처리에서, 국소적인 차징(차지 업이라고도 함)을 완화할 수 있는 경우가 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전체(605)는 적어도 도전체(642a)와 도전체(642b) 사이에 위치하는 산화물(630)과 중첩되면 좋다.
또한 절연체(624)의 저면을 기준으로 하여, 산화물(630a) 및 산화물(630b)과, 도전체(660)가 중첩되지 않는 영역에서의 도전체(660)의 저면의 높이는 산화물(630b)의 저면의 높이보다 낮은 위치에 배치되어 있는 것이 바람직하다.
도면에 나타낸 바와 같이 게이트로서 기능하는 도전체(660)가 채널 형성 영역의 산화물(630b)의 측면 및 상면을 산화물(630c) 및 절연체(650)를 개재하여 덮는 구조로 함으로써, 도전체(660)로부터 발생하는 전계를 산화물(630b)에 발생하는 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(600)의 온 전류를 증대시켜, 주파수 특성을 향상시킬 수 있다. 본 명세서에서는, 제 1 게이트 및 제 2 게이트의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도전체(605a)는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 도전체인 것이 바람직하다. 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 사용할 수 있다. 또한 도전체(605b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(605)는 2층으로 도시되었지만, 3층 이상의 다층 구조로 하여도 좋다.
또한 절연체(616), 절연체(680), 절연체(685), 및 절연체(688)는 절연체(614)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(616), 절연체(680), 절연체(685), 및 절연체(688)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공(空孔)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
또한 절연체(616), 절연체(680), 절연체(685), 및 절연체(688)는 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 CVD법 또는 ALD법에 의하여 성막하여도 좋다.
상기 절연막의 성막에서는, 성막 가스로서, 실리콘 원자를 포함하는 분자를 가지는 가스가 주로 사용된다. 상기 절연막에 포함되는 수소를 저감하기 위해서는, 상기 실리콘 원자를 포함하는 분자에 포함되는 수소 원자가 적은 것이 바람직하고, 상기 실리콘 원자를 포함하는 분자가 수소 원자를 포함하지 않는 것이 더 바람직하다. 물론, 실리콘 원자를 포함하는 분자를 가지는 가스 이외의 성막 가스도 함유되는 수소 원자가 적은 것이 바람직하고, 수소 원자를 포함하지 않는 것이 더 바람직하다.
상기와 같은 실리콘 원자를 포함하는 분자를 Six-Ry로 나타낼 때, 예를 들어 관능기 R로서, 아이소사이아네이트기(-N=C=O), 사이아네이트(-O-C=N), 사이아노기(-C=N), 다이아조기(=N2), 아지드기(-N3), 나이트로소기(-NO), 및 나이트로기(-NO2) 중 적어도 하나를 사용할 수 있다. 예를 들어, 1≤x≤3, 1≤y≤8로 하면 좋다. 이와 같은 실리콘 원자를 포함하는 분자로서는, 예를 들어 테트라아이소사이아네이트실레인, 테트라사이아네이트실레인, 테트라사이아노실레인, 헥사아이소사이아네이트실레인, 옥타아이소사이아네이트실레인 등을 사용할 수 있다. 여기서는, 실리콘 원자에 같은 종류의 관능기가 결합되는 분자를 예시하였지만, 본 실시형태는 이에 한정되는 것이 아니다. 실리콘 원자에 상이한 종류의 관능기가 결합되는 구성으로 하여도 좋다.
또한 예를 들어 관능기 R로서 할로젠(Cl, Br, I, 또는 F)을 사용하는 구성으로 하여도 좋다. 예를 들어, 1≤x≤2, 1≤y≤6으로 하면 좋다. 이와 같은 실리콘 원자를 포함하는 분자로서는, 예를 들어 테트라클로로실레인(SiCl4), 헥사클로로다이실레인(Si2Cl6) 등을 사용할 수 있다. 염소를 관능기로 하는 예를 나타내었지만, 염소 이외의, 브로민, 아이오딘, 플루오린 등의 할로젠을 관능기로서 사용하여도 좋다. 또한 실리콘 원자에 상이한 종류의 할로젠이 결합되는 구성으로 하여도 좋다.
절연체(622) 및 절연체(624)는 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(630)과 접하는 절연체(624)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는, 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어, 절연체(624)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함한 절연체를 산화물(630)에 접하여 제공함으로써, 산화물(630) 내의 산소 결손을 저감하여, 트랜지스터(600)의 신뢰성을 향상시킬 수 있다.
절연체(624)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, 승온 이탈 가스 분석(TDS(Thermal Desorption Spectroscopy) 분석)에서, 산소 분자의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상, 또는 3.0×1020molecules/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
절연체(622)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(600)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(622)는 절연체(624)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(622) 및 절연체(683)에 의하여 절연체(624) 및 산화물(630) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(600)로 침입하는 것을 억제할 수 있다.
또한 절연체(622)는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(622)는 절연체(624)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(622)가 산소나 불순물의 확산을 억제하는 기능을 가지면, 산화물(630)에 포함되는 산소가 절연체(622)보다 아래쪽으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 절연체(624)나 산화물(630)이 가지는 산소와 도전체(605)가 반응하는 것을 억제할 수 있다.
절연체(622)에는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(622)를 형성한 경우, 절연체(622)는 산화물(630)로부터의 산소의 방출이나, 트랜지스터(600)의 주변부로부터 산화물(630)에 대한 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
또한 절연체(622)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
또한 절연체(622) 및 절연체(624)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
또한 산화물(630b)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(642)(도전체(642a) 및 도전체(642b)) 사이에 산화물(643)(산화물(643a) 및 산화물(643b))를 배치하여도 좋다. 도전체(642)와 산화물(630)이 접하지 않는 구성이 되므로, 도전체(642)가 산화물(630)의 산소를 흡수하는 것을 억제할 수 있다. 즉 도전체(642)의 산화를 방지함으로써, 도전체(642)의 도전율의 저하를 억제할 수 있다. 따라서 산화물(643)은 도전체(642)의 산화를 억제하는 기능을 가지는 것이 바람직하다.
따라서 산화물(643)은 산소의 투과를 억제하는 기능을 가지는 것이 바람직하다. 소스 전극이나 드레인 전극으로서 기능하는 도전체(642)와 산화물(630b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(643)을 배치함으로써, 도전체(642)와 산화물(630b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(600)의 전기 특성 및 트랜지스터(600)의 신뢰성을 향상시킬 수 있다.
산화물(643)로서 원소 M을 가지는 금속 산화물을 사용하여도 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 산화물(643)은 산화물(630b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(643)로서, 산화 갈륨을 사용하여도 좋다. 또한 산화물(643)로서, In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는 산화물(643)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비가, 산화물(630b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(643)의 막 두께는 0.5nm 이상 5nm 이하인 것이 바람직하고, 1nm 이상 3nm 이하인 것이 더 바람직하다. 또한 산화물(643)은 결정성을 가지는 것이 바람직하다. 산화물(643)이 결정성을 가지는 경우, 산화물(630) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(643)이 육방정 등의 결정 구조를 가지면, 산화물(630) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
또한 산화물(643)은 반드시 제공될 필요는 없다. 그 경우, 도전체(642)(도전체(642a) 및 도전체(642b))와 산화물(630)이 접함으로써, 산화물(630) 내의 산소가 도전체(642)로 확산되고, 도전체(642)가 산화되는 경우가 있다. 도전체(642)가 산화됨으로써, 도전체(642)의 도전율이 저하될 개연성이 높다. 또한 산화물(630) 내의 산소가 도전체(642)로 확산되는 것을 도전체(642)가 산화물(630) 내의 산소를 흡수한다고 바꿔 말할 수 있다.
또한 산화물(630) 내의 산소가 도전체(642)(도전체(642a) 및 도전체(642b))로 확산됨으로써, 도전체(642a)와 산화물(630b) 사이 및 도전체(642b)와 산화물(630b) 사이에 이층(異層)이 형성되는 경우가 있다. 상기 이층은 도전체(642)보다 산소를 많이 포함하기 때문에, 상기 이층은 절연성을 가지는 것으로 추정된다. 이때, 도전체(642)와, 상기 이층과, 산화물(630b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 주로 MIS 구조를 가지는 다이오드 접합 구조라고 부르는 경우가 있다.
또한 상기 이층은 도전체(642)와 산화물(630b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 이층이 도전체(642)와 산화물(630c) 사이에 형성되는 경우나, 도전체(642)와 산화물(630b) 사이 및 도전체(642)와 산화물(630c) 사이에 형성되는 경우가 있다.
산화물(643) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(642)(도전체(642a) 및 도전체(642b))가 제공된다. 도전체(642)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(642)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 질화 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(672)는 도전체(642) 상면에 접하여 제공되어 있고, 배리어 절연막으로서 기능하는 것이 바람직하다. 또한 절연체(672) 위에 배리어 절연막으로서 기능하는 절연체(673)를 제공하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전체(642)에 의한 절연체(680)가 가지는 과잉 산소의 흡수를 억제할 수 있다. 또한 도전체(642)의 산화를 억제함으로써, 트랜지스터(600)와 배선의 콘택트 저항의 증가를 억제할 수 있다. 따라서, 트랜지스터(600)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
따라서, 절연체(672) 및 절연체(673)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(672)는 절연체(680)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(672)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하는 것이 좋다. 절연체(673)로서는 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화 산화 실리콘 등의 절연체를 사용하면 좋다.
또한 물 또는 수소 등의 불순물이 절연체(672) 및 절연체(673)를 통하여 배치되어 있는 절연체(680) 등으로부터 트랜지스터(600) 측으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(600)를 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(672) 및 절연체(673)로 둘러싸는 구조로 하는 것이 바람직하다.
절연체(650)는 게이트 절연체로서 기능한다. 절연체(650)는 산화물(630c)의 상면에 접하여 배치되는 것이 바람직하다. 절연체(650)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
절연체(624)와 마찬가지로 절연체(650)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(650)로서 산화물(630c)의 상면과 접하여 제공함으로써, 산화물(630b)의 채널 형성 영역에 산소를 효과적으로 공급할 수 있다. 또한 절연체(624)와 마찬가지로 절연체(650) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(650)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(650)와 도전체(660) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(650)로부터 도전체(660)에 대한 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(650)로부터 도전체(660)에 대한 산소의 확산이 억제된다. 즉, 산화물(630)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(650)의 산소로 인한 도전체(660)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(650)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(650)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감화가 가능하게 된다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
구체적으로는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 또는 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또는 상기 금속 산화물은 게이트의 일부로서의 기능을 가지는 경우가 있다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도전체(660)는 저면 및 측면이 절연체(650)에 접하여 배치된다. 도전체(660)는 도 22에서는 2층 구조로 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(660a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(660a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(650)에 포함되는 산소로 인하여 도전체(660b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(660b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(660)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(660b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(680)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 사용하는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있어 바람직하다. 또한 절연체(680)는 상기 재료가 적층된 구조이어도 좋고, 예를 들어 스퍼터링법으로 성막한 산화 실리콘과, 그 위에 적층되고 CVD법으로 성막된 산화질화 실리콘의 적층 구조로 하면 좋다. 또한 그 위에 질화 실리콘을 적층하여도 좋다.
여기서 절연체(680)는 과잉 산소를 가지는 것이 바람직하다. 예를 들어, 절연체(680)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 과잉 산소를 포함한 절연체(680)를 산화물(630)에 접하여 제공함으로써, 산화물(630) 내의 산소 결손을 저감하여, 트랜지스터(600)의 신뢰성을 향상시킬 수 있다. 절연체(680)에 과잉 산소를 포함시키려면, 예를 들어 절연체(682)의 성막을 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 수행하면 좋다. 스퍼터링법을 사용하여 산소를 포함하는 분위기에서 절연체(682)의 성막을 수행함으로써, 성막하면서 절연체(680)에 산소를 첨가할 수 있다.
절연체(680) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(680)의 상면은 평탄화되어도 좋다.
절연체(682)는 물 또는 수소 등의 불순물이 위쪽으로부터 절연체(680)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 또한 절연체(682)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(682)로서는 예를 들어 산화 알루미늄, 질화 실리콘, 또는 질화산화 실리콘 등의 절연체를 사용하면 좋다. 예를 들어 절연체(682)로서 산소에 대하여 배리어성이 높은 산화 알루미늄을 사용하면 좋다.
도 22의 (B)에 나타낸 바와 같이, 절연체(682)는 산화물(630c)에 직접 접하는 구조이다. 상기 구조로 함으로써, 절연체(680)에 포함되는 산소의 도전체(660)에 대한 확산을 억제할 수 있다. 따라서 절연체(680)에 포함되는 산소는 산화물(630c)을 통하여 산화물(630a) 및 산화물(630b)에 효율적으로 공급될 수 있기 때문에, 산화물(630a) 내 및 산화물(630b) 내의 산소 결손을 저감하고, 트랜지스터(600)의 전기 특성 및 신뢰성을 향상시킬 수 있다.
또한 절연체(682) 위에 층간막으로서 기능하는 절연체(685)를 제공하는 것이 바람직하다. 절연체(685)는 절연체(624) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
도전체(640)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(640)는 적층 구조로 하여도 좋다. 또한 도 22의 (A)에서 도전체(640)는 상면에서 보았을 때 원 형상으로 하였지만, 이에 한정되는 것이 아니다. 예를 들어, 도전체(640)가 상면에서 보았을 때 타원형 등의 실질적으로 원형인 형상, 사각형 등의 다각형상, 사각형 등의 다각형의 모서리 부분을 둥글게 한 형상이어도 좋다.
또한 도전체(640)를 적층 구조로 하는 경우, 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료는 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(680) 등으로부터 확산되는 물 또는 수소 등의 불순물이 도전체(640)를 통하여 산화물(630)에 혼입되는 것을 더 저감할 수 있다. 또한 절연체(680)에 첨가된 산소가 도전체(640)에 흡수되는 것을 방지할 수 있다.
또한 도전체(640a)의 상면, 및 도전체(640c)의 상면에 접하여 도전체(646a)가 배치되고, 도전체(640b)의 상면에 접하여 도전체(646b)가 배치된다. 도전체(646a) 및 도전체(646b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(646a) 및 도전체(646b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
절연체(685), 도전체(646a), 및 도전체(646b)를 덮어 절연체(686)가 제공된다. 절연체(686)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄, 산화 지르코늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(686)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다. 상기 구성에 의하여, 용량 소자(655)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되고, 용량 소자(655)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또는 절연체(686)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 예를 들어 절연체(686)를 적층으로 하는 경우, 산화 지르코늄과, 산화 알루미늄과, 산화 지르코늄이 순차적으로 형성된 3층 적층이나, 산화 지르코늄과, 산화 알루미늄과, 산화 지르코늄과, 산화 알루미늄이 순차적으로 형성된 4층 적층 등을 사용하면 좋다. 또한 절연체(686)로서는 하프늄과 지르코늄이 포함되는 화합물 등을 사용하여도 좋다. 반도체 장치의 미세화 및 고집적화가 진행되면, 게이트 절연체 및 용량 소자에 사용하는 유전체의 박막화에 의하여 트랜지스터나 용량 소자의 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체 및 용량 소자에 사용하는 유전체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감, 및 용량 소자의 용량의 확보가 가능하게 된다.
한편으로 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
절연체(686)를 통하여 도전체(646a)의 적어도 일부와 중첩되도록 도전체(656)가 배치된다. 도전체(656)에는 도전체(646)에 사용할 수 있는 도전체를 사용하면 좋다.
또한 절연체(686) 및 도전체(646b) 위에 층간막으로서 기능하는 절연체(688)를 제공하는 것이 바람직하다. 절연체(688)는 절연체(624) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
<<메모리 셀의 변형예>>
이하에서는 도 23을 사용하여 메모리 셀의 변형예에 대하여 설명한다. 도 23의 (A)는 메모리 셀(860)과 그 주변의 상면도이다. 또한 도 23의 (B)는 메모리 셀(860)의 단면도이고, 도 23의 (B)는 도 23의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분에 대응한다. 도 23의 (B)에서 트랜지스터(600)의 채널 길이 방향의 단면과, 트랜지스터(700)의 채널 폭 방향의 단면을 나타내었다. 또한 도 23의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다. 또한 도 23의 (A)에 나타낸 X 방향, Y 방향, 및 Z 방향은 각각이 서로 직교 또는 교차하는 방향이다. 여기서 X 방향 및 Y 방향은 기판면에 대하여 평행 또는 실질적으로 평행이고, Z 방향은 기판면에 대하여 수직 또는 실질적으로 수직인 것이 바람직하다.
도 23의 (A), (B)에 나타낸 메모리 셀(860)은 트랜지스터(600) 및 트랜지스터(700) 대신에 트랜지스터(690) 및 트랜지스터(790)가 사용되는 점에서 도 22의 (A), (B)에 나타낸 메모리 셀(860)과 상이하다. 여기서 트랜지스터(790)는 트랜지스터(690)와 같은 층에 형성되고, 같은 구성을 가진다. 이하에서 트랜지스터(790)의 구성 요소는 트랜지스터(690)의 구성 요소의 기재를 참작할 수 있는 것으로 한다.
트랜지스터(690)는, 산화물(630c)이 절연체(680), 절연체(672), 절연체(673), 도전체(642)(도전체(642a), 도전체(642b)), 및 산화물(630b)에 형성된 개구부를 따르도록 U자상(U-Shape)으로 형성되는 점이 트랜지스터(600)와 상이하다.
예를 들어 트랜지스터의 채널 길이를 미세화(대표적으로는 5nm 이상 60nm 미만, 바람직하게는 10nm 이상 30nm 이하)한 경우에, 트랜지스터(600)가 상기 구조를 가짐으로써 실효 L길이를 길게 할 수 있다. 일례로서는 도전체(642a)와 도전체(642b) 사이의 거리가 20nm인 경우, 실효 L길이를 40nm 이상 60nm 이하로 하고, 도전체(642a)와 도전체(642b) 사이의 거리, 즉, 최소 가공 치수보다 2배 이상 3배 이하 정도 길게 할 수 있다. 따라서 도 23의 (A), (B)에 나타낸 메모리 셀(860)은 미세화에 적합한 트랜지스터(690), 트랜지스터(790), 및 용량 소자(655)를 가지는 구조를 가진다.
<<금속 산화물>>
산화물(630)로서는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(630)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
여기서 금속 산화물의 구성예로서 CAC-OS(Cloud-Aligned Composite Oxide Semiconductor) 또는 CAC-metal oxide에 대하여 설명한다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성 기능을 가지고, 절연성 영역은 상술한 절연성 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재(偏在)하는 경우가 있다. 또한 도전성 영역은 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭을 가지는 성분과, 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 이 구성의 경우, 캐리어를 흘릴 때에 좁은 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 가지는 성분이 넓은 갭을 가지는 성분에 상보적으로 작용되고, 좁은 갭을 가지는 성분과 연동하여 넓은 갭을 가지는 성분에도 캐리어가 흐른다. 이 때문에, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한 산화물 반도체는 결정 구조에 착안한 경우, 상기와는 상이한 분류가 되는 경우가 있다. 여기서, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 28의 (A)를 사용하여 설명한다. 도 28의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 28의 (A)에 나타낸 바와 같이 IGZO는 크게 나누어 Amorphous와 Crystalline과 Crystal로 분류된다. 또한 Amorphous의 범주에는 completely amorphous가 포함된다. 또한 Crystalline의 범주에는 CAAC, nc, 및 CAC가 포함된다. 또한 Crystal의 범주에는 single crystal 및 poly crystal이 포함된다.
또한 도 28의 (A)에 나타낸 굵은 선으로 둘러싸인 범위 내의 구조는 New crystalline phase에 속하는 구조이다. 상기 구조는 Amorphous와 Crystal 사이의 경계 영역에 있다. 즉, 에너지적으로 불안정한 Amorphous와 Crystalline과는 전혀 다른 구조라고 바꿔 말할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction)상을 사용하여 평가할 수 있다. 여기서 석영 유리 및 crystalline으로 분류되는 결정 구조를 가지는 IGZO(결정성 IGZO라고도 함)의 XRD 스펙트럼을 도 28의 (B), (C)에 나타내었다. 도 28의 (B) 및 (C)에서 가로축은 2θ[deg.]이고, 세로축은 강도(Intensity)[a.u.]이다. 또한 도 28의 (B)가 석영 유리이고, 도 28의 (C)가 결정성 IGZO의 XRD 스펙트럼이다. 또한 도 28의 (C)에 나타낸 결정성 IGZO로서는 In:Ga:Zn=4:2:3[원자수비]의 조성이다. 또한 도 28의 (C)에 나타낸 결정성 IGZO로서는 두께 500nm이다.
도 28의 (B)에서 화살표로 나타낸 바와 같이, 석영 유리는 XRD 스펙트럼의 피크가 거의 대칭이다. 한편으로, 도 28의 (C)에서 화살표로 나타낸 바와 같이, 결정성 IGZO는 XRD 스펙트럼의 피크가 비대칭이다. XRD 스펙트럼의 피크가 비대칭인 것은 결정의 존재를 명시하고 있다. 바꿔 말하면, XRD 스펙트럼의 피크가 좌우 대칭이 아니면 Amorphous라고는 말할 수 없다.
CAAC-OS는 c축 배향성을 가지고, a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 가지는 결정 구조를 가진다. 또한 변형이란 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 육각형을 기본으로 하지만 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형 및 칠각형 등의 격자 배열이 변형에 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있다는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이다.
또한 명확한 결정립계(그레인 바운더리)가 확인되는 결정 구조는 소위 다결정(polycrystal)이라고 불린다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하 또는 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어, In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
또한 CAAC-OS는 인듐 및 산소를 포함하는 층(이하, In층)과, 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 인듐과 갈륨과 아연을 포함한 금속 산화물의 한 종류인 In-Ga-Zn 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 가지는 경우가 있다. 특히 IGZO는 대기 중에서 결정 성장하기 어려운 경향이 있기 때문에, 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)으로 형성되는 경우보다 작은 결정(예를 들어 상술한 나노 결정)으로 형성되는 경우에 구조적으로 더 안정되는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태에 따른 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 불순물이 혼입되면, 결함 준위 또는 산소 결손이 형성되는 경우가 있다. 따라서 산화물 반도체의 채널 형성 영역에 불순물이 혼입되면, 산화물 반도체를 사용한 트랜지스터의 전기 특성이 변동되기 쉽고, 신뢰성이 저하되는 경우가 있다. 또한 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지기 쉽다.
또한 상기 결함 준위에는 트랩 준위가 포함되는 경우가 있다. 금속 산화물의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
또한 산화물 반도체의 채널 형성 영역에 불순물이 존재하면, 채널 형성 영역의 결정성이 낮아지는 경우가 있고, 채널 형성 영역과 접하여 제공되는 산화물의 결정성이 낮아지는 경우가 있다. 채널 형성 영역의 결정성이 낮으면, 트랜지스터의 안정성 또는 신뢰성이 저하되는 경향이 있다. 또한 채널 형성 영역과 접하여 제공되는 산화물의 결정성이 낮으면, 계면 준위가 형성되어 트랜지스터의 안정성 또는 신뢰성이 저하되는 경우가 있다.
따라서 트랜지스터의 안정성 또는 신뢰성을 향상시키기 위해서는, 산화물 반도체의 채널 형성 영역 및 그 근방의 불순물 농도를 저감하는 것이 유효하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
구체적으로는, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, SIMS에 의하여 얻어지는 상기 불순물 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 또는 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, EDX를 사용한 원소 분석에 의하여 얻어지는 상기 불순물 농도를 1.0atomic% 이하로 한다. 또한 상기 산화물 반도체로서 원소 M을 포함한 산화물을 사용하는 경우, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, 원소 M에 대한 상기 불순물 농도비를 0.10 미만, 바람직하게는 0.05 미만으로 한다. 여기서, 상기 농도비를 산출하는 경우에 사용하는 원소 M의 농도는, 상기 불순물 농도를 산출한 영역과 같은 영역의 농도이어도 좋고, 상기 산화물 반도체 내의 농도이어도 좋다.
또한 불순물 농도가 저감된 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물 내의 산소 결손에 수소가 들어간 경우, 산소 결손과 수소가 결합하여 VOH를 형성하는 경우가 있다. VOH는 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다.
따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스에 의하여 이동하기 쉽기 때문에, 산화물 반도체에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다.
즉, 금속 산화물 내의 VOH를 가능한 한 저감하고, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는, 산화물 반도체 내의 수분, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체의 캐리어 농도를 낮추는 경우에는, 산화물 반도체 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다.
산소 결손에 수소가 들어간 결함(VOH)은 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서, 도너 농도 대신에 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재되는 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 산화물 반도체의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 채널 형성 영역에서의 산화물 반도체의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한 채널 형성 영역의 산화물 반도체의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3으로 할 수 있다.
본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
<<기타 반도체 재료>>
산화물(630)에 사용할 수 있는 반도체 재료는 상술한 금속 산화물에 한정되지 않는다. 산화물(630)로서 밴드 갭을 가지는 반도체 재료(제로-갭(zero-gap) 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어, 실리콘 등의 단체 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하는 것이 바람직하다. 특히, 반도체로서 기능하는 층상 물질을 반도체 재료에 사용하는 것이 바람직하다.
여기서, 본 명세서 등에서 층상 물질이란 층상의 결정 구조를 가지는 재료 그룹의 총칭이다. 층상의 결정 구조에서는, 공유 결합이나 이온 결합에 의하여 형성되는 층이 반데르발스 힘(Van der Waals force)과 같은 공유 결합이나 이온 결합보다 약한 결합에 의하여 적층되어 있다. 층상 물질은 단위 층(monolayer) 내에서의 전기 전도성이 높고, 즉 2차원 전기 도전성이 높다. 반도체로서 기능하고, 2차원 전기 도전성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 높은 트랜지스터를 제공할 수 있다.
층상 물질로서는 그래핀, 실리센, 칼코게나이드 등이 있다. 칼코게나이드는 칼코젠을 포함한 화합물이다. 또한 칼코젠은 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한 칼코게나이드로서 전이 금속 칼코게나이드, 13족 칼코게나이드 등을 들 수 있다.
산화물(630)로서, 예를 들어 반도체로서 기능하는 전이 금속 칼코게나이드를 사용하는 것이 바람직하다. 산화물(630)로서 적용할 수 있는 전이 금속 칼코게나이드로서 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
<메모리 셀 배치의 구성예>
다음으로 상술한 메모리 셀(860)의 배치의 일례에 대하여 도 24 및 도 25를 사용하여 설명한다. 도 24 및 도 25에 상기 메모리 셀(860)을 2×2×2개 배치한 메모리 셀 블록을 나타내었다. 도 24는 메모리 셀 블록의 상면도이다. 또한 도 25는 메모리 셀 블록의 단면도이고, 도 25는 도 24에 B1-B2의 일점쇄선으로 나타낸 부분에 대응한다. 도 25에서 트랜지스터(600)의 채널 길이 방향의 단면과, 트랜지스터(700)의 채널 폭 방향의 단면을 나타내었다. 또한 도 24의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다. 또한 도 24에 나타낸 X 방향, Y 방향, 및 Z 방향은 각각이 서로 직교 또는 교차하는 방향이다. 여기서 X 방향 및 Y 방향은 기판면에 대하여 평행 또는 실질적으로 평행이고, Z 방향은 기판면에 대하여 수직 또는 실질적으로 수직인 것이 바람직하다.
도 24 및 도 25에 나타낸 메모리 셀 블록에서 메모리 셀(860_1)의 X 방향에 인접하여 메모리 셀(860_2)이 배치된다. 또한 메모리 셀(860_1) 및 메모리 셀(860_2)의 Y 방향에 인접하여 메모리 셀(860_3) 및 메모리 셀(860_4)이 배치된다. 또한 메모리 셀(860_1) 및 메모리 셀(860_2)의 Z 방향에 인접하여 메모리 셀(860_5) 및 메모리 셀(860_6)이 배치된다.
도 24 및 도 25에 나타낸 바와 같이, 메모리 셀(860_1)과 메모리 셀(860_2)은 각각의 구성 요소를 선대칭으로 배치할 수 있다. 이때 도전체(640b)의 측면이 메모리 셀(860_1)의 도전체(642b) 및 메모리 셀(860_2)의 도전체(642b)와 접하는 것이 바람직하다. 즉, 비트선(WBL)으로서 기능하는 도전체(607), 도전체(615), 도전체(640b), 도전체(646b), 및 도전체(657)가 메모리 셀(860_1)의 트랜지스터(600)의 소스 및 드레인 중 한쪽과, 메모리 셀(860_2)의 트랜지스터(600)의 소스 및 드레인 중 한쪽과, 전기적으로 접속되는 것이 바람직하다. 이와 같이, 메모리 셀(860_1)과 메모리 셀(860_2)에 접속하는 배선을 공통화함으로써 메모리 셀의 점유 면적을 더 축소할 수 있다.
또한 도 25에 나타낸 바와 같이, 비트선(WBL)으로서 기능하는 도전체(607), 도전체(615), 도전체(640b), 도전체(646b), 및 도전체(657)는 위층에 배치되는 메모리 셀(860_5) 및 메모리 셀(860_6)의 트랜지스터(600)에도 전기적으로 접속된다. 또한 도 25에 나타낸 바와 같이, 메모리 셀(860_1) 및 메모리 셀(860_2)의 도전체(657)는 메모리 셀(860_5) 및 메모리 셀(860_6)의 도전체(607)에 상당한다. 이와 같이 하여 Z 방향으로 비트선(WBL)을 연장시킬 수 있다. 또한 단면도에서는 나타내지 않았지만, 도전체(640d) 등을 포함하는 비트선(RBL)도 마찬가지로 Z 방향으로 연장시킬 수 있다.
또한 도 24에 나타낸 바와 같이, 메모리 셀(860_1)의 도전체(660)는 메모리 셀(860_3)에 연장하여 제공된다. 이와 같이 하여 워드선(WWL)을 Y 방향으로 연장시킬 수 있다. 또한 도 24에 나타낸 바와 같이, 메모리 셀(860_1)의 도전체(742a)는 메모리 셀(860_3)에 연장하여 제공된다. 이와 같이 하여 선택선(SL)을 Y 방향으로 연장시킬 수 있다. 또한 선택선(SL)은 X 방향으로 인접되는 메모리 셀(860)과 공통화하여도 좋다. 또한 도 24에 나타낸 바와 같이, 메모리 셀(860_1)의 도전체(605)는 메모리 셀(860_3)에 연장하여 제공된다. 이와 같이 하여 배선(BGL1)을 Y 방향으로 연장시킬 수 있다. 또한 도 24에 나타낸 바와 같이, 메모리 셀(860_1)의 도전체(705)는 메모리 셀(860_3)에 연장하여 제공된다. 이와 같이 하여 배선(BGL1)을 Y 방향으로 연장시킬 수 있다.
또한 도 24에서는 도전체(660)에 중첩하여 산화물(630c)을 연장시키는 구성으로 하였지만 본 실시형태에 나타낸 기억 장치는 이에 한정되는 것이 아니다. 예를 들어 산화물(630c)을 메모리 셀(860)마다 패턴 형성하여, 산화물(630c)을 트랜지스터(600)마다 이격하여 제공한 구성으로 하여도 좋다. 또한 예를 들어 산화물(630c)을 2층의 적층 구조로 하는 경우, 산화물(630c)의 위층 및 아래층 중 어느 한쪽을 트랜지스터(600)마다 이격하여 제공한 구성으로 하여도 좋다.
<기억 장치의 구성예>
다음으로 상술한 메모리 셀(860)을 적층시킨 기억 장치의 일례에 대하여 도 26을 사용하여 설명한다. 도 26은 실리콘층(871) 위에 메모리 셀(860)을 포함하는 메모리 셀층(870)이 복수로 적층된 기억 장치의 단면도이다. 도 26에 나타낸 기억 장치는 도 1 등에 나타낸 기억 장치(100)에 대응하고, 실리콘층(871)은 구동 회로층(110)에 대응하고, 메모리 셀층(870)은 기억층(120)에 대응한다.
우선, 실리콘층(871)에 대하여 설명한다. 실리콘층(871)에는 복수의 트랜지스터(800)가 제공되고, 도 2에 나타낸 주변 회로(115), RW 회로(129) 등을 구성한다.
트랜지스터(800)는 기판(811) 위에 제공되고, 게이트로서 기능하는 도전체(816), 게이트 절연체로서 기능하는 절연체(815), 기판(811)의 일부로 구성되는 반도체 영역(813), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(814a) 및 저저항 영역(814b)을 가진다. 트랜지스터(800)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
여기서 도 26에 나타낸 트랜지스터(800)는 채널이 형성되는 반도체 영역(813)(기판(811)의 일부)이 볼록 형상을 가진다. 또한 반도체 영역(813)의 측면 및 상면을 절연체(815)를 개재하여 도전체(816)가 덮도록 제공되어 있다. 또한 도전체(816)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(800)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부에 접하여 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 나타내었지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 26에 나타낸 트랜지스터(800)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
또한 각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어 있어도 좋다. 또한 배선층은 설계에 따라 복수의 층으로 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 가지는 도전체는 복수의 구조를 통틀어 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어, 트랜지스터(800) 위에는 층간막으로서 절연체(820), 절연체(822), 절연체(824), 및 절연체(826)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(820), 절연체(822), 절연체(824), 및 절연체(826)에는 플러그 또는 배선으로서 기능하는 도전체(828) 및 도전체(830) 등이 미립되어 있다.
또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(822)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
절연체(826) 및 도전체(830) 위에 배선층을 제공하여도 좋다. 예를 들어 도 26에서는 절연체(850), 절연체(852), 및 절연체(854)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(850), 절연체(852), 및 절연체(854)에는 도전체(856)가 형성되어 있다. 도전체(856)는 플러그 또는 배선으로서 기능한다.
층간막으로서 사용할 수 있는 절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어, 절연체(820), 절연체(822), 절연체(826), 절연체(852), 및 절연체(854) 등은 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어, 상기 절연체는 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서 절연체(824) 및 절연체(850) 등에는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 도전체(828), 도전체(830), 및 도전체(856) 등으로서는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
실리콘층(871) 위에 절연체(611) 및 절연체(612)가 배치되고, 절연체(611) 및 절연체(612) 위에 메모리 셀층(870_1) 내지 메모리 셀층(870_n)(n은 2 이상의 자연수)이 적층된다. 또한 상기 n의 값에 대해서는 특별히 한정되지 않지만, 2 이상 200 이하, 바람직하게는 2 이상 100 이하, 더 바람직하게는 2 이상 10 이하이다. 예를 들어 1≤n≤10으로, 바람직하게는 1≤n≤50으로, 더 바람직하게는 1≤n≤100으로 하면 좋다.
각 메모리 셀층(870)에서는 도 24와 마찬가지로 메모리 셀(860) 및 각종 배선이 매트릭스상으로 배치되어 있다. 또한 적층 방향에 인접되는 각 메모리 셀층(870)은 도 25에 나타낸 바와 같이, 비트선(WBL), 비트선(RBL) 등의 배선으로 전기적으로 접속되어 있다.
또한 도 26에 나타낸 바와 같이, 가장 아래의 층의 메모리 셀층(870_1)에서 절연체(611) 및 절연체(612)에 매립되도록 도전체(607)가 배치되어 있다. 도전체(607)는 도전체(856)와 같은 층에 제공된 도전체(857)와 접한다. 이와 같이 하여, 메모리 셀(860)에 접속된 비트선(WBL)은 도전체(857)를 통하여 RW 회로(129)에 접속된다.
또한 메모리 셀층(870_1) 내지 메모리 셀층(870_n)은 절연체(611), 절연체(612), 절연체(687), 절연체(683), 및 절연체(684)에 의하여 밀봉된 구조인 것이 바람직하다. 여기서 실리콘층(871) 위에 절연체(611)가 배치되고, 절연체(611) 위에 절연체(612)가 배치된다. 절연체(612) 위에 메모리 셀층(870_1) 내지 메모리 셀층(870_n)이 배치되고, 절연체(612)도 상면에서 보았을 때 메모리 셀층(870_1) 내지 메모리 셀층(870_n)과 같은 패턴으로 형성되어 있다. 절연체(611)의 상면, 절연체(612)의 측면, 및 메모리 셀층(870_1) 내지 메모리 셀층(870_n)의 측면에 접하여 절연체(687)가 배치된다. 즉, 절연체(687)는 메모리 셀층(870_1) 내지 메모리 셀층(870_n)에 대하여 사이드 월 형상으로 형성된다. 절연체(611), 절연체(687), 및 메모리 셀층(870_1) 내지 메모리 셀층(870_n)을 덮어 절연체(683)가 배치된다. 또한 절연체(683)를 덮어 절연체(684)가 배치된다.
절연체(611), 절연체(612), 절연체(687), 절연체(683), 및 절연체(684)는 절연체(682) 등과 마찬가지로 배리어성 재료를 사용하는 것이 바람직하다.
여기서 각 메모리 셀층(870)은 절연체(614), 절연체(687), 및 절연체(682)에 의하여 밀봉되어 있다. 절연체(614), 절연체(687), 및 절연체(682)에는 같은 재료를 사용하는 것이 바람직하다. 또한 절연체(614), 절연체(687), 및 절연체(682)의 성막 방법으로서는 같은 조건을 사용하여 성막하는 것이 바람직하다. 막질이 동등한 절연체(614), 절연체(687), 및 절연체(682)가 접함으로써 밀폐성이 높은 밀봉 구조로 할 수 있다.
또한 절연체(614), 절연체(687), 및 절연체(682)에는 수소를 포획 및 고착하는 기능을 가지는 재료를 사용하는 것이 바람직하다. 구체적으로는 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물을 사용할 수 있다.
밀봉 구조를 형성하는 절연체(614), 절연체(687), 및 절연체(682)는 절연체(680)에 접하여 제공된다. 따라서 절연체(680) 내에 혼입한 수소를 포획, 및 고착시킴으로써, 메모리 셀(860)이 가지는 산화물 반도체의 수소 농도를 저감할 수 있다.
또한 메모리 셀층(870)을 밀봉하는 구조인 절연체(614), 절연체(687), 및 절연체(682)는 절연체(611), 절연체(612), 절연체(683)에 의하여 더 덮여 있다. 예를 들어 도 26에 나타낸 바와 같이 메모리 셀층(870_1) 내지 메모리 셀층(870_n)의 외측에서 절연체(611)와 절연체(683)가 접함으로써, 2 번째 밀봉 구조가 형성된다.
여기서 절연체(611), 절연체(612), 및 절연체(683)에는 수소 및 산소의 확산을 억제하는 기능을 가지는 재료를 사용하는 것이 바람직하다. 특히, 질화 실리콘 또는 질화 산화 실리콘은 수소에 대한 배리어성이 높기 때문에, 밀봉하는 재질로서 사용하는 것이 바람직하다.
또한 트랜지스터(600)의 위쪽을 피복하는 절연체(683)의 위쪽에, 피복성이 높은 절연체(684)를 제공하는 것이 바람직하다. 또한 절연체(684)는 절연체(612) 및 절연체(683)와 같은 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(612) 및 절연체(683)는 스퍼터링법을 사용하여 성막함으로써 막 내의 수소 농도가 비교적으로 낮은 막에 의하여 밀봉 구조를 제공할 수 있다.
한편으로, 스퍼터링법을 사용하여 형성한 막은 비교적으로 피복성이 낮다. 그래서 절연체(611) 및 절연체(684)를 피복성이 높은 CVD법 등을 사용하여 성막함으로써 밀폐성을 더 높일 수 있다.
따라서 절연체(612) 및 절연체(683)는 절연체(611) 및 절연체(684)보다 수소 농도가 낮은 것이 바람직하다.
상술한 바와 같이 메모리 셀층(870_1) 내지 메모리 셀층(870_n)을 배리어 절연막을 사용하여 밀봉함으로써, 각 메모리 셀(860)에 포함되는 산화물 반도체로 확산되는 수소를 저감할 수 있어, 신뢰성이 높은 기억 장치를 제공할 수 있다.
또한 절연체(611), 절연체(612), 절연체(614), 절연체(682), 절연체(687), 절연체(683), 및 절연체(684)에는 산소에 대한 배리어성을 가지는 재료를 사용하여도 좋다. 상기 밀봉 구조가 산소에 대한 배리어성을 가짐으로써 절연체(680)가 가지는 과잉 산소의 외방 확산을 억제하고, 효율적으로 트랜지스터(600)에 공급할 수 있다.
또한 메모리 셀층(870_1) 내지 메모리 셀층(870_n), 및 절연체(684) 등을 매립하도록 절연체(674)가 제공되는 것이 바람직하다. 절연체(674)로서는 절연체(680)에 사용할 수 있는 절연체를 사용하면 좋다. 도 26에 나타낸 바와 같이, 절연체(674)와 절연체(684)는 상면의 높이가 실질적으로 일치하는 것이 바람직하다.
또한 도 26에 나타낸 바와 같이 절연체(674), 절연체(684), 절연체(683), 및 절연체(611)에 개구를 제공하고, 상기 개구에 도전체(876)를 배치하여도 좋다. 도전체(876)는 하면이 도전체(856)에 접한다. 도전체(876)의 상면에 접하여 배선으로서 기능하는 도전체(878)를 제공하면 좋다. 또한 메모리 셀층(870_n), 절연체(674), 및 도전체(878)를 덮어 층간막으로서 기능하는 절연체(689)를 제공하는 것이 바람직하다. 이와 같은 구조로 함으로써 메모리 셀층(870)을 통하지 않고 위층의 배선(도전체(878))과 실리콘층(871)의 회로를 전기적으로 접속할 수 있다.
또한 도 26에서는 메모리 셀층(870_1) 내지 메모리 셀층(870_n)을 절연체(611), 절연체(612), 절연체(687), 절연체(683), 및 절연체(684)로 일괄적으로 밀봉하는 구성을 나타내었지만, 본 실시형태에 따른 기억 장치는 이에 한정되는 것이 아니다. 예를 들어 도 27에 나타낸 바와 같이, 각 메모리 셀층(870)이 절연체(611), 절연체(612), 절연체(687), 절연체(683), 및 절연체(684)로 밀봉되는 구성으로 하여도 좋다. 여기서 절연체(614) 아래에 절연체(612) 및 절연체(611)가 배치된다.
절연체(680), 절연체(673), 절연체(672), 절연체(624), 절연체(622), 절연체(616), 및 절연체(614)의 측면에 접하여 절연체(687)가 배치된다. 절연체(680) 및 절연체(687)를 덮어 절연체(683)가 제공되고, 절연체(683) 위에 절연체(684)가 배치된다. 이 경우, 절연체(682)보다 위에 제공되는 용량 소자(655) 및 절연체(688)는 절연체(684) 위에 배치되면 좋다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에 나타낸 기억 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
먼저, 기억 장치(100)가 제공된 전자 부품의 예를 도 29의 (A) 및 (B)를 사용하여 설명한다.
도 29의 (A)에 전자 부품(710) 및 전자 부품(710)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 29의 (A)에 나타낸 전자 부품(710)은 몰드(711) 내에 기억 장치(100)를 가진다. 도 29의 (A)에서는 전자 부품(710)의 내부를 나타내기 위하여 일부를 생략하였다. 전자 부품(710)은 몰드(711)의 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)와 전기적으로 접속되고, 전극 패드(713)는 기억 장치(100)와 와이어(714)에 의하여 전기적으로 접속된다. 전자 부품(710)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 전자 부품이 복수로 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
도 29의 (B)에 전자 부품(720)의 사시도를 나타내었다. 전자 부품(720)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(720)은 패키지 기판(722)(인쇄 기판) 위에 인터포저(721)가 제공되고, 인터포저(721) 위에 반도체 장치(725) 및 복수의 기억 장치(100)가 제공되어 있다.
전자 부품(720)에서는 기억 장치(100)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(725)로서는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(722)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(721)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(721)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(721)는 인터포저(721) 위에 제공된 집적 회로를 패키지 기판(722)에 제공된 전극과 전기적으로 접속되는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(721)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(722)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(721)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편으로, 실리콘 인터포저의 배선은 반도체 프로세스로 형성할 수 있으므로, 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(720)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(721) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(720)에서는 기억 장치(100)와 반도체 장치(725)의 높이를 일치시키는 것이 바람직하다.
전자 부품(720)을 다른 기판에 실장하기 위하여 패키지 기판(722)의 바닥부에 전극(723)을 제공하여도 좋다. 도 29의 (B)에서는, 전극(723)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(722)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(723)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(722)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(720)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어, SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<전자 기기>
다음으로, 상기 전자 부품을 가지는 전자 기기의 예에 대하여 도 30을 사용하여 설명한다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 가진다. 전자 부품(720)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어 전자 부품(710)은 센서로 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)은 마이크로폰 및 스피커를 사용하여, 사용자와 의사소통을 할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(720)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(710)에 기억된다. 전자 부품(720)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한 전자 부품(720)에 의하여 배터리의 축전 용량의 변화로부터, 배터리 잔량을 추정할 수 있다.
로봇 청소기(7140)는 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7140)에는 타이어, 흡입구 등이 구비되어 있다. 로봇 청소기(7140)는 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
예를 들어 전자 부품(720)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상 해석에 의하여, 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는 브러시의 회전을 멈출 수 있다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어 전자 부품(720)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(710)에 기억된다.
전자 부품(710) 및/또는 전자 부품(720)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220), PC(7230), 게임기(7240), 게임기(7260) 등에 제공될 수 있다.
예를 들어 TV 장치(7200)에 내장된 전자 부품(720)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어 전자 부품(720)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(720)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)를 무선 또는 유선으로 접속할 수 있다. 게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(710) 및/또는 전자 부품(720)을 제공할 수도 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 위의 실시형태에 나타낸 기억 장치를 사용한 기억 장치의 응용예에 대하여 설명한다.
일반적으로 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치가 사용된다. 도 31에 각종 기억 장치를 계층마다 나타내었다. 위층에 위치하는 기억 장치일수록 빠른 액세스 속도가 요구되고, 아래층에 위치하는 기억 장치일수록 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 31에서는 가장 위의 층으로부터 순차적으로 CPU 등의 연산 처리 장치에 레지스터로서 혼재(混載)되는 메모리, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 3D NAND 메모리를 나타내었다.
CPU 등의 연산 처리 장치에 레지스터로서 포함되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에, 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서 빠른 동작 속도가 기억 용량보다 더 중요하다. 또한 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 가진다.
SRAM은 예를 들어 캐시에 사용된다. 캐시는 메인 메모리에 유지되는 정보의 일부를 복제하여 유지하는 기능을 가진다. 사용 빈도가 높은 데이터를 캐시에 복제함으로써 데이터에 대한 액세스 속도를 빠르게 할 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지에서 판독된 프로그램이나 데이터를 유지하는 기능을 가진다. DRAM의 기록 밀도는 약 0.1 내지 0.3Gbit/mm2이다.
3D NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간 저장할 필요가 있는 데이터나 연산 처리 장치에서 사용되는 각종 프로그램 등을 유지하는 기능을 가진다. 따라서 스토리지에서는 큰 기억 용량과 높은 기록 밀도가 동작 속도보다 더 중요하다. 스토리지에 사용되는 기억 장치의 기록 밀도는 약 0.6 내지 6.0Gbit/mm2이다.
본 발명의 일 형태의 기억 장치는 동작 속도가 빠르고, 장기간에 걸친 데이터 유지가 가능하다. 본 발명의 일 형태의 기억 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층의 양쪽을 포함하는 경계 영역(901)에 위치하는 기억 장치로서 적합하게 사용할 수 있다. 또한 본 발명의 일 형태의 기억 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층의 양쪽을 포함하는 경계 영역(902)에 위치하는 기억 장치로서 적합하게 사용할 수 있다.
위의 실시형태에 나타낸 기억 장치는 예를 들어 각종 전자 기기(예를 들어, 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 스틸 카메라, 비디오 카메라, 녹화 재생 장치, 내비게이션 시스템, 게임기 등)의 기억 장치에 적용할 수 있다. 또한 이미지 센서, IoT(Internet of Things), 헬스케어 등에 사용할 수도 있다. 또한 여기서, 컴퓨터란, 태블릿형 컴퓨터나, 노트북형 컴퓨터나, 데스크톱형 컴퓨터 외에, 서버 시스템과 같은 대형의 컴퓨터를 포함하는 것이다.
또한 위의 실시형태에 나타낸 기억 장치는 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(solid state drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 32의 (A) 내지 (E)에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 예를 들어, 위의 실시형태에 나타낸 기억 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 32의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에, 위의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 32의 (B)는 SD 카드의 외관 모식도이고, 도 32의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에, 위의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 32의 (D)는 SSD의 외관 모식도이고, 도 32의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에, 위의 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예)
본 명세서 등에 나타낸 메모리 셀 또는 기억 장치 등을 사용하여, 노멀리 오프 CPU("Noff-CPU"라고도 함)를 실현할 수 있다. 또한 Noff-CPU란, 게이트 전압이 0V이어도 비도통 상태(오프 상태라고도 함)인, 노멀리 오프형 트랜지스터를 포함한 집적 회로이다. 노멀리 오프형 트랜지스터는 OS 트랜지스터로 실현할 수 있다.
Noff-CPU에서는 동작이 불필요한 회로에 대한 전력 공급을 정지하여, 상기 회로를 대기 상태로 할 수 있다. 전력 공급이 정지되어 대기 상태가 된 회로에서는 전력이 소비되지 않는다. 따라서 Noff-CPU는 전력 사용량을 최소한으로 할 수 있다. 또한 Noff-CPU는 전력 공급이 정지되어도 설정 조건 등 동작에 필요한 정보를 장기간 유지할 수 있다. 대기 상태에서의 복귀는 상기 회로에 대한 전력 공급을 다시 시작하기만 하면 좋고, 설정 조건 등의 재기록은 불필요하다. 즉, 대기 상태에서의 고속 복귀가 가능하다. 이와 같이, Noff-CPU는 동작 속도를 크게 저하시키지 않고 소비 전력을 저감할 수 있다.
Noff-CPU는 예를 들어 IoT 분야의 IoT 말단 기기("엔드포인트 마이크로컴퓨터(endpoint microcomputer)"라고도 함)(803) 등의 소규모 시스템에 적합하게 사용할 수 있다. 도 33에 IoT 네트워크의 계층 구조와 요구 사항의 경향을 나타내었다. 도 33에서는 요구 사항으로서 소비 전력(804)과 처리 성능(805)을 나타내었다. IoT 네트워크의 계층 구조는, 상층부의 클라우드 분야(801)와 아래층의 임베디드 분야(802)로 크게 나누어진다. 클라우드 분야(801)에는 예를 들어 서버가 포함된다. 임베디드 분야(802)에는 예를 들어 기계, 산업용 로봇, 차량 탑재용 기기, 가전제품 등이 포함된다.
위층일수록, 소비 전력이 낮은 것보다 처리 성능이 높은 것이 요구된다. 따라서 클라우드 분야(801)에서는 고성능 CPU, 고성능 GPU, 대규모 SoC(System on a Chip) 등이 사용된다. 또한 아래층일수록, 처리 성능보다 소비 전력이 낮은 것이 요구되고, 디바이스의 개수도 매우 많아진다.
또한 "엔드포인트"란, 임베디드 분야(802)의 말단 영역을 말한다. 엔드포인트에 사용되는 디바이스로서는 예를 들어 공장, 가전 제품, 인프라스트럭처, 농업 등에서 사용되는 마이크로컴퓨터가 해당된다.
도 34는 엔드포인트 마이크로컴퓨터의 응용예로서, 공장 자동화를 나타낸 이미지도이다. 공장(884)은 인터넷 회선(Internet)을 통하여 클라우드(883)(서버)에 접속된다. 또한 클라우드(883)는 인터넷 회선을 통하여 집(881) 및 회사(882)에 접속된다. 인터넷 회선은 유선 통신 방식이어도 좋고, 무선 통신 방식이어도 좋다. 예를 들어 무선 통신 방식의 경우에는 제 4 세대 이동 통신 시스템(4G)이나 제 5 세대 이동 통신 시스템(5G)을 사용하여도 좋다. 또한 공장(884)은 인터넷 회선을 통하여 공장(885) 및 공장(886)에 접속되어도 좋다.
공장(884)은 마스터 장치(제어 기기)(831)를 가진다. 마스터 장치(831)는 클라우드(883)에 접속되고, 정보를 주고받는 기능을 가진다. 또한 마스터 장치(831)는 M2M(Machine to Machine) 인터페이스(832)를 통하여 IoT 말단 기기(841)에 포함되는 복수의 산업용 로봇(842)에 접속된다. M2M 인터페이스(832)로서는, 예를 들어 유선 통신 방식의 1종인 산업 이더넷이나, 무선 통신 방식의 1종인 로컬 5G 등을 사용하여도 좋다.
공장의 관리자는, 집(881) 또는 회사(882)에서 클라우드(883)를 통하여 공장(884)에 접속하고, 가동 상황 등을 알 수 있다. 또한 오류 물품 및 결품의 체크, 저장 장소의 지시, 및 택 타임(takt time)의 계측 등을 실행할 수 있다.
근년 IoT는 세계적으로 공장에 도입되고 있으며, 이 상황을 "스마트 공장"이라고 부른다. 스마트 공장은, 엔드포인트 마이크로컴퓨터에 의한 단순한 검사 및 감사뿐만 아니라, 고장 검지나 이상 예측 등도 수행하는 것으로 보고되어 있다.
엔드포인트 마이크로 컴퓨터 등의 소규모 시스템은 가동 시의 시스템 전체 소비 전력이 작은 경우가 많기 때문에, Noff-CPU에 의한 대기 상태 시의 전력 삭감 효과가 커진다. 한편으로 IoT의 임베디드 분야에서는 즉응성이 요구되는 경우가 있지만, Noff-CPU를 사용함으로써 대기 상태에서의 고속 복귀를 실현할 수 있다.
10: 메모리 셀, 11A: 트랜지스터, 11B: 트랜지스터, 12: 용량, 21: 트랜지스터, 22: 트랜지스터, 31: 감지 증폭기 회로, 32: AND 회로, 33: 아날로그 스위치, 34: 아날로그 스위치, 100: 기억 장치, 110: 구동 회로층, 111: 주변 회로, 112: 컨트롤 회로, 115: 주변 회로, 120: 기억층, 121: 행 디코더, 122: 열 디코더, 123: 행 드라이버, 124: 열 드라이버, 125: 입력 회로, 126: 출력 회로, 127: RW 어레이, 128: 전압 생성 회로, 129: RW 회로, 141: PSW, 142: PSW

Claims (8)

  1. 기억 장치로서,
    N층(N은 2 이상의 자연수)의 기억층과,
    구동 회로층과,
    복수의 제 1 배선과,
    복수의 제 2 배선을 가지고,
    상기 N층의 기억층은 상기 구동 회로층 위에 적층되고,
    상기 구동 회로층은 복수의 제 1 회로를 가지고,
    상기 복수의 제 1 배선은 상기 N층의 기억층의 적층 방향으로 연장되고,
    또한 P행 R열(P 및 R는 1 이상의 자연수)의 매트릭스상으로 제공되고,
    상기 복수의 제 2 배선은 상기 적층 방향으로 연장되고,
    또한 P행 Q열(P 및 Q는 2 이상의 자연수)의 매트릭스상으로 제공되고,
    상기 N층의 기억층 각각은 P행 Q열의 매트릭스상으로 제공된 복수의 메모리 셀과, Q열의 제 3 배선과, Q열의 제 4 배선과, Q열의 제 5 배선을 가지고,
    k 번째 층의 상기 기억층에서,
    i행 2×s-1 번째 열의 메모리 셀과 i행 2×s 번째 열의 메모리 셀은 i행 s 번째 열의 제 1 배선과 전기적으로 접속되고,
    상기 i행 2×s-1 번째 열의 메모리 셀은 i행 2×s-1 번째 열의 제 2 배선, 2×s-1 번째 열의 제 3 배선, 2×s-1 번째 열의 제 4 배선, 및 2×s-1 번째 열의 제 5 배선과 전기적으로 접속되고,
    상기 제 1 배선과 상기 제 2 배선은 상기 복수의 제 1 회로 중 어느 하나와 전기적으로 접속되는, 기억 장치.
  2. 제 1 항에 있어서,
    상기 i행 2×s-1 번째 열의 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 용량을 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트 및 상기 용량의 한쪽 전극과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 3 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 배선과 전기적으로 접속되고,
    상기 용량의 다른 쪽 전극은 상기 제 5 배선과 전기적으로 접속되는, 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 구동 회로층과 상기 복수의 메모리 셀 사이에 기능층을 가지는, 기억 장치.
  4. 제 3 항에 있어서,
    상기 기능층은 복수의 제 2 회로를 가지고,
    상기 제 1 배선과 상기 제 2 배선은 상기 복수의 제 2 회로 중 어느 하나를 통하여 상기 제 1 회로와 전기적으로 접속되는, 기억 장치.
  5. 제 2 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 한쪽은 반도체에 산화물을 포함하는, 기억 장치.
  6. 제 5 항에 있어서,
    상기 산화물은 In 및 Zn 중 어느 한쪽 또는 양쪽을 포함하는, 기억 장치.
  7. 제 5 항에 있어서,
    상기 산화물은 In과, Ga과, Zn을 포함하는, 기억 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 회로는 복수의 트랜지스터를 가지고,
    상기 트랜지스터는 반도체에 실리콘을 포함하는, 기억 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021024083A1 (ko) * 2019-08-08 2021-02-11
WO2023144652A1 (ja) * 2022-01-28 2023-08-03 株式会社半導体エネルギー研究所 記憶装置
WO2023144653A1 (ja) * 2022-01-28 2023-08-03 株式会社半導体エネルギー研究所 記憶装置
WO2023152586A1 (ja) * 2022-02-10 2023-08-17 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2023156883A1 (ja) * 2022-02-18 2023-08-24 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
CN116209245A (zh) * 2022-04-25 2023-06-02 北京超弦存储器研究院 一种动态存储器及其制作方法、存储装置
WO2023223126A1 (ja) * 2022-05-16 2023-11-23 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8270193B2 (en) * 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
US8559209B2 (en) * 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7606098B2 (en) * 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
EP2037461A3 (en) * 2007-09-12 2009-10-28 Samsung Electronics Co., Ltd. Multi-layered memory devices
JP2009211735A (ja) * 2008-02-29 2009-09-17 Toshiba Corp 不揮発性記憶装置
US7847588B2 (en) * 2008-08-14 2010-12-07 Nantero, Inc. Nonvolatile nanotube programmable logic devices and a nonvolatile nanotube field programmable gate array using same
US8295073B2 (en) * 2009-01-30 2012-10-23 Unity Semiconductor Corporation Non-volatile dual port third dimensional memory
US8259520B2 (en) * 2009-03-13 2012-09-04 Unity Semiconductor Corporation Columnar replacement of defective memory cells
KR101566407B1 (ko) * 2009-03-25 2015-11-05 삼성전자주식회사 적층 메모리 소자
US11121021B2 (en) * 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US9117495B2 (en) * 2011-06-10 2015-08-25 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US9276121B2 (en) * 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6026844B2 (ja) * 2012-10-17 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
US9389876B2 (en) * 2013-10-24 2016-07-12 International Business Machines Corporation Three-dimensional processing system having independent calibration and statistical collection layer
US9875789B2 (en) * 2013-11-22 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. 3D structure for advanced SRAM design to avoid half-selected issue
JP6607681B2 (ja) * 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
US20170330876A1 (en) * 2014-12-02 2017-11-16 Glenn J. Leedy Vertical system integration
WO2016099580A2 (en) * 2014-12-23 2016-06-23 Lupino James John Three dimensional integrated circuits employing thin film transistors
US10095651B2 (en) * 2015-03-10 2018-10-09 Toshiba Memory Corporation Semiconductor storage device
DE102016207737A1 (de) * 2015-05-11 2016-11-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen der Halbleitervorrichtung, Reifen und beweglicher Gegenstand
KR20170042121A (ko) * 2015-10-08 2017-04-18 삼성전자주식회사 파워-업 시퀀스를 제어하는 반도체 장치
KR102389077B1 (ko) * 2015-11-05 2022-04-22 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
JP6942612B2 (ja) * 2016-11-17 2021-09-29 株式会社半導体エネルギー研究所 記憶装置、半導体ウエハ、電子機器
JP2018195794A (ja) 2017-05-19 2018-12-06 株式会社半導体エネルギー研究所 記憶装置
KR102365684B1 (ko) * 2017-06-27 2022-02-21 삼성전자주식회사 메모리 소자 및 그 제조 방법
WO2019202440A1 (ja) * 2018-04-20 2019-10-24 株式会社半導体エネルギー研究所 記憶装置および電子機器
US10868025B2 (en) * 2018-11-26 2020-12-15 Sandisk Technologies Llc Three-dimensional memory device including replacement crystalline channels and methods of making the same
US11101284B2 (en) * 2018-12-18 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing etch stop structures and methods of making the same
US11875838B2 (en) * 2019-07-12 2024-01-16 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
DE112020004469T5 (de) * 2019-09-20 2022-08-04 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2022102917A (ja) * 2020-12-25 2022-07-07 キオクシア株式会社 半導体記憶装置

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