WO2021130591A1 - 半導体装置 - Google Patents

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WO2021130591A1
WO2021130591A1 PCT/IB2020/061872 IB2020061872W WO2021130591A1 WO 2021130591 A1 WO2021130591 A1 WO 2021130591A1 IB 2020061872 W IB2020061872 W IB 2020061872W WO 2021130591 A1 WO2021130591 A1 WO 2021130591A1
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transistor
oxide
insulator
circuit
conductor
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大貫達也
上妻宗広
青木健
松嵜隆徳
岡本佑樹
太田将志
長塚修平
國武寛司
山崎舜平
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株式会社半導体エネルギー研究所
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, imaging devices, display devices, light emitting devices, power storage devices, storage devices, display systems, electronic devices, lighting devices, input devices, and input / output devices. Devices, their driving methods, or their manufacturing methods can be mentioned as an example.
  • SoC System on Chip
  • Typical architectures include Binary Neural Network (BNN) and Ternary Neural Network (TNN), which are particularly effective for reducing the circuit scale and power consumption (see, for example, Patent Document 1).
  • BNN Binary Neural Network
  • TNN Ternary Neural Network
  • the amount of calculation and the number of parameters can be significantly reduced by compressing data originally expressed with 32-bit or 16-bit precision into binary values of "+1" or "-1". Since BNN is effective for reducing the circuit scale and power consumption, it is considered to be compatible with applications that require low power consumption with limited hardware resources such as embedded chips.
  • the weight data used in the arithmetic is transmitted at high speed from a chip manufactured by a process different from the accelerator such as DRAM or SRAM to the accelerator.
  • a large amount of storage capacity for holding weighted data or intermediate data is required on the accelerator side. If the storage capacity of the accelerator is small, high-speed data transmission is required, and if the distance from the chip that stores the weight data is large, the parasitic capacitance or resistance of the wiring will increase, and the power consumption may increase. There is.
  • One aspect of the present invention is to reduce power consumption in a semiconductor device provided with an accelerator.
  • one aspect of the present invention is to suppress heat generation in a semiconductor device provided with an accelerator.
  • one aspect of the present invention is to reduce the size of a semiconductor device provided with an accelerator.
  • one aspect of the present invention is to reduce the number of data transfers between a CPU and a semiconductor device that functions as a memory in a semiconductor device provided with an accelerator.
  • one aspect of the present invention is to improve the data transfer speed between the storage memory and the semiconductor device functioning as a cache memory in the semiconductor device provided with the accelerator.
  • one of the issues is to provide a semiconductor device having a new configuration.
  • one aspect of the present invention does not necessarily have to solve all of the above problems, as long as it can solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are naturally clarified from the description of the description, claims, drawings, etc., and problems other than these should be extracted from the description of the specification, claims, drawings, etc. Is possible.
  • One aspect of the present invention includes a CPU, an accelerator, the accelerator includes a first memory circuit, a second memory circuit, and an arithmetic circuit, and the first memory circuit includes a first transistor.
  • the second memory circuit has a second transistor, the first transistor and the second transistor each have a semiconductor layer having a metal oxide in the channel forming region, and the arithmetic circuit has a third transistor.
  • the third transistor has a semiconductor layer having silicon in the channel forming region, the CPU has a CPU core having a flip flop provided with a backup circuit, and the backup circuit has a fourth transistor.
  • the fourth transistor has a semiconductor layer having a metal oxide in the channel forming region, the first transistor and the second transistor are provided in different layers, and the layer having the first transistor and the layer having the second transistor are It is a semiconductor device provided on a layer having a third transistor.
  • the backup circuit has a function of holding the data held in the flip-flop in a state where the supply of the power supply voltage is stopped when the CPU is in power gating.
  • the first memory circuit and the second memory circuit have a function of holding data input to the arithmetic circuit.
  • the second memory circuit has a circuit configuration different from that of the first memory circuit.
  • One aspect of the present invention includes a CPU, an accelerator, the accelerator includes a first memory circuit, a second memory circuit, and an arithmetic circuit, and the first memory circuit includes a first transistor.
  • the second memory circuit has a second transistor, the first transistor and the second transistor each have a semiconductor layer having a metal oxide in the channel forming region, and the arithmetic circuit has a third transistor.
  • the third transistor has a semiconductor layer having silicon in the channel forming region, the first transistor and the second transistor are provided in different layers, and the layer having the first transistor is on the layer having the third transistor.
  • the layer having the second transistor is provided on the layer having the first transistor, and the first memory circuit is a semiconductor device having different data holding characteristics from the second memory circuit.
  • the first memory circuit is preferably a semiconductor device having a function of holding data input to the arithmetic circuit or data output from the arithmetic circuit.
  • the amplitude voltage for driving the first transistor is preferably smaller than the amplitude voltage for driving the second transistor.
  • the film thickness of the gate insulating film of the first transistor is preferably smaller than the film thickness of the gate insulating film of the second transistor.
  • the second memory circuit has a circuit configuration different from that of the first memory circuit.
  • the arithmetic circuit is preferably a circuit that performs a product-sum operation.
  • the metal oxide preferably contains In, Ga, and Zn.
  • One aspect of the present invention can reduce power consumption in a semiconductor device provided with an accelerator.
  • one aspect of the present invention can suppress heat generation in a semiconductor device provided with an accelerator.
  • one aspect of the present invention can be miniaturized in a semiconductor device provided with an accelerator.
  • one aspect of the present invention can reduce the number of data transfers between the CPU and the semiconductor device that functions as a memory in the semiconductor device provided with the accelerator.
  • one aspect of the present invention can improve the data transfer speed between the storage memory and the semiconductor device functioning as a cache memory in the semiconductor device provided with the accelerator.
  • a semiconductor device having a new configuration can be provided.
  • 1A and 1B are diagrams for explaining a configuration example of a semiconductor device.
  • 2A and 2B are diagrams for explaining a configuration example of the semiconductor device.
  • 3A and 3B are diagrams for explaining a configuration example of the semiconductor device.
  • 4A and 4B are diagrams for explaining a configuration example of the semiconductor device.
  • 5A to 5E are diagrams for explaining a configuration example of the semiconductor device.
  • 6A and 6B are diagrams for explaining a configuration example of the semiconductor device.
  • 7A and 7B are diagrams showing various types of memory for each layer.
  • 8A to 8C are diagrams for explaining a configuration example of the semiconductor device.
  • 9A to 9C are diagrams for explaining a configuration example of the semiconductor device.
  • FIG. 10 is a diagram illustrating a configuration example of the semiconductor device.
  • FIG. 11 is a diagram illustrating a configuration example of the semiconductor device.
  • 12A and 12B are diagrams for explaining a configuration example of the semiconductor device.
  • FIG. 13 is a diagram illustrating a configuration example of the semiconductor device.
  • 14A and 14B are diagrams for explaining a configuration example of the semiconductor device.
  • 15A and 15B are diagrams for explaining a configuration example of the semiconductor device.
  • FIG. 16 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 17 is a diagram illustrating a configuration example of a CPU.
  • 18A and 18B are diagrams for explaining a configuration example of a CPU.
  • FIG. 19 is a diagram illustrating a configuration example of a CPU.
  • 20A and 20B are a top view and a cross-sectional view of a storage device according to an aspect of the present invention.
  • 21A and 21B are a top view and a cross-sectional view of a storage device according to an aspect of the present invention.
  • FIG. 22 is a top view of the storage device according to one aspect of the present invention.
  • FIG. 23 is a cross-sectional view of a storage device according to an aspect of the present invention.
  • FIG. 24 is a cross-sectional view of a storage device according to an aspect of the present invention.
  • FIG. 25 is a cross-sectional view of a storage device according to an aspect of the present invention.
  • FIG. 26A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 26B is a diagram illustrating an XRD spectrum of quartz glass.
  • FIG. 26C is a diagram illustrating an XRD spectrum of crystalline IGZO.
  • FIG. 27 is a diagram illustrating a configuration example of an integrated circuit.
  • 28A and 28B are diagrams illustrating a configuration example of an integrated circuit.
  • 29A and 29B are diagrams illustrating application examples of integrated circuits.
  • 30A and 30B are diagrams illustrating application examples of integrated circuits.
  • 31A to 31C are diagrams for explaining an application example of an integrated circuit.
  • FIG. 32 is a diagram illustrating an application example of an integrated circuit.
  • the ordinal numbers “1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like is defined as another embodiment or the component referred to in “second” in the scope of claims. It is possible. Further, for example, the component mentioned in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the power supply potential VDD may be abbreviated as potential VDD, VDD, etc. This also applies to other components (eg, signals, voltages, circuits, elements, electrodes, wiring, etc.).
  • the code is used for identification such as "_1”, “_2”, “[n]", “[m, n]”. May be added and described.
  • the second wiring GL is described as wiring GL [2].
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • a semiconductor device such as a transistor, a semiconductor circuit, an arithmetic unit, and a storage device are one aspect of the semiconductor device.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices
  • electro-optical devices power storage devices
  • storage devices semiconductor circuits
  • image pickup devices electronic devices, and the like may be said to have semiconductor devices.
  • the semiconductor device 100 includes a CPU 10, an accelerator 20, and a bus 30.
  • the accelerator 20 has an arithmetic processing unit 21 and a memory unit 22.
  • the arithmetic processing unit 21 has an arithmetic circuit 23.
  • the memory unit 22 has a memory circuit 24.
  • the memory unit 22 may be referred to as a device memory or a shared memory.
  • the memory circuit 24 has a transistor 25 having a semiconductor layer 29 having a channel forming region.
  • the arithmetic circuit 23 and the memory circuit 24 are electrically connected via the wiring 31.
  • the CPU 10 has a function of performing general-purpose processing such as execution of an operating system, control of data, execution of various operations and programs.
  • the CPU 10 has one or more CPU cores.
  • the CPU 10 has, for example, a transistor (Si transistor) having silicon in the channel forming region. By making the Si transistor a complementary type transistor, it can be made into a CMOS circuit (SiCMOS).
  • the CPU 10 is connected to the accelerator 20 via the bus 30.
  • each CPU core has a data holding circuit that can hold data even if the supply of the power supply voltage is stopped.
  • the supply of power supply voltage can be controlled by electrical disconnection from the power supply domain (power domain) by a power switch or the like.
  • the power supply voltage may be referred to as a drive voltage.
  • the data holding circuit for example, a memory having a transistor (OS transistor) having an oxide semiconductor in the channel forming region is suitable.
  • OS transistor transistor
  • the accelerator 20 has a function of executing a program (also called a kernel or a kernel program) called from a host program.
  • the accelerator 20 can perform, for example, parallel processing of matrix operations in graphic processing, parallel processing of product-sum operations of neural networks, parallel processing of floating-point operations in scientific and technological calculations, and the like.
  • the memory unit 22 has a function of storing data processed by the accelerator 20. Specifically, it is possible to store data input or output to the arithmetic processing unit 21, such as weight data used for parallel processing of the product-sum operation of the neural network.
  • the memory unit 22 is provided over a plurality of memory circuit layers 22_1 to 22_N (N is a natural number of 2 or more).
  • Each of the plurality of memory circuit layers 22_1 to 22_N has a memory circuit 24.
  • the memory circuit 24 of each layer of the plurality of memory circuit layers 22_1 to 22_N is electrically connected to the arithmetic circuit 23 of the arithmetic processing unit 21 via wiring 31, and has a function of holding a binary or ternary digital value.
  • the semiconductor layer 29 included in the transistor 25 is an oxide semiconductor. That is, the transistor 25 is an OS transistor.
  • the memory circuit 24 is preferably a memory having an OS transistor (hereinafter, also referred to as an OS memory).
  • the OS transistor Since the bandgap of the metal oxide is 2.5 eV or more, the OS transistor has a minimum off current. As an example, voltage 3.5V between the source and the drain, at at room temperature (25 °C), 1 ⁇ less than 10 -20 A state current per channel width 1 [mu] m, less than 1 ⁇ 10 -22 A, or 1 ⁇ 10 It can be less than -24A. That is, the on / off current ratio of the drain current can be set to 20 digits or more and 150 digits or less. Therefore, the OS memory has an extremely small amount of electric charge leaked from the holding node via the OS transistor. Therefore, the OS memory can function as a non-volatile memory circuit. It also enables power gating of the accelerator.
  • High-density integrated semiconductor devices may generate heat due to the driving of circuits. Due to this heat generation, the temperature of the transistor rises, and the characteristics of the transistor change, which may cause a change in field effect mobility and a decrease in operating frequency. Since the OS transistor has a higher thermal resistance than the Si transistor, the field effect mobility is less likely to change due to a temperature change, and the operating frequency is less likely to decrease. Further, the OS transistor tends to maintain the characteristic that the drain current increases exponentially with respect to the gate-source voltage even when the temperature rises. Therefore, by using the OS transistor, stable operation can be performed in a high temperature environment.
  • the metal oxides applied to the OS transistor are Zn oxide, Zn-Sn oxide, Ga-Sn oxide, In-Ga oxide, In-Zn oxide, and In-M-Zn oxide (M is: Ti, Ga, Y, Zr, La, Ce, Nd, Sn or Hf) and the like.
  • M is: Ti, Ga, Y, Zr, La, Ce, Nd, Sn or Hf
  • oxides containing indium and zinc include aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, and tungsten. , One or more selected from magnesium and the like may be included.
  • the metal oxide applied to the semiconductor layer is preferably a metal oxide having a crystal portion such as CAAC-OS, CAC-OS, and nc-OS.
  • CAAC-OS is an abbreviation for c-axis-aligned crystalline oxide semiconductor ductor.
  • CAC-OS is an abbreviation for Cloud-Aligned Composite oxide semiconductor.
  • nc-OS is an abbreviation for nanocrystalline oxide semiconductor.
  • CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of nanocrystals are connected in the ab plane direction.
  • the strain refers to a region in which a plurality of nanocrystals are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned.
  • CAC-OS has a function of flowing electrons (or holes) as carriers and a function of not allowing electrons as carriers to flow. By separating the function of flowing electrons and the function of not flowing electrons, both functions can be maximized. That is, by using CAC-OS in the channel formation region of the OS transistor, both a high on-current and an extremely low off-current can be realized.
  • OS transistors Since metal oxides have a large bandgap, electrons are less likely to be excited, and the effective mass of holes is large, OS transistors may be less likely to undergo avalanche breakdown than general Si transistors. .. Therefore, for example, hot carrier deterioration caused by avalanche breakdown can be suppressed. Since hot carrier deterioration can be suppressed, the OS transistor can be driven with a high drain voltage.
  • the OS transistor is a storage type transistor that has a large number of electrons as carriers. Therefore, the influence of DIBL (Drain-Induced Barrier Lowering), which is one of the short-channel effects, is smaller than that of an inverting transistor (typically, a Si transistor) having a pn junction. That is, the OS transistor has a higher resistance to the short channel effect than the Si transistor.
  • DIBL Drain-Induced Barrier Lowering
  • the OS transistor Since the OS transistor has high resistance to the short channel effect, the channel length can be reduced without deteriorating the reliability of the OS transistor. Therefore, the degree of circuit integration can be increased by using the OS transistor.
  • the drain electric field becomes stronger as the channel length becomes finer, but as mentioned above, the OS transistor is less likely to undergo avalanche breakdown than the Si transistor.
  • the gate insulating film can be made thicker than that of the Si transistor. For example, even in a fine transistor having a channel length and a channel width of 50 nm or less, it may be possible to provide a thick gate insulating film of about 10 nm. By thickening the gate insulating film, the parasitic capacitance can be reduced, so that the operating speed of the circuit can be improved. Further, by making the gate insulating film thicker, the leakage current through the gate insulating film is reduced, which leads to a reduction in static current consumption.
  • the accelerator 20 since the accelerator 20 has the memory circuit 24 which is the OS memory, the data can be held even if the supply of the power supply voltage is stopped. Therefore, the power gating of the accelerator 20 becomes possible, and the power consumption can be significantly reduced.
  • the memory circuit 24 composed of the OS transistor can be provided so as to be stacked with the arithmetic circuit 23 that can be configured by Si CMOS. That is, the plurality of memory circuit layers 22_1 to 22_N are provided on the substrate on which the arithmetic processing unit 21 is provided. The plurality of memory circuit layers 22_1 to 22_N can be provided in a stacked manner. Therefore, it can be arranged without increasing the circuit area, and the storage capacity required for the arithmetic processing in the accelerator 20 can be increased. Since the number of times of data transfer required for arithmetic processing can be reduced, power consumption can be reduced.
  • the memory circuit layers 22_1 to 22_N having the plurality of memory circuits 24 extend in a direction substantially perpendicular to the surface of the substrate on which the arithmetic circuit 23 is provided (in FIG. 1B, the z direction perpendicular to the xy plane). It is electrically connected to the arithmetic circuit 23 via the wiring 31 provided.
  • approximately vertical means a state in which the objects are arranged at an angle of 85 degrees or more and 95 degrees or less.
  • the OS transistor will be described as a transistor included in the memory circuit 24, but any transistor may be used as long as it can be stacked with the Si transistor included in the lower layer arithmetic circuit 23.
  • a Si transistor laminated on a substrate having a Si transistor by using a bonding technique or the like can be used as an upper layer transistor.
  • the Si transistor provided in the upper layer has a longer channel length than the Si transistor in the lower layer so that the transistor has a small off current.
  • the memory circuit 24 included in the accelerator 20 may be a single layer as well as a configuration in which a plurality of memory circuit layers 22_1 to 22_N are stacked.
  • the single-layer memory circuit layer 22_1 having the OS transistor can be provided so as to be laminated with the arithmetic circuit 23 which can be configured by Si CMOS. Therefore, the wiring distance can be shortened by bringing the physical distance between the arithmetic circuit 23 and the memory circuit 24 closer to each other, the parasitic capacitance generated in the signal line can be reduced, and the power consumption can be reduced.
  • the accelerator 20 is configured to stack transistors, it is possible to suppress an increase in the circuit area, so that the number of arithmetic circuits 23 can be increased and arranged. Since the number of circuits (the number of cores) for performing operations in the arithmetic circuit 23 can be increased, the frequency of the signal for driving the arithmetic circuit 23 can be lowered. Further, the power supply voltage for driving the arithmetic circuit 23 can be reduced. As a result, the power consumption required for the calculation can be reduced at a rate of several tenths.
  • the memory circuit 24 can have a NO SRAM circuit configuration.
  • NOSRAM registered trademark
  • NOSRAM refers to a memory in which the memory cell is a 2-transistor type (2T) or 3-transistor type (3T) gain cell and the access transistor is an OS transistor.
  • the memory circuit 24 can be provided by stacking the layers of the memory circuit layers 22_1 to 22_N by using an OS transistor. Further, the OS transistor has an extremely small leakage current, that is, a current flowing between the source and the drain in the off state.
  • the NOSRAM can be used as a non-volatile memory by holding the electric charge corresponding to the data in the memory circuit by using the characteristic that the leakage current is extremely small.
  • NO SRAM can read the held data without destroying it (non-destructive reading), it is suitable for parallel processing of the product-sum operation of a neural network in which only the data reading operation is repeated in large quantities.
  • the arithmetic processing unit 21 has a function of performing arithmetic processing using digital values. Digital values are less susceptible to noise. Therefore, the accelerator 20 is suitable for performing arithmetic processing that requires highly accurate arithmetic results.
  • the arithmetic processing unit 21 is preferably composed of Si CMOS, that is, a transistor (Si transistor) having silicon in the channel forming region. With this configuration, it can be provided by stacking with an OS transistor.
  • the arithmetic circuit 23 uses the digital value data held in each of the memory circuits 24 of the plurality of memory circuit layers 22_1 to 22_N to perform any of processing such as integer arithmetic, single precision floating point arithmetic, and double precision floating point arithmetic. It has the function of performing one.
  • the arithmetic circuit 23 has a function of repeatedly executing the same processing such as a product-sum operation.
  • the calculation circuit 23 is configured to provide one calculation circuit 23 for each read bit line of the memory circuit 24, that is, for each row (Column) (Column-Parallel Calibration).
  • the data for one line (maximum all bit lines) of the memory circuit 24 can be arithmetically processed in parallel.
  • the data bus size between the CPU and the memory 32 bits, etc.
  • the degree of parallelism of the calculation can be significantly increased. It is possible to improve the calculation efficiency related to enormous arithmetic processing such as deep neural network learning (deep learning) which is an AI technology and scientific and technological calculation which performs floating point arithmetic.
  • the power generated by the memory access (data transfer between the CPU and the memory and the calculation by the CPU) can be reduced, and heat generation and heat generation can be performed. It is possible to suppress an increase in power consumption. Further, by making the physical distance between the arithmetic circuit 23 and the memory circuit 24 close to each other, for example, the wiring distance can be shortened by stacking, the parasitic capacitance generated in the signal line can be reduced, so that the power consumption can be reduced.
  • the product-sum operation in inference processing requires a large amount of data, and a huge bandwidth (data transfer rate) for that purpose is required.
  • a wide bandwidth can be secured by arranging a plurality of memory circuit layers 22_1 to 22_N on the arithmetic circuit 23.
  • the transfer speed of a plurality of data can be increased. Therefore, the power consumption required for the product-sum calculation in the inference processing can be reduced at a rate of several tenths.
  • the inference processing based on the deep neural network is not an operation using data having a large number of bits such as 64 bits, but is optimized to data having a bit number of preferably 32 bits or less, more preferably 16 bits or less, and more preferably 8 bits or less. Therefore, it is possible to reduce the power consumption without lowering the calculation accuracy.
  • the bus 30 electrically connects the CPU 10 and the accelerator 20. That is, the CPU 10 and the accelerator 20 can transmit data via the bus 30.
  • FIG. 2A is a diagram schematically showing the reading of data from the memory circuits 24 of the plurality of stacked memory circuit layers 22_1 to 22_N to the arithmetic circuit 23 in the accelerator 20 shown in FIG. 1B.
  • the arrows represent the movement of the data.
  • the semiconductor device of one aspect of the present invention can read data from the memory circuit 24 included in the plurality of memory circuit layers 22_1 to 22_N stacked via the wiring 31. Since the physical distance between the arithmetic circuit 23 and the memory circuit 24, which are in a stacked positional relationship, is very close, the wiring distance is short. Therefore, the parasitic capacitance generated in the wiring 31 can be reduced, so that the power consumption can be reduced.
  • the parasitic capacitance generated in the wiring 31 increases. Therefore, it is preferable to provide switches SW_1 to SW_N in each layer of the memory circuit layers 22_1 to 22_N between the wiring to which the memory circuit 24 is connected, for example, the reading bit wire and the wiring 31.
  • the switches SW_1 to SW_N are configured to be controlled so as to be turned off at the memory circuit layers 22_1 to 22_N that do not read data and turned on at the memory circuit layers 22_1 to 22_N that read data. With this configuration, the parasitic capacitance of the wiring 31 due to the increase in the number of layers of the memory circuit layers 22_1 to 22_N can be reduced, so that the power consumption can be reduced.
  • the number of memory circuits 24 may be different by making the circuit layout, the channel length of the transistor, the channel width, or the density of the transistor different in each of the plurality of stacked memory circuit layers 22_1 to 22_N.
  • the memory circuit 24 in the lower layer for example, the memory circuit layer 22_1 of the memory circuit layers 22_1 to 22_N has a circuit layout in which the density of transistors is high, and the upper layer (z direction in the figure) is formed. Therefore, the circuit layout may have a low transistor density. With this configuration, it is possible to increase the number of memory circuits in which the physical distance of the arithmetic circuit 23 is short, and to improve the data holding characteristics of the memory circuit 24 in the upper layer.
  • the memory circuit 24 in the upper layer (for example, the memory circuit layer 22_N) of the memory circuit layers 22_1 to 22_N has a circuit layout in which the density of transistors is high, and the lower layer (in the figure, the memory circuit layer 22_1 side).
  • the circuit layout may be such that the density of the transistors decreases as the value increases.
  • One aspect of the present invention can reduce the power consumption of a semiconductor device that functions as an accelerator for AI technology and the like, which has a huge amount of calculation and a large number of parameters.
  • one aspect of the present invention can reduce the size of a semiconductor device that functions as an accelerator for AI technology and the like, which has a huge amount of calculation and a large number of parameters.
  • one aspect of the present invention can suppress heat generation in a semiconductor device that functions as an accelerator for AI technology and the like, which has a huge amount of calculation and a large number of parameters.
  • one aspect of the present invention can reduce the number of data transfers between the CPU and the semiconductor device that functions as a memory in the semiconductor device that functions as an accelerator such as AI technology having a huge amount of calculation and the number of parameters.
  • semiconductor devices that function as accelerators such as AI technology, which has a huge amount of calculation and the number of parameters, have a non-Von Neumann architecture, and compared to the von Neumann architecture, which consumes more power as the processing speed increases. Parallel processing can be performed with extremely low power consumption.
  • FIG. 4A is a diagram illustrating a circuit configuration example applicable to each layer of the memory circuit layers 22_1 to 22_N included in the semiconductor device 100 of the present invention.
  • writing word lines WWL_1 to WWL_M are arranged side by side in the matrix direction of M rows and N columns (M and N are natural numbers of 2 or more).
  • M and N are natural numbers of 2 or more.
  • the read bit lines RBL_1 to RBL_N are shown in the figure.
  • the memory circuit 24 connected to each word line and bit line is illustrated.
  • FIG. 4B is a diagram illustrating a circuit configuration example applicable to the memory circuit 24.
  • the memory circuit 24 includes a transistor 25, a transistor 26, a transistor 27, and a capacitance element 28 (also referred to as a capacitor).
  • One of the source and drain of the transistor 25 is connected to the writing bit line WBL.
  • the gate of the transistor 25 is connected to the writing word line WWL.
  • the other of the source or drain of the transistor 25 is connected to one electrode of the capacitive element 28 and the gate of the transistor 26.
  • One of the source or drain of the transistor 26 and the other electrode of the capacitive element 28 are connected to a wire that provides a fixed potential, eg, a ground potential.
  • the other of the source or drain of the transistor 26 is connected to one of the source or drain of the transistor 27.
  • the gate of the transistor 27 is connected to the read word line RWL.
  • the other of the source or drain of the transistor 27 is connected to the read bit line RBL.
  • the read bit line RBL is connected to the arithmetic circuit 23 via a wiring 31 or the like extending in a direction substantially perpendicular to the surface of the substrate on which the arithmetic circuit 23 is provided.
  • the circuit configuration of the memory circuit 24 shown in FIG. 4B corresponds to a NO SRAM of a 3-transistor type (3T) gain cell.
  • the transistor 25 to the transistor 27 are OS transistors.
  • the OS transistor has an extremely small leakage current, that is, a current flowing between the source and the drain in the off state.
  • the NOSRAM can be used as a non-volatile memory by holding the electric charge corresponding to the data in the memory circuit by using the characteristic that the leakage current is extremely small.
  • the circuit configuration applicable to the memory circuit 24 of FIG. 4A is not limited to the 3T type NO SRAM of FIG. 4B.
  • it may be a circuit corresponding to the DOSRAM shown in FIG. 5A.
  • DOSRAM is a RAM having a 1T1C type memory cell, and is an abbreviation for Dynamic Oxide Semiconductor RAM.
  • FIG. 5A illustrates a memory circuit 24A having a transistor 25A and a capacitive element 28A.
  • the transistor 25A is an OS transistor.
  • An example in which the memory circuit 24A is connected to the bit line BL, the word line WL, and the back gate line BGL is illustrated.
  • the circuit configuration applicable to the memory circuit 24 of FIG. 4A may be a circuit corresponding to the 2T type NO SRAM shown in FIG. 5B.
  • FIG. 5B illustrates a memory circuit 24B having a transistor 25B, a transistor 26B, and a capacitive element 28B.
  • the transistor 25B and the transistor 26B are OS transistors.
  • the transistor 25B and the transistor 26B may be an OS transistor in which semiconductor layers are arranged in different layers, or an OS transistor in which semiconductor layers are arranged in the same layer.
  • An example in which the memory circuit 24B is connected to the writing bit line WBL, the reading bit line RBL, the writing word line WWL, the reading word line RWL, the source line SL, and the back gate line BGL is illustrated.
  • the circuit configuration applicable to the memory circuit 24 of FIG. 4A may be a circuit in which the 3T type NO SRAM shown in FIG. 5C is combined.
  • FIG. 5B illustrates a memory circuit 24C having a memory circuit 24_P capable of holding data having different logics and a memory circuit 24_N.
  • FIG. 5B illustrates a memory circuit 24_P having a transistor 25_P, a transistor 26_P, a transistor 27_P and a capacitive element 28_P, and a memory circuit 24_N having a transistor 25_N, a transistor 26_N, a transistor 27_N and a capacitive element 28_N.
  • Each transistor included in the memory circuit 24_P and the memory circuit 24_N is an OS transistor.
  • Each transistor included in the memory circuit 24_P and the memory circuit 24_N may be an OS transistor in which a semiconductor layer is arranged in different layers, or an OS transistor in which a semiconductor layer is arranged in the same layer.
  • An example in which the memory circuit 24C is connected to a write bit line WBL_P, a read bit line RBL_P, a write bit line WBL_N, a read bit line RBL_N, a write word line WWL, and a read word line RWL is shown in the figure. Shown.
  • the memory circuit 24C holds data having different logics, reads the data having different logics into the reading bit line RBL_P and the writing bit line WBL_N, and amplifies the data with a sense amplifier or the like to obtain high-speed data. It can be read.
  • an exclusive OR circuit (XOR circuit) is provided so that the data corresponding to the multiplication of the data held in the memory circuit 24_P and the memory circuit 24_N is output to the read bit line RBL. May be good.
  • XOR circuit exclusive OR circuit
  • the circuit configuration applicable to the memory circuit 24 of FIG. 4A may be a NAND type memory circuit having a charge storage layer such as the MONOS type shown in FIG. 5D.
  • FIG. 5D illustrates a memory circuit 24D having transistors 32 [1] to 32 [n], transistors SW1 and SW2.
  • the transistors 32 [1] to 32 [n], the transistors SW1 and SW2 are OS transistors.
  • the transistors 32 [1] to 32 [n], the transistors SW1 and SW2 may be OS transistors having semiconductor layers provided in the same layer, or OS transistors having semiconductor layers provided in different layers.
  • the transistors 32 [1] to 32 [n] have a configuration including a control gate electrode and a charge storage layer or a floating gate electrode.
  • openings are provided in a laminated body in which conductive layers and insulating layers are alternately laminated, and conductors, insulators, semiconductors, etc. are concentrically placed on the inner wall of the openings. It may be a NAND type memory of a string type (also referred to as a macaroni type) provided in layers.
  • the transistors 32 [1] to 32 [n] are connected to the word line WL [1] to the word line WL [n] and the back gate line BGL [1] to the back gate line BGL [n].
  • SW1 and SW2 are connected to the control lines SEL1, SEL2, the read bit line, and the source line SL is illustrated.
  • the circuit configuration applicable to the memory circuit 24 of FIG. 4A may be a NAND type memory circuit in which the NO SRAM shown in FIG. 5E is combined.
  • FIG. 5E illustrates a memory circuit 24E having transistors 25 [1] to 25 [n], transistors 26 [1] to 26 [n], and transistors SW1 and SW2.
  • the transistors 25 [1] to 25 [n], the transistors 26 [1] to 26 [n], and the transistors SW1 and SW2 are OS transistors.
  • the transistors 25 [1] to 25 [n], the transistors 26 [1] to 26 [n], and the transistors SW1 and SW2 may be OS transistors having a semiconductor layer provided in the same layer, or may be provided in different layers. An OS transistor having a semiconductor layer may be used.
  • the transistors 25 [1] to 25 [n] and the transistors 26 [1] to 26 [n] are provided with openings in a laminated body in which conductive layers and insulating layers are alternately laminated, and are conductive on the inner wall of the openings.
  • It may be a NAND type memory of a vertical channel type (also referred to as a macaroni type) in which a body, an insulator, a semiconductor, or the like is provided on concentric circles.
  • a NAND memory composed of an OS transistor that can be manufactured on a layer having a Si transistor has a function as a main memory in addition to a function as a storage memory, and can be called a universal memory.
  • the universal memory has a function of a main memory such as a DRAM (Dynamic RAM) provided as a separate chip, so that there is a possibility that a computer system that does not require a DRAM can be constructed.
  • DRAM Dynamic RAM
  • transistors 25 [1] to 25 [n] are connected to word lines WL [1] to word lines WL [n], respectively, and transistors 26 [1] to 26 [n] hold NO SRAM data, respectively.
  • An example of being connected to a node ND [1] to a node ND [n], which is a node, is illustrated.
  • the memory circuit 24E illustrates an example in which the transistors SW1 and SW2 are connected to the control lines SEL1 and SEL2, the read bit line RBL, and the source line SL.
  • the circuit configuration of the memory circuit applicable to each layer of the memory circuit layers 22_1 to 22_N included in the semiconductor device 100 of the present invention may be different for each layer.
  • the memory circuit in the lower layer for example, the memory circuit layer 22_1 of the memory circuit layers 22_1 to 22_N is the memory circuit 24A
  • the memory circuit in the upper layer for example, the memory circuit layer 22_2, the memory circuit layer 22_N.
  • the memory circuit 24A which is close to the physical distance of the arithmetic circuit 23, can apply the circuit configuration of NOSRAM, and the memory circuit 24B can apply other circuit configurations such as DOSRAM and NAND memory.
  • the memory circuit in the upper layer is a universal memory memory circuit 24N having a vertical channel type.
  • the memory circuit 24A which is close to the physical distance of the arithmetic circuit 23, can apply the circuit configuration of the NO SRAM.
  • an external memory such as a DRAM can be omitted.
  • the arithmetic processing can be performed at a high speed by having the NO SRAM, which has a higher write speed and read speed than the universal memory, hold the data required for the arithmetic processing.
  • the data held in the universal memory can be arithmetically processed via the NOSRAM (memory circuit 24A), so that the data used for the arithmetic processing in the semiconductor device 100 can be processed.
  • the storage capacity can be greatly increased.
  • the delay time gap required for reading and writing data can be reduced.
  • FIG. 7A shows various storage devices used in semiconductor devices for each layer.
  • a storage device located in the upper layer is required to have a faster operating speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • PU arithmetic processing unit
  • NO SRAM NO SRAM
  • OS Memory storage memory
  • main memory main memory
  • a NAND-type universal memory having a three-dimensional structure using an OS transistor is referred to as "OS Memory".
  • OS Memory is preferably an OS transistor having a storage capacity larger than that of the NO SRAM.
  • the universal memory can be randomly accessed and the off-current of the OS transistor is very small, the universal memory is written in a period of one year or more, or even ten years or more even if the power supply is stopped. Information can be retained. Therefore, the universal memory can be regarded as a non-volatile memory.
  • the universal memory can hold not only binary (1 bit) but also multi-value (multi-bit) information.
  • the universal memory is a method of writing an electric charge to a node via an OS transistor, the high voltage required for a conventional NAND flash memory is not required, and a high-speed writing operation can be realized. Further, the erasing operation before data rewriting performed in the NAND flash memory is unnecessary in the universal memory. Also, since no charge is injected or withdrawn into the floating gate or charge capture layer, the universal memory can write and read data virtually unlimited times. The universal memory has less deterioration than the conventional NAND flash memory, and high reliability can be obtained.
  • the semiconductor device can significantly increase the storage capacity of data used for arithmetic processing. In addition, the delay time gap required for reading and writing data can be reduced. Further, as shown in FIG. 7B, memory circuits having different data retention characteristics or storage capacities are laminated in the z direction (direction perpendicular to the substrate on which the arithmetic processing unit 21 is provided), and data (Data) is provided via each layer. I / O is possible. Since the data (Data) can be input / output using the wiring between the layers, the parasitic capacitance or resistance of the wiring can be reduced, and the increase in power consumption due to the data input / output can be suppressed.
  • a part of the memory circuit layers 22_1 to 22_N may be a circuit having another function.
  • the memory circuit layer 22_N on the uppermost layer of the accelerator 20 may be provided with a circuit 24F having a function different from that of the memory circuit.
  • the circuit 24F is a circuit that can be provided by an OS transistor.
  • an amplifier circuit or an amplifier circuit capable of amplifying the potential of the input IN as shown in FIG. 8B at the output OUT can be used.
  • the transistor 33B can be composed of an OS transistor.
  • the circuit 24F may have an antenna 34 as shown in FIG. 8C, for example, in addition to the configuration of FIG. 8B.
  • the antenna 34 can be formed by arranging the conductive layer used in the circuit 24F so as to function as an antenna.
  • 5G 5th generation mobile communication system
  • communication frequencies of 3.7 GHz band, 4.5 GHz band, and 28 GHz band are used.
  • the data retention characteristics of the memory circuits provided in the memory circuit layers 22_1 to 22_N are different.
  • the data retention characteristic corresponds to the time during which the written data can be retained (data retention time).
  • the data holding characteristics are different between the memory circuit 24A and the memory circuit 24B.
  • the data holding time of the memory circuit 24A may be several ms.
  • the data holding time of the memory circuit 24B is preferably longer than that of the cache memory.
  • the drive voltages V 1 and V 2 for driving each memory circuit output by the drive circuit 35 are made different.
  • the amplitude voltages for driving the transistors of the memory circuit are different at the drive voltages V 1 and V 2.
  • the potential for turning off the transistors of the memory circuits 24A and 24B is defined as the potential Voff.
  • the potential Von1 for turning on the transistor included in the memory circuit 24A is set to be smaller than the potential Von2 for turning on the transistor included in the memory circuit 24B.
  • the drive voltages V 1 and V 2 By setting the drive voltages V 1 and V 2 in this way, the data holding characteristics of the memory circuits provided in the memory circuit layers 22_1 to 22_N can be made different. By configuring the drive voltages V 1 and V 2 for driving each memory circuit to be different, the S value (subthreshold swing value) and the field effect mobility in the transistor of each memory circuit can be made different.
  • the potential for turning on the transistors of the memory circuits 24A and 24B is set to the potential Von.
  • the potential Voff1 for turning off the transistor included in the memory circuit 24A is set to be larger than the potential Voff2 for turning on the transistor included in the memory circuit 24B.
  • the film thickness of the insulator functioning as the gate insulating film of the transistor of the memory circuit may be different for each layer.
  • the thickness of the insulator 36A that functions as the gate insulating film of the transistor 25A of the memory circuit 24A of the memory circuit layer 22_1 is the transistor of the memory circuit 24B of the memory circuit layers 22_2 to 2_N.
  • the film thickness is smaller than that of the insulator 36B that functions as the gate insulating film of 25B.
  • the channel length of the transistor of the memory circuit may be different for each layer.
  • the channel length L1 of the transistor 25A included in the memory circuit 24A of the memory circuit layer 22_1 is made smaller than the channel length L2 of the transistor 25B included in the memory circuits 24B of the memory circuit layers 22_2 to 2_N.
  • a configuration in which the channel length is different for each layer has been described, but if the channel width of the transistor, the configuration in which the ratio of the channel length to the channel width (W / L) is different, or the drive frequency is different for each layer, It may be a configuration that is performed in combination, such as a configuration that allows the frequency to be set.
  • FIG. 12A is a diagram illustrating an example of a circuit configuration applicable to the arithmetic processing unit 21 included in the semiconductor device 100 of the present invention.
  • the arithmetic processing unit 21 has N arithmetic circuits 23_1 to 23_N.
  • Each of the N arithmetic circuits 23_1 to 23_N is input with a signal of any one of N read bit lines RBL_1 to read bit lines RBL_N, and outputs output signals Q_1 to Q_N.
  • the signal of the read bit line RBL_1 to the read bit line RBL_N may be amplified and read by a sense amplifier or the like.
  • the output signals Q_1 to Q_N correspond to the data obtained by performing the product-sum operation using the data held in the memory circuit 24.
  • FIG. 12B is a diagram illustrating a circuit configuration example of the arithmetic circuit 23 applicable to the arithmetic circuit 23_1 to the arithmetic circuit 23_N.
  • FIG. 13 is a circuit for executing arithmetic processing based on the architecture of Binary Neural Network (BNN).
  • the calculation circuit 23 includes a read circuit 41 to which a signal of the read bit line RBL is given, a bit product sum calculation unit 42, an accumulator 43, a latch circuit 44, and a coding circuit 45 that outputs an output signal Q.
  • FIG. 13 shows a configuration example showing more details about the configuration of the arithmetic circuit 23 shown in FIG. 12B.
  • the product-sum calculation of 8-bit signals (W [0] to W [7], A [0] to A [7]) is performed, and the 1-bit output signal Q and the 11-bit output signal (acout) are performed.
  • the configuration for outputting [10: 0]) is shown as an example.
  • the same product of M pieces and their sum can be executed in 8 parallel ⁇ 1 bit ⁇ M / 8 lines, so that M / 8 clock is required. Therefore, in the configuration of FIG. 13, the calculation time can be shortened by executing the product-sum calculation in parallel, so that the calculation efficiency can be improved.
  • the arithmetic circuit 23 shown in FIGS. 12A and 12B can reduce the circuit area by adopting a circuit configuration that performs a product-sum operation specialized in inference processing. Therefore, the power consumption required for transmitting and receiving data using a plurality of accelerators 20 can be reduced at a rate of several tenths.
  • the power consumption reduction by the calculation specialized in the product-sum calculation at the time of inference processing, and the power consumption reduction by the miniaturization of the circuit area the computer architecture or software optimization By optimizing the drive method, it is possible to reduce the power consumption in an existing data center or super computer at a rate of one-thousandth.
  • bit product-sum calculator 42 is obtained by an adder to which an 8-bit signal (W [0] to W [7], A [0] to A [7]) is input and the adder. It has an adder in which the value is input.
  • the product of 1-bit signals calculated in 8 parallels is shown as WA0 to WA7, the sum thereof is shown as WA10, WA32, WA54, WA76, and the sum thereof is shown as WA3210, WA7654.
  • the accumulator 43 functioning as an adder outputs the sum of the signal of the bit multiply-accumulate calculator 42 and the output signal of the latch circuit 44 to the latch circuit 44.
  • the accumulator 43 switches the signal to be input to the adder according to the control signal TxD_EN.
  • TxD_EN 0
  • the control signal TxD_EN 1
  • TxD_EN 1
  • the logic circuit 47 composed of the AND circuit is used for batch normalization after the product-sum calculation of the signals A [0] to A [7] and the signals W [0] to W [7] is completed.
  • the signal W [7] is added while switching with the data, specifically, the switching signal (th select [10: 0]).
  • the data for batch normalization may be configured to be simultaneously read and selected from signals W [0] to W [6] other than the signal W [7], for example.
  • Batch normalization is an operation for adjusting the distribution of output data of each layer in a neural network so as to be constant. For example, image data often used for calculations in neural networks may differ from the distribution of prediction data (input data) because the distribution of data used for learning tends to vary.
  • Batch normalization can improve the accuracy of learning in a neural network by normalizing the distribution of input data to the intermediate layer of the neural network to a Gaussian distribution with an average of 0 and a variance of 1.
  • BNN Binary Neural Network
  • the latch circuit 44 holds the output signal (accout [10: 0]) of the accumulator 43.
  • the binary data passed to the layer (NN layer) in the next neural network by batch normalization becomes the most significant bit of the product-sum operation result held by the latch circuit 44.
  • the signal of the most significant bit (acout10) represents the sign of the latch data calculated by the two's complement, and the plus data is 1 and the minus data is 0. Since it is passed to the NN layer, it is inverted by the inverter circuit 46 that functions as a coding circuit, and is output as an output signal Q. Since Q is the output of the intermediate layer, it is temporarily stored in the buffer memory (also referred to as an input buffer) in the accelerator 20 and then used for the calculation of the next layer.
  • FIG. 14A illustrates a hierarchical neural network based on the Binary Neural Network (BNN) architecture.
  • FIG. 14A illustrates a fully connected neural network of a neuron 50, an input layer 1 layer (I1), an intermediate layer 3 layers (M1 to M3), and an output layer 1 layer (O1).
  • the number of neurons in the input layer I1 is 786
  • the number of neurons in the intermediate layers M1 to M3 is 256
  • the number of neurons in the output layer O1 is 10
  • the number of connections in each layer (layer 51, layer 52, layer 53 and layer 54) is ( 786 x 256) + (256 x 256) + (256 x 256) + (256 x 10), for a total of 334,336 pieces. That is, since the weight parameters required for the neural network calculation are about 330 Kbits in total, the memory capacity can be sufficiently implemented even in a small-scale system.
  • FIG. 14B shows a detailed block diagram of the semiconductor device 100 capable of calculating the neural network shown in FIG. 14A.
  • FIG. 14B in addition to the memory circuit layer 22_1, the memory circuit 24, and the wiring 31 among the arithmetic processing unit 21, the arithmetic circuit 23, and the memory unit 22 described with reference to FIGS. 1A and 1B, FIGS. 1A and 1B are shown. A configuration example of a peripheral circuit for driving each configuration is shown.
  • FIG. 14B illustrates a controller 61, a row decoder 62, a word line driver 63, a column decoder 64, a write driver 65, a precharge circuit 66, a sense amplifier 67, a selector 68, an input buffer 71, and an arithmetic control circuit 72.
  • FIG. 15A is a diagram in which blocks for controlling the memory circuit layers 22_1 to 22_N of the memory unit 22 are extracted for each configuration shown in FIG. 14B.
  • the controller 61, the low decoder 62, the word line driver 63, the column decoder 64, the write driver 65, the precharge circuit 66, the sense amplifier 67, and the selector 68 are extracted and shown.
  • the controller 61 processes an input signal from the outside to generate a control signal for the row decoder 62 and the column decoder 64.
  • the input signal from the outside is a control signal for controlling the memory circuit layers 22_1 to 22_N of the memory unit 22, such as a write enable signal and a read enable signal.
  • the controller 61 inputs / outputs data written to the memory circuit layers 22_1 to 22_N of the memory unit 22 or data read from the memory circuit layers 22_1 to 22_N of the memory unit 22 via a bus with the CPU 10.
  • the low decoder 62 generates a signal for driving the word line driver 63.
  • the word line driver 63 generates a signal to be given to the writing word line WWL and the reading word line RWL.
  • the column decoder 64 generates a signal for driving the sense amplifier 67 and the write driver 65.
  • the sense amplifier 67 amplifies the potential of the read bit line RBL.
  • the write driver generates a signal for controlling the read bit line RBL and the write bit line WBL.
  • the precharge circuit 66 has a function of precharging a read bit line RBL or the like.
  • the signal read from the memory circuit 24 of the memory circuit layers 22_1 to 22_N of the memory unit 22 is input to the arithmetic circuit 23 and can be output via the selector 68.
  • the selector 68 can sequentially read data corresponding to the bus width and output necessary data to the CPU 10 or the like via the controller 61.
  • FIG. 15B is a diagram in which blocks for controlling the arithmetic processing unit 21 are extracted for each configuration shown in FIG. 14B.
  • the controller 61 processes an input signal from the outside to generate a control signal of the arithmetic control circuit 72. Further, the controller 61 generates various signals for controlling the arithmetic circuit 23 included in the arithmetic processing unit 21. Further, the controller 61 inputs / outputs data related to the calculation result via the input buffer 71. By using this buffer memory, parallel calculation of the number of bits equal to or larger than the data bus width of the CPU becomes possible. Further, since the number of times that a huge number of weight parameters are transferred to and from the CPU 10 can be reduced, power consumption can be reduced.
  • One aspect of the present invention can reduce the size of a semiconductor device that functions as an accelerator for AI technology and the like, which has a huge amount of calculation and a large number of parameters.
  • one aspect of the present invention can reduce the power consumption of a semiconductor device that functions as an accelerator for AI technology and the like, which has a huge amount of calculation and a large number of parameters.
  • one aspect of the present invention can suppress heat generation in a semiconductor device that functions as an accelerator for AI technology and the like, which has a huge amount of calculation and a large number of parameters.
  • one aspect of the present invention can reduce the number of data transfers between the CPU and the semiconductor device that functions as a memory in the semiconductor device that functions as an accelerator such as AI technology having a huge amount of calculation and the number of parameters.
  • semiconductor devices that function as accelerators such as AI technology, which has a huge amount of calculation and the number of parameters, have a non-Von Neumann architecture, and compared to the von Neumann architecture, which consumes more power as the processing speed increases. Parallel processing can be performed with extremely low power consumption.
  • FIG. 16 is a diagram illustrating an example of operation when a part of the calculation of the program executed by the CPU is executed by the accelerator.
  • the host program is executed on the CPU (step S1).
  • the CPU When the CPU confirms the instruction to allocate the data area required for performing the calculation using the accelerator in the memory unit (step S2), the CPU allocates the data area in the memory unit (step S2). S3).
  • the memory unit 22 secures the data required when the accelerator 20 performs the calculation in the calculation processing unit 21.
  • the CPU transmits input data from the main memory to the memory unit (step S4).
  • the memory unit receives the input data and stores the input data in the area secured in step S2 (step S5).
  • step S6 When the CPU confirms the instruction to start the kernel program (step S6), the accelerator starts the execution of the kernel program (step S7).
  • the CPU may be switched from the state of performing calculation to the state of PG (power gating) (step S8).
  • the CPU is switched from the PG state to the state of performing the calculation (step S9).
  • step S10 When the accelerator finishes executing the kernel program, the output data is stored in the above memory section (step S10).
  • the accelerator sends the output data to the main memory and outputs the data.
  • the data is stored in the main memory (step S12).
  • step S13 When the CPU issues an instruction to release the data area reserved on the memory unit (step S13), the data area reserved on the memory unit is released (step S14).
  • step S1 By repeating the above operations from step S1 to step S14, a part of the calculation of the program executed by the CPU can be executed by the accelerator while suppressing the power consumption and heat generation of the CPU and the accelerator.
  • FIG. 17 shows a configuration example of the CPU 10.
  • the CPU 10 includes a CPU core (CPU Core) 200, an L1 (level 1) cache memory device (L1 cache) 202, an L2 cache memory device (L2 cache) 203, a bus interface unit (Bus I / F) 205, and a power switch 210 to. It has 212, a level shifter (LS) 214.
  • the CPU core 200 has a flip-flop 220.
  • the CPU core 200, the L1 cache memory device 202, and the L2 cache memory device 203 are connected to each other by the bus interface unit 205.
  • the PMU193 generates a clock signal GCLK1 and various PG (power gating) control signals (PG control signals) in response to signals such as interrupt signals (Interrupts) input from the outside and signal SLEEP1 issued by the CPU 10.
  • the clock signals GCLK1 and PG control signals are input to the CPU 10.
  • the PG control signal controls the power switches 210 to 212 and the flip-flop 220.
  • the power switches 210 and 211 control the supply of the voltages VDDD and VDD1 to the virtual power supply line V_VDD (hereinafter referred to as V_ VDD line), respectively.
  • the power switch 212 controls the supply of the voltage VDDH to the virtual power supply line V_VDH (hereinafter, referred to as V_VDH line).
  • the voltage VSSS is input to the CPU 10 and the PMU 193 without going through the power switch.
  • the voltage VDDD is input to the PMU 193 without going through the power switch.
  • Voltages VDDD and VDD1 are drive voltages for CMOS circuits.
  • the voltage VDD1 is lower than the voltage VDDD and is a driving voltage in the sleep state.
  • the voltage VDDH is a drive voltage for the OS transistor and is higher than the voltage VDDD.
  • Each of the L1 cache memory device 202, the L2 cache memory device 203, and the bus interface unit 205 has at least one power gating capable power domain.
  • a power domain capable of power gating is provided with one or more power switches. These power switches are controlled by PG control signals.
  • the flip-flop 220 is used as a register.
  • the flip-flop 220 is provided with a backup circuit. Hereinafter, the flip-flop 220 will be described.
  • FIG. 18A shows a circuit configuration example of the flip-flop 220 (Flip-flop).
  • the flip-flop 220 has a scan flip-flop (Scan Flip-flop) 221 and a backup circuit (Backup Circuit) 222.
  • the scan flip-flop 221 has nodes D1, Q1, SD, SE, RT, CK, and a clock buffer circuit 221A.
  • Node D1 is a data (data) input node
  • node Q1 is a data output node
  • node SD is a scan test data input node.
  • the node SE is an input node of the signal SCE.
  • the node CK is an input node for the clock signal GCLK1.
  • the clock signal GCLK1 is input to the clock buffer circuit 221A.
  • the analog switch of the scan flip-flop 221 is connected to the nodes CK1 and CKB1 of the clock buffer circuit 221A.
  • the node RT is an input node for a reset signal.
  • the signal SCE is a scan enable signal and is generated by PMU193.
  • PMU193 generates signals BK and RC.
  • the level shifter 214 level-shifts the signals BK and RC to generate the signals BKH and RCH.
  • the signals BK and RC are backup signals and recovery signals.
  • the circuit configuration of the scan flip-flop 221 is not limited to FIG. 18A. Flip-flops provided in standard circuit libraries can be applied.
  • the backup circuit 222 has a node SD_IN, SN11, transistors M11 to M13, and a capacitance element C11.
  • Node SD_IN is an input node for scan test data and is connected to node Q1 of scan flip-flop 221.
  • the node SN11 is a holding node of the backup circuit 222.
  • the capacitance element C11 is a holding capacitance for holding the voltage of the node SN11.
  • Transistor M11 controls the conduction state between node Q1 and node SN11.
  • the transistor M12 controls the conduction state between the node SN11 and the node SD.
  • the transistor M13 controls the conduction state between the node SD_IN and the node SD.
  • the on / off of the transistors M11 and M13 is controlled by the signal BKH, and the on / off of the transistors M12 is controlled by the signal RCH.
  • Transistors M11 to M13 are OS transistors like the transistors 25 to 27 included in the memory circuit 24 described above.
  • the transistors M11 to M13 are shown to have a back gate.
  • the back gates of the transistors M11 to M13 are connected to a power supply line that supplies the voltage VBG1.
  • the backup circuit 222 has a non-volatile characteristic because it can suppress a drop in the voltage of the node SN11 due to the feature of the OS transistor that the off-current is extremely small and consumes almost no power for holding data. Since the data is rewritten by charging / discharging the capacitive element C11, the backup circuit 222 is, in principle, not limited in the number of rewrites, and can write and read data with low energy.
  • the backup circuit 222 can be laminated on the scan flip-flop 221 composed of the silicon CMOS circuit.
  • the backup circuit 222 Since the backup circuit 222 has a very small number of elements as compared with the scan flip-flop 221, it is not necessary to change the circuit configuration and layout of the scan flip-flop 221 in order to stack the backup circuits 222. That is, the backup circuit 222 is a highly versatile backup circuit. Further, since the backup circuit 222 can be provided so as to overlap in the region where the scan flip-flop 221 is formed, the area overhead of the flip-flop 220 can be reduced to zero even if the backup circuit 222 is incorporated. Therefore, by providing the backup circuit 222 on the flip-flop 220, power gating of the CPU core 200 becomes possible. Since the energy required for power gating is small, it is possible to power gate the CPU core 200 with high efficiency.
  • the backup circuit 222 By providing the backup circuit 222, the parasitic capacitance due to the transistor M11 is added to the node Q1, but since it is smaller than the parasitic capacitance due to the logic circuit connected to the node Q1, the scan flip-flop 221 operates. There is no effect. That is, even if the backup circuit 222 is provided, the performance of the flip-flop 220 is not substantially deteriorated.
  • the low power consumption state of the CPU core 200 for example, a clock gating state, a power gating state, and a hibernation state can be set.
  • the PMU193 selects the low power consumption mode of the CPU core 200 based on the interrupt signal, the signal SLEEP1, and the like. For example, when shifting from the normal operating state to the clock gating state, the PMU 193 stops generating the clock signal GCLK1.
  • the PMU193 when shifting from the normal operating state to the hibernation state, the PMU193 performs voltage and / or frequency scaling. For example, when performing voltage scaling, the PMU 193 turns off the power switch 210 and turns on the power switch 211 in order to input the voltage VDD1 to the CPU core 200.
  • the voltage VDD1 is a voltage that does not cause the data of the scan flip-flop 221 to be lost.
  • PMU193 lowers the frequency of the clock signal GCLK1.
  • FIG. 19 shows an example of the power gating sequence of the CPU core 200.
  • t1 to t7 represent the time.
  • the signals PSE0 to PSE2 are control signals of the power switches 210 to 212 and are generated by the PMU193. When the signal PSE0 is “H” / “L”, the power switch 210 is on / off. The same applies to the signals PSE1 and PSE2.
  • the PMU193 stops the clock signal GCLK1 and sets the signals PSE2 and BK to “H”.
  • the level shifter 214 becomes active and outputs the “H” signal BKH to the backup circuit 222.
  • the transistor M11 of the backup circuit 222 is turned on, and the data of the node Q1 of the scan flip-flop 221 is written to the node SN11 of the backup circuit 222. If the node Q1 of the scan flip-flop 221 is "L”, the node SN11 remains “L”, and if the node Q1 is "H”, the node SN11 becomes "H”.
  • the PMU193 sets the signals PSE2 and BK to “L” at time t2 and sets the signal PSE0 to “L” at time t3.
  • the state of the CPU core 200 shifts to the power gating state.
  • the signal PSE0 may be lowered at the timing of lowering.
  • the PMU 193 sets the signal PSE0 to “H” to shift from the power gating state to the recovery state.
  • the PMU193 sets the signals PSE2, RC, and SCE to “H” in a state where charging of the V_ VDD line is started and the voltage of the V_ VDD line becomes VDDD (time t5).
  • the transistor M12 is turned on, and the electric charge of the capacitive element C11 is distributed to the node SN11 and the node SD. If the node SN11 is "H”, the voltage of the node SD rises. Since the node SE is “H”, the data of the node SD is written to the input side latch circuit of the scan flip-flop 221. When the clock signal GCLK1 is input to the node CK at time t6, the data of the input side latch circuit is written to the node Q1. That is, the data of the node SN11 is written to the node Q1.
  • PMU193 sets the signals PSE2, SCE, and RC to "L", and the recovery operation ends.
  • the backup circuit 222 using the OS transistor is very suitable for normal off computing because both dynamic and static low power consumption are small. Even if the flip-flop 220 is mounted, the performance of the CPU core 200 can be reduced and the dynamic power can be hardly increased.
  • the CPU core 200 may have a plurality of power domains capable of power gating.
  • the plurality of power domains are provided with one or more power switches for controlling the voltage input.
  • the CPU core 200 may have one or a plurality of power domains in which power gating is not performed.
  • a power gating control circuit for controlling the flip-flop 220 and the power switches 210 to 212 may be provided in the power domain where power gating is not performed.
  • the application of the flip-flop 220 is not limited to the CPU 10.
  • the flip-flop 220 can be applied to a register provided in a power domain capable of power gating.
  • FIG. 20A and 20B show the structure of the memory circuit 860 constituting the semiconductor device according to one aspect of the present invention.
  • FIG. 20A is a top view of the periphery of the memory circuit 860.
  • FIG. 20B is a cross-sectional view of the memory circuit 860, and FIG. 20B corresponds to the portion shown by the alternate long and short dash line of A1-A2 in FIG. 20A.
  • FIG. 20B a cross section of the transistor 600 in the channel length direction and a cross section of the transistor 700 in the channel width direction are shown.
  • FIG. 20A some elements are omitted for the purpose of clarifying the figure.
  • the X direction and the Y direction are parallel or substantially parallel to the substrate surface, and the Z direction is perpendicular or substantially perpendicular to the substrate surface.
  • the memory circuit 860 shown in the present embodiment includes a transistor 600, a transistor 700, and a capacitance element 655.
  • the memory circuit 860 corresponds to the memory circuit 24 shown in the previous embodiment, and the transistor 600, the transistor 700, and the capacitive element 655 are the transistor 25, the transistor 26, respectively shown in the previous embodiment 1, respectively. It corresponds to the capacitive element 28 and corresponds to a 2T type NO SRAM in which the transistor 27 is omitted.
  • One of the source and drain of the transistor 600, the gate of the transistor 700, and one of the electrodes of the capacitive element 655 are electrically connected.
  • the transistor 600 and the transistor 700 are arranged on the insulator 614, and the insulator 680 is arranged on the transistor 600 and a part of the transistor 700.
  • the insulator 682 is placed on the 600, the transistor 700 and the insulator 680, the insulator 685 is placed on the insulator 682, the capacitive element 655 is placed on the insulator 685, and the capacitive element 655 is placed on the capacitive element 655.
  • Insulator 688 is arranged.
  • the insulator 614, the insulator 680, the insulator 682, the insulator 685, and the insulator 688 function as an interlayer film.
  • the transistor 600 includes an insulator 616 on the insulator 614, a conductor 605 (conductor 605a and a conductor 605b) arranged so as to be embedded in the insulator 616, a conductor 616, and a conductivity.
  • the oxide 630c has an oxide of 630c, an insulator 650 on the oxide 630c, and a conductor 660 (conductor 660a and a conductor 660b) located on the insulator 650 and overlapping the oxide 630c. Further, the oxide 630c is in contact with the side surface of the oxide 643a, the side surface of the oxide 643b, the side surface of the conductor 642a, and the side surface of the conductor 642b, respectively.
  • the upper surface of the conductor 660 is arranged substantially in agreement with the upper surface of the insulator 650, the upper surface of the oxide 630c, and the upper surface of the insulator 680. Further, the insulator 682 is in contact with the upper surfaces of the conductor 660, the insulator 650, the oxide 630c, and the insulator 680, respectively.
  • oxide 630a, oxide 630b, and oxide 630c may be collectively referred to as oxide 630.
  • oxide 643a and the oxide 643b may be collectively referred to as an oxide 643.
  • conductor 642a and the conductor 642b may be collectively referred to as the conductor 642.
  • the conductor 660 functions as a gate, and the conductors 642a and 642b function as sources or drains, respectively. Further, the conductor 605 functions as a back gate.
  • the transistor 600 is self-aligned so that the conductor 660, which functions as a gate, fills the opening formed by the insulator 680 or the like. As described above, in the semiconductor device according to the present embodiment, the conductor 660 can be reliably arranged in the region between the conductors 642a and 642b without alignment.
  • the transistor 700 includes an insulator 616 on the insulator 614, a conductor 705 (conductor 705a and a conductor 705b) arranged so as to be embedded in the insulator 616, a conductor 616, and a conductor.
  • Insulator 672 in contact with the side surface of the conductor 742a, the side surface of the oxide 743b, the side surface of the conductor 742b, and the upper surface of the conductor 742b, the insulator 673 on the insulator 672, and the insulator 730b.
  • the oxide 730c It has an oxide 730c, an insulator 750 on the oxide 730c, and a conductor 760 (conductor 760a and conductor 760b) located on the insulator 750 and overlapping the oxide 730c. Further, the oxide 730c is in contact with the side surface of the oxide 743a, the side surface of the oxide 743b, the side surface of the conductor 742a, and the side surface of the conductor 742b, respectively.
  • the upper surface of the conductor 760 is arranged substantially in agreement with the upper surface of the insulator 750, the upper surface of the oxide 730c, and the upper surface of the insulator 680. Further, the insulator 682 is in contact with the upper surfaces of the conductor 760, the insulator 750, the oxide 730c, and the insulator 680, respectively.
  • the oxide 730a, the oxide 730b, and the oxide 730c may be collectively referred to as the oxide 730.
  • the oxide 743a and the oxide 743b may be collectively referred to as an oxide 743.
  • the conductor 742a and the conductor 742b may be collectively referred to as the conductor 742.
  • the conductor 760 functions as a gate, and the conductors 742a and 742b function as sources or drains, respectively. Further, the conductor 705 functions as a back gate.
  • the transistor 700 is self-aligned so that the conductor 760 that functions as a gate fills the opening formed by the insulator 680 or the like. As described above, in the semiconductor device according to the present embodiment, the conductor 760 can be reliably arranged in the region between the conductors 742a and the conductors 742b without alignment.
  • the transistor 700 is formed in the same layer as the transistor 600 and has the same configuration. Therefore, although the cross section of the transistor 700 in the channel length direction is not shown, it has the same structure as the cross section of the transistor 600 shown in FIG. 20B in the channel length direction. That is, the oxide 743 and the conductor 742, which are not shown in the cross-sectional view, also have the same structure as the oxide 643 and the conductor 642 shown in FIG. 20B. Although the cross section of the transistor 600 in the channel width direction is not shown, it has the same structure as the cross section of the transistor 700 shown in FIG. 20B in the channel width direction.
  • the oxide 730 has the same composition as the oxide 630, and the description of the oxide 630 can be taken into consideration.
  • the conductor 705 has the same configuration as the conductor 605, and the description of the conductor 605 can be taken into consideration.
  • Oxide 743 has the same structure as oxide 643, and the description of oxide 643 can be taken into consideration.
  • the conductor 742 has the same configuration as the conductor 642, and the description of the conductor 642 can be taken into consideration.
  • the insulator 750 has the same configuration as the insulator 650, and the description of the insulator 650 can be taken into consideration.
  • the conductor 760 has the same configuration as the conductor 660, and the description of the conductor 660 can be taken into consideration.
  • the configuration of the transistor 700 can refer to the description of the configuration of the transistor 600 as described above.
  • the transistor 600 and the transistor 700 have a metal oxide (hereinafter, oxidation) that functions as an oxide semiconductor in the oxide 630 and the oxide 730 including the region where the channel is formed (hereinafter, also referred to as the channel formation region). It is also preferable to use a physical semiconductor).
  • oxidation metal oxide
  • the oxide 630 and the oxide 730 including the region where the channel is formed hereinafter, also referred to as the channel formation region. It is also preferable to use a physical semiconductor).
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, as the metal oxide that functions as an oxide semiconductor it is preferable to use a metal oxide having a large energy gap, the leakage current (off current) of the transistor 600 in the non-conducting state can be made extremely small.
  • oxide semiconductors for example, In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium). , Hafnium, tantalum, tungsten, gallium, etc. (one or more) and the like may be used.
  • element M aluminum, gallium, yttrium, or tin may be used.
  • oxide semiconductor In—M oxide, In—Zn oxide, or M—Zn oxide may be used.
  • the transistor 600 and the transistor 700 using oxide semiconductors in the channel formation region have extremely small off-currents, it is possible to provide a semiconductor device with low power consumption. Further, in the transistor 600 and the transistor 700, the off-current hardly increases even in a high temperature environment. Specifically, the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower. Therefore, it is possible to realize a semiconductor device having stable operation and good reliability even in a high temperature environment.
  • the capacitance value of the capacitance element 655 can be set small. As a result, the occupied area of the memory circuit 860 can be reduced, and the semiconductor device can be integrated.
  • the conductor 742a, the conductor 660, the conductor 605, and the conductor 705 preferably extend in the Y direction.
  • the conductor 660 functions as the writing word line WWL shown in the previous embodiment.
  • the capacitive element 655 includes a conductor 646a on the insulator 685, an insulator 686 covering the insulator 646a, and a conductor 656 arranged on the insulator 686 so as to overlap with at least a part of the conductor 656.
  • the conductor 646a functions as one electrode of the capacitance element 655
  • the conductor 646b functions as the other electrode of the capacitance element 655.
  • the insulator 686 functions as a dielectric of the capacitance element 655.
  • openings are formed in the insulator 622, the insulator 624, the insulator 672, the insulator 673, the insulator 680, the insulator 682, and the insulator 685, and the conductor 640 (conductor 640a, Conductors 640b, 640c, and 640d) are provided so as to be embedded in the opening. Further, the conductor 640 is provided so as to be exposed on the upper surface of the insulator 685.
  • the lower surface of the conductor 640a is in contact with the conductor 642a, and the upper surface is in contact with the conductor 646a.
  • the lower surface of the conductor 640c is in contact with the conductor 760, and the upper surface is in contact with the conductor 646a.
  • the conductor 640b is provided in contact with the side surface of the conductor 642b.
  • the conductor 615 and the conductor 607 are provided below the conductor 640b, and the conductor 646b and the conductor 657 are provided above the conductor 640b.
  • the conductor 607 is provided in the opening formed in the insulator 614.
  • the conductor 615 is formed in the same layer as the conductor 605 and has the same configuration.
  • the conductor 646b is formed in the same layer as the conductor 646a and has the same structure.
  • the conductor 657 is provided in the insulator 686 and the opening formed in the insulator 688.
  • the conductor 640b is electrically connected to the conductor 640b of the lower memory circuit 860 by the conductor 607 and the conductor 615. Further, the conductor 640b is electrically connected to the conductor 640b of the upper memory circuit 860 by the conductor 646b and the conductor 657. As described above, the conductor 607, the conductor 615, the conductor 640b, the conductor 646b, and the conductor 657 extend in the Z direction and function as the writing bit line WBL shown in the previous embodiment. ..
  • the conductor 640d is provided in contact with the side surface of the conductor 742b. Further, the conductor 715 is provided below the conductor 640d. A conductor 607, a conductor 646b, and a conductor having a structure similar to that of the conductor 657 are provided, and the conductor 640d is electrically connected to the conductors 640d in the upper layer and the lower layer. As described above, the conductor 715, the conductor 640d, and the like extend in the Z direction, and function as the read bit line RBL shown in the previous embodiment.
  • the transistor 600 and the transistor 700 can be formed in the same process. Therefore, the process of manufacturing the semiconductor device can be shortened and the productivity can be improved.
  • the transistor 600, the transistor 700, and the capacitive element 655 are provided so that the channel length direction of the transistor 600 and the channel length direction of the transistor 700 are parallel to each other. Is not limited to this.
  • the memory circuit 860 shown in FIG. 20 and the like is an example of the configuration of the semiconductor device, and a transistor or a capacitive element having an appropriate structure may be appropriately arranged according to the circuit configuration and the driving method.
  • the oxide 630 is disposed on the oxide 630a on the insulator 624, the oxide 630b on the oxide 630a, and the oxide 630b, at least in part on the upper surface of the oxide 630b. It is preferable to have an oxide 630c in contact with the oxide. Here, it is preferable that the side surface of the oxide 630c is provided in contact with the oxide 643a, the oxide 643b, the conductor 642a, the conductor 642b, the insulator 672, the insulator 673, and the insulator 680.
  • the oxide 630 has an oxide 630a, an oxide 630b on the oxide 630a, and an oxide 630c on the oxide 630b.
  • the oxide 630a under the oxide 630b, it is possible to suppress the diffusion of impurities into the oxide 630b from the structure formed below the oxide 630a.
  • the oxide 630c on the oxide 630b it is possible to suppress the diffusion of impurities into the oxide 630b from the structure formed above the oxide 630c.
  • the transistor 600 shows a configuration in which three layers of oxide 630a, oxide 630b, and oxide 630c are laminated in the channel forming region and its vicinity, but the present invention is not limited to this. ..
  • a single layer of oxide 630b, a two-layer structure of oxide 630b and oxide 630a, a two-layer structure of oxide 630b and oxide 630c, or a laminated structure of four or more layers may be provided.
  • the oxide 630c may have a two-layer structure and a four-layer laminated structure may be provided.
  • the oxide 630 has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 630b.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 630b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 630a.
  • the oxide 630c a metal oxide that can be used for the oxide 630a or the oxide 630b can be used.
  • the atomic number ratio of In to the element M may be larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 630b.
  • the metal oxide of the above may be used.
  • a material that can be used for the oxide 630b may be applied to the oxide 630c, and the oxide 630c may be provided in a single layer or in a laminated manner.
  • the above-mentioned neighborhood composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the composition of the elements contained in the metal oxide may be changed according to the operating frequency required for the transistor and the like.
  • the oxide 630b may have crystallinity.
  • CAAC-OS c-axis aligned crystalline oxide semiconductor
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 630b by the source electrode or the drain electrode. Further, even if heat treatment is performed, oxygen can be reduced from being extracted from the oxide 630b, so that the transistor 600 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the oxide 630c is preferably provided in the opening provided in the interlayer film containing the insulator 680. Therefore, the insulator 650 and the conductor 660 have a region that overlaps with the laminated structure of the oxide 630b and the oxide 630a via the oxide 630c. With this structure, the oxide 630c and the insulator 650 can be formed by continuous film formation, so that the interface between the oxide 630 and the insulator 650 can be kept clean. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 600 can obtain high on-current and high frequency characteristics.
  • oxide 630 for example, oxide 630b
  • an oxide semiconductor having a low carrier concentration When the carrier concentration of the oxide semiconductor is lowered, the impurity concentration in the oxide semiconductor may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • the hydrogen contained in the oxide semiconductor since it reacts with oxygen bonded to a metal atom to form water, oxygen deficiency in the oxide semiconductor (V O: also referred to as oxygen vacancy) may form a.
  • defects containing hydrogen to an oxygen vacancy Functions as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic. Further, since hydrogen in the oxide semiconductor easily moves due to stress such as heat and electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • V O H can function as a donor of the oxide semiconductor.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the oxide semiconductor, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the V O H to obtain a sufficiently reduced oxide semiconductor the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the oxide semiconductor to compensate for the oxygen deficiency (sometimes referred to as dehydrogenation treatment).
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • the hydrogen concentration obtained by secondary ion mass spectrometry (SIMS) of oxide 630b is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 . It can be preferably less than 5 ⁇ 10 18 atoms / cm 3 , and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • an oxide 630 in which impurities such as hydrogen are sufficiently reduced in the channel formation region of the transistor 600, it is possible to obtain normally-off characteristics, have stable electrical characteristics, and improve reliability. it can.
  • the carrier concentration of the oxide semiconductor in the region that functions as a channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, and is preferably 1 ⁇ 10 17 cm -3. It is more preferably less than 1 ⁇ 10 16 cm -3 , further preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3. More preferred.
  • the lower limit of the carrier concentration of the oxide semiconductor in the region that functions as the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the insulator 614, the insulator 622, the insulator 672, the insulator 673, and the insulator 682 a material that suppresses the diffusion of impurities (hereinafter, also referred to as a barrier material against impurities) is used, and impurities such as hydrogen are used. It is preferable to reduce the diffusion of impurities into the oxide 630.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also called gettering).
  • an insulating film having a barrier property may be referred to as a barrier insulating film.
  • silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, and is therefore preferably used as a sealing material.
  • metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide.
  • the insulator 614 it is preferable to use aluminum oxide, hafnium oxide, or the like as the insulator 614. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 600 side. Alternatively, it is possible to prevent oxygen contained in the insulator 624 or the like from diffusing toward the substrate side.
  • the conductor 605 is arranged so as to overlap the oxide 630 and the conductor 660. Further, it is preferable that the conductor 605 is embedded in the insulator 616.
  • the threshold voltage (Vth) of the transistor 600 is changed by changing the potential applied to the conductor 605 independently of the potential applied to the conductor 660 without interlocking with the potential applied to the conductor 660. ) Can be controlled.
  • Vth threshold voltage
  • the conductor 605 By applying a negative potential to the conductor 605, it is possible to increase the Vth of the transistor 600 and reduce the off-current. Therefore, when a negative potential is applied to the conductor 605, the drain current when the potential applied to the conductor 660 is 0 V can be made smaller than when it is not applied.
  • the conductor 605 may be provided larger than the size of the region that does not overlap with the conductor 642a and the conductor 642b of the oxide 630.
  • the conductor 605 is also stretched in a region outside the end portion intersecting the channel width direction of the oxide 630. That is, it is preferable that the conductor 605 and the conductor 660 are superposed on each other via an insulator on the outside of the side surface of the oxide 630 in the channel width direction.
  • local charging referred to as charge-up
  • the conductor 605 may be superimposed on the oxide 630 located between at least the conductor 642a and the conductor 642b.
  • the height of the bottom surface of the conductor 660 in the region where the oxide 630a and the oxide 630b and the conductor 660 do not overlap with respect to the bottom surface of the insulator 624 is lower than the height of the bottom surface of the oxide 630b. It is preferably arranged in.
  • the conductor 660 functioning as a gate is generated from the conductor 660 by having a structure in which the side surfaces and the upper surface of the oxide 630b in the channel forming region are covered with the oxide 630c and the insulator 650. It becomes easy to apply an electric field to the entire channel forming region generated in the oxide 630b. Therefore, the on-current of the transistor 600 can be increased and the frequency characteristics can be improved.
  • the structure of a transistor that electrically surrounds a channel forming region by an electric field of a gate (first gate) and a back gate (second gate) is referred to as a surroundd channel (S-channel) structure.
  • the conductor 605a is preferably a conductor that suppresses the permeation of impurities such as water or hydrogen and oxygen.
  • impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • the conductor 605b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 605 is shown in two layers, it may have a multi-layer structure of three or more layers.
  • the insulator 616, the insulator 680, the insulator 685, and the insulator 688 have a lower dielectric constant than the insulator 614.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon, carbon and Silicon oxide to which nitrogen is added, silicon oxide having pores, or the like may be appropriately used.
  • the insulator 616, the insulator 680, the insulator 685, and the insulator 688 are formed by a CVD method or an ALD method using a compound gas that does not contain hydrogen atoms or has a low content of hydrogen atoms. May be good.
  • a CVD method either a thermal CVD method or PECVD (Plasma Enhanced CVD) may be used.
  • PECVD plasma vapor deposition
  • PEALD Enhanced ALD
  • a film forming method using plasma such as PECVD or PEALD, is more suitable because it has higher mass productivity.
  • a gas having a molecule containing a silicon atom is mainly used as the film forming gas.
  • the molecule containing the silicon atom contains a small amount of hydrogen atom, and it is more preferable that the molecule containing the silicon atom does not contain a hydrogen atom.
  • the film-forming gas other than the gas having a molecule containing a silicon atom also preferably contains a small amount of hydrogen atoms, and more preferably does not contain a hydrogen atom.
  • a cyanate group ( ⁇ O—C ⁇ N) a cyano group
  • 1 ⁇ x ⁇ 3 and 1 ⁇ y ⁇ 8 may be set.
  • tetraisocyanate silane for example, tetraisocyanate silane, tetracyanate silane, tetracyanosilane, hexaisocyanate silane, octaisocyanate silane and the like can be used.
  • tetraisocyanate silane tetracyanate silane
  • tetracyanosilane tetracyanosilane
  • hexaisocyanate silane octaisocyanate silane and the like
  • a halogen (Cl, Br, I, or F) may be used as the functional group R.
  • 1 ⁇ x ⁇ 2 and 1 ⁇ y ⁇ 6 may be set.
  • the molecule containing such a silicon atom for example, tetrachlorosilane (SiCl 4 ), hexachlorodisilane (Si 2 Cl 6 ) and the like can be used.
  • halogens such as bromine, iodine, and fluorine other than chlorine may be used as the functional group.
  • the structure may be such that different types of halogens are bonded to the silicon atom.
  • the insulator 622 and the insulator 624 have a function as a gate insulator.
  • the insulator 624 in contact with the oxide 630 desorbs oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 624 silicon oxide, silicon oxide nitride, or the like may be appropriately used.
  • the insulator 624 it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating are preferably those having a desorption amount of oxygen molecules of 1.0 ⁇ 10 18 molecules / cm 3 or more in TDS (Thermal Desolation Spectroscopy) analysis (TDS).
  • TDS Thermal Desolation Spectroscopy
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 622 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from being mixed into the transistor 600 from the substrate side.
  • the insulator 622 preferably has a lower hydrogen permeability than the insulator 624.
  • the insulator 622 has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.) (the above oxygen is difficult to permeate).
  • the insulator 622 preferably has lower oxygen permeability than the insulator 624. Since the insulator 622 has a function of suppressing the diffusion of oxygen and impurities, it is possible to reduce the diffusion of oxygen contained in the oxide 630 below the insulator 622, which is preferable. Further, it is possible to suppress the conductor 605 from reacting with the oxygen contained in the insulator 624 and the oxide 630.
  • the insulator 622 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 622 is formed using such a material, the insulator 622 suppresses the release of oxygen from the oxide 630 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 600 into the oxide 630. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 622 may include, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • An insulator containing a so-called high-k material may be used in a single layer or in a laminated manner. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulator. By using a high-k material for an insulator that functions as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 622 and the insulator 624 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 643 (oxide 643a and oxide 643b) may be arranged between the oxide 630b and the conductor 642 (conductor 642a and conductor 642b) that functions as a source electrode or a drain electrode. .. Since the conductor 642 and the oxide 630 do not come into contact with each other, it is possible to suppress the conductor 642 from absorbing the oxygen of the oxide 630. That is, by preventing the conductor 642 from being oxidized, it is possible to suppress a decrease in the conductivity of the conductor 642. Therefore, the oxide 643 preferably has a function of suppressing the oxidation of the conductor 642.
  • the oxide 643 has a function of suppressing the permeation of oxygen.
  • electricity between the conductor 642 and the oxide 630b can be obtained. This is preferable because the resistance is reduced. With such a configuration, the electrical characteristics of the transistor 600 and the reliability of the transistor 600 can be improved.
  • a metal oxide having an element M may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • Oxide 643 preferably has a higher concentration of element M than oxide 630b.
  • gallium oxide may be used as the oxide 643.
  • a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 630b.
  • the film thickness of the oxide 643 is preferably 0.5 nm or more and 5 nm or less, and more preferably 1 nm or more and 3 nm or less. Further, the oxide 643 preferably has crystallinity. When the oxide 643 has crystallinity, the release of oxygen in the oxide 630 can be suitably suppressed. For example, as the oxide 643, if it has a crystal structure such as a hexagonal crystal, the release of oxygen in the oxide 630 may be suppressed.
  • the oxide 643 does not necessarily have to be provided. In that case, when the conductor 642 (conductor 642a and the conductor 642b) and the oxide 630 come into contact with each other, oxygen in the oxide 630 may diffuse to the conductor 642 and the conductor 642 may be oxidized. It is highly probable that the conductivity of the conductor 642 will decrease due to the oxidation of the conductor 642. The diffusion of oxygen in the oxide 630 into the conductor 642 can be rephrased as the conductor 642 absorbing the oxygen in the oxide 630.
  • oxygen in the oxide 630 diffuses into the conductor 642 (conductor 642a and the conductor 642b), so that the oxygen in the oxide 630 diffuses between the conductor 642a and the oxide 630b, and the conductor 642b and the oxide 630b.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 642, it is presumed that the different layer has insulating properties.
  • the three-layer structure of the conductor 642, the different layer, and the oxide 630b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and has a MIS (Metal-Insulator-Semiconductor) structure. It may be called, or it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 642 and the oxide 630b.
  • the different layer is formed between the conductor 642 and the oxide 630c, or when the different layer is conductive. It may be formed between the body 642 and the oxide 630b, and between the conductor 642 and the oxide 630c.
  • a conductor 642 (conductor 642a and conductor 642b) that functions as a source electrode and a drain electrode is provided on the oxide 643.
  • the film thickness of the conductor 642 may be, for example, 1 nm or more and 50 nm or less, preferably 2 nm or more and 25 nm or less.
  • the conductors 642 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from lanterns, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • the insulator 672 is provided in contact with the upper surface of the conductor 642, and preferably functions as a barrier insulating film. Further, it is preferable to provide an insulator 673 that functions as a barrier insulating film on the insulator 672. With such a configuration, it is possible to suppress the absorption of excess oxygen contained in the insulator 680 by the conductor 642. Further, by suppressing the oxidation of the conductor 642, it is possible to suppress an increase in the contact resistance between the transistor 600 and the wiring. Therefore, good electrical characteristics and reliability can be given to the transistor 600.
  • the insulator 672 and the insulator 673 have a function of suppressing the diffusion of oxygen.
  • the insulator 672 preferably has a function of suppressing the diffusion of oxygen more than the insulator 680.
  • the insulator 672 for example, it is preferable to form an insulator containing oxides of one or both of aluminum and hafnium.
  • the insulator 673 for example, silicon nitride, silicon nitride, or the like may be used.
  • the transistor 600 it is possible to suppress the diffusion of impurities such as water or hydrogen from the insulator 680 or the like arranged via the insulator 672 and the insulator 673 to the transistor 600 side.
  • impurities such as water or hydrogen
  • the insulator 650 functions as a gate insulator.
  • the insulator 650 is preferably arranged in contact with the upper surface of the oxide 630c.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and silicon oxide having pores are used. be able to. In particular, silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • the insulator 650 is preferably formed by using an insulator that releases oxygen by heating.
  • an insulator that releases oxygen by heating By providing an insulator that releases oxygen by heating as an insulator 650 in contact with the upper surface of the oxide 630c, oxygen can be effectively supplied to the channel forming region of the oxide 630b.
  • the concentration of impurities such as water or hydrogen in the insulator 650 is reduced.
  • the film thickness of the insulator 650 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 650 and the conductor 660.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 650 to the conductor 660.
  • the diffusion of oxygen from the insulator 650 to the conductor 660 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 630.
  • the oxidation of the conductor 660 by oxygen of the insulator 650 can be suppressed.
  • the metal oxide may have a function as a part of a gate insulator. Therefore, when silicon oxide, silicon oxide nitride, or the like is used for the insulator 650, it is preferable to use a metal oxide which is a high-k material having a high relative permittivity.
  • a metal oxide which is a high-k material having a high relative permittivity.
  • aluminum or an oxide containing one or both oxides of aluminum or hafnium such as aluminum oxide, hafnium oxide, and an oxide containing aluminum and hafnium (hafnium aluminate).
  • the metal oxide may have a function as a part of the gate.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • a conductor that functions as a gate it is preferable to use a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the bottom surface and side surfaces of the conductor 660 are arranged in contact with the insulator 650.
  • the conductor 660 is shown as a two-layer structure in FIG. 20B, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 660a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.).
  • the conductor 660a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 660b from being oxidized by the oxygen contained in the insulator 650 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 660b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 660 also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 660b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the insulator 680 includes, for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having pores, and the like. It is preferable to use it. In particular, silicon oxide and silicon oxide nitride are preferable because they are thermally stable. In particular, materials such as silicon oxide, silicon oxide nitride, and silicon oxide having pores are preferable because a region containing oxygen desorbed by heating can be easily formed. Further, the insulator 680 may have a structure in which the above materials are laminated. For example, a laminated structure of silicon oxide formed by a sputtering method and silicon oxide formed on the insulator by a CVD method. do it. Further, silicon nitride may be further laminated on top of it.
  • the insulator 680 preferably has excess oxygen.
  • the insulator 680 silicon oxide, silicon oxide nitride, or the like may be appropriately used.
  • the film of the insulator 682 may be formed by using a sputtering method in an atmosphere containing oxygen.
  • oxygen can be added to the insulator 680 while forming the film.
  • the concentration of impurities such as water or hydrogen in the insulator 680 is reduced. Further, the upper surface of the insulator 680 may be flattened.
  • the insulator 682 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from being mixed into the insulator 680 from above. Further, the insulator 682 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride may be used.
  • aluminum oxide having a high barrier property against oxygen may be used as the insulator 682.
  • the insulator 682 has a structure in which it is in direct contact with the oxide 630c. With this structure, it is possible to suppress the diffusion of oxygen contained in the insulator 680 into the conductor 660. Therefore, the oxygen contained in the insulator 680 can be efficiently supplied to the oxide 630a and the oxide 630b via the oxide 630c, thereby reducing the oxygen deficiency in the oxide 630a and the oxide 630b. , The electrical characteristics and reliability of the transistor 600 can be improved.
  • the insulator 685 that functions as an interlayer film on the insulator 682.
  • the insulator 685 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 640 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 640 may have a laminated structure. In FIG. 20A, the conductor 640 has a circular shape when viewed from above, but the conductor 640 is not limited to this. For example, the conductor 640 may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners when viewed from above.
  • the conductor 640 has a laminated structure, it is preferable to use a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen
  • an impurity such as water or hydrogen and a conductive material having a function of suppressing the permeation of oxygen may be used in a single layer or in a laminated manner.
  • impurities such as water or hydrogen diffused from the insulator 680 and the like can be further reduced from being mixed into the oxide 630 through the conductor 640. Further, it is possible to prevent the oxygen added to the insulator 680 from being absorbed by the conductor 640.
  • the conductor 646a is arranged in contact with the upper surface of the conductor 640a and the upper surface of the conductor 640c
  • the conductor 646b is arranged in contact with the upper surface of the conductor 640b.
  • the conductor 646a and the conductor 646b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 646a and the conductor 646b may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the insulator 686 is provided so as to cover the insulator 685, the conductor 646a, and the conductor 646b.
  • the insulator 686 includes, for example, silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium oxide, hafnium nitride, and oxidation. Zirconium or the like may be used, and it can be provided in a laminated or single layer.
  • the capacitance element 655 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved.
  • the electrostatic breakdown of the element 655 can be suppressed.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 686 may be, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • Insulators containing high-k material may be used in single layers or in layers. For example, when the insulator 686 is laminated, a three-layer laminate in which zirconium oxide, aluminum oxide, and zirconium oxide are formed in this order, or zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are formed. It may be formed in order and a four-layer laminate or the like may be used.
  • the insulator 686 a compound containing hafnium and zirconium may be used.
  • problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • the conductor 656 is arranged so as to overlap with at least a part of the conductor 646a via the insulator 686.
  • the insulator 688 that functions as an interlayer film on the insulator 686 and the conductor 646b.
  • the insulator 688 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • FIG. 21A is a top view of the periphery of the memory circuit 860.
  • 21B is a cross-sectional view of the memory circuit 860, and FIG. 21B corresponds to the portion shown by the alternate long and short dash line in FIG. 21A.
  • FIG. 21B shows a cross section of the transistor 600 in the channel length direction and a cross section of the transistor 700 in the channel width direction.
  • the X, Y, and Z directions shown in FIG. 21A are directions that are orthogonal to each other or intersect with each other.
  • the X direction and the Y direction are parallel or substantially parallel to the substrate surface
  • the Z direction is perpendicular or substantially perpendicular to the substrate surface.
  • the memory circuit 860 shown in FIGS. 21A and 21B is different from the memory circuit 860 shown in FIGS. 20A and 20B in that the transistor 690 and the transistor 790 are used instead of the transistor 600 and the transistor 700.
  • the transistor 790 is formed in the same layer as the transistor 690 and has the same configuration. In the following, it is assumed that the components of the transistor 790 can take into consideration the description of the components of the transistor 690.
  • the transistor 690 has a U-shape in which the oxide 630c is formed along the openings formed in the insulator 680, the insulator 672, the insulator 673, the conductor 642 (conductor 642a, the conductor 642b), and the oxide 630b. It differs from the transistor 600 in that it is formed in a U-Shape shape.
  • the effective L length can be lengthened by having the transistor 600 having the above structure. ..
  • the effective L length is 40 nm or more and 60 nm or less, and the distance between the conductor 642a and the conductor 642b, that is, the minimum processing dimension. It can be twice or more and three times or less longer than that. Therefore, the memory circuit 860 shown in FIGS. 21A and 21B has a structure including a transistor 690, a transistor 790, and a capacitance element 655, which are excellent in miniaturization.
  • Metal Oxide As the oxide 630, it is preferable to use a metal oxide that functions as an oxide semiconductor. Hereinafter, the metal oxide applicable to the oxide 630 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, gallium, yttrium, tin and the like are preferably contained. Further, one kind or a plurality of kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide having indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • elements applicable to the other element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • CAC-OS Cloud-Aligned Composite Oxide Semiconductor
  • CAC-metal oxide a configuration example of the metal oxide.
  • the CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material.
  • the conductive function is the function of flowing electrons (or holes) that serve as carriers
  • the insulating function is the function of flowing electrons (or holes) that serve as carriers. It is a function that does not shed.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • CAC-OS or CAC-metal oxide when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region.
  • the carriers when the carriers flow, the carriers mainly flow in the components having a narrow gap.
  • the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal composite can also be referred to as a matrix composite material or a metal matrix composite material.
  • Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include CAAC-OS, polycrystalline oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), and the like. And amorphous oxide semiconductors.
  • FIG. 26A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO is roughly classified into Amorphous, Crystalline, and Crystal.
  • Amorphous includes complete amorphous.
  • Crystalline includes CAAC, nc, and CAC.
  • Crystal includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 26A is a structure belonging to the New crystal line phase.
  • the structure is in the boundary region between Amorphous and Crystal. That is, it can be rephrased that the structure is completely different from that of amorphous, which is energetically unstable, and Crystalline.
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) image.
  • XRD X-ray diffraction
  • FIGS. 26B and 26C the XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into Crystalline are shown in FIGS. 26B and 26C.
  • FIG. 26B is a quartz glass
  • FIG. 26C is an XRD spectrum of crystalline IGZO.
  • the crystalline IGZO shown in FIG. 26C has a thickness of 500 nm.
  • the peaks of the XRD spectrum of quartz glass are almost symmetrical.
  • the peak of the XRD spectrum of crystalline IGZO is asymmetric.
  • the asymmetry of the peaks in the XRD spectrum demonstrates the presence of crystals. In other words, it cannot be said that it is amorphous unless it is symmetrical at the peak of the XRD spectrum.
  • CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of nanocrystals are connected in the ab plane direction.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagons, but they are not limited to regular hexagons and may be non-regular hexagons. In addition, in distortion, it may have a lattice arrangement such as a pentagon and a heptagon. In CAAC-OS, it is difficult to confirm a clear grain boundary (also referred to as grain boundary) even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal elements. Because.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure). Indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as the (In, M, Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can be expressed as the (In, M) layer.
  • CAAC-OS is a highly crystalline metal oxide.
  • CAAC-OS it is difficult to confirm a clear grain boundary, so it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • CAAC-OS since the crystallinity of the metal oxide may be lowered due to the mixing of impurities or the formation of defects, CAAC-OS can be said to be a metal oxide having few impurities and defects (oxygen deficiency, etc.). Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, nc-OS may be indistinguishable from a-like OS and amorphous oxide semiconductor depending on the analysis method.
  • In-Ga-Zn oxide which is a kind of metal oxide having indium, gallium, and zinc, may have a stable structure by forming the above-mentioned nanocrystals. is there.
  • IGZO tends to have difficulty in crystal growth in the atmosphere, it is preferable to use smaller crystals (for example, the above-mentioned nanocrystals) than large crystals (here, a few mm crystal or a few cm crystal). However, it may be structurally stable.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention may have two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.
  • Impurities mixed in oxide semiconductors may form defect levels or oxygen deficiencies. Therefore, when impurities are mixed in the channel forming region of the oxide semiconductor, the electrical characteristics of the transistor using the oxide semiconductor are liable to fluctuate, and the reliability may be deteriorated. Further, when the channel formation region contains oxygen deficiency, the transistor tends to have a normally-on characteristic.
  • the above defect level may include a trap level.
  • the charge captured at the trap level of the metal oxide takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor having a metal oxide having a high trap level density in the channel forming region may have unstable electrical characteristics.
  • the crystallinity of the channel forming region may be lowered, or the crystallinity of the oxide provided in contact with the channel forming region may be lowered. Poor crystallinity in the channel formation region tends to reduce the stability or reliability of the transistor. Further, if the crystallinity of the oxide provided in contact with the channel forming region is low, an interface state may be formed and the stability or reliability of the transistor may be deteriorated.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of the above-mentioned impurities obtained by SIMS in the channel formation region of the oxide semiconductor and its vicinity is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the concentration of the impurities obtained by elemental analysis using EDX in the channel formation region of the oxide semiconductor and its vicinity is set to 1.0 atomic% or less.
  • the concentration ratio of the impurities to the element M in the channel forming region of the oxide semiconductor and its vicinity is set to less than 0.10, preferably 0.05. To less than.
  • the concentration of the element M used in calculating the concentration ratio may be the concentration in the same region as the region in which the concentration of the impurities is calculated, or may be the concentration in the oxide semiconductor.
  • the metal oxide with reduced impurity concentration has a low defect level density, so the trap level density may also be low.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier.
  • a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic. Further, since hydrogen in the oxide semiconductor easily moves due to stress such as heat and electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the V O H to obtain a sufficiently reduced oxide semiconductor, the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the oxide semiconductor to compensate for the oxygen deficiency (sometimes referred to as dehydrogenation treatment).
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • an oxide semiconductor having a low carrier concentration for the transistor When the carrier concentration of the oxide semiconductor is lowered, the impurity concentration in the oxide semiconductor may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the oxide semiconductor. If the channel formation region in the oxide semiconductor contains oxygen deficiency, the transistor may have a normally-on characteristic.
  • a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic.
  • Defects containing hydrogen to an oxygen vacancy (V O H) can function as a donor of the oxide semiconductor.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the oxide semiconductor, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier concentration of the oxide semiconductor in the channel formation region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm -3. It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the oxide semiconductor in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • a semiconductor device having good reliability it is possible to provide a semiconductor device having good electrical characteristics. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having a large on-current. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. Another object of one aspect of the present invention is to provide a semiconductor device having low power consumption.
  • the semiconductor material that can be used for the oxide 630 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor as a semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, or the like
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Chalcogenides are compounds containing chalcogens.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 630 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 630 include molybdenum sulfide (typically MoS 2 ), molybdenum disulfide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • FIGS. 22 and 23 show a memory circuit block in which 2 ⁇ 2 ⁇ 2 memory circuits 860 are arranged.
  • FIG. 22 is a top view of the memory circuit block.
  • FIG. 23 is a cross-sectional view of the memory circuit block, and FIG. 23 corresponds to the portion shown by the alternate long and short dash line in FIG. 22.
  • FIG. 23 shows a cross section of the transistor 600 in the channel length direction and a cross section of the transistor 700 in the channel width direction.
  • the X, Y, and Z directions shown in FIG. 22 are directions that are orthogonal to each other or intersect with each other.
  • the X direction and the Y direction are parallel or substantially parallel to the substrate surface
  • the Z direction is perpendicular or substantially perpendicular to the substrate surface.
  • the memory circuit 860_1 is arranged adjacent to the memory circuit 860_1 in the X direction. Further, the memory circuit 860_1 and the memory circuit 860_2 are arranged adjacent to the memory circuit 860_1 in the Y direction, and the memory circuit 860_3 and the memory circuit 860_4 are arranged. Further, the memory circuit 860_1 and the memory circuit 860_1 are arranged adjacent to the memory circuit 860_1 in the Z direction, and the memory circuit 860_1 and the memory circuit 860_6 are arranged.
  • the components of the memory circuit 860_1 and the memory circuit 860_1 can be arranged line-symmetrically.
  • the side surface of the conductor 640b is in contact with the conductor 642b of the memory circuit 860_1 and the conductor 642b of the memory circuit 860_1. That is, the conductor 607, the conductor 615, the conductor 640b, the conductor 646b, and the conductor 657, which function as the bit wire WBL, are one of the source and drain of the transistor 600 of the memory circuit 860_1 and the transistor of the memory circuit 860_2. It is preferably electrically connected to one of the 600 sources and drains. By sharing the wiring connected to the memory circuit 860_1 and the memory circuit 860_1 in this way, the occupied area of the memory circuit can be further reduced.
  • the conductor 607, the conductor 615, the conductor 640b, the conductor 646b, and the conductor 657, which function as the writing bit wire WBL, are arranged in the upper layer, the memory circuit 860_5. It is also electrically connected to the transistor 600 of the memory circuit 860_6. As shown in FIG. 23, the conductor 657 of the memory circuit 860_1 and the memory circuit 860_2 corresponds to the conductor 607 of the memory circuit 860_1 and the memory circuit 860_6. In this way, the bit line WBL can be extended in the Z direction. Further, although not shown in the cross-sectional view, a conductor 640d or the like that functions as a read bit line RBL can also be extended in the Z direction.
  • the conductor 660 of the memory circuit 860_1 extends to the memory circuit 860_1.
  • the word line WWL can be extended in the Y direction.
  • the conductor 742a of the memory circuit 860_1 extends to the memory circuit 860_3.
  • the selection line SL can be extended in the Y direction.
  • the selection line SL may be shared with the memory circuit 860 adjacent in the X direction.
  • the conductor 605 of the memory circuit 860_1 extends to the memory circuit 860_1.
  • the wiring BGL1 can be extended in the Y direction.
  • the conductor 705 of the memory circuit 860_1 extends to the memory circuit 860_1. In this way, the wiring BGL1 can be extended in the Y direction.
  • the oxide 630c is extended over the conductor 660, but the semiconductor device shown in the present embodiment is not limited to this.
  • the oxide 630c may be patterned for each memory circuit 860, and the oxide 630c may be provided separately for each transistor 600.
  • the oxide 630c has a two-layer laminated structure, either the upper layer or the lower layer of the oxide 630c may be provided separately for each transistor 600.
  • FIG. 24 is a cross-sectional view of a semiconductor device in which a plurality of memory circuit layers 870 including a memory circuit 860 are laminated on a silicon layer 871.
  • the semiconductor device shown in FIG. 24 corresponds to the accelerator 20 shown in FIG. 1 and the like, the silicon layer 871 corresponds to the arithmetic processing unit 21, and the memory circuit layer 870 corresponds to the memory unit 22.
  • a plurality of transistors 800 are provided in the silicon layer 871 to form the arithmetic circuit 23 and the like shown in FIG. 1 and the like.
  • the transistor 800 is provided on the substrate 811 and functions as a conductor 816 that functions as a gate, an insulator 815 that functions as a gate insulator, a semiconductor region 813 that is a part of the substrate 811 and a low that functions as a source region or a drain region. It has a resistance region 814a and a low resistance region 814b.
  • the transistor 800 may be either a p-channel type or an n-channel type.
  • the semiconductor region 813 (a part of the substrate 811) on which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 813 are provided so as to be covered with the conductor 816 via the insulator 815.
  • the conductor 816 may be made of a material that adjusts the work function. Since such a transistor 800 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. It should be noted that an insulator that is in contact with the upper portion of the convex portion and functions as a mask for forming the convex portion may be provided. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 800 shown in FIG. 24 is an example, and the transistor 800 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • a wiring layer provided with an interlayer film, wiring, a plug, etc. may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numerals. Further, in the present specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 820, an insulator 822, an insulator 824, and an insulator 826 are laminated in this order as an interlayer film on the transistor 800. Further, in the insulator 820, the insulator 822, the insulator 824, and the insulator 828, a conductor 828 that functions as a plug or wiring, a conductor 830, and the like are embedded.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 822 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 826 and the conductor 830.
  • the insulator 850, the insulator 852, and the insulator 854 are laminated in this order.
  • a conductor 856 is formed in the insulator 850, the insulator 852, and the insulator 854. The conductor 856 functions as a plug or wiring.
  • Examples of the insulator that can be used as the interlayer film include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides having insulating properties.
  • the material may be selected according to the function of the insulator.
  • the insulator 820, the insulator 822, the insulator 826, the insulator 852, the insulator 854, and the like preferably have an insulator having a low relative permittivity.
  • the insulator may have silicon nitride, silicon nitride, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, silicon oxide or resin having pores, and the like. preferable.
  • the insulator may be silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide having pores.
  • silicon oxide and silicon oxide nitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • a transistor using an oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, as the insulator 824, the insulator 850, and the like, an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.
  • Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and silicide such as nickel silicide may be used.
  • a single layer of a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material formed of the above materials is used. Alternatively, they can be laminated and used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • n is not particularly limited, but is 2 or more and 200 or less, preferably 2 or more and 100 or less, and more preferably 2 or more and 10 or less.
  • n is not particularly limited, but is 2 or more and 200 or less, preferably 2 or more and 100 or less, and more preferably 2 or more and 10 or less.
  • each memory circuit layer 870 the memory circuit 860 and various wirings are arranged in a matrix as in FIG. 22. Further, as shown in FIG. 23, the memory circuit layers 870 adjacent to each other in the stacking direction are electrically connected by wiring such as a writing bit line WBL.
  • the conductor 607 is arranged so as to be embedded in the insulator 611 and the insulator 612.
  • the conductor 607 is in contact with the conductor 857 provided in the same layer as the conductor 856.
  • the memory circuit layer 870_1 to the memory circuit layer 870_n preferably have a structure sealed by an insulator 611, an insulator 612, an insulator 687, an insulator 683, and an insulator 684.
  • the insulator 611 is arranged on the silicon layer 871
  • the insulator 612 is arranged on the insulator 611.
  • the memory circuit layer 870_1 to the memory circuit layer 870_n are arranged on the insulator 612, and the insulator 612 is also formed in the same pattern as the memory circuit layer 870_1 to the memory circuit layer 870_n in the top view.
  • the insulator 687 is arranged in contact with the upper surface of the insulator 611, the side surface of the insulator 612, and the side surface of the memory circuit layer 870_1 to the memory circuit layer 870_n. That is, the insulator 687 is formed in a sidewall shape with respect to the memory circuit layer 870_1 to the memory circuit layer 870_n.
  • the insulator 681, the insulator 687, and the insulator 683 are arranged so as to cover the memory circuit layer 870_1 to the memory circuit layer 870_n. Further, the insulator 684 is arranged so as to cover the insulator 683.
  • the insulator 611, the insulator 612, the insulator 687, the insulator 683, and the insulator 684 it is preferable to use a barrier material like the insulator 682 and the like.
  • each memory circuit layer 870 is sealed by an insulator 687 and an insulator 683. It is preferable to use the same material for the insulator 687 and the insulator 683. Further, it is preferable that the insulator 687 and the insulator 683 are formed under the same conditions. By contacting the insulator 687 and the insulator 683 having the same film quality, a sealing structure having high airtightness can be obtained.
  • metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide can be used.
  • the insulator 687 and the insulator 683 which are structures for sealing the memory circuit layer 870, are further covered with the insulator 684.
  • silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, and is therefore preferably used as a sealing material.
  • an insulator 684 having a high covering property above the insulator 683 that covers the upper part of the transistor 600.
  • the insulator 684 it is preferable to use the same material as the insulator 612 and the insulator 683.
  • the insulator 612 and the insulator 683 can be formed into a film by a sputtering method, so that a sealing structure can be provided by a film having a relatively low hydrogen concentration in the film.
  • the film formed by the sputtering method has a relatively low coverage. Therefore, by forming the insulator 611 and the insulator 684 into a film by using a CVD method or the like having a high covering property, the airtightness can be further improved.
  • the insulator 612 and the insulator 683 have a lower hydrogen concentration than the insulator 611 and the insulator 684.
  • the insulator 611, the insulator 612, the insulator 682, the insulator 687, the insulator 683, and the insulator 684 may be made of a material having a barrier property against oxygen. Since the sealing structure has a barrier property against oxygen, it is possible to suppress the outward diffusion of excess oxygen contained in the insulator 680 and efficiently supply it to the transistor 600.
  • the insulator 674 is provided so as to embed the memory circuit layer 870_1 to the memory circuit layer 870_n, the insulator 684, and the like.
  • the insulator 674 an insulator that can be used for the insulator 680 may be used.
  • the heights of the upper surfaces of the insulator 674 and the insulator 684 are substantially the same.
  • openings may be provided in the insulator 674, the insulator 684, the insulator 683, and the insulator 611, and the conductor 876 may be arranged in the openings.
  • the lower surface of the conductor 876 is in contact with the conductor 856.
  • a conductor 878 that is in contact with the upper surface of the conductor 876 and functions as wiring may be provided.
  • FIG. 24 shows a configuration in which the memory circuit layer 870_1 to the memory circuit layer 870_n are collectively sealed with the insulator 611, the insulator 612, the insulator 687, the insulator 683, and the insulator 684.
  • the semiconductor device according to the embodiment is not limited to this.
  • each memory circuit layer 870 may be sealed with an insulator 611, an insulator 612, an insulator 687, an insulator 683, and an insulator 684.
  • FIG. 27 is an example of a block diagram for explaining a configuration example of an integrated circuit including the configuration of the semiconductor device 100.
  • the integrated circuit 390 illustrated in FIG. 27 includes a CPU 10, an accelerator 20, an on-chip memory 131, a DMAC (Direct Memory Access Controller) 141, a power supply circuit 160, a power management unit (PMU) 142, a security circuit 147, a memory controller 143, and a DDR.
  • SDRAM Double Data Rate Synchronous Dynamic Random Access Memory
  • USB Universal Serial Bus
  • SDRAM Double Data Rate Synchronous Dynamic Random Access Memory
  • USB Universal Serial Bus
  • display interface circuit 146 bridge circuit 150
  • bridge control circuit 151 bridge control circuit 151
  • battery control circuit 151 battery It has an Analog-to-digital controller
  • DAC Digital-to-analog controller
  • the CPU 10 has, as an example, a CPU core 111, an instruction cache 112, a data cache 113, and a bus interface circuit 114.
  • the accelerator 20 has a memory circuit 121, an arithmetic circuit 122, and a control circuit 123.
  • the CPU core 111 has a plurality of CPU cores.
  • the instruction cache 112 may have a circuit configuration for temporarily storing instructions executed by the CPU core 111.
  • the data cache 113 may have a circuit configuration for temporarily storing the data processed by the CPU core 111 or the data obtained by the processing.
  • the bus interface circuit 114 may have a circuit configuration capable of transmitting and receiving signals such as data and addresses to and from the bus for connecting the CPU 10 and other circuits in the semiconductor device.
  • the memory circuit 121 corresponds to the configuration including the memory circuit 24 described in the first embodiment.
  • the memory circuit 121 may have a circuit configuration for storing data to be processed by the accelerator 20.
  • the arithmetic circuit 122 corresponds to a configuration including the arithmetic circuit 23 described in the first embodiment.
  • the arithmetic circuit 122 may have a circuit configuration that performs arithmetic processing of the data held in the memory circuit 121.
  • the control circuit 123 may have a circuit configuration for controlling each circuit in the accelerator 20.
  • the high-speed bus 140A has various signals between the CPU 10, the accelerator 20, the on-chip memory 131, the DMAC 141, the power management unit 142, the security circuit 147, the memory controller 143, the DDR SDRAM controller 144, the USB interface circuit 145, and the display interface circuit 146. It is a bus for transmitting and receiving at high speed.
  • AMBA Advanced Microcontroller Bus Architecture
  • AHB Advanced High-performance Bus
  • the on-chip memory 131 has a circuit configuration for storing a circuit included in the integrated circuit 390, for example, data or a program input / output to / from the CPU 10 or the accelerator 20.
  • DMAC141 is a direct memory access controller. By having the DMAC 141, peripheral devices other than the CPU 10 can access the on-chip memory 131 without going through the CPU 10.
  • the power management unit 142 has a circuit configuration for controlling the power gating of a circuit such as a CPU core of the integrated circuit 390.
  • the security circuit 147 has a circuit configuration for enhancing the confidentiality of the signal, such as transmitting and receiving a signal encrypted between the integrated circuit 390 and an external circuit.
  • the memory controller 143 has a circuit configuration for writing or reading a program for execution by the CPU 10 or the accelerator 20 from a program memory outside the integrated circuit 390.
  • the DDR SDRAM controller 144 has a circuit configuration for writing or reading data to and from a main memory such as a DRAM outside the integrated circuit 390.
  • the USB interface circuit 145 has a circuit configuration for transmitting and receiving data via a circuit outside the integrated circuit 390 and a USB terminal.
  • the display interface circuit 146 has a circuit configuration for transmitting and receiving data to and from a display device outside the integrated circuit 390.
  • the power supply circuit 160 is a circuit for generating a voltage used in the integrated circuit 390. For example, it is a circuit that generates a negative voltage for stabilizing the electrical characteristics given to the back gate of an OS transistor.
  • the low-speed bus 140B is a bus for transmitting and receiving various signals at low speed between the interrupt control circuit 151, the interface circuit 152, the battery control circuit 153, and the ADC / DAC interface circuit 154.
  • AMBA-APB Advanced Peripheral Bus
  • Transmission and reception of various signals between the high-speed bus 140A and the low-speed bus 140B are performed via the bridge circuit 150.
  • the interrupt control circuit 151 has a circuit configuration for performing interrupt processing in response to a request received from a peripheral device.
  • the interface circuit 152 has a configuration for functioning an interface such as UART (Universal Synchronous Receiver / Transmitter), I2C (Inter-Integrated Circuit), and SPI (Serial Peripheral Interface).
  • UART Universal Synchronous Receiver / Transmitter
  • I2C Inter-Integrated Circuit
  • SPI Serial Peripheral Interface
  • the battery control circuit 153 has a circuit configuration for transmitting and receiving data related to charging / discharging of the battery outside the integrated circuit 390.
  • the ADC / DAC interface circuit 154 has a circuit configuration for transmitting and receiving data to and from a device that outputs an analog signal, such as a MEMS (Micro Electro Mechanical Systems) device outside the integrated circuit 390.
  • a MEMS Micro Electro Mechanical Systems
  • FIGS. 28A and 28B are diagrams showing an example of the arrangement of circuit blocks when SoC is used. As in the integrated circuit 390 shown in FIG. 28A, each configuration shown in the block diagram of FIG. 27 can be arranged by dividing the region on the chip.
  • the on-chip memory 131 described with reference to FIG. 27 can be configured by a storage circuit composed of OS transistors, for example, NO SRAM or the like. That is, the on-chip memory 131 and the memory circuit 121 have the same circuit configuration. Therefore, when the SoC is used, the on-chip memory 131 and the memory circuit 121 can be integrated and arranged in the same area as in the integrated circuit 390E shown in FIG. 28B.
  • a novel semiconductor device and an electronic device can be provided.
  • a semiconductor device and an electronic device having low power consumption can be provided.
  • FIG. 29A illustrates an external view of an automobile as an example of a moving body.
  • FIG. 29B is a diagram simplifying the exchange of data in the automobile.
  • the automobile 590 has a plurality of cameras 591 and the like. Further, the automobile 590 is equipped with various sensors (not shown) such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the integrated circuit 390 can be used for the camera 591 and the like.
  • the camera 591 processes a plurality of images obtained in a plurality of imaging directions 592 by the integrated circuit 390 described in the above embodiment, and the plurality of images are collected by the host controller 594 or the like via the bus 593 or the like.
  • the host controller 594 or the like By analyzing this, it is possible to determine the surrounding traffic conditions such as the presence or absence of guardrails and pedestrians, and perform automatic driving. It can also be used in systems for road guidance, danger prediction, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), and object recognition (for automatic driving).
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), and object recognition (for automatic driving).
  • Etc. image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reduction of reflection reflection, etc. can be performed.
  • moving objects may include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the computer of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • FIG. 30A is an external view showing an example of a portable electronic device.
  • FIG. 30B is a diagram simplifying the exchange of data in the portable electronic device.
  • the portable electronic device 595 includes a printed wiring board 596, a speaker 597, a camera 598, a microphone 599, and the like.
  • the integrated circuit 390 can be provided on the printed wiring board 596.
  • the portable electronic device 595 improves user convenience by processing and analyzing a plurality of data obtained by the speaker 597, the camera 598, the microphone 599, etc. using the integrated circuit 390 described in the above embodiment. be able to. It can also be used in systems that perform voice guidance, image search, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), and object recognition (for automatic driving).
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for crime prevention, etc.), and object recognition (for automatic driving).
  • Etc. image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reduction of reflection reflection, etc. can be performed.
  • the portable game machine 1100 shown in FIG. 31A has a housing 1101, a housing 1102, a housing 1103, a display unit 1104, a connection unit 1105, an operation key 1107, and the like.
  • the housing 1101, the housing 1102, and the housing 1103 can be removed.
  • the connection unit 1105 provided in the housing 1101 to the housing 1108 the video output to the display unit 1104 can be output to another video device.
  • the housing 1102 and the housing 1103 to the housing 1109, the housing 1102 and the housing 1103 are integrated and function as an operation unit.
  • the integrated circuit 390 shown in the previous embodiment can be incorporated into the chips provided on the boards of the housing 1102 and the housing 1103.
  • FIG. 31B is a USB connection type stick-type electronic device 1120.
  • the electronic device 1120 has a housing 1121, a cap 1122, a USB connector 1123, and a substrate 1124.
  • the substrate 1124 is housed in the housing 1121.
  • a memory chip 1125 and a controller chip 1126 are attached to the substrate 1124.
  • the integrated circuit 390 shown in the previous embodiment can be incorporated into the controller chip 1126 or the like of the substrate 1124.
  • FIG. 31C is a humanoid robot 1130.
  • the robot 1130 has sensors 2101 to 2106 and a control circuit 2110.
  • the integrated circuit 390 shown in the previous embodiment can be incorporated in the control circuit 2110.
  • the integrated circuit 390 described in the above embodiment can be used as a server that communicates with the electronic device instead of being built in the electronic device.
  • the computing system is composed of electronic devices and servers.
  • FIG. 32 shows a configuration example of the system 3000.
  • the system 3000 is composed of an electronic device 3001 and a server 3002. Communication between the electronic device 3001 and the server 3002 can be performed via the Internet line 3003.
  • the server 3002 has a plurality of racks 3004.
  • a plurality of substrates 3005 are provided in the plurality of racks, and the integrated circuit 390 described in the above embodiment can be mounted on the substrate 3005.
  • a neural network is configured on the server 3002.
  • the server 3002 can perform the calculation of the neural network by using the data input from the electronic device 3001 via the Internet line 3003.
  • the result of the calculation by the server 3002 can be transmitted to the electronic device 3001 via the Internet line 3003, if necessary. Thereby, the burden of calculation in the electronic device 3001 can be reduced.
  • each embodiment can be made into one aspect of the present invention by appropriately combining with the configurations shown in other embodiments or examples. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • the content described in one embodiment is another content (may be a part of the content) described in the embodiment, and / or one or more. It is possible to apply, combine, or replace the contents described in another embodiment (some contents may be used).
  • figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) described in the embodiment, and / or one or more.
  • figures (which may be a part) described in another embodiment of the above more figures can be constructed.
  • the components are classified by function and shown as blocks independent of each other.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit or a case where one function is involved in a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately paraphrased according to the situation.
  • the size, the thickness of the layer, or the area is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to that scale.
  • the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing lag.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the voltage and the potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not necessarily mean 0V.
  • the electric potential is relative, and the electric potential given to the wiring or the like may be changed depending on the reference electric potential.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • a and B are connected means that A and B are electrically connected.
  • the term “A and B are electrically connected” refers to an object (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring) between A and B. ) Is present, it means a connection that can transmit an electric signal between A and B.
  • the case where A and B are electrically connected includes the case where A and B are directly connected.
  • the fact that A and B are directly connected means that the electric signal between A and B is transmitted between A and B via wiring (or electrodes) or the like without going through the object.
  • a possible connection is a connection that can be regarded as the same circuit diagram when represented by an equivalent circuit.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • the channel length means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed.
  • the distance between the source and drain in the region means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed. The distance between the source and drain in the region.
  • the channel width is a source in, for example, a region where a semiconductor (or a portion where a current flows in a semiconductor when a transistor is on) and a gate electrode overlap, or a region where a channel is formed.
  • membrane and layer can be interchanged with each other in some cases or depending on the situation.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.

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Abstract

新規な構成の半導体装置を提供すること。 アクセラレータを有する。アクセラレータは、第１メモリ回路と、第２メモリ回路と、演算回路と、を有する。第１メモリ回路は、第１トランジスタを有する。第２メモリ回路は、第２トランジスタを有する。第１トランジスタおよび第２トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有する。演算回路は、第３トランジスタを有する。第３トランジスタは、チャネル形成領域にシリコンを有する半導体層を有する。第１トランジスタおよび第２トランジスタは、異なる層に設けられる。第１トランジスタを有する層は、第３トランジスタを有する層上に設けられる。第２トランジスタを有する層は、第１トランジスタを有する層上に設けられる。第１メモリ回路は、第２メモリ回路とは異なるデータ保持特性を有する。

Description

半導体装置
　本明細書は、半導体装置等について説明する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等を含む半導体装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のアクセラレータとＣＰＵとを密結合させた、所謂ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）化がある。ＳｏＣ化によって高性能化した半導体装置では、発熱、及び消費電力の増加が問題となってくる。
　ＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）技術では、計算量とパラメータ数が膨大になるため、演算量が増大する。演算量の増大は、発熱、および消費電力を増加させる要因となるため、演算量を低減するためのアーキテクチャが盛んに提案されている。代表的なアーキテクチャとして、Ｂｉｎａｒｙ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ（ＢＮＮ）、およびＴｅｒｎａｒｙ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ（ＴＮＮ）があり、回路規模縮小、および低消費電力化に対して特に有効となる（例えば特許文献１を参照）。例えば、ＢＮＮでは、もともと３２ビット、もしくは１６ビット精度で表現されたデータを、「＋１」または「−１」の２値に圧縮することで、計算量とパラメータ数を大幅に削減できる。ＢＮＮは、回路規模縮小や低消費電力化に有効なため、組み込みチップのように限られたハードウエア資源において低消費電力が求められるアプリケーションと相性が良いと考えられている。
国際公開第２０１９／０７８９２４号
　アクセラレータを用いてＡＩ技術の演算処理を行う場合、演算に用いられる重みデータは、ＤＲＡＭやＳＲＡＭなどのアクセラレータとは別のプロセスで作製されるチップからアクセラレータに高速で伝送される。データの転送頻度の低減を図るためには、重みデータまたは中間データを保持するための多くの記憶容量がアクセラレータ側に必要となる。アクセラレータの記憶容量が小さい場合、高速でのデータ伝送が必要となり、さらに重みデータを記憶したチップとの距離が離れていると、配線の寄生容量あるいは抵抗が大きくなるため、消費電力が高くなる虞がある。
　本発明の一態様は、アクセラレータを備えた半導体装置において、低消費電力化することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、発熱を抑制することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、小型化することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、ＣＰＵとメモリとして機能する半導体装置との間のデータ転送回数を削減することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、ストレージメモリとキャッシュメモリとして機能する半導体装置との間のデータ転送速度を改善することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
　なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、ＣＰＵと、アクセラレータと、を有し、アクセラレータは、第１メモリ回路と、第２メモリ回路と、演算回路と、を有し、第１メモリ回路は、第１トランジスタを有し、第２メモリ回路は、第２トランジスタを有し、第１トランジスタおよび第２トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有し、演算回路は、第３トランジスタを有し、第３トランジスタは、チャネル形成領域にシリコンを有する半導体層を有し、ＣＰＵは、バックアップ回路が設けられたフリップフロップを有するＣＰＵコアを有し、バックアップ回路は、第４トランジスタを有し、第４トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、第１トランジスタおよび第２トランジスタは、異なる層に設けられ、第１トランジスタを有する層および第２トランジスタを有する層は、第３トランジスタを有する層上に設けられる、半導体装置である。
　本発明の一態様において、バックアップ回路は、ＣＰＵがパワーゲーティング時において、フリップフロップに保持されたデータを電源電圧の供給が停止した状態で保持する機能を有することが好ましい。
　本発明の一態様において、第１メモリ回路および第２メモリ回路は、演算回路に入力されるデータを保持する機能を有することが好ましい。
　本発明の一態様において、第２メモリ回路は、第１メモリ回路とは異なる回路構成を有することが好ましい。
　本発明の一態様は、ＣＰＵと、アクセラレータと、を有し、アクセラレータは、第１メモリ回路と、第２メモリ回路と、演算回路と、を有し、第１メモリ回路は、第１トランジスタを有し、第２メモリ回路は、第２トランジスタを有し、第１トランジスタおよび第２トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有し、演算回路は、第３トランジスタを有し、第３トランジスタは、チャネル形成領域にシリコンを有する半導体層を有し、第１トランジスタおよび第２トランジスタは、異なる層に設けられ、第１トランジスタを有する層は、第３トランジスタを有する層上に設けられ、第２トランジスタを有する層は、第１トランジスタを有する層上に設けられ、第１メモリ回路は、第２メモリ回路とは異なるデータ保持特性を有する、半導体装置である。
　本発明の一態様において、第１メモリ回路は、演算回路に入力されるデータまたは演算回路から出力されるデータを保持する機能を有する、半導体装置が好ましい。
　本発明の一態様において、第１トランジスタを駆動するための振幅電圧は、第２トランジスタを駆動するための振幅電圧より小さいことが好ましい。
　本発明の一態様において、第１トランジスタのゲート絶縁膜の膜厚は、第２トランジスタのゲート絶縁膜の膜厚より小さいことが好ましい。
　本発明の一態様において、第２メモリ回路は、第１メモリ回路とは異なる回路構成を有することが好ましい。
　本発明の一態様において、演算回路は、積和演算を行う回路であることが好ましい。
　本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含むことが好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
　本発明の一態様は、アクセラレータを備えた半導体装置において、低消費電力化することができる。または、本発明の一態様は、アクセラレータを備えた半導体装置において、発熱を抑制することができる。または、本発明の一態様は、アクセラレータを備えた半導体装置において、小型化することができる。または、本発明の一態様は、アクセラレータを備えた半導体装置において、ＣＰＵとメモリとして機能する半導体装置との間のデータ転送回数を削減することができる。または、本発明の一態様は、アクセラレータを備えた半導体装置において、ストレージメモリとキャッシュメモリとして機能する半導体装置との間のデータ転送速度を改善することができる。または、新規な構成の半導体装置を提供することができる。
　複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１Ａおよび図１Ｂは、半導体装置の構成例を説明する図である。
図２Ａおよび図２Ｂは、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置の構成例を説明する図である。
図４Ａおよび図４Ｂは、半導体装置の構成例を説明する図である。
図５Ａ乃至図５Ｅは、半導体装置の構成例を説明する図である。
図６Ａおよび図６Ｂは、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、各種のメモリを階層ごとに示す図である。
図８Ａ乃至図８Ｃは、半導体装置の構成例を説明する図である。
図９Ａ乃至図９Ｃは、半導体装置の構成例を説明する図である。
図１０は、半導体装置の構成例を説明する図である。
図１１は、半導体装置の構成例を説明する図である。
図１２Ａおよび図１２Ｂは、半導体装置の構成例を説明する図である。
図１３は、半導体装置の構成例を説明する図である。
図１４Ａおよび図１４Ｂは、半導体装置の構成例を説明する図である。
図１５Ａおよび図１５Ｂは、半導体装置の構成例を説明する図である。
図１６は、半導体装置の構成例を説明する図である。
図１７は、ＣＰＵの構成例を説明する図である。
図１８Ａおよび図１８Ｂは、ＣＰＵの構成例を説明する図である。
図１９は、ＣＰＵの構成例を説明する図である。
図２０Ａおよび図２０Ｂは、本発明の一態様に係る記憶装置の上面図および断面図である。
図２１Ａおよび図２１Ｂは、本発明の一態様に係る記憶装置の上面図および断面図である。
図２２は、本発明の一態様に係る記憶装置の上面図である。
図２３は、本発明の一態様に係る記憶装置の断面図である。
図２４は、本発明の一態様に係る記憶装置の断面図である。
図２５は、本発明の一態様に係る記憶装置の断面図である。
図２６Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図２６Ｂは、石英ガラスのＸＲＤスペクトルを説明する図である。図２６Ｃは、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。
図２７は、集積回路の構成例を説明する図である。
図２８Ａおよび図２８Ｂは、集積回路の構成例を説明する図である。
図２９Ａおよび図２９Ｂは、集積回路の適用例を説明する図である。
図３０Ａおよび図３０Ｂは、集積回路の適用例を説明する図である。
図３１Ａ乃至図３１Ｃは、集積回路の適用例を説明する図である。
図３２は、集積回路の適用例を説明する図である。
　以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
　本発明の一態様である半導体装置の構成、および動作等について説明する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　図１Ａおよび図１Ｂは、本発明の一態様である半導体装置１００を説明するための図である。半導体装置１００は、ＣＰＵ１０、アクセラレータ２０およびバス３０を有する。アクセラレータ２０は、演算処理部２１およびメモリ部２２を有する。演算処理部２１は、演算回路２３を有する。メモリ部２２は、メモリ回路２４を有する。メモリ部２２は、デバイスメモリ、共有メモリという場合がある。メモリ回路２４は、チャネル形成領域を有する半導体層２９を有するトランジスタ２５を有する。演算回路２３とメモリ回路２４とは、配線３１を介して電気的に接続される。
　ＣＰＵ１０は、オペレーティングシステムの実行、データの制御、各種演算やプログラムの実行など、汎用の処理を行う機能を有する。ＣＰＵ１０は、１つまたは複数のＣＰＵコアを有する。ＣＰＵ１０は、例えばシリコンをチャネル形成領域に有するトランジスタ（Ｓｉトランジスタ）を有する。Ｓｉトランジスタは相補型のトランジスタとすることで、ＣＭＯＳ回路（ＳｉＣＭＯＳ）とすることができる。ＣＰＵ１０は、アクセラレータ２０とバス３０を介して接続される。
　ＣＰＵコアはそれぞれ、電源電圧の供給が停止してもデータを保持できるデータ保持回路を有する構成とすることが好ましい。当該構成とすることで、電源電圧の供給が電源ドメイン（パワードメイン）からのパワースイッチ等による電気的な切り離しによって制御することができる。なお電源電圧は、駆動電圧という場合がある。データ保持回路として、例えば、酸化物半導体（ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル形成領域に有するトランジスタ（ＯＳトランジスタ）を有するメモリが好適である。ＯＳトランジスタを有するデータ保持回路を備えたＣＰＵコアの構成については、実施の形態３で説明する。
　アクセラレータ２０は、ホストプログラムから呼び出されたプログラム（カーネル、またはカーネルプログラムとも呼ばれる。）を実行する機能を有する。アクセラレータ２０は、例えば、グラフィック処理における行列演算の並列処理、ニューラルネットワークの積和演算の並列処理、科学技術計算における浮動小数点演算の並列処理などを行うことができる。
　メモリ部２２は、アクセラレータ２０が処理するデータを記憶する機能を有する。具体的には、ニューラルネットワークの積和演算の並列処理に用いる重みデータ等、演算処理部２１に入力するあるいは出力されるデータを記憶することができる。
　メモリ部２２は、複数のメモリ回路層２２＿１乃至２２＿Ｎ（Ｎは２以上の自然数）にわたって設けられる。複数のメモリ回路層２２＿１乃至２２＿Ｎはそれぞれメモリ回路２４を有する。複数のメモリ回路層２２＿１乃至２２＿Ｎが有する各層のメモリ回路２４は、演算処理部２１が有する演算回路２３と配線３１を介して電気的に接続され、２値または３値のデジタル値を保持する機能を有する。メモリ回路２４において、トランジスタ２５が有する半導体層２９は、酸化物半導体である。つまり、トランジスタ２５は、ＯＳトランジスタである。メモリ回路２４は、ＯＳトランジスタを有するメモリ（以下、ＯＳメモリともいう。）が好適である。
　金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、ドレイン電流のオン／オフ電流比を２０桁以上１５０桁以下とすることができる。そのため、ＯＳメモリは、ＯＳトランジスタを介して保持ノードからリークする電荷量が極めて少ない。従って、ＯＳメモリは、不揮発性メモリ回路として機能させることができる。またアクセラレータのパワーゲーティングが可能となる。
　高密度で集積化された半導体装置は、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化や動作周波数の低下などが起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート−ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下での安定した動作を行うことができる。
　ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。特にＭとしてＧａを用いる金属酸化物をＯＳトランジスタに採用する場合、元素の比率を調整することで電界効果移動度等の電気特性に優れたトランジスタとすることができるため、好ましい。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ−ＯＳとは、ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ−ＯＳとは、Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ−ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
　ＣＡＣ−ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ−ＯＳをＯＳトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。
　金属酸化物は、バンドギャップが大きく、電子が励起されにくいこと、ホールの有効質量が大きいことなどから、ＯＳトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる。ホットキャリア劣化を抑制できることで、高いドレイン電圧でＯＳトランジスタを駆動することができる。
　ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタ（代表的には、Ｓｉトランジスタ）と比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）の影響が小さい。つまり、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に対する高い耐性を有する。
　ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、ＯＳトランジスタの信頼性を劣化させずに、チャネル長を縮小できるので、ＯＳトランジスタを用いることで回路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、ＯＳトランジスタはＳｉトランジスタよりもアバランシェ崩壊が起きにくい。
　また、ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、Ｓｉトランジスタよりもゲート絶縁膜を厚くすることが可能となる。例えば、チャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁膜を設けることが可能な場合がある。ゲート絶縁膜を厚くすることで、寄生容量を低減することができるので、回路の動作速度を向上できる。またゲート絶縁膜を厚くすることで、ゲート絶縁膜を介したリーク電流が低減されるため、静的消費電流の低減につながる。
　以上より、アクセラレータ２０は、ＯＳメモリであるメモリ回路２４を有することで電源電圧の供給が停止してもデータを保持できる。そのため、アクセラレータ２０のパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。
　ＯＳトランジスタで構成されるメモリ回路２４は、Ｓｉ　ＣＭＯＳで構成することができる演算回路２３と積層して設けることができる。つまり複数のメモリ回路層２２＿１乃至２２＿Ｎは、演算処理部２１が設けられる基板上に設けられる。複数のメモリ回路層２２＿１乃至２２＿Ｎはそれぞれ積層して設けることができる。そのため、回路面積の増加を招くことなく、配置することができ、アクセラレータ２０における演算処理に必要な記憶容量を増やすことができる。演算処理に必要なデータの転送回数を削減することができるため、低消費電力化を図ることができる。複数のメモリ回路２４を有するメモリ回路層２２＿１乃至２２＿Ｎは、演算回路２３が設けられる基板表面に対して概略垂直な方向（図１Ｂ中、ｘｙ平面に対して垂直なｚ方向）に延在して設けられる配線３１を介して演算回路２３と電気的に接続される。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。
　なおメモリ回路２４が有するトランジスタとしてＯＳトランジスタを挙げて説明するが、下層の演算回路２３が有するＳｉトランジスタと積層することができるトランジスタであればよい。例えば貼り合わせ技術などを用いてＳｉトランジスタを有する基板上に積層されたＳｉトランジスタを上層のトランジスタとして用いることもできる。この場合、オフ電流が小さいトランジスタとなるよう、上層に設けられるＳｉトランジスタは、下層のＳｉトランジスタよりチャネル長が長いことが好ましい。
　アクセラレータ２０が有するメモリ回路２４は、複数のメモリ回路層２２＿１乃至２２＿Ｎのように積層する構成の他、単層であってもよい。ＯＳトランジスタを有する単層のメモリ回路層２２＿１は、Ｓｉ　ＣＭＯＳで構成することができる演算回路２３と積層して設けることができる。そのため、演算回路２３とメモリ回路２４の物理的な距離を近づけることで配線距離が短くでき、信号線に生じる寄生容量を削減し、低消費電力化が可能である。
　アクセラレータ２０では、トランジスタを積層する構成とすることで、回路面積の増加を抑えることができるため、演算回路２３の数を増やして配置することができる。演算回路２３における演算を行う回路の数（コア数）を増やすことができるため、演算回路２３を駆動するための信号の周波数を下げることができる。また、演算回路２３を駆動するための電源電圧を小さくすることができる。その結果、演算に要する消費電力を数十分の一といった割合で削減することができる。
　メモリ回路２４は、ＮＯＳＲＡＭの回路構成とすることができる。「ＮＯＳＲＡＭ（登録商標）」とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。メモリ回路２４は、ＯＳトランジスタを用いることでメモリ回路層２２＿１乃至２２＿Ｎの各層を積層して設けることができる。また、ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリ回路内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しすること（非破壊読み出し）が可能なため、データ読み出し動作のみを大量に繰り返す、ニューラルネットワークの積和演算の並列処理に適している。
　演算処理部２１は、デジタル値を用いた演算処理を行う機能を有する。デジタル値はノイズの影響を受けにくい。そのためアクセラレータ２０は、高い精度の演算結果が要求される演算処理を行うのに適している。なお演算処理部２１は、Ｓｉ　ＣＭＯＳ、すなわちシリコンをチャネル形成領域に有するトランジスタ（Ｓｉトランジスタ）で構成されること好ましい。当該構成とすることでＯＳトランジスタと積層して設けることができる。
　演算回路２３は、複数のメモリ回路層２２＿１乃至２２＿Ｎのメモリ回路２４のそれぞれに保持されたデジタル値のデータを用いて、整数演算、単精度浮動小数点演算、倍精度浮動小数点演算などの処理のいずれか一を行う機能を有する。演算回路２３は、積和演算といった同じ処理を繰り返し実行する機能を有する。
　なお演算回路２３は、メモリ回路２４の読出ビット線毎、つまり一列（Ｃｏｌｕｍｎ）毎に１つの演算回路２３を設ける構成とする（Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ　Ｃａｌｃｕｌａｔｉｏｎ）。当該構成とすることで、メモリ回路２４の１行分（最大で全ビット線）のデータを並列で演算処理することができる。ＣＰＵ１０を用いた積和演算に比べて、ＣＰＵとメモリ間のデータバスサイズ（３２ビット、など）に制限されないことから、Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ　Ｃａｌｃｕｌａｔｉｏｎでは、演算の並列度を大幅に上げることができるため、ＡＩ技術であるディープニューラルネットワークの学習（深層学習）、浮動小数点演算を行う科学技術計算などの膨大な演算処理に係る演算効率の向上を図ることができる。加えてメモリ回路２４から出力されるデータの演算を完了させて読み出すことができるため、メモリアクセス（ＣＰＵとメモリ間のデータ転送やＣＰＵでの演算）で生じる電力を削減することができ、発熱および消費電力の増加を抑制することができる。さらに、演算回路２３とメモリ回路２４の物理的な距離を近づけること、例えば積層によって配線距離が短くできることで、信号線に生じる寄生容量を削減できるため、低消費電力化が可能である。
　推論処理における積和演算は、大量のデータが必要であり、そのための膨大なバンド幅（データ転送レート）が必要となる。図１Ｂの構成のように、演算回路２３上に複数のメモリ回路層２２＿１乃至２２＿Ｎを配置することで広いバンド幅を確保できる。加えて回路間の距離を縮めることができるため、複数のデータの転送速度を高めることができる。そのため、推論処理における積和演算に要する消費電力を数十分の一といった割合で削減することができる。
　なおディープニューラルネットワークに基づく推論処理は、６４ｂｉｔといったビット数の大きいデータを用いた演算ではなく、好ましくは３２ｂｉｔ以下、より好ましくは１６ｂｉｔ以下、より好ましくは８ｂｉｔ以下のビット数のデータに最適化することで、演算精度を低下させることなく、低消費電力化を図ることができる。
　バス３０は、ＣＰＵ１０とアクセラレータ２０とを電気的に接続する。つまりＣＰＵ１０とアクセラレータ２０とは、バス３０を介してデータ伝送を行うことができる。
　図２Ａは、図１Ｂに図示するアクセラレータ２０において、積層された複数のメモリ回路層２２＿１乃至２２＿Ｎのメモリ回路２４から演算回路２３へのデータの読み出しを模式的に表す図である。図２Ａ中、矢印は、データの動きを表している。図２Ａに図示するように本発明の一態様の半導体装置は、配線３１を介して積層された複数のメモリ回路層２２＿１乃至２２＿Ｎが有するメモリ回路２４からデータを読み出すことができる。積層された位置関係にある、演算回路２３とメモリ回路２４の物理的な距離は非常に近いため、配線距離が短い。そのため、配線３１に生じる寄生容量を削減できるため、低消費電力化が可能である。
　なお積層された複数のメモリ回路層２２＿１乃至２２＿Ｎの層数が多くなるにつれて、配線３１に生じる寄生容量が増加することになる。そのためメモリ回路２４が接続される配線、例えば読出用ビット線と、配線３１と、の間において、メモリ回路層２２＿１乃至２２＿Ｎの各層にスイッチＳＷ＿１乃至ＳＷ＿Ｎを設ける構成が好ましい。スイッチＳＷ＿１乃至ＳＷ＿Ｎは、データを読み出さないメモリ回路層２２＿１乃至２２＿Ｎではオフにし、データを読み出すメモリ回路層２２＿１乃至２２＿Ｎではオンにするよう制御する構成とする。当該構成とすることで、メモリ回路層２２＿１乃至２２＿Ｎの層数を増やしたことに伴う配線３１の寄生容量を低減できるため、低消費電力化を図ることができる。
　また積層された複数のメモリ回路層２２＿１乃至２２＿Ｎのそれぞれにおいて、回路レイアウト、トランジスタのチャネル長、チャネル幅、あるいはトランジスタの密度を異ならせることで、メモリ回路２４の数を異ならせる構成としてもよい。例えば、図３Ａに図示するように、メモリ回路層２２＿１乃至２２＿Ｎの下層（例えばメモリ回路層２２＿１）におけるメモリ回路２４をトランジスタの密度が高くなる回路レイアウトとし、上層（図中ｚ方向）になるにしたがってトランジスタの密度が低くなる回路レイアウトとしてもよい。当該構成とすることで、演算回路２３の物理的な距離が近いメモリ回路を増やすことができ、上層におけるメモリ回路２４のデータ保持特性を高めることができる。
　あるいは図３Ｂに図示するように、メモリ回路層２２＿１乃至２２＿Ｎの上層（例えばメモリ回路層２２＿Ｎ）におけるメモリ回路２４をトランジスタの密度が高くなる回路レイアウトとし、下層（図中、メモリ回路層２２＿１側）になるにしたがってトランジスタの密度が低くなる回路レイアウトとしてもよい。当該構成とすることで、演算回路２３の物理的な距離が近いメモリ回路のデータ保持特性を高めることができるとともに、データ密度を高めることができる。
　本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置を低消費電力化することができる。または、本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置を小型化することができる。または、本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置において、発熱を抑制することができる。または、本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置において、ＣＰＵとメモリとして機能する半導体装置との間のデータ転送回数を削減することができる。換言すれば計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置は非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行うことができる。
　図４Ａは、本発明の半導体装置１００が有するメモリ回路層２２＿１乃至２２＿Ｎの各層に適用可能な回路構成例について説明する図である。図４Ａでは、Ｍ行Ｎ列（Ｍ、Ｎは２以上の自然数）行列方向に並べて配置された書込用ワード線ＷＷＬ＿１乃至ＷＷＬ＿Ｍ、読出用ワード線ＲＷＬ＿１乃至ＲＷＬ＿Ｍ、書込用ビット線ＷＢＬ＿１乃ＷＢＬ＿Ｎ、および読出用ビット線ＲＢＬ＿１乃至ＲＢＬ＿Ｎを図示している。また各ワード線およびビット線に接続されたメモリ回路２４を図示している。
　図４Ｂは、メモリ回路２４に適用可能な回路構成例について説明する図である。メモリ回路２４は、トランジスタ２５、トランジスタ２６、トランジスタ２７、容量素子２８（キャパシタともいう）を有する。
　トランジスタ２５のソースまたはドレインの一方は、書込用ビット線ＷＢＬに接続される。トランジスタ２５のゲートは、書込用ワード線ＷＷＬに接続される。トランジスタ２５のソースまたはドレインの他方は、容量素子２８の一方の電極およびトランジスタ２６のゲートに接続される。トランジスタ２６のソースまたはドレインの一方および容量素子２８の他方の電極は、固定電位たとえばグラウンド電位を与える配線に接続される。トランジスタ２６のソースまたはドレインの他方は、トランジスタ２７のソースまたはドレインの一方に接続される。トランジスタ２７のゲートは、読出用ワード線ＲＷＬに接続される。トランジスタ２７のソースまたはドレインの他方は、読出用ビット線ＲＢＬに接続される。読出用ビット線ＲＢＬは、上述したように、演算回路２３が設けられる基板表面に対して概略垂直な方向に延在して設けられる配線３１等を介して、演算回路２３に接続される。
　図４Ｂに示すメモリ回路２４の回路構成は、３トランジスタ型（３Ｔ）ゲインセルのＮＯＳＲＡＭに相当する。トランジスタ２５乃至トランジスタ２７は、ＯＳトランジスタである。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリ回路内に保持することで、不揮発性メモリとして用いることができる。
　図４Ａのメモリ回路２４に適用可能な回路構成は、図４Ｂの３Ｔ型のＮＯＳＲＡＭに限らない。例えば、図５Ａに図示するＤＯＳＲＡＭに相当する回路でもよい。なおＤＯＳＲＡＭとは、１Ｔ１Ｃ型のメモリセルを有するＲＡＭのことであり、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭの略称である。図５Ａでは、トランジスタ２５Ａおよび容量素子２８Ａを有するメモリ回路２４Ａを図示している。トランジスタ２５Ａは、ＯＳトランジスタである。メモリ回路２４Ａは、ビット線ＢＬ、ワード線ＷＬおよびバックゲート線ＢＧＬに接続される例を図示している。
　図４Ａのメモリ回路２４に適用可能な回路構成は、図５Ｂに図示する２Ｔ型のＮＯＳＲＡＭに相当する回路でもよい。図５Ｂでは、トランジスタ２５Ｂ、トランジスタ２６Ｂおよび容量素子２８Ｂを有するメモリ回路２４Ｂを図示している。トランジスタ２５Ｂおよびトランジスタ２６Ｂは、ＯＳトランジスタである。トランジスタ２５Ｂおよびトランジスタ２６Ｂは、異なる層に半導体層が配置されるＯＳトランジスタもよいし、同じ層に半導体層が配置されるＯＳトランジスタでもよい。メモリ回路２４Ｂは、書込用ビット線ＷＢＬ、読出用ビット線ＲＢＬ、書込用ワード線ＷＷＬ、読出用ワード線ＲＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬに接続される例を図示している。
　図４Ａのメモリ回路２４に適用可能な回路構成は、図５Ｃに図示する３Ｔ型のＮＯＳＲＡＭを組み合わせた回路でもよい。図５Ｂでは、論理の異なるデータを保持できるメモリ回路２４＿Ｐと、メモリ回路２４＿Ｎと、を有するメモリ回路２４Ｃを図示している。図５Ｂでは、トランジスタ２５＿Ｐ、トランジスタ２６＿Ｐ、トランジスタ２７＿Ｐおよび容量素子２８＿Ｐを有するメモリ回路２４＿Ｐと、トランジスタ２５＿Ｎ、トランジスタ２６＿Ｎ、トランジスタ２７＿Ｎおよび容量素子２８＿Ｎを有するメモリ回路２４＿Ｎと、を図示している。メモリ回路２４＿Ｐおよびメモリ回路２４＿Ｎが有する各トランジスタは、ＯＳトランジスタである。メモリ回路２４＿Ｐおよびメモリ回路２４＿Ｎが有する各トランジスタは、異なる層に半導体層が配置されるＯＳトランジスタもよいし、同じ層に半導体層が配置されるＯＳトランジスタでもよい。メモリ回路２４Ｃは、書込用ビット線ＷＢＬ＿Ｐ、読出用ビット線ＲＢＬ＿Ｐ、書込用ビット線ＷＢＬ＿Ｎ、読出用ビット線ＲＢＬ＿Ｎ、書込用ワード線ＷＷＬ、読出用ワード線ＲＷＬに接続される例を図示している。メモリ回路２４Ｃは、論理の異なるデータを保持し、論理の異なるデータを読出用ビット線ＲＢＬ＿Ｐおよび書込用ビット線ＷＢＬ＿Ｎに読出し、当該データをセンスアンプ等で増幅することで、高速でのデータの読出しを図ることができる。
　なお図５Ｃの構成において、メモリ回路２４＿Ｐと、メモリ回路２４＿Ｎとに保持するデータの乗算に相当するデータが読出用ビット線ＲＢＬに出力されるように排他的論理和回路（ＸＯＲ回路）を設けてもよい。当該構成とすることで、演算回路２３における乗算に相当する演算を省略できるため、低消費電力化を図ることができる。
　図４Ａのメモリ回路２４に適用可能な回路構成は、図５Ｄに図示するＭＯＮＯＳ型など電荷蓄積層を有するＮＡＮＤ型メモリ回路でもよい。図５Ｄでは、トランジスタ３２［１］乃至３２［ｎ］、トランジスタＳＷ１、ＳＷ２を有するメモリ回路２４Ｄを図示している。トランジスタ３２［１］乃至３２［ｎ］、トランジスタＳＷ１、ＳＷ２は、ＯＳトランジスタである。トランジスタ３２［１］乃至３２［ｎ］、トランジスタＳＷ１、ＳＷ２は、同じ層に設けられた半導体層を有するＯＳトランジスタもよいし、異なる層に設けられた半導体層を有するＯＳトランジスタでもよい。トランジスタ３２［１］乃至３２［ｎ］は、制御ゲート電極、および電荷蓄積層あるいは浮遊ゲート電極を備えた構成を有する。
　図５Ｄにおけるトランジスタ３２［１］乃至３２［ｎ］は、導電層と絶縁層を交互に積層した積層体に開口部を設け、開口部の内壁に導電体、絶縁体、半導体等を同心円上に重ねて設けられるストリング型（マカロニ型ともいう）としたＮＡＮＤ型メモリとしてもよい。メモリ回路２４Ｄは、トランジスタ３２［１］乃至３２［ｎ］がワード線ＷＬ［１］乃至ワード線ＷＬ［ｎ］、バックゲート線ＢＧＬ［１］乃至バックゲート線ＢＧＬ［ｎ］に接続され、トランジスタＳＷ１、ＳＷ２が制御線ＳＥＬ１、ＳＥＬ２、読出しビット線およびソース線ＳＬに接続される例を図示している。
　図４Ａのメモリ回路２４に適用可能な回路構成は、図５Ｅに図示するＮＯＳＲＡＭを組み合わせたＮＡＮＤ型メモリ回路でもよい。図５Ｅでは、トランジスタ２５［１］乃至２５［ｎ］、トランジスタ２６［１］乃至２６［ｎ］、トランジスタＳＷ１、ＳＷ２を有するメモリ回路２４Ｅを図示している。トランジスタ２５［１］乃至２５［ｎ］、トランジスタ２６［１］乃至２６［ｎ］、トランジスタＳＷ１、ＳＷ２は、ＯＳトランジスタである。トランジスタ２５［１］乃至２５［ｎ］、トランジスタ２６［１］乃至２６［ｎ］、トランジスタＳＷ１、ＳＷ２は、同じ層に設けられた半導体層を有するＯＳトランジスタもよいし、異なる層に設けられた半導体層を有するＯＳトランジスタでもよい。トランジスタ２５［１］乃至２５［ｎ］、トランジスタ２６［１］乃至２６［ｎ］で構成される回路では、トランジスタ２５［１］乃至２５［ｎ］をオフにすることでデータに応じた電荷が保持されるノードＮＤ［１］乃至ノードＮＤ［ｎ］を備える。
　図５Ｅにおける、トランジスタ２５［１］乃至２５［ｎ］、トランジスタ２６［１］乃至２６［ｎ］は導電層と絶縁層を交互に積層した積層体に開口部を設け、開口部の内壁に導電体、絶縁体、半導体等を同心円上に重ねて設けられる縦チャネル型（マカロニ型ともいう）としたＮＡＮＤ型メモリとしてもよい。なおＳｉトランジスタを有する層上に作製可能なＯＳトランジスタで構成されるＮＡＮＤ型メモリは、ストレージメモリとしての機能の他、メインメモリとしての機能を有し、ユニバーサルメモリと呼ぶことができる。ユニバーサルメモリは、別チップとして設けられるＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲＡＭ）などのメインメモリの機能を兼ね備えることで、ＤＲＡＭが不要なコンピュータシステムを構築できる可能性がある。メモリ回路２４Ｅは、トランジスタ２５［１］乃至２５［ｎ］がそれぞれワード線ＷＬ［１］乃至ワード線ＷＬ［ｎ］に接続され、トランジスタ２６［１］乃至２６［ｎ］がそれぞれＮＯＳＲＡＭのデータ保持ノードであるノードＮＤ［１］乃至ノードＮＤ［ｎ］に接続される例を図示している。またメモリ回路２４Ｅは、トランジスタＳＷ１、ＳＷ２が制御線ＳＥＬ１、ＳＥＬ２、読出用ビット線ＲＢＬおよびソース線ＳＬに接続される例を図示している。
　また本発明の半導体装置１００が有するメモリ回路層２２＿１乃至２２＿Ｎの各層に適用可能なメモリ回路の回路構成は層ごとに異なっていてもよい。例えば、図６Ａに図示するように、メモリ回路層２２＿１乃至２２＿Ｎの下層（例えばメモリ回路層２２＿１）におけるメモリ回路をメモリ回路２４Ａとし、上層（例えばメモリ回路層２２＿２、メモリ回路層２２＿Ｎ）におけるメモリ回路をメモリ回路２４Ｂとする。演算回路２３の物理的な距離が近いメモリ回路２４Ａは、ＮＯＳＲＡＭの回路構成を適用し、メモリ回路２４Ｂは、ＤＯＳＲＡＭ、ＮＡＮＤ型メモリといったその他の回路構成を適用することができる。
　図６Ａとは異なる構成について、図６Ｂに図示する構成では、上層（例えばメモリ回路層２２＿２乃至２２＿Ｎ）におけるメモリ回路を縦チャネル型としたユニバーサルメモリのメモリ回路２４Ｎとする。演算回路２３の物理的な距離が近いメモリ回路２４Ａは、ＮＯＳＲＡＭの回路構成を適用することができる。メモリ回路２４Ｎは、記憶密度の高い縦チャネル型としたユニバーサルメモリとすることで、ＤＲＡＭなどの外部メモリを省略することができる。加えてユニバーサルメモリより書き込み速度および読出し速度が高速なＮＯＳＲＡＭに演算処理に必要なデータを保持させることで演算処理を高速で行うことができる。このような構成とすることで、ユニバーサルメモリ（メモリ回路２４Ｎ）に保持したデータを、ＮＯＳＲＡＭ（メモリ回路２４Ａ）を介して演算処理することができるため、半導体装置１００において、演算処理に用いるデータの記憶容量を大幅に増やすことができる。加えてデータの読出しおよび書き込みに要する遅延時間のギャップを緩和することができる。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図７Ａに、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図７Ａでは、最上層から順に、演算処理部（ＰＵ）にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、ＮＯＳＲＡＭなどのキャッシュ（ｃａｃｈｅ）として用いることができるメモリ、ＯＳ　Ｍｅｍｏｒｙなどのストレージメモリあるいはメインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ、ｓｔｏｒａｇｅ）として用いることができるメモリ、を示している。
　図７Ａ、図７Ｂにおいて、ＯＳトランジスタを用いた３次元構造のＮＡＮＤ型のユニバーサルメモリなどを、「ＯＳ　Ｍｅｍｏｒｙ」としている。なお「ＯＳ　Ｍｅｍｏｒｙ」は、ＮＯＳＲＡＭより記憶容量の大きいＯＳトランジスタであることが好ましい。
　ユニバーサルメモリはランダムアクセスが可能であり、ＯＳトランジスタのオフ電流が非常に小さい特性を有するため、ユニバーサルメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、ユニバーサルメモリを不揮発性メモリと見なすこともできる。
　また、ユニバーサルメモリは書き込まれた電荷量が長期間変化しにくいため、ユニバーサルメモリは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
　また、ユニバーサルメモリはＯＳトランジスタを介してノードに電荷を書き込む方式であるため、従来のＮＡＮＤ型フラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、ＮＡＮＤ型フラッシュメモリで行われるデータ書き換え前の消去動作が、ユニバーサルメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ユニバーサルメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ユニバーサルメモリは、従来のＮＡＮＤ型フラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
　本発明の一態様に係る半導体装置は、演算処理に用いるデータの記憶容量を大幅に増やすことができる。加えてデータの読出しおよび書き込みに要する遅延時間のギャップを緩和することができる。また図７Ｂに図示するようにｚ方向（演算処理部２１が設けられる基板に垂直な方向）にデータ保持特性あるいは記憶容量の異なるメモリ回路を積層して設け、各層を介してデータ（Ｄａｔａ）の入出力ができる。データ（Ｄａｔａ）の入出力は各層間の配線を用いて行うことができるため、配線の寄生容量あるいは抵抗を小さくでき、データの入出力による消費電力の増加を抑制することができる。
　また本発明の一態様においては、メモリ回路層２２＿１乃至２２＿Ｎの一部を別の機能を有する回路としてもよい。例えば図８Ａに図示するようにアクセラレータ２０の最上層にあるメモリ回路層２２＿Ｎにメモリ回路とは異なる機能を有する回路２４Ｆを設ける構成とすることができる。
　回路２４Ｆは、ＯＳトランジスタで設けることができる回路である。例えば図８Ｂに図示するような入力ＩＮの電位を出力ＯＵＴで増幅可能な増幅回路またはアンプ回路とすることができる。トランジスタ３３Ｂは、ＯＳトランジスタで構成することができる。また回路２４Ｆは、図８Ｂの構成に加え、例えば、図８Ｃに図示するようにアンテナ３４を有していてもよい。アンテナ３４は、回路２４Ｆに用いられる導電層をアンテナとして機能するように配置することで形成することができる。アンテナ３４は、例えば第５世代移動通信システム（５Ｇ）のアンテナの場合、日本においては、３．７ＧＨｚ帯、４．５ＧＨｚ帯、および２８ＧＨｚ帯の通信周波数が使用される。
　また本発明の一態様においては、メモリ回路層２２＿１乃至２２＿Ｎに設けられるメモリ回路のデータ保持特性を異ならせる。データ保持特性は、書き込んだデータを保持可能な時間（データ保持時間）に相当する。図９Ａに示す模式図では、メモリ回路２４Ａとメモリ回路２４Ｂとでデータ保持特性を異ならせる。メモリ回路２４Ａをキャッシュメモリとして用いる場合、メモリ回路２４Ａのデータの保持時間は数ｍｓでよい。またメモリ回路２４Ｂをメインメモリあるいはストレージメモリとして用いる場合、メモリ回路２４Ｂのデータの保持時間はキャッシュメモリと比べて長いことが好ましい。
　保持時間を異ならせる構成としては、図９Ａに図示するように、駆動回路３５が出力する各メモリ回路を駆動するための駆動電圧Ｖ１、Ｖ２を異ならせる。例えば図９Ｂに図示するように、駆動電圧Ｖ１、Ｖ２でメモリ回路が有するトランジスタを駆動するための振幅電圧を異ならせる。図９Ｂでは、メモリ回路２４Ａ、２４Ｂが有するトランジスタをオフにするための電位を電位Ｖｏｆｆとする。図９Ｂでは、メモリ回路２４Ａが有するトランジスタをオンにするための電位Ｖｏｎ１は、メモリ回路２４Ｂが有するトランジスタをオンにするための電位Ｖｏｎ２より小さく設定する。このように駆動電圧Ｖ１、Ｖ２を設定することで、メモリ回路層２２＿１乃至２２＿Ｎに設けられるメモリ回路のデータ保持特性を異ならせることができる。各メモリ回路を駆動するための駆動電圧Ｖ１、Ｖ２を異ならせる構成とすることで、各メモリ回路が有するトランジスタにおけるＳ値（ｓｕｂｔｈｒｅｓｈｏｌｄ　ｓｗｉｎｇ　ｖａｌｕｅ）や電界効果移動度を異ならせることができる。
　また別の例として、例えば図９Ｃに図示するように、メモリ回路２４Ａ、２４Ｂが有するトランジスタをオンにするための電位を電位Ｖｏｎとする。図９Ｃでは、メモリ回路２４Ａが有するトランジスタをオフにするための電位Ｖｏｆｆ１は、メモリ回路２４Ｂが有するトランジスタをオンにするための電位Ｖｏｆｆ２より大きく設定する。このように駆動電圧Ｖ１、Ｖ２を設定することで、メモリ回路層２２＿１乃至２２＿Ｎに設けられるメモリ回路のデータ保持特性を異ならせることができる。
　保持時間を異ならせる構成としては、メモリ回路が有するトランジスタのゲート絶縁膜として機能する絶縁体の膜厚を層ごとに異ならせる構成でもよい。例えば、図１０に図示するように、メモリ回路層２２＿１のメモリ回路２４Ａが有するトランジスタ２５Ａのゲート絶縁膜として機能する絶縁体３６Ａの膜厚を、メモリ回路層２２＿２乃至２＿Ｎのメモリ回路２４Ｂが有するトランジスタ２５Ｂのゲート絶縁膜として機能する絶縁体３６Ｂの膜厚より小さくする。このようにメモリ回路が有するトランジスタのゲート絶縁膜として機能する絶縁体の膜厚を層ごとに異ならせることで、メモリ回路層２２＿１乃至２２＿Ｎに設けられるメモリ回路のデータ保持特性を異ならせることができる。
　また保持時間を異ならせる構成としては、メモリ回路が有するトランジスタのチャネル長を層ごとに異ならせる構成でもよい。例えば、図１１に図示するように、メモリ回路層２２＿１のメモリ回路２４Ａが有するトランジスタ２５Ａのチャネル長Ｌ１を、メモリ回路層２２＿２乃至２＿Ｎのメモリ回路２４Ｂが有するトランジスタ２５Ｂのチャネル長Ｌ２より小さくする。このようにメモリ回路が有するトランジスタのチャネル長を層ごとに異ならせることで、メモリ回路層２２＿１乃至２２＿Ｎに設けられるメモリ回路のデータ保持特性を異ならせることができる。なお図１１では、チャネル長を層ごとに異ならせる構成を説明したが、トランジスタのチャネル幅、またはチャネル長とチャネル幅の比（Ｗ／Ｌ）を異ならせる構成、あるいは駆動周波数を層ごとに異ならせる構成など、組み合わせて行う構成としてもよい。
　図１２Ａは、本発明の半導体装置１００が有する演算処理部２１に適用可能な回路構成例について説明する図である。演算処理部２１は、Ｎ個の演算回路２３＿１乃至演算回路２３＿Ｎを有する。Ｎ個の演算回路２３＿１乃至演算回路２３＿Ｎ　はそれぞれ、Ｎ本の読出用ビット線ＲＢＬ＿１乃至読出用ビット線ＲＢＬ＿Ｎのいずれか一の信号が入力され、出力信号Ｑ＿１乃至Ｑ＿Ｎを出力する。読出用ビット線ＲＢＬ＿１乃至読出用ビット線ＲＢＬ＿Ｎの信号は、センスアンプ等で増幅して読み出す構成としてもよい。出力信号Ｑ＿１乃至Ｑ＿Ｎは、メモリ回路２４に保持したデータを用いて積和演算を行うことで得られるデータに相当する。
　図１２Ｂは、演算回路２３＿１乃至演算回路２３＿Ｎに適用可能な演算回路２３の回路構成例を説明する図である。図１３は、Ｂｉｎａｒｙ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ（ＢＮＮ）のアーキテクチャに基づく演算処理を実行するための回路である。演算回路２３は、読出用ビット線ＲＢＬの信号が与えられる読出回路４１と、ビット積和演算器４２と、アキュムレータ４３、ラッチ回路４４、および出力信号Ｑを出力する符号化回路４５を有する。
　図１２Ｂで図示した演算回路２３の構成について、より詳細を示す構成例を図１３に図示する。図１３では、８ビットの信号（Ｗ［０］乃至Ｗ［７］、Ａ［０］乃至Ａ［７］）の積和演算を行い、１ビットの出力信号Ｑ、１１ビットの出力信号（ａｃｃｏｕｔ［１０：０］）を出力する構成を一例として図示している。図１２Ｂでは、メモリアクセスは１クロックで１行を選択するため、Ｍ個（＝１ビット×Ｍ行）の積とその和をＭクロックで実行する。図１３の演算回路では、同じＭ個の積とその和を８並列×１ビット×Ｍ／８行で実行できるため、Ｍ／８クロックを要する。したがって、図１３の構成は並列に積和演算を実行することで演算時間を短縮できるため、演算効率を向上できる。
　図１２Ａ、図１２Ｂに図示する演算回路２３は、推論処理に特化した積和演算を行う回路構成とすることで、回路面積を縮小することが可能である。そのため、アクセラレータ２０を複数用いてデータの送受信を行う際に要する消費電力を数十分の一といった割合で削減することができる。
　上述した演算における低消費電力化、推論処理時の積和演算に特化した演算による低消費電力化、回路面積の小型化による低消費電力化に加え、コンピュータアーキテクチャの最適化あるいはソフトウェアの最適化、駆動方法の最適化を図ることで、既存のデータセンターあるいはスーパ−コンピュータにおける消費電力を千分の一といった割合で削減することが可能である。
　図１３において、ビット積和演算器４２は、８ビットの信号（Ｗ［０］乃至Ｗ［７］、Ａ［０］乃至Ａ［７］）が入力される積算器および当該積算器で得られた値が入力される加算器を有する。図１３に示すように、８並列で演算される１ビットの信号の積をＷＡ０乃至ＷＡ７、さらにその和をＷＡ１０、ＷＡ３２、ＷＡ５４、ＷＡ７６、さらにその和をＷＡ３２１０、ＷＡ７６５４として図示している。
　図１３において、加算器として機能するアキュムレータ４３は、ビット積和演算器４２の信号とラッチ回路４４の出力信号との和をラッチ回路４４に出力する。なおアキュムレータ４３は、制御信号ＴｘＤ＿ＥＮに応じて加算器に入力する信号が切り替えられる。制御信号ＴｘＤ＿ＥＮが０（ＴｘＤ＿ＥＮ＝０）でビット積和演算器４２の信号とラッチ回路４４の出力信号との和をラッチ回路４４に出力する。制御信号ＴｘＤ＿ＥＮが１（ＴｘＤ＿ＥＮ＝１）でロジック回路４７の信号（１１ｂｉｔ　ｓｅｌｅｃｔｏｒ）とラッチ回路４４の出力信号との和をラッチ回路４４に出力する。
　図１３において、ＡＮＤ回路で構成されるロジック回路４７は、信号Ａ［０］乃至Ａ［７］と信号Ｗ［０］乃至Ｗ［７］の積和演算が完了した後、バッチノーマライゼーションのためのデータ、具体的には切替信号（ｔｈ　ｓｅｌｅｃｔ［１０：０］）で切り替えながら、信号Ｗ［７］を足し合わせる。なお、バッチノーマライゼーションのためのデータは、例えば信号Ｗ［７］以外の信号Ｗ［０］乃至Ｗ［６］からも同時に読み出して選択する構成としてもよい。バッチノーマライゼーションは、ニューラルネットワークにおける各層の出力データの分布が一定に収まるように調整するための動作である。例えば、ニューラルネットワークにおける演算によく利用される画像データは、学習に用いるデータの分布がばらつきやすいため、予測データ（入力データ）の分布と異なることがある。バッチノーマライゼーションは、ニューラルネットワークの中間層への入力データの分布を平均０、分散１のガウス分布に正規化することで、ニューラルネットワークにおける学習の精度を高めることができる。Ｂｉｎａｒｙ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ（ＢＮＮ）では活性化によって各層の出力結果が２値化されるため、しきい値に対してデータ分布の偏りを抑制することで、適切に活性化、つまり情報を分別できるようになる。
　ラッチ回路４４は、アキュムレータ４３の出力信号（ａｃｃｏｕｔ［１０：０］）を保持する。バッチノーマライゼーションによって次のニューラルネットワークにおける層（ＮＮ層）に渡す２値データはラッチ回路４４が保持する積和演算結果の最上位ビットとなる。出力信号（ａｃｃｏｕｔ［１０：０］）において、最上位のビットの信号（ａｃｃｏｕｔ１０）は、２の補数で演算されたラッチデータの符号を表し、そのプラスデータを１、マイナスデータを０として次のＮＮ層に渡すため、符号化回路として機能するインバータ回路４６で反転され、出力信号Ｑとして出力される。Ｑは中間層の出力であるため、アクセラレータ２０内のバッファメモリ（入力バッファとも言う）に一時的に保持された後、次層の演算に使用される。
　図１４Ａには、Ｂｉｎａｒｙ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ（ＢＮＮ）のアーキテクチャに基づく、階層型のニューラルネットワークを図示する。図１４Ａでは、ニューロン５０、入力層１層（Ｉ１）、中間層３層（Ｍ１乃至Ｍ３）、出力層１層（Ｏ１）の全結合型のニューラルネットワークを図示している。入力層Ｉ１におけるニューロン数を７８６、中間層Ｍ１乃至Ｍ３におけるニューロン数を２５６、出力層Ｏ１におけるニューロン数を１０とすると、各層（層５１、層５２、層５３および層５４）の結合数は（７８６×２５６）＋（２５６×２５６）＋（２５６×２５６）＋（２５６×１０）で計３３４３３６個となる。つまり、ニューラルネットワーク計算に必要な重みパラメータが合計３３０Ｋビット程度であるため、小規模システムでも十分実装可能なメモリ容量とすることができる。
　次に、図１４Ａに図示するニューラルネットワークの演算ができる、半導体装置１００の詳細なブロック図について図１４Ｂに示す。
　図１４Ｂでは、図１Ａおよび図１Ｂで説明した、演算処理部２１、演算回路２３、メモリ部２２のうちメモリ回路層２２＿１、メモリ回路２４、および配線３１の他、図１Ａおよび図１Ｂで図示する各構成を駆動するための周辺回路の構成例について図示している。
　図１４Ｂでは、コントローラ６１、ロウデコーダ６２、ワード線ドライバ６３、カラムデコーダ６４、書き込みドライバ６５、プリチャージ回路６６、センスアンプ６７、セレクタ６８、入力バッファ７１および演算制御回路７２を図示している。
　図１５Ａは、図１４Ｂに図示する各構成について、メモリ部２２のメモリ回路層２２＿１乃至２２＿Ｎを制御するブロックを抜き出した図である。図１５Ａでは、コントローラ６１、ロウデコーダ６２、ワード線ドライバ６３、カラムデコーダ６４、書き込みドライバ６５、プリチャージ回路６６、センスアンプ６７、セレクタ６８を抜き出して図示している。
　コントローラ６１は、外部からの入力信号を処理して、ロウデコーダ６２およびカラムデコーダ６４の制御信号を生成する。外部からの入力信号は、書き込みイネーブル信号や読み出しイネーブル信号などのメモリ部２２のメモリ回路層２２＿１乃至２２＿Ｎを制御するための制御信号である。またコントローラ６１は、ＣＰＵ１０との間でバスを介してメモリ部２２のメモリ回路層２２＿１乃至２２＿Ｎに書き込まれるデータあるいはメモリ部２２のメモリ回路層２２＿１乃至２２＿Ｎから読み出されるデータの入出力が行われる。
　ロウデコーダ６２は、ワード線ドライバ６３を駆動するための信号を生成する。ワード線ドライバ６３は、書込用ワード線ＷＷＬおよび読出用ワード線ＲＷＬに与える信号を生成する。カラムデコーダ６４は、センスアンプ６７および書き込みドライバ６５を駆動するための信号を生成する。センスアンプ６７は、読出用ビット線ＲＢＬの電位を増幅する。書き込みドライバは、読出用ビット線ＲＢＬおよび書込用ビット線ＷＢＬを制御するための信号を生成する。プリチャージ回路６６は、読出用ビット線ＲＢＬなどをプリチャージする機能を有する。メモリ部２２のメモリ回路層２２＿１乃至２２＿Ｎのメモリ回路２４から読み出される信号は、演算回路２３に入力される他、セレクタ６８を介して出力することができる。セレクタ６８は、バス幅に応じた分のデータを順次読出し、コントローラ６１を介して必要なデータをＣＰＵ１０等に出力することができる。
　図１５Ｂは、図１４Ｂに図示する各構成について、演算処理部２１を制御するブロックを抜き出した図である。
　コントローラ６１は、外部からの入力信号を処理して、演算制御回路７２の制御信号を生成する。またコントローラ６１は、演算処理部２１が有する演算回路２３を制御するための各種信号を生成する。またコントローラ６１は、入力バッファ７１を介して、演算結果に関するデータを入出力する。このバッファメモリを利用することで、ＣＰＵのデータバス幅以上のビット数の並列計算が可能となる。また膨大な数の重みパラメータをＣＰＵ１０との間で転送する回数を削減できるため、低消費電力化を図ることができる。
　本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置を小型化することができる。または、本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置を低消費電力化することができる。または、本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置において、発熱を抑制することができる。または、本発明の一態様は、計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置において、ＣＰＵとメモリとして機能する半導体装置との間のデータ転送回数を削減することができる。換言すれば計算量とパラメータ数が膨大なＡＩ技術などのアクセラレータとして機能する半導体装置は非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行うことができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明したＣＰＵ１０で実行するプログラムの演算の一部をアクセラレータ２０で実行する場合の、動作の一例を説明する。
　図１６は、ＣＰＵで実行するプログラムの演算の一部をアクセラレータで実行する場合の、動作の一例を説明する図である。
　ＣＰＵにて、ホストプログラムが実行される（ステップＳ１）。
　ＣＰＵは、アクセラレータを用いて演算を行う際に必要とされるデータ用領域を、メモリ部に確保するとの命令を確認した場合（ステップＳ２）、該データ用領域を、メモリ部に確保する（ステップＳ３）。例えば上記実施の形態１で言えば、アクセラレータ２０が演算処理部２１で演算を行う際に必要とされるデータをメモリ部２２に確保する。
　次に、ＣＰＵは、メインメモリから上記メモリ部へ入力データを送信する（ステップＳ４）。上記メモリ部は該入力データを受信し、該入力データを、ステップＳ２で確保された領域に格納する（ステップＳ５）。
　ＣＰＵは、カーネルプログラムを起動するとの命令を確認した場合（ステップＳ６）、アクセラレータは、カーネルプログラムの実行を開始する（ステップＳ７）。
　アクセラレータがカーネルプログラムの実行を開始した直後、ＣＰＵを、演算を行う状態からＰＧ（パワーゲーティング）状態へと切り替えてもよい（ステップＳ８）。その場合、アクセラレータがカーネルプログラムの実行を終了する直前に、ＣＰＵは、ＰＧ状態から演算を行う状態へ切り替えられる（ステップＳ９）。ステップＳ８からステップＳ９までの期間、ＣＰＵをＰＧ状態にすることで、半導体装置全体として消費電力および発熱を抑制することができる。
　アクセラレータがカーネルプログラムの実行を終了すると、出力データが上記メモリ部に格納される（ステップＳ１０）。
　カーネルプログラムの実行が終了した後、ＣＰＵは、メモリ部に格納された出力データをメインメモリへ送信するとの命令をリクエストした場合（ステップＳ１１）、アクセラレータは出力データを上記メインメモリに送信し、出力データが上記メインメモリに格納される（ステップＳ１２）。
　ＣＰＵは、メモリ部上に確保されたデータ用領域を解放するとの命令をした場合（ステップＳ１３）、上記メモリ部上に確保されたデータ用領域が解放される（ステップＳ１４）。
　以上のステップＳ１からステップＳ１４までの動作を繰り返すことにより、ＣＰＵおよびアクセラレータの消費電力および発熱を抑制しつつ、ＣＰＵで実行するプログラムの演算の一部をアクセラレータで実行することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、パワーゲーティングが可能なＣＰＵコアを有するＣＰＵの一例について説明する。
　図１７に、ＣＰＵ１０の構成例を示す。ＣＰＵ１０は、ＣＰＵコア（ＣＰＵ　Ｃｏｒｅ）２００、Ｌ１（レベル１）キャッシュメモリ装置（Ｌ１　Ｃａｃｈｅ）２０２、Ｌ２キャッシュメモリ装置（Ｌ２　Ｃａｃｈｅ）２０３、バスインターフェース部（Ｂｕｓ　Ｉ／Ｆ）２０５、パワースイッチ２１０乃至２１２、レベルシフタ（ＬＳ）２１４を有する。ＣＰＵコア２００はフリップフロップ２２０を有する。
　バスインターフェース部２０５によって、ＣＰＵコア２００、Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３が相互に接続される。
　外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、ＣＰＵ１０が発行する信号ＳＬＥＥＰ１等の信号に応じて、ＰＭＵ１９３はクロック信号ＧＣＬＫ１、各種のＰＧ（パワーゲーティング）制御信号（ＰＧ　ｃｏｎｔｒｏｌ　ｓｉｇｎａｌｓ）の生成を行う。クロック信号ＧＣＬＫ１、ＰＧ制御信号はＣＰＵ１０に入力される。ＰＧ制御信号は、パワースイッチ２１０乃至２１２、フリップフロップ２２０を制御する。
　パワースイッチ２１０、２１１は、仮想電源線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼ぶ）への電圧ＶＤＤＤ、ＶＤＤ１の供給をそれぞれ制御する。パワースイッチ２１２は、仮想電源線Ｖ＿ＶＤＨ（以下、Ｖ＿ＶＤＨ線と呼ぶ。）への電圧ＶＤＤＨの供給を制御する。ＣＰＵ１０およびＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＳＳＳが入力される。ＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＤＤＤが入力される。
　電圧ＶＤＤＤ、ＶＤＤ１はＣＭＯＳ回路用の駆動電圧である。電圧ＶＤＤ１は電圧ＶＤＤＤよりも低く、スリープ状態での駆動電圧である。電圧ＶＤＤＨはＯＳトランジスタ用の駆動電圧であり、電圧ＶＤＤＤよりも高い。
　Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３、バスインターフェース部２０５それぞれは、少なくとも１つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。
　フリップフロップ２２０は、レジスタに用いられる。フリップフロップ２２０には、バックアップ回路が設けられている。以下、フリップフロップ２２０について説明する。
　図１８Ａにフリップフロップ２２０（Ｆｌｉｐ−ｆｌｏｐ）の回路構成例を示す。フリップフロップ２２０はスキャンフリップフロップ（Ｓｃａｎ　Ｆｌｉｐ−ｆｌｏｐ）２２１、バックアップ回路（Ｂｕｃｋｕｐ　Ｃｉｒｃｕｉｔ）２２２を有する。
　スキャンフリップフロップ２２１は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路２２１Ａを有する。
　ノードＤ１はデータ（ｄａｔａ）入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫ１の入力ノードである。クロック信号ＧＣＬＫ１はクロックバッファ回路２２１Ａに入力される。スキャンフリップフロップ２２１のアナログスイッチは、クロックバッファ回路２２１ＡのノードＣＫ１、ＣＫＢ１に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ　ｓｉｇｎａｌ）の入力ノードである。
　信号ＳＣＥは、スキャンイネーブル信号であり、ＰＭＵ１９３で生成される。ＰＭＵ１９３は信号ＢＫ、ＲＣを生成する。レベルシフタ２１４は信号ＢＫ、ＲＣをレベルシフトし、信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫ、ＲＣはバックアップ信号、リカバリ信号である。
　スキャンフリップフロップ２２１の回路構成は、図１８Ａに限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。
　バックアップ回路２２２は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭ１１乃至Ｍ１３、容量素子Ｃ１１を有する。
　ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、スキャンフリップフロップ２２１のノードＱ１に接続される。ノードＳＮ１１は、バックアップ回路２２２の保持ノードである。容量素子Ｃ１１はノードＳＮ１１の電圧を保持するための保持容量である。
　トランジスタＭ１１はノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭ１２はノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭ１３はノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭ１１、Ｍ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭ１２のオンオフは信号ＲＣＨで制御される。
　トランジスタＭ１１乃至Ｍ１３は、上述したメモリ回路２４が有するトランジスタ２５乃至２７と同様に、ＯＳトランジスタである。トランジスタＭ１１乃至Ｍ１３はバックゲート有する構成を図示している。トランジスタＭ１１乃至Ｍ１３のバックゲートは、電圧ＶＢＧ１を供給する電源線に接続されている。
　少なくともトランジスタＭ１１、Ｍ１２がＯＳトランジスタであることが好ましい。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路２２２は不揮発性の特性をもつ。容量素子Ｃ１１の充放電によってデータを書き換えるため、バックアップ回路２２２は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。
　バックアップ回路２２２の全てのトランジスタはＯＳトランジスタであることが非常に好ましい。図１８Ｂに示すように、シリコンＣＭＯＳ回路で構成されるスキャンフリップフロップ２２１上にバックアップ回路２２２を積層することができる。
　バックアップ回路２２２は、スキャンフリップフロップ２２１と比較して素子数が非常に少ないので、バックアップ回路２２２を積層するためにスキャンフリップフロップ２２１の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路２２２は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ２２１が形成されている領域内に重なるようにバックアップ回路２２２を設けることができるので、バックアップ回路２２２を組み込んでも、フリップフロップ２２０の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路２２２をフリップフロップ２２０に設けることで、ＣＰＵコア２００のパワーゲーティングが可能となる。パワーゲーティングに必要なエネルギーが少ないため、ＣＰＵコア２００を高効率にパワーゲーティングすることが可能である。
　バックアップ回路２２２を設けることによって、トランジスタＭ１１による寄生容量がノードＱ１に付加されることになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ２２１の動作に影響はない。つまり、バックアップ回路２２２を設けても、フリップフロップ２２０の性能は実質的に低下しない。
　ＣＰＵコア２００の低消費電力状態として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。ＰＭＵ１９３は、割り込み信号、信号ＳＬＥＥＰ１等に基づき、ＣＰＵコア２００の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の生成を停止する。
　例えば、通常動作状態から休止状態に移行する場合は、ＰＭＵ１９３は、電圧および／または周波数スケーリングを行う。例えば、電圧スケーリングを行う場合、ＰＭＵ１９３は、電圧ＶＤＤ１をＣＰＵコア２００に入力するため、パワースイッチ２１０をオフにし、パワースイッチ２１１をオンにする。電圧ＶＤＤ１は、スキャンフリップフロップ２２１のデータを消失させない電圧である。周波数スケーリングを行う場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の周波数を低下させる。
　ＣＰＵコア２００を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ２２１のデータをバックアップ回路２２２にバックアップする動作が行われる。ＣＰＵコア２００をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路２２２のデータをスキャンフリップフロップ２２１に書き戻すリカバリ動作が行われる。
　図１９に、ＣＰＵコア２００のパワーゲーティングシーケンスの一例を示す。なお、図１９において、ｔ１乃至ｔ７は時刻を表している。信号ＰＳＥ０乃至ＰＳＥ２は、パワースイッチ２１０乃至２１２の制御信号であり、ＰＭＵ１９３で生成される。信号ＰＳＥ０が“Ｈ”／“Ｌ”のとき、パワースイッチ２１０はオン／オフである。信号ＰＳＥ１、ＰＳＥ２についても同様である。
　時刻ｔ１以前は、通常動作状態（Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ）である。パワースイッチ２１０はオンであり、ＣＰＵコア２００には電圧ＶＤＤＤが入力される。スキャンフリップフロップ２２１は通常動作を行う。このとき、レベルシフタ２１４は動作させる必要がないため、パワースイッチ２１２はオフであり、信号ＳＣＥ、ＢＫ、ＲＣは“Ｌ”である。ノードＳＥが“Ｌ”であるため、スキャンフリップフロップ２２１はノードＤ１のデータを記憶する。なお、図１９の例では、時刻ｔ１において、バックアップ回路２２２のノードＳＮ１１は“Ｌ”である。
　バックアップ（Ｂａｃｋｕｐ）時の動作を説明する。動作時刻ｔ１で、ＰＭＵ１９３はクロック信号ＧＣＬＫ１を停止し、信号ＰＳＥ２、ＢＫを“Ｈ”にする。レベルシフタ２１４はアクティブになり、“Ｈ”の信号ＢＫＨをバックアップ回路２２２に出力する。
　バックアップ回路２２２のトランジスタＭ１１がオンになり、スキャンフリップフロップ２２１のノードＱ１のデータがバックアップ回路２２２のノードＳＮ１１に書き込まれる。スキャンフリップフロップ２２１のノードＱ１が“Ｌ”であれば、ノードＳＮ１１は“Ｌ”のままであり、ノードＱ１が“Ｈ”であれば、ノードＳＮ１１は“Ｈ”になる。
　ＰＭＵ１９３は、時刻ｔ２で信号ＰＳＥ２、ＢＫを“Ｌ”にし、時刻ｔ３で信号ＰＳＥ０を“Ｌにする。時刻ｔ３で、ＣＰＵコア２００の状態はパワーゲーティング状態に移行する。なお、信号ＢＫを立ち下げるタイミングで信号ＰＳＥ０を立ち下げてもよい。
　パワーゲーティング（Ｐｏｗｅｒ−ｇａｔｉｎｇ）時の動作を説明する。信号ＰＳＥ０が“Ｌになることで、Ｖ＿ＶＤＤ線の電圧が低下するため、ノードＱ１のデータは失われる。ノードＳＮ１１は、時刻ｔ３でのノードＱ１のデータを保持し続ける。
　リカバリ（Ｒｅｃｏｖｅｒｙ）時の動作を説明する。時刻ｔ４で、ＰＭＵ１９３が信号ＰＳＥ０を“Ｈ”にすることで、パワーゲーティング状態からリカバリ状態に移行する。Ｖ＿ＶＤＤ線の充電が開始され、Ｖ＿ＶＤＤ線の電圧がＶＤＤＤになった状態（時刻ｔ５）で、ＰＭＵ１９３は信号ＰＳＥ２、ＲＣ、ＳＣＥを“Ｈ”にする。
　トランジスタＭ１２はオンになり、容量素子Ｃ１１の電荷がノードＳＮ１１とノードＳＤとに分配される。ノードＳＮ１１が“Ｈ”であれば、ノードＳＤの電圧は上昇する。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ２２１の入力側ラッチ回路にノードＳＤのデータが書き込まれる。時刻ｔ６でノードＣＫにクロック信号ＧＣＬＫ１が入力されると、入力側ラッチ回路のデータがノードＱ１に書き込まれる。つまり、ノードＳＮ１１のデータがノードＱ１に書き込まれたことになる。
　時刻ｔ７で、ＰＭＵ１９３は信号ＰＳＥ２、ＳＣＥ、ＲＣを“Ｌ”にし、リカバリ動作が終了する。
　ＯＳトランジスタを用いたバックアップ回路２２２は、動的および静的低消費電力双方が小さいため、ノーマリオフ・コンピューティングに非常に好適である。フリップフロップ２２０を搭載しても、ＣＰＵコア２００の性能低下、動的電力の増加をほとんど発生させないようにできる。
　なお、ＣＰＵコア２００は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための１または複数のパワースイッチが設けられる。また、ＣＰＵコア２００は、１または複数のパワーゲーティングが行われないパワードメインを有していてもよい。例えば、パワーゲーティングが行われないパワードメインに、フリップフロップ２２０、パワースイッチ２１０乃至２１２の制御を行うためのパワーゲーティング制御回路を設けてもよい。
　なお、フリップフロップ２２０の適用はＣＰＵ１０に限定されない。演算装置において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップ２２０を適用できる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
　以下では、上記実施の形態に係る半導体装置の一例について、図２０乃至図２５を用いて説明する。まず、当該半導体装置を構成するメモリ回路（メモリセル）の構成例について説明する。
＜メモリ回路の構成例＞
　図２０Ａおよび図２０Ｂに、本発明の一態様に係る半導体装置を構成するメモリ回路８６０の構造を示す。図２０Ａは、メモリ回路８６０周辺の上面図である。また、図２０Ｂは、メモリ回路８６０の断面図であり、図２０Ｂは、図２０ＡにＡ１−Ａ２の一点鎖線で示す部位に対応する。図２０Ｂにおいて、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２０Ａの上面図では、図の明瞭化のために一部の要素を省いている。なお、図２０Ａに示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
　本実施の形態に示す、メモリ回路８６０は、トランジスタ６００、トランジスタ７００、および容量素子６５５を有する。メモリ回路８６０は、先の実施の形態に示すメモリ回路２４と対応しており、トランジスタ６００、トランジスタ７００、および容量素子６５５は、それぞれ、先の実施の形態１に示す、トランジスタ２５、トランジスタ２６、容量素子２８と対応し、トランジスタ２７を省略した２Ｔ型のＮＯＳＲＡＭに相当する。トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量素子６５５の電極の一方は電気的に接続されている。
　図２０Ａ、図２０Ｂに示すように、メモリ回路８６０では、絶縁体６１４上にトランジスタ６００およびトランジスタ７００が配置され、また、トランジスタ６００およびトランジスタ７００の一部の上に絶縁体６８０が配置され、トランジスタ６００、トランジスタ７００および絶縁体６８０の上に絶縁体６８２が配置され、絶縁体６８２の上に絶縁体６８５が配置され、絶縁体６８５の上に容量素子６５５が配置され、容量素子６５５の上に絶縁体６８８が配置される。絶縁体６１４、絶縁体６８０、絶縁体６８２、絶縁体６８５、および絶縁体６８８は、層間膜として機能する。
　ここで、トランジスタ６００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体６０５（導電体６０５ａ、および導電体６０５ｂ）と、絶縁体６１６上、および導電体６０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６４３ａおよび酸化物６４３ｂと、酸化物６４３ａ上の導電体６４２ａと、酸化物６４３ｂ上の導電体６４２ｂと、絶縁体６２４の一部、酸化物６３０ａの側面、酸化物６３０ｂの側面、酸化物６４３ａの側面、導電体６４２ａの側面、導電体６４２ａの上面、酸化物６４３ｂの側面、導電体６４２ｂの側面、および導電体６４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物６３０ｂ上の酸化物６３０ｃと、酸化物６３０ｃ上の絶縁体６５０と、絶縁体６５０上に位置し、酸化物６３０ｃと重なる導電体６６０（導電体６６０ａ、および導電体６６０ｂ）と、を有する。また、酸化物６３０ｃは、酸化物６４３ａの側面、酸化物６４３ｂの側面、導電体６４２ａの側面および導電体６４２ｂの側面とそれぞれ接する。ここで、図２０Ｂに示すように、導電体６６０の上面は、絶縁体６５０の上面、酸化物６３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体６６０、絶縁体６５０、酸化物６３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
　なお、以下において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃをまとめて酸化物６３０と呼ぶ場合がある。また、酸化物６４３ａと酸化物６４３ｂをまとめて酸化物６４３と呼ぶ場合がある。また、導電体６４２ａと導電体６４２ｂをまとめて導電体６４２と呼ぶ場合がある。
　トランジスタ６００において、導電体６６０は、ゲートとして機能し、導電体６４２ａおよび導電体６４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体６０５は、バックゲートとして機能する。トランジスタ６００は、ゲートとして機能する導電体６６０が、絶縁体６８０などによって形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る半導体装置では、位置合わせをせずに、導電体６６０を導電体６４２ａと導電体６４２ｂの間の領域に確実に配置することができる。
　また、トランジスタ７００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体７０５（導電体７０５ａ、および導電体７０５ｂ）と、絶縁体６１６上、および導電体７０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物７３０ａと、酸化物７３０ａ上の酸化物７３０ｂと、酸化物７３０ｂ上の酸化物７４３ａおよび酸化物７４３ｂと、酸化物７４３ａ上の導電体７４２ａと、酸化物７４３ｂ上の導電体７４２ｂと、絶縁体６２４の一部、酸化物７３０ａの側面、酸化物７３０ｂの側面、酸化物７４３ａの側面、導電体７４２ａの側面、導電体７４２ａの上面、酸化物７４３ｂの側面、導電体７４２ｂの側面、および導電体７４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物７３０ｂ上の酸化物７３０ｃと、酸化物７３０ｃ上の絶縁体７５０と、絶縁体７５０上に位置し、酸化物７３０ｃと重なる導電体７６０（導電体７６０ａ、および導電体７６０ｂ）と、を有する。また、酸化物７３０ｃは、酸化物７４３ａの側面、酸化物７４３ｂの側面、導電体７４２ａの側面および導電体７４２ｂの側面とそれぞれ接する。ここで、図２０Ｂに示すように、導電体７６０の上面は、絶縁体７５０の上面、酸化物７３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体７６０、絶縁体７５０、酸化物７３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
　また、以下において、酸化物７３０ａ、酸化物７３０ｂ、および酸化物７３０ｃをまとめて酸化物７３０と呼ぶ場合がある。また、酸化物７４３ａと酸化物７４３ｂをまとめて酸化物７４３と呼ぶ場合がある。また、導電体７４２ａと導電体７４２ｂをまとめて導電体７４２と呼ぶ場合がある。
　トランジスタ７００において、導電体７６０は、ゲートとして機能し、導電体７４２ａおよび導電体７４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体７０５は、バックゲートとして機能する。トランジスタ７００は、ゲートとして機能する導電体７６０が、絶縁体６８０などによって形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る半導体装置では、位置合わせをせずに、導電体７６０を導電体７４２ａと導電体７４２ｂの間の領域に確実に配置することができる。
　ここで、トランジスタ７００は、トランジスタ６００と同じ層に形成され、同様の構成を有する。よって、トランジスタ７００のチャネル長方向の断面は図示されていないが、図２０Ｂに示すトランジスタ６００のチャネル長方向の断面と同様の構造を有する。つまり、断面図において図示されていない、酸化物７４３と導電体７４２も、図２０Ｂに示す、酸化物６４３と導電体６４２と同様の構造を有する。なお、トランジスタ６００のチャネル幅方向の断面は図示されていないが、図２０Ｂに示すトランジスタ７００のチャネル幅方向の断面と同様の構造を有する。
　よって、酸化物７３０は、酸化物６３０と同様の構成を有し、酸化物６３０の記載を参酌することができる。導電体７０５は、導電体６０５と同様の構成を有し、導電体６０５の記載を参酌することができる。酸化物７４３は、酸化物６４３と同様の構成を有し、酸化物６４３の記載を参酌することができる。導電体７４２は、導電体６４２と同様の構成を有し、導電体６４２の記載を参酌することができる。絶縁体７５０は、絶縁体６５０と同様の構成を有し、絶縁体６５０の記載を参酌することができる。導電体７６０は、導電体６６０と同様の構成を有し、導電体６６０の記載を参酌することができる。以下において、特段の記載がない限り、上記のようにトランジスタ７００の構成は、トランジスタ６００の構成の記載を参酌することができる。
　ここで、トランジスタ６００およびトランジスタ７００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物６３０および酸化物７３０に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ６００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。
　酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物半導体として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ６００およびトランジスタ７００は、オフ電流が極めて小さいため、消費電力の少ない半導体装置を提供できる。また、トランジスタ６００およびトランジスタ７００は、高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。よって、高温環境下においても動作が安定し、信頼性の良好な半導体装置を実現できる。
　トランジスタ６００のオフ電流が極めて小さいので、容量素子６５５の容量値を小さく設定することができる。これにより、メモリ回路８６０の占有面積を小さくし、半導体装置の集積化を図ることができる。
　図２０Ａに示すように、導電体７４２ａ、導電体６６０、導電体６０５、および導電体７０５は、Ｙ方向に延在していることが好ましい。導電体６６０は、先の実施の形態に示す書込用ワード線ＷＷＬとして機能する。
　容量素子６５５は、絶縁体６８５上の導電体６４６ａと、導電体６４６ａを覆う絶縁体６８６と、導電体６５６の少なくとも一部と重畳して絶縁体６８６上に配置される導電体６５６と、を有する。ここで、導電体６４６ａは、容量素子６５５の一方の電極として機能し、導電体６４６ｂは、容量素子６５５の他方の電極として機能する。また、絶縁体６８６は容量素子６５５の誘電体として機能する。
　また、絶縁体６２２、絶縁体６２４、絶縁体６７２、絶縁体６７３、絶縁体６８０、絶縁体６８２、および絶縁体６８５に開口が形成されており、プラグとして機能する導電体６４０（導電体６４０ａ、導電体６４０ｂ、導電体６４０ｃ、および導電体６４０ｄ）が当該開口に埋め込まれるように設けられる。また、導電体６４０は、絶縁体６８５の上面に露出して設けられる。
　導電体６４０ａは、下面が導電体６４２ａに接し、上面が導電体６４６ａに接する。導電体６４０ｃは、下面が導電体７６０に接し、上面が導電体６４６ａに接する。このようにして、トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量素子６５５の電極の一方は電気的に接続される。
　導電体６４０ｂは、導電体６４２ｂの側面に接して設けられる。導電体６４０ｂの下方に導電体６１５および導電体６０７が設けられ、導電体６４０ｂの上方に導電体６４６ｂおよび導電体６５７が設けられる。導電体６０７は絶縁体６１４に形成された開口に設けられる。ここで、導電体６１５は導電体６０５と同じ層に形成され、同様の構成を有する。また、導電体６４６ｂは導電体６４６ａと同じ層に形成され、同様の構成を有する。また、導電体６５７は絶縁体６８６および絶縁体６８８に形成された開口に設けられる。
　導電体６４０ｂは、導電体６０７および導電体６１５によって、下層のメモリ回路８６０の導電体６４０ｂと電気的に接続される。また、導電体６４０ｂは、導電体６４６ｂおよび導電体６５７によって、上層のメモリ回路８６０の導電体６４０ｂと電気的に接続される。このように、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７はＺ方向に延在しており、先の実施の形態に示す書込用ビット線ＷＢＬとして機能する。
　また、断面図に図示していないが、導電体６４０ｄは、導電体７４２ｂの側面に接して設けられる。また、導電体６４０ｄの下方に導電体７１５が設けられている。導電体６０７、導電体６４６ｂ、および導電体６５７と同様の構造の導電体が設けられており、導電体６４０ｄは、上層および下層の導電体６４０ｄと電気的に接続される。このように、導電体７１５および導電体６４０ｄ等はＺ方向に延在しており、先の実施の形態に示す読出用ビット線ＲＢＬとして機能する。
　図２０Ｂに示すように、トランジスタ６００とトランジスタ７００を同じ層に形成することで、トランジスタ６００とトランジスタ７００と同じ工程で形成することができる。よって、半導体装置製造の工程を短縮し、生産性を向上させることができる。
　なお、メモリ回路８６０において、トランジスタ６００のチャネル長方向とトランジスタ７００のチャネル長方向が平行になるように、トランジスタ６００、トランジスタ７００および容量素子６５５を設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。図２０等に示すメモリ回路８６０は、半導体装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタまたは容量素子などを、適宜配置すればよい。
［メモリ回路の詳細な構成］
　以下では、本発明の一態様に係るメモリ回路８６０の詳細な構成について説明する。以下において、トランジスタ７００の構成要素は、トランジスタ６００の構成要素の記載を参酌できるものとする。
　図２０Ｂに示すように、酸化物６３０は、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上に配置され、少なくとも一部が酸化物６３０ｂの上面に接する酸化物６３０ｃと、を有することが好ましい。ここで、酸化物６３０ｃの側面は、酸化物６４３ａ、酸化物６４３ｂ、導電体６４２ａ、導電体６４２ｂ、絶縁体６７２、絶縁体６７３、および絶縁体６８０に接して設けられていることが好ましい。
　つまり、酸化物６３０は、酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６３０ｃと、を有する。酸化物６３０ｂ下に酸化物６３０ａを有することで、酸化物６３０ａよりも下方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。また、酸化物６３０ｂ上に酸化物６３０ｃを有することで、酸化物６３０ｃよりも上方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ６００では、チャネル形成領域と、その近傍において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物６３０ｂの単層、酸化物６３０ｂと酸化物６３０ａの２層構造、酸化物６３０ｂと酸化物６３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物６３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
　また、酸化物６３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物６３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物６３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物６３０ｃは、酸化物６３０ａまたは酸化物６３０ｂに用いることができる金属酸化物を、用いることができる。なお、酸化物６３０ｃに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きくなってもよい。
　具体的には、酸化物６３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
　また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ−Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ酸化物を用いても良い。
　また、酸化物６３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｃに、酸化物６３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物６３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
　また、酸化物６３０ｂ、６３０ｃとして、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　また、トランジスタに求められる動作周波数などに応じて、金属酸化物に含まれる元素の組成を変えてもよい。例えば、メモリ回路に含まれるトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成とし、その他のトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成としてもよい。なおその他のトランジスタでは、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはこれらの近傍の組成、またはＩｎ：Ｚｎ＝２：１［原子数比］もしくはこれらの近傍の組成としてもよい。
　また、酸化物６３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物６３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物６３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ６００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物６３０ｃは、絶縁体６８０を含む層間膜に設けた開口内に設けられることが好ましい。従って、絶縁体６５０、および導電体６６０は、酸化物６３０ｃを介して、酸化物６３０ｂ、および酸化物６３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物６３０ｃと絶縁体６５０とを連続成膜により、形成することが可能となるため、酸化物６３０と絶縁体６５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ６００は高いオン電流、および高い周波数特性を得ることができる。
　酸化物６３０（例えば、酸化物６３０ｂ）には、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を形成する場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　以上より、酸化物半導体を酸化物６３０に用いる場合、酸化物６３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　例えば、酸化物６３０ｂの二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。水素などの不純物が十分に低減された酸化物６３０をトランジスタ６００のチャネル形成領域に用いることで、ノーマリーオフ特性にすることができ、安定した電気特性を有するとともに、信頼性を向上させることができる。
　また、酸化物６３０に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　そこで、絶縁体６１４、絶縁体６２２、絶縁体６７２、絶縁体６７３、および絶縁体６８２として、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、水素などの不純物が酸化物６３０に拡散するのを低減することが好ましい。なお、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。また、本明細書等において、バリア性を有する絶縁膜をバリア絶縁膜と呼ぶ場合がある。
　例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
　また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
　例えば、絶縁体６１４として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、水または水素などの不純物が、基板側からトランジスタ６００側に拡散するのを抑制することができる。または、絶縁体６２４などに含まれる酸素が、基板側に拡散するのを抑制することができる。
　導電体６０５は、酸化物６３０、および導電体６６０と、重なるように配置する。また、導電体６０５は、絶縁体６１６に埋め込まれて設けることが好ましい。
　導電体６０５がゲート電極として機能する場合、導電体６０５に印加する電位を、導電体６６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ６００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体６０５に負の電位を印加することにより、トランジスタ６００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体６０５に負の電位を印加したほうが、印加しない場合よりも、導電体６６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体６０５は、図２０Ａに示すように、酸化物６３０の導電体６４２ａおよび導電体６４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２０Ｂに示すように、導電体６０５は、酸化物６３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物６３０のチャネル幅方向における側面の外側において、導電体６０５と、導電体６６０とは、絶縁体を介して重畳していることが好ましい。または、導電体６０５を大きく設けることによって、導電体６０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体６０５は、少なくとも導電体６４２ａと、導電体６４２ｂとの間に位置する酸化物６３０と重畳すればよい。
　また、絶縁体６２４の底面を基準として、酸化物６３０ａおよび酸化物６３０ｂと、導電体６６０とが、重ならない領域における導電体６６０の底面の高さは、酸化物６３０ｂの底面の高さより低い位置に配置されていることが好ましい。
　図２０Ｂに示すように、ゲートとして機能する導電体６６０は、チャネル形成領域の酸化物６３０ｂの側面および上面を酸化物６３０ｃおよび絶縁体６５０を介して覆う構造とすることにより、導電体６６０から生じる電界を、酸化物６３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ６００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、ゲート（第１のゲート）、およびバックゲート（第２のゲート）の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体６０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体６０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体６０５を２層で図示したが、３層以上の多層構造としてもよい。
　また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、絶縁体６１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法またはＡＬＤ法により成膜してもよい。なお、ＣＶＤ法は、熱ＣＶＤ法、及びＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）のいずれを用いてもよい。また、ＡＬＤ法は、熱ＡＬＤ法、及びＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）のいずれを用いてもよい。ただし、ＰＥＣＶＤやＰＥＡＬＤといった、プラズマを用いる成膜方法の方が、量産性が高くなるため好適である。
　上記絶縁膜の成膜では、成膜ガスとして、シリコン原子を含む分子を有するガスが主に用いられる。上記絶縁膜に含まれる水素を低減するには、当該シリコン原子を含む分子に含まれる水素原子が少ないことが好ましく、当該シリコン原子を含む分子が水素原子を含まないことがより好ましい。もちろん、シリコン原子を含む分子を有するガス以外の成膜ガスも、含有される水素原子が少ないことが好ましく、水素原子を含まないことがより好ましい。
　上記のようなシリコン原子を含む分子をＳｉｘ−Ｒｙで表すと、例えば、官能基Ｒとして、イソシアネート基（−Ｎ＝Ｃ＝Ｏ）、シアネート基（−Ｏ−Ｃ≡Ｎ）、シアノ基（−Ｃ≡Ｎ）、ジアゾ基（＝Ｎ２）、アジド基（−Ｎ３）、ニトロソ基（−ＮＯ）、およびニトロ基（−ＮＯ２）の少なくとも一つを用いることができる。例えば、１≦ｘ≦３、１≦ｙ≦８、とすればよい。このようなシリコン原子を含む分子としては、例えば、テトライソシアネートシラン、テトラシアネートシラン、テトラシアノシラン、ヘキサイソシアネートシラン、オクタイソシアネートシラン等を用いることができる。ここでは、シリコン原子に同じ種類の官能基が結合する分子を例示したが、本実施の形態はこれに限られるものではない。シリコン原子に異なる種類の官能基が結合する構成にしてもよい。
　また、例えば、官能基Ｒとしてハロゲン（Ｃｌ、Ｂｒ、Ｉ、またはＦ）を用いる構成にしてもよい。例えば、１≦ｘ≦２、１≦ｙ≦６、とすればよい。このようなシリコン原子を含む分子としては、例えば、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）等を用いることができる。塩素を官能基とする例を示したが、塩素以外の、臭素、ヨウ素、フッ素等のハロゲンを官能基として用いてもよい。また、シリコン原子に異なる種類のハロゲンが結合する構成にしてもよい。
　絶縁体６２２、および絶縁体６２４は、ゲート絶縁体としての機能を有する。
　ここで、酸化物６３０と接する絶縁体６２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体６２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。
　絶縁体６２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　絶縁体６２２は、水または水素などの不純物が、基板側からトランジスタ６００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体６２２は、絶縁体６２４より水素透過性が低いことが好ましい。絶縁体６２２、および絶縁体６８３によって、絶縁体６２４および酸化物６３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ６００に侵入することを抑制することができる。
　さらに、絶縁体６２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体６２２は、絶縁体６２４より酸素透過性が低いことが好ましい。絶縁体６２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物６３０が有する酸素が、絶縁体６２２より下側へ拡散することを低減できるので、好ましい。また、導電体６０５が、絶縁体６２４や、酸化物６３０が有する酸素と反応することを抑制することができる。
　絶縁体６２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体６２２を形成した場合、絶縁体６２２は、酸化物６３０からの酸素の放出や、トランジスタ６００の周辺部から酸化物６３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体６２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　なお、絶縁体６２２、および絶縁体６２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　また、酸化物６３０ｂと、ソース電極またはドレイン電極として機能する導電体６４２（導電体６４２ａよび導電体６４２ｂ）と、の間に酸化物６４３（酸化物６４３ａおよび酸化物６４３ｂ）を配置してもよい。導電体６４２と、酸化物６３０とが接しない構成となるので、導電体６４２が、酸化物６３０の酸素を吸収することを抑制できる。つまり、導電体６４２の酸化を防止することで、導電体６４２の導電率の低下を抑制することができる。従って、酸化物６４３は、導電体６４２の酸化を抑制する機能を有することが好ましい。
　従って、酸化物６４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体６４２と酸化物６３０ｂとの間に酸素の透過を抑制する機能を有する酸化物６４３を配置することで、導電体６４２と、酸化物６３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ６００の電気特性およびトランジスタ６００の信頼性を向上させることができる。
　酸化物６４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物６４３は、酸化物６３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物６４３として、酸化ガリウムを用いてもよい。また、酸化物６４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物６４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物６４３は、結晶性を有すると好ましい。酸化物６４３が結晶性を有する場合、酸化物６３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物６４３としては、六方晶などの結晶構造であれば、酸化物６３０中の酸素の放出を抑制できる場合がある。
　なお、酸化物６４３は必ずしも設けなくてもよい。その場合、導電体６４２（導電体６４２ａ、および導電体６４２ｂ）と酸化物６３０とが接することで、酸化物６３０中の酸素が導電体６４２へ拡散し、導電体６４２が酸化する場合がある。導電体６４２が酸化することで、導電体６４２の導電率が低下する蓋然性が高い。なお、酸化物６３０中の酸素が導電体６４２へ拡散することを、導電体６４２が酸化物６３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物６３０中の酸素が導電体６４２（導電体６４２ａ、および導電体６４２ｂ）へ拡散することで、導電体６４２ａと酸化物６３０ｂとの間、および、導電体６４２ｂと酸化物６３０ｂとの間に異層が形成される場合がある。当該異層は、導電体６４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体６４２と、当該異層と、酸化物６３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記異層は、導電体６４２と酸化物６３０ｂとの間に形成されることに限られず、例えば、異層が、導電体６４２と酸化物６３０ｃとの間に形成される場合や、導電体６４２と酸化物６３０ｂとの間、および導電体６４２と酸化物６３０ｃとの間に形成される場合がある。
　酸化物６４３上には、ソース電極、およびドレイン電極として機能する導電体６４２（導電体６４２ａ、および導電体６４２ｂ）が設けられる。導電体６４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体６４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体６７２は、導電体６４２上面に接して設けられており、バリア絶縁膜として機能することが好ましい。また、絶縁体６７２上に、バリア絶縁膜として機能する絶縁体６７３を設けることが好ましい。このような構成にすることで、導電体６４２による、絶縁体６８０が有する過剰酸素の吸収を抑制することができる。また、導電体６４２の酸化を抑制することで、トランジスタ６００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ６００に良好な電気特性および信頼性を与えることができる。
　従って、絶縁体６７２および絶縁体６７３は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体６７２は、絶縁体６８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体６７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。絶縁体６７３としては、例えば、窒化シリコンまたは窒化酸化シリコンなどを用いればよい。
　また、水または水素などの不純物が、絶縁体６７２および絶縁体６７３を介して配置されている絶縁体６８０などからトランジスタ６００側に拡散するのを抑制することができる。このように、トランジスタ６００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体６７２、および絶縁体６７３で取り囲む構造とすることが好ましい。
　絶縁体６５０は、ゲート絶縁体として機能する。絶縁体６５０は、酸化物６３０ｃの上面に接して配置することが好ましい。絶縁体６５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体６２４と同様に、絶縁体６５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体６５０として、酸化物６３０ｃの上面に接して設けることにより、酸化物６３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体６２４と同様に、絶縁体６５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体６５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体６５０と導電体６６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体６５０から導電体６６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体６５０から導電体６６０への酸素の拡散が抑制される。つまり、酸化物６３０へ供給する酸素量の減少を抑制することができる。また、絶縁体６５０の酸素による導電体６６０の酸化を抑制することができる。
　また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体６５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体６５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体６６０は、底面および側面が絶縁体６５０に接して配置される。導電体６６０は、図２０Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体６６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体６６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体６５０に含まれる酸素により、導電体６６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
　また、導電体６６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体６６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体６８０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを用いることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体６８０は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
　ここで、絶縁体６８０は、過剰酸素を有することが好ましい。例えば、絶縁体６８０は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。過剰酸素を含む絶縁体６８０を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。絶縁体６８０に過剰酸素を含ませるには、例えば、絶縁体６８２の成膜を、酸素を含む雰囲気でスパッタリング法を用いて行えばよい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体６８２の成膜を行うことで、成膜しながら、絶縁体６８０に酸素を添加することができる。
　絶縁体６８０中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁体６８０の上面は、平坦化されていてもよい。
　絶縁体６８２は、水または水素などの不純物が、上方から絶縁体６８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体６８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体６８２としては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体６８２として、酸素に対してバリア性が高い酸化アルミニウムを用いればよい。
　図２０Ｂに示すように、絶縁体６８２は、酸化物６３０ｃに直接接する構造となっている。当該構造とすることで、絶縁体６８０に含まれる酸素の導電体６６０への拡散を抑制することができる。従って、絶縁体６８０に含まれる酸素は、酸化物６３０ｃを介して、酸化物６３０ａおよび酸化物６３０ｂへ効率よく供給することができるので、酸化物６３０ａ中および酸化物６３０ｂ中の酸素欠損を低減し、トランジスタ６００の電気特性および信頼性を向上させることができる。
　また、絶縁体６８２の上に、層間膜として機能する絶縁体６８５を設けることが好ましい。絶縁体６８５は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　導電体６４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４０は積層構造としてもよい。なお、図２０Ａで導電体６４０は、上面視において円形状にしているが、これに限られるものではない。例えば、導電体６４０が、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
　また、導電体６４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体６８０などから拡散する水または水素などの不純物が、導電体６４０を通じて酸化物６３０に混入するのをさらに低減することができる。また、絶縁体６８０に添加された酸素が導電体６４０に吸収されるのを防ぐことができる。
　また、導電体６４０ａの上面、および導電体６４０ｃの上面に接して導電体６４６ａが配置され、導電体６４０ｂの上面に接して導電体６４６ｂが配置される。導電体６４６ａおよび導電体６４６ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４６ａおよび導電体６４６ｂは、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　絶縁体６８５、導電体６４６ａ、および導電体６４６ｂを覆って、絶縁体６８６が設けられる。絶縁体６８６は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体６８６には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６５５は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６５５の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６８６は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６８６を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成されて４層積層などを用いれば良い。また、絶縁体６８６としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
　絶縁体６８６を介して導電体６４６ａの少なくとも一部と重畳するように導電体６５６が配置される。導電体６５６は、導電体６４６に用いることができる導電体を用いればよい。
　また、絶縁体６８６および導電体６４６ｂの上に、層間膜として機能する絶縁体６８８を設けることが好ましい。絶縁体６８８は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
＜＜メモリ回路の変形例＞＞
　以下では、図２１Ａ、図２１Ｂを用いてメモリ回路の変形例について説明する。図２１Ａは、メモリ回路８６０周辺の上面図である。また、図２１Ｂは、メモリ回路８６０の断面図であり、図２１Ｂは、図２１ＡにＡ１−Ａ２の一点鎖線で示す部位に対応する。図２１Ｂにおいて、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２１Ａの上面図では、図の明瞭化のために一部の要素を省いている。なお、図２１Ａに示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
　図２１Ａ、図２１Ｂに示すメモリ回路８６０は、トランジスタ６００およびトランジスタ７００の代わりに、トランジスタ６９０およびトランジスタ７９０が用いられている点において、図２０Ａ、図２０Ｂに示すメモリ回路８６０と異なる。ここで、トランジスタ７９０は、トランジスタ６９０と同じ層に形成され、同様の構成を有する。以下において、トランジスタ７９０の構成要素は、トランジスタ６９０の構成要素の記載を参酌できるものとする。
　トランジスタ６９０は、酸化物６３０ｃが、絶縁体６８０、絶縁体６７２、絶縁体６７３、導電体６４２（導電体６４２ａ、導電体６４２ｂ）、および酸化物６３０ｂに形成された開口部を沿うようにＵ字状（Ｕ−Ｓｈａｐｅ）に形成される点において、トランジスタ６００と異なる。
　例えば、トランジスタのチャネル長を微細化（代表的には５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上３０ｎｍ以下）した場合に、トランジスタ６００が上記の構造を有することで、実効Ｌ長を長くすることができる。一例としては、導電体６４２ａと、導電体６４２ｂとの間の距離が２０ｎｍである場合、実効Ｌ長を４０ｎｍ以上６０ｎｍ以下と、導電体６４２ａと導電体６４２ｂとの間の距離、すなわち最小加工寸法よりも２倍以上３倍以下程度長くすることができる。したがって、図２１Ａ、図２１Ｂに示すメモリ回路８６０は、微細化に優れたトランジスタ６９０、トランジスタ７９０、および容量素子６５５を有する構造となる。
＜＜金属酸化物＞＞
　酸化物６３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物６３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
　ここで、金属酸化物の構成例として、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅについて説明する。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２６Ａを用いて説明を行う。図２６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図２６Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ、ｎｃ、およびＣＡＣが含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図２６Ａに示す太枠内の構造は、Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、およびＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２６Ｂ、図２６Ｃに示す。また、図２６Ｂが石英ガラス、図２６Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２６Ｃに示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図２６Ｃに示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
　図２６Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図２６Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　なお、明確な結晶粒界（グレインバウンダリ−）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
　また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
　また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。
　従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　つまり、金属酸化物中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥（ＶＯＨ）は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、チャネル形成領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
＜＜その他の半導体材料＞＞
　酸化物６３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物６３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物６３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物６３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜メモリ回路配置の構成例＞
　次に上述のメモリ回路８６０の配置の一例について、図２２および図２３を用いて説明する。図２２および図２３に、上記メモリ回路８６０を２×２×２個配置した、メモリ回路ブロックを示す。図２２は、メモリ回路ブロックの上面図である。また、図２３は、メモリ回路ブロックの断面図であり、図２３は、図２２にＢ１−Ｂ２の一点鎖線で示す部位に対応する。図２３において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２２の上面図では、図の明瞭化のために一部の要素を省いている。なお、図２２に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
　図２２および図２３に示すメモリ回路ブロックにおいて、メモリ回路８６０＿１のＸ方向に隣接してメモリ回路８６０＿２が配置される。また、メモリ回路８６０＿１、およびメモリ回路８６０＿２のＹ方向に隣接してメモリ回路８６０＿３、およびメモリ回路８６０＿４が配置される。また、メモリ回路８６０＿１、およびメモリ回路８６０＿２のＺ方向に隣接してメモリ回路８６０＿５、およびメモリ回路８６０＿６が配置される。
　図２２および図２３に示すように、メモリ回路８６０＿１とメモリ回路８６０＿２は、それぞれの構成要素を線対称に配置することができる。このとき、導電体６４０ｂの側面が、メモリ回路８６０＿１の導電体６４２ｂおよび、メモリ回路８６０＿２の導電体６４２ｂと、接することが好ましい。つまり、ビット線ＷＢＬとして機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７が、メモリ回路８６０＿１のトランジスタ６００のソースおよびドレインの一方と、メモリ回路８６０＿２のトランジスタ６００のソースおよびドレインの一方と、電気的に接続されることが好ましい。このように、メモリ回路８６０＿１とメモリ回路８６０＿２に接続する配線を共通化することで、メモリ回路の占有面積をさらに縮小することができる。
　また、図２３に示すように、書込用ビット線ＷＢＬとして機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７は、上層に配置される、メモリ回路８６０＿５およびメモリ回路８６０＿６のトランジスタ６００とも電気的に接続される。なお、図２３に示すように、メモリ回路８６０＿１およびメモリ回路８６０＿２の導電体６５７は、メモリ回路８６０＿５およびメモリ回路８６０＿６の導電体６０７に相当する。このようにして、Ｚ方向にビット線ＷＢＬを延在させることができる。また、断面図で図示してはいないが、読出用ビット線ＲＢＬとして機能する、導電体６４０ｄなども同様にＺ方向に延在させることができる。
　また、図２２に示すように、メモリ回路８６０＿１の導電体６６０は、メモリ回路８６０＿３に延在して設けられている。このようにしてワード線ＷＷＬをＹ方向に延在させることができる。また、図２２に示すように、メモリ回路８６０＿１の導電体７４２ａは、メモリ回路８６０＿３に延在して設けられている。このようにして選択線ＳＬをＹ方向に延在させることができる。なお、選択線ＳＬは、Ｘ方向に隣接するメモリ回路８６０と共通化してもよい。また、図２２に示すように、メモリ回路８６０＿１の導電体６０５は、メモリ回路８６０＿３に延在して設けられている。このようにして配線ＢＧＬ１をＹ方向に延在させることができる。また、図２２に示すように、メモリ回路８６０＿１の導電体７０５は、メモリ回路８６０＿３に延在して設けられている。このようにして配線ＢＧＬ１をＹ方向に延在させることができる。
　なお、図２２では、導電体６６０に重ねて酸化物６３０ｃを延在させる構成にしているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、酸化物６３０ｃをメモリ回路８６０ごとにパターン形成して、酸化物６３０ｃをトランジスタ６００ごとに離隔して設ける構成にしてもよい。また、例えば、酸化物６３０ｃを２層の積層構造にする場合、酸化物６３０ｃの上層および下層のいずれか一方を、トランジスタ６００ごとに離隔して設ける構成にしてもよい。
＜半導体装置の構成例＞
　次に、上述のメモリ回路８６０を積層させた半導体装置の一例について、図２４を用いて説明する。図２４は、シリコン層８７１の上に、メモリ回路８６０を含むメモリ回路層８７０が複数積層された、半導体装置の断面図である。図２４に示す半導体装置は、図１等に示すアクセラレータ２０に対応しており、シリコン層８７１は演算処理部２１に対応し、メモリ回路層８７０はメモリ部２２に対応する。
　まず、シリコン層８７１について説明する。シリコン層８７１には複数のトランジスタ８００が設けられており、図１等に示す演算回路２３などを構成している。
　トランジスタ８００は、基板８１１上に設けられ、ゲートとして機能する導電体８１６、ゲート絶縁体として機能する絶縁体８１５、基板８１１の一部からなる半導体領域８１３、およびソース領域またはドレイン領域として機能する低抵抗領域８１４ａ、および低抵抗領域８１４ｂを有する。トランジスタ８００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図２４に示すトランジスタ８００はチャネルが形成される半導体領域８１３（基板８１１の一部）が凸形状を有する。また、半導体領域８１３の側面および上面を、絶縁体８１５を介して、導電体８１６が覆うように設けられている。なお、導電体８１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ８００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２４に示すトランジスタ８００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ８００上には、層間膜として、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６が順に積層して設けられている。また、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６には、プラグまたは配線として機能する導電体８２８、および導電体８３０等が埋め込まれている。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体８２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体８２６、および導電体８３０上に、配線層を設けてもよい。例えば、図２４において、絶縁体８５０、絶縁体８５２、および絶縁体８５４が順に積層して設けられている。また、絶縁体８５０、絶縁体８５２、および絶縁体８５４には、導電体８５６が形成されている。導電体８５６は、プラグ、または配線として機能する。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体８２０、絶縁体８２２、絶縁体８２６、絶縁体８５２、および絶縁体８５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体８２４および絶縁体８５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体８２８、導電体８３０、および導電体８５６等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　シリコン層８７１の上に、絶縁体６１１および絶縁体６１２が配置され、絶縁体６１１および絶縁体６１２の上に、メモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎが積層される。なお、上記ｎの値については、特に限定は無いが２以上２００以下、好ましくは２以上１００以下、さらに好ましくは、２以上１０以下である。例えば、１≦ｎ≦１０、好ましくは１≦ｎ≦５０、より好ましくは１≦ｎ≦１００とすればよい。）
　各メモリ回路層８７０においては、図２２と同様に、メモリ回路８６０および各種配線がマトリクス状に配置されている。また、積層方向に隣接する各メモリ回路層８７０は、図２３で示したように、書込用ビット線ＷＢＬなどの配線で電気的に接続されている。
　また、図２４に示すように、最下層のメモリ回路層８７０＿１において、絶縁体６１１および絶縁体６１２に埋め込まれるように、導電体６０７が配置されている。導電体６０７は、導電体８５６と同じ層に設けられた導電体８５７と接している。
　また、メモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎは、絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４によって、封止された構造であることが好ましい。ここで、シリコン層８７１の上に絶縁体６１１が配置され、絶縁体６１１の上に絶縁体６１２が配置される。絶縁体６１２の上にメモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎが配置されており、絶縁体６１２も、上面視において、メモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎと同じパターンに形成されている。絶縁体６１１の上面、絶縁体６１２の側面、およびメモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎの側面に接して絶縁体６８７が配置される。つまり、絶縁体６８７は、メモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎに対してサイドウォール状に形成される。絶縁体６１１、絶縁体６８７、およびメモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎを覆って絶縁体６８３が配置される。さらに、絶縁体６８３を覆って絶縁体６８４が配置される。
　絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、絶縁体６８２などと同様に、バリア性材料を用いることが好ましい。
　ここで、各メモリ回路層８７０は、絶縁体６８７および絶縁体６８３によって封止されている。絶縁体６８７および絶縁体６８３には、同じ材料を用いることが好ましい。また、絶縁体６８７および絶縁体６８３の成膜方法は、同じ条件を用いて成膜することが好ましい。膜質が等しい絶縁体６８７および絶縁体６８３が接することで、密閉性が高い封止構造とすることができる。
　また、絶縁体６８７および絶縁体６８３には、水素を捕獲、および固着する機能を有する材料を用いることが好ましい。具体的には、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物などの金属酸化物を用いることができる。
　また、メモリ回路層８７０を封止する構造である絶縁体６８７および絶縁体６８３は、絶縁体６８４によってさらに覆われている。
　絶縁体６１１、絶縁体６１２と絶縁体６８３には、水素、および酸素に対する拡散を抑制する機能を有する材料を用いることが好ましい。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
　また、トランジスタ６００の上方を被覆する絶縁体６８３の上方に、被覆性が高い絶縁体６８４を設けることが好ましい。なお、絶縁体６８４は、絶縁体６１２および絶縁体６８３と同じ材料を用いることが好ましい。
　例えば、絶縁体６１２、絶縁体６８３は、スパッタリング法を用いて成膜することで、膜中の水素濃度が比較的低い膜により封止構造を設けることができる。
　一方、スパッタリング法を用いて成膜した膜は、比較的被覆性が低い。そこで、絶縁体６１１、および絶縁体６８４を、被覆性が高いＣＶＤ法などを用いて成膜することで、より密閉性を高めることができる。
　従って、絶縁体６１２および絶縁体６８３は、絶縁体６１１と絶縁体６８４よりも水素濃度が低いことが好ましい。
　以上のようにして、メモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎを、バリア絶縁膜を用いて封止することで、各メモリ回路８６０に含まれる酸化物半導体に拡散する水素を低減することができるので、信頼性の高い記憶装置を提供することができる。
　なお、好ましくは、絶縁体６１１、絶縁体６１２、絶縁体６８２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、酸素に対するバリア性を有する材料を用いてもよい。上記封止構造が、酸素に対するバリア性を有することで、絶縁体６８０が有する過剰酸素の外方拡散を抑制し、効率的にトランジスタ６００へと供給することができる。
　また、メモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎ、および絶縁体６８４などを埋め込むように絶縁体６７４が設けられることが好ましい。絶縁体６７４は、絶縁体６８０に用いることができる絶縁体を用いればよい。図２４に示すように、絶縁体６７４と絶縁体６８４は、上面の高さが概略一致することが好ましい。
　また、図２４に示すように、絶縁体６７４、絶縁体６８４、絶縁体６８３、および絶縁体６１１に開口を設け、当該開口に導電体８７６を配置してもよい。導電体８７６は、下面が導電体８５６に接する。導電体８７６の上面に接して配線として機能する導電体８７８を設ければよい。また、メモリ回路層８７０＿ｎ、絶縁体６７４、および導電体８７８を覆って、層間膜として機能する絶縁体６８９を設けることが好ましい。このような構造にすることで、メモリ回路層８７０を介さず、上層の配線（導電体８７８）とシリコン層８７１の回路を電気的に接続することができる。
　なお、図２４では、メモリ回路層８７０＿１乃至メモリ回路層８７０＿ｎを絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で一括して封止する構成を示したが、本実施の形態に係る半導体装置はこれに限られるものではない。たとえば、図２５に示すように、各メモリ回路層８７０が絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で封止される構成にしてもよい。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置１００の構成を含む集積回路の構成について図２７および図２８を参照しながら説明する。
　図２７は、半導体装置１００の構成を含む集積回路の構成例を説明するためのブロック図の一例である。
　図２７に図示する集積回路３９０は、ＣＰＵ１０、アクセラレータ２０、オンチップメモリ１３１、ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）１４１、電源回路１６０、パワーマネジメントユニット（ＰＭＵ）１４２、セキュリティー回路１４７、メモリコントローラ１４３、ＤＤＲ　ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）コントローラ１４４、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）インターフェース回路１４５、ディスプレイインターフェース回路１４６、ブリッジ回路１５０、割り込み制御回路１５１、インターフェース回路１５２、バッテリー制御回路１５３、およびＡＤＣ（Ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ　ｃｏｎｖｅｒｔｅｒ）／ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ　ｃｏｎｖｅｒｔｅｒ）インターフェース回路１５４を有する。
　ＣＰＵ１０は、一例として、ＣＰＵコア１１１、命令キャッシュ１１２、データキャッシュ１１３、およびバスインターフェース回路１１４を有する。アクセラレータ２０は、メモリ回路１２１、演算回路１２２、および制御回路１２３を有する。
　ＣＰＵコア１１１は、複数のＣＰＵコアを有する。命令キャッシュ１１２は、ＣＰＵコア１１１で実行する命令を一時的に記憶する回路構成とすればよい。データキャッシュ１１３は、ＣＰＵコア１１１で処理するデータまたは処理によって得られたデータを一時的に記憶する回路構成とすればよい。バスインターフェース回路１１４は、ＣＰＵ１０と、半導体装置内の他の回路とを接続するためのバスとデータやアドレス等の信号を送受信することができる回路構成であればよい。
　メモリ回路１２１は、実施の形態１で説明したメモリ回路２４を備えた構成に相当する。メモリ回路１２１は、アクセラレータ２０で処理するデータを記憶する回路構成とすればよい。演算回路１２２は、実施の形態１で説明した演算回路２３を備えた構成に相当する。演算回路１２２は、メモリ回路１２１に保持したデータの演算処理を行う回路構成とすればよい。制御回路１２３は、図１４Ｂで図示したように、アクセラレータ２０内の各回路を制御するための回路構成とすればよい。
　高速バス１４０Ａは、ＣＰＵ１０、アクセラレータ２０、オンチップメモリ１３１、ＤＭＡＣ１４１、パワーマネジメントユニット１４２、セキュリティー回路１４７、メモリコントローラ１４３、ＤＤＲ　ＳＤＲＡＭコントローラ１４４、ＵＳＢインターフェース回路１４５、およびディスプレイインターフェース回路１４６の間の各種信号を高速で送受信するためのバスである。一例としては、ＡＭＢＡ（Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏｃｏｎｔｏｒｏｌｌｅｒ　Ｂｕｓ　Ａｒｔｃｉｔｅｃｔｕｒｅ）−ＡＨＢ（Ａｄｖａｎｃｅｄ　Ｈｉｇｈ−ｐｅｒｆｅｒｍａｎｃｅ　Ｂｕｓ）をバスとして用いることができる。
　オンチップメモリ１３１は、集積回路３９０が有する回路、例えばＣＰＵ１０またはアクセラレータ２０に入出力するデータまたはプログラムを記憶するための回路構成を有する。
　ＤＭＡＣ１４１は、ダイレクトメモリアクセスコントローラである。ＤＭＡＣ１４１を有することで、ＣＰＵ１０以外の周辺機器は、ＣＰＵ１０を介さずにオンチップメモリ１３１にアクセスすることができる。
　パワーマネジメントユニット１４２は、集積回路３９０が有するＣＰＵコア等の回路のパワーゲーティングを制御するための回路構成を有する。
　セキュリティー回路１４７は、集積回路３９０と外部の回路との間で暗号化して信号を送受信するなど、信号の秘匿性を高めるための回路構成を有する。
　メモリコントローラ１４３は、集積回路３９０の外部にあるプログラムメモリからＣＰＵ１０またはアクセラレータ２０で実行するためのプログラムを書き込みまたは読み出しを行うための回路構成を有する。
　ＤＤＲ　ＳＤＲＡＭコントローラ１４４は、集積回路３９０の外部にあるＤＲＡＭ等のメインメモリとの間でデータを書き込みまたは読み出しを行うための回路構成を有する。
　ＵＳＢインターフェース回路１４５は、集積回路３９０の外部にある回路とＵＳＢ端子を介してデータの送受信を行うための回路構成を有する。
　ディスプレイインターフェース回路１４６は、集積回路３９０の外部にあるディスプレイデバイスとデータの送受信を行うための回路構成を有する。
　電源回路１６０は、集積回路３９０内で用いる電圧を生成するための回路である。例えば、ＯＳトランジスタのバックゲートに与える、電気的特性を安定化するための負電圧を生成する回路である。
　低速バス１４０Ｂは、割り込み制御回路１５１、インターフェース回路１５２、バッテリー制御回路１５３、およびＡＤＣ／ＤＡＣインターフェース回路１５４の間の各種信号を低速で送受信するためのバスである。一例としては、ＡＭＢＡ−ＡＰＢ（Ａｄｖａｎｃｅｄ　Ｐｅｒｉｐｈｅｒａｌ　Ｂｕｓ）をバスとして用いることができる。高速バス１４０Ａと低速バス１４０Ｂとの間の各種信号の送受信は、ブリッジ回路１５０を介して行う。
　割り込み制御回路１５１は、周辺機器から受け取る要求に対して、割り込み処理を行うための回路構成を有する。
　インターフェース回路１５２は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）や、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＳＰＩ（Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ）などのインターフェースを機能させるための回路構成を有する。
　バッテリー制御回路１５３は、集積回路３９０の外部にあるバッテリーの充放電に関するデータを送受信するための回路構成を有する。
　ＡＤＣ／ＤＡＣインターフェース回路１５４は、集積回路３９０の外部にあるＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）デバイス等のアナログ信号を出力するデバイスとの間でデータを送受信するための回路構成を有する。
　図２８Ａ、図２８Ｂは、ＳｏＣ化した際の回路ブロックの配置の一例を示す図である。図２８Ａに図示する集積回路３９０のように図２７のブロック図で図示した各構成は、チップ上で領域を区切って配置することができる。
　なお図２７で説明したオンチップメモリ１３１は、ＯＳトランジスタで構成される記憶回路、例えばＮＯＳＲＡＭ等で構成することができる。つまりオンチップメモリ１３１とメモリ回路１２１とは、同じ回路構成を有する。そのため、ＳｏＣ化した際、図２８Ｂに図示する集積回路３９０Ｅのようにオンチップメモリ１３１とメモリ回路１２１とを一体化して同じ領域内に配置することも可能である。
　以上説明した本発明の一態様により、新規な半導体装置および電子機器を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置および電子機器を提供することができる。又は、本発明の一態様により、発熱の抑制が可能な半導体装置および電子機器を提供することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した集積回路３９０を適用することが可能な電子機器、移動体、演算システムについて、図２９Ａ乃至図３２を参照しながら説明する。
　図２９Ａは、移動体の一例として自動車の外観図を図示している。図２９Ｂは、自動車内でのデータのやり取りを簡略化した図である。自動車５９０は、複数のカメラ５９１等を有する。また、自動車５９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。
　自動車５９０において、カメラ５９１等に上記集積回路３９０を用いることができる。自動車５９０は、カメラ５９１が複数の撮像方向５９２で得られた複数の画像を上記実施の形態で説明した集積回路３９０で処理し、バス５９３等を介してホストコントローラ５９４等により複数の画像をまとめて解析することで、ガードレールや歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。
　集積回路３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
　図３０Ａは、携帯型電子機器の一例を示す外観図である。図３０Ｂは、携帯型電子機器内でのデータのやり取りを簡略化した図である。携帯型電子機器５９５は、プリント配線基板５９６、スピーカー５９７、カメラ５９８、マイクロフォン５９９等を有する。
　携帯型電子機器５９５において、プリント配線基板５９６に上記集積回路３９０を設けることができる。携帯型電子機器５９５は、スピーカー５９７、カメラ５９８、マイクロフォン５９９等で得られる複数のデータを上記実施の形態で説明した集積回路３９０を用いて処理・解析することで、ユーザの利便性を向上させることができる。また、音声案内、画像検索などを行うシステムに用いることができる。
　集積回路３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
　図３１Ａに示す携帯型ゲーム機１１００は、筐体１１０１、筐体１１０２、筐体１１０３、表示部１１０４、接続部１１０５、操作キー１１０７等を有する。筐体１１０１、筐体１１０２および筐体１１０３は、取り外すことが可能である。筐体１１０１に設けられている接続部１１０５を筐体１１０８に取り付けることで、表示部１１０４に出力される映像を、別の映像機器に出力することができる。他方、筐体１１０２および筐体１１０３を筐体１１０９に取り付けることで、筐体１１０２および筐体１１０３を一体化し、操作部として機能させる。筐体１１０２および筐体１１０３の基板に設けられているチップなどに先の実施の形態に示す集積回路３９０を組み込むことができる。
　図３１ＢはＵＳＢ接続タイプのスティック型の電子機器１１２０である。電子機器１１２０は、筐体１１２１、キャップ１１２２、ＵＳＢコネクタ１１２３および基板１１２４を有する。基板１１２４は、筐体１１２１に収納されている。例えば、基板１１２４には、メモリチップ１１２５、コントローラチップ１１２６が取り付けられている。基板１１２４のコントローラチップ１１２６などに先の実施の形態に示す集積回路３９０を組み込むことができる。
　図３１Ｃは人型のロボット１１３０である。ロボット１１３０は、センサ２１０１乃至２１０６、および制御回路２１１０を有する。例えば、制御回路２１１０には、先の実施の形態に示す集積回路３９０を組み込むことができる。
　上記実施の形態で説明した集積回路３９０は、電子機器に内蔵する代わりに、電子機器と通信を行うサーバーに用いることもできる。この場合、電子機器とサーバーによって演算システムが構成される。図３２に、システム３０００の構成例を示す。
　システム３０００は、電子機器３００１と、サーバー３００２によって構成される。電子機器３００１とサーバー３００２間の通信は、インターネット回線３００３を介して行うことができる。
　サーバー３００２には、複数のラック３００４を有する。複数のラックには、複数の基板３００５が設けられ、当該基板３００５上に上記実施の形態で説明した集積回路３９０を搭載することができる。これにより、サーバー３００２にニューラルネットワークが構成される。そして、サーバー３００２は、電子機器３００１からインターネット回線３００３を介して入力されたデータを用いて、ニューラルネットワークの演算を行うことができる。サーバー３００２による演算の結果は必要に応じて、インターネット回線３００３を介して電子機器３００１に送信することができる。これにより、電子機器３００１における演算の負担を低減することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
　以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　ＢＧＬ１：配線、Ｃ１１：容量素子、ＣＫ１：ノード、Ｄ１：ノード、ＧＣＬＫ１：クロック信号、Ｉ１：入力層、Ｍ１：中間層、Ｍ３：中間層、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｏ１：出力層、ＰＳＥ０：信号、ＰＳＥ１：信号、ＰＳＥ２：信号、Ｑ＿Ｎ：出力信号、Ｑ＿１：出力信号、Ｑ１：ノード、ＲＢＬ＿Ｎ：読出用ビット線、ＲＢＬ＿１：読出用ビット線、ＲＷＬ＿Ｍ：読出用ワード線、ＲＷＬ＿１：読出用ワード線、ＳＬＥＥＰ１：信号、ＳＮ１１：ノード、ＳＷ＿Ｎ：スイッチ、ＳＷ＿１：スイッチ、ＳＷ１：トランジスタ、ｔ１：時刻、ｔ２：時刻、ｔ３：時刻、ｔ４：時刻、ｔ５：時刻、ｔ６：時刻、ｔ７：時刻、ＷＢＬ＿１：書込用ビット線、ＷＷＬ＿Ｍ：書込用ワード線、ＷＷＬ＿１：書込用ワード線、１０：ＣＰＵ、２０：アクセラレータ、２１：演算処理部、２２：メモリ部、２２＿Ｎ：メモリ回路層、２２＿１：メモリ回路層、２２＿２：メモリ回路層、２３：演算回路、２３＿Ｎ：演算回路、２３＿１：演算回路、２４：メモリ回路、２４＿Ｎ：メモリ回路、２４＿Ｐ：メモリ回路、２４Ａ：メモリ回路、２４Ｂ：メモリ回路、２４Ｃ：メモリ回路、２４Ｄ：メモリ回路、２４Ｅ：メモリ回路、２５：トランジスタ、２５＿Ｎ：トランジスタ、２５＿Ｐ：トランジスタ、２５Ａ：トランジスタ、２５Ｂ：トランジスタ、２６：トランジスタ、２６＿Ｎ：トランジスタ、２６＿Ｐ：トランジスタ、２６Ｂ：トランジスタ、２７：トランジスタ、２７＿Ｎ：トランジスタ、２７＿Ｐ：トランジスタ、２８：容量素子、２８＿Ｎ：容量素子、２８＿Ｐ：容量素子、２８Ａ：容量素子、２８Ｂ：容量素子、２９：半導体層、３０：バス、３１：配線、３２：トランジスタ、３３Ａ：トランジスタ、３３Ｂ：トランジスタ、３４：アンテナ、３５：駆動回路、３６Ａ：絶縁体、３６Ｂ：絶縁体、４１：読出回路、４２：ビット積和演算器、４３：アキュムレータ、４４：ラッチ回路、４５：符号化回路、４６：インバータ回路、４７：ロジック回路、５０：ニューロン、５１：層、５２：層、５３：層、５４：層、６１：コントローラ、６２：ロウデコーダ、６３：ワード線ドライバ、６４：カラムデコーダ、６５：ドライバ、６６：プリチャージ回路、６７：センスアンプ、６８：セレクタ、７１：入力バッファ、７２：演算制御回路、７６：ＷＡ、１００：半導体装置、１１０：駆動回路層、１１１：ＣＰＵコア、１１２：命令キャッシュ、１１３：データキャッシュ、１１４：バスインターフェース回路、１２１：メモリ回路、１２２：演算回路、１２３：制御回路、１３１：オンチップメモリ、１４０Ａ：高速バス、１４０Ｂ：低速バス、１４１：ＤＭＡＣ、１４２：パワーマネジメントユニット、１４３：メモリコントローラ、１４４：コントローラ、１４５：インターフェース回路、１４６：ディスプレイインターフェース回路、１４７：セキュリティー回路、１５０：ブリッジ回路、１５１：制御回路、１５２：インターフェース回路、１５３：バッテリー制御回路、１５４：インターフェース回路、１６０：電源回路、１９３：ＰＭＵ、２００：ＣＰＵコア、２０２：キャッシュメモリ装置、２０３：キャッシュメモリ装置、２０５：バスインターフェース部、２１０：パワースイッチ、２１１：パワースイッチ、２１２：パワースイッチ、２１４：レベルシフタ、２２０：フリップフロップ、２２１：スキャンフリップフロップ、２２１Ａ：クロックバッファ回路、２２２：バックアップ回路、３９０：集積回路、３９０Ｅ：集積回路、５９０：自動車、５９１：カメラ、５９２：撮像方向、５９３：バス、５９４：ホストコントローラ、５９５：携帯型電子機器、５９６：プリント配線基板、５９７：スピーカー、５９８：カメラ、５９９：マイクロフォン、６００：トランジスタ、６０５：導電体、６０５ａ：導電体、６０５ｂ：導電体、６０７：導電体、６１１：絶縁体、６１２：絶縁体、６１４：絶縁体、６１５：導電体、６１６：絶縁体、６２２：絶縁体、６２４：絶縁体、６３０：酸化物、６３０ａ：酸化物、６３０ｂ：酸化物、６３０ｃ：酸化物、６４０：導電体、６４０ａ：導電体、６４０ｂ：導電体、６４０ｃ：導電体、６４０ｄ：導電体、６４２：導電体、６４２ａ：導電体、６４２ｂ：導電体、６４３：酸化物、６４３ａ：酸化物、６４３ｂ：酸化物、６４６：導電体、６４６ａ：導電体、６４６ｂ：導電体、６５０：絶縁体、６５５：容量素子、６５６：導電体、６５７：導電体、６６０：導電体、６６０ａ：導電体、６６０ｂ：導電体、６７２：絶縁体、６７３：絶縁体、６７４：絶縁体、６８０：絶縁体、６８２：絶縁体、６８３：絶縁体、６８４：絶縁体、６８５：絶縁体、６８６：絶縁体、６８７：絶縁体、６８８：絶縁体、６８９：絶縁体、６９０：トランジスタ、７００：トランジスタ、７０５：導電体、７０５ａ：導電体、７０５ｂ：導電体、７１５：導電体、７３０：酸化物、７３０ａ：酸化物、７３０ｂ：酸化物、７３０ｃ：酸化物、７４２：導電体、７４２ａ：導電体、７４２ｂ：導電体、７４３：酸化物、７４３ａ：酸化物、７４３ｂ：酸化物、７５０：絶縁体、７６０：導電体、７６０ａ：導電体、７６０ｂ：導電体、７９０：トランジスタ、８００：トランジスタ、８１１：基板、８１３：半導体領域、８１４ａ：低抵抗領域、８１４ｂ：低抵抗領域、８１５：絶縁体、８１６：導電体、８２０：絶縁体、８２２：絶縁体、８２４：絶縁体、８２６：絶縁体、８２８：導電体、８３０：導電体、８５０：絶縁体、８５２：絶縁体、８５４：絶縁体、８５６：導電体、８５７：導電体、８６０：メモリ回路、８６０＿１：メモリ回路、８６０＿２：メモリ回路、８６０＿３：メモリ回路、８６０＿４：メモリ回路、８６０＿５：メモリ回路、８６０＿６：メモリ回路、８７０：メモリ回路層、８７０＿ｎ：メモリ回路層、８７０＿１：メモリ回路層、８７１：シリコン層、８７６：導電体、８７８：導電体、１１００：携帯型ゲーム機、１１０１：筐体、１１０２：筐体、１１０３：筐体、１１０４：表示部、１１０５：接続部、１１０７：操作キー、１１０８：筐体、１１０９：筐体、１１２０：電子機器、１１２１：筐体、１１２２：キャップ、１１２３：ＵＳＢコネクタ、１１２４：基板、１１２５：メモリチップ、１１２６：コントローラチップ、１１３０：ロボット、２１０１：センサ、２１０６：センサ、２１１０：制御回路、３０００：システム、３００１：電子機器、３００２：サーバー、３００３：インターネット回線、３００４：ラック、３００５：基板、３２１０：ＷＡ、７６５４：ＷＡ、

Claims (11)

  1. 　ＣＰＵと、アクセラレータと、を有し、
    　前記アクセラレータは、第１メモリ回路と、第２メモリ回路と、演算回路と、を有し、
    　前記第１メモリ回路は、第１トランジスタを有し、
    　前記第２メモリ回路は、第２トランジスタを有し、
    　前記第１トランジスタおよび前記第２トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有し、
    　前記演算回路は、第３トランジスタを有し、
    　前記第３トランジスタは、チャネル形成領域にシリコンを有する半導体層を有し、
    　ＣＰＵは、バックアップ回路が設けられたフリップフロップを有するＣＰＵコアを有し、
    　前記バックアップ回路は、第４トランジスタを有し、
    　前記第４トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、
    　前記第１トランジスタおよび前記第２トランジスタは、異なる層に設けられ、
    　前記第１トランジスタを有する層および前記第２トランジスタを有する層は、前記第３トランジスタを有する層上に設けられる、半導体装置。
  2. 　請求項１において、
    　前記バックアップ回路は、前記ＣＰＵがパワーゲーティング時において、前記フリップフロップに保持されたデータを電源電圧の供給が停止した状態で保持する機能を有する、半導体装置。
  3. 　請求項１または２において、
    　前記第１メモリ回路および前記第２メモリ回路は、前記演算回路に入力されるデータを保持する機能を有する、半導体装置。
  4. 　請求項１乃至３のいずれか一において、
    　前記第２メモリ回路は、前記第１メモリ回路とは異なる回路構成を有する、半導体装置。
  5. 　ＣＰＵと、アクセラレータと、を有し、
    　前記アクセラレータは、第１メモリ回路と、第２メモリ回路と、演算回路と、を有し、
    　前記第１メモリ回路は、第１トランジスタを有し、
    　前記第２メモリ回路は、第２トランジスタを有し、
    　前記第１トランジスタおよび前記第２トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有し、
    　前記演算回路は、第３トランジスタを有し、
    　前記第３トランジスタは、チャネル形成領域にシリコンを有する半導体層を有し、
    　前記第１トランジスタおよび前記第２トランジスタは、異なる層に設けられ、
    　前記第１トランジスタを有する層は、前記第３トランジスタを有する層上に設けられ、
    　前記第２トランジスタを有する層は、前記第１トランジスタを有する層上に設けられ、
    　前記第１メモリ回路は、前記第２メモリ回路とは異なるデータ保持特性を有する、半導体装置。
  6. 　請求項５において、
    　前記第１メモリ回路は、前記演算回路に入力されるデータまたは前記演算回路から出力されるデータを保持する機能を有する、半導体装置。
  7. 　請求項５または６において、
    　前記第１トランジスタを駆動するための振幅電圧は、前記第２トランジスタを駆動するための振幅電圧より小さい、半導体装置。
  8. 　請求項５乃至７のいずれか一において、
    　前記第１トランジスタのゲート絶縁膜の膜厚は、前記第２トランジスタのゲート絶縁膜の膜厚より小さい、半導体装置。
  9. 　請求項５乃至８のいずれか一において、
    　前記第２メモリ回路は、前記第１メモリ回路とは異なる回路構成を有する、半導体装置。
  10. 　請求項１乃至９のいずれか一において、
    　前記演算回路は、積和演算を行う回路である、半導体装置。
  11. 　請求項１乃至１０のいずれか一において、
    　前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117094281B (zh) * 2023-10-19 2024-02-13 杭州行芯科技有限公司 获取热力学参数的方法、电子设备及存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019038664A1 (ja) * 2017-08-25 2019-02-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019033233A (ja) * 2017-08-10 2019-02-28 株式会社半導体エネルギー研究所 半導体装置、および電子機器
JP2019036280A (ja) * 2017-08-11 2019-03-07 株式会社半導体エネルギー研究所 グラフィックスプロセッシングユニット、コンピュータ、電子機器及び並列計算機
JP2019046199A (ja) * 2017-09-01 2019-03-22 株式会社半導体エネルギー研究所 プロセッサ、および電子機器
JP2019047006A (ja) * 2017-09-05 2019-03-22 株式会社半導体エネルギー研究所 半導体装置、電子機器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190122104A1 (en) 2017-10-19 2019-04-25 General Electric Company Building a binary neural network architecture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033233A (ja) * 2017-08-10 2019-02-28 株式会社半導体エネルギー研究所 半導体装置、および電子機器
JP2019036280A (ja) * 2017-08-11 2019-03-07 株式会社半導体エネルギー研究所 グラフィックスプロセッシングユニット、コンピュータ、電子機器及び並列計算機
WO2019038664A1 (ja) * 2017-08-25 2019-02-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019046199A (ja) * 2017-09-01 2019-03-22 株式会社半導体エネルギー研究所 プロセッサ、および電子機器
JP2019047006A (ja) * 2017-09-05 2019-03-22 株式会社半導体エネルギー研究所 半導体装置、電子機器

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