KR20220079567A - 기억 장치 - Google Patents

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KR20220079567A
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insulator
oxide
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conductor
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KR1020227012982A
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사토루 오시타
히토시 구니타케
가즈키 츠다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기억 용량이 큰 기억 장치를 제공한다. 기록용 트랜지스터와, 판독용 트랜지스터와, 용량 소자를 가지는 메모리 셀이 복수 개 접속된 NAND형 기억 장치이고, 기록용 트랜지스터의 반도체층에 산화물 반도체를 사용한다. 판독용 트랜지스터는 백 게이트를 가진다. 백 게이트에 판독용 전압을 인가함으로써, 메모리 셀에 유지된 정보를 판독한다.

Description

기억 장치
본 발명의 일 형태는 기억 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 것 전반을 가리킨다. 따라서 트랜지스터나 다이오드 등의 반도체 소자나 반도체 소자를 포함하는 회로는 반도체 장치이다. 또한 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 촬상 장치, 기억 장치, 통신 장치, 및 전자 기기 등은 반도체 소자나 반도체 회로를 포함하는 경우가 있다. 그러므로, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 촬상 장치, 기억 장치, 통신 장치, 및 전자 기기 등도 반도체 장치라고 불리는 경우가 있다
근년, 채널 형성 영역에 산화물 반도체 또는 금속 산화물을 사용한 트랜지스터(Oxide Semiconductor 트랜지스터, 이하 "OS 트랜지스터" 또는 "OS-FET"라고도 함)가 주목을 받고 있다(특허문헌 1).
OS 트랜지스터는 오프 전류(트랜지스터가 오프 상태일 때 소스와 드레인 간을 흐르는 전류)가 매우 작다. 이 특징을 이용한 비휘발성 메모리가 특허문헌 2 및 특허문헌 3에 개시되어 있다. OS 트랜지스터를 사용한 비휘발성 메모리는 데이터의 재기록 가능 횟수에 제한이 없고, 또한 데이터를 재기록할 때의 소비 전력도 낮다. 또한 특허문헌 3에는, OS 트랜지스터만으로 비휘발성 메모리의 메모리 셀을 구성한 예가 개시되어 있다.
또한 본 명세서에서 OS 트랜지스터를 사용한 비휘발성 메모리를 NOSRAM(등록 상표)라고 부르는 경우가 있다. NOSRAM이란 'Nonvolatile Oxide Semiconductor RAM'의 약칭이고, 게인 셀형(2T형, 3T형)의 메모리 셀을 가지는 RAM을 가리킨다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2011-151383호 일본 공개특허공보 특개2016-115387호
본 발명의 일 형태는 신뢰성이 높은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 기억 용량이 큰 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 점유 면적이 작은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 제조 비용이 낮은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 제조 비용이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 기록용 트랜지스터와 판독용 트랜지스터를 가지는 메모리 셀이 복수 개 접속된 NAND형 기억 장치이고, 기록용 트랜지스터의 반도체층에 산화물 반도체를 사용함으로써, 저장 용량 소자를 없애거나 저장 용량 소자를 소형화할 수 있다. 판독용 트랜지스터는 백 게이트를 가진다. 백 게이트에 판독용 전압을 인가함으로써, 메모리 셀에 유지되는 정보를 판독할 수 있다.
본 발명의 일 형태는 n개(n은 3 이상의 정수(整數)임)의 메모리 셀과, n개의 제 1 배선과, n개의 제 2 배선과, 제 3 배선을 가지고, i번째(i는 2 이상 n 미만의 정수임) 메모리 셀은 제 1 트랜지스터[i]와, 제 2 트랜지스터[i]와, 용량 소자[i]를 가지고, i-1번째 메모리 셀은 제 1 트랜지스터[i-1]와, 제 2 트랜지스터[i-1]와, 용량 소자[i-1]를 가지고, i+1번째 메모리 셀은 제 1 트랜지스터[i+1]와, 제 2 트랜지스터[i+1]와, 용량 소자[i+1]를 가지고, 제 1 트랜지스터[i]의 게이트는 i번째 제 1 배선에 전기적으로 접속되고, 제 1 트랜지스터[i]의 소스는 제 1 트랜지스터[i-1]의 드레인에 전기적으로 접속되고, 제 1 트랜지스터[i]의 드레인은 제 1 트랜지스터[i+1]의 소스에 전기적으로 접속되고, 제 2 트랜지스터[i]의 게이트는 제 1 트랜지스터[i]의 드레인에 전기적으로 접속되고, 제 2 트랜지스터[i]의 소스는 제 2 트랜지스터[i-1]의 드레인에 전기적으로 접속되고, 제 2 트랜지스터[i]의 드레인은 제 2 트랜지스터[i+1]의 소스에 전기적으로 접속되고, 제 2 트랜지스터[i]의 백 게이트는 i번째 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터[i-1]의 백 게이트는 i-1번째 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터[i+1]의 백 게이트는 i+1번째 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터[i]의 게이트와 제 3 배선 사이에 용량 소자[i]를 가지고, 제 2 트랜지스터[i-1]의 게이트와 제 3 배선 사이에 용량 소자[i-1]를 가지고, 제 2 트랜지스터[i+1]의 게이트와 제 3 배선 사이에 용량 소자[i+1]를 가지는 기억 장치이다.
제 1 트랜지스터[i]는 반도체층에 산화물 반도체를 포함하는 것이 바람직하다. 제 2 트랜지스터[i]는 반도체층에 산화물 반도체를 포함하는 것이 바람직하다. 산화물 반도체는 인듐 및 아연 중 적어도 한쪽을 포함하는 것이 바람직하다.
본 발명의 일 형태에 의하여, 신뢰성이 높은 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 기억 용량이 큰 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 점유 면적이 작은 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 제조 비용이 낮은 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 제조 비용이 낮은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1의 (A)는 기억 장치의 구성예를 나타낸 회로도이다. 도 1의 (B) 내지 (D)는 메모리 셀의 구성예를 나타낸 회로도이다. 도 1의 (E)는 트랜지스터의 구성예를 나타낸 회로도이다.
도 2는 기억 장치의 구성예를 나타낸 회로도이다.
도 3은 기억 장치의 구성예를 나타낸 회로도이다.
도 4는 기억 장치의 구성예를 나타낸 회로도이다.
도 5는 기억 장치의 구성예를 나타낸 회로도이다.
도 6의 (A)는 기록 동작을 설명하는 타이밍 차트이다. 도 6의 (B)는 판독 동작을 설명하는 타이밍 차트이다.
도 7의 (A) 및 (B)는 기록 동작을 설명하는 회로도이다.
도 8의 (A) 및 (B)는 기록 동작을 설명하는 회로도이다.
도 9는 기록 동작을 설명하는 회로도이다.
도 10의 (A) 및 (B)는 판독 동작을 설명하는 회로도이다.
도 11의 (A) 및 (B)는 판독 동작을 설명하는 회로도이다.
도 12는 기억 장치의 구성예를 나타낸 회로도이다.
도 13은 기억 장치의 구성예를 나타낸 회로도이다.
도 14는 기록 동작을 설명하는 타이밍 차트이다.
도 15의 (A) 및 (B)는 기록 동작을 설명하는 회로도이다.
도 16은 기록 동작을 설명하는 회로도이다.
도 17은 기억 장치의 구성예를 나타낸 회로도이다.
도 18은 기억 장치의 구성예를 나타낸 회로도이다.
도 19는 반도체 장치의 구성예를 설명하는 블록도이다.
도 20의 (A), (B), 및 (C)는 반도체 장치의 구성예를 설명하는 사시도이다.
도 21은 반도체 장치의 구성예를 나타낸 도면이다.
도 22는 반도체 장치의 구성예를 나타낸 도면이다.
도 23의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 24의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 25의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 26의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 26의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 26의 (C)는 CAAC-IGZO막의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 27의 (A)는 반도체 장치의 모식도이다. 도 27의 (B)는 반도체 장치의 사시도이다.
도 28의 (A) 내지 (E)는 기억 장치의 일례를 설명하기 위한 도면이다.
도 29의 (A) 내지 (G)는 전자 기기의 일례를 설명하기 위한 도면이다.
도 30의 (A)는 기억 장치의 광학 현미경 사진이다. 도 30의 (B)는 기억 장치의 단면 TEM 사진이다.
도 31은 기억 장치의 회로도이다.
도 32의 (A)는 기록 동작을 설명하는 타이밍 차트이다. 도 32의 (B)는 판독 동작을 설명하는 타이밍 차트이다.
도 33의 (A)는 CAAC-IGZO FET의 오프 전류의 온도 의존을 나타낸 도면이다. 도 33의 (B)는 기억 장치에 기록된 정보의 유지 가능 시간의 측정 결과를 나타낸 도면이다.
도 34의 (A)는 배선(WG5)과 배선(WSL)에 공급되는 신호의 타이밍 차트이다. 도 34의 (B)는 재기록 내성의 검증 결과를 나타낸 도면이다.
도 35의 (A) 및 (B)는 기록 방해 내성을 검증하기 위한 타이밍 차트이다.
도 36의 (A)는 기록 방해 내성의 검증 결과를 나타낸 도면이다. 도 36의 (B)는 기록 트랜지스터의 게이트 전위와 펄스 폭의 Shmoo 플롯을 나타낸 것이다.
도 37은 각종 기억 장치를 계층별로 나타낸 도면이다.
도 38은 디바이스 시뮬레이션에서 사용한 기억 장치의 2차원 구조도이다.
도 39는 기록 동작 및 판독 동작의 계산 결과를 나타낸 것이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 아래의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한 아래에서 설명되는 발명의 구성에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복적인 설명은 생략한다.
또한 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서 개시하는 발명은 도면 등에 개시된 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 돕기 위하여 도면에 반영하지 않은 경우가 있다.
또한 상면도("평면도"라고도 함)나 사시도 등에서, 도면의 이해를 돕기 위하여 일부 구성 요소의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되는 경우 등도 포함한다.
또한 본 명세서 등에서 전기 회로에서의 "단자"란, 전류의 입력 또는 출력, 전압의 입력 또는 출력, 또는 신호의 수신 또는 송신이 수행되는 부분을 가리킨다. 따라서 배선 또는 전극의 일부가 단자로서 기능하는 경우가 있다.
또한 본 명세서 등에서 "위"나 "아래"의 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접하는 것을 한정하는 것은 아니다. 예를 들어, "절연층 A 위의 전극 B"라는 표현이면, 절연층 A 위에 전극 B가 직접 접하여 형성될 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 소스 및 드레인의 기능은 상이한 극성을 가지는 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에 어느 쪽이 소스 또는 드레인인지를 한정하기가 어렵다. 그러므로, 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다. 따라서 본 발명의 일 형태에 따른 기재의 이해를 돕기 위하여, 본 명세서 등에서 소스 및 드레인 중 한쪽을 "소스"라고 부르고, 소스 및 드레인 중 다른 쪽을 "드레인"이라고 부르는 경우가 있다.
또한 본 명세서 등에서 "전기적으로 접속"에는 직접 접속되는 경우와, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 따라서 "전기적으로 접속된다"고 표현되는 경우에도 실제의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다.
또한 본 명세서 등에서 "평행"이란, 예를 들어 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "수직" 및 "직교"란, 예를 들어 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다.
또한 본 명세서 등에서 계수치 및 계량값에 관하여 "동일하다", "같다", "동등하다", 또는 "균일하다" 등이라고 하는 경우에는, 명시되어 있는 경우를 제외하여, ±20%의 오차를 포함하는 것으로 한다.
또한 전압은 어떤 전위와 기준 전위(예를 들어 접지 전위 또는 소스 전위)의 전위차를 가리키는 경우가 많다. 따라서 "전압"과 "전위"는 서로 환언할 수 있는 경우가 많다. 본 명세서 등에서는 특별히 명시되지 않는 한, 전압과 전위를 환언할 수 있는 것으로 한다.
또한 "반도체"라고 표기한 경우에도, 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 가진다. 따라서 "반도체"를 "절연체"로 치환하여 사용할 수도 있다. 이 경우, "반도체"와 "절연체"의 경계는 애매하고, 양자를 엄밀하게 구별하는 것은 어렵다. 따라서 본 명세서에 기재된 "반도체"와 "절연체"는 서로 바꿔 읽을 수 있는 경우가 있다.
또한 "반도체"라고 표기한 경우에도, 예를 들어 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 가진다. 따라서 "반도체"를 "도전체"로 치환하여 사용할 수도 있다. 이 경우, "반도체"와 "도전체"의 경계는 애매하고, 양자를 엄밀하게 구별하는 것은 어렵다. 따라서, 본 명세서에 기재된 "반도체"와 "도전체"는 서로 바꿔 읽을 수 있는 경우가 있다.
또한 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 공정 순서 또는 적층 순서 등 어떤 순서나 순위를 가리키는 것이 아니다. 또한 본 명세서 등에서 서수사를 붙이지 않은 용어이어도, 구성 요소의 혼동을 피하기 위하여 청구범위 등에서는 서수사를 붙이는 경우가 있다. 또한 본 명세서 등에서 서수사를 붙인 용어이어도, 청구범위에서는 다른 서수사를 붙이는 경우가 있다. 또한 본 명세서 등에서 서수사를 붙인 용어이어도, 청구범위 등에서는 서수사를 생략하는 경우가 있다.
또한 본 명세서 등에서 트랜지스터의 "온 상태"란 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태("도통 상태"라고도 함)를 말한다. 또한 트랜지스터의 "오프 상태"란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태("비도통 상태"라고도 함)를 말한다.
또한 본 명세서 등에서 "온 전류"란, 트랜지스터가 온 상태일 때 소스와 드레인 간을 흐르는 전류를 말하는 경우가 있다. 또한 "오프 전류"란, 트랜지스터가 오프 상태일 때 소스와 드레인 간을 흐르는 전류를 말하는 경우가 있다.
또한 본 명세서 등에서 고전원 전위(VDD)(이하 단순히 "VDD" "H 전위", 또는 "H"라고도 함)란, 저전원 전위(VSS)(이하 단순히 "VSS", "L 전위", 또는 "L"이라고도 함)보다 높은 전위의 전원 전위를 가리킨다. 또한 VSS란, VDD보다 낮은 전위의 전원 전위를 가리킨다. 또한 접지 전위(이하, 단순히 "GND" 또는 "GND 전위"라고도 함)를 VDD 또는 VSS로서 사용할 수도 있다. 예를 들어 VDD가 접지 전위인 경우에는 VSS는 접지 전위보다 낮은 전위이고, VSS가 접지 전위인 경우에는 VDD는 접지 전위보다 높은 전위이다.
또한 본 명세서 등에 나타내는 트랜지스터는 명시되어 있는 경우를 제외하여, 인핸스먼트형(노멀리 오프형)의 n채널형 전계 효과 트랜지스터로 한다. 따라서 그 문턱 전압("Vth"라고도 함)은 0V보다 큰 것으로 한다. 또한 명시되어 있는 경우를 제외하여, "트랜지스터의 게이트에 H 전위를 공급한다"란 "트랜지스터를 온 상태로 한다"와 같은 의미인 경우가 있다. 또한 명시되어 있는 경우를 제외하여, "트랜지스터의 게이트에 L 전위를 공급한다"란 "트랜지스터를 오프 상태로 한다"와 같은 의미인 경우가 있다.
또한 본 명세서 등에서 게이트란, 게이트 전극 및 게이트 배선의 일부 또는 전체를 말한다. 게이트 배선이란, 적어도 하나의 트랜지스터의 게이트 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다.
또한 본 명세서 등에서 소스란, 소스 영역, 소스 전극, 및 소스 배선의 일부 또는 전체를 말한다. 소스 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 말한다. 소스 전극이란, 소스 영역과 접속되는 부분의 도전층을 말한다. 소스 배선이란, 적어도 하나의 트랜지스터의 소스 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다.
또한 본 명세서 등에서 드레인이란, 드레인 영역, 드레인 전극, 및 드레인 배선의 일부 또는 전체를 말한다. 드레인 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 말한다. 드레인 전극이란, 드레인 영역과 접속되는 부분의 도전층을 말한다. 드레인 배선이란, 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 말한다.
또한 도면 등에서 배선 및 전극 등의 전위의 이해를 돕기 위하여, 배선 및 전극 등에 인접하여 H 전위를 나타내는 "H", 또는 L 전위를 나타내는 "L"를 부기하는 경우가 있다. 또한 전위 변화가 발생된 배선 및 전극 등에는 "H" 또는 "L"를 원문자로 부기하는 경우가 있다. 또한 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 겹쳐 "×" 기호를 부기하는 경우가 있다.
또한 일반적으로, "용량"은 2개의 전극이 절연체(유전체)를 사이에 두고 대향되는 구성을 가진다. 본 명세서 등에서 "용량 소자"는 상술한 "용량"인 경우가 있다. 즉 본 명세서 등에서 "용량 소자"란, 2개의 전극이 절연체를 사이에 두고 대향되는 구성을 가진 것, 2개의 배선이 절연체를 사이에 두고 대향되는 구성을 가진 것, 또는 2개의 배선이 절연체를 사이에 두고 배치된 것인 경우가 있다.
또한 본 명세서 등에서 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있을 때는 부호에 "[_1]", "[_2]", "[n]", "[m,n]" 등 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 두 번째 배선(GL)을 배선(GL[2])이라고 기재하는 경우가 있다.
(실시형태 1)
도 1의 (A)에 본 발명의 일 형태에 따른 기억 장치(100)의 회로도를 나타내었다. 기억 장치(100)는 트랜지스터(131)와 트랜지스터(132) 사이에 복수의 메모리 셀(110)을 포함한다.
본 실시형태 등에서는, 첫 번째 메모리 셀(110)을 메모리 셀(110[1])이라고 나타내고, n번째(n은 3 이상의 정수임) 메모리 셀(110)을 메모리 셀(110[n])이라고 나타낸다. 또한 i번째(i는 2 이상 n 미만의 정수임) 메모리 셀(110)을 메모리 셀(110[i])이라고 나타낸다. 또한 메모리 셀(110[1]) 내지 메모리 셀(110[n])에 공통되는 사항에 대하여 설명하는 경우에는, 단순히 "메모리 셀(110)"이라고 나타내는 경우가 있다.
메모리 셀(110)은 트랜지스터(111), 트랜지스터(112), 및 용량 소자(113)를 가진다. 본 실시형태 등에서는, i번째 메모리 셀(110)에 포함되는 트랜지스터(111), 트랜지스터(112), 및 용량 소자(113)를 각각 트랜지스터(111[i]), 트랜지스터(112[i]), 및 용량 소자(113[i])라고 나타낸다.
<기억 장치의 구성예>
도 1의 (A)에 나타낸 기억 장치(100)의 회로 구성예에 대하여 자세히 설명한다. 메모리 셀(110[1])에 포함되는 트랜지스터(111[1])의 게이트는 단자(121[1])에 전기적으로 접속된다. 트랜지스터(111[1])의 소스 및 드레인 중 한쪽은 단자(137)에 전기적으로 접속되고, 다른 쪽은 용량 소자(113[1])의 한쪽 전극에 전기적으로 접속된다. 용량 소자(113[1])의 다른 쪽 전극은 단자(123[1])에 전기적으로 접속된다.
트랜지스터(112[1])의 게이트는 트랜지스터(111[1])의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(112[1])의 소스 및 드레인 중 한쪽은 트랜지스터(131)에 전기적으로 접속된다. 트랜지스터(112[1])의 소스 및 드레인 중 다른 쪽은 트랜지스터(112[2])의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(112[1])의 백 게이트는 단자(122[1])에 전기적으로 접속된다.
트랜지스터(111[1])의 소스 및 드레인 중 다른 쪽과, 용량 소자(113[1])의 한쪽 전극과, 트랜지스터(112[1])의 게이트가 전기적으로 접속되는 점을 노드(ND[1])라고 한다.
또한 트랜지스터(131)의 소스 및 드레인 중 한쪽은 단자(138)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(112[1])의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(131)의 게이트는 단자(133)에 전기적으로 접속된다.
메모리 셀(110[2])에 포함되는 트랜지스터(111[2])의 게이트는 단자(121[2])에 전기적으로 접속된다. 트랜지스터(111[2])의 소스 및 드레인 중 한쪽은 노드(ND[1])에 전기적으로 접속되고, 다른 쪽은 용량 소자(113[2])의 한쪽 전극에 전기적으로 접속된다. 용량 소자(113[2])의 다른 쪽 전극은 단자(123[2])에 전기적으로 접속된다.
트랜지스터(112[2])의 게이트는 트랜지스터(111[2])의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(112[2])의 소스 및 드레인 중 한쪽은 트랜지스터(112[1])의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(112[2])의 소스 및 드레인 중 다른 쪽은 트랜지스터(112[3])(미도시)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(112[2])의 백 게이트는 단자(122[2])에 전기적으로 접속된다.
트랜지스터(111[2])의 소스 및 드레인 중 다른 쪽과, 용량 소자(113[2])의 한쪽 전극과, 트랜지스터(112[2])의 게이트가 전기적으로 접속되는 점을 노드(ND[2])라고 한다.
메모리 셀(110[i])에 포함되는 트랜지스터(111[i])의 게이트는 단자(121[i])에 전기적으로 접속된다. 트랜지스터(111[i])의 소스 및 드레인 중 한쪽은 노드(ND[i-1])(미도시)에 전기적으로 접속되고, 다른 쪽은 용량 소자(113[i])의 한쪽 전극에 전기적으로 접속된다. 용량 소자(113[i])의 다른 쪽 전극은 단자(123[i])에 전기적으로 접속된다.
트랜지스터(112[i])의 게이트는 트랜지스터(111[i])의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(112[i])의 소스 및 드레인 중 한쪽은 트랜지스터(112[i-1])의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(112[i])의 소스 및 드레인 중 다른 쪽은 트랜지스터(112[i+1])(미도시)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(112[i])의 백 게이트는 단자(122[i])에 전기적으로 접속된다.
트랜지스터(111[i])의 소스 및 드레인 중 다른 쪽과, 용량 소자(113[i])의 한쪽 전극과, 트랜지스터(112[i])의 게이트가 전기적으로 접속되는 점을 노드(ND[i])라고 한다.
메모리 셀(110[n])에 포함되는 트랜지스터(111[n])의 게이트는 단자(121[n])에 전기적으로 접속된다. 트랜지스터(111[n])의 소스 및 드레인 중 한쪽은 노드(ND[n-1])(미도시)에 전기적으로 접속되고, 다른 쪽은 용량 소자(113[n])의 한쪽 전극에 전기적으로 접속된다. 용량 소자(113[n])의 다른 쪽 전극은 단자(123[n])에 전기적으로 접속된다.
트랜지스터(112[n])의 게이트는 트랜지스터(111[n])의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(112[n])의 소스 및 드레인 중 한쪽은 트랜지스터(112[n-1])(미도시)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(112[n])의 소스 및 드레인 중 다른 쪽은 트랜지스터(132)에 전기적으로 접속된다. 트랜지스터(112[n])의 백 게이트는 단자(122[n])에 전기적으로 접속된다.
트랜지스터(111[n])의 소스 및 드레인 중 다른 쪽과, 용량 소자(113[n])의 한쪽 전극과, 트랜지스터(112[n])의 게이트가 전기적으로 접속되는 점을 노드(ND[n])라고 한다.
또한 트랜지스터(132)의 소스 및 드레인 중 한쪽은 트랜지스터(112[n])의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(132)의 소스 및 드레인 중 다른 쪽은 단자(139)에 전기적으로 접속된다. 트랜지스터(132)의 게이트는 단자(134)에 전기적으로 접속된다.
도 1의 (A)에 나타낸 기억 장치(100)는 트랜지스터(131)와 트랜지스터(132) 사이에 n개의 메모리 셀(110)을 가지고, 트랜지스터(111[1]) 내지 트랜지스터(111[n])가 인접한 트랜지스터들 간에서 한쪽 트랜지스터의 소스와 다른 쪽 트랜지스터의 드레인을 공유(전기적으로 접속)하면서 직렬로 접속되어 있다. 또한 트랜지스터(112[1]) 내지 트랜지스터(112[n])가 인접한 트랜지스터들 간에서 소스와 드레인을 공유(전기적으로 접속)하면서 직렬로 접속되어 있다.
더 구체적으로는, 트랜지스터(111[i])의 소스가 트랜지스터(111[i-1])의 드레인에 전기적으로 접속되고, 트랜지스터(111[i])의 드레인이 트랜지스터(111[i+1])의 소스에 전기적으로 접속되어 있다. 또한 트랜지스터(112[i])의 소스가 트랜지스터(112[i-1])의 드레인에 전기적으로 접속되고, 트랜지스터(112[i])의 드레인이 트랜지스터(112[i+1])의 소스에 전기적으로 접속되어 있다.
또한 본 명세서 등에서, 트랜지스터의 게이트를 제 1 단자, 소스 및 드레인 중 한쪽을 제 2 단자, 소스 및 드레인 중 다른 쪽을 제 3 단자, 백 게이트를 제 4 단자라고 부르는 경우가 있다. 예를 들어, 트랜지스터(111[i])의 제 2 단자가 트랜지스터(111[i-1])의 제 3 단자에 전기적으로 접속되고, 트랜지스터(111[i])의 제 3 단자가 트랜지스터(111[i+1])의 제 2 단자에 전기적으로 접속되고, 트랜지스터(111[i])의 제 3 단자가 트랜지스터(112[i])의 제 1 단자에 전기적으로 접속되어 있다고 할 수 있다.
이와 같이, 어느 메모리 셀(110)에 포함되는 트랜지스터가 인접한 메모리 셀(110)에 포함되는 트랜지스터와 직렬 접속되어 복수의 메모리 셀(110)이 연결된 구조를 "스트링", "셀 스트링", 또는 "메모리 셀 스트링"이라고 부르는 경우가 있다. 예를 들어 스트링 구조를 가지는 하나의 기억 장치(100)를 "하나의 스트링" 또는 단순히 "스트링"이라고 하는 경우가 있다. 또한 "스트링", "셀 스트링", 및 "메모리 셀 스트링"을 단위로서 사용하는 경우도 있다.
[메모리 셀]
메모리 셀(110)은 노드(ND)에 기록된 전위(전하)를 유지하는 기능을 가진다. 구체적으로는, 트랜지스터(111)의 게이트에 트랜지스터(111)를 온 상태로 하는 전압을 공급함으로써, 트랜지스터(111)의 소스 및 드레인을 통하여, 노드(ND)에 노드(ND)를 소정의 전압으로 하기 위한 전하를 공급한다. 그 후, 트랜지스터(111)의 게이트에 트랜지스터(111)를 오프 상태로 하는 전압을 공급한다. 트랜지스터(111)를 오프 상태로 함으로써, 노드(ND)에 기록된 전하가 유지될 수 있다.
트랜지스터(111) 및 트랜지스터(112)의 반도체층에는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어 실리콘이나 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 산화물 반도체, 질화물 반도체 등의 화합물 반도체를 사용하여도 좋다. 트랜지스터(131)의 반도체층 및 트랜지스터(132)의 반도체층에도 같은 반도체 재료를 사용할 수 있다.
또한 트랜지스터에 사용하는 반도체층은 적층이어도 좋다. 반도체층을 적층하는 경우에는 각각 다른 결정 상태를 가지는 반도체를 사용하여도 좋고, 각각 다른 반도체 재료를 사용하여도 좋다.
특히 트랜지스터(111)는 OS 트랜지스터인 것이 바람직하다. 산화물 반도체는 밴드 갭이 2eV 이상이기 때문에 오프 전류가 현저히 낮다. 트랜지스터(111)로서 OS 트랜지스터를 사용하면, 노드(ND)에 기록된 전하가 장기간 유지될 수 있다. 트랜지스터(111)로서 OS 트랜지스터를 사용한 경우, 메모리 셀(110)을 'OS 메모리'라고 부를 수 있다.
OS 메모리는 전력 공급이 정지되어도 기록된 정보를 1년 이상, 나아가서는 10년 이상의 기간 유지할 수 있다. 따라서 OS 메모리를 비휘발성 메모리로 간주할 수도 있다.
또한 OS 메모리는 기록된 전하량이 장기간 변화되기 어렵기 때문에, OS 메모리는 2레벨(1비트)에 한정되지 않고, 멀티레벨(멀티 비트)의 정보를 유지할 수 있다.
또한 OS 메모리는 OS 트랜지스터를 통하여 노드에 전하를 기록하는 방식이기 때문에, 종래의 플래시 메모리에서 필요하던 고전압이 불필요하고, 고속 기록 동작도 실현할 수 있다. 또한 플래시 메모리에서 수행되는 데이터 재기록 전의 소거 동작이 OS 메모리에서는 불필요하다. 또한 플로팅 게이트 또는 전하 포획층에 대한 전하의 주입 및 추출도 수행되지 않기 때문에, OS 메모리는 실질적으로 무제한의 데이터 기록 및 판독이 가능하다. OS 메모리는 종래의 플래시 메모리와 비교하여 열화가 적고, 높은 신뢰성이 얻어진다.
또한 OS 메모리는 자기 저항 메모리(MRAM) 또는 저항 변화형 메모리(ReRAM) 등과 달리 원자 레벨에서의 구조 변화가 일어나지 않는다. 따라서 OS 메모리는 자기 저항 메모리 및 저항 변화형 메모리보다 재기록에 대한 내성이 높다.
또한 OS 트랜지스터는 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는 실온 이상 200℃ 이하의 환경 온도에서도 오프 전류가 거의 증가하지 않는다. 또한 고온 환경하에서도 온 전류가 저하하기 어렵다. OS 메모리를 포함하는 기억 장치는 고온 환경하에서도 동작이 안정적이고 신뢰성이 높다. 또한 OS 트랜지스터는 소스와 드레인 사이의 절연 내압이 높다. 반도체 장치를 구성하는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 고온 환경하에서도 동작이 안정적이고 신뢰성이 높은 반도체 장치를 실현할 수 있다.
또한 도 1의 (B) 및 (C)에 나타낸 바와 같이, 메모리 셀(110)에 포함되는 트랜지스터(111)로서 백 게이트를 가지는 트랜지스터를 사용하여도 좋다. 도 1의 (B)에는 트랜지스터(111)의 백 게이트가 단자(124)에 전기적으로 접속되는 예를 나타내었다. 도 1의 (C)에는 트랜지스터(111)의 게이트가 백 게이트에 전기적으로 접속되는 예를 나타내었다.
또한 도 1의 (D)에 나타낸 바와 같이, 트랜지스터(111)로서 오프 전류가 낮은 트랜지스터를 사용하면, 용량 소자(113)를 생략할 수 있다.
또한 도 1의 (E)에 나타낸 바와 같이, 트랜지스터(131) 및/또는 트랜지스터(132)로서 백 게이트를 가지는 트랜지스터를 사용하여도 좋다. 도 1의 (E)에는 트랜지스터의 게이트가 백 게이트에 전기적으로 접속되는 예를 나타내었다.
또한 트랜지스터(111)의 게이트를 배선(WL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(111)의 게이트를 단자(121)를 통하여 배선(WL)에 전기적으로 접속하여도 좋다. 또한 트랜지스터(112)의 백 게이트를 배선(CL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(112)의 백 게이트를 단자(122)를 통하여 배선(CL)에 전기적으로 접속하여도 좋다. 또한 용량 소자(113)의 다른 쪽 단자를 배선(GL)에 전기적으로 접속하여도 좋다. 또는 용량 소자(113)의 다른 쪽 단자를 단자(123)를 통하여 배선(GL)에 전기적으로 접속하여도 좋다.
도 2에는 트랜지스터(111[1])의 게이트를 배선(WL[1])에 전기적으로 접속하고, 트랜지스터(111[2])의 게이트를 배선(WL[2])에 전기적으로 접속하고, 트랜지스터(111[i])의 게이트를 배선(WL[i])에 전기적으로 접속하고, 트랜지스터(111[n])의 게이트를 배선(WL[n])에 전기적으로 접속하는 예를 나타내었다.
또한 도 2에는 트랜지스터(112[1])의 백 게이트를 배선(CL[1])에 전기적으로 접속하고, 트랜지스터(112[2])의 백 게이트를 배선(CL[2])에 전기적으로 접속하고, 트랜지스터(112[i])의 백 게이트를 배선(CL[i])에 전기적으로 접속하고, 트랜지스터(112[n])의 백 게이트를 배선(CL[n])에 전기적으로 접속하는 예를 나타내었다.
또한 도 2에는 용량 소자(113[1]), 용량 소자(113[2]), 용량 소자(113[i]), 및 용량 소자(113[n]) 각각의 다른 쪽 단자를 배선(GL)에 전기적으로 접속하는 예를 나타내었다. 배선(GL)에는 고정 전위가 공급되는 것이 바람직하다. 예를 들어 배선(GL)에 VSS 또는 GND 등의 고정 전위가 공급되는 것이 바람직하다. 또한 고정 전위이면, VSS 또는 GND 외의 전위이어도 좋다. 예를 들어 VDD이어도 좋다.
또한 트랜지스터(131)의 게이트를 배선(RSL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(131)의 게이트를 단자(133)를 통하여 배선(RSL)에 전기적으로 접속하여도 좋다. 또한 트랜지스터(131)의 소스 및 드레인 중 한쪽을 배선(RBL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(131)의 소스 및 드레인 중 한쪽을 단자(138)를 통하여 배선(RBL)에 전기적으로 접속하여도 좋다.
또한 트랜지스터(132)의 게이트를 배선(SSL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(132)의 게이트를 단자(134)를 통하여 배선(SSL)에 전기적으로 접속하여도 좋다. 또한 트랜지스터(132)의 소스 및 드레인 중 다른 쪽을 배선(SL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(132)의 소스 및 드레인 중 다른 쪽을 단자(139)를 통하여 배선(SL)에 전기적으로 접속하여도 좋다.
또한 복수의 기억 장치(100)를 사용함으로써, 기억 장치(100)를 포함하는 반도체 장치의 기억 용량을 증대시킬 수 있다. 즉 스트링의 개수를 늘림으로써, 반도체 장치의 기억 용량을 증대시킬 수 있다. 일례로서, 도 3 및 도 4에 2개의 기억 장치(100)(2개의 스트링)가 병렬 접속된 회로도를 나타내었다. 도 3 및 도 4에서는, 둘 중 하나의 기억 장치(100)를 기억 장치(100[1])라고 표기하고, 다른 하나의 기억 장치(100)를 기억 장치(100[2])라고 표기하였다.
이 경우, 예를 들어 도 3에 도시된 바와 같이, 복수의 기억 장치(100) 간에서, 배선(RBL), 배선(SSL), 배선(SL), 배선(WL), 및 배선(CL)을 공통 배선으로서 사용할 수 있다. 따라서, 복수의 기억 장치(100)를 가지는 반도체 장치의 소형화가 가능하다. 또한 도 4에 도시된 바와 같이, 배선(RSL)을 공통 배선으로서 사용하고, 배선(RBL)을 기억 장치(100)마다 제공하여도 좋다. 배선(RBL)을 기억 장치(100)마다 제공함으로써, 각 기억 장치(100)가 보유하는 정보를 동시에 판독할 수 있다. 따라서, 복수의 기억 장치(100)를 가지는 반도체 장치에서, 정보의 판독 속도를 향상시킬 수 있다.
또한 하나의 스트링은 한 방향으로 연장되어 제공되는 경우가 많다. 또한 정보의 기록 또는 판독을 제어하는 배선(예를 들어 배선(WL) 및 배선(CL))은 스트링의 연장 방향과 직교되는 방향으로 연장되는 경우가 많다.
<변형예 1>
기억 장치(100)의 변형예인 기억 장치(100A)를 도 5에 나타내었다. 기억 장치(100A)는 트랜지스터(111[1])의 소스 및 드레인 중 한쪽이 트랜지스터(131)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다는 점에서 기억 장치(100)와 다르다. 기억 장치(100A)에서는, 도 2 내지 도 4에 나타낸 배선(WBL)을 생략할 수 있다. 따라서 기억 장치(100)의 점유 면적을 축소할 수 있다.
<기억 장치의 동작예>
기억 장치(100)의 동작예에 대하여 도면을 사용하여 설명한다. 본 실시형태에서는, 일례로서 도 2에 나타낸, 4개의 메모리 셀(110)을 가지는 기억 장치(100)에 대하여 설명한다.
[기록 동작]
본 실시형태에서는, 메모리 셀(110[1]), 메모리 셀(110[2]), 및 메모리 셀(110[4])에 H 전위를 기록하고, 메모리 셀(110[3])에 L 전위를 기록하는 경우의 동작예에 대하여 설명한다. 도 6의 (A)는 기록 동작을 설명하는 타이밍 차트이다. 도 7의 (A), (B), 도 8의 (A), (B), 및 도 9는 기록 동작을 설명하기 위한 회로도이다.
초기 상태에서, 메모리 셀(110[1]) 내지 메모리 셀(110[4])에 L 전위가 기록되는 것으로 한다. 또한 배선(WL[1]) 내지 배선(WL[4]), 배선(CL[1]) 내지 배선(CL[4]), 배선(RSL), 배선(RBL), 배선(SSL), 및 배선(SL)에 L 전위가 공급되는 것으로 한다. 또한 배선(GL)의 전위는 GND로 한다.
[기간 T1]
기간 T1에서, 배선(WL[1]) 내지 배선(WL[4]) 및 배선(WBL)에 H 전위를 공급한다(도 7의 (A) 참조). 이에 의하여, 노드(ND[1]) 내지 노드(ND[4])의 전위가 H 전위가 된다. 그러므로, 트랜지스터(112[1]) 내지 트랜지스터(112[4])가 온 상태가 된다.
[기간 T2]
기간 T2에서, 배선(WL[4])에 L 전위를 공급한다(도 7의 (B) 참조). 이에 의하여, 트랜지스터(111[4])가 오프 상태가 되어, 노드(ND[4])에 기록된 전하가 유지된다. 여기서는 H 전위에 상당하는 전하가 유지된다. 또한 트랜지스터(111[4])를 오프 상태로 한 후에, 배선(WBL)에 L 전위를 공급한다. 이에 의하여, 노드(ND[1]) 내지 노드(ND[3])의 전위가 L 전위가 된다. 그러므로, 트랜지스터(112[1]) 내지 트랜지스터(112[3])가 오프 상태가 된다.
[기간 T3]
기간 T3에서, 배선(WL[3])에 L 전위를 공급한다(도 8의 (A) 참조). 이에 의하여, 트랜지스터(111[3])가 오프 상태가 되어, 노드(ND[3])에 기록된 전하가 유지된다. 여기서는 L 전위에 상당하는 전하가 유지된다. 또한 트랜지스터(111[3])를 오프 상태로 한 후에, 배선(WBL)에 H 전위를 공급한다. 이에 의하여, 노드(ND[1]) 및 노드(ND[2])의 전위가 H 전위가 된다. 그러므로, 트랜지스터(112[1]) 및 트랜지스터(112[2])가 온 상태가 된다.
[기간 T4]
기간 T4에서, 배선(WL[2])에 L 전위를 공급한다(도 8의 (B) 참조). 이에 의하여, 트랜지스터(111[2])가 오프 상태가 되어, 노드(ND[2])에 기록된 전하가 유지된다. 여기서는 H 전위에 상당하는 전하가 유지된다.
[기간 T5]
기간 T5에서, 배선(WL[1])에 L 전위를 공급한다(도 9 참조). 이에 의하여, 트랜지스터(111[1])가 오프 상태가 되어, 노드(ND[1])에 기록된 전하가 유지된다. 여기서는 H 전위에 상당하는 전하가 유지된다. 상술한 식으로, 메모리 셀(110[1]) 내지 메모리 셀(110[4])에 정보를 기록할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 기억 장치(100)는 플래시 메모리에서 수행되는 데이터 재기록 전의 소거 동작이 불필요하다. 그러므로, 데이터 재기록은 상술한 기록 동작과 같은 식으로 수행할 수 있다.
또한 배선(WBL)에 가까운 메모리 셀(110)에 정보를 기록하는 경우에는, 배선(WBL)을 기준으로 하여 상기 메모리 셀(110)보다 먼 측의 메모리 셀(110)에 대한 정보 기록 동작을 생략할 수 있다. 예를 들어, 메모리 셀(110[1])에 정보를 기록하는 경우, 메모리 셀(110[2]) 내지 메모리 셀(110[4])에 대한 정보 기록 동작을 생략할 수 있다. 또한 메모리 셀(110[2])에 정보를 기록하는 경우, 메모리 셀(110[3]) 및 메모리 셀(110[4])에 대한 정보 기록 동작을 생략할 수 있다. 따라서 기록 빈도가 높은 정보는 배선(WBL)에 가까운 메모리 셀(110)에 저장함으로써, 정보 기록(재기록)에 필요한 시간을 단축할 수 있다. 즉, 정보 기록(재기록) 속도를 높일 수 있다.
[판독 동작]
본 실시형태에서는, 메모리 셀(110[1]) 내지 메모리 셀(110[4])에 유지된 정보 중에서 메모리 셀(110[2])에 유지된 정보의 판독 동작예에 대하여 설명한다. 메모리 셀(110[2])에는 H 전위가 유지되어 있는 것으로 한다. 도 6의 (B)는 판독 동작을 설명하는 타이밍 차트이다. 도 10의 (A), (B), 도 11의 (A), 및 (B)는 판독 동작을 설명하는 회로도이다.
[기간 T6]
기간 T6에서, 배선(CL[1]) 내지 배선(CL[4]) 및 배선(RSL)에 H 전위를 공급하여, 트랜지스터(112[1]) 내지 트랜지스터(112[4]) 및 트랜지스터(131)를 온 상태로 한다. 또한 배선(RBL)에 H 전위를 프리차지한다(도 10의 (A) 참조). 구체적으로는, 배선(RBL)에 H 전위를 공급한 후, 배선(RBL)을 부유 상태로 한다.
[기간 T7]
기간 T7에서, 배선(CL[2])에 L 전위를 공급한다(도 10의 (B) 참조). 노드(ND[2])에는 H 전위가 유지되어 있기 때문에 트랜지스터(112[2])는 온 상태를 유지한다.
[기간 T8]
기간 T8에서, 배선(SSL)에 H 전위를 공급하여 트랜지스터(132)를 온 상태로 한다(도 11의 (A) 참조). 트랜지스터(112[1]) 내지 트랜지스터(112[4])는 모두 온 상태에 있기 때문에, 배선(RBL)과 배선(SL)이 전기적으로 접속되어, 배선(RBL)의 전위가 L 전위로 변화된다.
또한 노드(ND[2])의 전위가 L 전위인 경우, 배선(CL[2])에 L 전위를 공급하면, 트랜지스터(112[2])는 오프 상태가 된다. 이 경우, 트랜지스터(132)가 온 상태가 되어도 배선(RBL)의 전위는 H 전위를 유지한다. 배선(RBL)의 전위 변화로부터 메모리 셀(110)에 유지된 정보를 알 수 있다.
즉, 기간(T8)에서, 판독하고자 하는 메모리 셀(110)에 대응하는 배선(CL)의 전위를 L 전위로 함으로써, 상기 메모리 셀(110)에 유지된 정보를 판독할 수 있다.
[기간 T9]
기간 T9에서, 배선(CL[1]) 내지 배선(CL[4]), 배선(RSL), 및 배선(SSL)에 L 전위를 공급한다(도 11의 (B) 참조). 이에 의하여, 트랜지스터(131) 및 트랜지스터(132)가 오프 상태가 된다.
상술한 바와 같이, 본 실시형태 등에 나타낸 기억 장치(100)는 NAND형 기억 장치로서 기능한다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 위의 실시형태에 나타낸 기억 장치(100)의 다른 구성예 및 동작예에 대하여 설명한다.
<기억 장치의 구성예>
도 12에 기억 장치(100B)의 회로도를 나타내었다. 도 13에 기억 장치(100C)의 회로도를 나타내었다. 기억 장치(100B) 및 기억 장치(100C)는 위의 실시형태에 나타낸 기억 장치(100)의 변형예이다. 설명의 반복을 줄이기 위하여, 본 실시형태에서는 기억 장치(100B) 및 기억 장치(100C)에서 기억 장치(100)와 다른 점에 대하여 주로 설명한다.
기억 장치(100B) 및 기억 장치(100C)는 기억 장치(100)에 트랜지스터(116)를 추가한 구성을 가진다.
도 12에 나타낸 기억 장치(100B)에서는, 트랜지스터(111[1])의 소스 및 드레인 중 한쪽은 배선(WBL1)에 전기적으로 접속된다. 또한 트랜지스터(116)의 소스 및 드레인 중 한쪽은 노드(ND[n])에 전기적으로 접속되고, 다른 쪽은 배선(WBL2)에 전기적으로 접속된다. 트랜지스터(116)의 게이트는 단자(136)에 전기적으로 접속된다.
도 13에 나타낸 기억 장치(100C)는 기억 장치(100B)의 변형예이다. 기억 장치(100C)에서는, 트랜지스터(111[1])의 소스 및 드레인 중 한쪽은 트랜지스터(131)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 또한 기억 장치(100C)에서는, 트랜지스터(116)의 소스 및 드레인 중 다른 쪽은 트랜지스터(132)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
기억 장치(100)와 같이, 기억 장치(100B) 및 기억 장치(100C)가 가지는 트랜지스터(111)의 게이트를 배선(WL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(111)의 게이트를 단자(121)를 통하여 배선(WL)에 전기적으로 접속하여도 좋다. 또한 트랜지스터(112)의 백 게이트를 배선(CL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(112)의 백 게이트를 단자(122)를 통하여 배선(CL)에 전기적으로 접속하여도 좋다. 또한 트랜지스터(116)의 게이트를 후술하는 배선(WSL)에 전기적으로 접속하여도 좋다. 또는 트랜지스터(116)의 게이트를 단자(136)를 통하여 배선(WSL)에 전기적으로 접속하여도 좋다.
트랜지스터(116)로서 트랜지스터(111)와 같은 트랜지스터를 사용할 수 있다. 트랜지스터(116)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 또한 트랜지스터(116)는 백 게이트를 가지는 트랜지스터이어도 좋다.
<기억 장치의 동작예>
기억 장치(100B)의 동작예를 도 14, 도 15의 (A), (B), 및 도 16을 사용하여 설명한다. 여기서는, 일례로서 4개의 메모리 셀(110)을 가지는 기억 장치(100B)에 대하여 설명한다. 또한 상기 기억 장치(100B)에서는, 트랜지스터(111[1])의 게이트가 배선(WL[1])에 전기적으로 접속되고, 트랜지스터(111[2])의 게이트가 배선(WL[2])에 전기적으로 접속되고, 트랜지스터(111[3])의 게이트가 배선(WL[3])에 전기적으로 접속되고, 트랜지스터(111[4])의 게이트가 배선(WL[4])에 전기적으로 접속되고, 트랜지스터(116)의 게이트가 배선(WSL)에 전기적으로 접속되어 있는 것으로 한다.
또한 기억 장치(100B)에서는, 트랜지스터(112[1])의 백 게이트가 배선(CL[1])에 전기적으로 접속되고, 트랜지스터(112[2])의 백 게이트가 배선(CL[2])에 전기적으로 접속되고, 트랜지스터(112[3])의 백 게이트가 배선(CL[3])에 전기적으로 접속되고, 트랜지스터(112[4])의 백 게이트가 배선(CL[4])에 전기적으로 접속되어 있는 것으로 한다.
또한 상기 기억 장치(100B)에서는, 트랜지스터(131)의 게이트가 배선(RSL)에 전기적으로 접속되고, 트랜지스터(131)의 소스 및 드레인 중 한쪽이 배선(RBL)에 전기적으로 접속되어 있는 것으로 한다. 또한 트랜지스터(132)의 게이트가 배선(SSL)에 전기적으로 접속되고, 트랜지스터(132)의 소스 및 드레인 중 다른 쪽이 배선(SL)에 전기적으로 접속되어 있는 것으로 한다.
[기록 동작]
본 실시형태에서는, 메모리 셀(110[1]) 내지 메모리 셀(110[3])에 H 전위를 기록하고, 메모리 셀(110[4])에 L 전위를 기록하는 경우의 동작예에 대하여 설명한다. 도 14는 기록 동작을 설명하는 타이밍 차트이다. 도 15의 (A), (B), 및 도 16은 기록 동작을 설명하기 위한 회로도이다.
초기 상태에서, 메모리 셀(110[1]) 내지 메모리 셀(110[4])에 L 전위가 기록되는 것으로 한다. 또한 배선(WL[1]) 내지 배선(WL[4]), 배선(CL[1]) 내지 배선(CL[4]), 배선(RSL), 배선(RBL), 배선(SSL), 배선(SL), 배선(WSL), 배선(WBL1), 및 배선(WBL2)에 L 전위가 공급되는 것으로 한다.
[기간 T11]
기간 T11에서, 배선(WL[1]), 배선(WL[2]), 배선(WL[4]), 배선(WSL), 배선(WBL1), 및 배선(WBL2)에 H 전위를 공급한다(도 15의 (A) 참조). 배선(WL[3])의 전위는 L 전위를 유지한다. 이에 의하여, 트랜지스터(111[1]), 트랜지스터(111[2]), 트랜지스터(111[4]), 및 트랜지스터(116)가 온 상태가 되어, 노드(ND[1]) 내지 노드(ND[4])의 전위가 H 전위가 된다. 그러므로, 트랜지스터(112[1]) 내지 트랜지스터(112[4])가 온 상태가 된다.
[기간 T12]
기간 T12에서, 배선(WL[2]) 및 배선(WL[4])에 L 전위를 공급한다(도 15의 (B) 참조). 이에 의하여, 트랜지스터(111[2]) 및 트랜지스터(111[4])가 오프 상태가 되어, 노드(ND[2]) 및 노드(ND[3])에 기록된 전하가 유지된다. 본 실시형태에서는, H 전위에 상당하는 전하가 유지된다. 또한 배선(WBL2)에 L 전위를 공급한다. 이에 의하여, 노드(ND[4])의 전위가 L 전위가 된다. 그러므로, 트랜지스터(112[4])가 오프 상태가 된다.
[기간 T13]
기간 T13에서, 배선(WL[1]) 및 배선(WSL)에 L 전위를 공급한다(도 16 참조). 이에 의하여, 트랜지스터(111[1]) 및 트랜지스터(116)가 오프 상태가 되어, 노드(ND[1]) 및 노드(ND[4])에 기록된 전하가 유지된다. 본 실시형태에서는, 노드(ND[1])에 H 전위에 상당하는 전하가 유지되고, 노드(ND[4])에 L 전위에 상당하는 전하가 유지된다.
기억 장치(100B)에서는, 배선(WBL1) 및 배선(WBL2)의 양쪽으로부터 정보를 기록할 수 있기 때문에, 기록 동작에 필요한 시간을 기억 장치(100)보다 짧게 할 수 있다.
기억 장치(100C)도 기억 장치(100B)와 같은 식으로 동작할 수 있다. 다만, 기억 장치(100C)에서는, 기록 동작 시에 배선(RBL)이 배선(WBL1)으로서 기능하고, 배선(SL)이 배선(WBL2)으로서 기능한다. 기억 장치(100C)에서는, 기록 동작 시에 트랜지스터(131) 및 트랜지스터(132)를 온 상태로 한다. 이때, 복수의 배선(CL) 중 적어도 하나에 L 전위를 공급함으로써 배선(RBL)과 배선(SL)이 단락되는 것을 방지할 수 있다.
기억 장치(100B) 및 기억 장치(100C)에서 n은 짝수인 것이 바람직하다. n이 짝수일 때, 기간 T11에서 오프 상태로 하는 트랜지스터(111)는 n/2+1 번째 트랜지스터(111)이다.
[판독 동작]
기억 장치(100B) 및 기억 장치(100C)의 판독 동작은 기억 장치(100)와 같은 식으로 수행할 수 있다. 따라서 본 실시형태에서는 설명을 생략한다.
<변형예>
기억 장치(100B)의 변형예인 기억 장치(100D)를 도 17에 나타내었다. 기억 장치(100C)의 변형예인 기억 장치(100E)를 도 18에 나타내었다. 기억 장치(100D) 및 기억 장치(100E)에서는, 기억 장치(100B) 및 기억 장치(100C)에서의 트랜지스터(116)가 없고, 트랜지스터(111[k])와 트랜지스터(111[k+1])가 전기적으로 분리되어 있다.
기억 장치(100D) 및 기억 장치(100E)에서 n은 짝수인 것이 바람직하다. n이 짝수일 때, k는 n/2로 하면 좋다.
메모리 셀(110[k+1])에서, 트랜지스터(111[k+1])의 소스 및 드레인 중 한쪽은 트랜지스터(112[k+1])의 게이트에 전기적으로 접속되고, 다른 쪽은 트랜지스터(111[k+2])(미도시)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
또한 메모리 셀(110[n])에서, 트랜지스터(111[n])의 소스 및 드레인 중 한쪽은 트랜지스터(112[n])의 게이트에 전기적으로 접속되고, 다른 쪽은 배선(WBL2)에 전기적으로 접속된다. 또한 트랜지스터(111[n])의 소스 및 드레인 중 한쪽은 트랜지스터(111[n-1])(미도시)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다.
메모리 셀(110[k+1]) 내지 메모리 셀(110[n])에서, 트랜지스터(111)의 소스 및 드레인 중 한쪽과, 트랜지스터(112)의 게이트가 전기적으로 접속되는 점이 노드(ND)로서 기능한다.
기억 장치(100D) 및 기억 장치(100E)의 기록 동작은 기간 T11에서 트랜지스터(111)(예를 들어 상기 기록 동작의 설명에서의 트랜지스터(111[3]))를 오프 상태로 하지 않는 것을 제외하고는 기억 장치(100B) 및 기억 장치(100C)와 같은 식으로 수행할 수 있다. 판독 동작도 기억 장치(100B) 및 기억 장치(100C)와 같은 식으로 수행할 수 있다.
또한 기억 장치(100D) 및 기억 장치(100E)에서는, 메모리 셀(110[1]) 내지 메모리 셀(110[k])의 기록 동작과, 메모리 셀(110[k+1]) 내지 메모리 셀(110[n])의 기록 동작을 따로따로 수행할 수 있다. 따라서 기록 동작에 필요한 소비 전력을 저감할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 기억 장치(100)를 포함하는 반도체 장치(200)의 구성예에 대하여 설명한다.
도 19에 본 발명의 일 형태인 반도체 장치(200)의 구성예를 나타낸 블록도를 나타내었다. 도 19에 나타낸 반도체 장치(200)는 구동 회로(210)와 메모리 어레이(220)를 가진다. 메모리 어레이(220)는 하나 이상의 기억 장치(100)를 가진다. 도 19에는, 메모리 어레이(220)가 매트릭스상으로 배치된 복수의 기억 장치(100)(복수의 스트링)를 가지는 예를 나타내었다.
구동 회로(210)는 PSW(241)(파워 스위치), PSW(242), 및 주변 회로(215)를 가진다. 주변 회로(215)는 주변 회로(211), 제어 회로(212)(Control Circuit), 및 전압 생성 회로(228)를 가진다.
반도체 장치(200)에서 각 회로, 각 신호, 및 각 전압은 필요에 따라 적절히 취사선택할 수 있다. 또는 다른 회로 또는 다른 신호를 추가하여도 좋다. 예를 들어, 전원 회로나 승압 회로 등을 제공하여도 좋다. 신호(BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, PON2)는 외부로부터의 입력 신호이고, 신호(RDA)는 외부에 대한 출력 신호이다. 신호(CLK)는 클록 신호이다.
또한 신호(BW), 신호(CE), 및 신호(GW)는 제어 신호이다. 신호(CE)는 칩 인에이블 신호이고, 신호(GW)는 글로벌 기록 인에이블 신호이고, 신호(BW)는 바이트 기록 인에이블 신호이다. 신호(ADDR)는 어드레스 신호이다. 신호(WDA)는 기록 데이터 신호이고, 신호(RDA)는 판독 데이터 신호이다. 신호(PON1), 신호(PON2)는 파워 게이팅 제어용 신호이다. 또한 신호(PON1, PON2)는 제어 회로(212)에서 생성하여도 좋다.
제어 회로(212)는 반도체 장치(200)의 동작 전반을 제어하는 기능을 가지는 로직 회로이다. 예를 들어 제어 회로는 신호(CE), 신호(GW), 및 신호(BW)를 논리 연산하여 반도체 장치(200)의 동작 모드(예를 들어 기록 동작, 판독 동작)를 결정한다. 또는 제어 회로(212)는 이 동작 모드가 실행되도록 주변 회로(211)의 제어 신호를 생성한다.
전압 생성 회로(228)는 음의 전압을 생성하는 기능을 가진다. WAKE는 CLK의 전압 생성 회로(228)에 대한 입력을 제어하는 기능을 가진다. 예를 들어 WAKE로서 H 레벨의 신호가 공급되면 신호(CLK)가 전압 생성 회로(228)에 입력되고, 전위 생성 회로(228)는 음의 전압을 생성한다.
주변 회로(211)는 기억 장치(100)에 대한 데이터의 기록 및 판독을 하기 위한 회로이다. 주변 회로(211)는 행 디코더(221)(Row Decoder), 열 디코더(222)(Column Decoder), 행 드라이버(223)(Row Driver), 열 드라이버(224)(Column Driver), 입력 회로(225)(Input Cir.), 출력 회로(226)(Output Cir.), 및 감지 증폭기(227)(Sense Amplifier)를 가진다.
행 디코더(221) 및 열 디코더(222)는 신호(ADDR)를 디코딩하는 기능을 가진다. 행 디코더(221)는 액세스하는 행을 지정하기 위한 회로이고, 열 디코더(222)는 액세스하는 열을 지정하기 위한 회로이다. 행 드라이버(223)는 행 디코더(221)가 지정하는 배선(WL)을 선택하는 기능을 가진다. 열 드라이버(224)는 데이터를 기억 장치(100)에 기록하는 기능, 기억 장치(100)로부터 데이터를 판독하는 기능, 판독한 데이터를 유지하는 기능 등을 가진다.
입력 회로(225)는 신호(WDA)를 유지하는 기능을 가진다. 입력 회로(225)가 유지하는 데이터는 열 드라이버(224)에 출력된다. 입력 회로(225)의 출력 데이터는 기억 장치(100)에 기록되는 데이터(Din)이다. 열 드라이버(224)가 기억 장치(100)로부터 판독한 데이터(Dout)는 출력 회로(226)에 출력된다. 출력 회로(226)는 Dout를 유지하는 기능을 가진다. 또한 출력 회로(226)는 Dout를 반도체 장치(200)의 외부에 출력하는 기능을 가진다. 출력 회로(226)로부터 출력되는 데이터는 신호(RDA)이다.
PSW(241)는 주변 회로(215)에 대한 VDD의 공급을 제어하는 기능을 가진다. PSW(242)는 행 드라이버(223)에 대한 VHM의 공급을 제어하는 기능을 가진다. 여기서는 반도체 장치(200)의 고전원 전압이 VDD이고, 저전원 전압이 GND(접지 전위)이다. 또한 VHM은 워드선을 고레벨로 하기 위하여 사용되는 고전원 전압이고, VDD보다 높다. 신호(PON1)에 의하여 PSW(241)의 온/오프가 제어되고, 신호(PON2)에 의하여 PSW(242)의 온/오프가 제어된다. 도 19에서는 주변 회로(215)에서 VDD가 공급되는 전원 도메인의 개수를 하나로 하였지만, 복수로 할 수도 있다. 이 경우, 각 전원 도메인에 파워 스위치를 제공하면 좋다.
구동 회로(210)와 메모리 어레이(220)는 동일 평면 위에 제공되어도 좋다. 또한 도 20의 (A)에 나타낸 바와 같이 구동 회로(210)와 메모리 어레이(220)를 중첩하여 제공하여도 좋다. 구동 회로(210)와 메모리 어레이(220)를 중첩하여 제공함으로써 신호 전반 거리를 짧게 할 수 있다. 또한 도 20의 (B)에 나타낸 바와 같이 구동 회로(210) 위에 복수의 메모리 어레이(220)를 중첩하여 제공하여도 좋다.
또한 도 20의 (C)에 나타낸 바와 같이 구동 회로(210)의 위 및 아래에 메모리 어레이(220)를 제공하여도 좋다. 도 20의 (C)에서는 구동 회로(210)의 위 및 아래에 각각 1층의 메모리 어레이(220)를 제공하는 예를 나타내었다. 복수의 메모리 어레이(220)로 구동 회로(210)를 끼우도록 배치함으로써 신호 전반 거리를 더 짧게 할 수 있다. 또한 구동 회로(210) 위에 적층되는 메모리 어레이(220)와, 구동 회로(210) 아래에 적층되는 메모리 어레이(220)의 층수는 각각 1층 이상이면 좋다. 구동 회로(210) 위에 적층되는 메모리 어레이(220)의 개수와, 구동 회로(210) 아래에 적층되는 메모리 어레이(220)의 개수는 같은 것이 바람직하다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 위의 실시형태에서 설명한 기억 장치(100) 및 반도체 장치(200)에 적용할 수 있는 트랜지스터의 구성에 대하여 설명한다. 일례로서, 상이한 전기 특성을 가지는 트랜지스터를 적층하여 제공하는 구성에 대하여 설명한다. 상기 구성으로 함으로써, 반도체 장치의 설계 자유도를 높일 수 있다. 또한 상이한 전기 특성을 가지는 트랜지스터를 적층하여 제공함으로써, 반도체 장치의 집적도를 높일 수 있다.
반도체 장치의 단면 구조의 일부를 도 21에 나타내었다. 도 21에 나타낸 반도체 장치는 트랜지스터(550)와, 트랜지스터(500)와, 용량 소자(600)를 가진다. 도 23의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 23의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 23의 (C)는 트랜지스터(550)의 채널 폭 방향의 단면도이다. 예를 들어 트랜지스터(500)는 위의 실시형태에 나타낸 트랜지스터(111)에 상당하고, 트랜지스터(550)는 트랜지스터(112)에 상당한다. 또한 용량 소자(600)는 용량 소자(113)에 상당한다.
트랜지스터(500)는 OS 트랜지스터이다. OS 트랜지스터는 오프 전류가 매우 낮다. 따라서, 트랜지스터(500)를 통하여 기억 노드에 기록한 데이터 전압 또는 전하가 장기간 유지될 수 있다. 즉, 기억 노드(노드(ND))의 리프레시 동작의 빈도가 저감되거나 또는 리프레시 동작이 불필요하기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다.
도 21에서 트랜지스터(500)는 트랜지스터(550) 위쪽에 제공되고, 용량 소자(600)는 트랜지스터(550) 및 트랜지스터(500) 위쪽에 제공되어 있다.
트랜지스터(550)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다.
트랜지스터(550)는 도 23의 (C)에 나타낸 바와 같이, 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재(介在)하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(550)를 Fin형으로 함으로써, 실효적인 채널 폭이 증대되어, 트랜지스터(550)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(550)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(550)는 p채널 트랜지스터 및 n패널 트랜지스터 중 어느 쪽이어도 좋다.
반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(비소화 갈륨), GaAlAs(비소화 갈륨 알루미늄) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써 트랜지스터(550)를 HEMT로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등 n형 도전성을 부여하는 원소 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소, 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 상기 도전체의 재료를 선택함으로써 트랜지스터의 문턱 전압을 조정할 수 있다. 구체적으로는 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
트랜지스터(550)는 SOI(Silicon on Insulator) 기판 등을 사용하여 형성하여도 좋다.
또한 SOI 기판으로서는, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열을 수행하여 표면으로부터 일정한 깊이에 산화층을 형성함과 함께, 표면층에 생긴 결함을 소멸시켜 형성한 SIMOX(Separation by Implanted Oxygen) 기판이나, 수소 이온 주입에 의하여 형성된 미소한 공동(void)의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개(劈開)하는 스마트 컷법, ELTRAN법(등록 상표: Epitaxial Layer Transfer) 등을 사용하여 형성된 SOI 기판을 사용하여도 좋다. 단결정 기판을 사용하여 형성된 트랜지스터는 채널 형성 영역에 단결정 반도체를 가진다.
또한 도 21에 나타낸 트랜지스터(550)는 일례이고, 그 구성에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어, 반도체 장치가 OS 트랜지스터만으로 이루어진 단극성 회로(n채널형 트랜지스터만 등, 극성이 동일한 트랜지스터를 의미함)인 경우, 도 22에 나타낸 바와 같이, 트랜지스터(550)의 구성을 트랜지스터(500)와 같은 구성으로 하면 좋다. 또한 트랜지스터(500)의 자세한 사항에 대해서는 후술한다.
트랜지스터(550)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공된다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
또한 본 명세서에서, 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 실리콘을 가리키고, 질화산화 실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 실리콘을 가리킨다. 이와 같이, 본 명세서에서 "산화질화"란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, "질화산화"란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연체(322)는 그 아래쪽에 제공되는 트랜지스터(550) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한 절연체(324)에는 기판(311) 또는 트랜지스터(550) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(550) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량은 TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여, 10Х1015atoms/cm2 이하, 바람직하게는 5Х1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)에 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다. 또한 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구성을 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 접속되는 플러그가 일체가 되어 있어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
플러그 및 배선(도전체(328), 도전체(330) 등) 각각의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 21에서는 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성된다. 도전체(356)는 트랜지스터(550)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(550)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(550)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지하면서 트랜지스터(550)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구성인 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어 도 21에서는 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성된다. 도전체(366)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(360)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(550)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(550)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어 도 21에서는 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성된다. 도전체(376)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(370)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(550)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(550)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어 도 21에서는 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성된다. 도전체(386)는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(380)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(550)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(550)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
상기에서 도전체(356)를 포함하는 배선층, 도전체(366)를 포함하는 배선층, 도전체(376)를 포함하는 배선층, 및 도전체(386)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 도전체(356)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(356)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
절연체(384) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층되어 제공된다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는 산소나 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(510) 및 절연체(514)에는, 예를 들어 기판(311) 또는 트랜지스터(550)를 제공하는 영역 등으로부터 트랜지스터(500)를 제공하는 영역으로 확산되는 수소나 불순물에 대한 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(550) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다.
또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물이 트랜지스터(500)에 혼입되는 것을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터 산소가 방출되는 것을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 도전체(518), 및 트랜지스터(500)를 구성하는 도전체(예를 들어 도전체(503)) 등이 매립되어 있다. 또한 도전체(518)는 용량 소자(600) 또는 트랜지스터(550)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(510) 및 절연체(514)와 접한 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성으로 함으로써, 트랜지스터(550)와 트랜지스터(500)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(550)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 23의 (A), (B)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(514) 및 절연체(516)에 매립되도록 배치된 도전체(503)와, 절연체(516) 및 도전체(503) 위에 배치된 절연체(520)와, 절연체(520) 위에 배치된 절연체(522)와, 절연체(522) 위에 배치된 절연체(524)와, 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)과, 산화물(530b) 위에 서로 떨어져 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이와 중첩하는 개구가 형성된 절연체(580)와, 개구의 밑면 및 측면에 배치된 절연체(545)와, 절연체(545)의 형성면에 배치된 도전체(560)를 가진다.
또한 도 23의 (A) 및 (B)에 나타낸 바와 같이, 산화물(530a), 산화물(530b), 도전체(542a), 및 도전체(542b)와 절연체(580) 사이에 절연체(544)가 배치되는 것이 바람직하다. 또한 도 23의 (A) 및 (B)에 나타낸 바와 같이, 도전체(560)는 절연체(545)의 내측에 제공된 도전체(560a)와, 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 가지는 것이 바람직하다. 또한 도 23의 (A) 및 (B)에 나타낸 바와 같이, 절연체(580), 도전체(560), 및 절연체(545) 위에 절연체(574)가 배치되는 것이 바람직하다.
또한 본 명세서 등에서, 산화물(530a) 및 산화물(530b)을 통틀어 산화물(530)이라고 하는 경우가 있다.
또한 채널이 형성되는 영역과 그 근방에서 산화물(530a)과 산화물(530b)의 2층이 적층되는 트랜지스터(500)의 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 산화물(530b)의 단층, 또는 3층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다.
또한 트랜지스터(500)에서 도전체(560)는 2층의 적층 구성을 가지지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(560)가 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 도 21, 도 22, 도 23의 (A)에 나타낸 트랜지스터(500)는 일례이고, 그 구성에 한정되지 않고, 회로 구성이나 구동 방법 등에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서, 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구 및 도전체(542a)와 도전체(542b)에 끼워진 영역에 매립되도록 형성된다. 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉 트랜지스터(500)에서, 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치시킬 수 있다. 따라서, 도전체(560)를 위치를 맞추기 위한 마진을 제공하지 않고 형성할 수 있기 때문에, 트랜지스터(500)의 점유 면적의 축소를 도모할 수 있다. 이에 의하여 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
또한 도전체(560)가 도전체(542a)와 도전체(542b) 사이의 영역에 자기 정합적으로 형성되기 때문에, 도전체(560)는 도전체(542a) 또는 도전체(542b)와 중첩되는 영역을 가지지 않는다. 이로써 도전체(560)와 도전체(542a) 및 도전체(542b) 사이에 형성되는 기생 용량을 저감할 수 있다. 따라서 트랜지스터(500)는 스위칭 속도가 향상되고, 높은 주파수 특성을 가질 수 있다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(503)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 문턱 전압을 제어할 수 있다. 특히 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 문턱 전압을 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(503)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 이로써, 도전체(560) 및 도전체(503)에 전위를 인가한 경우, 도전체(560)로부터 발생되는 전계와 도전체(503)로부터 발생되는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다.
본 명세서 등에서는, 한 쌍의 게이트 전극(제 1 게이트 전극 및 제 2 게이트 전극)의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구성을 surrounded channel(S-channel) 구조라고 부른다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 다르다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성을 높일 수 있고, 바꿔 말하면 단채널 효과가 발생하기 어려운 트랜지스터로 할 수 있다.
또한 도전체(503)는 도전체(518)와 같은 구성을 가지고, 절연체(514) 및 절연체(516)의 개구의 내벽에 접하여 도전체(503a)가 형성되고, 그 내측에 도전체(503b)가 형성된다. 또한 도전체(503a) 및 도전체(503b)가 적층된 트랜지스터(500)의 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(503)를 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
여기서 도전체(503a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물을 투과시키기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소를 투과시키기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능이다.
예를 들어 도전체(503a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(503b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다.
또한 도전체(503)가 배선의 기능을 겸하는 경우, 도전체(503b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 또한 본 실시형태에서는 도전체(503)를 도전체(503a)와 도전체(503b)의 적층으로 나타내었지만 도전체(503)는 단층 구조이어도 좋다.
절연체(520), 절연체(522), 및 절연체(524)는 제 2 게이트 절연막으로서의 기능을 가진다.
여기서 산화물(530)과 접하는 절연체(524)에는 화학량론적 조성을 충족하는 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 상기 산소는 가열에 의하여 막 내로부터 방출되기 쉽다. 본 명세서 등에서는, 가열에 의하여 방출되는 산소를 '과잉 산소'라고 부르는 경우가 있다. 즉, 절연체(524)에는 과잉 산소를 포함하는 영역('과잉 산소 영역'이라고도 함)이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(530)과 접하여 제공함으로써, 산화물(530) 내의 산소 결손(VO: oxygen vacancy라고도 함)을 저감하여, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다. 또한 산화물(530) 내의 산소 결손에 수소가 들어간 경우, 상기 결함(이하 VOH라고 부르는 경우가 있음)은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합되어 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스로 인하여 움직이기 쉽기 때문에, 산화물 반도체에 수소가 많이 포함되면 트랜지스터의 신뢰성이 악화될 우려도 있다. 본 발명의 일 형태에서는, 산화물(530) 내의 VOH를 가능한 한 저감하고, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는, 산화물 반도체 내의 수분, 수소 등의 불순물을 제거하는 것('탈수' 또는 '탈수소화 처리'라고도 함)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보전하는 것('가산소화 처리'라고도 함)이 중요하다. VOH 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 상기 과잉 산소 영역을 가지는 절연체와 산화물(530)이 접한 상태에서 가열 처리, 마이크로파 처리, 및 RF 처리 중 어느 하나 또는 복수를 수행하여도 좋다. 상기 처리를 수행함으로써, 산화물(530) 내의 물 또는 수소를 제거할 수 있다. 예를 들어 산화물(530)에서, VOH의 결합이 절단되는 반응, 바꿔 말하면 'VOH→Vo+H'라는 반응이 일어나 탈수소화될 수 있다. 이때 발생한 수소의 일부는, 산소와 결합하여 H2O가 되고, 산화물(530) 또는 산화물(530) 근방의 절연체로부터 제거되는 경우가 있다. 또한 수소의 일부는 도전체(542)에 게터링되는 경우가 있다.
또한 상기 마이크로파 처리에는, 예를 들어 고밀도 플라스마를 발생시키는 전원을 가지는 장치 또는 기판 측에 RF를 인가하는 전원을 가지는 장치를 사용하는 것이 적합하다. 예를 들어, 산소를 포함하는 가스를 사용하며, 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 산소 라디칼을 효율적으로 산화물(530) 또는 산화물(530) 근방의 절연체 내에 도입할 수 있다. 또한 상기 마이크로파 처리에서는, 압력을 133Pa 이상, 바람직하게는 200Pa 이상, 더 바람직하게는 400Pa 이상으로 하면 좋다. 또한 마이크로파 처리를 수행하는 장치 내에 도입하는 가스로서, 예를 들어 산소와 아르곤을 사용하고, 산소 유량비(O2/(O2+Ar))가 50% 이하, 바람직하게는 10% 이상 30% 이하에서 수행하면 좋다.
또한 트랜지스터(500)의 제작 공정에서, 산화물(530)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 바람직하다. 상기 가열 처리는, 예를 들어 100℃ 이상 450℃ 이하, 더 바람직하게는 350℃ 이상 400℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(530)에 산소를 공급하여, 산소 결손(VO)을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(530)에 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(530) 내의 산소 결손을 수복(修復)하는, 바꿔 말하면 'VO+O→null'이라는 반응을 촉진시킬 수 있다. 또한 산화물(530) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여, 산화물(530) 내에 잔존한 수소가 산소 결손과 재결합하여 VOH가 형성되는 것을 억제할 수 있다.
또한 절연체(524)가 과잉 산소 영역을 가지는 경우, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는(상기 산소를 투과시키기 어려운) 것이 바람직하다.
절연체(522)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(530)이 가지는 산소는 절연체(520) 측으로 확산되지 않아 바람직하다. 또한 절연체(524)나 산화물(530)이 가지는 산소와 도전체(503)가 반응하는 것을 억제할 수 있다.
절연체(522)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층으로 또는 적층하여 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
특히 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소를 투과시키기 어려운) 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서는, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터의 산소의 방출이나, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
또한 절연체(520)는 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(520)나 절연체(526)를 얻을 수 있다.
또한 도 23의 (A), (B)의 트랜지스터(500)에서는 3층의 적층 구조로 이루어진 제 2 게이트 절연막으로서 절연체(520), 절연체(522), 및 절연체(524)가 도시되어 있지만, 제 2 게이트 절연막은 단층, 2층, 또는 4층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터(500)는 채널 형성 영역을 포함하는 산화물(530)에 산화물 반도체로서 기능하는 금속 산화물을 사용한다. 예를 들어, 산화물(530)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다.
산화물 반도체로서 기능하는 금속 산화물은 스퍼터링법으로 형성하여도 좋고, ALD(Atomic Layer Deposition)법으로 형성하여도 좋다. 또한 산화물 반도체로서 기능하는 금속 산화물에 대해서는 다른 실시형태에서 자세히 설명한다.
또한 산화물(530)에서 채널 형성 영역으로서 기능하는 금속 산화물은 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)은 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구성물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(530)은, 각 금속 원자의 원자수비가 다른 복수의 산화물층으로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(530a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
또한 산화물(530a)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 바꿔 말하면 산화물(530a)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다.
여기서 산화물(530a) 및 산화물(530b)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면 산화물(530a) 및 산화물(530b)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는 산화물(530a)과 산화물(530b)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는 산화물(530a)과 산화물(530b)이 산소 외에 공통의 원소를 가짐(주성분으로 함)으로써 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아져, 트랜지스터(500)는 높은 온 전류를 얻을 수 있다.
산화물(530b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542a) 및 도전체(542b)가 제공된다. 도전체(542a) 및 도전체(542b)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 가지기 때문에 바람직하다.
또한 도 23의 (A)에서는 도전체(542a) 및 도전체(542b)를 단층 구조로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도 23의 (A)에 나타낸 바와 같이, 산화물(530)과 도전체(542a)(도전체(542b))의 계면과 그 근방에는 저저항 영역으로서 영역(543a) 및 영역(543b)이 형성되는 경우가 있다. 이때 영역(543a)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(543b)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한 영역(543a)과 영역(543b) 사이의 영역에 채널 형성 영역이 형성된다.
상기 도전체(542a)(도전체(542b))를 산화물(530)과 접하도록 제공함으로써, 영역(543a)(영역(543b))의 산소 농도가 저감되는 경우가 있다. 또한 영역(543a)(영역(543b))에, 도전체(542a)(도전체(542b))에 포함되는 금속과, 산화물(530)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 영역(543a)(영역(543b))의 캐리어 밀도가 증가하여 영역(543a)(영역(543b))은 저저항 영역이 된다.
절연체(544)는 도전체(542a) 및 도전체(542b)를 덮도록 제공되어, 도전체(542a) 및 도전체(542b)의 산화를 억제한다. 이때 절연체(544)는 산화물(530)의 측면을 덮어 절연체(524)와 접하도록 제공되어도 좋다.
절연체(544)로서는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 네오디뮴, 란타넘, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 또한 절연체(544)로서 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수도 있다.
특히 절연체(544)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 나중의 공정에서의 열처리에서 결정화하기 어렵기 때문에 바람직하다. 또한 도전체(542a) 및 도전체(542b)가 내산화성을 가지는 재료이거나, 또는 산소를 흡수하여도 도전성이 현저히 저하되지 않는 재료인 경우에는, 절연체(544)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(544)를 가짐으로써, 절연체(580)에 포함되는 물 및 수소 등의 불순물이 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연체(580)가 가지는 과잉 산소에 의하여 도전체(542)가 산화되는 것을 억제할 수 있다.
절연체(545)는 제 1 게이트 절연막으로서 기능한다. 절연체(545)는 상술한 절연체(524)와 마찬가지로, 산소를 과잉으로 포함하고 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다.
구체적으로는 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
과잉 산소를 포함하는 절연체를 절연체(545)로서 제공함으로써, 절연체(545)로부터 산화물(530b)의 채널 형성 영역에 산소를 효과적으로 공급할 수 있다. 또한 절연체(524)와 마찬가지로, 절연체(545) 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(545)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다. 또한 절연체(545)의 형성 전 및/또는 형성 후에 상술한 마이크로파 처리를 수행하여도 좋다.
또한 절연체(545)가 포함하는 과잉 산소를 효율적으로 산화물(530)에 공급하기 위하여 절연체(545)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(545)로부터 도전체(560)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(545)로부터 도전체(560)로의 과잉 산소의 확산이 억제된다. 즉 산화물(530)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한 과잉 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 상기 금속 산화물로서는 절연체(544)에 사용할 수 있는 재료를 사용하면 좋다.
또한 절연체(545)는 제 2 게이트 절연막과 마찬가지로 적층 구조를 가져도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있기 때문에, 게이트 절연막으로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도 23의 (A) 및 (B)에서는 2층 구조로 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(545)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전체(560a)로서, 산화물(530)에 적용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전체(560b)를 스퍼터링법으로 성막함으로써, 도전체(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(560b)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(580)는 절연체(544)를 개재하여 도전체(542a) 및 도전체(542b) 위에 제공된다. 절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 예를 들어 절연체(580)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히 산화 실리콘 및 공공을 가지는 산화 실리콘은 나중의 공정에서 용이하게 과잉 산소 영역을 형성할 수 있으므로 바람직하다.
절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체(580)를 제공함으로써, 절연체(580) 내의 산소를 산화물(530)에 효율적으로 공급할 수 있다. 또한 절연체(580) 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(580)의 개구는 도전체(542a)와 도전체(542b) 사이의 영역과 중첩하여 형성된다. 이에 의하여, 도전체(560)는 절연체(580)의 개구 및 도전체(542a)와 도전체(542b)에 끼워진 영역에 매립되도록 형성된다.
반도체 장치를 미세화하기 위하여 게이트 길이를 짧게 하는 것이 요구되지만, 도전체(560)의 도전성이 낮아지지 않도록 할 필요가 있다. 이를 위하여 도전체(560)의 막 두께를 두껍게 하면, 도전체(560)는 종횡비가 높은 형상이 될 수 있다. 본 실시형태에서는 도전체(560)를 절연체(580)의 개구에 매립되도록 제공하기 때문에, 도전체(560)를 종횡비가 높은 형상으로 하여도 공정 중에 도전체(560)가 무너지는 일 없이 형성할 수 있다.
절연체(574)는 절연체(580)의 상면, 도전체(560)의 상면, 및 절연체(545)의 상면에 접하여 제공되는 것이 바람직하다. 절연체(574)를 스퍼터링법에 의하여 성막함으로써, 절연체(545) 및 절연체(580)에 과잉 산소 영역을 제공할 수 있다. 이에 의하여 이 과잉 산소 영역으로부터 산화물(530) 내에 산소를 공급할 수 있다.
예를 들어, 절연체(574)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다. 따라서 스퍼터링법으로 성막한 산화 알루미늄은 산소 공급원이면서 수소 등의 불순물의 배리어막으로서의 기능도 가질 수 있다.
또한 절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로, 막 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(581), 절연체(574), 절연체(580), 및 절연체(544)에 형성된 개구에 도전체(540a) 및 도전체(540b)를 배치한다. 도전체(540a) 및 도전체(540b)는 도전체(560)를 사이에 두고 대향하여 제공된다. 도전체(540a) 및 도전체(540b)는 후술하는 도전체(546) 및 도전체(548)와 같은 구성을 가진다.
절연체(581) 위에는 절연체(582)가 제공된다. 절연체(582)는 산소나 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 따라서 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물이 트랜지스터(500)에 혼입되는 것을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터 산소가 방출되는 것을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 절연체(582) 위에는 절연체(586)가 제공된다. 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(520), 절연체(522), 절연체(524), 절연체(544), 절연체(580), 절연체(574), 절연체(581), 절연체(582), 및 절연체(586)에는 도전체(546) 및 도전체(548) 등이 매립되어 있다.
도전체(546) 및 도전체(548)는 용량 소자(600), 트랜지스터(500), 또는 트랜지스터(550)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(546) 및 도전체(548)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 트랜지스터(500)를 형성한 후, 트랜지스터(500)를 둘러싸도록 개구를 형성하고, 상기 개구를 덮도록 수소 또는 물에 대한 배리어성이 높은 절연체를 형성하여도 좋다. 상술한 배리어성이 높은 절연체로 트랜지스터(500)를 감쌈으로써, 외부로부터 수분 및 수소가 침입하는 것을 방지할 수 있다. 또는 수소 또는 물에 대한 배리어성이 높은 절연체로, 복수의 트랜지스터(500)를 함께 감싸도 좋다. 또한 트랜지스터(500)를 둘러싸도록 개구를 형성하는 경우, 예를 들어 절연체(522) 또는 절연체(514)에 도달하는 개구를 형성하고, 절연체(522) 또는 절연체(514)와 접하도록 상술한 배리어성이 높은 절연체를 형성하면, 트랜지스터(500)의 제작 공정의 일부를 겸할 수 있기 때문에 적합하다. 또한 수소 또는 물에 대한 배리어성이 높은 절연체로서는, 예를 들어 절연체(522) 또는 절연체(514)와 같은 재료를 사용하면 좋다.
다음으로, 트랜지스터(500) 위쪽에는 용량 소자(600)가 제공된다. 용량 소자(600)는 도전체(610)와, 도전체(620)와, 절연체(630)를 가진다.
또한 도전체(546) 및 도전체(548) 위에 도전체(612)를 제공하여도 좋다. 도전체(612)는 트랜지스터(500)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(610)는 용량 소자(600)의 전극으로서의 기능을 가진다. 또한 도전체(612) 및 도전체(610)는 동시에 형성할 수 있다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
본 실시형태에서는 도전체(612) 및 도전체(610)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 또한 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구성과 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(640)가 제공된다. 절연체(640)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(640)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치를 미세화 또는 고집적화할 수 있다.
본 발명의 일 형태의 반도체 장치에 사용할 수 있는 기판으로서는 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판(예를 들어 스테인리스·스틸 기판, 스테인리스·스틸·포일을 가지는 기판, 텅스텐 기판, 텅스텐·포일을 가지는 기판 등), 반도체 기판(예를 들어 단결정 반도체 기판, 다결정 반도체 기판, 또는 화합물 반도체 기판 등), SOI(Silicon on Insulator) 기판 등을 사용할 수 있다. 또한 본 실시형태의 처리 온도에 견딜 수 있는 내열성을 가지는 플라스틱 기판을 사용하여도 좋다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노실리케이트 유리, 또는 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 이 외에 결정화 유리 등을 사용할 수 있다.
또는 기판으로서 가요성 기판, 접합 필름, 섬유상 재료를 포함한 종이, 또는 기재 필름 등을 사용할 수 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서 아래와 같은 것을 들 수 있다. 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는 일례로서 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 또는 폴리염화 바이닐 등이 있다. 또는 일례로서는 폴리아마이드, 폴리이미드, 아라미드 수지, 에폭시 수지, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써, 특성, 크기, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 크기가 작은 트랜지스터를 제조할 수 있다. 이와 같은 트랜지스터에 의하여 회로를 구성하면, 회로의 저소비 전력화 또는 회로의 고집적화를 도모할 수 있다.
또한 기판으로서 가요성 기판을 사용하고, 가요성 기판 위에 트랜지스터, 저항기, 및/또는 용량 소자 등을 직접 형성하여도 좋다. 또는 기판과, 트랜지스터, 저항기, 및/또는 용량 소자 등 사이에 박리층을 제공하여도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후에 기판으로부터 분리하고 다른 기판에 전재하기 위하여 사용할 수 있다. 이때, 트랜지스터, 저항기, 및/또는 용량 소자 등은 내열성이 낮은 기판이나 가요성 기판에도 전재될 수 있다. 또한 상술한 박리층에는 예를 들어 텅스텐막과 산화 실리콘막의 무기막의 적층 구조의 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성, 수소를 포함한 실리콘막 등을 사용할 수 있다.
즉, 어떤 기판 위에 반도체 장치를 형성하고, 그 후에 다른 기판에 반도체 장치를 전치(轉置)하여도 좋다. 반도체 장치가 전치되는 기판의 일례로서는, 상술한 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스터), 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써 가요성을 가지는 반도체 장치의 제조, 쉽게 고장나지 않는 반도체 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
가요성을 가지는 기판 위에 반도체 장치를 제공함으로써, 중량의 증가를 억제하고 파손되기 어려운 반도체 장치를 제공할 수 있다.
<트랜지스터의 변형예 1>
도 24의 (A), (B), 및 (C)에 나타낸 트랜지스터(500A)는 도 23의 (A) 및 (B)에 나타낸 구성의 트랜지스터(500)의 변형예이다. 도 24의 (A)는 트랜지스터(500A)의 상면도이고, 도 24의 (B)는 트랜지스터(500A)의 채널 길이 방향의 단면도이고, 도 24의 (C)는 트랜지스터(500A)의 채널 폭 방향의 단면도이다. 또한 도 24의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소의 기재를 생략하였다. 도 24의 (A), (B), 및 (C)에 나타낸 구성은 트랜지스터(550) 등, 본 발명의 일 형태의 반도체 장치가 가지는 다른 트랜지스터에도 적용할 수 있다.
도 24의 (A), (B), 및 (C)에 나타낸 구성의 트랜지스터(500A)는 절연체(552), 절연체(513), 및 절연체(404)를 가지는 점에서 도 23의 (A), (B)에 나타낸 구성의 트랜지스터(500)와 다르다. 또한 도전체(540a)의 측면에 접하여 절연체(552)가 제공되고, 도전체(540b)의 측면에 접하여 절연체(552)가 제공되는 점에서 도 23의 (A), (B)에 나타낸 트랜지스터(500)와 다르다. 또한 절연체(520)를 가지지 않는 점에서 도 23의 (A), (B)에 나타낸 구성의 트랜지스터(500)와 다르다.
도 24의 (A), (B), 및 (C)에 나타낸 구성의 트랜지스터(500A)는 절연체(512) 위에 절연체(513)가 제공된다. 또한 절연체(574) 위 및 절연체(513) 위에 절연체(404)가 제공된다.
도 24의 (A), (B), 및 (C)에 나타낸 구성의 트랜지스터(500A)에서는 절연체(514), 절연체(516), 절연체(522), 절연체(524), 절연체(544), 절연체(580), 및 절연체(574)가 패터닝되고, 이들을 절연체(404)가 덮는 구성이 되어 있다. 즉, 절연체(404)는 절연체(574)의 상면, 절연체(574)의 측면, 절연체(580)의 측면, 절연체(544)의 측면, 절연체(524)의 측면, 절연체(522)의 측면, 절연체(516)의 측면, 절연체(514)의 측면, 절연체(513)의 상면과 각각 접한다. 이에 의하여, 산화물(530) 등은 절연체(404)와 절연체(513)에 의하여 외부로부터 이격된다.
절연체(513) 및 절연체(404)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나) 또는 물 분자의 확산을 억제하는 기능이 높은 것이 바람직하다. 예를 들어, 절연체(513) 및 절연체(404)로서 수소 배리어성이 높은 재료인 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다. 이에 의하여 산화물(530)에 수소 등이 확산되는 것을 억제할 수 있기 때문에 트랜지스터(500A)의 특성 저하를 억제할 수 있다. 따라서 본 발명의 일 형태의 반도체 장치의 신뢰성을 높일 수 있다.
절연체(552)는 절연체(581), 절연체(404), 절연체(574), 절연체(580), 및 절연체(544)에 접하여 제공된다. 절연체(552)는 수소 또는 물 분자의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(552)로서 수소 배리어성이 높은 재료인 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등의 절연체를 사용하는 것이 바람직하다. 특히 질화 실리콘은 수소 배리어성이 높은 재료이므로 절연체(552)로서 사용하는 것이 적합하다. 절연체(552)로서 수소 배리어성이 높은 재료를 사용함으로써, 물 또는 수소 등의 불순물이 절연체(580) 등으로부터 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)로 확산되는 것을 억제할 수 있다. 또한 절연체(580)에 포함되는 산소가 도전체(540a) 및 도전체(540b)에 흡수되는 것을 억제할 수 있다. 이상에 의하여 본 발명의 일 형태의 반도체 장치의 신뢰성을 높일 수 있다.
<트랜지스터의 변형예 2>
도 25의 (A), (B), 및 (C)를 사용하여 트랜지스터(500B)의 구성예에 대하여 설명한다. 도 25의 (A)는 트랜지스터(500B)의 상면도이다. 도 25의 (B)는 도 25의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 25의 (C)는 도 25의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 25의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소의 기재를 생략하였다.
트랜지스터(500B)는 트랜지스터(500)의 변형예이고, 트랜지스터(500)로 치환할 수 있는 트랜지스터이다. 따라서 설명의 중복을 피하기 위하여 트랜지스터(500B)에서 트랜지스터(500)와 다른 점에 대하여 주로 설명한다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 가진다. 도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉, 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되어 도전율이 저하하는 것을 방지할 수 있다.
또한 도전체(560)의 상면 및 측면과 절연체(545)의 측면을 덮도록 절연체(544)를 제공하는 것이 바람직하다. 또한 절연체(544)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
절연체(544)를 제공함으로써 도전체(560)의 산화를 억제할 수 있다. 또한 절연체(544)를 가짐으로써 절연체(580)가 가지는 물 및 수소 등의 불순물이 트랜지스터(500B)로 확산되는 것을 억제할 수 있다.
트랜지스터(500B)에서는 도전체(542a)의 일부와 도전체(542b)의 일부에 도전체(560)가 중첩되기 때문에, 트랜지스터(500)보다 기생 용량이 커지기 쉽다. 따라서 트랜지스터(500)에 비하여 동작 주파수가 낮아지는 경향이 있다. 그러나 절연체(580) 등에 개구를 제공하여 도전체(560)나 절연체(545) 등을 매립하는 공정이 불필요하므로 트랜지스터(500)와 비교하여 생산성이 높다.
본 실시형태에 나타낸 구성, 구조, 방법 등은 다른 실시형태 및 실시예 등에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 산화물 반도체의 결정 구조 등에 대하여 자세히 설명한다.
[결정 구조의 분류]
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 26의 (A)를 사용하여 설명한다. 도 26의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga와, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 26의 (A)에 나타낸 바와 같이, 산화물 반도체는 크게 나누어 'Amorphous(무정형)'와, 'Crystalline(결정성)'와, 'Crystal(결정)'로 분류된다. 또한 'Amorphous'의 범주에는 completely amorphous가 포함된다. 또한 'Crystalline'의 범주에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다. 또한 'Crystalline'의 분류에서는 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 'Crystal'의 범주에는 single crystal 및 poly crystal이 포함된다.
또한 도 26의 (A)에 나타낸 굵은 테두리 내의 구조는, 'Amorphous(무정형)'와 'Crystal(결정)' 사이의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉, 상기 구조는 에너지적으로 불안정한 'Amorphous(무정형)'나, 'Crystal(결정)'과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서 'Crystalline'로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정에 의하여 얻어지는 XRD 스펙트럼을 도 26의 (B)에 나타내었다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 아래에서는, 도 26의 (B)에 나타낸 GIXD 측정에 의하여 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 기재한다. 또한 도 26의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 26의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 26의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 26의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는, 극미 전자선 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(극미 전자선 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 26의 (C)에 나타내었다. 도 26의 (C)는 기판에 대하여 평행하게 전자선을 입사하는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 26의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 극미 전자선 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 26의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
[산화물 반도체의 구조]
또한 산화물 반도체는 결정 구조에 착안한 경우, 도 26의 (A)와는 다르게 분류되는 경우가 있다. 예를 들어, 산화물 반도체는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
이어서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역이다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉, CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역은 각각, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등 중에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 가지는 층(이하, In층)과, 원소 M, 아연(Zn), 및 산소를 가지는 층(이하 (M, Zn)층)이 적층된 층상 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있다. 따라서 (M, Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 상기 변형에서 오각형, 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서는, 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어, In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면 제조 공정의 자유도를 높일 수 있게 된다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 바꿔 말하면, nc-OS는 미소한 결정을 가진다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어, XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS에 비하여 막 내의 수소 농도가 높다.
[산화물 반도체의 구성]
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재한 재료의 한 구성이다. 또한 아래에서는, 금속 산화물에 하나 또는 복수의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉, CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 가지는 복합 금속 산화물이다.
여기서 In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]가 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크고, [Ga]가 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]가 제 1 영역에서의 [Ga]보다 크고, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉, 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga를 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과, Ga를 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉, CAC-OS는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 가지고, 각각이 다른 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터의 채널 형성 영역에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 채널 형성 영역의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더더욱 바람직하고, 1×1012cm-3 미만인 것이 나아가 더더욱 바람직하다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체의 채널 형성 영역에서의 실리콘이나 탄소의 농도와, 산화물 반도체의 채널 형성 영역과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체의 채널 형성 영역 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체의 채널 형성 영역에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 5×1019atoms/cm3 미만, 더 바람직하게는 1×1019atoms/cm3 미만, 더욱 바람직하게는 5×1018atoms/cm3 미만, 더더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
[기타 반도체 재료]
산화물(530)에 사용할 수 있는 반도체 재료는 상술한 금속 산화물에 한정되지 않는다. 산화물(530)로서, 밴드 갭을 가지는 반도체 재료(제로 갭 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어 실리콘 등의 단일 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하는 것이 바람직하다. 특히, 반도체로서 기능하는 층상 물질을 반도체 재료에 사용하면 적합하다.
여기서 본 명세서 등에서 층상 물질이란 층상 결정 구조를 가지는 재료군의 총칭이다. 층상 결정 구조는 공유 결합이나 이온 결합에 의하여 형성되는 층이 판데르발스 힘과 같은 공유 결합이나 이온 결합보다 약한 결합에 의하여 적층되는 구조이다. 층상 물질은 단위층 내에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고, 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다.
층상 물질로서, 그래핀, 실리센, 칼코젠화물 등이 있다. 칼코젠화물은 칼코젠을 포함하는 화합물이다. 또한 칼코젠이란 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한 칼코젠화물로서 전이 금속 칼코제나이드, 13족 칼코제나이드 등을 들 수 있다.
산화물(530)로서, 예를 들어 반도체로서 기능하는 전이 금속 칼코제나이드를 사용하는 것이 바람직하다. 산화물(530)로서 적용할 수 있는 전이 금속 칼코제나이드로서, 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
본 실시형태에 나타내는 구성, 구조, 방법 등은 다른 실시형태 및 실시예 등에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 기억 장치가 실장된 반도체 장치의 일종인 칩(1200)의 일례에 대하여 도 27의 (A) 및 (B)를 사용하여 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 27의 (A)에 나타낸 바와 같이, 칩(1200)은 CPU(1211), GPU(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(미도시)가 제공되고, 도 27의 (B)에 나타낸 바와 같이 인쇄 회로 기판(Printed Circuit Board: PCB)(1201)의 제 1 면에 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고, 마더보드(1203)에 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 플래시 메모리(1222)로서, 위의 실시형태에 나타낸 반도체 장치를 사용하는 것이 바람직하다. 위의 실시형태에 나타낸 반도체 장치를 플래시 메모리(1222)에 사용함으로써, 플래시 메모리(1222)의 기억 용량을 늘릴 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산(product-sum operation)에 사용할 수 있다. GPU(1212)에 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비 전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면, CPU(1211)와 GPU(1212) 간의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 가진다. 컨트롤러에는 마우스, 키보드, 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등에 접속하기 위한 네트워크 회로를 가진다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 공정으로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 공정을 증가시킬 필요가 없어, 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리 능력이 우수하기 때문에, 스마트폰, 태블릿 단말기, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 위의 실시형태에 나타낸 기억 장치를 사용한 반도체 장치의 응용예에 대하여 설명한다. 위의 실시형태에 나타낸 기억 장치는 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용할 수 있다. 도 28의 (A) 내지 (E)에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 예를 들어 위의 실시형태에 나타낸 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 28의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 위의 실시형태에 나타낸 기억 장치 또는 반도체 장치를 제공할 수 있다.
도 28의 (B)는 SD 카드의 외관의 모식도이고, 도 28의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 가지는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 위의 실시형태에 나타낸 기억 장치 또는 반도체 장치를 제공할 수 있다.
도 28의 (D)는 SSD의 외관의 모식도이고, 도 28의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 위의 실시형태에 나타낸 기억 장치 또는 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태 등에 나타낸 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
도 29의 (A) 내지 (G)에 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치를 탑재한 전자 기기의 구체적인 예를 나타내었다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치는 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 텔레비전 장치, 디지털 사이니지(Digital Signage: 전자 간판), 파친코기 등의 대형 게임기, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 녹화 재생 장치, 내비게이션 시스템, 음향 재생 장치 등이 있다. 또한 여기서 컴퓨터에는 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
[정보 단말기]
본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치를 사용하여 마이크로 컨트롤러의 프로그램 저장용 기억 장치를 형성할 수 있다. 따라서 본 발명의 일 형태에 따르면 마이크로 컨트롤러 칩을 소형으로 할 수 있다.
도 29의 (A)에는 정보 단말기의 일종인 휴대 전화기(스마트폰)를 도시하였다. 정보 단말기(5100)는 하우징(5101)과 표시부(5102)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5102)에 제공되고, 버튼이 하우징(5101)에 제공된다. 본 발명의 일 형태에 따른 소형화된 마이크로 컨트롤러를 사용함으로써, 휴대 전화기 내부의 제한적인 공간을 유효 이용할 수 있다. 또한 휴대 전화기의 스토리지에 본 발명의 일 형태에 따른 기억 장치를 사용하여도 좋다. 이에 의하여, 상기 스토리지의 단위 면적당 기억 용량을 늘릴 수 있다.
도 29의 (B)에는 노트북형 정보 단말기(5200)를 도시하였다. 노트북형 정보 단말기(5200)는 정보 단말기의 본체(5201)와, 표시부(5202)와, 키보드(5203)를 가진다. 본 발명의 일 형태에 따른 소형화된 마이크로 컨트롤러를 사용함으로써, 노트북형 정보 단말기 내부의 제한적인 공간을 유효 이용할 수 있다. 또한 노트북형 정보 단말기의 스토리지에 본 발명의 일 형태에 따른 기억 장치를 사용하여도 좋다. 이에 의하여, 상기 스토리지의 단위 면적당 기억 용량을 늘릴 수 있다.
또한 위에서는 전자 기기로서 스마트폰 및 노트북형 정보 단말기를 예로 들어 각각 도 29의 (A), (B)에 도시하였지만, 스마트폰 및 노트북형 정보 단말기 외의 정보 단말기를 적용할 수도 있다. 스마트폰 및 노트북형 정보 단말기 외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 데스크톱형 정보 단말기, 워크스테이션 등이 있다.
[게임기]
도 29의 (C)는 게임기의 일례인 휴대용 게임기(5300)를 나타낸 것이다. 휴대용 게임기(5300)는 하우징(5301), 하우징(5302), 하우징(5303), 표시부(5304), 접속부(5305), 조작 키(5306) 등을 가진다. 하우징(5302) 및 하우징(5303)은 하우징(5301)에서 떼어낼 수 있다. 하우징(5301)에 제공된 접속부(5305)를 다른 하우징(미도시)에 장착함으로써, 표시부(5304)에 출력되는 영상을 다른 영상 기기(미도시)에 출력할 수 있다. 이때 하우징(5302) 및 하우징(5303)은 각각 조작부로서 기능할 수 있다. 이에 의하여, 복수의 플레이어가 동시에 게임을 할 수 있다. 하우징(5301), 하우징(5302), 및 하우징(5303)의 기판에 제공된 칩 등에 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치 등을 제공할 수 있다.
또한 도 29의 (D)는 게임기의 일례인 거치형 게임기(5400)를 나타낸 것이다. 거치형 게임기(5400)에는 무선 또는 유선으로 컨트롤러(5402)가 접속된다.
휴대용 게임기(5300), 거치형 게임기(5400) 등의 게임기에 본 발명의 일 형태에 따른 소형화된 마이크로 컨트롤러를 사용함으로써, 게임기 내부의 제한적인 공간을 유효 이용할 수 있다. 또한 휴대용 게임기의 스토리지에 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치 등을 사용하여도 좋다. 이에 의하여, 상기 스토리지의 단위 면적당 기억 용량을 늘릴 수 있다.
도 29의 (C), (D)에서는, 게임기의 일례로서 휴대용 게임기 및 거치형 게임기를 도시하였지만, 본 발명의 일 형태의 마이크로 컨트롤러를 적용하는 게임기는 이들에 한정되지 않는다. 본 발명의 일 형태의 마이크로 컨트롤러를 적용하는 게임기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 타격 연습용 피칭 머신 등이 있다.
[대형 컴퓨터]
본 발명의 일 형태의 기억 장치 또는 반도체 장치 등은 대형 컴퓨터에 적용될 수 있다.
도 29의 (E)는 대형 컴퓨터의 일례인 슈퍼컴퓨터(5500)를 나타낸 것이다. 도 29의 (F)는 슈퍼컴퓨터(5500)가 가지는 랙 마운트형 계산기(5502)를 나타낸 것이다.
슈퍼컴퓨터(5500)는 랙(5501)과, 복수의 랙 마운트형 계산기(5502)를 가진다. 또한 복수의 계산기(5502)는 랙(5501)에 격납되어 있다. 또한 계산기(5502)에는 복수의 기판(5504)이 제공되고, 상기 기판 위에 본 발명의 일 형태에 따른 마이크로 컨트롤러를 탑재할 수 있다. 본 발명의 일 형태에 따른 소형화된 마이크로 컨트롤러를 사용함으로써, 대형 컴퓨터의 제한적인 공간을 유효 이용할 수 있다. 또한 대형 컴퓨터의 스토리지에 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치 등을 사용하여도 좋다. 이에 의하여, 상기 스토리지의 단위 면적당 기억 용량을 늘릴 수 있다.
도 29의 (E), (F)에는 대형 컴퓨터의 일례로서 슈퍼컴퓨터를 도시하였지만, 본 발명의 일 형태에 따른 마이크로 컨트롤러가 적용되는 대형 컴퓨터는 이에 한정되지 않는다. 본 발명의 일 형태에 따른 마이크로 컨트롤러가 적용되는 대형 컴퓨터로서는, 예를 들어 서비스를 제공하는 컴퓨터(서버), 대형 범용 컴퓨터(메인 프레임) 등이 있다.
[전자 제품]
도 29의 (G)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 나타낸 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 가진다.
본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치 등은 전기 냉동 냉장고(5800)에 적용될 수도 있다. 예를 들어 전기 냉동 냉장고(5800)에 본 발명의 일 형태에 따른 소형화된 마이크로 컨트롤러를 적용함으로써, 전기 냉동 냉장고의 제한적인 공간을 유효 이용할 수 있다.
전자 제품의 일례로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태 등에 나타낸 구성과 적절히 조합하여 실시할 수 있다.
(실시예)
위의 실시형태에 나타낸 기억 장치(100B)에 상당하는 기억 장치(900)를 시제작하고, 동작을 검증하였다. 도 30의 (A)에 기억 장치(900)의 상면의 광학 현미경 사진을 나타내었다. 도 30의 (B)에 기억 장치(900)의 일부의 단면 TEM 사진을 나타내었다.
<기억 장치(900)의 회로 구성>
도 31에 기억 장치(900)의 회로도를 나타내었다. 기억 장치(900)는 기록용 트랜지스터인 트랜지스터(WTr1) 내지 트랜지스터(WTr5), 판독용 트랜지스터인 트랜지스터(RTr1) 내지 트랜지스터(RTr4), 트랜지스터(STr1), 및 트랜지스터(STr2)를 가진다. 이들 트랜지스터는 채널이 형성되는 반도체층에 CAAC-IGZO를 사용한 트랜지스터("CAAC-IGZO FET"라고도 함)이다. 이들 트랜지스터의 채널 길이 L은 60nm이고, 채널 폭 W는 60nm이다. 또한 이들 트랜지스터는 백 게이트를 가지는 트랜지스터이다.
또한 기억 장치(900)는 용량 소자(Cs1) 내지 용량 소자(Cs4)를 가진다. 또한 도 31에는 노드(SN1) 내지 노드(SN4)를 나타내었다. 용량 소자(Cs1) 내지 용량 소자(Cs4)의 정전 용량의 각각은 3fF이다.
기억 장치(900)에서, 트랜지스터(WTr1)가 위의 실시형태에 나타낸 기억 장치(100B)의 트랜지스터(111[1])에 상당하고, 트랜지스터(RTr1)가 기억 장치(100B)의 트랜지스터(112[1])에 상당한다. 또한 트랜지스터(STr1)가 트랜지스터(131)에 상당하고, 트랜지스터(STr2)가 트랜지스터(132)에 상당한다. 또한 용량 소자(Cs1)가 용량 소자(113[1])에 상당하고, 노드(SN1)가 노드(ND[1])에 상당한다.
트랜지스터(WTr1)의 게이트는 배선(WG1)에 전기적으로 접속되고, 트랜지스터(WTr2)의 게이트는 배선(WG2)에 전기적으로 접속되고, 트랜지스터(WTr3)의 게이트는 배선(WG3)에 전기적으로 접속되고, 트랜지스터(WTr4)의 게이트는 배선(WG4)에 전기적으로 접속되고, 트랜지스터(WTr5)의 게이트는 배선(WG5)에 전기적으로 접속된다. 트랜지스터(WTr1) 내지 트랜지스터(WTr5)의 백 게이트는 배선(WBG)에 전기적으로 접속된다. 트랜지스터(WTr1)는 배선(WBL)에 전기적으로 접속되고, 트랜지스터(WTr5)는 배선(WSL)에 전기적으로 접속된다.
트랜지스터(RTr1)의 게이트는 노드(SN1)에 전기적으로 접속되고, 트랜지스터(RTr2)의 게이트는 노드(SN2)에 전기적으로 접속되고, 트랜지스터(RTr3)의 게이트는 노드(SN3)에 전기적으로 접속되고, 트랜지스터(RTr4)의 게이트는 노드(SN4)에 전기적으로 접속된다.
트랜지스터(RTr1)의 백 게이트는 배선(CG1)에 전기적으로 접속되고, 트랜지스터(RTr2)의 백 게이트는 배선(CG2)에 전기적으로 접속되고, 트랜지스터(RTr3)의 백 게이트는 배선(CG3)에 전기적으로 접속되고, 트랜지스터(RTr4)의 백 게이트는 배선(CG4)에 전기적으로 접속된다. 트랜지스터(STr1)의 게이트는 배선(SEL1)에 전기적으로 접속되고, 백 게이트는 배선(RBG1)에 전기적으로 접속된다. 트랜지스터(STr2)의 게이트는 배선(SEL2)에 전기적으로 접속되고, 백 게이트는 배선(RBG2)에 전기적으로 접속된다. 또한 트랜지스터(STr1)는 배선(RBL)에 전기적으로 접속되고, 트랜지스터(STr2)는 배선(RSL)에 전기적으로 접속된다.
<기록 동작 및 판독 동작의 검증>
도 32의 (A)에 기록 동작의 검증에 사용한 타이밍 차트를 나타내었다. 배선(WG1) 내지 배선(WG5)에 공급하는 H 전위는 3.3V로 하고, L 전위는 -1.5V로 하였다. 배선(WSL)에 공급하는 H 전위는 1.2V로 하고, L 전위는 0V로 하였다. 또한 배선(WSL)에 공급하는 H 전위는 Data "1"에 상당하고, 배선(WSL)에 공급하는 L 전위는 Data "0"에 상당한다. 배선(WBL)에는 0V를 공급하였다. 도 32의 (A)에서, Write SN1 내지 Write SN4는 노드(SN1) 내지 노드(SN4)에 정보를 기록하는 기간을 나타낸다.
도 32의 (B)에 판독 동작의 검증에 사용한 타이밍 차트를 나타내었다. 배선(CG1) 내지 배선(CG4)에 공급하는 H 전위는 3.3V로 하고, L 전위는 0V로 하였다. 배선(RSL)에 공급하는 H 전위는 1.2V로 하고, L 전위는 0V로 하였다. 배선(RBL)에 공급하는 H 전위는 3.3V로 하고, L 전위는 0V로 하였다. 배선(SEL1) 및 배선(SEL2)에 공급하는 H 전위는 3.3V로 하고, L 전위는 0V로 하였다. 또한 배선(RBG1) 및 배선(RBG2)에는 1.0V를 공급하였다. 도 32의 (B)에서, Read SN1 내지 Read SN4는 노드(SN1) 내지 노드(SN4)가 유지하는 정보를 판독하는 기간을 나타낸다.
<CAAC-IGZO FET의 오프 전류의 온도 의존>
여기서, 도 33의 (A)에 기억 장치(900)에 사용한 CAAC-IGZO FET의 오프 전류(누설 전류)의 온도 의존을 나타내었다. 도 33의 (A)의 가로축은 온도(T)의 역수를 나타내고, 세로축은 채널 폭 1μm당 오프 전류(Off-state Current)를 나타낸다. 또한 도 33의 (A)에는 채널 길이 L이 60nm이고 채널 폭 W가 60nm인 트랜지스터 20000개를 병렬 접속하고(M=20000) 측정한 결과를 나타내었다.
150℃, 125℃, 100℃, 85℃에서의 오프 전류를 아레니우스 플롯함으로써, 실온(R.T.)에서의 오프 전류가 약 2[zA/μm]인 것을 확인할 수 있었다.
도 33의 (B)에 85℃에서의, 기억 장치(900)에 기록된 정보의 유지 가능 시간의 측정 결과를 나타내었다. 유지 가능 시간은, 노드(SN)(노드(SN1) 내지 노드(SN4) 중 어느 하나)의 전위가, 상기 노드(SN)에 전기적으로 접속되는 트랜지스터(WTr)(트랜지스터(WTr1) 내지 트랜지스터(WTr5) 중 어느 하나)를 오프로 하였을 때의 전위에서 0.2V 저하될 때까지의 시간으로 하였다. 도 33의 (B)의 가로축은 유지 시간(Retention Time)이고, 세로축은 노드(SN)의 전위(전위(VSN))이다. 도 33의 (B)로부터, 85℃ 환경하에서 1시간 이상의 정보 유지가 가능한 것을 알 수 있다. 또한 85℃에서의 오프 전류는 실온 시의 50배이므로(도 33의 (A) 참조), 실온에서는 이틀 정도 데이터를 유지할 수 있다는 것이 시사된다.
<재기록 내성의 검증>
다음으로, 기억 장치(900)의 재기록 내성을 검증하였다. 재기록 내성의 검증은 배선(WG1) 내지 배선(WG4)에 -1.5V를 공급하고, 배선(WBL), 배선(WBG), 및 배선(RBL)에 0V를 공급하고, 배선(CG1) 내지 배선(CG3)에 3.3V를 공급하고, 배선(RBG1) 및 배선(RBG2)에 1V를 공급하고, 배선(RSL)에 1.2V를 공급한 상태에서 수행하였다. 상기 상태에서, 배선(WSL)으로부터 노드(SN4)에 H 전위(Data "1")와 L 전위(Data "0")를 번갈아 기록하였다. 노드(SN4)에 기록되는 정보(전위)는 배선(WG5)에 펄스 폭 20ns의 신호(H 전위)가 공급될 때마다 전환된다. 도 34의 (A)에 배선(WG5)과 배선(WSL)에 공급되는 신호의 타이밍 차트를 나타내었다.
기록 횟수가 10의 X승(X는 0 이상의 자연수임)회가 될 때마다, 노드(SN4)에 Data "1"이 기록될 때의 전위(VSN)와, 노드(SN4)에 Data "0"이 기록될 때의 전위(VSN)를 트랜지스터의 Id-Vg 특성과 배선(RBL)의 전류값으로부터 계산하였다.
도 34의 (B)에 재기록 내성의 검증 결과를 나타내었다. 도 34의 (B)의 가로축은 기록 횟수(Write cycle)이고, 세로축은 전위(VSN)이다. 도 34의 (B)로부터, 기억 장치(900)는 10의 13승회의 기록 동작 후에도 Data "1"과 Data "0"에서 명확한 전위차(전압 윈도)가 얻어지고, 양호한 재기록 내성을 나타내는 것을 알 수 있다.
<기록 방해 내성의 검증>
다음으로, 기억 장치(900)의 기록 방해(Write disturb) 내성을 검증하였다. 기억 장치(900)에서는, 노드(SN)들은 트랜지스터들을 통하여 하나의 배선에 의하여 서로 전기적으로 접속되어 있고, 배선(WBL)과 배선(WSL)의 양쪽으로부터 동시에 다른 노드(SN)에 정보를 기록할 수 있다. 이 경우, 인접한 노드(SN)의 기록 동작의 영향으로 인하여, 유지하는 데이터가 파손될 우려가 있다.
도 35의 (A)는 기록 방해 내성을 검증하기 위한 초기 동작을 설명하는 타이밍 차트이다. 초기 동작에서는, 노드(SN1)와 노드(SN3)에 Data "0"을 기록하고, 노드(SN2)와 노드(SN4)에 Data "1"을 기록하고, 이들 정보를 유지한다. 또한 노드(SN1) 및 노드(SN2)에는 배선(WBL)으로부터 정보를 기록하였다(Write from WBL). 노드(SN3) 및 노드(SN4)에는 배선(WSL)으로부터 정보를 기록하였다(Write from WSL).
그 후, 재기록 내성의 검증과 같은 방법으로, 노드(SN1)와 노드(SN4)의 정보의 재기록을 반복하였다. 도 35의 (B)에 기록 방해 내성을 검증하기 위한 타이밍 차트를 나타내었다.
검증 기간 중 노드(SN2)에는 Data "1"이 유지되고, 노드(SN3)에는 Data "0"이 유지되어 있다. 노드(SN1)와 노드(SN4)로의 기록(재기록) 횟수가 10의 X승(X는 0 이상의 자연수임)회가 될 때마다, 노드(SN2) 및 노드(SN3)에 유지된 정보(전위)를 측정하였다. 도 36의 (A)에 기록 방해 내성의 검증 결과를 나타내었다. 도 36의 (A)의 가로축은 노드(SN1) 및 노드(SN4)로의 기록 횟수(Write cycle)이고, 세로축은 노드(SN2) 및 노드(SN3)의 전위(VSN)이다.
도 36의 (A)로부터, 10의 9승회 경과 후에도 노드(SN2) 및 노드(SN3)에 큰 전위 변화는 일어나지 않았고, 정보가 유지되어 있는 것을 알 수 있다. 따라서 기억 장치(900)는 Write disturb의 영향을 받기 어려운 것을 알 수 있었다. CAAC-IGZO FET는 프린지 등에 기인한 기생 용량이 작다. 따라서 용량 소자(Cs)가 작아도 Write disturb의 영향을 받기 어려운 것으로 추측된다.
<트랜지스터(WTr)의 게이트 전위와 기록 속도의 Shmoo 플롯>
메모리 셀에 정보를 기록할 때 기록 트랜지스터(WTr)의 게이트에 공급하는 신호의 전위(VWG)와, 상기 신호의 펄스 폭의 Shmoo 플롯을 도 36의 (B)에 나타낸다. 도 36의 (B)의 가로축은 상기 신호의 펄스 폭(Write pulse width)이고, 세로축은 전위(VWG)이다. 또한 도 36의 (B)에서는, 정보의 기록이 정상적으로 수행되었을 때의 전위(VWG)와 펄스 폭의 조합에 "PASS"라고 표기하고, 정보의 기록이 정상적으로 수행되지 않았을 때의 조합에 "FAIL"이라고 표기하였다.
도 36의 (B)로부터, 전위(VWG)가 3.3V이면, 펄스 폭이 20ns이어도 정보의 기록이 정상적으로 수행되는 것을 알 수 있다. 또한 이것은 Data "1"을 Data "0"으로 재기록한 경우와, Data "0"을 Data "1"로 재기록한 경우에도 마찬가지이다. 또한 펄스 폭은 기록 속도에 상당한다. 정보의 기록이 정상적으로 수행되었을 때의 펄스 폭이 짧을수록 기록 속도가 빠르다고 할 수 있다.
표 1은 시제작한 기억 장치(900)(This work), NAND flash, PCM, 및 STT-MRAM의 비교표이다.
[표 1]
Figure pct00001
일반적으로 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치가 사용된다. 도 37에 각종 기억 장치의 계층을 나타내었다. 위층에 위치하는 기억 장치일수록 빠른 액세스 속도가 요구되고, 아래층에 위치하는 기억 장치일수록 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 37에서는 가장 위층에서 순차적으로 CPU 등 연산 처리 장치에 레지스터로서 혼재되는 메모리, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 3D NAND 메모리를 나타내었다.
CPU 등의 연산 처리 장치에 레지스터로서 혼재되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에, 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서 기억 용량보다 빠른 동작 속도가 요구된다. 또한 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 가진다.
SRAM은 예를 들어 캐시에 사용된다. 캐시는 메인 메모리에 유지되는 정보의 일부를 복제하여 유지하는 기능을 가진다. 사용 빈도가 높은 데이터를 캐시에 복제함으로써 데이터에 대한 액세스 속도를 빠르게 할 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지로부터 판독된 프로그램이나 데이터를 유지하는 기능을 가진다. DRAM의 기록 밀도는 대략 0.1Gbit/mm2 내지 0.3Gbit/mm2이다.
3D NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간 저장할 필요가 있는 데이터나 연산 처리 장치에서 사용하는 각종 프로그램 등을 유지하는 기능을 가진다. 따라서 스토리지에는 동작 속도보다, 큰 기억 용량과 높은 기록 밀도가 요구된다. 스토리지에 사용되는 기억 장치의 기록 밀도는 대략 0.6Gbit/mm2 내지 6.0Gbit/mm2이다.
본 발명의 일 형태에 따른 기억 장치는 동작 속도가 빠르고 장기간의 데이터 유지가 가능하다. 본 발명의 일 형태에 따른 기억 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층 양쪽을 포함하는 경계 영역(901)에 위치하는 기억 장치로서 적합하게 사용할 수 있다. 또한 본 발명의 일 형태에 따른 기억 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층 양쪽을 포함하는 경계 영역(902)에 위치하는 기억 장치로서 적합하게 사용할 수 있다.
<3D OS NAND형 기억 장치의 디바이스 시뮬레이션>
기억 장치(900)에 사용한 CAAC-IGZO는 ALD법에 의해서도 형성할 수 있다. 이는 본 발명의 일 형태에 따른 트랜지스터 등을 X-Y 평면 방향뿐만 아니라 3차원 방향(Z축 방향)으로도 제작 가능하다는 것을 시사한다. 3차원 방향으로 제공되는 3D OS NAND형 기억 장치를 상정한 경우의 본 발명의 일 형태에 따른 NAND형 기억 장치의 디바이스 시뮬레이션을 수행하였다.
디바이스 시뮬레이션은 Synopsys, Inc. 제조의 TCAD Sentaurus를 사용하여 수행하였다. 도 38에 상기 디바이스 시뮬레이션에서 사용한 기억 장치(950)의 2차원 구조도를 나타내었다. 상기 디바이스 시뮬레이션은 도 38에 나타낸 2차원 구조를, Z축(Z-axis)을 중심축으로 하여 360° 회전시킨 원기둥 구조의 기억 장치(950)를 상정하여 수행하였다. 또한 기억 장치(950)에서는, 노드(SN1) 내지 노드 (SN4)에 상당하는 도전체(FG1) 내지 도전체(FG4)를 상정하였다. 또한 Inner active layer의 IGZO층과, Outer active layer의 IGZO층의 각각에, 불순물이 도입된 영역(doped region)과 도입되지 않은 영역(not doped region)을 설정하였다.
표 2에 상기 디바이스 시뮬레이션에 사용한 계산용 파라미터를 나타낸다.
[표 2]
Figure pct00002
기억 장치(950)의 기록 동작 및 판독 동작의 계산 결과를 도 39에 나타내었다. 도 9는 기록 동작(Write Operation) 및 판독 동작(Read Operation)에서의, 배선(RBL), 배선(CG), 배선(WG), 및 배선(WSL)의 전위 변화를 나타낸 것이다. 도 39의 가로축은 경과 시간(Time)이다.
도 39로부터, 기억 장치(950)는 위의 실시형태 등에 나타낸 기억 장치와 같은 원리로 데이터의 기록 동작, 판독 동작을 수행할 수 있는 것을 알 수 있었다. 이 결과에 따르면, 시제작한 기억 장치(900)는 세로형으로 제작될 수 있어, 더 미세화 및 고집적화될 수 있다는 것이 시사되었다.
본 실시예는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
100: 기억 장치, 110: 메모리 셀, 111: 트랜지스터, 112: 트랜지스터, 121: 단자, 122: 단자, 123: 단자, 131: 트랜지스터, 132: 트랜지스터, 133: 단자, 134: 단자, 200: 반도체 장치, 210: 구동 회로, 211: 주변 회로, 212: 제어 회로, 215: 주변 회로, 220: 메모리 어레이, 221: 행 디코더, 222: 열 디코더, 223: 행 드라이버, 224: 열 드라이버, 225: 입력 회로, 226: 출력 회로, 227: 감지 증폭기, 228: 전압 생성 회로

Claims (5)

  1. 기억 장치로서,
    n개(n은 3 이상의 정수(整數)임)의 메모리 셀과, n개의 제 1 배선과, n개의 제 2 배선과, 제 3 배선을 가지고,
    i번째(i는 2 이상 n 미만의 정수임) 상기 메모리 셀은 제 1 트랜지스터[i]와, 제 2 트랜지스터[i]와, 용량 소자[i]를 가지고,
    i-1번째 상기 메모리 셀은 제 1 트랜지스터[i-1]와, 제 2 트랜지스터[i-1]와, 용량 소자[i-1]를 가지고,
    i+1번째 상기 메모리 셀은 제 1 트랜지스터[i+1]와, 제 2 트랜지스터[i+1]와, 용량 소자[i+1]를 가지고,
    상기 제 1 트랜지스터[i]의 게이트는 i번째 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터[i]의 소스는 상기 제 1 트랜지스터[i-1]의 드레인에 전기적으로 접속되고,
    상기 제 1 트랜지스터[i]의 드레인은 상기 제 1 트랜지스터[i+1]의 소스에 전기적으로 접속되고,
    상기 제 2 트랜지스터[i]의 게이트는 상기 제 1 트랜지스터[i]의 드레인에 전기적으로 접속되고,
    상기 제 2 트랜지스터[i]의 소스는 상기 제 2 트랜지스터[i-1]의 드레인에 전기적으로 접속되고,
    상기 제 2 트랜지스터[i]의 드레인은 상기 제 2 트랜지스터[i+1]의 소스에 전기적으로 접속되고,
    상기 제 2 트랜지스터[i]의 백 게이트는 i번째 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터[i-1]의 백 게이트는 i-1번째 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터[i+1]의 백 게이트는 i+1번째 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터[i]의 게이트와 상기 제 3 배선 사이에 상기 용량 소자[i]를 가지고,
    상기 제 2 트랜지스터[i-1]의 게이트와 상기 제 3 배선 사이에 상기 용량 소자[i-1]를 가지고,
    상기 제 2 트랜지스터[i+1]의 게이트와 상기 제 3 배선 사이에 상기 용량 소자[i+1]를 가지는, 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터[i]는 반도체층에 산화물 반도체를 포함하는, 기억 장치.
  3. 제 2 항에 있어서,
    상기 산화물 반도체는 인듐 및 아연 중 적어도 한쪽을 포함하는, 기억 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터[i]는 반도체층에 산화물 반도체를 포함하는, 기억 장치.
  5. 제 4 항에 있어서,
    상기 산화물 반도체는 인듐 및 아연 중 적어도 한쪽을 포함하는, 기억 장치.
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