JP2016115387A - 半導体装置、記憶装置及び電子機器 - Google Patents

Abstract

【課題】信頼性が高く、記憶容量の大きい、小型の記憶装置を提供する。【解決手段】情報を記憶する回路と、情報を読み出す回路と、を有する半導体装置であり、情報を記憶する回路は、トランジスタと、容量素子と、を有し、情報を読み出す回路は、情報を記憶する回路に電位を与える機能と、情報を記憶する回路から電位を読み取る機能と、を有し、情報を記憶する回路と情報を読み出す回路を別々の層に設けることで、記憶容量の大きい半導体装置を作製する。【選択図】図１３

Description

本発明の一態様は、半導体装置、記憶装置及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。

近年、テレビジョン受像機、パーソナルコンピュータ用のモニタ、スマートフォンなど様々な電子機器に表示装置が用いられており、当該表示装置は、高精細化、及び、低消費電力化など様々な面で高性能化が図られている。

又は、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ））やメモリ、センサなどといった半導体装置が用いられており、当該半導体装置は、微細化、及び低消費電力など様々な面で高性能化が図られている。

高精細化、低消費電力化、微細化などの高性能化を図る方法として、半導体装置に使われているトランジスタの半導体層（以下、活性層、チャネル層、チャネル形成領域という場合がある）を酸化物半導体にする提案がある。例えば、チャネル層にインジウム、ガリウム、及び亜鉛を含む酸化物（以下、Ｉｎ−Ｇａ−Ｚｎ酸化物という場合がある）を用いたトランジスタなどが挙げられる（特許文献１参照。）。

特許文献２では、酸化物半導体を用いたトランジスタと、単結晶シリコンを用いたトランジスタによって構成された記憶装置が開示されている。

特表平１１−５０５３７７号公報 特開２０１２−２５６４００号公報

本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置、新規な記憶装置、新規なモジュール、又は、新規な電子機器などを提供することを課題の一とする。

又は、本発明の一態様は、記憶容量の大きい半導体装置の提供を課題の一つとする。又は、本発明の一態様は、消費電力の低い半導体装置の提供を課題の一つとする。又は、本発明の一態様は、信頼性の高い半導体装置の提供を課題の一つとする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題について、全ての課題を解決する必要はない。

（１）
本発明の一態様は、第１回路を有し、第１回路は、第１入力端子と、第１出力端子と、第１トランジスタと、第２回路と、を有し、第２回路は、第２乃至第２ｎ＋１トランジスタと、第１乃至第ｎ容量素子と、第１配線と、第１乃至第ｎ保持ノードと、を有し（ｎは２以上の整数）、第２ｉトランジスタのゲートは、第１配線と電気的に接続され（ｉは１以上ｎ以下の整数）、第２ｉトランジスタの第１端子は、第ｉ保持ノードを介して、第２ｉ＋１トランジスタのゲートと、第ｉ容量素子の第１端子と、に電気的に接続され、第１入力端子は、第１トランジスタの第１端子と電気的に接続され、第１トランジスタの第２端子は、第３トランジスタの第１端子と電気的に接続され、第２ｉ−１トランジスタの第２端子は、第２ｉ＋１トランジスタの第１端子と電気的に接続され、第２ｎ＋１トランジスタの第２端子は、第１出力端子と電気的に接続されることを特徴とする半導体装置である。

（２）
又は、本発明の一態様は、第１回路を有し、第１回路は、第１入力端子と、第１出力端子と、第１トランジスタと、第２回路と、を有し、第２回路は、第２乃至第２ｎ＋１トランジスタと、第１乃至第ｎ容量素子と、第１配線と、第１乃至第ｎ保持ノードと、を有し（ｎは２以上の整数）、第２ｉトランジスタのゲートは、第１配線と電気的に接続され（ｉは１以上ｎ以下の整数）、第２ｉトランジスタの第１端子は、第ｉ保持ノードを介して、第２ｉ＋１トランジスタのゲートと、第ｉ容量素子の第１端子と、に電気的に接続され、第１入力端子は、第３トランジスタの第１端子と電気的に接続され、第２ｉ−１トランジスタの第２端子は、第２ｉ＋１トランジスタの第１端子と電気的に接続され、第２ｎ＋１トランジスタの第２端子は、第１トランジスタの第１端子と電気的に接続され、第１トランジスタの第２端子は、第１出力端子と電気的に接続されることを特徴とする半導体装置である。

（３）
又は、本発明の一態様は、前記（１）、又は前記（２）において、メモリセルアレイを有する半導体装置であって、第１回路を複数有し、メモリセルアレイは、複数の第２回路を有することを特徴とする半導体装置である。

（４）
又は、本発明の一態様は、前記（３）において、メモリセルアレイを複数有し、複数のメモリセルアレイは、互いに重畳された構成であることを特徴とする半導体装置である。

（５）
又は、本発明の一態様は、前記（１）乃至前記（４）のいずれか一において、第３回路を有し、第３回路は、第１回路に電位を印加する機能と、第１回路から出力された電位を読み出す機能と、を有し、第１入力端子は、第３回路と電気的に接続され、第１出力端子は、第３回路と電気的に接続されることを特徴とする半導体装置である。

（６）
又は、本発明の一態様は、前記（５）において、第２回路は、第３回路の上方に位置することを特徴とする半導体装置である。

（７）
又は、本発明の一態様は、前記（１）乃至（６）において、第１乃至第２ｎ＋１トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。

（８）
又は、本発明の一態様は、前記（１）乃至（６）において、第１トランジスタは、チャネル形成領域にシリコンを有し、第２乃至第２ｎ＋１トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。

（９）
又は、本発明の一態様は、前記（１）乃至（８）において、第１乃至第２ｎ＋１トランジスタの少なくとも一は、バックゲートを有することを特徴とする半導体装置である。

（１０）
又は、本発明の一態様は、前記（１）乃至（９）において、第１乃至第ｎ保持ノードは、それぞれＭビット（Ｍは１以上の整数）のデータを電位として保持する機能と、第１乃至第ｎ保持ノードに保持されている電位に対応する電位を第１出力端子から出力する機能を有することを特徴とする半導体装置である。

本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置、新規な記憶装置、新規なモジュール、又は、新規な電子機器などを提供することができる。

又は、本発明の一態様によって、記憶容量の大きい半導体装置の提供することができる。又は、本発明の一態様によって、消費電力の低い半導体装置の提供することができる。又は、本発明の一態様によって、信頼性の高い半導体装置の提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様の半導体装置の回路図。 本発明の一態様に係るメモリセルの回路図。 本発明の一態様に係るメモリセルの動作例を示すタイミングチャート。 本発明の一態様に係るメモリセルの動作例を示すタイミングチャート。 本発明の一態様に係るメモリセルの動作例を示すタイミングチャート。 本発明の一態様に係るメモリセルの上面図及び断面図。 本発明の一態様に係るメモリセルの回路図。 本発明の一態様の半導体装置の動作例を示すタイミングチャート。 本発明の一態様の半導体装置の動作例を示すタイミングチャート。 本発明の一態様の半導体装置の上面図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置を示す図。 本発明の一態様の半導体装置を示す図。 本発明の一態様の半導体装置を示す図。 本発明の一態様の記憶装置を示す図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：一点鎖線ｙ１−ｙ２の断面図。Ｃ：一点鎖線ｘ１−ｘ２の断面図。Ｄ：一点鎖線ｘ３−ｘ４の断面図。 Ａ：図１８（Ｂ）の部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 Ａ−Ｃ：ＯＳトランジスタの構成例を示す断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様を説明するためのフローチャート及び斜視図。 本発明の一態様の電子機器の図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

なお、図において、大きさ、膜（層）の厚さ、又は領域は、明瞭化のために誇張されている場合がある。

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）又はソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

また、本明細書において、ｎ型トランジスタ（ｐ型トランジスタ）のゲートの電位が高レベルと表記されていたとき、該電位は、該ｎ型トランジスタ（該ｐ型トランジスタ）のドレイン−ソース間を導通状態（非導通状態）にさせるのに、正方向に充分な大きさであるものとする。また、本明細書において、ｎ型トランジスタ（ｐ型トランジスタ）のゲートの電位が低レベルと表記されていたとき、該電位は、該ｎ型トランジスタ（該ｐ型トランジスタ）のドレイン−ソース間を非導通状態（導通状態）にさせるのに、負方向に充分な大きさであるものとする。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略して言及することもありうる。

なお図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。

なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。特に水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。

また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂ又は距離Ｂである場合などを含む。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。

チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細且つ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

本明細書において、「平行」とは、二つの直線が−１０°以上且つ１０°以下の角度で配置されている状態をいう。したがって、−５°以上且つ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上且つ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上且つ１００°以下の角度で配置されている状態をいう。したがって、８５°以上且つ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上且つ１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。

（実施の形態１）
ここでは、本発明の一態様の半導体装置の一例について説明する。

＜メモリセル＞
初めに、本発明の一態様に係る半導体装置の基本構成となるメモリセルの一例について説明する。

＜＜メモリセルの構成例＞＞
図２に、メモリセルＭＣ［ｉ］を示す（ｉは１以上の整数である）。メモリセルＭＣ［ｉ］は、トランジスタＴＲＡ［ｉ］と、トランジスタＴＲＢ［ｉ］と、容量素子Ｃ［ｉ］と、を有し、配線ＣＮＯＤＥ［ｉ］と、配線ＷＬと、配線Ｄ［ｉ］と、配線Ｓ［ｉ］と、配線ＷＢＬ［ｉ］と、に電気的に接続されている。トランジスタＴＲＡ［ｉ］はバックゲートＢＧＡ［ｉ］を有し、トランジスタＴＲＢ［ｉ］はバックゲートＢＧＢ［ｉ］を有している。

トランジスタＴＲＡ［ｉ］のゲートは、配線ＷＬと電気的に接続され、トランジスタＴＲＡ［ｉ］のソース又はドレインの一方は、配線ＷＢＬ［ｉ］と電気的に接続され、容量素子Ｃ［ｉ］は、トランジスタＴＲＡ［ｉ］のソース又はドレインの他方と配線ＣＮＯＤＥ［ｉ］との間に接続され、トランジスタＴＲＢ［ｉ］のゲートは、トランジスタＴＲＡ［ｉ］のソース又はドレインの他方と電気的に接続され、トランジスタＴＲＢ［ｉ］のソース又はドレインの一方は、配線Ｄ［ｉ］と電気的に接続され、トランジスタＴＲＢ［ｉ］のソース又はドレインの他方は、配線Ｓ［ｉ］と電気的に接続されている。

次に、メモリセルＭＣ［ｉ］の構造について説明する。図６（Ａ）に、一部を省略したメモリセルＭＣ［ｉ］の上面図を示し、図６（Ｂ）に、図６（Ａ）の一点鎖線Ａ１−Ａ２及び一点鎖線Ａ３−Ａ４の断面図を示す。

なお、図６（Ｂ）において、ハッチングを示していない領域で、且つ導電体、半導体、素子、回路などを示す符号のない領域は、すべて絶縁体とする。

トランジスタＴＲＡ［ｉ］、トランジスタＴＲＢ［ｉ］及び配線ＷＬは、全て同層に設けられ、その上層にトレンチ型の容量素子Ｃ［ｉ］が設けられ、更にその上層に配線ＣＮＯＤＥ［ｉ］が設けられ、よりその上層に配線ＷＢＬ［ｉ］が設けられている。

トランジスタＴＲＡ［ｉ］は、配線ＷＬ［ｉ］、半導体１０１ａ、導電体１０３ａ、導電体１０３ｂ及びバックゲートＢＧＡ［ｉ］で構成され、トランジスタＴＲＢ［ｉ］は、導電体１０２、半導体１０１ｂ、配線Ｓ［ｉ］、配線Ｄ［ｉ］及びバックゲートＢＧＢ［ｉ］で構成されている。なお、図６（Ｂ）において、配線Ｓ［ｉ］、及び配線Ｄ［ｉ］は、一点鎖線Ａ１−Ａ２上に無いため、図示されていない。

導電体１０３ａの上部には、導電体１０４ａ、導電体１０５ａ、導電体１０６及び導電体１０７が順に設けられ、導電体１０３ａは、導電体１０４ａ、導電体１０５ａ、導電体１０６及び導電体１０７を介して、配線ＷＢＬ［ｉ］と電気的に接続されている。

導電体１０４ｂは、導電体１０３ｂ及び導電体１０２と接するように設けられ、導電体１０４ｂは、導電体１０３ｂ及び導電体１０２と電気的に接続されている。導電体１０４ｂの上部には、トレンチ型の容量素子Ｃ［ｉ］が設けられ、導電体１０４ｂは、容量素子Ｃ［ｉ］の一方の電極と電気的に接続されている。

容量素子Ｃ［ｉ］の上部には、導電体１０５ｂが設けられ、容量素子Ｃ［ｉ］の他方の電極は、導電体１０５ｂを介して、配線ＣＮＯＤＥ［ｉ］と電気的に接続されている。

特に、半導体１０１ａ及び半導体１０１ｂは、インジウム、亜鉛、ガリウムの少なくとも一を含む酸化物半導体であることが好ましい。該酸化物半導体を用いることで、そのトランジスタのオフ電流を極めて小さくすることができる。

６０ｎｍテクノロジーを用いた場合の試算より、単位面積あたりのメモリセルＭＣ［ｉ］の数を増やすことができる。すなわち、１ビットの記憶容量を増やすのに必要な面積を減らすことができる。例えば、図６（Ａ）のメモリセルＭＣ［ｉ］で試算を行うと、ＯＸの長さが０．３６５μｍ、且つＯＹの長さが０．１４μｍ、面積が０．０５１１μｍ^２のメモリセルＭＣ［ｉ］を実現することができる。メモリセルＭＣ［ｉ］が４ビット／ｃｅｌｌの場合、１ビット当たりの面積は０．０１２７７７５μｍ^２となる。

なお、本発明の一態様に係る記憶装置（メモリセル）の構造は、図６（Ａ）（Ｂ）に限定されない。例えば、図６（Ｂ）の容量素子Ｃ［ｉ］の上部の電極を配線ＣＮＯＤＥ［ｉ］の代わりとして、引き回すことが可能である。その場合、容量素子Ｃ［ｉ］より上層の導電体１０５ｂ、導電体１０６、導電体１０７、配線ＣＮＯＤＥ［ｉ］を無くすことができ、記憶装置作製のプロセスを減らすことができる。

＜＜メモリセルの動作例＞＞
続いて、メモリセルＭＣ［ｉ］の書き込み動作及び読み出し動作について説明する。各メモリセルに１ビットのデータを書き込む、また、各メモリセルから１ビットのデータを読み込む場合について説明する。１ビットとは、２進数表記で”０”から”１”までの２種類の情報を扱うことできることをいう。以下、”０”及び”１”の情報を表す電位をそれぞれＶ_０及びＶ_１と表し、また”０”及び”１”の情報を包括して２値という場合がある。

図３（Ａ）に、メモリセルＭＣ［ｉ］にＶ_１を書き込む動作のタイミングチャートを示す。時刻Ｔ０から時刻Ｔ１までの間は、配線ＷＬ、配線ＣＮＯＤＥ［ｉ］、ノードＦＮ［ｉ］、配線Ｓ［ｉ］及び配線Ｄ［ｉ］の電位はＬｏｗ（以下、低レベル又はＬレベルという場合がある）であり、配線ＷＢＬ［ｉ］及びノードＦＮ［ｉ］の電位はＶ_０であるとする。特に配線ＣＮＯＤＥ［ｉ］に印加される低レベルの電位は、基準電位であることが好ましい。

時刻Ｔ１において、配線ＷＬの電位をＨｉｇｈ（以下、高レベル又はＨレベルという場合がある）としたとき、トランジスタＴＲＡ［ｉ］のドレイン−ソース間が導通状態となるので、ノードＦＮ［ｉ］は、配線ＷＢＬ［ｉ］の電位が与えられる。つまり、時刻Ｔ１から時刻Ｔ２までの間において、配線ＷＢＬ［ｉ］の電位をＶ_１とした場合、ノードＦＮ［ｉ］の電位もＶ_１となる。このとき、ノードＦＮ［ｉ］と配線ＣＮＯＤＥ［ｉ］の間に電位差が生じるため、容量素子Ｃ［ｉ］にその電位差が保持される。

時刻Ｔ２において、配線ＷＬの電位を低レベルとしたとき、トランジスタＴＲＡ［ｉ］のドレイン−ソース間が非導通状態となる。時刻Ｔ２から時刻Ｔ３までの間において、配線ＷＢＬ［ｉ］の電位を低レベルとしても、容量素子Ｃ［ｉ］によりノードＦＮ［ｉ］の電位はＶ_１で保持される。

図３（Ｂ）に、Ｖ_１を書き込んだメモリセルＭＣ［ｉ］の読み出し動作のタイムチャートを示す。時刻Ｔ４は、図３（Ａ）のタイミングチャートの時刻Ｔ３以降にあるものとする。つまり、時刻Ｔ４時点の配線ＷＬ、配線ＷＢＬ［ｉ］、配線ＣＮＯＤＥ［ｉ］、ノードＦＮ［ｉ］、配線Ｄ［ｉ］及び配線Ｓ［ｉ］の電位は、図３（Ａ）の時刻Ｔ３以降の配線ＷＬ、配線ＷＢＬ［ｉ］、配線ＣＮＯＤＥ［ｉ］、ノードＦＮ［ｉ］、配線Ｄ［ｉ］及び配線Ｓ［ｉ］の電位である。

時刻Ｔ５から時刻Ｔ６までの間において、配線Ｓ［ｉ］に高レベルの電位が印加されたとき、ノードＦＮ［ｉ］の電位はＶ_１なので、トランジスタＴＲＢ［ｉ］は導通状態となり、配線Ｄ［ｉ］に高レベルの電位が印加される。このため、メモリセルＭＣ［ｉ］の配線Ｄ［ｉ］と読み出し回路を電気的に接続することで、ノードＦＮ［ｉ］の電位（Ｖ_１）を読み出すことができる。

読み出し動作を終了するときは、時刻Ｔ６において、配線Ｓ［ｉ］に低レベルの電位を印加する。ノードＦＮ［ｉ］の電位はＶ_１なので、トランジスタＴＲＢ［ｉ］は導通状態となり、時刻Ｔ６から時刻Ｔ７までの間において配線Ｄ［ｉ］に低レベルの電位が印加される。なお、このときに、メモリセルＭＣ［ｉ］の配線Ｄ［ｉ］と電気的に接続されている読み出し回路の動作は行われない。

図４（Ａ）に、メモリセルＭＣ［ｉ］にＶ_０を書き込む動作のタイミングチャートを示す。時刻Ｔ８は、図３（Ｂ）のタイミングチャートの時刻Ｔ７以降にあるものとする。つまり、時刻Ｔ８時点の配線ＷＬ、配線ＷＢＬ［ｉ］、配線ＣＮＯＤＥ［ｉ］、ノードＦＮ［ｉ］、配線Ｄ［ｉ］及び配線Ｓ［ｉ］の電位は、図３（Ｂ）の時刻Ｔ７以降の配線ＷＬ、配線ＷＢＬ［ｉ］、配線ＣＮＯＤＥ［ｉ］、ノードＦＮ［ｉ］、配線Ｄ［ｉ］及び配線Ｓ［ｉ］の電位である。

時刻Ｔ９において、配線ＷＬの電位を高レベルとしたとき、トランジスタＴＲＡ［ｉ］のドレイン−ソース間が導通状態となるので、ノードＦＮ［ｉ］は、配線ＷＢＬ［ｉ］の電位が与えられる。つまり、時刻Ｔ９から時刻Ｔ１０までの間において、配線ＷＢＬ［ｉ］の電位をＶ_０の電位とした場合、ノードＦＮ［ｉ］もＶ_０の電位となる。このとき、ノードＦＮ［ｉ］と配線ＣＮＯＤＥ［ｉ］の間に電位差が生じるため、容量素子Ｃ［ｉ］にその電位差が保持される。

時刻Ｔ１０において、配線ＷＬの電位を低レベルとしたとき、トランジスタＴＲＡ［ｉ］のドレイン−ソース間が非導通状態となる。時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＷＢＬ［ｉ］の電位を低レベルとしても、容量素子Ｃ［ｉ］によりノードＦＮ［ｉ］の電位はＶ_０の電位で保持される。

図４（Ｂ）に、Ｖ_０を書き込んだメモリセルＭＣ［ｉ］の読み出し動作のタイミングチャートを示す。時刻Ｔ１２は、図４（Ａ）のタイミングチャートの時刻Ｔ１１以降にあるものとする。つまり、時刻Ｔ１２時点の配線ＷＬ、配線ＷＢＬ［ｉ］、配線ＣＮＯＤＥ［ｉ］、ノードＦＮ［ｉ］、配線Ｄ［ｉ］及び配線Ｓ［ｉ］の電位は、図４（Ａ）の時刻Ｔ１１以降の配線ＷＬ、配線ＷＢＬ［ｉ］、配線ＣＮＯＤＥ［ｉ］、ノードＦＮ［ｉ］、配線Ｄ［ｉ］及び配線Ｓ［ｉ］の電位である。

時刻Ｔ１３から時刻Ｔ１４までの間において、配線Ｓ［ｉ］に高レベルの電位が印加されたとき、ノードＦＮ［ｉ］はＶ_０の電位なので、トランジスタＴＲＢ［ｉ］は非導通状態となり、配線Ｄ［ｉ］に配線Ｓ［ｉ］からの高レベルの電位が印加されない。このため、メモリセルＭＣ［ｉ］の配線Ｄ［ｉ］と読み出し回路を電気的に接続することで、ノードＦＮ［ｉ］の電位（Ｖ_０）を読み出すことができる。

読み出し動作を終了するときは、時刻Ｔ１４において、配線Ｓ［ｉ］に低レベルの電位が印加する。ノードＦＮ［ｉ］はＶ_０の電位なので、トランジスタＴＲＢ［ｉ］は非導通状態なので、配線Ｄ［ｉ］の電位は低レベルの状態で変化しない。なお、このときに、メモリセルＭＣ［ｉ］の配線Ｄ［ｉ］と電気的に接続されている読み出し回路の動作は行われない。

図５に、メモリセルＭＣ［ｉ］で配線ＣＮＯＤＥ［ｉ］に高レベルの電位を印加した場合のタイミングチャートを示す。時刻Ｔ１６から時刻Ｔ１７までの間は、配線ＷＬ、配線ＣＮＯＤＥ［ｉ］、配線Ｓ［ｉ］及び配線Ｄ［ｉ］の電位は低レベルであり、配線ＷＢＬ［ｉ］はＶ_０の電位であり、ノードＦＮ［ｉ］はＶ_０又はＶ_１のどちらか一方を保持している。

時刻Ｔ１７から時刻Ｔ１８までの間において、配線ＣＮＯＤＥ［ｉ］に高レベルの電位を印加する。このとき、トランジスタＴＲＡ［ｉ］は非導通状態で、容量素子Ｃ［ｉ］の電荷を保持する働きにより、ノードＦＮ［ｉ］の電位は、配線ＣＮＯＤＥ［ｉ］に印加された高レベルの電位に応じて上昇する。例えば、ノードＦＮ［ｉ］にＶ_０の電位が保持されていた状態で、配線ＣＮＯＤＥ［ｉ］に高レベルの電位が印加されたとき、ノードＦＮ［ｉ］の電位は、Ｖ_０にカップリング比に応じた電位が加わった高さとなる。また、そのため、ノードＦＮ［ｉ］にＶ_１の電位が保持されていた状態で、配線ＣＮＯＤＥ［ｉ］に高レベルの電位が印加されたとき、ノードＦＮ［ｉ］の電位はＶ_１にカップリング比に応じた電位が加わった高さとなる。つまり、ノードＦＮ［ｉ］の保持している電圧がＶ_０及びＶ_１に関わらず、トランジスタＴＲＢ［ｉ］は導通状態となる。

時刻Ｔ１７から時刻Ｔ１８までの間において、配線Ｓ［ｉ］に高レベルの電位を印加したとき、トランジスタＴＲＢ［ｉ］は導通状態であるため、配線Ｄ［ｉ］に高レベルの電位を印加することができる。

本発明の一態様に係るメモリセルは、単体による構成に限定されず、２つ以上のメモリセルを直列に繋いだ構成でもよい。このとき、配線ＣＮＯＤＥ［ｉ］の電位を操作することで、読み出したいメモリセルを選択し、配線Ｓ［ｉ］に電位を印加して、配線Ｄ［ｉ］からの電位を読み出せばよい。２つ以上のメモリセルを直列に繋いだ構成については後述する。

また、本発明の一態様に係るメモリセルは、２値に限定されない。メモリセルの構成に応じて、４値（２ビット）、８値（３ビット）など、２値以上を選択することができる。

なお、トランジスタＴＲＡ［ｉ］のチャネル形成領域にインジウム、亜鉛、ガリウムの少なくとも一を含む酸化物半導体を用いることで、トランジスタＴＲＡ［ｉ］のオフ電流を低減できる場合がある。このため、ノードＦＮ［ｉ］の電位を長い期間保持することできる。以下、上記酸化物半導体を有するトランジスタをＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタという場合がある。

ノードＦＮ［ｉ］に１ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上且つ３．５Ｖ以下、ノードＦＮ［ｉ］の保持容量を２１ｆＦ、保持電位の許容変動量を０．５Ｖ未満、とした場合、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ［ｉ］からのリーク電流は、３３×１０^−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が３５０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を９３×１０^−２４Ａ／μｍ未満とすることが好ましい。メモリセルＭＣ［ｉ］を上記構成にすることで、メモリセルＭＣ［ｉ］は、８５℃において、１０年間データを保持することが可能になる。

ノードＦＮ［ｉ］に４ビットのデータを保持させる場合を考える。電源電圧を２Ｖ以上且つ３．５Ｖ以下、保持容量を０．１ｆＦ、保持電位の分布幅を３０ｍＶ未満、保持電位の許容変動量を８０ｍＶ未満、とした場合、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ［ｉ］からのリーク電流は０．０２５×１０^−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．４２３×１０^−２４Ａ／μｍ未満とすることが好ましい。メモリセルＭＣ［ｉ］を上記構成にすることで、メモリセルＭＣ［ｉ］は、８５℃において、１０年間データを保持することが可能になる。

ノードＦＮ［ｉ］に８ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上且つ３．５Ｖ以下、保持容量を０．１ｆＦ、保持電位の分布幅を２ｍＶ未満、保持電位の許容変動量を５ｍＶ未満、とした場合、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ［ｉ］からのリーク電流は０．００１６×１０^−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．０２６×１０^−２４Ａ／μｍ未満とすることが好ましい。メモリセルＭＣ［ｉ］を上記構成にすることで、メモリセルＭＣ［ｉ］は、８５℃において、１０年間データを保持することが可能になる。

なお、本発明の一態様に係るメモリセルは、上述したメモリセルＭＣ［ｉ］に限定されない。場合によっては、又は、状況に応じて、メモリセルＭＣ［ｉ］が有するトランジスタのチャネル形成領域、又は、ソースドレイン領域などに、様々な半導体を有していてもよいし、また該トランジスタの構成も変更してもよい。

例えば、図７に示すメモリセルｐＭＣ［ｉ］のように、メモリセルＭＣ［ｉ］のｎチャネル型のトランジスタＴＲＡ［ｉ］及びトランジスタＴＲＢ［ｉ］を、ｐチャネル型のトランジスタｐＴＲＡ［ｉ］及びトランジスタｐＴＲＢ［ｉ］に変更してもよい。また、全てのｎチャネル型のトランジスタでなく、一部のｎチャネル型のトランジスタをｐチャネル型のトランジスタに変更してもよい。

＜半導体装置＞
下記に、本発明の一態様に係る半導体装置について説明する。

＜＜半導体装置の構成例＞＞
図１に、一例として、＜メモリセルの構成例＞で説明したメモリセルＭＣ［ｉ］を２つ同一層に設けた半導体装置を示す。半導体装置１１０は、回路部ＭＣＳ、及び回路部Ｓｉ−Ｃを有する。回路部ＭＣＳは、トランジスタＳＷと、回路部ＭＣＣを有する。回路部ＭＣＣは、メモリセルＭＣ［１］と、メモリセルＭＣ［２］と、を有しており、メモリセルＭＣ［１］及びメモリセルＭＣ［２］は、図２のメモリセルＭＣ［ｉ］と同じ構成である。メモリセルＭＣ［１］は、配線ＣＮＯＤＥ［１］と、配線ＷＬと、配線ＷＢＬ［１］と電気的に接続され、トランジスタＳＷを介してノードＮＡと電気的に接続されている。メモリセルＭＣ［２］は、配線ＣＮＯＤＥ［２］と、配線ＷＬと、配線ＷＢＬ［２］と、ノードＮＢと電気的に接続されている。回路部Ｓｉ−Ｃは、出力端子と、入力端子と、を有し、出力端子は、ノードＮＡと電気的に接続され、入力端子はノードＮＢと電気的に接続されている。

メモリセルＭＣ［１］は、トランジスタＴＲＡ［１］と、トランジスタＴＲＢ［１］と、容量素子Ｃ［１］と、を有し、トランジスタＴＲＡ［１］はバックゲートＢＧＡ［１］を有し、トランジスタＴＲＢ［１］はバックゲートＢＧＢ［１］を有している。メモリセルＭＣ［２］は、トランジスタＴＲＡ［２］と、トランジスタＴＲＢ［２］と、容量素子Ｃ［２］と、を有し、トランジスタＴＲＡ［２］はバックゲートＢＧＡ［２］を有し、トランジスタＴＲＢ［２］はバックゲートＢＧＢ［２］を有している。

トランジスタＴＲＡ［１］のゲートは、配線ＷＬと電気的に接続され、トランジスタＴＲＡ［１］のソース又はドレインの一方は、配線ＷＢＬ［１］と電気的に接続され、容量素子Ｃ［１］は、トランジスタＴＲＡ［１］のソース又はドレインの他方と配線ＣＮＯＤＥ［１］との間に接続され、トランジスタＴＲＢ［１］のゲートは、トランジスタＴＲＡ［１］のソース又はドレインの他方と電気的に接続され、トランジスタＴＲＢ［１］のソース又はドレインの一方は、トランジスタＳＷのソース又はドレインの一方と電気的に接続されている。

トランジスタＴＲＡ［２］のゲートは、配線ＷＬと電気的に接続され、トランジスタＴＲＡ［２］のソース又はドレインの一方は、配線ＷＢＬ［２］と電気的に接続され、容量素子Ｃ［２］は、トランジスタＴＲＡ［２］のソース又はドレインの他方と配線ＣＮＯＤＥ［２］との間に接続され、トランジスタＴＲＢ［２］のゲートは、トランジスタＴＲＡ［２］のソース又はドレインの他方と電気的に接続され、トランジスタＴＲＢ［２］のソース又はドレインの一方は、メモリセルＭＣ［１］のトランジスタＴＲＢ［１］のソース又はドレインの他方と電気的に接続されている。

トランジスタＳＷのソース又はドレインの他方は、ノードＮＡと電気的に接続され、トランジスタＴＲＢ［２］のソース又はドレインの他方は、ノードＮＢと電気的に接続され、トランジスタＳＷのゲートは、配線ＳＷＧと電気的に接続されている。

次に、半導体装置１１０の構造について説明する。図１０に、一部を省略した半導体装置１１０の上面図を示し、図１１に、図１０の一点鎖線Ａ５−Ａ６及び一点鎖線Ａ７−Ａ８の断面図を示す。

なお、図１１において、ハッチングを示していない領域で、且つ導電体、半導体、素子、回路などを示す符号のない領域は、すべて絶縁体とする。

なお、図１１における回路部Ｓｉ−Ｃの領域は断面図ではなく、絶縁膜を介して、トランジスタＴＲＡ［１］、トランジスタＴＲＢ［１］、トランジスタＴＲＡ［２］及びトランジスタＴＲＢ［２］（図１１に図示しない）を有する層よりも下層に、回路部Ｓｉ−Ｃが設けられていることを示している。

なお、図１１において、トランジスタＳＷの記載は省略している。

トランジスタＴＲＡ［１］、トランジスタＴＲＢ［１］、トランジスタＴＲＡ［２］、トランジスタＴＲＢ［２］及び配線ＷＬは、全て同層に設けられ、その上層にトレンチ型の容量素子Ｃ［１］及び容量素子Ｃ［２］が設けられ、更にその上層に配線ＣＮＯＤＥ［１］及び配線ＣＮＯＤＥ［２］が設けられ、より更にその上層に配線ＷＢＬ［１］及び配線ＷＢＬ［２］が設けられている。

トランジスタＴＲＡ［１］は、配線ＷＬ、半導体１０１ａ、導電体１０３ａ、導電体１０３ｂ及びバックゲートＢＧＡ［１］で構成され、トランジスタＴＲＢ［１］は、導電体１０２、半導体１０１ｂ及びバックゲートＢＧＢ［１］で構成されている。また、トランジスタＴＲＡ［２］は、配線ＷＬ、半導体１０１ａ、導電体１０３ａ、導電体１０３ｂ及びバックゲートＢＧＡ［２］で構成され、トランジスタＴＲＢ［２］は、導電体１０２、半導体１０１ｂ及びバックゲートＢＧＢ［２］で構成されている。トランジスタＴＲＢ［１］のソース又はドレインの他方は、導電体１０８を介して、トランジスタＴＲＢ［２］のソース又はドレインの一方と電気的に接続されている。

メモリセルＭＣ［１］において、導電体１０３ａの上部には、導電体１０４ａ、導電体１０５ａ、導電体１０６及び導電体１０７が順に設けられ、導電体１０３ａは、導電体１０４ａ、導電体１０５ａ、導電体１０６及び導電体１０７を介して、配線ＷＢＬ［１］と電気的に接続されている。つまり、トランジスタＴＲＡ［１］のソース又はドレインの一方は、各層の導電体を介して配線ＷＢＬ［１］と接続されている。

メモリセルＭＣ［１］において、導電体１０４ｂは、導電体１０３ｂ及び導電体１０２と接するように設けられ、導電体１０４ｂは、導電体１０３ｂ及び導電体１０２と電気的に接続されている。導電体１０４ｂの上部には、トレンチ型の容量素子Ｃ［１］が設けられ、導電体１０４ｂは、容量素子Ｃ［１］の一方の電極と電気的に接続されている。容量素子Ｃ［１］の上部には、導電体１０５ｂが設けられ、容量素子Ｃ［１］の他方の電極は、導電体１０５ｂを介して、配線ＣＮＯＤＥ［１］と電気的に接続されている。つまり、配線ＣＮＯＤＥ［１］は、容量素子Ｃ［１］と各層の導電体を介して、トランジスタＴＲＡ［１］のソース又はドレインの他方及びトランジスタＴＲＢ［１］のゲートと電気的に接続されている。

メモリセルＭＣ［１］のようなメモリセルＭＣ［２］の断面図の明記をしていないが、メモリセルＭＣ［２］もメモリセルＭＣ［１］と同様の構造となっている。例えば、トランジスタＴＲＡ［２］はメモリセルＭＣ［１］と同様に、各層の導電体を介して、配線ＷＢＬ［２］と電気的に接続されている。また、配線ＣＮＯＤＥ［２］は、容量素子Ｃ［２］と各層の導電体を介して、トランジスタＴＲＡ［２］のソース又はドレインの他方及びトランジスタＴＲＢ［２］のゲートと電気的に接続されている。ただし、配線ＣＮＯＤＥ［１］と配線ＣＮＯＤＥ［２］は、各配線のレイアウトの関係で、互いに重ならないように設けられている。つまり、メモリセルＭＣ［１］の容量素子Ｃ［１］と配線ＣＮＯＤＥ［１］を電気的に接続する導電体１０５ｂは、配線ＣＮＯＤＥ［２］と容量素子Ｃ［２］の間にある導電体の位置よりも、図１１の一点鎖線Ａ５−Ａ６のＡ５方向にずれている。また、配線ＣＮＯＤＥ［１］と配線ＣＮＯＤＥ［２］が重ならなければよいので、導電体１０５ｂは図１１の一点鎖線Ａ５−Ａ６のＡ６方向にずれてもよい。

なお、図１、図１０、及び図１１に示した半導体装置１１０は、トランジスタＴＲＡ［１］、トランジスタＴＲＡ［２］、トランジスタＴＲＢ［１］、及びトランジスタＴＲＢ［２］に、バックゲートを有する構成になっているが、本発明の一態様は、これに限定されない。半導体装置１１０は、トランジスタＴＲＡ［１］、トランジスタＴＲＡ［２］、トランジスタＴＲＢ［１］、及びトランジスタＴＲＢ［２］の全てにバックゲートを有さない構成であってもよいし、必要に応じて、または状況に応じて、各トランジスタのバックゲートを取捨選択した構成としてもよい。

＜＜半導体装置の動作例＞＞
続いて、半導体装置１１０の書き込み動作及び読み出し動作について説明する。なお、本動作については、各メモリセルに２ビットのデータを書き込む、また、各メモリセルから２ビットのデータを読み込む場合について説明する。２ビットとは、２進数表記で”００”から”１１”までの４種類の情報を扱うことができることをいう。以下、”００”、”０１”、”１０”及び”１１”の情報を表す電位をそれぞれＶ_００、Ｖ_０１、Ｖ_１０、及びＶ_１１と表し、また”００”乃至”１１”の情報を包括して４値という場合がある。

図８に半導体装置１１０の書き込み動作のタイミングチャートを示す。時刻Ｔ２０から時刻Ｔ２１までの間は、配線ＷＬ、配線ＷＢＬ［１］、配線ＷＢＬ［２］、配線ＣＮＯＤＥ［１］、配線ＣＮＯＤＥ［２］、ノードＦＮ［１］、ノードＦＮ［２］、配線ＳＷＧ、ノードＮＡ及びノードＮＢの電位はＬｏｗ（以下、低レベル又はＬレベルという場合がある）である。特に、配線ＣＮＯＤＥ［１］及び配線ＣＮＯＤＥ［２］に印加される低レベルの電位は、基準電位であることが好ましい。

時刻Ｔ２１において、配線ＷＬの電位をＨｉｇｈ（以下、高レベル又はＨレベルという場合がある）としたとき、トランジスタＴＲＡ［１］のドレイン−ソース間が導通状態となり、ノードＦＮ［１］は、配線ＷＢＬ［１］と同じ電位が与えられる。このとき、配線ＷＢＬ［１］にＶ_００乃至Ｖ_１１のいずれかの電位を与えたとき、ノードＦＮ［１］もその電位を持ち、容量素子Ｃ［１］によって、ノードＦＮ［１］にその電位が保持される。

同様に、時刻Ｔ２１において、配線ＷＬの電位をＨｉｇｈとしたとき、トランジスタＴＲＡ［２］のドレイン−ソース間も導通状態となり、ノードＦＮ［２］は、配線ＷＢＬ［２］と同じ電位が与えられる。つまり、時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＢＬ［２］にＶ_００乃至Ｖ_１１のいずれかの電位を与えたとき、ノードＦＮ［２］もその電位を持つ。このとき、容量素子Ｃ［２］によってノードＦＮ［２］にその電位が保持される。

このとき、トランジスタＴＲＢ［１］のしきい値電圧は、ノードＦＮ［１］の電位（Ｖ_００乃至Ｖ_１１のいずれかの電位）の影響により、実効的にマイナスシフトする。その実効的なしきい値電圧のマイナスシフトの大きさは、ノードＦＮ［１］の電位に応じて決まり、実効的なしきい値電圧のマイナスシフトの大きさは、ノードＦＮ［１］の電位がＶ_００、Ｖ_０１、Ｖ_１０、Ｖ_１１の順に大きくなる。また、Ｖ_００が基準電位であるとき、実効的なしきい値電圧のマイナスシフトは起こらない。図８のタイミングチャートでは、Ｖ_００を基準電位としているので、ここでは、ノードＦＮ［１］の電位がＶ_００であるとき、実効的なしきい値電圧のマイナスシフトは起こらないものとする。

また、ノードＦＮ［１］の電位がＶ_０１、Ｖ_１０及びＶ_１１のときに起こる、トランジスタＴＲＢ［１］の実効的なしきい値電圧のマイナスシフトによって、トランジスタＴＲＢ［１］のドレイン−ソース間の電流、電圧は決まる。例えば、トランジスタＴＲＢ［１］のソース又はドレインの一方と、配線ＣＮＯＤＥ［１］との電位差をＶ_{ＴＲＢ１Ｗ}としたとき、Ｖ_{ＴＲＢ１Ｗ}が０ＶのときのトランジスタＴＲＢ［１］のドレイン−ソース間の電流及び電圧の大きさは、ノードＦＮ［１］の電位がＶ_０１、Ｖ_１０、Ｖ_１１であるときの順に、大きくなる。

トランジスタＴＲＢ［１］とノードＦＮ［１］との原理と同様に、トランジスタＴＲＢ［２］のしきい値電圧も、ノードＦＮ［２］の影響により、実効的にマイナスシフトする。その実効的なしきい値電圧のマイナスシフトの大きさは、ノードＦＮ［２］の電位によって決まり、実効的なしきい値電圧のマイナスシフトの大きさは、ノードＦＮ［２］の電位がＶ_００、Ｖ_０１、Ｖ_１０、Ｖ_１１の順に大きくなる。また、Ｖ_００が基準電位であるとき、実効的なしきい値電圧のマイナスシフトは起こらない。図８のタイミングチャートでは、Ｖ_００を基準電位としているので、ここでは、ノードＦＮ［２］の電位がＶ_００であるとき、実効的なしきい値電圧のマイナスシフトは起こらないものとする。

また、ノードＦＮ［２］の電位がＶ_０１、Ｖ_１０及びＶ_１１のときに起こる、トランジスタＴＲＢ［２］の実効的なしきい値電圧のマイナスシフトによって、トランジスタＴＲＢ［２］のドレイン−ソース間の電流、電圧は決まる。例えば、トランジスタＴＲＢ［２］のソース又はドレインの一方と、配線ＣＮＯＤＥ［２］との電位差をＶ_{ＴＲＢ２Ｗ}としたとき、Ｖ_{ＴＲＢ２Ｗ}が０ＶのときのトランジスタＴＲＢ［２］のドレイン−ソース間の電流及び電圧の大きさは、ノードＦＮ［２］の電位がＶ_０１、Ｖ_１０、Ｖ_１１のときの順に、大きくなる。

時刻Ｔ２２において、配線ＷＬの電位を低レベルとしたとき、トランジスタＴＲＡ［１］及びトランジスタＴＲＡ［２］のドレイン−ソース間が非導通状態となる。時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＢＬ［１］及び配線ＷＢＬ［２］の電位を低レベルとしても、ノードＦＮ［１］の電位は容量素子Ｃ［１］によってＶ_００乃至Ｖ_１１のいずれかの電位で保持され、ノードＦＮ［２］の電位は容量素子Ｃ［２］によってＶ_００乃至Ｖ_１１のいずれかの電位で保持される。

特に、トランジスタＴＲＡ［１］及びトランジスタＴＲＡ［２］のチャネル形成領域にインジウム、亜鉛、ガリウムの少なくとも一を含む酸化物半導体を用いるのが好ましい。該酸化物半導体を有するトランジスタＴＲＡ［１］及びトランジスタＴＲＡ［２］を用いることにより、トランジスタＴＲＡ［１］及びトランジスタＴＲＡ［２］のオフ電流を低減することができる場合がある。このため、ノードＦＮ［１］及びノードＦＮ［２］の電位を長い期間保持することできる。

図９に半導体装置１１０の読み出し動作のタイミングチャートを示す。なお、時刻Ｔ２４は、図８のタイミングチャートの時刻Ｔ２３以降にあるものとする。つまり、時刻Ｔ２４時点の配線ＷＬ、配線ＷＢＬ［１］、配線ＷＢＬ［２］、配線ＣＮＯＤＥ［１］、配線ＣＮＯＤＥ［２］、ノードＦＮ［１］、ノードＦＮ［２］、配線ＳＷＧ、ノードＮＡ及びノードＮＢの電位は、図８のタイミングチャートの時刻Ｔ２３以降の配線ＷＬ、配線ＷＢＬ［１］、配線ＷＢＬ［２］、配線ＣＮＯＤＥ［１］、配線ＣＮＯＤＥ［２］、ノードＦＮ［１］、ノードＦＮ［２］、配線ＳＷＧ、ノードＮＡ及びノードＮＢの電位を引き継いでいるものとする。

時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＳＷＧの電位を高レベルとして、トランジスタＳＷを導通状態とする。加えて、ノードＮＡの電位を高レベルとすることで、トランジスタＳＷを介して、トランジスタＴＲＢ［１］のソース又はドレインの一方に高レベルの電位が印加される。

配線ＣＮＯＤＥ［１］の電位が低レベルなので、Ｖ_{ＴＲＢ１Ｗ}が０ＶのときのトランジスタＴＲＢ［１］のドレイン−ソース間の電流及び電圧は、ノードＦＮ［１］の電位によって定まる。つまり、トランジスタＴＲＢ［１］のソース又はドレインの一方に印加されたノードＮＡからの電圧は、トランジスタＴＲＢ［１］を介してノードＦＮ［１］の電位に応じた電圧まで降圧され、トランジスタＴＲＢ［１］のソース又はドレインの他方へ出力される。なお、ここでは、Ｖ_１１を高レベルとしているので、ノードＦＮ［１］の電位がＶ_１１であるとき、トランジスタＴＲＢ［１］のドレイン−ソース間の電圧降下は起きていない。

配線ＣＮＯＤＥ［２］の電位が高レベルになると、容量素子Ｃ［２］は配線ＣＮＯＤＥ［２］とノードＦＮ［２］との電位差を保持しようとするため、ノードＦＮ［２］の電位は、その電位にカップリング比に応じた電位が加わった電位となる。

このとき、Ｖ_{ＴＲＢ２Ｗ}はトランジスタＴＲＢ［２］が導通状態となるほどの電位となるため、トランジスタＴＲＢ［２］のソース又はドレインの一方に入力された電圧が、トランジスタＴＲＢ［２］のソース又はドレインの他方、すなわちノードＮＢにそのまま出力される。つまり、トランジスタＴＲＢ［１］のソース又はドレインの他方からの、容量素子Ｃ［１］の電位に応じてトランジスタＴＲＢ［１］によって降圧された電圧が、ノードＮＢに印加される。

時刻Ｔ２６から時刻Ｔ２７までの間において、配線ＣＮＯＤＥ［２］、配線ＳＷＧ及びノードＮＡの電位を低レベルとする。

時刻Ｔ２７から時刻Ｔ２８までの間において、配線ＳＷＧの電位を高レベルとして、トランジスタＳＷが導通状態とする。加えて、ノードＮＡの電位を高レベルとすることで、トランジスタＳＷを介して、トランジスタＴＲＢ［１］のソース又はドレインの一方に高レベルの電位が印加される。

配線ＣＮＯＤＥ［１］の電位が高レベルになると、容量素子Ｃ［１］は配線ＣＮＯＤＥ［１］とノードＦＮ［１］との電位差を保持しようとするため、ノードＦＮ［１］の電位は、その電位にカップリング比に応じた電位が加わった電位となる。

このとき、Ｖ_{ＴＲＢ１Ｗ}はトランジスタＴＲＢ［１］が導通状態となるほどの電位となるため、トランジスタＴＲＢ［１］のソース又はドレインの一方に入力された電圧が、トランジスタＴＲＢ［１］のソース又はドレインの他方にそのまま出力される。つまり、ノードＮＡからの電圧が、トランジスタＴＲＢ［２］のソース又はドレインの一方に入力される。

配線ＣＮＯＤＥ［２］の電位が低レベルなので、Ｖ_{ＴＲＢ２Ｗ}が０ＶのときのトランジスタＴＲＢ［２］のドレイン−ソース間の電流及び電圧は、ノードＦＮ［２］の電位によって定まる。つまり、トランジスタＴＲＢ［２］のソース又はドレインの一方に印加されたノードＮＡからの電圧は、トランジスタＴＲＢ［２］を介してノードＦＮ［２］の電位に応じた電圧まで降圧され、トランジスタＴＲＢ［１］のソース又はドレインの他方、すなわちノードＮＢに印加される。なお、ここでは、Ｖ_１１を高レベルとしているので、ノードＦＮ［２］の電位がＶ_１１であるとき、トランジスタＴＲＢ［２］のドレイン−ソース間の電圧降下は起きていない。

このように、ノードＮＡから高レベルの電位をメモリセルＭＣ［１］及びメモリセルＭＣ［２］に入力し、かつ配線ＣＮＯＤＥ［１］と配線ＣＮＯＤＥ［２］の電位を切り替えることによって、トランジスタＴＲＢ［１］のソース−ドレイン間で降圧された電位、又は、トランジスタＴＲＢ［２］のソース−ドレイン間で降圧された電位、のどちらか一方を、読み出し回路として動作する回路部Ｓｉ−Ｃに印加することができる。トランジスタＴＲＢ［１］のソース−ドレイン間の電位差は、ノードＦＮ［１］の電位によって定まり、トランジスタＴＲＢ［２］のソース−ドレイン間の電位差は、ノードＦＮ［２］の電位によって定まるので、トランジスタＴＲＢ［１］のソース−ドレイン間で降圧された電圧、又はトランジスタＴＲＢ［２］のソース−ドレイン間で降圧された電圧を取得することによってノードＦＮ［１］、又はノードＦＮ［２］に保持された電位を読み出すことができる。

トランジスタＴＲＡ［１］、トランジスタＴＲＢ［１］、トランジスタＴＲＡ［２］、トランジスタＴＲＢ［２］は、酸化物半導体を有するトランジスタであることが好ましい。特に、チャネル形成領域にインジウム、亜鉛、ガリウムの少なくとも一を含む酸化物半導体を有するトランジスタであれば更に好ましい。

なお、本発明の一態様は、上述した半導体装置１１０に限定されない。例えば、図１２の半導体装置１６０に示すように、半導体装置１１０のｎチャネル型のトランジスタＴＲＡ［１］、トランジスタＴＲＢ［１］、トランジスタＴＲＡ［２］及びトランジスタＴＲＢ［２］を、ｐチャネル型のトランジスタｐＴＲＡ［１］、トランジスタｐＴＲＢ［１］、トランジスタｐＴＲＡ［２］及びトランジスタｐＴＲＢ［２］に変更してもよい。また、全てのｎチャネル型のトランジスタでなく、一部のｎチャネル型のトランジスタをｐチャネル型のトランジスタに変更してもよい。

なお、本発明の一態様に係るメモリセルの記憶容量は、２ビットに限定されない。メモリセルＭＣ［１］及びメモリセルＭＣ［２］に用いられる素子と接続の構成により、１ビット、４ビット、８ビット、又は９ビット以上の記憶容量を有するメモリセルにできる場合がある。

なお、本発明の一態様に係るトランジスタＳＷの位置は、図１の回路図に限定されない。例えば、トランジスタＳＷは、ノードＮＢ側に設けてもよいし、又は、回路部Ｓｉ−Ｃの内部に設けてもよい。トランジスタＳＷのチャネル形成領域にＳｉを用いた場合は、酸化物半導体を用いた場合よりも実効的なセル面積を小さくできる可能性がある。また、読み出し回路である回路部Ｓｉ−Ｃが大きくなる場合は、トランジスタＳＷのチャネル形成領域に酸化物半導体を用いたほうがよいこともある。

なお、本発明の一態様に係るメモリセルの数は、図１の半導体装置１１０で示している２つに限定されない。例えば、図１３のようにメモリセルＭＣ［ｉ］を３つ以上直列させて、ｎビットの半導体装置１２０を構成してもよい（ｎは１以上の整数とする。また、図１３の説明において、ｉは１からｎまでの整数とする）。半導体装置１２０は、回路部ＭＣＳと、回路部Ｓｉ−Ｃと、を有する。回路部ＭＣＳは、回路部ＭＣＣと、トランジスタＳＷと、を有する。回路部ＭＣＣは、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］を有する。メモリセルＭＣ［ｉ］は、トランジスタＴＲＡ［ｉ］と、トランジスタＴＲＢ［ｉ］と、容量素子Ｃ［ｉ］と、を有し、トランジスタＴＲＡ［ｉ］はバックゲートＢＧＡ［ｉ］を有し、トランジスタＴＲＢ［ｉ］はバックゲートＢＧＢ［ｉ］を有している。メモリセルＭＣ［ｉ］の内部の接続構成は図２のとおりで、メモリセルＭＣ［ｉ］は、配線ＣＮＯＤＥ［ｉ］、配線ＷＢＬ［ｉ］、及び配線ＷＬと電気的に接続されている。半導体装置１２０の書き込み及び読み出し動作は、図８及び図９のタイミングチャートと同様に、行うことができる。

なお、本発明の一態様の半導体装置の構成は、図１の半導体装置１１０、及び図１３の半導体装置１２０に限定されない。例えば、図１４のように、半導体装置１２０を２つ以上並べて、メモリセルアレイを構成した半導体装置としてもよい。

半導体装置１７０は、回路部ＭＣＳＳと、回路部Ｓｉ−Ｃと、を有する。回路部ＭＣＳＳは、回路部ＭＣＳ［１］乃至回路部ＭＣＳ［ｍ］を有する（ｍは２以上の整数とする）。回路部ＭＣＳ［ｊ］は、回路部ＭＣＣ［ｊ］と、トランジスタＳＷ［ｊ］と、を有する（図１４の説明において、ｊは１以上ｍ以下の整数とする）。また、回路部ＭＣＣ［１］乃至回路部ＭＣＣ［ｍ］によって、メモリセルアレイＭＣＡが構成される。つまり、メモリセルアレイＭＣＡは、行方向にｎ個、列方向にｍ個、すなわちｍ×ｎ個のメモリセルを行列状に有している。ここでは、メモリセルアレイＭＣＡの有するメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］は、図２のメモリセルＭＣ［ｉ］と同様の構成として説明する（図１４の説明において、図示していないがｉは図１３と同様に、ｉは１からｎまでの整数とする）。

半導体装置１７０は、トランジスタＳＷ［１］乃至トランジスタＳＷ［ｍ］を有し、それらは半導体装置１２０のトランジスタＳＷに相当する。トランジスタＳＷ［１］乃至トランジスタＳＷ［ｍ］のゲートは、それぞれ配線ＳＷＧ［１］乃至配線ＳＷＧ［ｍ］と電気的に接続されている。トランジスタＳＷ［１］乃至トランジスタＳＷ［ｍ］のソース又はドレインの一方は、それぞれメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，１］と電気的に接続され、トランジスタＳＷ［１］乃至トランジスタＳＷ［ｍ］のソース又はドレインの他方は、それぞれノードＮＡ［１］乃至ノードＮＡ［ｍ］と電気的に接続されている。メモリセルＭＣ［１，ｎ］乃至メモリセルＭＣ［ｍ，ｎ］は、それぞれノードＮＢ［１］乃至ノードＮＢ［ｍ］と電気的に接続されている。ノードＮＡ［１］乃至ノードＮＡ［ｍ］と、ノードＮＢ［１］乃至ノードＮＢ［ｍ］と、は、回路部Ｓｉ−Ｃと電気的に接続されている。

ｊ行目において、メモリセルＭＣ［ｊ，１］乃至メモリセルＭＣ［ｊ，ｎ］は、直列に電気的に接続されている。また、ｊ行目における配線ＣＮＯＤＥ［ｊ，１］乃至配線ＣＮＯＤＥ［ｊ，ｎ］、及び配線ＷＬ［ｊ］の接続構成は、それぞれ半導体装置１２０の配線ＣＮＯＤＥ［１］、配線ＣＮＯＤＥ［２］、及び配線ＷＬの記載を参酌する。

なお、図１４の半導体装置１７０では、メモリセルアレイＭＣＡ、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｍ，ｎ］、配線ＣＮＯＤＥ［１，１］、配線ＣＮＯＤＥ［１，ｎ］、配線ＣＮＯＤＥ［ｍ，１］、配線ＣＮＯＤＥ［ｍ，ｎ］、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＷＢＬ［１］、配線ＷＢＬ［ｎ］、配線ＳＷＧ［１］、配線ＳＷＧ［ｍ］、ノードＮＡ［１］、ノードＮＡ［ｍ］、ノードＮＢ［１］、ノードＮＢ［ｍ］、トランジスタＳＷ［１］、トランジスタＳＷ［ｍ］、回路部ＭＣＳＳ、回路部ＭＣＳ［１］、回路部ＭＣＳ［ｍ］、回路部ＭＣＣ［１］、回路部ＭＣＣ［ｍ］、回路部Ｓｉ−Ｃのみ図示しており、それ以外の配線、素子、ブロック図、符号は省略している。

半導体装置１７０の書き込み動作は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］によっていずれかの行を選択して、図８及び図９のタイミングチャートと同様に、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｎ］のいずれかに電位を印加することによって、行うことができる。

また、半導体装置１７０の読み出し動作は、配線ＳＷＧ［１］乃至配線ＳＷＧ［ｍ］によっていずれかの行を選択して（ここではｊ行目を選択したとする。）、図８及び図９のタイミングチャートと同様に、選択したｊ行目の配線ＣＮＯＤＥ［ｊ，１］乃至配線ＣＮＯＤＥ［ｊ，ｎ］のいずれかに電位を印加することによって、行うことができる。

また、図１４に示すメモリセルアレイＭＣＡの有するメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］の構成は、図２のメモリセルＭＣ［ｉ］に限定せず、図７に示すｐＭＣ［ｉ］の構成としてもよい。

なお、本発明の一態様は、図１４に示すメモリセルアレイの構成に限定されない。例えば、回路部ＭＣＳを図１４に示すように行毎に複数設ける構成ではなく、図１５に示すように回路部ＭＣＳを行列状に複数設ける構成としてもよい。

半導体装置１８０は、列方向にｍ個、行方向にｎ個、すなわちｍ×ｎ個の回路部ＭＣＳを行列状に有している。ここでは、ｍ×ｎ個の回路部ＭＣＳとして、回路部ＭＣＳ［１，１］乃至回路部ＭＣＳ［ｍ，ｎ］が行列状に配置されている。なお、回路部ＭＣＳ［ｊ，ｉ］は、図２に示すメモリセルＭＣ［ｉ］と同様の構成として、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｋ］を有する（ｋは２以上の整数である。）。また、図１５には図示していないが、半導体装置１８０は、回路部Ｓｉ−Ｃも有する。

ｊ行目かつｉ列目において、回路部ＭＣＳ［ｊ，ｉ］は、トランジスタＳＷ［ｊ，ｉ］と、回路部ＭＣＣ［ｊ，ｉ］と、を有する（図１５において、ｉ及びｊの取り得る値は、図１４の説明の記載を参酌する）。トランジスタＳＷ［ｊ，ｉ］のソース又はドレインの一方は、回路部ＭＣＣ［ｊ，ｉ］と電気的に接続され、トランジスタＳＷ［ｊ，ｉ］のゲートは、配線ＳＷＧ［ｊ，ｉ］と電気的に接続され、トランジスタＳＷ［ｊ，ｉ］のソース又はドレインの他方は、ノードＮＡ［ｊ，ｉ］と電気的に接続されている。ノードＮＢ［ｊ，ｉ］は、回路部ＭＣＣ［ｊ，ｉ］と電気的に接続されている。ノードＮＡ［ｊ，ｉ］と、ノードＮＢ［ｊ，ｉ］とは、回路部Ｓｉ−Ｃと電気的に接続されている（図示しない）。

ｊ行目において、回路部ＭＣＣ［ｊ，１］乃至回路部ＭＣＣ［ｊ，ｎ］は、配線ＷＬ［ｊ］と電気的に接続されている。配線ＣＮＯＤＥ（１）［ｊ］乃至配線ＣＮＯＤＥ（ｋ）［ｊ］は、回路部ＭＣＣ［ｊ，１］乃至回路部ＭＣＣ［ｊ，ｎ］と電気的に接続され、特に、配線ＣＮＯＤＥ（ｈ）［ｊ］は、回路部ＭＣＣ［ｊ，１］乃至回路部ＭＣＣ［ｊ，ｎ］が有するそれぞれのメモリセルＭＣ［ｈ］と電気的に接続されている（ｈは１以上ｋ以下の整数である）。

ｉ列目において、回路部ＭＣＣ［１，ｉ］乃至回路部ＭＣＣ［ｍ，ｉ］は、配線ＷＢＬ（１）［ｉ］乃至配線ＷＢＬ（ｋ）［ｉ］と電気的に接続され、特に、配線ＷＢＬ（ｈ）［ｉ］は、回路部ＭＣＣ［１，ｉ］乃至回路部ＭＣＣ［ｍ，ｉ］が有するそれぞれのメモリセルＭＣ［ｈ］と電気的に接続されている。

なお、図１５の半導体装置１８０では、回路部ＭＣＳ［１，１］、回路部ＭＣＳ［ｍ，１］、回路部ＭＣＳ［１，ｎ］、回路部ＭＣＳ［ｍ，ｎ］、回路部ＭＣＣ［１，１］、回路部ＭＣＣ［ｍ，１］、回路部ＭＣＣ［１，ｎ］、回路部ＭＣＣ［ｍ，ｎ］、トランジスタＳＷ［１，１］、トランジスタＳＷ［ｍ，１］、トランジスタＳＷ［１，ｎ］、トランジスタＳＷ［ｍ，ｎ］、配線ＳＷＧ［１，１］、配線ＳＷＧ［ｍ，１］、配線ＳＷＧ［１，ｎ］、配線ＳＷＧ［ｍ，ｎ］、ノードＮＡ［１，１］、ノードＮＡ［ｍ，１］、ノードＮＡ［１，ｎ］、ノードＮＡ［ｍ，ｎ］、ノードＮＢ［１，１］、ノードＮＢ［ｍ，１］、ノードＮＢ［１，ｎ］、ノードＮＢ［ｍ，ｎ］、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＷＢＬ（１）［１］、配線ＷＢＬ（ｋ）［１］、配線ＷＢＬ（１）［ｎ］、配線ＷＢＬ（ｋ）［ｎ］、配線ＣＮＯＤＥ（１）［１］、配線ＣＮＯＤＥ（ｋ）［１］、配線ＣＮＯＤＥ（１）［ｍ］、配線ＣＮＯＤＥ（ｋ）［ｍ］のみ図示しており、それ以外の配線、素子、ブロック図、符号は省略している。

半導体装置１８０の書き込み動作は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］によっていずれかの行を選択して、図８及び図９のタイミングチャートと同様に、配線ＷＢＬ（１）［１］乃至配線ＷＢＬ（ｋ）［ｎ］のいずれかに電位を印加することによって、行うことができる。

また、半導体装置１８０の読み出し動作は、配線ＳＷＧ［１，１］乃至配線ＳＷＧ［ｍ，ｎ］によっていずれかの行を選択して（ここではｊ行目を選択したとする）、図８及び図９のタイミングチャートと同様に、配線ＣＮＯＤＥ（１）［ｊ］乃至配線ＣＮＯＤＥ（ｋ）［ｊ］のいずれかに電位を印加することによって、行うことができる。

なお、本発明の一態様の半導体装置の構成は、図１の半導体装置１１０、図１３の半導体装置１２０、図１４の半導体装置１７０、及び図１５の半導体装置１８０に限定されない。例えば、図１６のように、メモリセルアレイＭＣＡを２つ以上積層した構成としてもよい。

半導体装置１９０は、複数の回路部ＭＣＳＳと、回路部Ｓｉ−Ｃと、を有している。半導体装置１９０の有する回路部ＭＣＳＳは、半導体装置１７０のメモリセルアレイＭＣＡと同様の構成としてもよい。そして、各回路部ＭＣＳＳは、回路部Ｓｉ−Ｃと電気的に接続されている。

半導体装置１９０は、各回路部ＭＣＳＳの有するそれぞれのメモリセルアレイＭＣＡが互いに重畳された構成としている。

また、各回路部ＭＣＳＳに有するそれぞれのトランジスタＳＷは、メモリセルアレイＭＣＡと共に積層する必要は無い。特に、メモリセルＭＣの有するトランジスタＴＲＡ、及びトランジスタＴＲＢと、トランジスタＳＷと、を構成する材料がそれぞれ異なる場合、トランジスタＳＷを回路部ＭＣＳＳの外部に設けた構成としたほうが好ましい。

また、メモリセルアレイＭＣＡの有するメモリセルＭＣの構成は、図２のメモリセルＭＣ［ｉ］の構成としてよく、また、図７に示すｐＭＣ［ｉ］の構成としてもよい。

また、図１６では、回路部ＭＣＳＳを２層記載しているが、本発明の一態様は、これに限定せず、回路部ＭＣＳＳを３層積層した構成としてもよい。

このように回路部ＭＣＳＳを積層することによって、より記憶容量の大きい記憶装置を実現することができる。

なお、本実施の形態において、本発明の一態様として述べた一例は、他の複数の例と適宜組み合わせることができる。

なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、半導体１０１ａ及び半導体１０１ｂなどを有するトランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。又は、場合によっては、又は、状況に応じて、半導体１０１ａ及び半導体１０１ｂなどを有するトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、メモリセルに適用した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、又は、状況に応じて、本発明の一態様は、別の機能を有する回路に適用してもよい。又は、例えば、場合によっては、又は、状況に応じて、本発明の一態様は、メモリセルに適用しなくてもよい。

なお、本実施の形態は、本明細書に示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本発明の一態様に係る記憶装置の構成の一例について、図１７を用いながら説明する。

図１７に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、およびメモリセルアレイ２６１０（図中には、Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙと表記）を有する。周辺回路２６０１は、ローデコーダ２６２１（図中には、Ｒｏｗ Ｄｅｃｏｄｅｒと表記）、ワード線ドライバ回路２６２２（図中には、Ｗｏｒｄ Ｌｉｎｅ Ｄｒｉｖｅｒ Ｃｉｒ．と略記）、ビット線ドライバ回路２６３０（図中には、Ｂｉｔ Ｌｉｎｅ Ｄｒｉｖｅｒ Ｃｉｒ．と略記）、出力回路２６４０（図中には、Ｏｕｔｐｕｔ Ｃｉｒ．と略記）、コントロールロジック回路２６６０（図中には、Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ Ｃｉｒ．と略記）を有する。

ビット線ドライバ回路２６３０は、カラムデコーダ２６３１（図中には、Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒと表記）、プリチャージ回路２６３２（図中には、Ｐｒｅｃｈａｒｇｅ Ｃｉｒ．と略記）、センスアンプ２６３３（図中には、Ｓｅｎｓｅ Ａｍｐ．と略記）、および書き込み回路２６３４（図中には、Ｗｒｉｔｅ Ｃｉｒ．と略記）を有する。プリチャージ回路２６３２は、実施の形態１で説明したノードＮＡ、配線ＣＮＯＤＥ［ｉ］（図１７に図示していない）などをプリチャージする機能を有する。センスアンプ２６３３は、ノードＮＢから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。

なお、図１７に示したようにビット線ドライバ回路２６３０が、プリチャージ回路２６３２及びセンスアンプ２６３３を有する必要はなく、実施の形態１で説明した通り、メモリセルアレイ２６１０の下層に位置する回路部Ｓｉ−Ｃがプリチャージ回路２６３２及びセンスアンプ２６３３を有する構成としてもよい（回路部Ｓｉ−Ｃは図１７に図示していない）。

また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩＬ）が供給される。

また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。ＡＤＤＲは、ローデコーダ２６２１およびカラムデコーダ２６３１に入力され、ＷＤＡＴＡは書き込み回路２６３４に入力される。

コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上することが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。

なお、本実施の形態の構成例は、図１７の構成に限定されない。場合によって、または、状況に応じて、記憶装置２６００の構成を変更してもよい。例えば、実施の形態１で説明したメモリセルＭＣ［ｉ］、又はメモリセルｐＭＣ［ｉ］のいずれか一方を記憶装置２６００に適用する場合、そのメモリセルに応じて配線数や周辺回路の構成を適宜変更してもよい。又は、半導体装置１２０、半導体装置１７０、半導体装置１８０、半導体装置１９０のいずれかを記憶装置２６００に適用する場合、その半導体装置に応じて配線数や周辺回路の構成を適宜変更してもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
ＯＳトランジスタ（酸化物半導体を有するトランジスタ）の説明をする。

＜ＯＳトランジスタの構成例１＞
図１８にＯＳトランジスタの構成の一例を示す。図１８（Ａ）はＯＳトランジスタの構成の一例を示す上面図である。図１８（Ｂ）は、一点鎖線ｙ１−ｙ２の断面図であり、図１８（Ｃ）は一点鎖線ｘ１−ｘ２の断面図であり、図１８（Ｄ）は一点鎖線ｘ３−ｘ４の断面図である。ここでは、一点鎖線ｙ１−ｙ２の方向をチャネル長方向と、一点鎖線ｘ１−ｘ２方向をチャネル幅方向と呼称する場合がある。よって、図１８（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図１８（Ｃ）及び図１８（Ｄ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１８（Ａ）では、一部の構成要素が省略されている。

ＯＳトランジスタ５８１は絶縁表面に形成される。ここでは、絶縁体５１１上に形成されている。絶縁体５１１は基板５１０表面に形成されている。ＯＳトランジスタ５８１は絶縁体５１６に覆われている。なお、絶縁体５１６をＯＳトランジスタ５８１の構成要素とみなすこともできる。ＯＳトランジスタ５８１は、絶縁体５１２、絶縁体５１３、絶縁体５１４、絶縁体５１５、半導体５２１乃至半導体５２３、導電体５３０、導電体５３１、導電体５３２及び導電体５３３を有する。ここでは、半導体５２１乃至半導体５２３をまとめて、半導体領域５２０と呼称する。

導電体５３０はゲート電極として機能し、導電体５３３はバックゲート電極として機能する。導電体５３１、５３２は、それぞれ、ソース電極又はドレイン電極として機能する。絶縁体５１１は、基板５１０と導電体５３３を電気的に分離させる機能を有する。絶縁体５１５はゲート絶縁体を構成し、絶縁体５１３、５１４はバックチャネル側のゲート絶縁体を構成する。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。

図１８（Ｂ）、図１８（Ｃ）に示すように、半導体領域５２０は、半導体５２１、半導体５２２、半導体５２３の順に積層している部分を有する。絶縁体５１５はこの積層部分を覆っている。導電体５３０は絶縁体５１４を介して該積層部分と重なる。導電体５３１及び導電体５３２は、半導体５２１及び半導体５２２とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体５２１、５２２及び導電体５３１、５３２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。

半導体５２３は、半導体５２１、５２２、及び導電体５３１、５３２を覆うように形成されている。絶縁体５１５は半導体５２３を覆っている。ここでは、半導体５２３と絶縁体５１５は同じマスクを用いてエッチングされている。

絶縁体５１５を介して、半導体５２１乃至半導体５２３の積層部分のチャネル幅方向を取り囲むように、導電体５３０が形成されている（図１８（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５８１において、ゲート電界とは、導電体５３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。このように、ゲート電界によって、半導体５２１乃至半導体５２３の積層部分全体を電気的に取り囲むトランジスタの構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。この構造により、半導体５２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５８１は高いオン電流を有することができる。また、ｓ−ｃｈａｎｎｅｌ構造をとることで、ＯＳトランジスタ５８１の高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。

ＯＳトランジスタの微細化によって、集積度が高い、又は小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上且つ１μｍ未満、さらに好ましくは１０ｎｍ以上且つ１００ｎｍ未満、さらに好ましくは１０ｎｍ以上且つ７０ｎｍ未満、さらに好ましくは１０ｎｍ以上且つ６０ｎｍ未満、さらに好ましくは１０ｎｍ以上且つ３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上且つ１μｍ未満、さらに好ましくは１０ｎｍ以上且つ１００ｎｍ未満、さらに好ましくは１０ｎｍ以上且つ７０ｎｍ未満、さらに好ましくは１０ｎｍ以上且つ６０ｎｍ未満、さらに好ましくは１０ｎｍ以上且つ３０ｎｍ未満の領域を有する。

＜絶縁体＞
絶縁体５１１乃至絶縁体５１６は、単層構造又は積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる。

絶縁体５１４及び絶縁体５１５は半導体領域５２０と接しているため、酸化物を含むことが好ましく、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁体５１４、絶縁体５１５から脱離した酸素は酸化物半導体である半導体領域５２０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、膜の表面温度が１００℃以上且つ７００℃以下、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上且つ７００℃以下、又は１００℃以上且つ５００℃以下の範囲が好ましい。

絶縁体５１３は、絶縁体５１４に含まれる酸素が、導電体５３３に含まれる金属と結びつき、絶縁体５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁体５１６は、絶縁体５１５に含まれる酸素が減少することを防ぐパッシベーション機能を有する。

絶縁体５１１、５１３、５１６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁体５１１、５１３、５１６を設けることで、半導体領域５２０から外部への酸素の拡散と、外部から半導体領域５２０への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁体５１１、５１３、５１６には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁膜を少なくとも１層設ければよい。

＜導電体＞
導電体５３０、導電体５３１、導電体５３２、導電体５３３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

ＯＳトランジスタ５８１の導電体５３１及び導電体５３２は、半導体５２１と半導体５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電体５３１及び導電体５３２は、半導体５２１及び半導体５２２の側面に接する領域を有していない。例えば、次のような工程を経て、半導体５２１、半導体５２２、導電体５３１、５３２を作製することができる。半導体５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層又は積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、半導体５２１と半導体５２２の積層を形成する。次に、ハードマスクをエッチングして、導電体５３１及び導電体５３２を形成する。

＜半導体＞
半導体５２２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体５２２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体５２２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）又はスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体５２２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、半導体５２２は、インジウムを含む酸化物半導体に限定されない。半導体５２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体５２２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体５２２のエネルギーギャップは、例えば、２．５ｅＶ以上且つ４．２ｅＶ以下、好ましくは２．８ｅＶ以上且つ３．８ｅＶ以下、さらに好ましくは３ｅＶ以上且つ３．５ｅＶ以下とする。半導体領域５２０は、後述するＣＡＡＣ−ＯＳで形成されていることが好ましい。又は、少なくとも、半導体５２２はＣＡＡＣ−ＯＳで形成されていることが好ましい。

例えば、半導体５２１及び半導体５２３は、半導体５２２を構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物半導体である。半導体５２２を構成する酸素以外の元素一種以上、又は二種以上から半導体５２１及び半導体５２３が構成されるため、半導体５２１と半導体５２２との界面、及び半導体５２２と半導体５２３との界面において、界面準位が形成されにくい。

なお、半導体５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体５２１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。

また、半導体５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体５２２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体５２２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、半導体５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体５２３は、半導体５２１と同種の酸化物を用いても構わない。ただし、半導体５２１及び半導体５２３の少なくとも１つがインジウムを含まなくても構わない場合がある。例えば、半導体５２１及び半導体５２３の少なくとも１つが酸化ガリウムであっても構わない。

（エネルギーバンド構造）
図１９を参照して、半導体５２１、半導体５２２、及び半導体５２３の積層により構成される半導体領域５２０の機能及びその効果について、説明する。図１９（Ａ）は、図１８（Ｂ）の部分拡大図であり、ＯＳトランジスタ５８１の活性層（チャネル部分）を拡大した図である。図１９（Ｂ）はＯＳトランジスタ５８１の活性層のエネルギーバンド構造であり、図１９（Ａ）の一点鎖線ｚ１−ｚ２で示す部位のエネルギーバンド構造を示している。

図１９（Ｂ）の、Ｅｃ５１４、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１５は、それぞれ、絶縁体５１４、半導体５２１、半導体５２２、半導体５２３、絶縁体５１５の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁体５１４と絶縁体５１５は絶縁体であるため、Ｅｃ５１４とＥｃ５１５は、Ｅｃ５２１、Ｅｃ５２２、及びＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。

半導体５２２には、半導体５２１及び半導体５２３よりも電子親和力の大きい酸化物が用いられる。例えば、半導体５２２として、半導体５２１及び半導体５２３よりも電子親和力の０．０７ｅＶ以上且つ１．３ｅＶ以下、好ましくは０．１ｅＶ以上且つ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上且つ０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体５２１、半導体５２２、半導体５２３のうち、電子親和力の大きい半導体５２２にチャネルが形成される。

ここで、半導体５２１と半導体５２２との間には、半導体５２１と半導体５２２との混合領域を有する場合がある。また、半導体５２２と半導体５２３との間には、半導体５２２と半導体５２３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体５２１、半導体５２２及び半導体５２３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、半導体５２１中及び半導体５２３中ではなく、半導体５２２中を主として移動する。上述したように、半導体５２１及び半導体５２２の界面における界面準位密度、半導体５２２と半導体５２３との界面における界面準位密度を低くすることによって、半導体５２２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。又は、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

ＯＳトランジスタ５８１のオン電流を高くするためには、例えば、半導体５２２の上面又は下面（被形成面、ここでは半導体５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。

例えば、半導体５２２が酸素欠損（Ｖ_Ｏとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、半導体５２２のある深さにおいて、又は、半導体５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

半導体５２２の酸素欠損を低減するために、例えば、絶縁体５１５に含まれる過剰酸素を、半導体５２１を介して半導体５２２まで移動させる方法などがある。この場合、半導体５２１は、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。

ＯＳトランジスタ５８１がｓ−ｃｈａｎｎｅｌ構造である場合、半導体５２２の全体にチャネルが形成される。したがって、半導体５２２が厚いほどチャネル領域は大きくなる。即ち、半導体５２２が厚いほど、ＯＳトランジスタ５８１のオン電流を高くすることができる。

また、ＯＳトランジスタ５８１のオン電流を高くするためには、半導体５２３の厚さは小さいほど好ましい。半導体５２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体５２３は、チャネルの形成される半導体５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体５２３は、ある程度の厚さを有することが好ましい。半導体５２３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体５２３は、絶縁体５１５などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、ＯＳトランジスタ５８１の信頼性を高くするためには、半導体５２１は厚く、半導体５２３は薄いことが好ましい。半導体５２１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体５２１の厚さを、厚くすることで、隣接する絶縁体と半導体５２１との界面からチャネルの形成される半導体５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体５２１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

ＯＳトランジスタ５８１に安定した電気特性を付与するには、半導体領域５２０中の不純物濃度を低減し、半導体５２２を真性又は実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体膜のキャリア密度は、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上である。

酸化物半導体において、水素、窒素、炭素、シリコン、及び主成分以外の金属元素は不純物となる。例えば、水素及び窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体５２１、半導体５２２及び半導体５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

例えば、半導体５２２と半導体５２１との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ２×１０^１８ａｔｏｍｓ／ｃｍ^３未満であることがより好ましい。また、半導体５２２と半導体５２３との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ２×１０^１８ａｔｏｍｓ／ｃｍ^３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。

また、半導体５２２の水素濃度を低減するために、半導体５２１及び半導体５２３の水素濃度を低減すると好ましい。半導体５２１及び半導体５２３は、水素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ２×１０^２０ａｔｏｍｓ／ｃｍ^３以下の領域を有する。水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。

半導体５２２の窒素濃度を低減するために、半導体５２１及び半導体５２３の窒素濃度を低減すると好ましい。半導体５２１及び半導体５２３は、窒素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の領域を有する。窒素濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上且つ５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、又は、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

図１８は、半導体領域５２０が３層の例であるが、これに限定されない。例えば、半導体５２１又は半導体５２３が無い２層構造としてもよい。又は、半導体５２１の上もしくは下、又は半導体５２３上もしくは下に、半導体５２１乃至半導体５２３と同様の半導体を設けて、４層構造とすることも可能である。又は、半導体５２１の上、半導体５２１の下、半導体５２３の上、半導体５２３の下のいずれか二箇所以上に、半導体５２１乃至半導体５２３と同様の半導体を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。

ＯＳトランジスタ５８１をバックゲート電極の無いトランジスタにする場合、導電体５３３を設けなければよい。この場合、絶縁体５１２を設けず、絶縁体５１１上に絶縁体５１３を形成すればよい。

＜基板＞
基板５１０としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でもよいし、半導体基板に絶縁領域を介して半導体が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などである。又は、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。

基板５１０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板５１０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板５１０として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板５１０が伸縮性を有してもよい。また、基板５１０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板５１０の厚さは、例えば、５μｍ以上且つ７００μｍ以下、好ましくは１０μｍ以上且つ５００μｍ以下、さらに好ましくは１５μｍ以上且つ３００μｍ以下とする。基板５１０を薄くすると、半導体装置を軽量化することができる。また、基板５１０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板５１０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可撓性基板である基板５１０は、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、又は１×１０^−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。

＜ＯＳトランジスタの構成例２＞
図１８（Ａ）に示すＯＳトランジスタ５８１は、導電体５３０をマスクにして、半導体５２３及び絶縁体５１５をエッチングすることができる。そのような工程を経たＯＳトランジスタの構成例を図２０（Ａ）に示す。図２０（Ａ）に示すＯＳトランジスタ５８２では、半導体５２３及び絶縁体５１５の端部は導電体５３０の端部とほぼ一致することになる。導電体５３０の下部のみに半導体５２３及び絶縁体５１５が存在する。

＜ＯＳトランジスタの構成例３＞
図２０（Ｂ）に示すＯＳトランジスタ５８３は、ＯＳトランジスタ５８２に導電体５３５、導電体５３６を追加したデバイス構造を有する。ＯＳトランジスタ５８３のソース電極及びドレイン電極として一対の電極は、導電体５３５と導電体５３１の積層、及び導電体５３６と導電体５３２の積層で構成される。

導電体５３５及び導電体５３６は、単層又は積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。

導電体５３５及び導電体５３６は可視光線を透過する性質を有してよい。又は、導電体５３５、５３６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、ＯＳトランジスタ５８３の電気特性の迷光による変動を抑制できる場合がある。

導電体５３５及び導電体５３６は、半導体５２２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、ＯＳトランジスタ５８３のオン特性を向上させることができる。

導電体５３５及び導電体５３６は、導電体５３１及び導電体５３２よりも高抵抗の膜を用いると好ましい場合がある。また、導電体５３５及び５３６は、ＯＳトランジスタ５８３のチャネル（具体的には、半導体５２２）よりも抵抗が低いことが好ましい場合がある。例えば、導電体５３５及び導電体５３６の抵抗率を、０．１Ωｃｍ以上且つ１００Ωｃｍ以下、又は０．５Ωｃｍ以上且つ５０Ωｃｍ以下、又は１Ωｃｍ以上且つ１０Ωｃｍ以下とすればよい。導電体５３５、５３６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、ＯＳトランジスタ５８３の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電体５３５及び導電体５３６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

＜ＯＳトランジスタの構成例４＞
図１８に示すＯＳトランジスタ５８１は、導電体５３１及び導電体５３２が、半導体５２１及び半導体５２２の側面と接していてもよい。そのような構成例を図２０（Ｃ）に示す。図２０（Ｃ）に示すＯＳトランジスタ５８４は、導電体５３１及び導電体５３２が半導体５２１の側面及び半導体５２２の側面と接している。

＜ＯＳトランジスタの放熱方法＞
インジウム、亜鉛、ガリウムを含む酸化物半導体は熱伝導率が悪いので、該酸化物半導体を有するトランジスタを駆動し続けると、自己発熱によって該トランジスタの信頼性が悪化する場合がある。そのため、駆動によって生じた熱を放熱するようなトランジスタの構造を形成するのが好ましい。

図２０（Ｃ）では、導電体５３１及び導電体５３２と、半導体領域５２０と接する面積を大きくし、半導体領域５２０から発生した熱を導電体５３１及び導電体５３２へ放熱する構成となっている。また図示していないが、導電体５３０を、導電体５３１及び導電体５３２と広く重なるように形成することで、導電体５３０へも放熱する構造となる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。

＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａｎｄ ａ−ｂ−ｐｌａｎｅ ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。

即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。

＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。

ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。

一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ_４に対し、２θを５６°近傍に固定してφスキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２１（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２１（Ｅ）に示す。図２１（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図２１（Ｅ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図２１（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。

また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

図２２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。

図２２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。

また、図２２（Ｂ）及び図２２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２２（Ｄ）及び図２２（Ｅ）は、それぞれ図２２（Ｂ）及び図２２（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２２（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ^−１から５．０ｎｍ^−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。

図２２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。

図２２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形、七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、且つａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物及び酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、１×１０^−９個／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。

ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。

また、例えば、ＩｎＧａＺｎＯ_４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２３（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２３（Ｂ）に示す。図２３（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。

また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。

図２３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

図２４に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２４（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２４（Ｂ）は４．３×１０^８ｅ⁻／ｎｍ^２の電子（ｅ⁻）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２４（Ａ）及び図２４（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。

なお、ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

図２５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２５より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２５より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ⁻）の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２５より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０^５ｅ⁻／（ｎｍ^２・ｓ）、照射領域の直径を２３０ｎｍとした。

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満である。

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２６、図２７を用いて説明する。

＜電子部品＞
図２６（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図２６（Ｂ）に示す。図２６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２６（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図２６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。

＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。

本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２７に示す。

図２７（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２７（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２７（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図２７（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図２７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。

図２７（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。

ＭＣ［ｉ］ メモリセル
ＭＣ［１］ メモリセル
ＭＣ［２］ メモリセル
ＭＣ［ｎ］ メモリセル
ＭＣ メモリセル
ｐＭＣ［ｉ］ メモリセル
ＭＣ［１，１］ メモリセル
ＭＣ［ｍ，１］ メモリセル
ＭＣ［１，ｎ］ メモリセル
ＭＣ［ｍ，ｎ］ メモリセル
ＭＣＣ 回路部
ＭＣＣ［１］ 回路部
ＭＣＣ［ｍ］ 回路部
ＭＣＣ［１，１］ 回路部
ＭＣＣ［ｍ，１］ 回路部
ＭＣＣ［１，ｎ］ 回路部
ＭＣＣ［ｍ，ｎ］ 回路部
ＭＣＡ メモリセルアレイ
ＭＣＳ 回路部
ＭＣＳ［１］ 回路部
ＭＣＳ［ｍ］ 回路部
ＭＣＳ［１，１］ 回路部
ＭＣＳ［ｍ，１］ 回路部
ＭＣＳ［１，ｎ］ 回路部
ＭＣＳ［ｍ，ｎ］ 回路部
ＭＣＳＳ 回路部
Ｓｉ−Ｃ 回路部
ＴＲＡ［ｉ］ トランジスタ
ＴＲＡ［１］ トランジスタ
ＴＲＡ［２］ トランジスタ
ＴＲＡ［ｎ］ トランジスタ
ＴＲＢ［ｉ］ トランジスタ
ＴＲＢ［１］ トランジスタ
ＴＲＢ［２］ トランジスタ
ＴＲＢ［ｎ］ トランジスタ
ＢＧＡ［ｉ］ バックゲート
ＢＧＡ［１］ バックゲート
ＢＧＡ［２］ バックゲート
ＢＧＡ［ｎ］ バックゲート
ＢＧＢ［ｉ］ バックゲート
ＢＧＢ［１］ バックゲート
ＢＧＢ［２］ バックゲート
ＢＧＢ［ｎ］ バックゲート
ｐＴＲＡ［ｉ］ トランジスタ
ｐＴＲＢ［ｉ］ トランジスタ
ＳＷ トランジスタ
ＳＷ［１］ トランジスタ
ＳＷ［ｍ］ トランジスタ
ＳＷ［１，１］ トランジスタ
ＳＷ［ｍ，１］ トランジスタ
ＳＷ［１，ｎ］ トランジスタ
ＳＷ［ｍ，ｎ］ トランジスタ
Ｃ［ｉ］ 容量素子
Ｃ［１］ 容量素子
Ｃ［２］ 容量素子
Ｃ［ｎ］ 容量素子
ＦＮ［ｉ］ ノード
ＦＮ［１］ ノード
ＦＮ［２］ ノード
ＦＮ［ｎ］ ノード
ＣＮＯＤＥ［ｉ］ 配線
ＣＮＯＤＥ［１］ 配線
ＣＮＯＤＥ［２］ 配線
ＣＮＯＤＥ［ｎ］ 配線
ＣＮＯＤＥ［１，１］ 配線
ＣＮＯＤＥ［１，ｎ］ 配線
ＣＮＯＤＥ［ｍ，１］ 配線
ＣＮＯＤＥ［ｍ，ｎ］ 配線
ＣＮＯＤＥ（１）［１］ 配線
ＣＮＯＤＥ（ｋ）［１］ 配線
ＣＮＯＤＥ（１）［ｎ］ 配線
ＣＮＯＤＥ（ｋ）［ｎ］ 配線
Ｄ［ｉ］ 配線
Ｓ［ｉ］ 配線
ＷＢＬ［ｉ］ 配線
ＷＢＬ［１］ 配線
ＷＢＬ［２］ 配線
ＷＢＬ［ｎ］ 配線
ＷＢＬ（１）［１］ 配線
ＷＢＬ（ｋ）［１］ 配線
ＷＢＬ（１）［ｎ］ 配線
ＷＢＬ（ｋ）［ｎ］ 配線
ＷＬ 配線
ＷＬ［１］ 配線
ＷＬ［ｍ］ 配線
ＳＷＧ 配線
ＳＷＧ［１］ 配線
ＳＷＧ［ｍ］ 配線
ＳＷＧ［１，１］ 配線
ＳＷＧ［ｍ，１］ 配線
ＳＷＧ［１，ｎ］ 配線
ＳＷＧ［ｍ，ｎ］ 配線
ＮＡ ノード
ＮＡ［１］ ノード
ＮＡ［ｍ］ ノード
ＮＡ［１，１］ ノード
ＮＡ［ｍ，１］ ノード
ＮＡ［１，ｎ］ ノード
ＮＡ［ｍ，ｎ］ ノード
ＮＢ ノード
ＮＢ［１］ ノード
ＮＢ［ｍ］ ノード
ＮＢ［１，１］ ノード
ＮＢ［ｍ，１］ ノード
ＮＢ［１，ｎ］ ノード
ＮＢ［ｍ，ｎ］ ノード
１０１ａ 半導体
１０１ｂ 半導体
１０２ 導電体
１０３ａ 導電体
１０３ｂ 導電体
１０４ａ 導電体
１０４ｂ 導電体
１０５ａ 導電体
１０５ｂ 導電体
１０６ 導電体
１０７ 導電体
１０８ 導電体
１１０ 半導体装置
１２０ 半導体装置
１６０ 半導体装置
１７０ 半導体装置
１８０ 半導体装置
１９０ 半導体装置
５１０ 基板
５１１ 絶縁体
５１２ 絶縁体
５１３ 絶縁体
５１４ 絶縁体
５１５ 絶縁体
５１６ 絶縁体
５２０ 半導体領域
５２１ 半導体
５２２ 半導体
５２３ 半導体
５３０ 導電体
５３１ 導電体
５３２ 導電体
５３３ 導電体
５３５ 導電体
５３６ 導電体
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
５８１ ＯＳトランジスタ
５８２ ＯＳトランジスタ
５８３ ＯＳトランジスタ
５８４ ＯＳトランジスタ
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 書き込み回路
２６４０ 出力回路
２６６０ コントロールロジック回路
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 第１筐体
５６０２ 第２筐体
５６０３ 第１表示部
５６０４ 第２表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (10)

1. 第１回路を有し、
   前記第１回路は、第１入力端子と、第１出力端子と、第１トランジスタと、第２回路と、を有し、
   前記第２回路は、第２乃至第２ｎ＋１トランジスタと、第１乃至第ｎ容量素子と、第１配線と、第１乃至第ｎ保持ノードと、を有し（ｎは２以上の整数）、
   前記第２ｉトランジスタのゲートは、前記第１配線と電気的に接続され（ｉは１以上ｎ以下の整数）、
   前記第２ｉトランジスタの第１端子は、前記第ｉ保持ノードを介して、前記第２ｉ＋１トランジスタのゲートと、前記第ｉ容量素子の第１端子と、に電気的に接続され、
   前記第１入力端子は、前記第１トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタの第２端子は、前記第３トランジスタの第１端子と電気的に接続され、
   前記第２ｉ−１トランジスタの第２端子は、前記第２ｉ＋１トランジスタの第１端子と電気的に接続され、
   前記第２ｎ＋１トランジスタの第２端子は、前記第１出力端子と電気的に接続されることを特徴とする半導体装置。
2. 第１回路を有し、
   前記第１回路は、第１入力端子と、第１出力端子と、第１トランジスタと、第２回路と、を有し、
   前記第２回路は、第２乃至第２ｎ＋１トランジスタと、第１乃至第ｎ容量素子と、第１配線と、第１乃至第ｎ保持ノードと、を有し（ｎは２以上の整数）、
   前記第２ｉトランジスタのゲートは、前記第１配線と電気的に接続され（ｉは１以上ｎ以下の整数）、
   前記第２ｉトランジスタの第１端子は、前記第ｉ保持ノードを介して、前記第２ｉ＋１トランジスタのゲートと、前記第ｉ容量素子の第１端子と、に電気的に接続され、
   前記第１入力端子は、前記第３トランジスタの第１端子と電気的に接続され、
   前記第２ｉ−１トランジスタの第２端子は、前記第２ｉ＋１トランジスタの第１端子と電気的に接続され、
   前記第２ｎ＋１トランジスタの第２端子は、前記第１トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタの第２端子は、前記第１出力端子と電気的に接続されることを特徴とする半導体装置。
3. 請求項１、又は請求項２において、メモリセルアレイを有する半導体装置であって、
   前記第１回路を複数有し、
   前記メモリセルアレイは、複数の前記第２回路を有することを特徴とする半導体装置。
4. 請求項３において、
   前記メモリセルアレイを複数有し、
   前記複数のメモリセルアレイは、互いに重畳された構成であることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   第３回路を有し、
   前記第３回路は、前記第１回路に電位を印加する機能と、前記第１回路から出力された電位を読み出す機能と、を有し、
   前記第１入力端子は、前記第３回路と電気的に接続され、
   前記第１出力端子は、前記第３回路と電気的に接続されることを特徴とする半導体装置。
6. 請求項５において、
   前記第２回路は、前記第３回路の上方に位置することを特徴とする半導体装置。
7. 請求項１乃至請求項６において、
   前記第１乃至第２ｎ＋１トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
8. 請求項１乃至請求項６において、
   前記第１トランジスタは、チャネル形成領域にシリコンを有し、
   前記第２乃至第２ｎ＋１トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
9. 請求項１乃至請求項８において、
   前記第１乃至第２ｎ＋１トランジスタの少なくとも一は、バックゲートを有することを特徴とする半導体装置。
10. 請求項１乃至請求項９において、
    前記第１乃至第ｎ保持ノードは、それぞれＭビット（Ｍは１以上の整数）のデータを電位として保持する機能と、前記第１乃至第ｎ保持ノードに保持されている電位に対応する電位を前記第１出力端子から出力する機能を有することを特徴とする半導体装置。