JP2016110688A - 半導体装置及びその駆動方法 - Google Patents

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Abstract

【課題】誤読み出しを防止できる半導体装置を提供する。【解決手段】第１のトランジスタ１０１、第２のトランジスタ１０２及び第３のトランジスタ１０５を有するメモリセルにおいて、データの書き込みの際には、第４の配線１０９の電位をＧＮＤとする。そしてデータの読み出しの際には、第４の配線１０９の電位をＶＤＤとする。なお、データの書き込み及びデータの読み出しのいずれにおいても、第３の配線１０８の電位はＧＮＤとする。データの読み出しの際、第１のトランジスタ１０１はオフ状態であるため、第１の容量素子１０３及び第４の容量素子１０４は直列に接続されている。この状態で、第２の容量素子１０４の第２の電極の電位が上昇するため、第２の容量素子１０４に蓄積された電荷の一部が第１の容量素子１０３に移動し、ノード１１２の電位は上昇する。【選択図】図１

Description

本発明は、物若しくは方法に関する。特に、本発明は、例えば、半導体装置、それらの駆動方法、または、それらの製造方法に関する。特に、酸化物半導体を有する半導体装置に関する。
特許文献１には酸化物半導体膜を用いたトランジスタと、単結晶シリコンを用いたトランジスタを有する半導体装置が記載されている。また酸化物半導体膜を用いたトランジスタは、オフリーク電流が極めて小さいことが記載されている。
特開２０１２−２５６４００号公報
本発明の一態様は、誤読み出しの少ない半導体装置、又はその駆動方法若しくはその作製方法を提供する。または、本発明の一態様は、高い保持特性を有し、高信頼性を有する半導体装置、又はその駆動方法若しくはその作製方法を提供する。または、本発明の一態様は、消費電力の低い半導体装置、又はその駆動方法若しくはその作製方法を提供することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第１の容量素子の第１の電極に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２の容量素子の第１の電極に電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、第３のトランジスタと第２のトランジスタは直列に電気的に接続され、第１の容量素子の第２の電極は、第３の配線に電気的に接続され、第２の容量素子の第２の電極は、第４の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のトランジスタのゲートは第５の配線に電気的に接続され、第３のトランジスタのゲートは第６の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第３のトランジスタのソース及びドレインの他方は、第１の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第３のトランジスタのソース及びドレインの他方は、第７の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第２のトランジスタのソース及びドレインの一方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第１の配線に電気的に接続され、第３のトランジスタのソース及びドレインの他方は、第２の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第２のトランジスタのソース及びドレインの一方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第７の配線に電気的に接続され、第３のトランジスタのソース及びドレインの他方は、第２の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のトランジスタは、チャネル形成領域を含む酸化物半導体層を有する半導体装置である。
本発明の一態様は、第１のメモリセルと、第２のメモリセルと、第３のメモリセルと、を有し、第１のメモリセル、第２のメモリセル及び第３のメモリセルは、それぞれ、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のメモリセルにおいて、第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、第２のメモリセルにおいて、第１のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、第３のメモリセルにおいて、第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートに電気的に接続され、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第１のトランジスタのソース及びドレインの他方は、第１の容量素子の第１の電極に電気的に接続され、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第１のトランジスタのソース及びドレインの他方は、第２の容量素子の第１の電極に電気的に接続され、第１のメモリセルにおいて、第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、第２のメモリセルにおいて、第２のトランジスタのソース及びドレインの一方は、第４の配線に電気的に接続され、第３のメモリセルにおいて、第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第３のトランジスタと第２のトランジスタは直列に電気的に接続され、第１のメモリセルにおいて、第１の容量素子の第２の電極は、第５の配線に電気的に接続され、第２のメモリセルにおいて、第１の容量素子の第２の電極は、第５の配線に電気的に接続され、第３のメモリセルにおいて、第１の容量素子の第２の電極は、第５の配線に電気的に接続され、第１のメモリセルにおいて、第２の容量素子の第２の電極は、第６の配線に電気的に接続され、第２のメモリセルにおいて、第２の容量素子の第２の電極は、第６の配線に電気的に接続され、第３のメモリセルにおいて、第２の容量素子の第２の電極は、第７の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のメモリセルにおいて、第１のトランジスタのゲートは第８の配線に電気的に接続され、第２のメモリセルにおいて、第１のトランジスタのゲートは第８の配線に電気的に接続され、第３のメモリセルにおいて、第１のトランジスタのゲートは第９の配線に電気的に接続され、第１のメモリセルにおいて、第３のトランジスタのゲートは第１０の配線に電気的に接続され、第２のメモリセルにおいて、第３のトランジスタのゲートは第１０の配線に電気的に接続され、第３のメモリセルにおいて、第３のトランジスタのゲートは第１１の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第１のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第１の配線に電気的に接続され、第２のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第２の配線に電気的に接続され、第３のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第１の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第１のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第３の配線に電気的に接続され、第２のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第４の配線に電気的に接続され、第３のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第３の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第１のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第１２の配線に電気的に接続され、第２のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第１３の配線に電気的に接続され、第３のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第１２の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第２のトランジスタのソース及びドレインの一方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第１のメモリセルにおいて、第２のトランジスタのソース及びドレインの他方は、第１２の配線に電気的に接続され、第２のメモリセルにおいて、第２のトランジスタのソース及びドレインの他方は、第１３の配線に電気的に接続され、第３のメモリセルにおいて、第２のトランジスタのソース及びドレインの他方は、第１２の配線に電気的に接続され、第１のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第３の配線に電気的に接続され、第２のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第４の配線に電気的に接続され、第３のメモリセルにおいて、第３のトランジスタのソース及びドレインの他方は、第３の配線に電気的に接続される半導体装置である。
本発明の一態様は、上記において、第１のメモリセル、第２のメモリセル及び第３のメモリセルのそれぞれにおいて、第１のトランジスタは、チャネル形成領域を含む酸化物半導体層を有する半導体装置である。
本発明の一態様は、メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第１の容量素子の第１の電極に電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２の容量素子の第１の電極に電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第３のトランジスタのソース及びドレインの他方は、第１の配線に電気的に接続される半導体装置の駆動方法であって、メモリセルへデータを書き込むとき、第１の容量素子の第２の電極及び第２の容量素子の第２の電極に、第１の電位を供給し、メモリセルからデータを読み出すとき、第１の容量素子の第２の電極及に第１の電位を供給し、第２の容量素子の第２の電極に第２の電位を供給する半導体装置の駆動方法である。
本発明の一態様は、上記において、第１のトランジスタはＮチャネル型トランジスタであり、第２のトランジスタはＰチャネル型トランジスタであり、第２の電位は第１の電位よりも高い半導体装置の駆動方法である。
本発明の一態様は、上記において、メモリセルからデータを読み出すとき、第２の配線には第２の電位が供給されている半導体装置の駆動方法である。
第２のトランジスタのゲートの電位が、データ保持動作中に変動しても誤読み出しを防止できる。または、高い保持特性及び高信頼性を実現することができる。または、低消費電力を図ることができる。
メモリセルの回路図及びタイミングチャート。 メモリセルの回路図。 メモリセルの回路図。 メモリセルのタイミングチャート。 記憶装置のブロック図。 記憶装置のブロック図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図。 記憶装置のブロック図。 記憶装置のブロック図。 コンピュータのブロック図。 電子機器の例。 半導体装置の作製工程を示す断面図。 半導体装置の断面図。 半導体装置の断面図。 メモリセルのレイアウト図。 記憶装置のブロック図。 メモリセルの回路図。 メモリセルのレイアウト図。 記憶装置のレイアウト図。 半導体装置の模式的な断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図２６（Ｂ）の部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 Ａ−Ｃ：ＯＳトランジスタの構成例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
トランジスタのゲート、ソース及びドレインは、トランジスタの端子であって、ゲート端子、ソース端子、ドレイン端子とも言う。ソース及びドレインの二つの端子に関しては、どちらがソースで、どちらがドレインであるか、トランジスタの構造上決まるものでなく、これらの二つの端子間に印加される電圧によって決まるものである。つまり、トランジスタのソース及びドレインの二つの端子は、ある瞬間においては、一方がソースで、他方がドレインになるが、別の瞬間には、その一方がドレインで、他方がソースになる場合がある。したがって、本明細書において回路構成を説明するとき、ソース及びドレインをトランジスタの第１端子及び第２端子とも言う。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどをおこなうことが出来る。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
なお、本明細書において、第１、第２として付される序数詞は、識別のために便宜上用いるものであって、特定の順番を意味するものではない。
〔実施の形態１〕
半導体装置が有するメモリセル１００を説明する。図１（Ａ）に示すメモリセル１００は、第１のトランジスタ１０１、第２のトランジスタ１０２、第１の容量素子１０３、第２の容量素子１０４及び第３のトランジスタ１０５を有する。例えば、半導体装置は記憶装置である。なお、半導体装置としては、主にメモリとして機能する記憶装置に限らず、その半導体装置に別の機能があってもよい。例えば、半導体装置は、メモリセル１００を有する中央演算処理装置（ＣＰＵ）である。例えば、半導体装置は、その中央演算処理装置を有するコンピュータ（パーソナルコンピュータ又はマイクロコンピュータなど）である。例えば、半導体装置は、そのコンピュータに加えて、物理的仕掛け、電磁的仕掛け、視覚的仕掛け、聴覚的仕掛けなどの仕掛けを備えた電子機器である。
第１のトランジスタ１０１の第１端子は、第１の配線１０６に電気的に接続される。第１のトランジスタ１０１の第２端子は、第２のトランジスタ１０２のゲートに電気的に接続される。第１のトランジスタ１０１の第２端子は、第１の容量素子１０３の第１の電極に電気的に接続される。第１のトランジスタ１０１の第２端子は、第２の容量素子１０４の第１の電極に電気的に接続される。第２のトランジスタ１０２の第１端子は、第２の配線１０７に電気的に接続される。第２のトランジスタ１０２の第２端子は、第３のトランジスタ１０５の第１端子に電気的に接続される。第３のトランジスタ１０５の第２端子は、第１の配線１０６に電気的に接続される。つまり、第２のトランジスタ１０２及び第３のトランジスタ１０５は直列に電気的に接続される。第１の容量素子１０３の第２の電極は、第３の配線１０８に電気的に接続される。第２の容量素子１０４の第２の電極は、第４の配線１０９に電気的に接続される。第１のトランジスタ１０１のゲートは第５の配線１１０に電気的に接続される。第３のトランジスタ１０５のゲートは第６の配線１１１に電気的に接続される。
回路素子のある端子が、他の回路素子のある端子に電気的に接続されているとは、回路素子のある端子が、他の回路素子のある端子に、回路素子自身及び他の回路素子自身の少なくとも一方を経由しない電気経路を介して接続されていることを言う。たとえば、図１（Ａ）において、第１のトランジスタ１０１の第１端子は、第１の配線１０６に電気的に接続され、第１のトランジスタ１０１の第２端子は、第２のトランジスタ１０２のゲートに電気的に接続されると説明した場合、点Ａが第１の端子であり、点Ｂが第２の端子であると一義的に決まる。回路素子のある端子が、他の回路素子のある端子に、回路素子自身及び他の回路素子自身の少なくとも一方を経由しない電気経路を介して接続されているとは、回路素子のある端子が、他の回路素子のある端子に、少なくともそういう電気経路を介して接続されていることを定義しているのであって、たとえば、図１（Ａ）において、第１のトランジスタ１０１の第２端子（図中、点Ｂで示される）が第１の配線１０６に電気的に接続する構成を排除するものではない。
回路素子のある端子が、他の回路素子のある端子に、回路素子自身及び他の回路素子自身の少なくとも一方を経由しない電気経路を介して接続されているとは、回路素子のある端子が、他の回路素子のある端子に直接接続されている場合と、回路素子のある端子が、他の回路素子のある端子に、さらに別の回路素子を介して間接的に接続されている場合を含む。つまり、配線や電極などのように、信号の振幅及び位相を実質的に変化させずに、そのままその信号を、若しくは、電圧の大きさを実質的に変化させずに、そのままその電圧を、回路素子のある端子から他の回路素子のある端子に、又は他の回路素子のある端子から回路素子のある端子に伝達できる要素のみで電気経路が構成されている場合には、回路素子のある端子は、他の回路素子のある端子に直接接続されているとみなすことができる。トランジスタ、容量素子、ダイオード、抵抗素子などのような回路素子を含む電気経路の場合には、回路素子のある端子は、他の回路素子のある端子に間接的に接続されているといえる。
第１のトランジスタ１０１の第２端子、第２のトランジスタ１０２のゲート、第１の容量素子１０３の第１電極及び第２の容量素子１０４の第１電極は互いに電気的に接続される。その接続において経由している電気経路の一部若しくは全部をノード１１２という。ノード１１２は、実際には配線若しくは電極又はそれらの少なくとも一部である。ノード１１２は、第１のトランジスタ１０１の第２端子、第２のトランジスタ１０２のゲート、第１の容量素子１０３の第１電極及び第２の容量素子１０４の第１電極の一部を含んでいてもよい。
図１（Ａ）において、第１のトランジスタ１０１はＮ型トランジスタ、第２のトランジスタ１０２及び第３のトランジスタ１０５はＰ型トランジスタである。
図１（Ａ）に示したメモリセル１００の動作について、図１（Ｂ）のタイミングチャートを用いて説明する。図１（Ａ）中の第１の配線１０６はビット線ともいう。メモリセル１００にデータ”１”を書き込むときのビット線の信号をＢＬ（１）、メモリセル１００にデータ”０”を書き込むときのビット線の信号をＢＬ（０）として、図１（Ｂ）に記載する。図１（Ａ）中の第２の配線１０７はソース線ともいう。ソース線の信号をＳＬとして図１（Ｂ）に記載する。図１（Ａ）中の第４の配線１０９は容量配線ともいう。容量配線の信号をＣＬとして図１（Ｂ）に記載する。図１（Ａ）中の第５の配線１１０は書き込みワード線ともいう。書き込みワード線の信号をＷＷＬとして図１（Ｂ）に記載する。図１（Ａ）中の第６の配線１１１は読み出しワード線ともいう。読み出しワード線の信号をＲＷＬとして図１（Ｂ）に記載する。図１（Ａ）中の、ノード１１２をフローティングノードともいう。メモリセル１００にデータ”１”を書き込むときのフローティングノードの電位をＦＮ（１）、メモリセル１００にデータ”０”を書き込むときのフローティングノードの電位をＦＮ（０）として、図１（Ｂ）に記載する。
第３の配線１０８の電位は固定電位に保たれている。例えば、第３の配線１０８の電位はＧＮＤに保たれている。第３の配線１０８は共通配線ともいう。なお、半導体装置へ電源が供給されている間ずっと、第３の配線１０８の電位は、固定電位に保たれている必要はないが、少なくとも、時間Ｔ１から時間Ｔ２及び時間Ｔ５から時間Ｔ６の間はずっと固定電位に保たれている。好ましくは、時間Ｔ１から時間Ｔ３及び時間Ｔ４から時間Ｔ６の間はずっと固定電位に保たれている。
図１（Ｂ）において、時間Ｔ１から時間Ｔ２の期間にメモリセル１００へのデータの書き込みが行われる。この期間を書き込み期間ともいう。その後、次のデータ書き込みが行われるまで、データは保存される。時間Ｔ２から時間Ｔ５の期間をデータ保持期間ともいう。そのうち、時間Ｔ２から時間Ｔ３の期間及び時間Ｔ４から時間Ｔ５の期間は、メモリセル１００へ電源供給が行われている。時間Ｔ３から時間Ｔ４の期間は、メモリセル１００への電源供給が停止されている。この期間を電源供給停止期間ともいう。時間Ｔ５から時間Ｔ６の期間にメモリセル１００からデータの読み出しが行われる。この期間を読み出し期間ともいう。
信号の電位が所定の電位（一般には、信号の振幅の中間値）より高いとき、信号の電位はＨレベル電位、信号の電位がその所定の電位より低いとき、信号の電位はＬレベル電位であるという。なお、ある期間の信号のＨレベル電位と、別の期間のその信号のＨレベル電位は、完全に同じ電位であるとは限らない。また、ある期間の信号のＬレベル電位と、別の期間のその信号のＬレベル電位は、完全に同じ電位であるとは限らない。
時間Ｔ１に、第５の配線１１０（書き込みワード線）に入力されるＷＷＬをＬレベル電位からＨレベル電位にし、第１のトランジスタ１０１をオンにする。
メモリセル１００に書き込むデータが”１”のとき、このタイミングの直前、直後若しくは同時に、第１の配線１０６（ビット線）に入力されるＢＬ（１）をＬレベル電位からＨレベル電位にする。すると、ＦＮ（１）はＨレベル電位となる。ＢＬ（１）のＨレベル電位がＶＤＤであるとき、ノード１１２（フローティングノード）のＦＮ（１）はＶＤＤより少し低い電位となる。第５の配線１１０（書き込みワード線）に入力されるＷＷＬのＨレベル電位が、第１のトランジスタ１０１のしきい値電圧Ｖｔｈ（１０１）とＶＤＤとの和以上であれば、ＦＮ（１）は実質的にＶＤＤとなる。
メモリセル１００に書き込むデータが”０”のとき、第１の配線１０６（ビット線）に入力されるＢＬ（０）はＬレベルのままにする。すると、ＦＮ（０）はＬレベル電位となる。ＢＬ（０）のＬレベル電位がＧＮＤであるとき、ノード１１２（フローティングノード）のＦＮ（０）は実質的にＧＮＤとなる。
時間Ｔ２に、第５の配線１１０（書き込みワード線）に入力されるＷＷＬをＨレベル電位からＬレベル電位にし、第１のトランジスタ１０１をオフにする。すると、ノード１１２（フローティングノード）の電荷が保持される。メモリセル１００に書き込むデータが”１”のとき、Ｈレベル電位がメモリセルで保持される。つまり、メモリセル１００にデータ”１”が保持される。メモリセル１００に書き込むデータが”０”のとき、Ｌレベル電位がメモリセルで保持される。つまり、メモリセル１００にデータ”０”が保持される。例えば、第１のトランジスタ１０１は、チャネル形成領域を含む酸化物半導体層を有するトランジスタである。このようなトランジスタはオフ電流が極めて小さい。したがって、第１のトランジスタ１０１がオフしているとき、ノード１１２の電荷量はほとんど変化しない。それゆえ、メモリセル１００は、データを長期間保持することができる。
時間Ｔ３に、メモリセル１００への電源の供給を停止する。このとき、半導体装置自体への電源の供給を停止してもよい。第２の配線１０７（ソース線）のＳＬはＧＮＤとなり、第６の配線１１１（読み出しワード線）のＲＷＬはＬレベル電位となる。例えば、第１のトランジスタ１０１は、チャネル形成領域を含む酸化物半導体層を有するエンハンスメント型のトランジスタ（ノーマリーオフ型のトランジスタともいう）である。このようなトランジスタは、ゲートとソース間に電圧が印加されていないとき、オフ状態なので、メモリセル１００への電源の供給を停止している間も、メモリセル１００は、データを長期間保持することができる。
時間Ｔ４に、メモリセル１００への電源供給を再開する。第２の配線１０７（ソース線）のＳＬはＶＤＤとなり、第６の配線１１１（読み出しワード線）のＲＷＬはＨレベル電位となる。そして、時間Ｔ５の前に第１の配線１０６（ビット線）をプリチャージし、第１の配線１０６（ビット線）の電位をＬレベル電位にする。本実施の形態では、ＧＮＤとする。その後、第１の配線１０６（ビット線）をフローティングにする。ある要素（配線、電極若しくはノードなど）がフローティングであるとは、ある要素の電位が変化しても、その要素への電荷の授受が行われない状態のことをいう。
時間Ｔ５に、第６の配線１１１（読み出しワード線）のＲＷＬをＬレベル電位にし、第４の配線１０９（容量線）のＣＬをＶＤＤにする。ＲＷＬをＬレベル電位にすることで、第３のトランジスタ１０５はオンする。第４の配線１０９（容量線）のＣＬがＧＮＤからＶＤＤに上昇すると、容量結合により、ノード１１２（フローティングノード）の電位もΔＶだけ上昇する。メモリセル１００に書き込むデータが”１”のとき、第２のトランジスタ１０２はオフである。よって、第１の配線１０６（ビット線）のＢＬ（１）は変化せず、ＧＮＤのままとなる。一方、メモリセル１００に書き込むデータが”０”のとき、第２のトランジスタ１０２はオンである。よって、第２の配線１０７から第１の配線１０６へ電流が流れ、第１の配線１０６（ビット線）のＢＬ（０）は上昇し、ＶＤＤとなる。このように、メモリセル１００に書き込むデータが”１”のとき、つまり、書き込み期間の第１の配線１０６（ビット線）の電位がＨレベル電位のとき、信号は、Ｌレベル電位として、第１の配線１０６（ビット線）から読み出される。書き込むデータが”０”のとき、つまり、書き込み期間の第１の配線１０６（ビット線）の電位がＬレベル電位のとき、信号は、Ｈレベル電位として、第１の配線１０６（ビット線）から読み出される。
時間Ｔ６に、第６の配線１１１（読み出しワード線）のＲＷＬをＨレベル電位にし、第４の配線１０９（容量線）のＣＬをＬレベル電位にする。第３のトランジスタ１０５がオフし、メモリセル１００からデータの読み出しが終了する。第４の配線１０９（容量線）のＣＬがＶＤＤからＧＮＤに下降すると、容量結合により、ノード１１２（フローティングノード）の電位もΔＶだけ下降する。
メモリセル１００に書き込むデータが”１”のとき、実際には、時間Ｔ２から時間Ｔ５まで、ノード１１２（フローティングノード）に保持された電荷は減少し続けている。本実施の形態では、第１のトランジスタ１０１は、チャネル形成領域を有する酸化物半導体層を有するエンハンスメント型のトランジスタ（ノーマリーオフ型のトランジスタともいう）であるため、第１のトランジスタ１０１のオフ電流はとても小さいので、ノード１１２（フローティングノード）に保持された電荷は非常にゆっくり減少する。よって、ノード１１２（フローティングノード）のＦＮ（１）の変化も緩やかである。しかしながら、時間Ｔ２から時間Ｔ５の期間（特に、時間Ｔ３から時間Ｔ４期間）が１０年以上（特に数十年以上）となると、ノード１１２（フローティングノード）のＦＮ（１）は、ＶＤＤからかなり低下してしまう場合がある。第２のトランジスタ１０２のしきい値電圧をＶｔｈ（１０２）としたときに、ノード１１２（フローティングノード）のＦＮ（１）がＶＤＤ−｜Ｖｔｈ（１０２）｜より低下すると、第２のトランジスタ１０２がオンしてしまう。つまり、メモリセル１００へ書き込んだデータを正しく読み出すことができなくなってしまう。ところが、本実施の形態のメモリセル１００は、時間Ｔ５前に、ノード１１２（フローティングノード）のＦＮ（１）がＶＤＤ−｜Ｖｔｈ（１０２）｜より低下していたとしても、時間Ｔ５のとき、ノード１１２（フローティングノード）のＦＮ（１）がΔＶ上昇するため、ノード１１２（フローティングノード）のＦＮ（１）がＶＤＤ−｜Ｖｔｈ（１０２）｜より高くなり、メモリセル１００に書き込んだデータを正しく読み出すことができるようになる。したがって、メモリセル１００又は半導体装置への電源供給を停止して１０年以上経った後でも、メモリセル１００からデータを正しく読み出すことができる。
メモリセル１００に書き込むデータが”１”のとき、ΔＶが大きければ大きいほど、メモリセル１００でのデータの保持時間を長くすることができる。しかしながら、メモリセル１００に書き込むデータが”０”のとき、ΔＶが大きすぎると、ノード１１２（フローティングノード）のＦＮ（０）がＶＤＤ−｜Ｖｔｈ（１０２）｜より高くなり、第２のトランジスタ１０２がオフしてしまい、メモリセル１００からデータを正しく読み出すことができなくなってしまう。時間Ｔ５のとき、第１の容量素子１０３の第２電極にはＧＮＤが印加され、第２の容量素子１０４の第２電極にはＶＤＤが印加されている。そして、ノード１１２（フローティングノード）はフローティングとなっており、第１の容量素子１０３と第２の容量素子１０４は直列に接続されている。したがって、第１の容量素子１０３の容量をＣｓｆ、第２の容量素子１０４の容量をＣｓｄとし、これらの容量素子の容量の大きさに対してノード１１２（フローティングノード）に形成される寄生容量の大きさが十分に小さいとすると、ノード１１２（フローティングノード）の電位上昇分ΔＶはΔＶ＝（ＶＤＤ−ＧＮＤ）×Ｃｓｄ／（Ｃｓｆ＋Ｃｓｄ）となる。つまり、第１の容量素子１０３と第２の容量素子１０４の容量比に応じて、ノード１１２（フローティングノード）の電位上昇分ΔＶが決まる。本実施の形態では、第１の容量素子１０３と第２の容量素子１０４の容量比を１：１とし、ΔＶ＝（ＶＤＤ−ＧＮＤ）／２となる。
もし、メモリセル１００が第１の容量素子１０３を有していない場合、ΔＶ＝ＶＤＤ−ＧＮＤとなり、ノード１１２（フローティングノード）のＦＮ（０）がＶＤＤ−｜Ｖｔｈ（１０２）｜より高くなり、第２のトランジスタ１０２がオフしてしまい、メモリセル１００からデータを正しく読み出すことができなくなってしまう。したがって、メモリセル１００からデータを正しく読み出すためには、時間Ｔ５から時間Ｔ６に第４の配線１０９に印加する電位を、ＶＤＤより小さい電位にする必要がある。つまり、ＶＤＤより低くＧＮＤより高い電位を印加する必要がある。そのため、半導体装置は、そのような電位を生成する電源回路を新たに要することになる。この場合、新たな電源回路で電力が消費されてしまうので半導体装置の消費電力が増大してしまう。また、低消費電力化のため、半導体装置に用いられるＶＤＤは低い値であることが求められる。その一方で、ＶＤＤが低い値、例えば１．２Ｖのとき、新たに設ける電源回路はさらに低い値、例えば０．６Ｖの電位を生成する必要がある。このような小さい電位を、安定して供給する電源回路を作製するのは難しいといった課題がある。本実施の形態に示すメモリセル１００を有する半導体装置は、そのような電源回路を設けないで、長期間データの保持が可能である。したがって、半導体装置の低消費電力化を図ることができる。
本実施の形態の半導体装置が有する、メモリセル１００とは異なる構成のメモリセル２００を図２に示す。図２に示すメモリセル２００は、第１のトランジスタ２０１、第２のトランジスタ２０２、第１の容量素子２０３、第２の容量素子２０４及び第３のトランジスタ２０５を有する。
第１のトランジスタ２０１の第１端子は、第１の配線１０６に電気的に接続される。第１のトランジスタ２０１の第２端子は、第２のトランジスタ２０２のゲートに電気的に接続される。第１のトランジスタ２０１の第２端子は、第１の容量素子２０３の第１の電極に電気的に接続される。第１のトランジスタ２０１の第２端子は、第２の容量素子２０４の第１の電極に電気的に接続される。第２のトランジスタ２０２の第１端子は、第３のトランジスタ２０５の第１端子に電気的に接続される。第２のトランジスタ２０２の第２端子は、第１の配線１０６に電気的に接続される。第３のトランジスタ２０５の第２端子は、第２の配線１０７に電気的に接続される。第１の容量素子２０３の第２の電極は、第３の配線１０８に電気的に接続される。第２の容量素子２０４の第２の電極は、第４の配線１０９に電気的に接続される。第１のトランジスタ２０１のゲートは第５の配線１１０に電気的に接続される。第３のトランジスタ２０５のゲートは第６の配線１１１に電気的に接続される。
第１のトランジスタ２０１の第２端子、第２のトランジスタ２０２のゲート、第１の容量素子２０３の第１電極及び第２の容量素子２０４の第１電極は互いに電気的に接続される。その接続において経由している電気経路の一部若しくは全部をノード２１２という。ノード２１２は実際には配線若しくは電極又はそれらの少なくとも一部である。ノード２１２は、第１のトランジスタ２０１の第２端子、第２のトランジスタ２０２のゲート、第１の容量素子２０３の第１電極及び第２の容量素子２０４の第１電極の一部を含んでいてもよい。
第２のメモリセル２００の第１のトランジスタ２０１、第２のトランジスタ２０２、第１の容量素子２０３、第２の容量素子２０４、第３のトランジスタ２０５及びノード２１２は、それぞれ、メモリセル１００の第１のトランジスタ１０１、第２のトランジスタ１０２、第１の容量素子１０３、第２の容量素子１０４、第３のトランジスタ１０５及びノード１１２に対応している。メモリセル１００とメモリセル２００との違いは、メモリセル１００の第２のトランジスタ１０２の第１端子が、第３のトランジスタ１０５を介さないで、第２の配線１０７に接続されているのに対して、メモリセル２００の第２のトランジスタ２０２の第１端子が、第３のトランジスタ２０５を介して第２の配線１０７に電気的に接続されているところである。メモリセル２００の動作についてはメモリセル１００の動作と同様である。第２のトランジスタ２０２及び第３のトランジスタ２０５は直列に電気的に接続される。
本実施の形態の半導体装置が有する、メモリセル１００、メモリセル２００とは異なる構成のメモリセル３００及びメモリセル４００を、それぞれ図３（Ａ）、図３（Ｂ）に示す。
メモリセル１００とメモリセル３００との違いは、メモリセル１００の第３のトランジスタ１０５の第２端子が、第１の配線１０６に電気的に接続されるのに対して、メモリセル３００の第３のトランジスタ１０５の第２端子が、第７の配線３０１に電気的に接続されるところのみであるので、他の接続の説明については、メモリセル１００の説明を参照することができる。
また、メモリセル２００とメモリセル４００との違いは、メモリセル２００の第２のトランジスタ２０２の第２端子が、第１の配線１０６に電気的に接続されるのに対して、メモリセル４００の第２のトランジスタ２０２の第２端子が、第７の配線３０１に電気的に接続されるところのみであるので、他の接続の説明については、メモリセル２００の説明を参照することができる。
図３（Ａ）、図３（Ｂ）に示す第１の配線１０６は、書き込み用ビット線ともいう。そして、第７の配線３０１は読み出し用ビット線ともいう。
メモリセル３００及びメモリセル４００の動作については、メモリセル１００の動作と共通するところが多いため、メモリセル１００の動作の説明を参照することができる。メモリセル１００の動作との違いについて、図４のタイミングチャートを用いて説明する。メモリセル３００及びメモリセル４００にデータ”１”を書き込むときの書き込み用ビット線の信号をＷＢＬ（１）、メモリセル３００及びメモリセル４００にデータ”０”を書き込むときの書き込み用ビット線の信号をＷＢＬ（０）と、図４に記載する。また、メモリセル３００及びメモリセル４００にデータ”１”を書き込むときの読み出し用ビット線の信号をＲＢＬ（１）、メモリセル３００及びメモリセル４００にデータ”０”を書き込むときの読み出し用ビット線の信号をＲＢＬ（０）として、図４に記載する。時間Ｔ４までは、メモリセル１００の第１の配線１０６（ビット線）の信号は、メモリセル３００及びメモリセル４００の第１の配線１０６（書き込み用ビット線）の信号と同じ波形である。時間Ｔ４からは、メモリセル１００の第１の配線１０６（ビット線）の信号は、メモリセル３００及びメモリセル４００の第７の配線３０１（読み出し用ビット線）の信号と同じ波形である。メモリセル１００においては、時間Ｔ５の前に第１の配線１０６（ビット線）をプリチャージし、第１の配線１０６（ビット線）の電位をＬレベル電位にしていたが、メモリセル３００及びメモリセル４００においては、第７の配線３０１（読み出し用ビット線）の電位をＬレベル電位にする。その後、第７の配線３０１（読み出し用ビット線）をフローティングにする。そして、第７の配線３０１（読み出し用ビット線）からメモリセル３００又は４００に保持されたデータは読み出される。
本実施の形態のメモリセル１００を、ランダムアクセスメモリ（ＲＡＭ）のメモリセルとして適用した場合の記憶装置の構成を図５に示す。
図５に示すランダムアクセスメモリは、行ドライバ５０１、列ドライバ５０２及びメモリセルアレイ５０３を有する。メモリセルアレイ５０３には、複数のメモリセルがマトリクス状に配置されている。列ドライバ５０２には、複数の第１の配線が電気的に接続され、行ドライバ５０１には、複数の第４の配線、複数の第５の配線及び複数の第６の配線が電気的に接続されている。メモリセル５００＿１、メモリセル５００＿２、メモリセル５００＿３は、それぞれ、一行目一列目のメモリセル、一行目二列目のメモリセル、二行目一列目のメモリセルである。第１の配線１０６＿１及び第２の配線１０７＿１は、一列目のメモリセルに電気的に接続され、第１の配線１０６＿２及び第２の配線１０７＿２は、二列目のメモリセルに電気的に接続される。第３の配線１０８＿１、第４の配線１０９＿１、第５の配線１１０＿１及び第６の配線１１１＿１は、一行目のメモリセルに電気的に接続され、第３の配線１０８＿２、第４の配線１０９＿２、第５の配線１１０＿２及び第６の配線１１１＿２は、二行目のメモリセルに電気的に接続される。図５では、メモリセル５００＿１、メモリセル５００＿２、メモリセル５００＿３にメモリセル１００を適用しているが、メモリセル２００を適用することもできる。なお、図２１に示すように、第３の配線が第１の配線及び第２の配線と平行な方向に延びていてもよい。図２１において、第３の配線２５０１＿１は、一列目のメモリセルに電気的に接続され、第３の配線２５０１＿２は、二列目のメモリセルに電気的に接続され、第３の配線２５０１＿３は、三列目のメモリセルに電気的に接続されている。
行ドライバ５０１は、複数のメモリセルの各行におけるトランジスタ（メモリセル１００の第１のトランジスタ１０１及び第３のトランジスタ１０５並びにメモリセル２００の第１のトランジスタ２０１及び第３のトランジスタ２０５に相当）を選択的に導通状態とする機能、および複数のメモリセルの各行におけるノード（メモリセル１００のノード１１２及びメモリセル２００のノード２１２に相当）の電位を選択的に変化させる機能、を備えた回路である。具体的には、第５の配線１１０＿１、第５の配線１１０＿２、第６の配線１１１＿１及び第６の配線１１１＿２に信号を与える回路である。行ドライバ５０１を備えることで、記憶装置は、複数のメモリセルへのデータの書き込みおよび読み出しを行ごとに選択しておこなうことができる。行ドライバ５０１はデコーダを有していてもよい。
列ドライバ５０２は、第１の配線１０６＿１及び第１の配線１０６＿２の電位をプリチャージする機能、第１の配線１０６＿１及び第１の配線１０６＿２を電気的に浮遊状態とする機能、第１の配線１０６＿１及び第１の配線１０６＿２にデータに応じた電位を供給する機能、複数のメモリセルに保持されたデータを外部へ出力する機能、を備えた回路である。列ドライバ５０２を備えることで、記憶装置は、複数のメモリセルへのデータの書き込みおよび読み出しをおこなうことができる。列ドライバ５０２はデコーダを有していてもよい。
また、図５とは異なるランダムアクセスメモリの構成を図６に示す。図６に示すランダムアクセスメモリは、行ドライバ６０１、列ドライバ６０２及びメモリセルアレイ６０３を有する。メモリセルアレイ６０３には、複数のメモリセルがマトリクス状に配置されている。列ドライバ６０２には、複数の第１の配線及び複数の第７の配線が電気的に接続され、行ドライバ６０１には、複数の第４の配線、複数の第５の配線及び複数の第６の配線が電気的に接続されている。メモリセル６００＿１、メモリセル６００＿２、メモリセル６００＿３は、それぞれ、一行目一列目のメモリセル、一行目二列目のメモリセル、二行目一列目のメモリセルである。第１の配線１０６＿１、第２の配線１０７＿１及び第７の配線３０１＿１は、一列目のメモリセルに電気的に接続され、第１の配線１０６＿２、第２の配線１０７＿２及び第７の配線３０１＿２は、二列目のメモリセルに電気的に接続される。第４の配線１０９＿１、第５の配線１１０＿１及び第６の配線１１１＿１は、一行目のメモリセルに電気的に接続され、第４の配線１０９＿２、第５の配線１１０＿２及び第６の配線１１１＿２は、二行目のメモリセルに電気的に接続される。図６では、メモリセル６００＿１、メモリセル６００＿２、メモリセル６００＿３にメモリセル３００を適用しているが、メモリセル４００を適用することもできる。
行ドライバ６０１は、複数のメモリセルの各行におけるトランジスタ（メモリセル３００の第１のトランジスタ１０１及び第３のトランジスタ１０５並びにメモリセル４００の第１のトランジスタ２０１及び第３のトランジスタ２０５に相当）を選択的に導通状態とする機能、および複数のメモリセルの各行におけるノード（メモリセル１００のノード１１２及びメモリセル２００のノード２１２に相当）の電位を選択的に変化させる機能、を備えた回路である。具体的には、第５の配線１１０＿１、第５の配線１１０＿２、第６の配線１１１＿１及び第６の配線１１１＿２に信号を与える回路である。行ドライバ６０１を備えることで、記憶装置は、複数のメモリセルへのデータの書き込みおよび読み出しを行ごとに選択しておこなうことができる。行ドライバ６０１はデコーダを有していてもよい。
列ドライバ６０２は、第７の配線３０１＿１及び第７の配線３０１＿２の電位をプリチャージする機能、第７の配線３０１＿１及び第７の配線３０１＿２を電気的に浮遊状態とする機能、第１の配線１０６＿１及び第１の配線１０６＿２にデータに応じた電位を供給する機能、複数のメモリセルに保持されたデータを外部へ出力する機能、を備えた回路である。列ドライバ６０２を備えることで、記憶装置は、複数のメモリセルへのデータの書き込みおよび読み出しをおこなうことができる。列ドライバ６０２はデコーダを有していてもよい。
本実施の形態のメモリセルの構造について説明する。
メモリセル１００やメモリセル２００の断面構造について、図７（Ａ）を用いて説明する。半導体基板７０１はＮ型ウェル７０２、不純物領域７０３、不純物領域７０４、不純物領域７０５及び素子分離絶縁領域７０６を有する。半導体基板上に絶縁層７０７が形成されている。絶縁層７０７上に、導電層７０９及び絶縁層７０８が形成されている。絶縁層７０８上に半導体層７１０が形成されている。半導体層７１０及び絶縁層７０８上に導電層７１１及び導電層７１２が形成されている。半導体層７１０、導電層７１１及び導電層７１２上に絶縁層７１３が形成されている。絶縁層７１３上に導電層７１４、導電層７１５及び導電層７１６が形成されている。絶縁層７１３、導電層７１４、導電層７１５及び導電層７１６上に絶縁層７１７が形成されている。絶縁層７１７上に導電層７１８が形成されている。
導電層７１１及び導電層７１２は、同じ導電層をパターニングして形成された膜であり、同一の材料を有する。また、導電層７１４、導電層７１５及び導電層７１６は、同じ導電層をパターニングして形成された膜であり、同一の材料を有する。
なお、本明細書において、一つの膜とは、成膜の初めから終わりまで概略同一条件で作製された膜のことをいう。一つの層とは、単膜でも積層膜でもよい。ただし、一つの層を構成する積層膜とは、複数の膜が連続して形成され、それらの膜が同一行程でパターニングされ、同一若しくは概略同一形状を有するものをいう。
導電層７１４は、少なくともトランジスタ７１９のゲートとしての機能を有する。したがって、導電層７１４はトランジスタ７１９のゲートを含む。半導体層７１０はトランジスタ７１９のチャネル形成領域を含む。導電層７１４は、絶縁層７１３を介して半導体層７１０と重なり、絶縁層７１３はトランジスタ７１９のゲート絶縁層としての機能を有する。トランジスタ７１９は、図１（Ａ）の第１のトランジスタ１０１に相当する。半導体層７１０の導電層７１１と接する領域若しくは、導電層７１１の半導体層７１０と接する領域、又はそれらの両方が、第１のトランジスタ１０１の第１端子を含む。半導体層７１０の導電層７１２と接する領域若しくは、導電層７１２の半導体層７１０と接する領域、又はそれらの両方が、第１のトランジスタ１０１の第２端子を含む。
導電層７１５は、少なくとも容量素子７２１の電極としての機能を有する。また、導電層７１２は、少なくとも容量素子７２１の電極としての機能を有する。容量素子７２１は、図１（Ａ）の第１の容量素子１０３に対応する。導電層７１２が、第１の容量素子１０３の第１の電極としての機能を有する。導電層７１５が、第１の容量素子１０３の第２の電極としての機能を有する。
導電層７１６は、少なくとも容量素子７２２の電極としての機能を有する。また、導電層７１２は、少なくとも容量素子７２２の電極としての機能を有する。容量素子７２２は、図１（Ａ）の第２の容量素子１０４に対応する。導電層７１２が、第２の容量素子１０４の第１の電極としての機能を有する。導電層７１６が、第２の容量素子１０４の第２の電極としての機能を有する。
容量素子の静電容量は、容量素子の面積と、容量素子の電極間の誘電体の膜厚及び誘電率で決まる。したがって、図７（Ａ）のように、容量素子７２１及び容量素子７２２が共通の絶縁膜を誘電体として用いていることで、容量素子７２１及び容量素子７２２の容量比の制御が容易となる。つまり、データ読み出しの際のノード１１２の電位上昇分ΔＶの制御が容易になる。
導電層７０９は、少なくともトランジスタ７２０のゲートとしての機能を有する。したがって、導電層７０９はトランジスタ７２０のゲートを含む。Ｎ型ウェル７０２は、少なくともトランジスタ７２０のチャネル形成領域を含む。導電層７０９は、絶縁層７０７を介してＮ型ウェル７０２と重なり、絶縁層７０７はトランジスタ７２０のゲート絶縁層としての機能を有する。トランジスタ７２０は、図１（Ａ）の第２のトランジスタ１０２に相当する。不純物領域７０３が、第２のトランジスタ１０２の第２端子を含む。不純物領域７０４が、第２のトランジスタ１０２の第１端子を含む。
不純物領域７０５の導電層７１１と接する領域若しくは、導電層７１１の不純物領域７０５と接する領域、又はそれらの両方は、図１（Ａ）の第３のトランジスタ１０５の第２端子を有する。
図１（Ａ）の第１の配線１０６は、導電層７１８若しくは導電層７１１、又はその両方を含む。図１（Ａ）の第４の配線１０９は、導電層７１６を含む。つまり、導電層７１６は、第４の配線１０９及び第２の容量素子１０４の第２の電極の機能を有する。図１（Ａ）の第３の配線１０８は、導電層７１５を含む。
なお、図７（Ｂ）のように、絶縁層７１７上に導電層７２３が形成されていてもよい。図７（Ｂ）の場合、第３の配線１０８は、導電層７１５若しくは導電層７２３又はその両方を含む。なお、図７（Ｂ）において、図７（Ａ）と共通するところは図７（Ａ）を参照することができる。
導電層７１８及び導電層７２３は、同じ導電層をパターニングして形成された膜であり、同一の材料を有する。
なお、図８（Ａ）のように、導電層７１８及び導電層７２３上に絶縁層８０１が形成され、絶縁層８０１上に導電層８０２が形成されていてもよい。図８（Ａ）の場合、第１の配線１０６は、導電層７１１、導電層７１８及び導電層８０２の少なくとも一つを含む。なお、図８（Ａ）において、図７（Ａ）及び図７（Ｂ）と共通するところはそれらを参照することができる。
なお、図８（Ｂ）のように、導電層７１８及び導電層７２３上に絶縁層８０１が形成され、絶縁層８０１上に導電層８０３が形成されていてもよい。図８（Ｂ）の場合、第３の配線１０８は、導電層７１５、導電層７２３及び導電層８０３、の少なくとも一つを含む。なお、図８（Ｂ）において、図７（Ａ）及び図７（Ｂ）と共通するところはそれらを参照することができる。
なお、図１８のように、絶縁層７１７上に導電層１８０１が形成され、導電層７１８、導電層７２３及び導電層１８０１上に絶縁層１８０２が形成され、絶縁層１８０２上に導電層１８０３及び導電層１８０４が形成され、導電層１８０３及び導電層１８０４上に絶縁層１８０５が形成され、絶縁層１８０５上に導電層１８０６及び導電層１８０７が形成され、導電層１８０６及び導電層１８０７上に絶縁層１８０８が形成され、絶縁層１８０８上に導電層１８０９が形成されていてもよい。図１８の場合、第３の配線１０８は、導電層７１５、導電層７２３、導電層１８０３、導電層１８０６及び導電層１８０９の少なくとも一つを含む。なお、図１８において、図７（Ａ）及び図７（Ｂ）と共通するところはそれらを参照することができる。
また、図７（Ａ）、図７（Ｂ）、図８（Ａ）、図８（Ｂ）及び図１８のトランジスタ７１９、トランジスタ７２０、容量素子７２１及び容量素子７２２は、それぞれ、図２の第１のトランジスタ２０１、第２のトランジスタ２０２、第１の容量素子２０３及び第２の容量素子２０４にも相当する。その場合、図７（Ａ）、図７（Ｂ）、図８（Ａ）、図８（Ｂ）及び図１８に示す断面では、不純物領域７０３と不純物領域７０５は分離しているが、実際には一続きである。よって、不純物領域７０５の導電層７１１と接する領域若しくは、導電層７１１の不純物領域７０５と接する領域、又はそれらの両方は、図２の第２のトランジスタ２０２の第２端子を有する。
また、メモリセル３００やメモリセル４００の断面構造について、図９（Ａ）及び図９（Ｂ）を用いて説明する。図９（Ａ）において図７（Ａ）と共通するところは説明を省略する。図９（Ａ）においては、不純物領域７０５と導電層７１１とを接続するコンタクトホールが絶縁層７０８及び絶縁層７０７に形成されていない。図９（Ｂ）は、図９（Ａ）とは異なる場所の断面図である。絶縁層７０８上に導電層９０１を有し、絶縁層７１７上に導電層９０２を有している。不純物領域７０５の導電層９０１と接する領域若しくは、導電層９０１の不純物領域７０５と接する領域、又はそれらの両方は、図３（Ａ）の第３のトランジスタ１０５の第２端子を有する。図３（Ａ）の第７の配線３０１は、導電層９０１及び導電層９０２の少なくとも一つを含む。
導電層７１８及び導電層９０２は、同じ導電層をパターニングして形成された膜であり、同一の材料を有する。
なお、図１０のように、絶縁層７１７上に導電層７２３が形成されていてもよい。図１０の場合、第３の配線１０８は、導電層７１５及び導電層７２３の少なくとも一つを含む。なお、図１０において、図９（Ａ）と共通するところは図９（Ａ）を参照することができる。
なお、図１１（Ａ）のように、導電層７１８及び導電層７２３上に絶縁層８０１が形成され、絶縁層８０１上に導電層８０２が形成されていてもよい。図１１（Ａ）の場合、第１の配線１０６は、導電層７１１、導電層７１８及び導電層８０２の少なくとも一つを含む。なお、図１１（Ａ）において、図９（Ａ）及び図１０と共通するところはそれらを参照することができる。図１１（Ｂ）は、図１１（Ａ）とは異なる場所の断面図である。絶縁層７０８上に導電層９０１を有し、絶縁層７１７上に導電層９０２を有し、導電層９０２上に絶縁層８０１を有し、絶縁層８０１上に導電層１１０１を有している。不純物領域７０５の導電層９０１と接する領域若しくは、導電層９０１の不純物領域７０５と接する領域、又はそれらの両方は、図３（Ａ）の第３のトランジスタ１０５の第２端子を有する。図３（Ａ）の第７の配線３０１は、導電層９０１、導電層９０２及び導電層１１０１の少なくとも一つを含む。
導電層８０２及び導電層１１０１は、同じ導電層をパターニングして形成された膜であり、同一の材料を有する。
なお、図１２のように、導電層７１８及び導電層７２３上に絶縁層８０１が形成され、絶縁層８０１上に導電層８０３が形成されていてもよい。図１２の場合、第３の配線１０８は、導電層７１５、導電層７２３及び導電層８０３の少なくとも一つを含む。なお、図１２において、図９（Ａ）と共通するところはそれらを参照することができる。
なお、図１９のように、絶縁層７１７上に導電層１８０１が形成され、導電層７１８、導電層７２３及び導電層１８０１上に絶縁層１８０２が形成され、絶縁層１８０２上に導電層１８０３及び導電層１８０４が形成され、導電層１８０３及び導電層１８０４上に絶縁層１８０５が形成され、絶縁層１８０５上に導電層１８０６及び導電層１８０７が形成され、導電層１８０６及び導電層１８０７上に絶縁層１８０８が形成され、絶縁層１８０８上に導電層１８０９が形成されていてもよい。図１９の場合、第３の配線１０８は、導電層７１５、導電層７２３、導電層１８０３、導電層１８０６及び導電層１８０９の少なくとも一つを含む。なお、図１９において、図９（Ａ）及び図１０と共通するところはそれらを参照することができる。
また、図９（Ａ）、図１０、図１１（Ａ）、図１２及び図１９のトランジスタ７１９、トランジスタ７２０、容量素子７２１及び容量素子７２２は、それぞれ、図３（Ｂ）の第１のトランジスタ２０１、第２のトランジスタ２０２、第１の容量素子２０３及び第２の容量素子２０４にも相当する。その場合、図９（Ａ）、図１０、図１１（Ａ）、図１２及び図１９に示す断面では、不純物領域７０３と不純物領域７０５は分離しているが、実際には一続きである。よって、不純物領域７０５の導電層７１１と接する領域若しくは、導電層７１１の不純物領域７０５と接する領域、又はそれらの両方は、図３（Ｂ）の第２のトランジスタ２０２の第２端子を有する。
次に、第３の配線１０８のレイアウトについて、図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）及び図１４（Ｂ）に示す記憶装置を用いて説明する。
図１３（Ａ）に示す記憶装置は、行ドライバ１００１、列ドライバ１００２及びメモリセルアレイ１００３を有する。メモリセルアレイ１００３は矩形領域に設けられ、矩形領域には複数のメモリセルがマトリクス状に配置されている。複数の第１の導電層（第１の導電層１００７＿１、第１の導電層１００７＿２を含む）は、それぞれ該矩形領域の第１辺から第２辺へ延びている。複数の第２の導電層（第２の導電層１００４＿１、第２の導電層１００４＿２を含む）、複数の第３の導電層（第３の導電層１００５＿１、第３の導電層１００５＿２を含む）、複数の第４の導電層（第４の導電層１００６＿１、第４の導電層１００６＿２を含む）は、それぞれ該矩形領域の第３辺から第４辺へ延びている。列ドライバ１００２には、複数の第１の導電層が電気的に接続され、行ドライバ１００１には、複数の第２の導電層及び複数の第４の導電層が電気的に接続されている。メモリセル１０００＿１、メモリセル１０００＿２、メモリセル１０００＿３は、それぞれ、一行目一列目のメモリセル、一行目二列目のメモリセル、二行目一列目のメモリセルである。第１の導電層１００７＿１は、一列目のメモリセルに電気的に接続され、第１の導電層１００７＿２は、二列目のメモリセルに電気的に接続される。第３の導電層１００５＿１、第４の導電層１００６＿１及び第２の導電層１００４＿１は、一行目のメモリセルに電気的に接続され、第３の導電層１００５＿２、第４の導電層１００６＿２及び第２の導電層１００４＿２は、二行目のメモリセルに電気的に接続される。
メモリセル１０００＿１、メモリセル１０００＿２、メモリセル１０００＿３には、メモリセル１００、メモリセル２００、メモリセル３００又はメモリセル４００を適用することができる。第１の導電層１００７＿１、第１の導電層１００７＿２のそれぞれは、図７（Ａ）及び図９（Ａ）の導電層７１８に相当する。第２の導電層１００４＿１、第２の導電層１００４＿２のそれぞれは、図７（Ａ）及び図９（Ａ）の導電層７１４に相当する。第３の導電層１００５＿１、第３の導電層１００５＿２のそれぞれは、図７（Ａ）及び図９（Ａ）の導電層７１５に相当する。第４の導電層１００６＿１、第４の導電層１００６＿２のそれぞれは、図７（Ａ）及び図９（Ａ）の導電層７１６に相当する。
図１３（Ｂ）に示す記憶装置は、図１３（Ａ）に示す記憶装置において、さらに複数の第５の導電層（第５の導電層１００８＿１、第５の導電層１００８＿２を含む）を有する構成である。また、複数のコンタクトホール（コンタクトホール１００９＿１、コンタクトホール１００９＿２、コンタクトホール１００９＿３を含む）が矩形領域にマトリクスに配置されている。図１３（Ｂ）の図１３（Ａ）と共通するところは、図１３（Ａ）の説明を参照することができる。複数の第５の導電層（第５の導電層１００８＿１、第５の導電層１００８＿２を含む）は、それぞれ該矩形領域の第１辺から第２辺へ延びている。第５の導電層１００８＿１はコンタクトホール１００９＿１を介して第３の導電層１００５＿１と接続される。つまり、第５の導電層１００８＿１はコンタクトホール１００９＿１において、第３の導電層１００５＿１と接する。第５の導電層１００８＿２はコンタクトホール１００９＿２を介して第３の導電層１００５＿１と接続される。つまり、第５の導電層１００８＿２はコンタクトホール１００９＿２において、第３の導電層１００５＿１と接する。第５の導電層１００８＿１はコンタクトホール１００９＿３を介して第３の導電層１００５＿２と接続される。つまり、第５の導電層１００８＿１はコンタクトホール１００９＿３において、第３の導電層１００５＿２と接する。第５の導電層１００８＿１、第５の導電層１００８＿２のそれぞれは、図７（Ｂ）及び図１０の導電層７２３に相当する。
図１４（Ａ）に示す記憶装置は、図１３（Ｂ）に示す記憶装置において、複数の第１の導電層（第１の導電層１００７＿１、第１の導電層１００７＿２を含む）上に、さらに複数の第６の導電層（第６の導電層１０１０＿１、第６の導電層１０１０＿２を含む）を有する構成である。複数の第１の導電層（第１の導電層１００７＿１、第１の導電層１００７＿２を含む）と複数の第６の導電層（第６の導電層１０１０＿１、第６の導電層１０１０＿２を含む）とは重なるため、図１４（Ａ）においては、複数の第１の導電層（第１の導電層１００７＿１、第１の導電層１００７＿２を含む）が図示されていない。第６の導電層１０１０＿１、第６の導電層１０１０＿２のそれぞれは、図８（Ａ）及び図１１（Ａ）の導電層８０２に相当する。
第１の配線１０６を第６の導電層１０１０＿１又は第６の導電層１０１０＿２で構成することにより、第６の導電層１０１０＿１又は第６の導電層１０１０＿２と第４の導電層１００６＿１又は第４の導電層１００６＿２とは絶縁層７１７に加えて絶縁層８０１を介して重なることになる（図８（Ａ）及び図１１（Ａ）参照）。したがって、第１の配線１０６と第４の配線１０９との重なるところで生じる寄生容量を減らすことができる。
図１４（Ｂ）に示す記憶装置は、図１３（Ｂ）に示す記憶装置において、複数の第１の導電層（第１の導電層１００７＿１、第１の導電層１００７＿２を含む）及び複数の第５の導電層（第５の導電層１００８＿１、第５の導電層１００８＿２を含む）上にさらに第７の導電層１４０１を有する構成である。第７の導電層１４０１は、図８（Ｂ）及び図１２の導電層８０３に相当する。第７の導電層１４０１は、マトリクス状に配置された複数のメモリセルと重なる。
次に、図１８や図１９に示したメモリセルの構造の場合の記憶装置のレイアウトについて、図２０を用いて説明する。特に、２行２列分のメモリセルの第１の容量素子、第２の容量素子、容量配線及び共通配線のレイアウトについて詳しく説明する。導電層２００１＿１上に導電層２００２＿１及び導電層２００３＿１が形成され、導電層２００１＿２上に導電層２００２＿２及び導電層２００３＿２が形成され、導電層２００１＿３上に導電層２００２＿３及び導電層２００３＿３が形成され、導電層２００１＿４上に導電層２００２＿４及び導電層２００３＿４が形成されている。
導電層２００２＿１及び導電層２００２＿２上には、絶縁層を介して導電層２００４＿１が形成されている。その絶縁層にはコンタクトホール２００６＿１及びコンタクトホール２００６＿２が形成され、導電層２００２＿１は、コンタクトホール２００６＿１を介して導電層２００１＿１と電気的に接続されている。また、導電層２００２＿３及び導電層２００２＿４上には絶縁層を介して導電層２００４＿２が形成されている。その絶縁層にはコンタクトホール２００６＿３及びコンタクトホール２００６＿４が形成され、導電層２００２＿２は、コンタクトホール２００６＿２を介して導電層２００１＿２と電気的に接続されている。
導電層２００４＿１及び導電層２００４＿２上には、絶縁層を介して導電層２００５＿１及び導電層２００５＿２が形成されている。その絶縁層にはコンタクトホール２００７＿１、コンタクトホール２００７＿２、コンタクトホール２００７＿３及びコンタクトホール２００７＿４が形成されている。導電層２００５＿１は、コンタクトホール２００７＿１を介して導電層２００３＿１と、コンタクトホール２００７＿３を介して導電層２００３＿３と電気的に接続されている。導電層２００５＿２は、コンタクトホール２００７＿２を介して導電層２００３＿２と、コンタクトホール２００７＿４を介して導電層２００３＿４と電気的に接続されている。
導電層２００３＿１と導電層２００１＿１が絶縁層を介して重なることにより容量素子２００８＿１が形成されている。導電層２００３＿２と導電層２００１＿２が絶縁層を介して重なることにより容量素子２００８＿２が形成されている。導電層２００３＿３と導電層２００１＿３が絶縁層を介して重なることにより容量素子２００８＿３が形成されている。導電層２００３＿４と導電層２００１＿４が絶縁層を介して重なることにより容量素子２００８＿４が形成されている。
また、導電層２００２＿１と導電層２００１＿１が絶縁層を介して重なることにより容量素子２００９＿１が形成されている。導電層２００２＿２と導電層２００１＿２が絶縁層を介して重なることにより容量素子２００９＿２が形成されている。導電層２００２＿３と導電層２００１＿３が絶縁層を介して重なることにより容量素子２００９＿３が形成されている。導電層２００２＿４と導電層２００１＿４が絶縁層を介して重なることにより容量素子２００９＿４が形成されている。
容量素子２００８＿１、容量素子２００８＿２、容量素子２００８＿３及び容量素子２００８＿４のそれぞれは、図１（Ａ）、図２、図３（Ａ）及び図３（Ｂ）の第１の容量素子１０３及び図１８及び図１９の容量素子７２１に相当し、容量素子２００９＿１、容量素子２００９＿２、容量素子２００９＿３及び容量素子２００９＿４のそれぞれは、図１（Ａ）、図２、図３（Ａ）及び図３（Ｂ）の第２の容量素子１０４及び図１８及び図１９の容量素子７２２に相当する。また、導電層２００４＿１及び導電層２００４＿２は図１８及び図１９の導電層１８０７に相当し、導電層２００５＿１及び導電層２００５＿２は図１８及び図１９の導電層１８０９に相当する。
半導体装置としてコンピュータの例を図１５に示す。コンピュータ１５００は入力装置１５０１、出力装置１５０２、中央演算処理装置１５０３、記憶装置１５０４を有する。中央演算処理装置１５０３は、制御回路１５０５、演算回路１５０６、記憶回路（レジスタ）１５０７及び記憶回路（キャッシュメモリ）１５０８を有する。入力装置１５０１はコンピュータ１５００に外部からデータを入力する機能を有する。演算回路１５０６は、入力されたデータを用いた演算を行う機能を有する。出力装置１５０２はコンピュータ１５００から外部にデータを出力する機能を有する。制御回路１５０５は、入力装置１５０１、出力装置１５０２、記憶装置（メインメモリ）１５０４に、それらの装置を制御するための制御信号を出力する機能を有する。記憶装置（レジスタ）１５０７は、演算回路１５０６が計算等に用いるデータを保持するために用いられる。記憶装置（キャッシュメモリ）１５０８は記憶装置（メインメモリ）１５０４内の頻繁に使う情報をコピーするために用いられる。記憶装置（キャッシュメモリ）１５０８は、記憶装置（メインメモリ）１５０４よりも高速アクセスが可能であるため、中央演算処理装置１５０３の処理速度が向上する。なお、メインメモリの容量はキャッシュメモリの容量よりも大きく、キャッシュメモリの容量はレジスタの容量よりも大きい。また、キャッシュメモリ及びレジスタの動作は、メインメモリの動作より高速である。メモリセル１００、メモリセル２００、メモリセル３００及びメモリセル４００は、記憶回路（レジスタ）１５０７、記憶回路（キャッシュメモリ）１５０８及び記憶装置（メインメモリ）１５０４の少なくともいずれかに用いることができる。
半導体装置として電子機器の例を説明する。電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。
図１６（Ａ）は携帯型ゲーム機であり、筐体１６０１、筐体１６０２、表示部１６０３、表示部１６０４、マイクロフォン１６０５、スピーカー１６０６、操作キー１６０７、スタイラス１６０８等を有する。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部１６０３と表示部１６０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１６（Ｂ）は携帯データ端末であり、第１筐体１６１１、第２筐体１６１２、第１表示部１６１３、第２表示部１６１４、接続部１６１５、操作キー１６１６等を有する。第１表示部１６１３は第１筐体１６１１に設けられており、第２表示部１６１４は第２筐体１６１２に設けられている。そして、第１筐体１６１１と第２筐体１６１２とは、接続部１６１５により接続されており、第１筐体１６１１と第２筐体１６１２の間の角度は、接続部１６１５により変更が可能である。第１表示部１６１３における映像を、接続部１６１５における第１筐体１６１１と第２筐体１６１２との間の角度に従って、切り替える構成としても良い。また、第１表示部１６１３および第２表示部１６１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体１６２１、表示部１６２２、キーボード１６２３、ポインティングデバイス１６２４等を有する。
図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体１６３１、冷蔵室用扉１６３２、冷凍室用扉１６３３等を有する。
図１６（Ｅ）はビデオカメラであり、第１筐体１６４１、第２筐体１６４２、表示部１６４３、操作キー１６４４、レンズ１６４５、接続部１６４６等を有する。操作キー１６４４およびレンズ１６４５は第１筐体１６４１に設けられており、表示部１６４３は第２筐体１６４２に設けられている。そして、第１筐体１６４１と第２筐体１６４２とは、接続部１６４６により接続されており、第１筐体１６４１と第２筐体１６４２の間の角度は、接続部１６４６により変更が可能である。表示部１６４３における映像を、接続部１６４６における第１筐体１６４１と第２筐体１６４２との間の角度に従って切り替える構成としても良い。
図１６（Ｆ）は乗用車であり、車体１６５１、車輪１６５２、ダッシュボード１６５３、ライト１６５４等を有する。
上記、携帯型ゲーム機、携帯データ端末、ノート型パーソナルコンピュータ、電気冷凍冷蔵庫、ビデオカメラ及び乗用車には、メモリセル１００、メモリセル２００、メモリセル３００及びメモリセル４００のいずれかを有するコンピュータが搭載される。
〔実施の形態２〕
図１７を用いて、図７に示した半導体装置の作製工程の一例を説明する。詳細は特許文献１を参照することができる。
単結晶、多結晶あるいは非晶質のいずれかの半導体基板７０１に素子分離絶縁領域７０６とＮ型ウェル７０２を設ける（図１７（Ａ））。
絶縁層７０７と導電層７０９を形成し、また、Ｎ型ウェル７０２に不純物領域７０３、不純物領域７０４及び不純物領域７０５を設ける。これらの不純物領域はＰ型の不純物領域である。これらの不純物領域にシリサイド等のより導電性の高い材料を用いた層を積層してもよい。これらの不純物領域はエクステンション領域を有してもよい。
さらに、絶縁層７０８を設ける。絶縁層７０８は単層もしくは多層であり、また、上層への酸素供給能力と下層からの水素や水の上層への移動を遮断する能力を有することが好ましい。そして、絶縁層７０８の一部を除去し、絶縁層７０８を平坦化、及び導電層７０９の上面を露出する。
絶縁層７０８上に半導体層７１０を設ける。なお、酸化物半導体以外の半導体を用いてもよい。例えば、２ｎｍ以下の厚さのシリコン層でもよい。さらに、絶縁層７０８にコンタクトホール１７０１を形成する（図１７（Ｂ））。
導電性材料を堆積して、コンタクトホール１７０１に一部が埋め込まれた導電層を形成する。このとき、半導体層７１０は、この導電層で覆われる。この導電層は単層もしくは多層である。さらに、この導電層の表面を平坦化する。そして、この導電層を選択的にエッチングして、導電層７１１を形成する。なお、導電層７１１はコンタクトホール１７０１部分にコンタクトプラグを有する構造でもよい。
導電層７１１を覆って、絶縁層７１３を形成する。さらに、導電性材料を堆積して導電層を形成する。この導電層は単層もしくは多層であり、また、上層からの水素や水の下層への移動を遮断する能力を有することが好ましい。導電層を選択的にエッチングすることで導電層７１４、導電層７１５、導電層７１６を形成する（図１７（Ｃ））。
絶縁層を堆積し、その表面を平坦化して絶縁層７１７を形成する。そして、絶縁層７１７に、コンタクトホールを形成する。導電材料を堆積し、このコンタクトホールに一部が埋め込まれた導電層を形成する。この導電層をエッチングすることで導電層７１８を形成する。導電層７１８はコンタクトホール部分にコンタクトプラグを有する構造でもよい。
このようにして、図１７（Ｄ）に示すようなトランジスタ７１９、トランジスタ７２０、容量素子７２１、容量素子７２２が形成できる。
〔実施の形態３〕
実施の形態１の半導体装置のより具体的な態様として、１ｋビットの記憶容量をもつ記憶装置の設計例について説明する。
図２２は設計されたメモリセルの回路図である。図２２に示すメモリセル１０は、メモリセル１００と同様の回路構成を有しており、トランジスタＭ１（第１のトランジスタ）、トランジスタＰ２（第２のトランジスタ）、トランジスタＰ３（第３のトランジスタ）、容量素子Ｃ１（第１の容量素子）、容量素子Ｃ２（第２の容量素子）を有する。メモリセル１０は、配線ＢＴＬ（第１の配線１０６）、配線ＳＣＬ（第２の配線）、配線ＧＮ（第３の配線）、配線ＣＮ（第４の配線）、配線ＷＬ＿ＯＳ（第５の配線）、配線ＷＬ＿Ｒ（第６の配線）、および配線ＯＢＧ（第８の配線）と電気的に接続されている。メモリセル１０がメモリセル１００と異なる点は、トランジスタＭ１がバックゲートを有し、このバックゲートが配線ＯＢＧと電気的に接続されている点である。
図２３は、設計したメモリセル１０のレイアウト図である。メモリセル１０の設計値は次のとおりである。
メモリセル１０のサイズは４．６７μｍ（Ｈ）×５．０９μｍ（Ｖ）である。容量素子Ｃ１、Ｃ２の面積および容量は等しく、それぞれ、３．５５μｍ×１．５６μｍ、１５．４６ｆＦである。トランジスタのサイズ（チャネル幅Ｗ／チャネル長Ｌ）については、トランジスタＰ２、Ｐ３のサイズ（Ｗ／Ｌ）は０．３μｍ／０．４２μｍであり、トランジスタＭ１のサイズ（Ｗ／Ｌ）は０．１８μｍ／０．２８μｍである。Ｗはチャネル幅であり、Ｌはチャネル長である。
図２４は、図２３のメモリセル１０が適用された記憶装置のレイアウト図である。図２４に示す記憶装置２０のメモリセルは、図２３のメモリセル１０と同じ設計ルールで設計されている。サイズは１６０μｍ（Ｈ）×４６０ μｍ（Ｖ）である。メモリセル１０はＳＬＣ（シングルレベルセル）の場合、記憶容量は１０４０ｂｉｔ（１６×（６４＋１））である。
記憶装置２０は、ワード線ドライバ２１、ビット線ドライバ２２、メモリセルアレイ２３、デコーダ２４、制御回路２５及びチャージポンプ２６を有する。電源線は３系統としている。電源電位は、ＶＤＤＭ、ＶＳＳＭ、ＶＢＧである。ＶＤＤＭは高レベル電源電位であり、ＶＳＳＭは低レベル電源電位である。例えば、ＶＤＤＭは１．２Ｖ、ＶＳＳＭは接地電位とすることができる。ＶＢＧはＶＳＳＭよりも低い。配線ＧＮにはＶＳＳＭが入力され、配線ＯＢＧにはＶＢＧが入力される。チャージポンプ２６はＶＤＤＭよりも高い電圧ＶＤＤＨを生成する。ＶＤＤＨは、配線ＷＬ＿ＯＳをＨレベルにするための電位である。
図２５はメモリセル１０の模式的な断面図である。メモリセル１０は単結晶シリコンウエハ５６０を用いて形成されている。５６１、５６２は素子層であり、Ｗ１−Ｗ４は配線層である。素子層５６１はＳｉトランジスタが形成される層であり、トランジスタＰ２およびトランジスタＰ３が作製されている。素子層５６２は、酸化物半導体を用いたトランジスタが形成される層であり、トランジスタＭ１が作製されている。素子層５６２には、トランジスタＭ１、容量素子Ｃ１、Ｃ２が形成されている。トランジスタＭ１、容量素子Ｃ１、Ｃ２は、酸化物半導体層領域上の導電層５６５を共有している。配線層Ｗ１−Ｗ４によって、トランジスタＰ２、Ｐ３、Ｍ１、容量素子Ｃ１、Ｃ２が電気的に接続され、図２２のメモリセル２０が構成されている。
〔実施の形態４〕
酸化物半導体が用いられたトランジスタ（以下、”ＯＳトランジスタ”と呼ぶ。）について説明する。
《ＯＳトランジスタの構成例１》
図２６にＯＳトランジスタの構成の一例を示す。図２６（Ａ）はＯＳトランジスタの構成の一例を示す上面図である。図２６（Ｂ）は、ｙ１−ｙ２線断面図であり、図２６（Ｃ）はｘ１−ｘ２線断面図であり、図２６（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図２６（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２６（Ｃ）および図２６（Ｄ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２６（Ａ）では、一部の構成要素が省略されている。
ＯＳトランジスタ５８１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５８１は絶縁層５１６に覆われている。なお、絶縁層５１６をＯＳトランジスタ５８１の構成要素とみなすこともできる。ＯＳトランジスタ５８１は、絶縁層５１２、絶縁層５１３、絶縁層５１４、絶縁層５１５、半導体層５２１−５２３、導電層５３０、導電層５３１、導電層５３２および導電層５３３を有する。ここでは、半導体層５２１−５２３をまとめて、半導体領域５２０と呼称する。
導電層５３０はゲート電極として機能し、導電層５３３はバックゲート電極として機能する。導電層５３１、５３２は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層５１１は、基板５１０と導電層５３３を電気的に分離させる機能を有する。絶縁層５１５はゲート絶縁層を構成し、絶縁層５１３、５１４はバックチャネル側のゲート絶縁層を構成する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
図２６（Ｂ）、図２６（Ｃ）に示すように、半導体領域５２０は、半導体層５２１、半導体層５２２、半導体層５２３の順に積層している部分を有する。絶縁層５１５はこの積層部分を覆っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５３１および導電層５３２は、半導体層５２１および半導体層５２３とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体層５２１、５２２および導電層５３１、５３２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。
半導体層５２３は、半導体層５２１、５２２、および導電層５３１、５３２を覆うように形成されている。絶縁層５１５は半導体層５２３を覆っている。ここでは、半導体層５２３と絶縁層５１５は同じマスクを用いてエッチングされている。
絶縁層５１５を介して、半導体層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図２６（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５８１において、ゲート電界とは、導電層５３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、半導体層５２２の全体に（バルク）にチャネルが形成される場合がある。ＯＳトランジスタ５８１のように、ゲート電界によって、チャネルが形成される半導体層が電気的に囲まれるトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。ｓ−ｃｈａｎｎｅｌ構造をとるため、ＯＳトランジスタ５８１は高いオン電流を有することができる。また、ｓ−ｃｈａｎｎｅｌ構造をとることで、ＯＳトランジスタ５８１の高周波特性を向上することができる。具体的には、遮断周波数を向上ることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、ＯＳトランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
〈絶縁層〉
絶縁層５１１−５１６は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる。
絶縁層５１４および絶縁層５１５は半導体領域５２０と接しているため、酸化物を含むことが好ましく、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層５１４、絶縁層５１５から脱離した酸素は酸化物半導体である半導体領域５２０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁層５１３は、絶縁層５１４に含まれる酸素が、導電層５３３に含まれる金属と結びつき、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁層５１６は、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁層５１１、５１３、５１６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁層５１１、５１３、５１６を設けることで、半導体領域５２０から外部への酸素の拡散と、外部から半導体領域５２０への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁層５１１、５１３、５１６には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁膜を少なくとも１層設ければよい。
〈導電層〉
導電膜６７４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
ＯＳトランジスタ５８２の導電層５３１および導電層５３２は、半導体層５２１と半導体層５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５３１および導電層５３２は、半導体層５２１および半導体層５２２の側面に接する領域を有していない。例えば、次のような工程を経て、半導体層５２１、５２２、導電層５３１、５３２を作製することができる。半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、半導体層５２１と半導体層５２２の積層を形成する。次に、ハードマスクをエッチングして、導電層５３１および導電層５３２を形成する。
〈半導体層〉
半導体層５２２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体層５２２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層５２２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層５２２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層５２２は、インジウムを含む酸化物半導体に限定されない。半導体層５２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体層５２２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。半導体領域５２０は、後述するＣＡＡＣ−ＯＳで形成されていることが好ましい。または、少なくとも、半導体層５２２はＣＡＡＣ−ＯＳで形成されていることが好ましい。
例えば、半導体層５２１および半導体層５２３は、半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から半導体層５２１および半導体層５２３が構成されるため、半導体層５２１と半導体層５２２との界面、および半導体層５２２と半導体層５２３との界面において、界面準位が形成されにくい。
なお、半導体層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体層５２１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
また、半導体層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体層５２２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体層５２２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、半導体層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層５２３は、半導体層５２１と同種の酸化物を用いても構わない。ただし、半導体層５２１または／および半導体層５２３がインジウムを含まなくても構わない場合がある。例えば、半導体層５２１または／および半導体層５２３が酸化ガリウムであっても構わない。
（エネルギーバンド構造）
図２７を参照して、半導体層５２１、半導体層５２２、および半導体層５２３の積層により構成される半導体領域５２０の機能およびその効果について、説明する。図２７（Ａ）は、図２６（Ｂ）の部分拡大図であり、ＯＳトランジスタ５８１の活性層（チャネル部分）を拡大した図である。図２７（Ｂ）はＯＳトランジスタ５８１の活性層領域のエネルギーバンド構造であり、図２７（Ａ）の点線Ｚ１−Ｚ２で示す部位のエネルギーバンド構造を示している。
図２７（Ｂ）の、Ｅｃ５１４、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１５は、それぞれ、絶縁層５１４、半導体層５２１、半導体層５２２、半導体層５２３、絶縁層５１５の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁層５１５と絶縁層５１６は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
半導体層５２２には、半導体層５２１および半導体層５２３よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層５２２として、半導体層５２１および半導体層５２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体層５２１、半導体層５２２、半導体層５２３のうち、電子親和力の大きい半導体層５２２にチャネルが形成される。
ここで、半導体層５２１と半導体層５２２との間には、半導体層５２１と半導体層５２２との混合領域を有する場合がある。また、半導体層５２２と半導体層５２３との間には、半導体層５２２と半導体層５２３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層５２１、半導体層５２２および半導体層５２３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層５２１中および半導体層５２３中ではなく、半導体層５２２中を主として移動する。上述したように、半導体層５２１および半導体層５２２の界面における界面準位密度、半導体層５２２と半導体層５２３との界面における界面準位密度を低くすることによって、半導体層５２２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
ＯＳトランジスタ５８１のオン電流を高くするためには、例えば、半導体層５２２の上面または下面（被形成面、ここでは半導体層５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。
例えば、半導体層５２２が酸素欠損（ＶＯとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体層５２２のある深さにおいて、または、半導体層５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
半導体層５２２の酸素欠損を低減するために、例えば、絶縁層５１５に含まれる過剰酸素を、半導体層５２１を介して半導体層５２２まで移動させる方法などがある。この場合、半導体層５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
ＯＳトランジスタ５８１がｓ−ｃｈａｎｎｅｌ構造である場合、半導体層５２２の全体にチャネルが形成される。したがって、半導体層５２２が厚いほどチャネル領域は大きくなる。即ち、半導体層５２２が厚いほど、ＯＳトランジスタ５８１のオン電流を高くすることができる。
また、ＯＳトランジスタ５８１のオン電流を高くするためには、半導体層５２３の厚さは小さいほど好ましい。半導体層５２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体層５２３は、チャネルの形成される半導体層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層５２３は、ある程度の厚さを有することが好ましい。半導体層５２３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体層５２３は、絶縁層５１５などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、ＯＳトランジスタ５８１の信頼性を高くするためには、半導体層５２１は厚く、半導体層５２３は薄いことが好ましい。半導体層５２１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体層５２１の厚さを、厚くすることで、隣接する絶縁体と半導体層５２１との界面からチャネルの形成される半導体層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層５２１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
ＯＳトランジスタ５８１に安定した電気特性を付与するには、半導体領域５２０中の不純物濃度を低減し、半導体層５２２を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体膜のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層５２１、半導体層５２２および半導体層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
例えば、半導体層５２２と半導体層５２１との間に、シリコン濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する。シリコン濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３未満が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０１８ａｔｏｍｓ／ｃｍ３未満であることがより好ましい。また、半導体層５２２と半導体層５２３との間に、シリコン濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する。シリコン濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３未満が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。
また、半導体層５２２の水素濃度を低減するために、半導体層５２１および半導体層５２３の水素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、水素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０２０ａｔｏｍｓ／ｃｍ３以下の領域を有する。水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。
半導体層５２２の窒素濃度を低減するために、半導体層５２１および半導体層５２３の窒素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、窒素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍｓ／ｃｍ３未満の領域を有する。窒素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１７ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
図２６は、半導体領域５２０が３層の例であるが、これに限定されない。例えば、半導体層５２１または半導体層５２３が無い２層構造としてもよい。または、半導体層５２１の上もしくは下、または半導体層５２３上もしくは下に、半導体層５２１―５２３と同様の半導体層を設けて、４層構造とすることも可能である。または、半導体層５２１の上、半導体層５２１の下、半導体層５２３の上、半導体層５２３の下のいずれか二箇所以上に、半導体層５２１―５２３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。
ＯＳトランジスタ５８１をバックゲート電極の無いトランジスタにする場合、導電層５３３を設けなければよい。この場合、絶縁層５１２、５１３も設けず、絶縁層５１１上に絶縁層５１３を形成すればよい。
〈基板〉
基板５１０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
基板５１０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板５１０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板５１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板５１０が伸縮性を有してもよい。また、基板５１０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板５１０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板５１０を薄くすると、半導体装置を軽量化することができる。また、基板５１０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板５１０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可撓性基板である基板５１０は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。
《ＯＳトランジスタの構成例２》
図２６（Ａ）に示すＯＳトランジスタ５８１は、導電層５３０をマスクにして、半導体層５２３及び絶縁層５１５をエッチングすることができる。そのような工程を経たＯＳトランジスタの構成例を図２８（Ａ）に示す。図２８（Ａ）に示すＯＳトランジスタ５８２では、半導体層５２３および絶縁層５１５の端部は導電層５３０の端部とほぼ一致することになる。導電層５３０の下部のみに半導体層５２３および絶縁層５１３が存在する。
《ＯＳトランジスタの構成例３》
図２８（Ｂ）に示すＯＳトランジスタ５８３は、ＯＳトランジスタ５８２に導電層５３５、導電層５３６を追加したデバイス構造を有する。ＯＳトランジスタ５８３のソース電極およびドレイン電極として一対の電極は、導電層５３５と導電層５３１の積層、および導電層５３６と導電層５３２の積層で構成される。
導電層５３５、５３６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
導電層５３５、５３６は可視光線を透過する性質を有してよい。または、導電層５３５、５３６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、ＯＳトランジスタ５８２の電気特性の迷光による変動を抑制できる場合がある。
導電層５３５、５３６は、半導体層５２２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、ＯＳトランジスタ５８３のオン特性を向上させることができる。
導電層５３５、５３６は、導電層５３１、５３２よりも高抵抗の膜を用いると好ましい場合がある。また、導電層５３５、５３６は、ＯＳトランジスタ５８３のチャネル（具体的には、半導体層５２２）よりも抵抗を低いことが好ましい場合がある。例えば、導電層５３５、５３６の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、または０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電層５３５、５３６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、ＯＳトランジスタ５８３の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層５３５および導電層５３６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
《ＯＳトランジスタの構成例４》
図２６に示すＯＳトランジスタ５８１は、導電層５３１及び導電層５３２が、半導体層５２１、５２２の側面と接していてもよい。そのような構成例を図２８（Ｃ）に示す。図２８（Ｃ）に示すＯＳトランジスタ５８４は、導電層５３１及び導電層５３２が半導体層５２１の側面及び半導体層５２２の側面と接している。
〔実施の形態５〕
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図２９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２９（Ｂ）に示す。図２９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳを形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図２９（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２９（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２９（Ｂ）および図２９（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２９（Ｄ）参照。）。図２９（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２９（Ｄ）に示す領域５１６１に相当する。
また、図３０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３０（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３０（Ｂ）、図３０（Ｃ）および図３０（Ｄ）に示す。図３０（Ｂ）、図３０（Ｃ）および図３０（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３１（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３２（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３２（Ｂ）に示す。図３２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３２（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３３より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ層は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成層する。また、ＣＡＡＣ−ＯＳ層を成層するために、以下の条件を適用することが好ましい。
成層時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素など）を低減すればよい。また、成層ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成層ガスを用いる。
また、成層時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成層する。成層時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成層ガス中の酸素割合を高め、電力を最適化することで成層時のプラズマダメージを軽減すると好ましい。成層ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
また、酸化物半導体層は、単数の金属酸化物層で構成されているとは限らず、積層された複数の金属酸化物層で構成されていても良い。例えば、第１乃至第３の金属酸化物層が順に積層されている半導体層の場合、第１の金属酸化物層および第３の金属酸化物層は、第２の金属酸化物層を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギー準位が第２の金属酸化物層よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物層である。さらに、第２の金属酸化物層は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体層をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体層に電界が加わると、半導体層のうち、伝導帯下端のエネルギー準位が低い第２の金属酸化物層にチャネル領域が形成される。即ち、第２の金属酸化物層とゲート絶縁層との間に第３の金属酸化物層が設けられていることによって、ゲート絶縁層と離隔している第２の金属酸化物層に、チャネル領域を形成することができる。
また、第３の金属酸化物層は、第２の金属酸化物層を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物層と第３の金属酸化物層の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
また、第２の金属酸化物層と第１の金属酸化物層の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタのしきい値が変動してしまう。しかし、第１の金属酸化物層は、第２の金属酸化物層を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物層と第１の金属酸化物層の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタのしきい値等の電気的特性のばらつきを、低減することができる。
また、金属酸化物層間に不純物が存在することによって、各層の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の金属酸化物層を積層させることが望ましい。積層された金属酸化物層の層間に不純物が存在していると、金属酸化物層間における伝導帯下端のエネルギー準位の連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。層間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物層を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギー準位が各層の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成層装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ程度から１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
例えば、第１の金属酸化物層または第３の金属酸化物層は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物層よりも高い原子数比で含む酸化物層であればよい。具体的に、第１の金属酸化物層または第３の金属酸化物層として、第２の金属酸化物層よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物層または第３の金属酸化物層を、第２の金属酸化物層よりも酸素欠損が生じにくい酸化物層にすることができる。
なお、第１の金属酸化物層および第３の金属酸化物層の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物層の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体層において、第１の金属酸化物層乃至第３の金属酸化物層は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物層が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物層は結晶質であることが好ましい。
１０ メモリセル
２０ 記憶装置
１００ メモリセル
１０１ 第１のトランジスタ
１０２ 第２のトランジスタ
１０３ 第１の容量素子
１０４ 第２の容量素子
１０５ 第３のトランジスタ
１０６ 第１の配線
１０６＿１ 第１の配線
１０６＿２ 第１の配線
１０７ 第２の配線
１０７＿１ 第２の配線
１０７＿２ 第２の配線
１０８ 第３の配線
１０８＿１ 第３の配線
１０８＿２ 第３の配線
１０９ 第４の配線
１０９＿１ 第４の配線
１０９＿２ 第４の配線
１１０ 第５の配線
１１０＿１ 第５の配線
１１０＿２ 第５の配線
１１１ 第６の配線
１１１＿１ 第６の配線
１１１＿２ 第６の配線
１１２ ノード
２００ メモリセル
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ 第１の容量素子
２０４ 第２の容量素子
２０５ 第３のトランジスタ
２１２ ノード
３００ メモリセル
３０１ 第７の配線
３０１＿１ 第７の配線
３０１＿２ 第７の配線
４００ メモリセル
５００＿１ メモリセル
５００＿２ メモリセル
５００＿３ メモリセル
５０１ 行ドライバ
５０２ 列ドライバ
５０３ メモリセルアレイ
５１０ 基板
５１１ 絶縁層
５１２ 絶縁層
５１３ 絶縁層
５１４ 絶縁層
５１５ 絶縁層
５１６ 絶縁層
５２０ 半導体領域
５２１ 半導体層
５２２ 半導体層
５２３ 半導体層
５３０ 導電層
５３１ 導電層
５３２ 導電層
５３３ 導電層
５３５ 導電層
５３６ 導電層
５６１ 素子層
５６５ 導電層
５８１ ＯＳトランジスタ
５８２ ＯＳトランジスタ
５８３ ＯＳトランジスタ
５８４ ＯＳトランジスタ
６００＿１ メモリセル
６００＿２ メモリセル
６００＿３ メモリセル
６０１ 行ドライバ
６０２ 列ドライバ
６０３ メモリセルアレイ
７０１ 半導体基板
７０２ Ｎ型ウェル
７０３ 不純物領域
７０４ 不純物領域
７０５ 不純物領域
７０６ 素子分離絶縁領域
７０７ 絶縁層
７０８ 絶縁層
７０９ 導電層
７１０ 半導体層
７１１ 導電層
７１２ 導電層
７１３ 絶縁層
７１４ 導電層
７１５ 導電層
７１６ 導電層
７１７ 絶縁層
７１８ 導電層
７１９ トランジスタ
７２０ トランジスタ
７２１ 容量素子
７２２ 容量素子
７２３ 導電層
８０１ 絶縁層
８０２ 導電層
８０３ 導電層
９０１ 導電層
９０２ 導電層
１０００＿１ メモリセル
１０００＿２ メモリセル
１０００＿３ メモリセル
１００１ 行ドライバ
１００２ 列ドライバ
１００３ メモリセルアレイ
１００４＿１ 導電層
１００４＿２ 導電層
１００５＿１ 導電層
１００５＿２ 導電層
１００６＿１ 導電層
１００６＿２ 導電層
１００７＿１ 導電層
１００７＿２ 導電層
１００８＿１ 導電層
１００８＿２ 導電層
１００９＿１ コンタクトホール
１００９＿２ コンタクトホール
１００９＿３ コンタクトホール
１０１０＿１ 導電層
１０１０＿２ 導電層
１１０１ 導電層
１４０１ 導電層
１５００ コンピュータ
１５０１ 入力装置
１５０２ 出力装置
１５０３ 中央演算処理装置
１５０４ 記憶装置
１５０５ 制御回路
１５０６ 演算回路
１６０１ 筐体
１６０２ 筐体
１６０３ 表示部
１６０４ 表示部
１６０５ マイクロフォン
１６０６ スピーカー
１６０７ 操作キー
１６０８ スタイラス
１６１１ 筐体
１６１２ 筐体
１６１３ 表示部
１６１４ 表示部
１６１５ 接続部
１６１６ 操作キー
１６２１ 筐体
１６２２ 表示部
１６２３ キーボード
１６２４ ポインティングデバイス
１６３１ 筐体
１６３２ 冷蔵室用扉
１６３３ 冷凍室用扉
１６４１ 筐体
１６４２ 筐体
１６４３ 表示部
１６４４ 操作キー
１６４５ レンズ
１６４６ 接続部
１６５１ 車体
１６５２ 車輪
１６５３ ダッシュボード
１６５４ ライト
１７０１ コンタクトホール
１８０１ 導電層
１８０２ 絶縁層
１８０３ 導電層
１８０４ 導電層
１８０５ 絶縁層
１８０６ 導電層
１８０７ 導電層
１８０８ 絶縁層
１８０９ 導電層
２００１＿１ 導電層
２００１＿２ 導電層
２００１＿３ 導電層
２００１＿４ 導電層
２００２＿１ 導電層
２００２＿２ 導電層
２００２＿３ 導電層
２００２＿４ 導電層
２００３＿１ 導電層
２００３＿２ 導電層
２００３＿３ 導電層
２００３＿４ 導電層
２００４＿１ 導電層
２００４＿２ 導電層
２００５＿１ 導電層
２００５＿２ 導電層
２００６＿１ コンタクトホール
２００６＿２ コンタクトホール
２００６＿３ コンタクトホール
２００６＿４ コンタクトホール
２００７＿１ コンタクトホール
２００７＿２ コンタクトホール
２００７＿３ コンタクトホール
２００７＿４ コンタクトホール
２００８＿１ 容量素子
２００８＿２ 容量素子
２００８＿３ 容量素子
２００８＿４ 容量素子
２００９＿１ 容量素子
２００９＿２ 容量素子
２００９＿３ 容量素子
２００９＿４ 容量素子
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (17)

  1. 第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、を有し、
    前記第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
    前記第１のトランジスタの前記ソース及び前記ドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
    前記第１のトランジスタの前記ソース及び前記ドレインの前記他方は、前記第１の容量素子の第１の電極に電気的に接続され、
    前記第１のトランジスタの前記ソース及び前記ドレインの前記他方は、前記第２の容量素子の第１の電極に電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
    前記第３のトランジスタと前記第２のトランジスタは直列に電気的に接続され、
    前記第１の容量素子の第２の電極は、第３の配線に電気的に接続され、
    前記第２の容量素子の第２の電極は、第４の配線に電気的に接続される半導体装置。
  2. 請求項１において、
    前記第１のトランジスタのゲートは第５の配線に電気的に接続され、前記第３のトランジスタのゲートは第６の配線に電気的に接続される半導体装置。
  3. 請求項１又は２において、
    前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第１の配線に電気的に接続される半導体装置。
  4. 請求項１又は２において、
    前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第３のトランジスタの前記ソース及び前記ドレインの他方は、第７の配線に電気的に接続される半導体装置。
  5. 請求項１又は２において、
    前記第２のトランジスタの前記ソース及び前記ドレインの前記一方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第１の配線に電気的に接続され、
    前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第２の配線に電気的に接続される半導体装置。
  6. 請求項１又は２において、
    前記第２のトランジスタの前記ソース及び前記ドレインの前記一方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第２のトランジスタの前記ソース及び前記ドレインの他方は、第７の配線に電気的に接続され、
    前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第２の配線に電気的に接続される半導体装置。
  7. 請求項１乃至６のいずれか一項において、前記第１のトランジスタは、チャネル形成領域を含む酸化物半導体層を有する半導体装置。
  8. 第１のメモリセルと、
    第２のメモリセルと、
    第３のメモリセルと、を有し、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルは、それぞれ、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１のメモリセルにおいて、前記第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第１のトランジスタの前記ソース及び前記ドレインの一方は、第２の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第１のトランジスタの前記ソース及び前記ドレインの一方は、前記第１の配線に電気的に接続され、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第１のトランジスタの前記ソース及び前記ドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第１のトランジスタの前記ソース及び前記ドレインの前記他方は、前記第１の容量素子の第１の電極に電気的に接続され、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第１のトランジスタの前記ソース及び前記ドレインの前記他方は、前記第２の容量素子の第１の電極に電気的に接続され、
    前記第１のメモリセルにおいて、前記第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの一方は、第４の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの前記一方は、第３の配線に電気的に接続され、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第３のトランジスタと前記第２のトランジスタは直列に電気的に接続され、
    前記第１のメモリセルにおいて、前記第１の容量素子の第２の電極は、第５の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第１の容量素子の第２の電極は、前記第５の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第１の容量素子の第２の電極は、前記第５の配線に電気的に接続され、
    前記第１のメモリセルにおいて、前記第２の容量素子の第２の電極は、第６の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第２の容量素子の第２の電極は、前記第６の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第２の容量素子の第２の電極は、第７の配線に電気的に接続される半導体装置。
  9. 請求項８において、
    前記第１のメモリセルにおいて、前記第１のトランジスタのゲートは第８の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第１のトランジスタのゲートは前記第８の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第１のトランジスタのゲートは第９の配線に電気的に接続され、
    前記第１のメモリセルにおいて、前記第３のトランジスタのゲートは第１０の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第３のトランジスタのゲートは前記第１０の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第３のトランジスタのゲートは第１１の配線に電気的に接続される半導体装置。
  10. 請求項８又は９において、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第１のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第１の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第２の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第１の配線に電気的に接続され、
    る半導体装置。
  11. 請求項８又は９において、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第１のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第３の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第４の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第３の配線に電気的に接続される半導体装置。
  12. 請求項８又は９において、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第１のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、第１２の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、第１３の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第１２の配線に電気的に接続される半導体装置。
  13. 請求項８又は９において、
    前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの前記一方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第１のメモリセルにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの他方は、第１２の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの他方は、第１３の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第１２の配線に電気的に接続され、
    前記第１のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第３の配線に電気的に接続され、
    前記第２のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第４の配線に電気的に接続され、
    前記第３のメモリセルにおいて、前記第３のトランジスタの前記ソース及び前記ドレインの他方は、前記第３の配線に電気的に接続される半導体装置。
  14. 請求項８乃至１３のいずれか一項において、前記第１のメモリセル、前記第２のメモリセル及び前記第３のメモリセルのそれぞれにおいて、前記第１のトランジスタは、チャネル形成領域を含む酸化物半導体層を有する半導体装置。
  15. メモリセルを有し、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
    前記第１のトランジスタの前記ソース及び前記ドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
    前記第１のトランジスタの前記ソース及び前記ドレインの前記他方は、前記第１の容量素子の第１の電極に電気的に接続され、
    前記第１のトランジスタの前記ソース及び前記ドレインの前記他方は、前記第２の容量素子の第１の電極に電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
    前記第２のトランジスタの前記ソース及び前記ドレインの他方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
    前記第３のトランジスタのソース及びドレインの他方は、前記第１の配線に電気的に接続される半導体装置の駆動方法であって、
    前記メモリセルへデータを書き込むとき、前記第１の容量素子の第２の電極及び前記第２の容量素子の第２の電極に、第１の電位を供給し、
    前記メモリセルからデータを読み出すとき、前記第１の容量素子の前記第２の電極に前記第１の電位を供給し、前記第２の容量素子の前記第２の電極に第２の電位を供給する半導体装置の駆動方法。
  16. 請求項１５において、
    前記第１のトランジスタはＮチャネル型トランジスタであり、前記第２のトランジスタはＰチャネル型トランジスタであり、前記第２の電位は前記第１の電位よりも高い半導体装置の駆動方法。
  17. 請求項１５又は１６において、
    前記メモリセルからデータを読み出すとき、前記第２の配線には前記第２の電位が供給されている半導体装置の駆動方法。
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