JP2015195076A - 半導体メモリ装置、並びにそれを有する半導体装置および電子機器 - Google Patents

半導体メモリ装置、並びにそれを有する半導体装置および電子機器 Download PDF

Info

Publication number
JP2015195076A
JP2015195076A JP2015056191A JP2015056191A JP2015195076A JP 2015195076 A JP2015195076 A JP 2015195076A JP 2015056191 A JP2015056191 A JP 2015056191A JP 2015056191 A JP2015056191 A JP 2015056191A JP 2015195076 A JP2015195076 A JP 2015195076A
Authority
JP
Japan
Prior art keywords
transistor
wiring
electrically connected
memory cell
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2015056191A
Other languages
English (en)
Inventor
加藤　清
Kiyoshi Kato
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015056191A priority Critical patent/JP2015195076A/ja
Publication of JP2015195076A publication Critical patent/JP2015195076A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

【課題】半導体メモリ装置において、リフレッシュ頻度を低減する、または、書き込み動作電位を低減する。
【解決手段】メモリセルは、第１乃至第４配線と電気的に接続されており、ノードと第１乃至第３トランジスタとを有する。第３トランジスタと第２トランジスタは第４配線と第３配線に直列に電気的に接続されている。第３トランジスタのゲートは第２配線と電気的に接続され、第２トランジスタのゲートはノードと電気的に接続されている。第１トランジスタは、ゲートが第１配線と電気的に接続され、ソースおよびドレインの一方が第４配線と電気的に接続され、ソースおよびドレインの他方がノードと電気的に接続されている。第１トランジスタは、チャネルが形成される酸化物半導体層を有し、かつチャネル長およびチャネル幅がそれぞれ１００ｎｍ未満である。第１配線に印加される最大電位は、２Ｖ以下である。
【選択図】図９

Description

本発明の一形態は、半導体を利用した半導体メモリ装置やその他の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。
本発明の一形態は、上記の技術分野に限定されない。本出願の明細書、図面、及び特許請求の範囲（以下、”本明細書等”と呼ぶ。）で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、メモリセルが１つのトランジスタ（１Ｔ）と１つのキャパシタ（１Ｃ）で構成されている。１Ｔ１Ｃ型ＤＲＡＭは、キャパシタに電荷を蓄積することで、データを保持することが可能なメモリであるため、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が比較的高速であり、メモリセルの素子数が少ないため高集積が容易であることから、ＤＲＡＭは大容量なメモリ装置として、多くの電子機器に組み込まれている。しかしながら、１Ｔ１Ｃ型ＤＲＡＭは、キャパシタに蓄積した電荷をそのままビット線に放出して電位の変動を測定することでデータの読み出しを行うため、キャパシタの静電容量を一定以上とすることが求められ、メモリセルの微細化によって必要な静電容量を確保することが困難となりつつある。
１Ｔ１Ｃ型メモリセルに対して、２つのトランジスタまたは３つのトランジスタで形成されたゲインセルと呼ばれるメモリセルが提案されている（例えば、特許文献１、２）。ゲインセルは、蓄積した電荷量を読み出しトランジスタで増幅して、ビット線に供給できるため、キャパシタの容量を小さくすることが可能とされる。
また、ゲインセルの書き込みトランジスタに、チャネルが形成される領域を含む酸化物半導体層を有するトランジスタ（以下、”ＯＳトランジスタ”と呼ぶ。）を適用することが提案されている（例えば、特許文献３）。特許文献３では、ＯＳトランジスタのオフ電流が極めて小さいという特性を利用することで、電力が供給されない状況でも記憶内容の保持が可能とされている。
特開２００１−９３９８８号公報 特開２００６−１２８７８号公報 特開２０１１−１１９６７５号公報
本発明の一形態の課題の１つは、新規な半導体装置、または新規な同駆動方法、または新規な同作製方法等を提供することである。例えば、本発明の一形態の課題の１つは、消費電力を低減することが可能な半導体メモリ装置やその他の半導体装置、またはそのための駆動方法もしくは作製方法を提供すること、書き込み速度を向上することが可能な半導体メモリ装置やその他の半導体装置、またはそのための駆動方法もしくは作製方法を提供すること、保持時間を長くすることが可能な半導体メモリ装置やその他の半導体装置、またはそのための駆動方法もしくは作製方法を提供すること、等である。
なお、列記された課題以外の課題も、本明細書等の記載から、自ずと明らかとなるものであり、本明細書等の記載から、本発明の各形態について、これら以外の課題を抽出することが可能である。また、本発明の一形態は、これらの課題の全てを解決する必要はない。
本発明の一形態は、第１乃至第４配線、およびメモリセルを有し、メモリセルはノードと第１乃至第３トランジスタとを有し、第３トランジスタと第２トランジスタは、第４配線と第３配線に直列に電気的に接続され、第３トランジスタのゲートは第２配線と電気的に接続され、第２トランジスタのゲートはノードと電気的に接続され、第１トランジスタは、ゲートが第１配線と電気的に接続され、ソースおよびドレインの一方が第４配線と電気的に接続され、ソースおよびドレインの他方がノードと電気的に接続され、第１トランジスタは、チャネルが形成される酸化物半導体層を有し、第１トランジスタのチャネル長およびチャネル幅はそれぞれ１００ｎｍ未満であり、第１配線に印加される最大電位は２Ｖ以下である半導体メモリ装置である。
本明細書等にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付す場合があり、その場合は、数的に限定するものではない。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、半導体装置を有している場合がある。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つのノード（端子）を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタのチャネル型及び各ノード（端子）に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐチャネル型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソースと呼ばれる。
本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。
なお、トランジスタのソースおよびドレインに関する事項のような、本明細書等の記載に関する事項について、実施例１に追記している。
本発明の一形態により、新規な半導体装置、または新規な同駆動方法、または新規な同作製方法等を提供することが可能となる。例えば、消費電力を低減することが可能な半導体メモリ装置やその他の半導体装置、またはそのための駆動方法もしくは作製方法を提供すること、書き込み速度を向上することが可能な半導体メモリ装置やその他の半導体装置、またはそのための駆動方法もしくは作製方法を提供すること、保持時間を長くすることが可能な半導体メモリ装置やその他の半導体装置、またはそのための駆動方法もしくは作製方法を提供すること、等が可能となる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
半導体メモリ装置の構成の一例を示すブロック図。 メモリセルアレイの構成の一例を回路図。 Ａ：メモリセルの構成の一例を示す回路図。Ｂ：メモリセルのストレージノードの結合容量を説明する回路図。 Ａ、Ｂ：ＯＳトランジスタ（実線）とＳｉトランジスタ（点線）のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を示す図。 メモセルの書き込み動作の一例を示すタイミングチャート。 メモセルの読み出し動作の一例を示すタイミングチャート。 メモリセルの構成の一例を示す回路図。 Ａ：メモリセルの構成の一例を示す回路図。Ｂ：メモリセルの構成の一例を示す回路図。 メモリセルアレイの構成の一例を回路図。 Ａ：メモリセルの構成の一例を示す回路図。Ｂ：メモリセルのストレージノードの結合容量を説明する回路図。 メモリセルアレイの構成の一例を示す回路図。 メモセルの書き込み動作の一例を示すタイミングチャート。 メモセルの読み出し動作の一例を示すタイミングチャート。 メモリセルアレイの構成の一例を示す回路図。 メモリセルの構成の一例を示す回路図。 Ａ：ＯＳトランジスタのＩｄ−Ｖｇ特性曲線（実線：実測値、点線：計算値）。Ｂ：ＯＳトランジスタのＩｄ−Ｖｇ特性曲線（実測値）。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図１７Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 メモリセルのレイアウトの一例を示す平面図。 図２０のａ１−ａ２線、ｂ１−ｂ２線、ｃ１−ｃ２線およびｄ１−ｄ２線による断面図。 プロセッシングユニット（ＣＰＵ）の一例を示すブロック図。 プロセッシングユニット（ＲＦＩＤタグ）の一例を示すブロック図。 Ａ−Ｆ：ＲＦＩＤタグの使用例を示す図。 Ａ：電子部品の作製方法の一例を示すフローチャート。Ｂ：電子部品の構成の一例を示す斜視模式図。 電子機器の一例を説明する図。 Ａ、Ｂ：電気自動車の一例を説明する図。 Ａ−Ｆ：電子機器の一例を説明する図。
以下に、本発明の実施の形態および実施例を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に”＿１”、”＿２”、”［ｎ］”、”［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＷＬを個々に区別する場合、メモリセルアレイのアドレス番号（行番号）を利用して、２行目の配線ＷＷＬを配線ＷＷＬ［２］と記載する。
本明細書において、例えば、クロック信号ＣＬＫを、単に信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。
以下に本発明の実施の形態および実施例を示すが、実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態や実施例の中に、いくつかの構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例として、半導体メモリ装置等について説明する。
＜＜半導体メモリ装置の構成例＞＞
図１は、半導体メモリ装置の構成の一例を示すブロック図である。図１に示す半導体メモリ装置２００は、ＲＡＭとして用いることが可能である。
半導体メモリ装置２００は、周辺回路２１０、およびメモリセルアレイ２１１を有する。メモリセルアレイ２１１には、複数のメモリセル１１がアレイ状に配列されている。メモリセル１１は、配線ＷＷＬ、配線ＲＷＬ、配線ＷＢＬおよび配線ＲＢＬに接続されている。周辺回路２１０は、例えば、ロウデコーダ２２１、ロウドライバ回路２２２、カラムデコーダ２３１、カラムドライバ回路２３２、入出力（Ｉ／Ｏ）制御回路２４０、および制御回路２６０を有する。
半導体メモリ装置２００には、外部から電源電位として低電源電位ＶＳＳ、高電源電位ＶＤＤが入力される。半導体メモリ装置２００には、クロック信号ＣＬＫ、制御信号（ＣＥ、ＷＥ、ＰＷＥ、ＯＷＥ、ＰＲＥ）、アドレス信号ＡＤＤＲ、およびデータ信号ＷＤＡＴＡが外部から入力される。ＡＤＤＲは、ロウデコーダ２２１およびカラムデコーダ２３１に入力され、ＷＤＡＴＡはＩ／Ｏ制御回路２４０に入力される。
Ｉ／Ｏ制御回路２４０は、データ信号ＷＤＡＴＡのメモリセルアレイ２１１への書き込み制御する機能、および、メモリセルアレイ２１１からのデータの読み出しを制御する機能、メモリセルアレイ２１１から読み出したデータから、データ信号ＲＤＡＴＡを生成し、出力する機能等を有する。
ロウデコーダ２２１は、データの書き込みおよび読み出しを行うメモリセルアレイ２１１の行を選択する信号を生成する機能を有する。具体的には、ロウドライバ回路２２２は、ロウデコーダ２２１の選択信号に従い、配線ＷＷＬ、および配線ＲＷＬを駆動するもしくは選択する信号を生成する機能を有する。つまり、配線ＷＷＬ、および配線ＲＷＬの電位は、ロウドライバ回路２２２により制御される。
カラムデコーダ２３１は、データの書き込み、および読み出しを行うメモリセルアレイ２１１の列を選択する信号を生成する機能を有する。カラムドライバ回路２３２は、Ｉ／Ｏ制御回路２４０の制御に従い、メモリセルアレイ２１１へのデータの書き込み、データの読み出しを行う列を選択する機能を有する。具体的には、カラムドライバ回路２３２は、配線ＷＢＬを駆動する信号を生成する機能、配線ＲＢＬを電気的に浮遊状態にする機能、配線ＳＬを駆動する信号を生成する機能、メモリセルアレイ２１１から読み出したデータを一時的に保持する機能、Ｉ／Ｏ制御回路２４０から出力されるデータ信号を保持する機能等を有する。
制御回路２６０は、半導体メモリ装置２００全体を制御するための回路である。制御回路２６０は、外部からの入力信号（ＣＥ、ＷＥ、ＰＷＥ、ＯＷＥ、ＰＲＥ）を処理して、周辺回路２１０に含まれる各回路の制御信号を生成する。ＣＥは、チップイネーブル信号である。ＷＥ、ＰＷＥ、およびＯＷＥは書き込みイネーブル信号である。ＷＥは、Ｉ／Ｏ制御回路２４０からカラムドライバ回路２３２への書き込みを許可する信号である。ＰＷＥは、カラムドライバ回路２３２からメモリセルアレイ２１１への書き込みを許可する信号である。ＯＷＥは、カラムドライバ回路２３２からＩ／Ｏ制御回路２４０への書き込みを許可する信号である。ＰＲＥは、読み出しイネーブル信号であり、メモリセルアレイ２１１からカラムドライバ回路２３２への読み出しを許可する信号である。制御回路２６０が処理する信号は、これらに限定されるものではなく、必要に応じて、他の制御信号を入力してもよいし、また、入力されない信号があってもよい。
＜＜メモリセルアレイ＞＞
図２は、メモリセルアレイ２１１の構成の一例を示すブロック図である。
図２に示すように、メモリセルアレイ２１１は、複数のメモリセル１１、および複数の配線（ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＣＬ）を有する。メモリセルアレイ２１１には、複数のメモリセル１１がアレイ状に配列されている。なお、図２には、代表的に、２行２列のメモリセル１１を示している。図２の参照符号に付している符号［ｍ］、［２ｎ−１］等は、行番号（行アドレス）または列番号（列アドレス）を示しており、ここでは、ｍは２以上の整数であり、ｎは１以上の整数である。
メモリセルアレイ２１１には、メモリセル１１の配列に対応して、配線（ＷＷＬ、ＲＷＬ、ＣＬ）が行ごとに設けられ、配線（ＷＢＬ、ＲＢＬ、ＳＬ）が列ごとに設けられている。同じ行のメモリセル１１はその行の配線（ＷＷＬ、ＲＷＬ）によりロウドライバ回路２２２と電気的に接続され、同じ列のメモリセル１１は、その列の配線（ＷＢＬ、ＲＢＬ、ＳＬ）によりカラムドライバ回路２３２に電気的に接続されている。また、図２には、１つの配線ＳＬを、隣接する２つの列で共有している例を示している。
半導体メモリ装置２００の動作に応じて配線ＣＬの電位を変動させる場合は、例えば、配線ＣＬをロウドライバ回路２２２と電気的に接続し、ロウドライバ回路２２２において、配線ＣＬに出力する信号を生成するようにすればよい。また、半導体メモリ装置２００の動作時に、配線ＣＬに一定電位を供給する場合は、メモリセルアレイ２１１内の全ての配線ＣＬを、所定の定電位を供給するための配線（電位供給線）と電気的に接続すればよい。また、半導体メモリ装置２００の動作に応じて配線ＳＬの電位を変動させる場合は、例えば、配線ＳＬをカラムドライバ回路２３２と電気的に接続し、カラムドライバ回路２３２において、配線ＳＬに出力する信号を生成するようにすればよい。また、半導体メモリ装置２００の動作時に配線ＳＬの電位を常に一定にする場合は、メモリセルアレイ２１１内の全ての配線ＳＬを、所定の固定電位を供給する配線（電位供給線）と電気的に接続してもよい。
＜＜メモリセルの構成例１＞＞
図３Ａは、メモリセル１１の構成の一例を示す回路図である。図３Ａに示すように、メモリセル１１は、配線ＷＷＬ、配線ＲＷＬ、配線ＷＢＬ、配線ＲＢＬ、配線ＳＬおよび配線ＣＬと電気的に接続されている。メモリセル１１は、トランジスタＭＷ１、トランジスタＭＲ１、トランジスタＭＡ１、キャパシタＣＳ１、ノードＮ１、ノードＮ２およびノードＦＮ１を有する。以下では、図３Ａに示すように、トランジスタ（ＭＷ１、ＭＲ１、ＭＡ１）のソース（ｓ）とドレイン（ｄ）を区別して説明を行う。
メモリセル１１に書き込まれるデータ信号Ｄは、配線ＷＢＬに入力される。ノードＦＮ１は、データ信号Ｄに対応する電位を保持するストレージノードとして機能させることができ、トランジスタＭＡ１のゲートが電気的に接続されている。ノードＮ１は、メモリセル１１に書き込むデータ信号Ｄの入力ノードとして機能し、配線ＷＢＬと電気的に接続されている。ノードＮ２は、メモリセル１１で保持しているデータを出力する出力ノードとして機能し、配線ＲＢＬと電気的に接続されている。
配線ＷＷＬは書き込み用ワード線として機能させることができ、トランジスタＭＷ１の導通状態を制御する信号（書き込み用制御信号）が入力される。配線ＲＷＬは、読み出し用ワード線として機能させることができ、トランジスタＭＲ１の導通状態を制御する信号（読み出し制御信号）が入力される。配線ＳＬは、トランジスタＭＡ１のソースの電位を制御する信号が入力される。配線ＳＬの電位により、トランジスタＭＡ１のゲートーソース間電圧を調整することができる。なお、本明細書では、電源電位のような電位が常時一定のものも、信号の範疇に含めることとする。
トランジスタＭＷ１は、書き込みトランジスタとして機能させることができる。トランジスタＭＲ１、およびトランジスタＭＡ１は読み出しトランジスタとして機能させることができる。トランジスタＭＲ１はスイッチとして機能し、トランジスタＭＡ１は、ノードＦＮ１で保持された電圧を増幅する増幅トランジスタとして機能することができる。
トランジスタＭＷ１は、ゲートがＷＷＬと電気的に接続され、ソースがＷＢＬと電気的に接続され、ドレインがノードＦＮ１と電気的に接続されている。トランジスタＭＷ１は、ＷＷＬから入力される信号（電位）に応じて、ノードＮ１とノードＦＮ１間の導通状態を制御するスイッチとして機能させることができる。また、トランジスタＭＷ１は、ＷＷＬから入力される信号（電位）に応じて、ノードＦＮ１に電荷を供給する電流源として機能させることができる。トランジスタＭＲ１は、ゲートがＲＷＬと電気的に接続され、ドレインがノードＮ２（ＢＬ）と電気的に接続され、ソースがトランジスタＭＡ１のドレインと電気的に接続されている。トランジスタＭＲ１は、ＲＷＬから入力される信号（電位）に応じて、ノードＮ２とノードＦＮ１間の導通状態を制御するスイッチとして機能させることができる。トランジスタＭＡ１はトランジスタＭＲ１と直列に電気的に接続されており、ゲートがノードＦＮ１と電気的に接続され、ソースがＳＬと電気的に接続されている。
キャパシタＣＳ１は、ノードＦＮ１の電位を保持するためのストレージキャパシタとして機能させることができる。キャパシタＣＳ１の一対の端子（ノード）の一方はノードＦＮ１と電気的に接続され、他方は配線ＣＬと電気的に接続されている。また、図３Ａに示すように、配線ＣＬとノードＦＮ１はキャパシタＣＳ１により容量結合しているため、配線ＣＬの電位に応じて、ノードＦＮ１の電位を変化させることが可能である。つまり、キャパシタＣＳ１は結合用キャパシタとしての機能を有し、配線ＣＬは、キャパシタＣＳ１の１つの端子に信号（電位）を供給する信号供給線（電位供給線）として機能することができる。
また、ノードＦＮ１と結合している容量は、意図的に設けたキャパシタＣＳ１と、ノードＦＮ１の寄生容量との合成容量となる。図３Ｂに示すように、ノードＦＮ１の寄生容量には、寄生容量Ｃａ１（トランジスタＭＡ１のゲート容量）、配線ＷＷＬとノードＦＮ１間の寄生容量Ｃａ２および配線ＳＬとノードＦＮ１間の寄生容量Ｃａ３が挙げられる。図３Ｂの例では、ノードＦＮ１の結合容量ＣＣｆｎ１の静電容量（以下、容量と呼ぶ。）は、ＣＳ１、Ｃａ１、Ｃａ２、Ｃａ３の容量の和となる。
よって、キャパシタＣＳ１を設けなくても、書き込み動作により寄生容量に充電される電荷によって、ノードＦＮ１の電位を所定の期間（例えば、１秒以上）保持することが可能である。データの書き込み、読み込み、あるいは保持のために、配線ＣＬとの容量結合を利用して、ノードＦＮ１の電位を変化させる必要がない場合は、キャパシタＣＳ１および配線ＣＬを省くことが可能である。これについては、後述する。
（書き込み動作）
メモリセル１１へのデータの書き込みは、トランジスタＭＲ１をオフ状態にし、トランジスタＭＷ１をオン状態にして、ノードＦＮ１をノードＮ１（配線ＷＢＬ）に接続することで行われる。配線ＷＢＬにはデータ信号Ｄが入力される。トランジスタＭＷ１には、データ信号Ｄに応じて、ドレインーソース間電流（以下、”ドレイン電流”と呼ぶ場合がある。）Ｉｗが流れるため、ノードＦＮ１が充電される。トランジスタＭＷ１を一定期間オン状態とした後、ＷＷＬの電位を制御して、トランジスタＭＷ１をオフ状態とする。これにより、ノードＦＮ１は電気的に浮遊状態になり、その電位はデータ信号Ｄの電位に応じた値となっている。しかる後、ＷＢＬの電位をデータ保持状態の値にする。これにより書き込み動作が完了し、メモリセル１１は、ノードＦＮ１で電位を保持する保持状態となる。
（読み出し動作）
データの読み出しは、トランジスタＭＷ１をオフ状態にし、トランジスタＭＲ１をオン状態にすることで行われる。まず、ＲＢＬとＳＬの電位を制御する。ＲＢＬについては、電位を一定にするためのプリチャージ動作が行われ、しかる後、ＲＢＬは電気的にフローティング状態とされる。トランジスタＭＡ１には、ノードＦＮ１とＳＬの電位差に応じた大きさのドレイン電流が流れる。次いで、ＲＷＬの電位を制御して、トランジスタＭＲ１をオン状態にし、ノードＮ２（ＲＢＬ）とトランジスタＭＡ１のソース間を導通状態にする。これにより、トランジスタＭＡ１のドレイン電流の大きさに応じて、ＢＬに蓄積されている電荷量が変動し、その電位が変動する。トランジスタＭＲ１をオフ状態にし、カラムドライバ回路２３２とＲＢＬとを電気的に接続し、カラムドライバ回路２３２において、配線ＲＢＬの電位（または電位の変動量）を測定することで、メモリセル１１から読み出されたデータの値を検出している。
メモリセル１１のリフレッシュ回数を低減させるために、トランジスタＭＷ１はオフ状態におけるドレイン電流（オフ電流）が小さいほど望ましい。トランジスタのオフ電流をきわめて小さくするには、例えば、チャネルが形成される半導体層が、バンドギャップが２．５電子ボルト以上で、かつ、キャリア濃度が１×１０１４ｃｍ−３以下であればよい。このような特性を有する半導体層として、例えば、酸化物半導体層が挙げられる。したがって、メモリセル１１のリフレッシュ回数の低減のため、トランジスタＭＷ１をＯＳトランジスタとすることが非常に効果的である。ＯＳトランジスタでは、ソースードレイン間電圧が１０Ｖの状態で、チャネル幅１μｍあたりの規格化されたオフ電流を１０×１０−２１Ａ（１０ゼプトＡ）以下とすることが可能である。
半導体メモリ装置２００に適用されるＯＳトランジスタにおいて、チャネルが形成される領域を含む酸化物半導体（ＯＳ）層は単層の酸化物半導体膜で形成してもよいし、２以上の多層の酸化物半導体膜で形成してもよい。ＯＳ層を構成する酸化物半導体膜は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有する酸化物半導体で形成されることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含む酸化物半導体を用いることができる。
半導体メモリ装置２００において、トランジスタＭＲ１、トランジスタＭＡ１等のトランジスタＭＷ１以外のトランジスタについては、チャネルが形成される半導体層の半導体材料は、例えば、第１４族元素（Ｓｉ，Ｃ、Ｇｅ等）を１つまたは複数含むものを用いることができ、トランジスタＭＲ１、トランジスタＭＡ１には、半導体基板（バルク型、ＳＯＩ型）を用いて形成されたトランジスタを適用することができる。例えば、トランジスタＭＡ１は、バルク型の単結晶シリコン基板に形成されたＳｉトランジスタ、または、ＳＯＩ型の単結晶シリコン基板に形成されたＳｉトランジスタ等とすることができる。なお、Ｓｉトランジスタとは、チャネルが形成される半導体層がシリコン層であるトランジスタのこととする。
なお、半導体メモリ装置２００を作製するための半導体基板は、単結晶シリコン基板に限定されるものでない、半導体基板には、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体でなる基板を用いることができる。また、半導体基板の結晶性は、単結晶が好ましいが、これに限定されるものではなく、非晶質、多結晶、微結晶でもよい。
半導体基板を用いて、トランジスタ（ＭＲ１、ＭＡ１）を作製する場合、これらにＯＳトランジスタでなるトランジスタＭＷ１を積層して設けることができる。メモリセル１１（メモリセルアレイ２１１）をこのようなデバイス構造とすることで、半導体メモリ装置２００を、ロジック回路（ＣＰＵコア等）と同一ＩＣチップに組み込まれた混載メモリとすることができる。また、メモリセル１１のサイズを縮小することができるため、メモリセルアレイ２１１の大容量化が容易になる。なお、メモリセル１１のデバイス構造については、実施の形態３で説明する。
一般的な１Ｔ１Ｃ型ＤＲＡＭでは、高電源電位が１Ｖ乃至１．５Ｖに対して、書き込みトランジスタのゲートには、高電源電位よりも高い２Ｖ乃至３Ｖの電位を印加している。２０ｆＦ／ｃｅｌｌ以上３０ｆＦ／ｃｅｌｌ以下のキャパシタが用いられ、リフレッシュ動作は例えば６４ｍ秒毎に行われる。メモリセル１１では、書き込みトランジスタ（ＭＷ１）をＯＳトランジスタとすることで、メモリセル１１のリフレッシュ回数を低減することが、また、書き込み動作電位（ＷＷＬの電位の最大値）を２Ｖ以下としつつ、書き込み時間を１０ｎｓ（ナノ秒）以下とすることが可能になる。以下、このことについて説明する。
＜＜書き込みトランジスタ（ＭＷ１）の特性について＞＞
メモリセル１１を適切に動作させるには、トランジスタＭＷ１の特性には、ゲートへの書き込み動作電位の印加で、ある程度の大きさのドレイン電流Ｉｗ（オン電流Ｉｗｏｎ）が流れること、ドレイン電流Ｉｗのオン／オフ比（以下、”オン／オフ比”と呼ぶ場合がある。）がある程度の大きさであることが求められる。オン電流Ｉｗｏｎが小さくなるほど、メモリセル１１の書き込みに時間を要することになるので、メモリセル１１がメモリ回路として正常に動作するのに、書き込み動作時に、トランジスタＭＷ１にはある程度の大きさのドレイン電流Ｉｗが流れることが求められる。また、オン／オフ比を大きくすることで、書き込み時間に対して保持時間を十分長くすることができる。オン／オフ比は保持時間に関連し、トランジスタＭＷ１のオン／オフ比が小さくなると、リフレッシュ回数が増え、メモリセル１１の消費電力の増加につながる。キャパシタＣＳ１の容量を大きくすることで保持時間を長くすることができるが、キャパシタＣＳ１のサイズが大きくなりメモリセルアレイ２１１の高集積化、大容量化の妨げとなる。また、ノードＦＮ１を設定した電位まで上昇させるためにキャパシタＣＳ１に蓄積させる電荷量が増えることとなり、書き込み速度の低下を招く。また、大容量のキャパシタＣＳ１を作製するための製造工程が付加される場合や、キャパシタＣＳ１等のデバイス構造によっては、混載メモリとすることが困難となる場合がある。
以上を鑑み、本実施の形態の課題は、例えば、一般的な１Ｔ１Ｃ型ＤＲＡＭよりも消費電力を削減することが可能な半導体メモリ装置を提供すること、または書き込み時間を短縮することが可能なメモリセルを提供すること、または半導体メモリ装置の電源電位を超えない電位でデータを書き込むことが可能なメモリセルを提供すること、または混載メモリとすることが容易なデバイス構造のメモリセルを提供すること、等を可能にすることである。以下では、２トランジスタ ゲインセル（２Ｔセル）、および３トランジスタ ゲインセル（３Ｔセル）において、書き込みトランジスタをＯＳトランジスタとすることで、Ｓｉトランジスタで構成されたゲインセルでは容易に達成しえない性能を備えたメモリセルを提供することが可能になることを説明する。
ここでは、代表的に、図３Ａの３Ｔセル構造のメモリセル１１を用いて説明する。トランジスタＭＷ１がＳｉトランジスタのものと，ＯＳトランジスタのものとで、メモリセル１１の性能の比較を行う。その目的のため、表１、表２に示す２つの設計仕様Ａ、Ｂを設定する。なお、以下の説明は主として、書き込みトランジスタ、および保持容量に関する説明であるため、２Ｔセルについても同様であり、また、読み出しトランジスタがｐチャネル型トランジスタである３Ｔセルおよび２Ｔセルについても同様である。
また、図４に、ＯＳトランジスタ（実線）とＳｉトランジスタ（点線）のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性曲線の一例を示す。図４Ａが、設計仕様ＡにおけるトランジスタＭＷ１のＩｄ−Ｖｇ特性に対応し、図４Ｂは、設計仕様Ｂにおける同Ｉｄ−Ｖｇ特性に対応する。図４のＩｄ−Ｖｇ特性は、オン電流、オフ電流、Ｓ値（サブスレショルド係数）などにおいて、図１６（実施例１）のＯＳトランジスタのＩｄ−Ｖｇ特性や、一般的なＳｉトランジスタのＩｄ−Ｖｇ特性を参考に作成している。例えば、ＯＳトランジスタのＳ値は、図１６（実施例１）に示すように、７７ｍＶ／ｄｅｃと小さく、良好である。Ｓｉトランジスタも、良好な特性では、同程度のＳ値となる。
（設計仕様Ａ）
設計仕様Ａは、書き込みトランジスタのオン電流値および保持容量を、一般的な１Ｔ１Ｃ型ＤＲＡＭと同程度の設計値としたものに相当する。ここでの保持容量は、ノードＦＮ１の結合容量ＣＣｆｎ１である。設計仕様Ａでは、ＷＢＬの電位が１Ｖで、３０ｆＦの保持容量に、３ｎｓで書き込むために、トランジスタＭＷ１のオン電流Ｉｗｏｎを１０μＡとし、また、データを６０ｍｓ以上保持できるようにするためにオン／オフ比を１×１０８としている。
オン電流Ｉｗｏｎが１０μＡであり、オン／オフ比が１×１０８であることから、トランジスタＭＷ１のオフ電流Ｉｗｏｆｆは０．１ｐＡと算出できる。よって、トランジスタＭＷ１の駆動電位（書き込み動作電位）は、ドレイン電流が１０μＡになるときのゲート電圧Ｖｇと、ドレイン電流が０．１ｐＡになるときのゲート電圧Ｖｇとの差から設定することができる。図４Ａに示すように、トランジスタＭＷ１がＳｉトランジスタの場合は、その駆動電位ＶＧ２は２．５Ｖ程度と見積もられ、ＯＳトランジスタの場合は、ＶＧ２よりも高い駆動電位ＶＧ１が必要になる。
（設計仕様Ｂ）
設計仕様Ａに対し、設計仕様Ｂでは、保持容量の大きさを１×１０−３倍とし、オン電流Ｉｗｏｎを約３×１０−２倍程度としている。書き込み時間が一定であれば、書き込み動作に必要なオン電流Ｉｗｏｎは、保持容量が小さいほど小さくなる。よって、トランジスタＭＷ１の微細化により、保持容量を小さくすることが可能である。つまり、設計仕様Ｂは、小さな保持容量を小さなオン電流Ｉｗｏｎで充電するためのゲインセルの仕様の一例を示している。具体的には、設計仕様Ｂでは、ＷＢＬの電位が１Ｖで、３０ａＦの保持容量を３ｎｓ以内に書き込めるように、オン電流Ｉｗｏｎを３ｎＡとし、また、データを６０ｍｓ保持できるようにするためにオン／オフ比を１×１０８としている。よって、設計仕様Ｂでは、オフ電流Ｉｗｏｆｆは１ａＡ（１×１０−２１Ａ）であることが求められる。
トランジスタＭＷ１の駆動電位は、ドレイン電流が３ｎＡになるときのゲート電圧Ｖｇと、ドレイン電流が１ａＡになるときのゲート電圧Ｖｇとの差などから設定することができる。図４Ｂに示すように、トランジスタＭＷ１がＯＳトランジスタの場合、駆動電位はＶＧ３となる。しかしながら、Ｓｉトランジスタの場合は、領域５に示すようにオフ電流が大きくなるため、必要なオン／オフ比を達成することができない。これは、トランジスタＭＷ１がＳｉトランジスタである場合、メモリセル１１はメモリセルとして要求される性能（設計仕様Ｂ）を有していないことを示している。
図４Ｂに示すように、ＯＳトランジスタはサブスレッショルド特性が良好であり（Ｓ値が大きい）、書き込み動作時のオン電流Ｉｗｏｎが、サブスレッショルド領域またはＶｇがしきい値電圧の近傍のドレイン電流となるので、設計仕様Ａでの、Ｓｉトランジスタ（ＭＷ１）の駆動電位ＶＧ２（例えば２．５Ｖ）よりも、ＯＳトランジスタ（ＭＷ１）の駆動電位ＶＧ３を小さくすることが可能である。その結果、トランジスタＭＷ１の駆動電位を２Ｖ以下とすることができる。トランジスタＭＷ１の駆動電位は、１．９Ｖ以下、または１．８Ｖ以下、または１．７Ｖ以下が好ましい。なお、以下に示すように、書き込み動作でのノードＦＮ１の到達電位、および要求される書き込み速度等に応じて、トランジスタのＭＷ１の駆動電位は設定されるが、１Ｖ以上、または、１．２Ｖ以上、または１．５Ｖ以上とすることができる。また、半導体メモリ装置２００の高電源電位ＶＤＤが２Ｖ以下であれば、トランジスタＭＷ１の駆動電位をＶＤＤと同じ電位とすることで、半導体メモリ装置２００の電源供給系が簡単化され好ましい。
また、ＯＳトランジスタの場合、オフ電流がきわめて小さいため、トランジスタＭＷ１のオン／オフ比を１×１０８以上とすることが可能であり、例えば、１×１０９以上とすることが可能である。オン／オフ比を高くすることで、保持時間が長くなるため、メモリセル１１のリフレッシュ頻度が低減され、データ保持に消費される電力を低減することができる。よって、トランジスタＭＷ１（書き込みトランジスタ）のオン／オフ比は１×１０８以上とする。オン／オフ比は、１×１０９以上、または１×１０１１以上、または１×１０１２以上、または１×１０１３以上が好ましい。
また、ＯＳトランジスタでは、Ｓｉトランジスタのように温度上昇でしきい値電圧が大きく変動することがない。よって、ＯＳトランジスタをメモリセル１１に適用することで、温度上昇に伴う保持時間の変動が抑えられ、その結果、半導体メモリ装置２００の温度上昇に伴う消費電力の増加を抑えることができる。
以上述べたように、設計仕様Ｂのような、小さなＩｗｏｎ電流でデータの書き込みを行うようなゲインセルは、書き込みトランジスタがＳｉトランジスタでは、メモリセルとして十分な性能を有することが困難である。これに対して、書き込みトランジスタをＯＳトランジスタとすることで、書き込みトランジスタをサブスレッショルド領域またはそのしきい値電圧のゲート電位で駆動することとが可能となるため、書き込みトランジスタの駆動電位を低くすることができる。また、１Ｔ１Ｃ型ＤＲＡＭと比較して極めて長時間（例えば、１秒以上）データを保持することが可能である。つまり、本実施の形態に係るメモリセルを適用することで、低消費電力で、高速な書き込みが可能で、データ保持特性の極めて良好なランダムアクセスメモリを提供することが可能である。
ＯＳトランジスタのオン／オフ比は、チャネル長およびチャネル幅を微細化しても変動が小さい。そのため、書き込みトランジスタに適用されるＯＳトランジスタは、２Ｖ以下、好ましくは１．９以下、より好ましくは１．８以下の電位をゲートに印加した場合に、オン電流Ｉｗｏｎ（例えば、０．５ｎＡ以上）が流れていればよい。そのため、トランジスタＭＷ１（ＯＳトランジスタ）のテクノロジーノードは１００ｎｍ未満とすればよい。テクノロジーノードは、６０ｎｍ以下、または４０ｎｍ以下、または３０ｎｍ以下が好ましい。トランジスタＭＷ１のチャネル長（Ｌ）は、１００ｎｍ未満とする。Ｌは、６０ｎｍ以下、または４０ｎｍ以下、または３０ｎｍ以下が好ましい。また、トランジスタＭＷ１のチャネル幅（Ｗ）は、１００ｎｍ未満とする。Ｗは、６０ｎｍ以下、または４０ｎｍ以下、または３０ｎｍ以下が好ましい。トランジスタＭＷ１のチャネル長およびチャネル幅の下限はＯＳトランジスタの製造技術に依存するが、それぞれ、１５ｎｍ以上、また１８ｎｍ以上とすることができる。
（チャネル長、チャネル幅）
トランジスタのチャネル長、チャネル幅について説明する。チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
トランジスタとして、プラナー型に対して、トライゲート（Ｔｒｉ−ｇａｔｅ）トランジスタやフィン型トランジスタと呼ばれる３次元構造のトランジスタ（以下、”３Ｄトランジスタ”と呼ぶ）が知られている。３Ｄトランジスタでは、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。上掲したトランジスタＭＷ１のチャネル幅の値は、見かけ上のチャネル幅とすることができる。
トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
結合容量（ＣＣｆｎ１）の容量が大きいほど、書き込みに時間がかかるが、保持時間を長くすることができる。書き込みトランジスタにオフ電流がきわめて小さいＯＳトランジスタを用いることで、保持特性を低下せずにＣＣｆｎ１の容量を小さくすることが可能である。ＣＣｆｎ１の容量は、５ａＦ（５×１０−１２Ｆ）以上３００ａＦ以下とすることができる。書き込み時間を短くするには、ＣＣｆｎ１は小さいほど好ましく、１００ａＦ以下、６０ａＦ以下、５０ａＦ以下とすることができる。キャパシタＣＳ１を意図的に設ける場合は、キャパシタＣＳ１の容量は、ＣＣｆｎ１が３００ａＦを超えない範囲で、５ａＦ以上とすればよく、例えば、５ａＦ以上２００ａＦ以下とすることができる。キャパシタＣＳ１の容量は５ａＦ以上１００ａＦ以下が好ましく、５ａＦ以上４０ａＦ以下がより好ましい。
＜＜メモリセルの駆動方法例１＞＞
図５、図６を参照して、メモリセル１１（メモリセルアレイ２１１）の駆動方法の一例を説明する。図５、図６は、トランジスタ（ＭＷ１、ＭＲ１，ＭＡ１）がｎチャネル型トランジスタの場合のメモリセル１１（メモリセルアレイ２１１）のタイミングチャートである。図５に書き込み動作の一例を示し、図６に読み出し動作の一例を示す。図５、図６には、配線（ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＣＬ）およびノードＦＮ１の電位（Ｖｆｎ１）の変化を示す。配線（ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＣＬ）の高レベル（Ｈレベル）の駆動電位をＶＤＤとし、低レベル（Ｌレベル）の駆動電位をＶＳＳとする。例えば、ＶＤＤは１Ｖ以上２Ｖ以下に、ＶＳＳは０Ｖにすることができる。
＜書き込み動作＞
図５を参照して、メモリセル１１が書き込みを高速で行うことができることを説明する。図５において、ｔａ１―ｔａ６は時刻を表している。
ｔａ１―ｔａ２では、メモリセル１１はデータ保持状態である。配線（ＷＷＬ、ＷＢＬ、ＲＷＬ、ＲＢＬ、ＳＬ、ＣＬ）の電位はＬレベルである。ノードＦＮ１の電位Ｖｆｎ１は、データ”１”が書き込まれている場合、ＶＤＤよりも低く、かつＶＳＳよりも高い電位ＶＨ２であり、メモリセル１１にデータ”０”が書き込まれている場合はＶＳＳである。
ＷＷＬがＨレベルとなる期間（ｔａ３―ｔａ４）が書き込み時間Ｔｗｒ１である。ＷＷＬをＨレベルにする前に、書き込むデータ値に応じた電位にＷＢＬに設定する。ＷＢＬには、メモリセル１１にデータ”１”を書き込む場合、ＶＤＤが印加され、データ”０”を書き込む場合、ＶＳＳが印加される。ＷＢＬの電位を所定の電位にした後、ｔａ３で、選択されたＷＷＬの電位をＬレベルからＨレベルに遷移し、非選択のＷＷＬの電位はＬレベルに維持される。
ｔａ３―ｔａ４で、選択されたメモリセル１１では、トランジスタＭＷ１がオン状態となり、ノードＦＮ１とノードＮ１（ＷＢＬ）とが電気的に接続される。ＷＢＬの電位がＶＳＳであれば、トランジスタＭＷ１のオン電流ＩｗｏｎによりＣＳ１（ＣＣｆｎ１）が放電されるため、Ｖｆｎ１はＶＳＳまで低下する。ＷＢＬの電位がＶＤＤあれば、ＩｗｏｎによりＣＳ１（ＣＣｆｎ１）が充電され、Ｖｆｎ１は上昇する。一般的なゲインセルの書き込み動作であれば、Ｖｆｎ１が許容される最大値（具体的には、ＶＤＤ−Ｖｔｈｗ１であり、Ｖｔｈｗ１はトランジスタＭＷ１のしきい値電圧である。）で安定するまで、ＷＷＬの電位をＨレベルに維持する。これに対して、メモリセルアレイ２１１では、Ｖｆｎ１が（ＶＤＤ―Ｖｔｈｗ１）よりも低い電位ＶＨ１になった時点でＷＷＬの電位をＬレベルにして、書き込みを終了させることが可能である。
書き込み期間（ｔａ３―ｔａ４）では、トランジスタＭＷ１のゲート―ソース間電圧Ｖｇｓｗ１は、ＶＤＤ―Ｖｆｎ１であるため、Ｖｆｎ１の上昇に伴い、Ｖｇｓｗ１が低下し、Ｉｗｏｎも小さくなる。小さなＩｗｏｎで書き込みを行っても、電力の損失が大きくなる。そのため、書き込み期間では、設計仕様の値以上のＩｗｏｎが常時流れるように、ＶＨ１を設定する。例えば、前掲の設計仕様Ｂ（表２）では、Ｉｗｏｎが３ｎＡになるＶｇｓｗ１からＶＨ１を決定することができる。
したがって、書き込み時間Ｔｗｒ１（ＷＷＬをＨレベルにする時間）は、Ｖｆｎ１をＶＳＳからＶＨ１まで上昇させるのに要する時間をもとに、設定することができる。上述したように、トランジスタＭＷ１をＯＳトランジスタとすることで、設計仕様Ｂのように、小さなＩｗｏｎで、ノードＦＮ１の結合容量（ＣＣｆｎ１）を充電することが可能であるため、Ｖｆｎ１をＶＤＤよりも低い電位ＶＨ１まで上昇させた時点で、データの書き込みを完了することが可能となる。つまり、Ｔｗｒ１を短くすることが可能である。このように、本実施の形態により、高速な書き込みを行うことが可能なメモリセル（半導体メモリ装置）を提供することが可能になる。
ｔａ４で、ＷＷＬがＨレベルからＬレベルとなることで、ノードＦＮ１が電気的に浮遊状態となり、書き込み動作が終了する。ｔａ４以降は、メモリセル１１はデータ保持状態になる。ｔａ５でＷＢＬの電位をＶＳＳにする。ノードＦＮ１を電気的に浮遊状態にした後に、ＷＢＬの電位をＶＳＳ（Ｌレベル）とすることで、データ保持におけるＶｆｎ１の変動を抑えることができる。
ＷＷＬがＨレベルからＬレベルとなる際に、ＷＷＬとＦＮ１との間の容量結合により、Ｖｆｎ１は、α１分、低下する。データ”０”を書き込んだ場合、Ｖｆｎ１はＶＳＳ−α１まで低下する。α１は、結合容量ＣＣｆｎ１で決まる正の電位である。なお、ノードＦＮ１の電位がＶＳＳよりも低い場合、トランジスタＭＷ１のゲートーソース間電圧が上昇するため、トランジスタＭＷ１のＩｗｏｆｆが大きくなる。よって、メモリセル１１にデータ”０”に書き込んだ場合、ｔａ４以降、比較的短期間のうちに、ノードＦＮ１の電位Ｖｆｎ１は、ＶＳＳ付近まで上昇する。つまり、ＶＳＳ−α１＜Ｖｆｎ１＜ＶＳＳとなる。ここでは、図面が煩雑になることを避けるため、Ｖｆｎ１は便宜的にＶＳＳまで上昇することとする。このことから、ｔａ１−ｔａ２において、データ”０”を書き込んだ場合のＶｆｎ１はＶＳＳとしている。
データ”１”を書き込んだ場合は、Ｖｆｎ１はα１分低下し、また、この電位からトランジスタＭＷ１のオフ電流Ｉｗｏｆｆの影響により徐々に低下してしまう。Ｖｆｎ１は電位ＶＨ３まで低下することが許容される。ＶＨ３は、トランジスタＭＡ１の駆動特性に応じて設定される。メモリセル１１からデータ”１”を読み出すために要求されるトランジスタＭＡ１のゲート電位から、ＶＨ３を設定することができる。読み出しトランジスタ（ＭＡ１）にＳｉトランジスタを適用する場合、例えば、ＶＤＤ＝１．８Ｖ、ＶＨ３＝０．３Ｖとすることが可能である。この例では、Ｔｗｒ１＜５ｎｓとするため、書き込み動作時のトランジスタＭＷ１（ＯＳトランジス）のＶｇｓｗ１が１．３Ｖ以上であることが要求される場合、ＶＨ１＝０．５Ｖとなる。このようなメモリセル１１の設計仕様については、実施例１において具体例を示す。
Ｖｆｎ１がＶＨ２からＶＨ３に低下するのに要する時間（ｔａ４―ｔａ６）が、メモリセル１１の保持時間Ｔｒｔ１である。Ｖｆｎ１がＶＨ３以上である期間に、メモリセル１１のリフレッシュを行えばよい。トランジスタＭＷ１をＯＳトランジスタとすることで、Ｔｒｔ１を１秒以上の長時間（例えば、数分乃至数時間）とすることが可能である。これにより、メモリセルアレイ２１１の各メモリセル１１において、書き込み要求の間隔がＴｒｔ１よりも常に短くなるように半導体メモリ装置２００を動作さることで、実質的にリフレッシュフリーとすることが可能である。つまり、Ｔｒｔ１よりも短いサイクル（一定でも、不定でもよい）で、メモリセルアレイ２１１の全てのメモリセル１１のデータの書き換えが実行されるように、半導体メモリ装置２００を駆動させればよい。このような半導体メモリ装置２００の適用例として、グラフィックプロセッサ（ＧＰＵ）に組み込まれる半導体メモリ装置（ＲＡＭ）や、監視装置やセンシング装置などに組み込まれる半導体メモリ装置が挙げられる。監視装置等において、データを定期的に取得し、取得したデータで半導体メモリ装置２００のデータを書き換えればよい。
＜読み出し動作＞
図６を参照して、メモリセル１１の読み出し動作を説明する。図６において、ｔａ１１―ｔａ１４は時刻を表している。
ｔａ１１―ｔａ１２は、メモリセル１１はデータ保持状態（非選択状態）である。配線（ＷＷＬ、ＷＢＬ、ＲＷＬ、ＲＢＬ、ＳＬ、ＣＬ）の電位はＬレベルである。Ｖｆｎ１は、データ”１”が書き込まれている場合はＶＨ２であり、データ”０”が書き込まれている場合はＶＳＳである。
ｔａ１２―ｔａ１３では、ＲＢＬのプリチャージ動作が行われる。ＲＢＬの電位をＶＤＤとした後、ＲＢＬを電気的に浮遊状態にする。ｔａ１３でＲＷＬの電位をＨレベルにする。トランジスタＭＲ１がオン状態となり、ノードＮ２（ＲＢＬ）とトランジスタＭＡ１とが電気的に接続される。Ｖｆｎ１＝ＶＨ２であれば、トランジスタＭＡ１にオン電流が流れるため、ＲＢＬの電位が降下する。Ｖｆｎ１＝ＶＳＳであれば、トランジスタＭＡ１はオフ状態であるので、ＲＢＬの電位はＶＤＤが維持される。よって、ｔａ１３―ｔａ１４において、カラムドライバ回路２３２でＲＢＬの電位、あるいはその変化量を検出することで、メモリセル１１で保持されているデータの値を検出することができる。ｔａ１４で、配線ＲＷＬをＬレベルにすることで、メモリセル１１はデータ保持状態に戻る。
＜＜メモリセルの他の構成例＞＞
以下、半導体メモリ装置２００に適用可能な３Ｔセル構造および２Ｔセル構造のメモリセル、およびメモリセルアレイのいくつかの構成例を示す。これらの構成例および、上掲のメモリセル１１およびメモリセルアレイ２１１は適宜組み合わせることができる。
＜構成例２：３Ｔセル＞
図５、図６の駆動方法例では、配線ＣＬの電位の制御を行っていないため、図７に示すように、キャパシタＣＳ１を設けないメモリセル１０とすることができる。この場合、配線ＣＬも設ける必要がない。メモリセル１０では、ノードＦＮ１の結合容量ＣＣｆｎ１は、主としてトランジスタＭＡ１のゲート容量で構成される。
＜構成例３：３Ｔセル＞
メモリセル１０およびメモリセル１１において、読み出しトランジスタ（ＭＲ１、ＭＡ１）をｐチャネル型とすることができる。図８にこのようなメモリセルの一例を示す。図８Ａのメモリセル２０は、メモリセル１０の読み出しトランジスタ（ＭＲ１、ＭＡ１）を、ｐチャネル型のトランジスタ（ＭＲ２、ＭＡ２）としたものである。図８Ｂのメモリセル２１は、メモリセル１１の読み出しトランジスタ（ＭＲ１、ＭＡ１）をｐチャネル型のトランジスタ（ＭＲ２、ＭＡ２）にしたものである。メモリセル２０、２１の動作方法は、メモリセル１１（図５、図６）と同様である。異なる点は、配線ＳＬの電位をＨレベルとする点、読み出し動作のｔａ１２―ｔａ１３（図６）で、配線ＲＢＬをＶＳＳにプリチャージする点等である。
＜構成例４：３Ｔセル＞
メモリセル（１０、１１、２０、２１）において、ノードＮ１およびノードＮ２を共通の配線ＢＬに接続してもよい。そのような接続構造のメモリセルアレイの一例を図９に示す。図９のメモリセルアレイ２１２は、メモリセルアレイ２１１（図２）と同様の回路構成であり、複数のメモリセル１２を有する。図９には、代表的に、２行２列のメモリセル１２を示す。図９において、ｎ、ｍは２以上の整数である。メモリセルアレイ２１２では、メモリセル１２は、配線（ＷＷＬ、ＲＷＬ、ＢＬ、ＢＧＬ、ＳＬ）と電気的に接続されている。メモリセル１２は、メモリセル１０の変形例であり、書き込みトランジスタにバックゲートを有するトランジスタＭＷ２を適用したものである。各メモリセル１２のトランジスタＭＷ２のバックゲートは、共通の配線ＢＧＬと電気的に接続されている。
配線ＢＧＬの電位により、トランジスタＭＷ２のしきい値電圧を調整することが可能である。例えば、書き込み動作の駆動条件において、トランジスタＭＷ２に要求されるオン電流値、オン／オフ比が得られるように、配線ＢＧＬの電位を調整すればよい。他の構成例のメモリセルにおいても、書き込みトランジスタに、トランジスタＭＷ２を適用することができる。
メモリセル１２（メモリセルアレイ２１２）も、メモリセル１１（メモリセルアレイ２１１）と同様に駆動することができる。書き込み動作では、配線ＢＬの電位は、配線ＷＢＬ（図５）と同様に制御し、読み出し動作では、配線ＢＬの電位は、配線ＲＢＬ（図６）と同様に制御すればよい。
＜構成例５：２Ｔセル＞
図１０Ａに２Ｔセル型のメモリセルの一例を示す。図１０Ａに示すように、メモリセル１３は、２Ｔセル構造であり、トランジスタＭＷ１、トランジスタＭＡ２、キャパシタＣＳ２、ノードＮ１、ノードＮ２およびノードＦＮ２を有し、配線（ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ）に接続されている。以下では、図１０Ａに示すように、トランジスタ（ＭＷ１、ＭＡ２）のソース（ｓ）とドレイン（ｄ）を区別して説明を行う。
トランジスタＭＷ１は、ゲートが配線ＷＷＬと電気的に接続され、ソースがノードＮ１（配線ＢＬ）と電気的に接続され、ドレインがノードＦＮ２と電気的に接続されている。トランジスタＭＡ２は、ゲートがノードＦＮ２と電気的に接続され、ドレインがノードＮ２（配線ＢＬ）と電気的に接続され、ソースが配線ＳＬと電気的に接続されている。キャパシタＣＳ２は、ノードＦＮ２の電位を保持するためのストレージキャパシタとして機能させることができる。キャパシタＣＳ２の一対の端子（ノード）の一方はノードＦＮ２と電気的に接続され、他方は配線ＲＷＬと電気的に接続されている。
ノードＦＮ２は、データ信号Ｄに対応する電位を保持するストレージノードとして機能させることができ、トランジスタＭＡ２のゲートに対応する。ノードＦＮ２の結合容量ＣＣｆｎ２とは、メモリセル１３に意図的に設けられたキャパシタＣＳ２と、その他のノードＦＮ２の寄生容量との合成容量となる。図１０Ｂに示すように、ノードＦＮ２の寄生容量には、容量Ｃａ４（トランジスタＭＡ２のゲート容量）、配線ＷＷＬとノードＦＮ２間の容量Ｃａ５および配線ＳＬとノードＦＮ２間の容量Ｃａ６が挙げられる。結合容量ＣＣｆｎ２の容量は、ＣＳ２、Ｃａ４、Ｃａ５およびＣａ６の容量の和となる。
図１１に、メモリセル１３を適用したメモリセルアレイの構成の一例を示す。図１１に示すメモリセルアレイ２１３は、メモリセルアレイ２１２（図９）と同様の回路構成である。
＜動作例：２Ｔセル＞
図１２、図１３を参照して、メモリセル１３（メモリセルアレイ２１３）の動作例を説明する。メモリセル１３も、メモリセル１１（図５、図６）と同様に動作させることができる。図１２、図１３は、トランジスタＭＷ１がｎチャネル型であり、トランジスタＭＡ２がｐチャネル型の場合のタイミングチャートであり、配線（ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ）およびノードＦＮ２の電位（Ｖｆｎ２）の変化を示す。ここでも、配線（ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ）のＨレベルの駆動電位をＶＤＤとし、Ｌレベルの駆動電位をＶＳＳとする。例えば、ＶＤＤは、１Ｖ以上２Ｖ以下とし、ＶＳＳは０Ｖとすることができる。メモリセル１３はメモリセル１１と同様に駆動することができるため、図５および図６の説明を援用する。
（書き込み動作）
図１２は、メモリセル１３の書き込み動作の一例を示すタイミングチャートである。ｔｂ１―ｔｂ８は時刻を表している。
ｔｂ１−ｔｂ２では、メモリセル１３はデータ保持状態であり、ＲＷＬの電位がＨレベルとされる。そのため、結合容量ＣＣｆｎ２の作用により、Ｖｆｎ２はデータ書き込み時（ｔｂ４）よりも高い電位となっている。電位Ｖｆｎ２は、データ”１”が書き込まれている場合はＶＨ２＋ΔＶｃｓであり、データ”０”が書き込まれている場合はＶＳＳ＋ΔＶｃｓである。ΔＶｃｓはＣＣｆｎ２およびＣＳ２で決まる正の電位であり、ΔＶｃｓ＝（ＶＤＤ−ＶＳＳ）ＣＳ２／ＣＣｆｎ２である。ＲＷＬの電位をＨレベルとすることで、トランジスタＭＡ２のゲートーソース間電圧が上昇されるため、データ保持状態（非選択状態）においてトランジスタＭＡ２を常にオフ状態にすることができる。
ｔｂ３―ｔｂ６では、ＢＬには書き込むデータ値に応じた電位が印加される。ＢＬの電位はデータ”１”を書き込む場合はＶＤＤとされ、データ”０”を書き込む場合はＶＳＳとされる。ｔｂ４―ｔｂ５が書き込み時間Ｔｗｒ２である。データが書き込まれる行（選択行）のＷＷＬがＨレベルとされ、非選択行のＷＷＬの電位はＬレベルが維持される。
ＷＷＬおよびＢＬの電位を制御する前に、ｔｂ２においてＲＷＬの電位が制御される。選択されたＲＷＬの電位はＬレベルとされ、非選択のＲＷＬはＨレベルが維持される。選択されたメモリセル１３のノードＦＮ２の電位Ｖｆｎ２が降下する。ここでは、Ｖｆｎ２は、データ”０”が書き込まれている場合は、ＶＳＳであり、データ”１”が書き込まれている場合は、ＶＨ２であるとする。
ｔｂ４―ｔａ５では、選択されたメモリセル１３において、トランジスタＭＷ１がオン状態となり、ノードＦＮ２とノードＮ１（ＢＬ）とが電気的に接続される。ＢＬの電位がＶＳＳであれば、Ｖｆｎ２はＶＳＳとなり、ＢＬの電位がＶＤＤであれば、トランジスタＭＷ１のオン電流ＩｗｏｎによりＣＳ２（ＣＣｆｎ２）が充電され、Ｖｆｎ２は徐々に上昇する。この動作例でも、ＷＷＬの電位がＬレベルになる時刻ｔｂ５のＶｆｎ２の値をＶＨ１とすることが可能である。つまり、メモリセル１３もメモリセル１１と同様に、書き込み時間Ｔｗｒ２を短くすることができる。ｔｂ５で、ノードＦＮ２が電気的に浮遊状態となる。ＷＷＬがＨレベルからＬレベルとなる際に、ＷＷＬとＦＮ２との間の容量結合により、Ｖｆｎ２は低下する。減少する電位の大きさはα２である。α２は、ＣＣｆｎ２で決まる正の電位である。
ｔｂ７で、選択行のＲＷＬの電位もＨレベルにする。キャパシタＣＳ２により、ノードＦＮ２とＲＷＬが容量結合しているため、Ｖｆｎ２はΔＶｃｓ分上昇する。データ”０”が書き込まれている場合、ｔｂ７以降比較的短期間で、Ｖｆｎ２は、ＶＳＳ＋ΔＶｃｓの近傍の電位まで上昇する。ここでは、上掲のＶｆｎ１（図５）と同様の理由から、Ｖｆｎ２は便宜上ＶＳＳ＋ΔＶｃｓとしている。データ”１”が書き込まれている場合、トランジスタＭＷ１のオフ電流Ｉｗｏｆｆにより、ｔｂ７以降、Ｖｆｎ２は徐々に低下する。この動作例でも、許容されるＶｆｎ２の減少量はＶＨ１−ＶＨ３であり、時刻ｔｂ５からＶｆｎ２がＶＨ３＋ΔＶｃｓとなる時刻ｔｂ８までの時間が、メモリセル１３の保持時間Ｔｒｔ２となる。
＜読み出し動作＞
図１３を参照して、メモリセル１３の読み出し動作を説明する。図１３において、ｔｂ１１―ｔｂ１５は時刻を表している。
ｔｂ１１―ｔｂ１２は、図１２のｔｂ１―ｔｂ２と同様にメモリセル１３はデータ保持状態である。ｔｂ１２―ｔｂ１３では、ＢＬの電位をＶＤＤにプリチャージした後、ＢＬを電気的に浮遊状態にする。ｔｂ１３で、選択行のＲＷＬの電位をＬレベルにし、非選択行のＲＷＬの電位はＨレベルを維持する。選択行のメモリセル１３のノードＦＮ２はＲＷＬと容量結合しているため、その電位Ｖｆｎ２は低下する。Ｖｆｎ２は、データ”１”が書き込まれている場合はＶＨ２となり、データ”０”が書き込まれている場合はＶＳＳとなる。
データ”０”が書き込まれている場合は、トランジスタＭＡ２にオン電流が流れるため、ＢＬの電位はＶＤＤから徐々に低下する。データ”１”が書き込まれている場合は、トランジスタＭＡ２はオフ状態であるため、ＢＬの電位はＶＤＤが維持される。ｔｂ１３―ｔｂ１４において、カラムドライバ回路２３２でＢＬの電位、あるいはその変化量を検出することで、メモリセル１３で保持されていたデータ値を検出することができる。ｔｂ１４で、選択行の配線ＲＷＬをＨレベルにし、ｔｂ１５で、配線ＢＬをＬレベルにすることで、メモリセル１３は保持状態に戻る。
＜構成例６：２Ｔセル＞
メモリセル１３では、ノードＮ１とノードＮ２を共通の配線ＢＬと電気的に接続しているが、メモリセル１１のように、ノードＮ１を配線ＷＷＬと、ノードＮ２を配線ＲＷＬと電気的に接続することができる。
＜構成例７：２Ｔセル＞
メモリセル１３において、メモリセル１２（図９）のように、トランジスタＭＷ１にバックゲートを設けることができる。図１４に、そのようなメモリセルで構成されたメモリセルアレイの一例を示す。
図１４に示すように、メモリセルアレイ２１４は、メモリセルアレイ２１３（図１１）と同様の構成を有するため、その説明を援用する。メモリセル１４は、書き込みトランジスタがバックゲートを有するトランジスタＭＷ２である点で、メモリセル１３と異なる。
＜構成例８：２Ｔセル＞
メモリセル１３において、読み出し用（増幅用）トランジスタに、ｐチャネル型のトランジスタＭＡ２が用いられているが、図１５に示すように、ｎチャネル型のトランジスタＭＡ１とすることができる。図１５に示すメモリセル１５では、書き込み動作時および読み出し時において、トランジスタＭＡ１を常時オフ状態にするために、ＲＷＬの電位をＶＳＳよりも低い電位（負電位）とすることが好ましい。このようにＲＷＬを駆動することで、メモリセル１５はメモリセル１３よりも消費電力が増加してしまう。そのため、省電力化の点では、２Ｔセルでは、読み出し用（増幅用）トランジスタがｐチャネル型であるほうが有利である。
＜構成例９：２Ｔセル＞
メモリセル１３−１５において、メモリセル１１（図３）のように、配線ＢＬを書き込み用の配線ＷＢＬと読み出し用の配線ＲＢＬとに分けることができる。
（実施の形態２）
本実施の形態では、半導体装置の一例としてＯＳトランジスタついて説明する。
＜＜ＯＳトランジスタ構成例１＞＞
図１７にＯＳトランジスタの構成の一例を示す。図１７ＡはＯＳトランジスタの構成の一例を示す上面図である。図１７Ｂは、ｙ１−ｙ２線断面図であり、図１７Ｃはｘ１−ｘ２線断面図であり、図１７Ｄは、ｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１７Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１７Ｃおよび図１７Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１７Ａでは、一部の構成要素が省略されている。
図１７に示すように、ＯＳトランジスタ６００は基板６４０上に形成されており、絶縁層６５４および絶縁層６５５に覆われている。ＯＳトランジスタは、絶縁層６５２、ゲート絶縁層６５３、酸化物半導体（ＯＳ）層６６１−６６３、電極６７１、電極６７２、ゲート電極６７３を有する。ここでは、ＯＳ層６６１、ＯＳ層６６２およびＯＳ層６６３をまとめて、ＯＳ層６６０と呼称する。
絶縁層６５２上に、酸化物半導体（ＯＳ）層６６１、酸化物半導体（ＯＳ）層６６２の順で形成された酸化物半導体膜の積層が形成されている。電極６７１および電極６７２は該積層の一部と電気的に接続する。ＯＳ層６６３は該積層、電極６７１、および電極６７２を覆っている。ＯＳ層６６３上にゲート絶縁層６５３が積層されている。ゲート電極６７３は、ゲート絶縁層６５３を介して、ＯＳ層６６１−６６３との積層部分と重なる。ゲート電極６７３は、ゲート絶縁層６５３およびＯＳ層６６３の積層を介して、電極６７１および電極６７２の一部と重なっている。
電極６７１、電極６７２は、ＯＳトランジスタ６００のソース電極またはドレイン電極として機能する。電極６７１および／または電極６７２の、少なくとも一部（全部を含む。以下同様。）は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部と接している。
または、電極６７１および／または電極６７２の少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部と、接触している。または、電極６７１および／または電極６７２の、少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の少なくとも一部と、接触している。
または、電極６７１および／または電極６７２の少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部と、電気的に接続されている。または、電極６７１および／または電極６７２の、少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の少なくとも一部（又は全部）と、電気的に接続されている。
または、電極６７１および／または電極６７２の少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部に、近接して配置されている。または、電極６７１および／または電極６７２の、少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の少なくとも一部（又は全部）に、近接して配置されている。
または、電極６７１および／または電極６７２の少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部の横側に配置されている。または、電極６７１および／または電極６７２の、少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の少なくとも一部（又は全部）の横側に配置されている。
または、電極６７１および／または電極６７２の少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部の斜め上側に配置されている。または、電極６７１および／または電極６７２の、少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の少なくとも一部（又は全部）の斜め上側に配置されている。
または、電極６７１および／または電極６７２の少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部の上側に配置されている。または、電極６７１および／または電極６７２の少なくとも一部は、ＯＳ層６６２（および／又は、ＯＳ層６６１）などの半導体層の少なくとも一部（又は全部）の上側に配置されている。
＜＜ＯＳトランジスタの構成例２＞＞
図１８にＯＳトランジスタの構成の一例を示す。図１８ＡはＯＳトランジスタの構成の一例を示す上面図である。図１８Ｂは、ｙ１−ｙ２線断面図であり、図１８Ｃは、ｘ１−ｘ２線断面図であり、図１８Ｄは、ｘ３−ｘ４線断面図である。なお、デバイス構造を明確にするため、図１８Ａでは、一部の構成要素が省略されている。
図１８に示すＯＳトランジスタ６０１は、ＯＳトランジスタ６００に第２のゲート電極を設けたトランジスタに対応する。絶縁層６５１を介して、基板６４０上に導電膜６７４が形成されている。導電膜６７４は、ゲート電極層としての機能を有する。なお、導電膜６７４は、一定の電位が供給されていてもよいし、ゲート電極６７３と同じ電位や、同じ信号が供給されていてもよい。
ＯＳトランジスタ６００、６０１のような立体的なデバイス構造とすることで、６０ｎｍ以下、さらには３０ｎｍ以下のテクノロジーノードのＯＳトランジスタを提供することが可能である。以下、ＯＳトランジスタ６００、６０１の構成要素について説明する。
＜＜酸化物半導体層＞＞
ＯＳ層６６１−６６３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）がある。とくに、ＯＳ層６６０としては、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）で形成することが好ましい。もちろん、ＯＳ層６６１−６６３は、インジウムを含む酸化物層に限定されない。ＯＳ層６６１−６６３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ層で形成することができる。
ＯＳ層６６１−６６３が、スパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物膜を成膜するために用いるターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３が好ましい。なお、スパッタリング法で成膜される酸化物半導体膜の原子数比はそれぞれ、誤差として使用したスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
（エネルギーバンド構造）
次に、ＯＳ層６６１、ＯＳ層６６２、およびＯＳ層６６３の積層により構成されるＯＳ層６６０の機能およびその効果について、図１９Ｂに示すエネルギーバンド構造図を用いて説明する。図１９Ａは、ＯＳトランジスタ６００のチャネル形成領域を拡大した図であり、図１７Ｂの部分拡大図である。図１９Ｂに、図１９Ａで点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ６００のチャネル形成領域）のエネルギーバンド構造を示す。
図１９Ｂ中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁層６５２、ＯＳ層６６１、ＯＳ層６６２、ＯＳ層６６３、ゲート絶縁層６５３の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層６５２とゲート絶縁層６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ６６１は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６１は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ６６３は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６３は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、ＯＳ層６６１とＯＳ層６６２との界面近傍、および、ＯＳ層６６２とＯＳ層６６３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子はＯＳ層６６２を主として移動することになる。そのため、ＯＳ層６６１と絶縁層６５２との界面、または、ＯＳ層６６３とゲート絶縁層６５３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、ＯＳ層６６１とＯＳ層６６２との界面、およびＯＳ層６６３とＯＳ層６６２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、ＯＳ層６６１−６６３の積層構造を有するＯＳトランジスタ６００は、高い電界効果移動度を実現することができる。
なお、図１９Ｂに示すように、ＯＳ層６６１と絶縁層６５２の界面、およびＯＳ層６６３とゲート絶縁層６５３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ６００が形成され得るものの、ＯＳ層６６１、およびＯＳ層６６３があることにより、ＯＳ層６６２と当該トラップ準位とを遠ざけることができる。
特に、本実施の形態に例示するＯＳトランジスタ６００は、チャネル幅方向において、ＯＳ層６６２の上面と側面がＯＳ層６６３と接し、ＯＳ層６６２の下面がＯＳ層６６１と接して形成されている（図１７Ｃ参照）。このように、ＯＳ層６６２をＯＳ層６６１とＯＳ層６６３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
ただし、Ｅｃ６６１またはＥｃ６６３と、Ｅｃ６６２とのエネルギー差が小さい場合、ＯＳ層６６２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ６６１、およびＥｃ６６３と、Ｅｃ６６２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、ＯＳ層６６１、およびＯＳ層６６３のバンドギャップは、ＯＳ層６６２のバンドギャップよりも広いほうが好ましい。
ＯＳ層６６１およびＯＳ層６６３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆをＯＳ層６６２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、ＯＳ層６６１およびＯＳ層６６３は、ＯＳ層６６２よりも酸素欠損が生じにくいということができる。
なお、ＯＳ層６６１、ＯＳ層６６２、ＯＳ層６６３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＯＳ層６６１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、ＯＳ層６６２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、ＯＳ層６６３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、ＯＳ層６６２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
ＯＳ層６６１およびＯＳ層６６３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、ＯＳ層６６２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
ＯＳ層６６１およびＯＳ層６６３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層６６２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層６６２は、ＯＳ層６６１およびＯＳ層６６３より厚い方が好ましい。
なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、ＯＳ層６６１、ＯＳ層６６２およびＯＳ層６６３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
本実施の形態に例示するＯＳトランジスタ６００は、ＯＳ層６６０のチャネル幅方向を電気的に取り囲むようにゲート電極６７３が形成されているため、ＯＳ層６６０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される（図１７Ｃ参照）。すなわち、酸化物半導体の全体的にゲート電界が印加させることとなり、電流はチャネルとなるＯＳ層６６２全体に流れるようになり、さらにオン電流を高められる。このことは、ＯＳトランジスタ６０１も同様である。以下、ＯＳトランジスタ６００、６０１の構成要素等について説明する。
＜＜酸化物半導体の結晶構造＞＞
まず、ＯＳ層６６０を構成する酸化物半導体の構造について説明する。
酸化物半導体、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
ＯＳトランジスタの酸化物半導体層は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、ｎｃ−ＯＳ膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。酸化物半導体層が複数の構造を有する場合、ビーム径が１ｎｍ以上３０ｎｍ以下程度の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を用いることで構造解析が可能となる場合がある。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によってＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳを、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳの結晶部は配向性を有していることがわかる。
また、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。
また、ＣＡＡＣ−ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳを成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳの形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳは、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、基板の曲げによる変形など、外力に対する耐性がＰｏｌｙ−Ｓｉトランジスタまたは単結晶Ｓｉトランジスタより強く、例えばプラスチックなど柔軟性の高い基板に適している。
また、ＣＡＡＣ−ＯＳ膜をスパッタリング法で成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：４：４、３：１：２または２：１：３である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
＜基板＞
基板６４０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ６００のゲート電極６７３、電極６７１、および電極６７２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
＜下地絶縁膜＞
絶縁層６５２は、基板６４０からの不純物の拡散を防止する役割を有するほか、ＯＳ層６６０に酸素を供給する役割を担うことができる。したがって、絶縁層６５２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（昇温脱離ガス分析）法にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板６４０が他のデバイスが形成された基板である場合、絶縁層６５２は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
絶縁層６５２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。
＜ゲート電極＞
ゲート電極６７３は、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金等を用いて形成することができる。また、ゲート電極６７３は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
また、ゲート電極６７３には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
＜ゲート絶縁層＞
ゲート絶縁層６５３は、単層構造または積層構造の絶縁膜で形成される。ゲート絶縁層６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁層６５３は上記材料の積層であってもよい。なお、ゲート絶縁層６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層６５１もゲート絶縁層６５３と同様に形成することができる。
ゲート絶縁層６５３の積層構造の一例について説明する。ゲート絶縁層６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
＜ソース電極、ドレイン電極、第２のゲート電極＞
電極６７１、電極６７２および導電膜６７４は、ゲート電極６７３と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、ＯＳ層６６０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、電極６７１、電極６７２に用いることが好ましい。
＜保護絶縁膜＞
絶縁層６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁層６５４を設けることで、ＯＳ層６６０からの酸素の外部への拡散と、外部からＯＳ層６６０への水素、水等の入り込みを防ぐことができる。絶縁層６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層６５４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のＯＳ層６６０への混入防止、ＯＳ層６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層６５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
＜層間絶縁膜＞
また、絶縁層６５４上には絶縁層６５５が形成されていることが好ましい。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。
＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
（実施の形態３）
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態１で述べたように、半導体装置をＳｉトランジスタとＯＳトランジスタとで構成することが可能である。このような構成例においては、ＳｉトランジスタとＯＳトランジスタを積層することで、半導体装置を小型化することが可能である。図２０、図２１を参照して、このような積層構造を有する半導体装置の構成例について説明する。
半導体装置の一例として、半導体メモリ装置２００のデバイス構造について説明する。実施の形態１で述べたように、半導体メモリ装置２００に適用することが可能な２Ｔ型セルまたは３Ｔ型セルでは、ＯＳトランジスタとＳｉトランジスタとを組み合わせられた回路構成を有する。メモリセル１４（図１４）を例に、メモリセルのデバイス構造を説明する。図２０は、メモリセル１４の構成例を示す上面図であり、図２１は同断面図である。
図面の明確化のため、図２０には、メモリセル１４の回路レイアウトを３つの平面図に分解して示しており、また、構成要素の一部（絶縁層等）は省略されている。図２１には、ａ１−ａ２線、ｂ１−ｂ２線、ｃ１−ｃ２線、およびｄ１−ｄ２線で切った図２０の断面構造を示す。ａ１−ａ２線断面図は、トランジスタＭＷ１およびＭＡ２のチャネル長方向の断面図であり、ｃ１−ｃ２線断面図には、トランジスタＭＷ１のチャネル幅方向の断面図が示され、ｄ１−ｄ２線断面図には、トランジスタＭＡ２のチャネル幅方向の断面図が示されている。図２１において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。当該領域は、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体で形成することができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
図２０、図２１に示すメモリセル１４のトランジスタＭＷ２も、図１９のＯＳトランジスタ６００と同様に作製することが可能である。ＯＳトランジスタのテクノロジーノードを６０ｎｍ以下、あるいは３０ｎｍ以下とすることが可能なレイアウト例およびデバイス構造例を示している。図２０には、配線や電極の幅をＦ（最小加工寸法）で設計した例を示す。
＜トランジスタＭＡ２＞
ここでは、トランジスタＭＡ２は、プレーナ型の電界効果トランジスタとしている。トランジスタＭＡ２は、単結晶シリコン層を有するＳＯＩ型半導体基板から作製されている。基板４００は、単結晶シリコン層を支持する基板（例えば、単結晶シリコン基板）である。絶縁層４０１は、単結晶シリコン層と基板４００を絶縁分離するための埋め込み酸化物層（ＢＯＸ層）である。もちろん、トランジスタＭＡ２等のＳｉトランジスタを、バルク型の単結晶シリコン基板から作製することも可能である。また、トランジスタＭＡ２のデバイス構造は図２１の例に限定されるものではない。例えば、３Ｄトランジスタ（フィン型、トライゲート型など）とすることが可能である。
トランジスタＭＡ２は、Ｓｉ層４１０、ゲート絶縁層４１６、導電体４２０を有する。Ｓｉ層には、不純物領域４１１、不純物領域４１２、不純物領域４１３、不純物領域４１４およびチャネル形成領域４１５が形成されている。不純物領域４１１、４１２は、ソース領域またはドレイン領域として機能する。不純物領域４１３、４１４は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する。ここでは不純物領域４１１−４１４の導電型は、ｐ型である。不純物領域４１２は、配線ＳＬとして機能する領域を有する。導電体４２０は、トランジスタＭＡ２のゲート電極として機能する領域を有する。導電体４２０の側面には、絶縁層４１８、４１９が形成されている。絶縁層４１８、４１９を形成することで、Ｓｉ層４１０に、不純物領域４１１−４１４を自己整合的に形成することができる。トランジスタＭＡ２は、絶縁層４０２に覆われている。
＜トランジスタＭＷ２＞
トランジスタＭＷ２は、絶縁層４０３上に形成されている。トランジスタＭＷ２は、チャネル形成領域を含むＯＳ層４３０、導電体４３５、導電体４３６、導電体４３７、導電体４３８、ゲート絶縁層４３９を有する。トランジスタＭＷ２は絶縁層４０４および絶縁層４０５に覆われている。トランジスタＭＷ２のＯＳ層４３０は、ＯＳトランジスタ６００（図１７）と同様の３層構造であり、ＯＳ層４３１−４３３とでなる。導電体４３５は、トランジスタＭＷ２のバックゲート電極および配線ＢＧＬとして機能する領域を有する。導電体４３６は、トランジスタＭＷ２のゲート電極および配線ＷＷＬとして機能する領域を有する。導電体４３７および導電体４３８は、トランジスタＭＷ２のソース電極またはドレイン電極として機能する。導電体４３７、導電体４３８の形成過程において、これらを構成する導電膜は、ＯＳ層４３１とＯＳ層４３２との積層膜を形成するためのハードマスクとして機能させることができる。
ＯＳ層４３１とＯＳ層４３２を構成する酸化物半導体膜を積層する。この酸化物半導体膜上に、導電体４３７、４３８を構成する導電膜（例えばタングステン膜）を形成する。レジストマスクを用いてこの導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、酸化物半導体膜をエッチングしてＯＳ層４３１およびＯＳ層４３２を形成する。次に、ハードマスクのＯＳ層４３２と重なる領域を一部除去し、導電体４３７および４３８を形成する。
図２１の例では、導電体４３６の作製工程において、ＯＳ層４３３を構成する酸化物半導体膜およびゲート絶縁層４３９を構成する絶縁膜を、導電体４３６を構成する導電膜と共に、同じレジストマスクでエッチングしている。その結果、基板４００の上面から見て（図２０）、ＯＳ層４３３およびゲート絶縁層４３９は、導電体４３６と同じ領域に形成されることになる。
トランジスタＭＷ２の下地絶縁層となる絶縁層４０３は、下層から、ＯＳ層４３０に水素の拡散を防止する効果を有するような絶縁体で形成することが好ましい。これは、Ｓｉトランジスタでは、水素によりＳｉ層中のシリコンのダングリングボンドを終端して、信頼性を向上させる効果がある。これに対して、上述したように、ＯＳトランジスタでは、水素はＯＳ層に対しては、信頼性を低下させる不純物となる。よって、絶縁層４０３により、下層に水素を閉じ込め、かつ下層から上層に水素が拡散することとで、トランジスタＭＡ２（Ｓｉトランジスタ）およびトランジスタＭＷ２（ＯＳトランジスタ）双方の信頼性を向上させることができる。絶縁層４０３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高く好ましい。
トランジスタＭＡ２のデバイス構造は図２１の例に限定されるものではない。例えば、図１８のＯＳトランジスタ６０１と同様な３Ｄトランジスタとすることが可能である。
導電体４５０は、配線ＢＬとして機能する領域を有する。導電体４５０は、導電体４５１―４５３により、トランジスタＭＷ２の導電体４３７と電気的に接続される。また、導電体４５０は、導電体４５１―４５６により、トランジスタＭＡ２の不純物領域４１１と電気的に接続される。
＜キャパシタＣＳ２＞
導電体４６１および導電体４６２が誘電体を介して重なっている領域がキャパシタＣＳ２として機能する。また、導電体４６１は、配線ＲＷＬとして機能する領域を有する。導電体４６２は、導電体４５１―４５３により、トランジスタＭＡ２のゲート電極（導電体４２０）と電気的に接続されている。図２０のレイアウト例では、キャパシタＣＳ２の面積を１Ｆ２とすることができる。
図２１により、メモリセル１４（メモリセルアレイ２１４）のトランジスタＭＡ１を製造する工程で、メモリセルアレイを制御する周辺回路２１０を同時に作製することが可能であることが示されている。よって、本発明の一形態により、低電圧での書き込み動作が可能で、リフレッシュ頻度が低減されたもしくはリフレッシュフリーな混載メモリ（混載ＲＡＭ）を提供することが可能である。
（実施の形態４）
本実施の形態では、半導体装置の一例として半導体メモリ装置と、半導体メモリ装置に記憶したデータを処理するプロセッシングユニットについて説明する。
＜＜ＣＰＵ＞＞
図２２に、ＣＰＵの構成の一例を示す。図２２に示すＣＰＵ３００は、ＣＰＵコア３０１、パワーマネージメントユニット３２１および周辺回路３２２を有する。パワーマネージメントユニット３２１は、パワーコントローラ３０２、およびパワースイッチ３０３を有する。周辺回路３２２は、キャッシュメモリを有するキャッシュ３０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）３０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）３０６を有する。ＣＰＵコア３０１は、データバス３２３、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３１１、及びレジスタファイル３１２を有する。ＣＰＵコア３０１と、キャッシュ３０４等の周辺回路３２２とのデータのやり取りは、データバス３２３を介して行われる。
本発明の一形態に係る半導体メモリ装置は、キャッシュ３０４に適用することができる。その結果、キャッシュの高速化、低消費電力化が可能となり、より高速で動作する半導体装置、或いはより低消費電力の半導体装置を提供できる。
制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェース３０５、デバッグインターフェース３０６、及びパワーコントローラ３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２２では図示していないが、キャッシュ３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ３０９は、命令データを一時的に記憶する機能を有するレジスタである。
レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ３１１の演算処理の結果得られたデータ、などを記憶することができる。
パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、またはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース３０５は、ＣＰＵ３００とＣＰＵ３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、デバッグの制御を行うための命令をＣＰＵ３００に入力するための信号の経路としての機能を有する。
パワースイッチ３０３は、ＣＰＵ３００が有する、パワーコントローラ３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、ＣＰＵ３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、ＣＰＵ３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、制御装置３０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
本発明の一形態に係る半導体メモリ装置をキャッシュ３０４に適用することで、キャッシュ３０４は、電源電圧の供給が停止されても、一定期間データを保持することができる。したがって、パワーゲーティングを行う際に、キャッシュ３０４のデータの退避動作期間を確保しやすい。また、電源電圧が予期せず遮断されても、キャッシュ３０４のデータの退避を行うことが可能である。また、データを退避する場合には、データの退避および復帰に必要な電力と時間を要するが、本発明の一形態に係る半導体メモリ装置を適用することで、これらを削減することができる。
＜ＲＦＩＤタグ＞
プロセッシングユニットの一例として、ＲＦＩＤタグについて説明する。ＲＦＩＤタグは、無線タグ、ＲＦＩＤ、ＲＦタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、電子タグ、無線ＩＣタグ等と呼ばれている。ＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
図２３は、ＲＦＩＤタグの一例を示すブロック図である。なお、図２３に示すＲＦＩＤタグ８００は、アンテナ８０４、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、およびＲＯＭ（読み取り専用メモリ）８１１を有する。これらの回路は、必要に応じて、適宜、取捨することができる。
本発明の一形態に係る半導体メモリ装置は、混載メモリとすることが可能なデバイス構造を有している。そのため、ＲＦＩＤタグ８００において、製造プロセスを複雑化することなく、アンテナ８０４以外の回路を１つのＩＣチップに組み込むことができる。ＩＣチップに、通信帯域に応じた性能のアンテナ８０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＤタグ８００は、いずれの方式に用いることも可能である。図２３の例ではＲＦＩＤタグ８００は、パッシブ型であるが、もちろん、ＲＦＩＤタグ８００を、電池を内蔵したアクティブ型とすることができる。
本発明の一形態に係る半導体メモリ装置は、記憶回路８１０に適用することができる。記憶回路８１０の書き込み動作電位を低減できるため、ＲＦＩＤタグ８００の動作に必要な電力が削減でき、ＲＦＩＤタグ８００の通信距離を延長することが可能になる。
アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解読し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、記憶回路８１０以外の回路において、ｎチャネル型トランジスタには、実施の形態２で説明したＯＳトランジスタを用いることができる。ＯＳトランジスタが低いオフ電流と高いオン電流を有するため低いリーク電流と高速動作を両立することができる。また、復調回路８０７に含まれる整流作用を示す素子に、ＯＳランジスタを用いてもよい。ＯＳトランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。また、これらのＯＳトランジスタは同じプロセスで作製することができるため、プロセスコストを抑えたままＲＦＩＤタグ８００を高性能化できる。
＜ＲＦＩＤの使用例＞
ＲＦＩＤタグの用途は多岐にわたる。その用途として、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２４Ａ）、包装用容器類（包装紙やボトル等、図２４Ｃ）、記録媒体（ＤＶＤやビデオテープ等、図２４Ｂ）、乗り物類（自転車等、図２４Ｄ））、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、スマートフォン、携帯電話、時計、腕時計）等の物品、若しくは各物品に取り付けるタグ（図２４Ｅ、図２４Ｆ）等に、ＲＦＩＤタグ８００を設けて使用することができる。
ＲＦＩＤタグ８００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。ＲＦＩＤタグ８００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ８００を設けることにより、認証機能を付与することができる。この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にＲＦＩＤタグ８００を取り付けることにより、検品システム、在庫管理システム等のシステムの効率化を図ることができる。また、乗り物類にＲＦＩＤタグ８００を取り付けることにより、セキュリティを高めることができる。
また、ＲＦＩＤタグ８００にセンサユニットを組み込むことで、無線により様々な情報を取得することが可能となる。たとえば、ＲＦＩＤタグに、温度センサ回路や湿度センサ回路を搭載することで、例えば、文化財の温湿度管理などに利用することができる。
ここでは、プロセッシングユニットとして、ＣＰＵおよびＲＦＩＤタグについて説明したが、本発明の一形態に係る半導体メモリ装置は、様々なプロセッシングユニットに適用することができる。例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、カスタムＬＳＩ、などにも適用可能である。
（実施の形態５）
本実施の形態では、半導体装置を、電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例等について説明する。
＜電子部品の作製方法例＞
図２５Ａは、電子部品に適用される半導体装置の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２５Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対する損傷を低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。
完成した電子部品の斜視模式図を図２５Ｂに示す。図２５Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２５Ｂに示すように、電子部品７００は、リード７０１及び回路部７０３を示している。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。例えば、電子部品７００は、データを記憶するランダムアクセスメモリ、および、ＭＣＵ（マイクロコントローラユニット）やＲＦＩＤタグ、等の各種の処理を実行するプロセッシングユニットとして用いることができる。
よって、電子部品７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器の具体例を図２６に示す。
＜電子機器＞
表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカー部８００３、電子部品８００４等を有する。本発明の一形態に係る電子部品８００４は、筐体８００１の内部に設けられている。
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの、半導体表示装置を用いることができる。なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。また、表示装置８０００のように、表示部を備えたその他の電子機器の具体例は、図２８に示す。
図２６に示すように、照明装置８１００は据え付け型であり、筐体８１０１、光源８１０２、電子部品８１０３等を有する。光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。図２６では、天井８１０４に照明装置８１００を据え付けた例を示しているが、例えば、側壁８１０５、床８１０６、窓８１０７等に据え付けてもよい。また、照明装置は、据え付け型に限定されるものではなく、卓上型、携帯型等でもよい。
図２６において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一形態に係る電子部品８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、電子部品８２０３等を有する。図２６では、電子部品８２０３が、室内機８２００に設けられている場合を例示しているが、電子部品８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、電子部品８２０３が設けられていてもよい。例えば、電子部品８２０３には、例えば、センサユニットとして、赤外線センサや温度センサユニットが組み込まれる。
図２６には、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーでもよい。
電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、電子部品８３０４等を有する。電子部品８３０４は、筐体８３０１の内部に設けられている。
図２６は、電子部品７００が適用される家庭用電化製品の例示である。電子レンジ，食器洗浄機、洗濯機、掃除機など様々な家庭用電化製品に電子部品７００を組み込むことができる。また、電子部品７００を組み込むことが可能な電子機器は、家庭用電化製品に限定されるものではなく、上述したとおり、工業用ロボット、生活支援ロボット、航空機、船舶、自動車などの様々な電子機器に適用することができる。図２７に、このような電子機器の一例として電気自動車の一例を示す。
＜電気自動車＞
図２７Ａは、電気自動車８５００の一例を示す外観図である。図２７Ｂに示すように、電気自動車８５００には、リチウムイオン二次電池８５０１が搭載されている。リチウムイオン二次電池８５０１の電力は、制御回路８５０２により出力が調整されて、駆動装置８５０３に供給される。制御回路８５０２は、プロセッシングユニット８５０４によって制御される。例えば、制御回路８５０２やプロセッシングユニット８５０４等の記憶回路に、本発明の一形態に係る半導体メモリ装置を適用することができる。
駆動装置８５０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。プロセッシングユニット８５０４は、電気自動車８５００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路８５０２に制御信号を出力する。制御回路８５０２は、プロセッシングユニット８５０４の制御信号により、リチウムイオン二次電池８５０１から供給される電気エネルギーを調整して駆動装置８５０３の出力を制御する。
＜表示部を備えた電子機器＞
以下に、半導体装置の一例として、表示部を備えた電子機器の一例を示す。このような電子機器としては、テレビ受像機、ノート型パーソナルコンピュータ（ＰＣ）、タブレット型ＰＣ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）、携帯電話、スマートフォン、携帯型ゲーム機、携帯型情報端末（例えば、タブレット型情報端末）、ウエアラブル型（例えば、眼鏡型、ゴーグル型、時計型、バングル型等）情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２８に示す。
図２８Ａに、携帯情報端末の一例を示す。情報端末５１００は、筐体５１０１、表示部５１０２、および操作キー５１０３等を有する。
図２８Ｂに、携帯型ゲーム機の一例を示す。携帯型ゲーム機５３００は、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、およびスタイラス５３０８等を有する。携帯型ゲーム機５３００は、２つの表示部５３０３と表示部５３０４とを有しているが、表示部の数は、これに限定されず、１つでもよいし、３以上でもよい。
図２８Ｃに、バングル型の情報端末の一例を示す。情報端末５７００は、筐体５７０１、および表示部５７０２等を有する。表示部５７０２は、曲面を有する筐体５７０１に支持されている。表示部５７０２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末５７００を提供することができる。
図２８Ｄに、腕時計型の情報端末の一例を示す。情報端末５２００は、筐体５２０１、表示部５２０２、バンド５２０３、バックル５２０４、操作ボタン５２０５、入出力端子５２０６などを備える。情報端末５２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部５２０２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部５２０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部５２０２に表示されたアイコン５２０７に触れることで、アプリケーションを起動することができる。操作ボタン５２０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末５２００に組み込まれたオペレーションシステムにより、操作ボタン５２０５の機能を設定することもできる。
また、情報端末５２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末５２００は入出力端子５２０６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子５２０６を介して充電を行うこともできる。なお、充電動作は入出力端子５２０６を介さずに無線給電により行ってもよい。
図２８Ｅに、電子書籍端末の一例を示す。電子書籍端末５６００は、筐体５６０１、および表示部５６０２等を有する。表示部５６０２は可撓性基板が用いられた表示パネルを備える。これにより、フレキシブルかつ軽くて使い勝手の良い電子書籍端末５６００を提供することができる。
図２８Ｆに、情報端末の一例を示す。情報端末５９００は、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー部５９０４、カメラ５９０３、外部接続部５９０６、および操作用のボタン５９０５等を有する。表示部５９０２には、可撓性基板が用いられた表示パネルを備える。情報端末５９００は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
実施の形態１等では、ＯＳトランジスタを書き込みトランジスタに適用することで、高速書き込み、低消費電力、または、良好な保持特性等の優れた性能を有するメモリセルを提供することが可能であることをした。本実施例では、ＯＳトランジスタの特性の測定結果および、シミュレーションにより得られたＯＳトランジスタの特性データから、メモリセルの性能を具体的に示し、優れた性能のメモリセルの実現が可能であることを説明する。
図１６に、ＯＳトランジスタのＩｄ−Ｖｇ特性を示す。横軸は、ＯＳトランジスタのゲート電位Ｖｇであり、縦軸はドレイン電流Ｉｄである。図１６Ａにおいて、実線は実測値であり、点線はＳＰＩＣＥモデルから得られた計算値である。ＯＳトランジスタは、チャネル長Ｌ＝６０ｎｍ、チャネル幅Ｗ＝４０ｎｍ、ドレイン電位＝０．４Ｖ、ソース電位＝０Ｖである。
図１６Ｂは実測値である。図１６Ｂの測定データは、電気的に並列に接続された２５万個のＯＳトランジスタ群のものである。個々のＯＳトランジスタは、Ｌ＝５０ｎｍ、Ｗ＝４０ｎｍである。つまり、図１６Ｂは、Ｌ／Ｗ＝６０ｎｍ／１０ｍｍである１個のＯＳトランジスタのＩｄ−Ｖｇ特性に相当する。図１６Ｂの測定は、ドレイン電位Ｖｄ＝１Ｖ、ソース電位＝０Ｖで行った。
図１６Ａ、図１６Ｂの測定データを取得したＯＳトランジスタは、酸化物半導体層がＣＡＡＣ−ＯＳが形成される条件で成膜したもので形成されている。
図１６Ｂより、測定下限となる１００ｆＡまで、Ｓ値が概ね一定であることがわかる。これは、Ｗ＝４０ｎｍのＯＳトランジスタのＩｄ−Ｖｇ特性で、ドレイン電流Ｉｄ（オフ電流）が約４０ｚＡまで、Ｓ値が概ね一定であることを表している。別のＯＳトランジスタのＩｄ−Ｖｇ特性の測定結果からは、ＯＳトランジスタのオフ電流はさらに低く、８５℃において、チャネル長１μｍあたりのオフ電流は１ｚＡ以下と見積もられた。
従って、図１６Ａの測定結果から得られたＩｄ−Ｖｇ特性曲線（実線）において、測定下限以下の領域も、ＳＰＩＣＥモデル（点線）に示すように、Ｓ値が概ね一定のサブスレッショルド領域であるとみなすことができる。このようなサブスレッショルド領域があると仮定し、図１６Ａの実測値をもとに、ＯＳトランジスタ（Ｌ／Ｗ＝６０ｎｍ／４０ｎｍ）のオン電流、オフ電流およびＳ値を算出した。Ｖｇ＝１．２Ｖ、Ｖｄ＝０．４ＶのときＩｄ（オン電流）が３ｎＡ以上となり、Ｖｇ＝０Ｖ、Ｖｄ＝０．４ＶのときＩｄ（オフ電流）が約１ｚＡとなった。Ｓ値は約７７ｍＶ／ｄｅｃと算出された。これらの算出したｓ値をもとに、書き込みトランジスタの駆動条件に合わせて、ＯＳトランジスタのオン電流、オフ電流を算出し、メモリセルの設計仕様を求めた。表３、表４にその結果を示す。なお、表３および表４では、本実施例の理解を容易にするため、表１と表２と同様に、メモリセル１１（図４）の設計仕様として表しているが、他の構造のメモリセル（１０、１２−１５等）の設計仕様として適用することができる。
（設計仕様Ｅ１）
表３に示す、設計仕様Ｅ１は図１６ＡのＩｄ−Ｖｇ特性の実測値および計算値から得られるＯＳトランジスタの特性をもとに、要求されている書き込み時間Ｔｗｒ１および保持時間Ｔｒｔ１でメモリセル１１が動作するよう計算した値である。配線ＷＷＬの書き込み動作時の電位（以下、”ＶＨｗｗ ”と呼ぶ。）は、トランジスタＭＷ１をオン状態にするための電位である。オン電流Ｉｗｏｎは、配線ＷＷＬの電位がＶＨｗｗである期間（書き込み動作期間）、トランジスタＭＷ１に流れるドレイン電流Ｉｗの最低値を表している。具体的には、書き込み動作終了直後におけるトランジスタＭＷ１のＩｗｏｎの最低値を示している。設計仕様Ｅ１では、書き込み動作終了直後にトランジスタＭＷ１のＩｗｏｎが０．５ｎＡ以上であることを要求している。１秒以上の保持時間Ｔｒｔ１を実現するには、オン／オフ比が１×１０９以上であることを要求している。
書き込み時間Ｔｗｒ１を短くするには、結合容量ＣＣｆｎ１を小さくすればよい。例えば、Ｔｗｒ１≦５ｎｓとする場合は、５ａＦ≦ＣＣｆｎ１≦５０ａＦとすればよく、５０ａＦのＣＣｆｎ１を５ｎｓ以内で充電するため、Ｉｗｏｎを３ｎＡ以上とすればよい。
保持時間Ｔｒｔ１を長くするには、オン／オフ比を高くすればよい。例えば、オン／オフ比は、Ｔｒｔ１≧１ｓとするには、１×１０１１以上とし、Ｔｒｔ１≧１ｈとするには、１×１０１２以上とすればよい。
実施の形態１等で述べたように、本発明の一形態は、小さいＩｗｏｎにより、小さな容量（ＣＣｆｎ１）にデータを書き込むことで、書き込み速度を低下させることなく、電位ＶＨｗｗを低減して、メモリセルの消費電力を削減するという技術的思想のもとになされている。そのため、ＶＨｗｗは、２Ｖ以下とすることが好ましい。ＶＨｗｗは、１．９Ｖ以下、１．８Ｖ以下または１．７Ｖ以下とすることができる。ＶＨｗｗは、１Ｖ以上、または１．２Ｖ以上、または１．５Ｖ以上とすることができる。例えば、電位ＶＨｗｗは、メモリセル１１が組み込まれる半導体メモリ装置の高電源電位ＶＤＤと同じ電位であれば、電源供給系が簡単化できる。
また、２Ｖ以下のＶＨｗｗで駆動するため、トランジスタＭＷ１のテクノロジーノードは１００ｎｍ未満とする。よって、トランジスタＭＷ１のチャネル長は、１００ｎｍ未満とすればよい。トランジスタＭＷ１のチャネル長は、６０ｎｍ以下、または５０ｎｍ以下、または３０ｎｍ以下が好ましい。また、トランジスタＭＷ１のチャネル幅は、１００ｎｍ未満とすればよい。トランジスタＭＷ１のチャネル幅は６０ｎｍ以下、または４０ｎｍ以下、または３０ｎｍ以下が好ましい。トランジスタＭＷ１のチャネル長やチャネル幅の下限は、ＯＳトランジスタの製造技術に依存するが、それぞれ、１５ｎｍ以上、また１８ｎｍ以上とすることができる。
書き込み時間Ｔｗｒ１が同じであれば、Ｉｗｏｎが大きいほど、ＣＣｆｎ１の容量を大きくすることが許容される。他方、Ｉｗｏｎおよびオン／オフ比が同じ条件であれば、ＣＣｆｎ１の容量を大きくするほど、書き込み時間Ｔｗｒ１が長くなるが、保持時間Ｔｒｔ１を長くすることができる。
書き込み時間Ｔｗｒ１が１０ｎｓであれば、一般的なＤＲＡＭの容量（３０ａＦ）の１０倍の３００ａＦを許容することができる。ＣＣｆｎ１の容量はノードＦＮ１の寄生容量の大きさによるため、メモリセル１１のレイアウト等に依存するが、ＣＣｆｎ１を５ａＦ未満とすることが困難と考えられる。そのため、５ａＦ以上のＣＣｆｎ１を有するメモリセル１１において、Ｔｗｒ１を１０ｎｓ以下とするには、Ｉｗｏｎは、０．５ｎＡ以上であることが要求される。また、保持時間Ｔｒｔ１を１ｓ以上とするため、オン／オフ比は１×１０９以上と見積もられる。
表３に示すように、１秒以上の保持時間、１０ｎｓ以下の書き込み時間の実現のため、結合容量ＣＣｆｎ１の容量は５ａＦ以上３００ａＦ以下とすればよい。また、書き込み時間の短縮には、結合容量ＣＣｆｎ１は、小さいほど好ましく、２００ａＦ以下、１００ａＦ以下、６０ａＦ以下、５０ａＦ以下とすることができる。また、意図的にキャパシタＣＳ１を設ける場合は、その容量は、２００ａＦ以下５ａＦ以下とすることができる。書き込み時間の短縮には、ＣＳ１の容量も小さいほど好ましく、１５０ａＦ以下、８０ａＦ以下、４０ａＦ以下、１０ａＦ以下とすることができる。
キャパシタＣＳ１を意図的に設ける場合は、キャパシタＣＳ１からの電荷のリークを抑制するため、キャパシタＣＳ１の誘電体の膜厚は、ＳｉＯ２膜換算膜厚（ＥＯＴ）で３ｎｍ以上とする。また、誘電体が薄いほど、キャパシタＣＳ１のサイズを小さくできるため、誘電体の膜厚（ＥＯＴ）は２０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましい。また、キャパシタＣＳ１のサイズはその容量によるが、誘電体の膜厚（ＥＯＴ）が１０ｎｍであれば、８０ａＦの場合、１５０ｎｍ×１５０ｎｍとなり、３５．４ａＦの場合、１００ｎｍ×１０ｎｍとなり、９ａＦの場合、５０ｎｍ×５０ｎｍとなる。
設計仕様Ｅ１でトランジスタＭＷ１に要求される特性（Ｉｗｏｎ、オン／オフ比）は、トランジスタＭＷ１をＯＳトランジスタとすることで実現することができることを、表４に示す。表４には、トランジスタＭＷ１のテクノロジーノードが６０ｎｍ（Ｌ＝６０ｎｍ、Ｗ＝４０ｎｍ）のＯＳトランジスタである場合の、３つの具体的な仕様例Ｄ１―Ｄ３を示している。
ＶＤＤは、半導体メモリ装置２００の高電源電位である。ＶＤＤは、例えば２Ｖ以下１Ｖ以上とすることができる。電位ＶＨｗｗは、書き込み動作時の配線ＷＷＬに印加される電位であり、ＶＨｗｗをＶＤＤと同じ電位に設定している。電位ＶＨ１は、書き込み動作終了直後のノードＦＮ１の電位であり、電位ＶＨ３は、保持期間終了時（読み出し動作開始時）のノードＦＮ１の電位である（図５参照）。仕様例Ｄ１―Ｄ３では、データ保持状態でのノードＦＮ１の許容できる電位の低下量を０．２Ｖとし、保持時間Ｔｒｔ１は、ノードＦＮ１が０．５Ｖから０．３Ｖに低下する時間として算出した。オン電流Ｉｗｏｎは、ゲートーソース間電圧Ｖｇｓ＝ＶＨｗｗ−ＶＨ１、ドレイン電位＝１Ｖの時のドレイン電流Ｉｄである。オフ電流Ｉｗｏｆｆは、ゲートーソース間電圧Ｖｇｓ＝０Ｖ、ドレイン電位＝１Ｖの時のドレイン電流Ｉｄである。オン／オフ比は、Ｉｗｏｆｆ２／Ｉｗｏｎから求めた。なお、Ｉｗｏｆｆ２とは、ゲートーソース間電圧Ｖｇｓ＝０Ｖ、ドレイン電位＝０．１Ｖの時のドレイン電流である。書き込み時間Ｔｗｒ１は、Ｉｗｏｎで結合容量ＣＣｆｎ１を充電することで、ノードＦＮ１の電位が０ＶからＶＨ１＝０．５Ｖに上昇するのに要する時間から求めた。
表４に示すように、トランジスタＭＷ１をテクノロジーノード６０ｎｍのＯＳトランジスタとすることで、２Ｖ以下（１．８Ｖ以下）の書き込み動作電位であっても、書き込み時間を５ｎｓ以下（４ｎｓ以下）に、保持時間を３０分以上とすることが可能であることが示された。
以下に、本明細書等に関する事項を示す。
本発明の一形態において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本発明の一形態において、素子として意図的に設けられるキャパシタのデバイス構造に特段の制約はない。例えば、ＭＩＭ型のキャパシタを用いることも、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のキャパシタを用いることもできる。
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一形態を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定された発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。
本明細書等において規定されていない内容について、その内容を除くことを規定した発明の一形態を構成することができる。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一形態を規定することができる。これらにより、例えば、従来技術が本発明の一形態の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一形態を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一形態を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」等のように記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一形態を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一形態を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一形態を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一形態は、さまざまな人が実施することができる。しかしながら、その実施は、複数の人が関わることで、実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一形態を構成することができ、受信機のみで別の発明の一形態を構成することができ、それらの発明の一形態は、明確であり、本明細書等に記載されていると判断することができる。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一形態を構成することができ、発光素子を有する発光装置のみで発明の一形態を構成することができ、それらの発明の一形態は、明確であり、本明細書等に記載されていると判断することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一形態を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能であるものとする。そして、その発明の一形態は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一形態を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一形態を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一形態を構成することは可能である。
本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は、明確であると言える。
本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は明確であると言える。
また、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。ある一つの実施の形態において述べる図（一部でもよい）について、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）と組み合わせることにより、他の図を構成させることができる。
１１−１５ メモリセル
２００ 半導体メモリ装置
２１１−２１４ メモリセルアレイ
ＣＳ１、ＣＳ２ キャパシタ
ＦＮ１、ＦＮ２ ノード
ＭＷ１、ＭＷ２ トランジスタ
ＭＡ１、ＭＡ２ トランジスタ
ＭＲ１、ＭＲ２ トランジスタ

Claims (11)

  1. 第１乃至第４配線と、
    メモリセルと、
    を有し、
    前記メモリセルは、ノードと第１乃至第３トランジスタとを有し、
    前記第３トランジスタと前記第２トランジスタは、前記第４配線と前記第３配線に直列に電気的に接続され、
    前記第３トランジスタのゲートは前記第２配線と電気的に接続され、
    前記第２トランジスタのゲートは前記ノードと電気的に接続され、
    前記第１トランジスタは、ゲートが前記第１配線と電気的に接続され、ソースおよびドレインの一方が前記第４配線と電気的に接続され、ソースおよびドレインの他方が前記ノードと電気的に接続され、
    前記第１トランジスタは、チャネルが形成される酸化物半導体層を有し、
    前記第１トランジスタのチャネル長およびチャネル幅はそれぞれ１００ｎｍ未満であり、
    前記第１配線に印加される最大電位は、２Ｖ以下である
    ことを特徴とする半導体メモリ装置。
  2. 第１乃至第５配線と、
    メモリセルと、
    を有し、
    前記メモリセルは、ノードと第１乃至第３トランジスタとを有し、
    前記第３トランジスタと前記第２トランジスタは、前記第５配線と前記第３配線に直列に電気的に接続され、
    前記第３トランジスタのゲートは前記第２配線と電気的に接続され、
    前記第２トランジスタのゲートは前記ノードと電気的に接続され、
    前記第１トランジスタは、ゲートが前記第１配線と電気的に接続され、ソースおよびドレインの一方が前記第４配線と電気的に接続され、ソースおよびドレインの他方が前記ノードと電気的に接続され、
    前記第１トランジスタは、チャネルが形成される酸化物半導体層を有し、
    前記第１トランジスタのチャネル長およびチャネル幅はそれぞれ１００ｎｍ未満であり、
    前記第１配線に印加される最大電位は、２Ｖ以下であることを特徴とする半導体メモリ装置。
  3. 請求項１又は２において、
    前記メモリセルは第６配線に電気的に接続され、
    前記メモリセルはキャパシタを有し、
    前記キャパシタの２つの電極の一方は前記ノードと電気的に接続され、他方は前記第６配線と電気的に接続され、
    前記キャパシタの静電容量は、５×１０−１２Ｆ以上２００×１０−１２Ｆ以下である
    ことを特徴とする半導体メモリ装置。
  4. 請求項１乃至３のいずれか１項において、
    前記第２トランジスタおよび前記第３トランジスタはｎチャネル型トランジスタであることを特徴とする半導体メモリ装置。
  5. 第１乃至第４配線と、
    メモリセルと、
    を有し、
    前記メモリセルは、ノードと、第１トランジスタと、第２トランジスタと、キャパシタとを有し、
    前記キャパシタは、２つの電極の一方が前記ノードと電気的に接続され、前記２つの電極の他方が前記第２配線と電気的に接続され、
    前記第２トランジスタは、ゲートが前記ノードと電気的に接続され、ソースおよびドレインの一方が前記第４配線と電気的に接続され、ソースおよびドレインの他方が前記第３配線と電気的に接続され、
    前記第１トランジスタは、ゲートが前記第１配線と電気的に接続され、ソースおよびドレインの一方が前記第４配線と電気的に接続され、ソースおよびドレインの他方が前記ノードと電気的に接続され、
    前記第１トランジスタは、チャネルが形成される酸化物半導体層を有し、
    前記第１トランジスタのチャネル長およびチャネル幅はそれぞれ１００ｎｍ未満であり、
    前記第１配線に印加される最大電位は、２Ｖ以下であり、
    前記キャパシタの静電容量は、５×１０−１２Ｆ以上２００×１０−１２Ｆ以下である
    ことを特徴とする半導体メモリ装置。
  6. 第１乃至第５配線と、
    メモリセルと、
    を有し、
    前記メモリセルは、ノードと、第１トランジスタと、第２トランジスタと、キャパシタとを有し、
    前記キャパシタは、２つの電極の一方が前記ノードと電気的に接続され、前記２つの電極の他方が前記第２配線と電気的に接続され、
    前記第２トランジスタは、ゲートが前記ノードと電気的に接続され、ソースおよびドレインの一方が前記第５配線と電気的に接続され、ソースおよびドレインの他方が前記第３配線と電気的に接続され、
    前記第１トランジスタは、ゲートが前記第１配線と電気的に接続され、ソースおよびドレインの一方が前記第４配線と電気的に接続され、ソースおよびドレインの他方が前記ノードと電気的に接続され、
    前記第１トランジスタは、チャネルが形成される酸化物半導体層を有し、
    前記第１トランジスタのチャネル長およびチャネル幅はそれぞれ１００ｎｍ未満であり、
    前記第１配線に印加される最大電位は、２Ｖ以下であり、
    前記キャパシタの静電容量は、５×１０−１２Ｆ以上２００×１０−１２Ｆ以下であることを特徴とする半導体メモリ装置。
  7. 請求項５または６において、
    前記第２トランジスタはｐチャネル型トランジスタであることを特徴とする半導体メモリ装置。
  8. 請求項１乃至７のいずれか１項において、
    前記酸化物半導体層は、ｃ軸に配向している結晶部を有することを特徴とする半導体メモリ装置。
  9. 請求項１乃至８のいずれか１項に記載の半導体メモリ装置と、
    ＣＰＵコアと、
    を有する半導体装置。
  10. 請求項１乃至８のいずれか１項に記載の半導体メモリ装置と、
    制御回路と、
    アンテナと、
    を有する半導体装置。
  11. 請求項１乃至８に記載の半導体メモリ装置、並びに請求項９および１０に記載の半導体装置のうちのいずれか１つと、
    筐体、マイクロホン、スピーカー、または、操作キーの少なくとも１つと、
    を有する電子機器。
JP2015056191A 2014-03-19 2015-03-19 半導体メモリ装置、並びにそれを有する半導体装置および電子機器 Withdrawn JP2015195076A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015056191A JP2015195076A (ja) 2014-03-19 2015-03-19 半導体メモリ装置、並びにそれを有する半導体装置および電子機器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014056150 2014-03-19
JP2014056150 2014-03-19
JP2015056191A JP2015195076A (ja) 2014-03-19 2015-03-19 半導体メモリ装置、並びにそれを有する半導体装置および電子機器

Publications (1)

Publication Number Publication Date
JP2015195076A true JP2015195076A (ja) 2015-11-05

Family

ID=54142860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015056191A Withdrawn JP2015195076A (ja) 2014-03-19 2015-03-19 半導体メモリ装置、並びにそれを有する半導体装置および電子機器

Country Status (2)

Country Link
US (1) US9842842B2 (ja)
JP (1) JP2015195076A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016110688A (ja) * 2014-12-01 2016-06-20 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP2020042892A (ja) * 2017-11-24 2020-03-19 株式会社半導体エネルギー研究所 半導体装置、及びダイナミックロジック回路
WO2022023866A1 (ja) * 2020-07-31 2022-02-03 株式会社半導体エネルギー研究所 半導体装置
JP7504964B2 (ja) 2017-11-24 2024-06-24 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042024B2 (en) * 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
CN105453272B (zh) 2013-08-19 2020-08-21 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管元件
US9564217B1 (en) 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
WO2019053558A1 (en) * 2017-09-15 2019-03-21 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US11996133B2 (en) 2019-06-21 2024-05-28 Semiconductor Energy Laboratory Co., Ltd. Memory circuit using oxide semiconductor

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
TW329500B (en) 1995-11-14 1998-04-11 Handotai Energy Kenkyusho Kk Electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20240042253A (ko) 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052367A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
JP6013682B2 (ja) * 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6050054B2 (ja) 2011-09-09 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
DE112013002281T5 (de) * 2012-05-02 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Programmierbare Logikvorrichtung
KR102283814B1 (ko) * 2013-12-25 2021-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016110688A (ja) * 2014-12-01 2016-06-20 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP2020042892A (ja) * 2017-11-24 2020-03-19 株式会社半導体エネルギー研究所 半導体装置、及びダイナミックロジック回路
US11037622B2 (en) 2017-11-24 2021-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and dynamic logic circuit
JP7169856B2 (ja) 2017-11-24 2022-11-11 株式会社半導体エネルギー研究所 半導体装置、及びダイナミックロジック回路
JP2023015175A (ja) * 2017-11-24 2023-01-31 株式会社半導体エネルギー研究所 半導体装置
JP7504964B2 (ja) 2017-11-24 2024-06-24 株式会社半導体エネルギー研究所 半導体装置
WO2022023866A1 (ja) * 2020-07-31 2022-02-03 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US9842842B2 (en) 2017-12-12
US20150270270A1 (en) 2015-09-24

Similar Documents

Publication Publication Date Title
JP6619559B2 (ja) 半導体装置
JP2015195076A (ja) 半導体メモリ装置、並びにそれを有する半導体装置および電子機器
JP6856788B2 (ja) 半導体装置、センサ装置及び電子機器
JP6761270B2 (ja) 記憶装置
JP6549422B2 (ja) 半導体装置
TWI691972B (zh) 半導體裝置、中央處理裝置及電子裝置
JP2020184643A (ja) 半導体装置
US20170221899A1 (en) Microcontroller System
JP6653129B2 (ja) 記憶装置
JP2016115388A (ja) 記憶装置、およびそれを有する半導体装置
JP2019195087A (ja) 半導体装置
US10032492B2 (en) Semiconductor device, driver IC, computer and electronic device
JP2016224932A (ja) メモリシステム、及び情報処理システム
US20200135265A1 (en) Method for Operating the Semiconductor Device
TW201547202A (zh) 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
JP2016110679A (ja) 記憶装置、およびそれを有する半導体装置

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20180314