WO2022023866A1 - 半導体装置 - Google Patents

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WO2022023866A1
WO2022023866A1 PCT/IB2021/056483 IB2021056483W WO2022023866A1 WO 2022023866 A1 WO2022023866 A1 WO 2022023866A1 IB 2021056483 W IB2021056483 W IB 2021056483W WO 2022023866 A1 WO2022023866 A1 WO 2022023866A1
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transistor
wiring
potential
current
insulator
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PCT/IB2021/056483
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郷戸宏充
津田一樹
黒川義元
大下智
金村卓郎
力丸英史
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株式会社半導体エネルギー研究所
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    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Definitions

  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, image pickup devices, display devices, light emitting devices, power storage devices, storage devices, display systems, electronic devices, lighting devices, input devices, and input / output devices.
  • Devices, their driving methods, or their manufacturing methods can be mentioned as an example.
  • the mechanism of the brain is incorporated as an electronic circuit, and it has a circuit corresponding to "neurons” and "synapses" of the human brain. Therefore, such integrated circuits may also be referred to as “neuromorphic,” “brainmorphic,” or “brain-inspired.”
  • the integrated circuit has a non-Von Neumann architecture, and is expected to be able to perform parallel processing with extremely low power consumption as compared with the Von Neumann architecture in which the power consumption increases as the processing speed increases.
  • a model of information processing that imitates a neural network having "neurons” and “synapses” is called an artificial neural network (ANN).
  • ANN artificial neural network
  • the operation of the weighted sum of the neuron outputs, that is, the product-sum operation is the main operation.
  • Non-Patent Document 1 proposes a product-sum calculation circuit using a non-volatile memory element.
  • the product-sum calculation circuit in each memory element, the operation in the sub-threshold region of the transistor having silicon in the channel formation region is used, and the data corresponding to the multiplier and the input data corresponding to the multiplicand stored in each memory element are used. Outputs the current corresponding to the multiplication with. Further, in the product-sum calculation circuit, data corresponding to the product-sum calculation is acquired by the sum of the currents output by the memory elements in each column. Since the product-sum calculation circuit has a memory element inside, it is not necessary to read and write data from an external memory in multiplication and addition. Therefore, it is expected that the number of times of data transfer due to reading and writing can be reduced, and the power consumption can be reduced.
  • the above-mentioned product-sum calculation circuit performs a calculation using data stored in an external memory
  • a data signal or potential is given to each wiring when writing and reading the data.
  • the voltage applied to the drain terminal fluctuates between when the data is written and when the data is read. Fluctuations in the voltage of the drain terminal cause fluctuations in transistor characteristics, for example, the threshold voltage, which may reduce the accuracy of the data to be read.
  • One aspect of the present invention is to provide a semiconductor device with improved accuracy of read data.
  • One aspect of the present invention is to provide a semiconductor device having excellent arithmetic processing capacity per unit electric power.
  • One aspect of the present invention is to provide a semiconductor device having a novel configuration and capable of multiply-accumulate operation.
  • one aspect of the present invention does not necessarily have to solve all of the above problems, as long as it can solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problems. Issues other than these are self-evident from the description of the description, claims, drawings, etc., and the issues other than these should be extracted from the description of the specification, claims, drawings, etc. Is possible.
  • One aspect of the present invention includes a first transistor, a second transistor, a third transistor, and a capacitance, and the first transistor is a third transistor via the first transistor when it is in the off state. It has the function of holding the first potential according to the first data given to the gate, and the capacitance is held at the gate of the third transistor according to the change of the potential according to the second data given to one electrode.
  • the second transistor has a function of changing the generated first potential to the second potential, and the second transistor has a function of changing the potential of either the source or the drain of the third transistor to a potential corresponding to the potential of the gate of the second transistor.
  • the third transistor has a function of flowing an output current according to the potential of the gate of the third transistor to the other of the source and the drain, and the output current flows when the third transistor operates in the sub-threshold region. It is a semiconductor device that is a current.
  • One aspect of the present invention includes a first transistor, a second transistor, a third transistor, and a capacitance, and the first transistor is a third transistor via the first transistor when it is in the off state. It has the function of holding the first potential according to the first data given to the gate, and the capacitance is held at the gate of the third transistor according to the change of the potential according to the second data given to one electrode.
  • the second transistor has a function of changing the generated first potential to the second potential, and the second transistor has a function of changing the potential of either the source or the drain of the third transistor to a potential corresponding to the potential of the gate of the second transistor.
  • the third transistor has a function of flowing an output current according to the potential of the gate of the third transistor to the other of the source and the drain, and the output current flows when the third transistor operates in the sub-threshold region. It is a current, and the second transistor and the third transistor each have a back gate, and the potential given to the back gate is the other potential of the source or drain of the third transistor, which is a semiconductor device.
  • One aspect of the present invention includes a first transistor, a second transistor, a third transistor, and a capacitance, and the first transistor is a third transistor via the first transistor when it is in the off state. It has the function of holding the first potential according to the first data given to the gate, and the capacitance is held at the gate of the third transistor according to the change of the potential according to the second data given to one electrode.
  • the second transistor has a function of changing the generated first potential to the second potential, and the second transistor has a function of changing the potential of either the source or the drain of the third transistor to a potential corresponding to the potential of the gate of the second transistor.
  • the third transistor has a function of flowing an output current according to the potential of the gate of the third transistor to the other of the source and the drain, and the output current flows when the third transistor operates in the sub-threshold region. It is a current, and the second transistor and the third transistor each have a back gate, and the potential given to the back gate is lower than the other potential of the source or drain of the third transistor, which is a semiconductor device.
  • the first transistor is preferably a semiconductor device having a semiconductor layer having a metal oxide in a channel forming region.
  • a semiconductor device containing In, Ga, and Zn as the metal oxide is preferable.
  • the second transistor and the third transistor are preferably semiconductor devices having a semiconductor layer having silicon in the channel forming region, respectively.
  • One aspect of the present invention is an electronic device having the semiconductor device of the above-mentioned aspect of the present invention and a housing, and performing a neural network calculation by the semiconductor device.
  • One aspect of the present invention can provide a semiconductor device with improved accuracy of read data.
  • One aspect of the present invention can provide a semiconductor device having excellent arithmetic processing capacity per unit electric power.
  • One aspect of the present invention can provide a semiconductor device having a novel configuration and capable of multiply-accumulate operation.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device.
  • 2A and 2B are diagrams illustrating a configuration example of a semiconductor device.
  • 3A and 3B are diagrams illustrating a configuration example of a semiconductor device.
  • 4A, 4B, 4C and 4D are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 5 is a diagram illustrating a configuration example of a semiconductor device.
  • 6A and 6B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 7 is a diagram illustrating a configuration example of an arithmetic circuit.
  • 8A, 8B and 8C are diagrams illustrating a configuration example of an arithmetic circuit.
  • 9A, 9B, 9C and 9D are diagrams illustrating a configuration example of an arithmetic circuit.
  • 10A, 10B, and 10C are diagrams illustrating a configuration example of an arithmetic circuit.
  • FIG. 11 is a timing chart illustrating a configuration example of the arithmetic circuit.
  • 12A and 12B are diagrams illustrating a neural network.
  • FIG. 13 is a diagram showing a configuration example of a transistor.
  • 14A and 14B are diagrams showing a configuration example of a transistor.
  • FIG. 15 is a diagram illustrating a configuration example of an integrated circuit.
  • 16A and 16B are diagrams illustrating application examples of integrated circuits.
  • 17A and 17B are diagrams illustrating application examples of integrated circuits.
  • 18A, 18B and 18C are diagrams illustrating application examples of integrated circuits.
  • FIG. 19 is a diagram illustrating an application example of an integrated circuit.
  • 20A, 20B, and 20C are diagrams illustrating a configuration example of a semiconductor device.
  • 21A, 21B, and 21C are diagrams illustrating simulation results of a semiconductor device.
  • 22A, 22B, and 22C are diagrams illustrating the simulation results of the semiconductor device.
  • FIG. 23 is a diagram illustrating an arithmetic unit.
  • 24A and 24B are diagrams illustrating an arithmetic unit.
  • FIG. 25 is a diagram illustrating an arithmetic unit.
  • 26A and 26B are diagrams illustrating an arithmetic unit.
  • 27A and 27B are diagrams illustrating an arithmetic unit.
  • FIG. 28 is a diagram illustrating an arithmetic unit.
  • FIG. 29 is a diagram illustrating an arithmetic unit.
  • the ordinal numbers "1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like is regarded as another embodiment or the component referred to in “second” in the scope of claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the scope of claims.
  • the power supply potential VDD may be abbreviated as potential VDD, VDD, etc. This also applies to other components (eg, signals, voltages, circuits, elements, electrodes, wiring, etc.).
  • a code for identification such as "_1", “_2”, “_n”, “_m, n” is added to the code. May be described.
  • the second wiring GL is described as wiring GL_2.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • a semiconductor circuit, an arithmetic unit, and a storage device, including a semiconductor element such as a transistor, are one aspect of a semiconductor device. It may be said that a display device (liquid crystal display device, light emission display device, etc.), projection device, lighting device, electro-optic device, power storage device, storage device, semiconductor circuit, image pickup device, electronic device, and the like have a semiconductor device.
  • FIG. 1 is a diagram for explaining a semiconductor device 10 which is one aspect of the present invention.
  • the semiconductor device 10 has a reference cell 21 and a calculation cell 31.
  • the reference cell 21 has a transistor 22, a transistor 23, a transistor 24, and a capacitance 25.
  • the arithmetic cell 31 has a transistor 32, a transistor 33, a transistor 34, and a capacitance 35. As shown in FIG. 1, the transistor and capacitance included in the reference cell 21 and the arithmetic cell 31 are connected to at least one of the wiring WSL, the wiring XCL, the wiring VBL, the wiring WCL, and the wiring giving the ground potential.
  • the reference cell 21 has a function of executing a calculation operation in the calculation cell 31 by flowing a set current at the time of writing data and at the time of reading data. Specifically, the reference cell 21 holds a reference voltage in the reference cell 21 by flowing a reference current when writing data, and then inputs data (X) to be given to the calculation cell 31 when reading the data. It has a function of flowing the current corresponding to the reference cell 21 to the reference cell 21 and controlling the current flowing to the calculation cell 31.
  • the reference cell 21 may be simply referred to as a cell.
  • the gate of the transistor 22 is connected to the wiring WSL.
  • One of the source or drain of the transistor 22 is connected to one of the source or drain of the transistor 23 and the wiring XCL.
  • the other of the source or drain of the transistor 22 is connected to one electrode of the gate and capacitance 25 of the transistor 24.
  • the transistor 22 can hold the reference voltage in the reference cell 21 by writing the reference voltage to the holding node (gate of the transistor 24) in the reference cell 21 as an on state at the time of data writing and turning it off.
  • the gate of the transistor 23 is connected to the wiring VBL.
  • the back gate of the transistor 23 is connected to the other of the source or drain of the transistor 24.
  • One of the source or drain of the transistor 23 is connected to one of the source or drain of the transistor 22 and the wiring XCL.
  • the other of the source or drain of the transistor 23 is connected to one of the source or drain of the transistor 24.
  • the transistor 23 makes the potential of either the source or the drain of the transistor 24 a potential corresponding to the potential of the gate of the transistor 23.
  • the gate of the transistor 24 is connected to the other electrode of the source or drain of the transistor 22 and one electrode of the capacitance 25.
  • a node to which the gate of the transistor 24, the other of the source or drain of the transistor 22 and one of the electrodes of the capacitance 25 are connected is also referred to as a holding node.
  • the holding node can be set to a potential corresponding to the current flowing through the transistor 24.
  • the back gate of the transistor 24 is connected to the other of the source or drain of the transistor 24.
  • the other of the source or drain of the transistor 24 is connected to a wire that provides a low power potential (eg, ground potential).
  • the wiring that gives the ground potential functions as a wiring for passing a current between the source and the drain of the transistor 24.
  • the other of the source or drain of the transistor 24 is connected to the back gate of the transistor 23 and the back gate of the transistor 24. Since a fixed potential is applied to the back gate of the transistor 23 and the back gate of the transistor 24, the transistor characteristics of the transistor 23 and the transistor 24 are stabilized. The transistor 24 causes an output current corresponding to the potential of the gate of the transistor 24 to flow to the other of the source and the drain.
  • One electrode of the capacitance 25 is connected to the other of the source or drain of the transistor 22 and the gate of the transistor 24.
  • the other electrode of capacitance 25 is connected to the wiring XCL.
  • the capacitance 25 changes the potential of one electrode in response to a change in the potential of the other electrode when one electrode is in an electrically floating state.
  • the calculation cell 31 has a function of internally holding a voltage corresponding to the current by passing a current corresponding to the weight data (W) held in the calculation cell 31 at the time of writing data. Further, the calculation cell 31 has a function of flowing a current corresponding to the calculation of the weight data and the input data by boosting the voltage held at the time of writing the data according to the current flowing through the reference cell 21 at the time of reading the data.
  • the weight data may be referred to as first data
  • the input data may be referred to as second data.
  • the arithmetic cell 31 may be simply referred to as a cell.
  • the weight data is, for example, data (weight data) corresponding to the weight parameter used in the product-sum operation of the artificial neural network.
  • the gate of the transistor 32 is connected to the wiring WSL.
  • One of the source or drain of the transistor 32 is connected to one of the source or drain of the transistor 33 and the wiring WCL.
  • the other of the source or drain of the transistor 32 is connected to one electrode of the gate and capacitance 35 of the transistor 34.
  • the transistor 32 can hold the voltage corresponding to the weight data in the calculation cell 31 by writing the voltage corresponding to the weight data in the calculation cell 31 as an on state at the time of data writing and turning it off.
  • the gate of the transistor 33 is connected to the wiring VBL.
  • the back gate of the transistor 33 is connected to the other of the source or drain of the transistor 34.
  • One of the source or drain of the transistor 33 is connected to one of the source or drain of the transistor 32 and the wiring WCL.
  • the other of the source or drain of the transistor 33 is connected to one of the source or drain of the transistor 34.
  • the transistor 33 makes the potential of either the source or the drain of the transistor 34 a potential corresponding to the potential of the gate of the transistor 33.
  • the gate of the transistor 34 is connected to the other electrode of the source or drain of the transistor 32 and one electrode of the capacitance 35.
  • a node to which the gate of the transistor 34, the other of the source or drain of the transistor 32, and one of the electrodes of the capacitance 35 are connected is also referred to as a holding node.
  • the back gate of the transistor 34 is connected to the other of the source or drain of the transistor 34.
  • the other of the source or drain of the transistor 34 is connected to a wire that provides a low power potential (eg, ground potential).
  • the wiring that gives the ground potential functions as a wiring for passing a current between the source and the drain of the transistor 34.
  • the other of the source or drain of the transistor 34 is connected to the back gate of the transistor 33 and the back gate of the transistor 34.
  • the transistor 34 Since a fixed potential is applied to the back gate of the transistor 33 and the back gate of the transistor 34, the transistor characteristics of the transistor 33 and the transistor 34 are stabilized.
  • the transistor 34 causes an output current corresponding to the potential of the gate of the transistor 34 to flow to the other of the source and the drain.
  • One electrode of the capacitance 35 is connected to the other of the source or drain of the transistor 32 and the gate of the transistor 34.
  • the other electrode of capacitance 35 is connected to the wiring XCL.
  • the capacitance 35 changes the potential of one electrode in response to a change in the potential of the other electrode when one electrode is in an electrically floating state.
  • the transistor 24 and the transistor 34 operate in the subthreshold region unless otherwise specified.
  • the drain current Id of the transistor operating in the subthreshold region can be expressed by the equation (1).
  • q is the elementary charge
  • V g is the gate voltage
  • V th is the threshold voltage
  • ⁇ is a coefficient determined by the device structure and the like.
  • k B is the Boltzmann constant
  • T is the temperature.
  • the drain current Id of the transistor operating in the subthreshold region does not depend on the drain voltage.
  • the current flowing through the transistor 24 and the transistor 34 is the amount of current flowing when operating in the subthreshold region.
  • the current in the subthreshold region of the transistor 24 and the transistor 34 can reduce the influence of the variation of the drain voltage. Therefore, the accuracy of the data obtained by the calculation can be improved.
  • the subthreshold region refers to a region in which the gate voltage is lower than the threshold voltage in the graph showing the gate voltage (Vg) -drain current (Id) characteristics of the transistor.
  • the subthreshold region refers to a region in which a current flows due to carrier diffusion, which deviates from the gradual channel approximation (a model that considers only drift current).
  • the subthreshold region is a region in which the drain current increases exponentially with an increase in the gate voltage.
  • the subthreshold region shall include a region that can be regarded as the region described above.
  • the drain current when the transistor operates in the subthreshold region is called the subthreshold current.
  • the subthreshold current increases exponentially with respect to the gate voltage, regardless of the drain voltage. In the circuit operation using the subthreshold current, the influence of the variation of the drain voltage can be reduced.
  • the transistor 32 and the transistor 22 have a function of holding the potentials of the gate of the transistor 24 and the gate of the transistor 34 by turning them off. Specifically, it has a function of holding a potential according to the data given to the gate of the transistor 34 via the transistor 32.
  • the transistor 32 and the transistor 22 are preferably OS transistors as an example.
  • the channel forming region of the transistor 32 and the transistor 22 is more preferably an oxide containing at least one of indium, gallium, and zinc.
  • indium and element M includes, for example, aluminum, gallium, yttrium, copper, vanadium, berylium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, lanthanum, etc.
  • element M includes, for example, aluminum, gallium, yttrium, copper, vanadium, berylium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, lanthanum, etc.
  • cerium, neodymium, hafnium, tantalum, tungsten, gallium and the like can be mentioned), and oxides containing at least one of zinc may be used.
  • the OS transistor has an extremely small leakage current, that is, the current flowing between the source and drain in the off state.
  • an OS transistor as the transistor 32 and / or the transistor 22
  • the leakage current of the transistor 32 and / or the transistor 22 can be suppressed, so that the power consumption of the semiconductor device 10 can be reduced.
  • the fluctuation of the potential held in each of the gate of the transistor 24 and the gate of the transistor 34 can be made very small, the refreshing operation of the potential can be reduced. Further, by reducing the refresh operation, the power consumption of the semiconductor device 10 can be reduced. Further, by making the leakage current from the holding node to the wiring WCL or the wiring XCL very small, the cell can hold the potential of the holding node for a long time.
  • the drain current per 1 ⁇ m of channel width such as less than 1 ⁇ 10 -20 A, less than 1 ⁇ 10 -22 A, or less than 1 ⁇ 10 -24 A. It is possible to pass an extremely small current.
  • the OS transistor has a channel width of 1.0 ⁇ 10 -8 A or less, 1.0 ⁇ 10 -12 A or less, or 1.0 ⁇ 10 -15 A or less when the gate voltage is the threshold voltage of the transistor. A drain current per 1 ⁇ m can be passed. Therefore, the OS transistor can pass subthreshold currents of different sizes in the range of the gate voltage operating in the subthreshold region.
  • the OS transistor can take a large range of the gate voltage operating in the subthreshold region. Specifically, when the threshold voltage of the OS transistor is Vth , in the subthreshold region, ( Vth -1.0V) or more and Vth or less, or ( Vth -0.5V) or more and Vth or less. It is possible to perform circuit operation using the gate voltage in the voltage range of.
  • the off-current is large and the range of gate voltage operating in the subthreshold region is narrow.
  • the OS transistor can operate in a wider gate voltage range than the Si transistor.
  • the OS transistor Since the bandgap of the metal oxide that functions as an oxide semiconductor is 2.5 eV or more, the OS transistor has a minimum off current. As an example, when the voltage between the source and drain is 3.5 V and the room temperature (25 ° C) is normal, the off current per 1 ⁇ m of channel width is less than 1 ⁇ 10 -20 A, 1 ⁇ 10 -22 A, or 1 ⁇ 10. It can be less than -24A . Therefore, the OS memory has an extremely small amount of charge leaked from the holding node via the OS transistor.
  • the metal oxides applied to the OS transistor are Zn oxide, Zn-Sn oxide, Ga-Sn oxide, In-Ga oxide, In-Zn oxide, and In-M-Zn oxide (M is: Ti, Ga, Y, Zr, La, Ce, Nd, Sn or Hf) and the like.
  • M is: Ti, Ga, Y, Zr, La, Ce, Nd, Sn or Hf
  • oxides containing indium and zinc include aluminum, gallium, ittrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, and tungsten. , Magnesium, etc. may be included, or a plurality of species may be contained.
  • the metal oxide applied to the semiconductor layer is preferably a metal oxide having a crystal portion such as CAAC-OS, CAC-OS, and nc-OS.
  • CAAC-OS is an abbreviation for c-axis-aligned crystalline oxide semiconductor ductor.
  • CAC-OS is an abbreviation for Cloud-Aligned Composite oxide semiconductor ductor.
  • nc-OS is an abbreviation for nanocrystalline oxide semiconductor ductor.
  • CAAC-OS has a c-axis orientation and has a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have strain.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned in the region where a plurality of nanocrystals are connected.
  • the CAC-OS has a function of flowing electrons (or holes) as carriers and a function of not flowing electrons as carriers. By separating the function of flowing electrons and the function of not flowing electrons, both functions can be maximized. That is, by using CAC-OS in the channel formation region of the OS transistor, both a high on current and an extremely low off current can be realized.
  • the OS transistor is a storage type transistor that has a large number of electrons as carriers. Therefore, the influence of DIBL (Drain-Induced Barrier Lowering), which is one of the short-channel effects, is smaller than that of an inverting transistor having a pn junction. That is, the OS transistor has a higher resistance to the short channel effect than the Si transistor.
  • DIBL Drain-Induced Barrier Lowering
  • the current consumption can be reduced because the OS transistor can be operated in a wide current range in the subthreshold region.
  • the transistors 33 and 34 and the transistors 23 and 24 can be manufactured at the same time as the transistor 22 and the transistor 32 by using the OS transistor, the manufacturing process of the arithmetic circuit may be shortened. be.
  • the transistors 33, 34 and the transistors 23, 24 can be transistors (hereinafter, referred to as Si transistors) containing silicon in the channel forming region, other than the OS transistor.
  • Si transistors transistors
  • the silicon for example, amorphous silicon (sometimes referred to as hydrided amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon and the like can be used.
  • the transistors 33, 34 and the transistors 23, 24 are Si transistors
  • a configuration that functions as a back gate of the transistor for example, a configuration in which an electrode or a body electrode is provided, and a potential given to the back gate is the source of the transistors 34, 24.
  • the transistor 22 and the transistor 32 shown in FIG. 1 have a back gate, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • the transistor 22 and the transistor 32 shown in FIG. 1 may have a configuration that does not have a back gate, that is, a transistor having a single gate structure.
  • the potential or signal given to the back gate can be a fixed potential such as a ground potential or a signal given to the gate.
  • the transistors 32 to 34 and the transistors 22 to 24 shown in FIG. 1 are n-channel transistors, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • the transistors 32 to 34 and a part or all of the transistors 22 to 24 may be replaced with p-channel transistors.
  • the transistors 32 to 34 and a part or all of the transistors 22 to 24 may operate as desired, if necessary.
  • the voltage given by the wiring may be changed.
  • the above-mentioned examples of changes regarding the structure and polarity of the transistor are not limited to the transistors 32 to 34 and the transistors 22 to 24.
  • the structure, polarity, and the like of the transistor described in other parts of the specification or the transistor shown in other drawings may be changed in the same manner.
  • the wiring WSL is given a signal that controls the on or off of the transistor 22 and the transistor 32 that function as switches.
  • the wiring WSL functions as a write word line when writing data to the reference cell 21 and the calculation cell 31.
  • Data is written to the reference cell 21 and the calculation cell 31 by applying a current or a voltage corresponding to the data to be written to the wiring XCL or the wiring WCL.
  • the data is written by turning on the transistor 22 and the transistor 32.
  • the wiring WCL is set to H level (high level potential).
  • the wiring WCL is set to L level (low level potential).
  • the wiring WCL has a function of flowing a current amount (weight current or current I Wut ) according to weight data (also referred to as first data or first input data) to the calculation cell 31, or a potential held in the calculation cell. It has a function of giving a constant potential Vd for passing a current according to the above.
  • the wiring XCL has a current amount (reference current or current I Xut ) corresponding to the reference data or a current corresponding to the input data (also referred to as a second data or a second input data) with respect to the reference cell 21 and the calculation cell 31. It has a function to flow an amount (input current or current IX ).
  • Wiring VBL is wiring to which a constant potential Vb is given.
  • the constant potential Vb is a potential for fixing the potentials of the drain terminals of the transistor 24 and the transistor 34 in the reference cell 21 and the calculation cell 31.
  • the drain current Id is the drain voltage Vd because the threshold voltage is lowered due to the drain-induced barrier lowering (DIBL). Will depend on. Therefore, it is effective to apply a constant potential Vb to the gates of the transistor 23 and the transistor 33 to reduce the change in the drain voltage of the transistor 24 and the transistor 34. With this configuration, the accuracy of the data obtained by the calculation can be improved.
  • FIG. 2A shows an outline of an operation at the time of writing data
  • FIG. 2B shows an outline of an operation at the time of reading data.
  • a reference cell unit 20 having a plurality of reference cells 21_1 to 21_m (corresponding to the reference cell 21 in FIG. 1), and a plurality of calculation cells 31_1, 1 to 31_m, n (calculation cells 31 in FIG. 1).
  • the arithmetic cell unit 30 is provided.
  • a plurality of wiring XCLs are illustrated as wirings XCL_1 to XCL_m.
  • a plurality of wiring WCLs are illustrated as wirings WCL_1 to WCL_n. Both m and n are natural numbers.
  • the cells included in the reference cell unit 20 and the calculation cell unit 30 are arranged in a matrix of n + 1 in the row direction and m in the column direction.
  • the reference cell unit 20 and the calculation cell unit 30 may have two or more cells in the row direction and one or more cells in the column direction, as long as they are arranged in a matrix.
  • the terminal CP of the reference cell 21 in the reference cell unit 20 corresponds to the other electrode of the capacitance 25 in FIG.
  • the terminal TW of the reference cell 21 in the reference cell unit 20 corresponds to a terminal to which one of the source or drain of the transistor 22 of FIG. 1 and one of the source or drain of the transistor 23 are connected.
  • the terminal CP of the calculation cell 31 in the calculation cell unit 30 corresponds to the other electrode of the capacitance 35 in FIG.
  • the terminal TX of the arithmetic cell 31 in the arithmetic cell unit 30 corresponds to a terminal to which one of the source or drain of the transistor 32 of FIG. 1 and one of the source or drain of the transistor 33 are connected.
  • a current I Xut is passed through the reference cell 21 in each row.
  • the current given to each row is the normalized current I Xut , which is equal.
  • the current I Xut corresponds to the amount of current (reference current) according to the reference data. Since it is connected to the calculation cell 31 in each row via a capacitance, no current flows.
  • the reference cell 21 operates so as to maintain a voltage corresponding to the flowing current.
  • currents I W1 to I Wn are passed through the arithmetic cells in each column.
  • the currents I W1 to I Wn may be different for each column.
  • currents IX1 to IXm are passed through the reference cells 21 in each row.
  • the currents IX1 to IXm may be different for each row.
  • the current I Xut is preferably equal to the current I Wut .
  • the voltage held in the reference cell 21 is boosted by the currents IX1 to IXm . Since the wirings XCL_1 to XCL_m are also boosted in response to this boosting, the voltage held by the capacitive coupling of the capacitance 35 in the arithmetic cell 31 is boosted. Then, the potentials of the wirings WCL_1 to WCL_n are set to the voltage Vd. At this time, the amount of current Ir flowing through the transistor 34 corresponds to the product of the current value (I W ) held in the calculation cell 31 at the time of data writing and the current value ( IX ) passed through the reference cell 21 at the time of data reading. (Current Ir11 to Irmn ). By estimating the sum of the currents Ir11 to Irm flowing in each column, it is possible to output data corresponding to the calculation result of the sum of products of the input data and the weight data.
  • the sizes (for example, channel length, channel width, transistor configuration, etc.) of the transistors 32 to 34 included in each of the cells included in the arithmetic cell unit 30 are equal to each other.
  • the transistors 22 to 24 included in each of the cells included in the reference cell portion 20 have the same size.
  • the size of the transistor 22 and the size of the transistor 32 are equal to each other.
  • the size of the transistor 23 and the size of the transistor 33 are equal to each other.
  • the size of the transistor 24 and the size of the transistor 34 are equal to each other.
  • the size of the transistor 32 contained in each of the cells 31_1, 1 to 31_m, n is made equal, and the size of the transistor 33 included in each of the cells 31_1, 1 to 31_m, n is made equal.
  • the sizes of the transistors 34 contained in each of cells 31_1, 1 to 31_m, n is substantially the same under the same conditions. Can perform operations.
  • the same conditions here are, for example, the input potentials of the transistor 32 to the source, drain, gate, etc., the input potentials of the transistor 33 to the source, drain, gate, etc., and the source, drain, gate, etc. of the transistor 34. It refers to the input potential, the voltage held in each of the cells 31_1 and 1 to the cells 31_m and n, and the like. Further, the size of the transistor 22 included in each of the cells 21_1 to 21_m is made equal, the size of the transistor 23 included in each of the cells 21_1 to 21_m is made equal, and the size of the transistor 23 is made equal to each of the cells 21_1 to 21_m.
  • cells 21_1 to 21_m can have substantially the same operation and the result of the operation.
  • the same conditions are, for example, the input potentials of the transistor 22 to the source, drain, gate, etc., the input potentials of the transistor 23 to the source, drain, gate, etc., and the source, drain, gate, etc. of the transistor 24. It refers to the input potential, the voltage held in each of the cells 21_1 to 21_m, and the like.
  • the wiring WSL is set to H level, and the transistor 22 and the transistor 32 are set to the ON state (ON).
  • a current I Xut which corresponds to a reference current, is passed through the wiring XCL. Further, a current I W is passed through the wiring WCL.
  • the transistor 22 is turned on.
  • the potential of the holding node, which is the gate of the transistor 24, is V g1 , which is the potential at which the current I Xut flows through the transistor 24.
  • the transistor 24 can pass the current of the current I Xut between the source and the drain of the transistor 24.
  • such an operation may be referred to as “setting (programming) the current flowing between the source and drain of the transistor 24 of the reference cell 21 in IXut ".
  • the transistor 32 is turned on.
  • the potential of the holding node, which is the gate of the transistor 34, is V g2 , which is the potential at which the current I W flows through the transistor 34.
  • the current flowing between the source and drain of the transistor 34 of the arithmetic cell 31 is set to IW .
  • the current I Xut given to the reference cell 21 via the wiring XCL at the time of writing data can be expressed by the equation (2).
  • V g1 is the potential of the holding node which is the gate of the transistor 24.
  • V th1' is the threshold voltage of the transistor 24.
  • the current I W given to the calculation cell 31 via the wiring WCL at the time of writing data can be expressed by the equation (3).
  • V g2 is the potential of the holding node which is the gate of the transistor 34.
  • V th1 is the threshold voltage of the transistor 34.
  • the current I W can be represented by the product of the weight data w and the normalized current I Wut .
  • the voltage Vb applied to the wiring VBL is Vb>Vth2'andVb> Vth2, where Vth2 is the threshold voltage of the transistor 33 and Vth2'is the threshold voltage of the transistor 23.
  • the drain voltage of the transistor 24 can be set to (Vb-Vth2). Therefore, the drain voltage of the transistor 34 can be set to (Vb-Vth2'). That is, the drain voltage of the transistor 24 and the transistor 34 can be set to a potential that does not depend on the potential of the wiring WCL and the wiring XCL. Therefore, it is possible to suppress the decrease in the threshold voltage due to the DIBL of the transistor 34 and the transistor 24, and improve the accuracy of the data obtained by the calculation.
  • a period for holding the set current can be provided in the period between the time of writing the data and the time of reading the data.
  • the transistor 22 and the transistor 32 are turned off.
  • the transistor 22 and the transistor 32 can continue to hold the potential of the holding node corresponding to the set current by using the OS transistor.
  • the wiring WSL is set to the L level, and the transistor 22 is set to the OFF state (OFF).
  • a current IX corresponding to an input current is passed through the wiring XCL.
  • the potential of the holding node, which is the gate of the transistor 24, fluctuates as V g1 + ⁇ due to the current IX flowing through the transistor 24, and the potential of the wiring XCL also fluctuates.
  • the wiring WSL is set to the L level, and the transistor 32 is set to the OFF state (OFF). Therefore, the holding node of the arithmetic cell 31 is electrically in a floating state (floating).
  • the potential V g2 of the holding node of the calculation cell 31 fluctuates due to the capacitance coupling of the capacitance 35 due to the fluctuation of the potential of the wiring XCL due to the operation of the reference cell 21, and becomes V g1 + ⁇ .
  • a current Ir flows through the transistor 34 of the calculation cell 31.
  • V g1 + ⁇ is the potential change of the holding node of the reference cell 21 due to the current IX flowing through the reference cell 21.
  • ⁇ can be represented by the input data x shown in equation (5).
  • the current IX can be represented by the product of the input data x and the normalized current IXut .
  • the wiring WCL is set to a voltage V d so that a current flows through the calculation cell 31 in each row. Then, the current Ir flowing through the transistor 34 of the calculation cell 31 can be expressed by the equation (6) by changing the potential of the holding node of the calculation cell 31 to V g2 + ⁇ .
  • Ir in equations (3), (5) to (6) can be estimated as a current corresponding to the product of the weight data w and the input data x. Since the current flowing in the calculation cell 31 of each row can be added up, the current flowing in the wiring WCL is output to the outside according to the calculation result of the product-sum calculation process according to the weight data w and the input data x. It can output a signal.
  • the arithmetic cell 31A shown in FIGS. 4A and 4B is a circuit diagram shown as a comparative example in which the transistor 22 and the transistor 33 are not present in the semiconductor device 10 of FIG.
  • the threshold value of the transistor 34A included in the calculation cell 31A is set to 0.5V in order to explain a specific operation example.
  • the potential Vb is 0.7V.
  • the transistor 32A is turned off, and V d corresponding to the potential of the wiring WCL is set to 1.2 V. Since it is necessary to pass the current Ir through the arithmetic cells in each row, it is necessary to set V d higher during the data read operation.
  • the drain voltage of the transistor 34A becomes 0.4V and 1.2V in the data writing operation and the data reading operation, and the voltage difference becomes large. Therefore, the current Ir flowing through the calculation cell 31A also has a large variation.
  • FIGS. 4C and 4D show the case where the same operation as in FIGS. 4A and 4B is performed for comparison.
  • FIGS. 4C and 4D illustrate each configuration of the arithmetic cell 31.
  • the threshold voltages of the transistor 33 and the transistor 34 are both set to 0.5V.
  • the potential Vb is 0.7V.
  • the drain voltage of the transistor 34 is 0.2 V, which is a voltage obtained by lowering the voltage Vb by the threshold voltage of the transistor 33.
  • the transistor 32 is turned off and V d , which corresponds to the voltage of the wiring WCL, is set to 1.2 V. Since it is necessary to pass the current Ir through the arithmetic cells in each row, it is necessary to set V d higher during the data read operation.
  • the drain voltage of the transistor 34 is 0.2 V, which is a voltage obtained by lowering the voltage Vb by the threshold voltage of the transistor 33, as in FIG. 4C.
  • the drain voltage of the transistor 34A is 0.2V in both the data writing operation and the data reading operation, and the voltage difference becomes small. Therefore, the variation of the current Ir flowing through the calculation cell 31 can be reduced.
  • the semiconductor device 10B shown in FIG. 5 has a reference cell 21B and an arithmetic cell 31B.
  • the reference cell 21B has a transistor 22, a transistor 23B, a transistor 24B, and a capacitance 25.
  • the arithmetic cell 31B has a transistor 32, a transistor 33B, a transistor 34B, and a capacitance 35.
  • a voltage V body is applied to the back gates of the transistor 23B and the transistor 24B.
  • the voltage V body is a voltage smaller than the ground potential. The transistor characteristics of the transistor 23B and the transistor 24B are stabilized.
  • a voltage V body is applied to the transistor 33B and the back gate of the transistor 34B.
  • the transistor characteristics of the transistor 33B and the transistor 34B are stabilized.
  • the semiconductor device 10B of FIG. 5 will be described in the same manner as in FIGS. 4A, 4B and 4C, 4D with reference to FIGS. 6A and 6B.
  • FIGS. 6A and 6B illustrate each configuration of the arithmetic cell 31B.
  • the threshold voltages of the transistor 33B and the transistor 34B are both set to 0.8V.
  • the voltage Vb is 1.0V.
  • the threshold voltage of the transistor 33B and the transistor 34B is expressed as being positively shifted, for example, from 0.5V to 0.8V by a voltage V body of, for example, -1V.
  • the drain voltage of the transistor 34B is 0.2V, which is a voltage obtained by lowering the voltage Vb by the threshold voltage of the transistor 33B.
  • the transistor 32 is turned off and V d , which corresponds to the voltage of the wiring WCL, is set to 1.2 V. Since it is necessary to pass the current Ir through the arithmetic cells in each row, it is necessary to set V d higher during the data read operation.
  • the drain voltage of the transistor 34B is 0.2V, which is a voltage obtained by lowering the voltage Vb by the threshold voltage of the transistor 33B, as in FIG. 6A.
  • the drain voltage of the transistor 34B becomes 0.2V in both the data writing operation and the data reading operation, and the voltage difference becomes small. Therefore, it is possible to reduce the variation in the current Ir in the arithmetic cell to be read.
  • the change in the drain voltage of the transistor 33B can be reduced by the voltage V body .
  • the difference in the drain voltage of the transistor 33B between the data writing operation and the data reading operation is 0.5V (difference between 1.2V and 0.7V).
  • the difference in the drain voltage of the transistor 33B between the data writing operation and the data reading operation is 0.8V (difference between 1.2V and 0.4V). Is.
  • the semiconductor device 10B of FIG. 5 can suppress fluctuations in the characteristics of the transistor due to fluctuations in the drain voltage, and can reduce variations in the current Ir in the data read operation.
  • one aspect of the present invention can provide a semiconductor device with improved accuracy of read data.
  • the arithmetic unit has a circuit capable of multiply-accumulate operation.
  • the arithmetic unit may be referred to as an arithmetic circuit.
  • FIG. 7 shows a configuration example of an arithmetic unit that performs a product-sum operation of the first data and the second data.
  • the arithmetic unit MAC1 shown in FIG. 7 performs a product-sum calculation of the first data (weight data) corresponding to the potential held in each cell and the input second data (input data), and the product-sum operation. It is a circuit that calculates the activation function using the result of the calculation.
  • the first data and the second data can be, for example, analog data or multi-valued data (discrete data).
  • the arithmetic unit MAC1 has a circuit WCS, a circuit XCS, a circuit WSD, a circuit SWS1, a circuit SWS2, a cell array CA, and a conversion circuit ITRZ_1 to a conversion circuit ITRZ_n.
  • the cell array CA has cells 31_1 to 1 to cells 31_m, n and cells 21_1 to 21_m.
  • each of the cells 31_1, 1 to 31_m, n has a transistor 32, a transistor 33, a transistor 34, and a capacity 35, as in the arithmetic cell 31 described in the above embodiment.
  • each of the cells 21_1 to 21_m has a transistor 22, a transistor 23, a transistor 24, and a capacity 25, as in the reference cell 21 described in the above embodiment.
  • “one of the source or drain” described in the first embodiment may be described as a "first terminal”
  • the other of the source or drain may be described as a "second terminal”.
  • the capacity "one electrode” may be described as "first terminal”
  • the “other electrode” may be described as "second terminal”.
  • connection point between the first terminal of the transistor 32, the gate of the transistor 34, and the first terminal of the capacity 35 is a node NN_1.
  • similar connection points are designated as node NN_1n, node NN_m1 and node NN_mn.
  • similar connection points are designated as node NN_ref1 and node NNref_m. Note that the nodes NN_1 to node NN_mn and the nodes NNref_1 to node NNref_m function as holding nodes for their respective cells.
  • the circuit SWS1 has a transistor F3_1 to a transistor F3_n as an example.
  • the first terminal of the transistor F3_1 is electrically connected to the wiring WCL_1, the second terminal of the transistor F3_1 is electrically connected to the circuit WCS, and the gate of the transistor F3_1 is electrically connected to the wiring SWL1. ..
  • the first terminal of the transistor F3_n is electrically connected to the wiring WCL_n, the second terminal of the transistor F3_n is electrically connected to the circuit WCS, and the gate of the transistor F3_n is electrically connected to the wiring SWL1. ..
  • each of the transistors F3_1 to F3_n for example, a transistor applicable to the transistor of the cell array CA can be used.
  • the circuit SWS1 functions as a circuit for making a conduction state or a non-conduction state between the circuit WCS and each of the wiring WCL_1 to the wiring WCL_n.
  • the circuit SWS2 has a transistor F4_1 to a transistor F4_n as an example.
  • the first terminal of the transistor F4_1 is electrically connected to the wiring WCL_1, the second terminal of the transistor F4_1 is electrically connected to the input terminal of the conversion circuit ITRZ_1, and the gate of the transistor F4_1 is electrically connected to the wiring SWL2. It is connected.
  • the first terminal of the transistor F4_n is electrically connected to the wiring WCL_n, the second terminal of the transistor F4_n is electrically connected to the input terminal of the conversion circuit ITRZ_n, and the gate of the transistor F4_n is electrically connected to the wiring SWL2. It is connected.
  • each of the transistors F4_1 to the transistor F4_n for example, a transistor applicable to the transistor of the cell array CA can be used. In particular, it is preferable to use an OS transistor as each of the transistors F4_1 to F4_n.
  • the circuit SWS2 has a function of setting a conduction state or a non-conduction state between the wiring WCL_1 and the conversion circuit ITRZ_1 and between the wiring WCL_n and the conversion circuit ITRZ_n.
  • the circuit WCS has a function of supplying data to be stored in each cell of the cell array CA.
  • the circuit XCS is electrically connected to the wiring XCL_1 to the wiring XCL_m.
  • the circuit XCS has a function of passing a current of a current amount according to the reference data described later or a current of a current amount according to the second data to each of the cells 21_1 and the cells 21_m of the cell array CA.
  • the circuit WSD is electrically connected to the wiring WSL_1 to the wiring WSL_m.
  • the circuit WSD writes the first data to the cells 31_1 to 1 to the cells 31_m, n
  • the circuit WSD supplies a predetermined signal to the wiring WSL_1 to the wiring WSL_m to obtain a row of the cell array CA to which the first data is written.
  • the circuit WSD is electrically connected to the wiring SWL1 and the wiring SWL2 as an example.
  • the circuit WSD has a function of making a predetermined signal between the circuit WCS and the cell array CA in a conductive state or a non-conducting state by supplying a predetermined signal to the wiring SWL1, and a conversion circuit by supplying a predetermined signal to the wiring SWL2. It has a function of making the ITRZ_1 to the conversion circuit ITRZ_n a conductive state or a non-conducting state between the cell array CA.
  • Each of the conversion circuit ITRZ_1 to the conversion circuit ITRZ_n has an input terminal and an output terminal as an example.
  • the output terminal of the conversion circuit ITRZ_1 is electrically connected to the wiring OL_1
  • the output terminal of the conversion circuit ITRZ_n is electrically connected to the wiring OL_n.
  • Each of the conversion circuit ITRZ_1 to the conversion circuit ITRZ_n has a function of converting a voltage according to the amount of the current by inputting a current to the input terminal and outputting the voltage from the output terminal.
  • the voltage may be, for example, an analog voltage, a digital voltage, or the like.
  • each of the conversion circuit ITRZ_1 to the conversion circuit ITRZ_n may have a function-based arithmetic circuit. In this case, for example, the converted voltage may be used to perform a function calculation by the calculation circuit, and the result of the calculation may be output to the wiring OL_1 to the wiring OL_n.
  • a sigmoid function for example, a tanh function, a softmax function, a ReLU function, a threshold function, or the like can be used as the above-mentioned functions.
  • Circuit WCS Circuit XCS
  • circuit WCS Circuit XCS
  • FIG. 8A is a block diagram showing an example of the circuit WCS. Note that FIG. 8A also shows the circuit SWS1, the transistor F3, the wiring SWL1, and the wiring WCL in order to show the electrical connection with the circuits around the circuit WCS. Further, the transistor F3 is any one of the transistor F3_1 to the transistor F3_n included in the arithmetic unit MAC1 of FIG. 7, and the wiring WCL is the wiring WCL_1 to the wiring WCL_n included in the arithmetic unit MAC1 of FIG. Either one.
  • the circuit WCS shown in FIG. 8A has a switch SWW as an example.
  • the first terminal of the switch SWW is electrically connected to the second terminal of the transistor F3, and the second terminal of the switch SWW is electrically connected to the wiring VINIL1.
  • the wiring VINIL1 functions as a wiring that gives a potential for initialization to the wiring WCL, and the potential for initialization can be a ground potential (GND), a low level potential, a high level potential, or the like.
  • the switch SWW is turned on only when a potential for initialization is applied to the wiring WCL, and is turned off at other times.
  • the switch SWW for example, an analog switch or an electric switch such as a transistor can be applied.
  • a transistor for example, a transistor applicable to the transistor included in the cell array CA can be used as the transistor.
  • a mechanical switch may be applied.
  • the circuit WCS of FIG. 8A has a plurality of current source CSs as an example.
  • the circuit WCS has a function of outputting the first data of K bits (2 K value) (K is an integer of 1 or more) as a current, and in this case, the circuit WCS has 2K -1 pieces. It has a current source CS.
  • the circuit WCS has one current source CS that outputs information corresponding to the value of the first bit as a current, and has two current source CSs that output information corresponding to the value of the second bit as a current. It also has 2K-1 current sources CS that output information corresponding to the value of the K-bit as a current.
  • each current source CS has a terminal T1 and a terminal T2.
  • the terminal T1 of each current source CS is electrically connected to the second terminal of the transistor F3 included in the circuit SWS1.
  • the terminal T2 of one current source CS is electrically connected to the wiring DW_1
  • each of the terminals T2 of the two current source CSs is electrically connected to the wiring DW_1, and two K-1 current sources.
  • Each of the terminals T2 of the CS is electrically connected to the wiring DW_K.
  • the plurality of current sources CS included in the circuit WCS each have a function of outputting the same constant current I Wut from the terminal T1.
  • the constant current I Wut corresponds to the standardized current I Wut described in the first embodiment.
  • the error of the constant current I Wut output from each of the terminals T1 of the plurality of current sources CS is preferably 10% or less, more preferably 5% or less, and even more preferably 1% or less.
  • the wiring DW_1 to the wiring DW_K function as wiring for transmitting a control signal for outputting a constant current I Wut from the electrically connected current source CS.
  • the current source CS electrically connected to the wiring DW_1 causes I Wut to flow through the second terminal of the transistor F3 as a constant current.
  • the current source CS electrically connected to the wiring DW_1 does not output I Wut.
  • the current flowing by one current source CS electrically connected to the wiring DW_1 corresponds to the value of the first bit
  • the current flowing by the two current source CS electrically connected to the wiring DW_1 corresponds to the value of the first bit.
  • the current flowing through the K current sources CS electrically connected to the wiring DW_K, which corresponds to the value of the second bit, corresponds to the value of the K bit.
  • FIG. 8A illustrates the circuit WCS when K is an integer of 3 or more, but when K is 1, the circuit WCS of FIG. 8A is electrically connected to the wiring DW_2 to the wiring DW_K.
  • the configuration may be such that the current source CS is not provided.
  • the circuit WCS of FIG. 8A may be configured so as not to provide the current source CS electrically connected to the wiring DW_3 to the wiring DW_K.
  • the current source CS1 shown in FIG. 9A is a circuit applicable to the current source CS included in the circuit WCS of FIG. 8A, and the current source CS1 has a transistor Tr1 and a transistor Tr2.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring VDDL, and the second terminal of the transistor Tr1 is electrically connected to the gate of the transistor Tr1, the back gate of the transistor Tr1, and the first terminal of the transistor Tr2. It is connected.
  • the second terminal of the transistor Tr2 is electrically connected to the terminal T1, and the gate of the transistor Tr2 is electrically connected to the terminal T2. Further, the terminal T2 is electrically connected to the wiring DW.
  • the wiring DW is any one of the wiring DW_1 to the wiring DW_n in FIG. 8A.
  • Wiring VDDL functions as wiring that gives a constant voltage.
  • the constant voltage can be, for example, a high level potential.
  • the constant voltage given by the wiring VDDL is set to a high level potential
  • a high level potential is input to the first terminal of the transistor Tr1.
  • the potential of the second terminal of the transistor Tr1 is set to a potential lower than the high level potential.
  • the first terminal of the transistor Tr1 functions as a drain
  • the second terminal of the transistor Tr1 functions as a source.
  • the gate-source voltage of the transistor Tr1 is 0V. Therefore, when the threshold voltage of the transistor Tr1 is within an appropriate range, a current (drain current) in the current range of the subthreshold region flows between the first terminal and the second terminal of the transistor Tr1.
  • the amount of the current is preferably 1.0 ⁇ 10 -8 A or less, and more preferably 1.0 ⁇ 10 -12 A or less. Further, it is more preferably 1.0 ⁇ 10 -15 A or less. Further, for example, it is more preferable that the current is within a range in which the current increases exponentially with respect to the gate-source voltage. That is, the transistor Tr1 functions as a current source for passing a current in the current range when operating in the subthreshold region.
  • the current corresponds to the above-mentioned I Wut or the later-mentioned I Xut .
  • the transistor Tr2 functions as a switching element.
  • the first terminal of the transistor Tr2 functions as a drain and the second terminal of the transistor Tr2 functions as a source.
  • the back gate of the transistor Tr2 and the second terminal of the transistor Tr2 are electrically connected, the voltage between the back gate and the source is 0V. Therefore, when the threshold voltage of the transistor Tr2 is within an appropriate range, the transistor Tr2 is turned on by inputting a high level potential to the gate of the transistor Tr2, and the gate of the transistor Tr2 is low. When the level potential is input, the transistor Tr2 is turned off.
  • the current in the current range of the subthreshold region described above flows from the second terminal of the transistor Tr1 to the terminal T1, and when the transistor Tr2 is in the off state, the current is the transistor Tr1. It is assumed that the current does not flow from the second terminal to the terminal T1.
  • the circuit applicable to the current source CS included in the circuit WCS of FIG. 8A is not limited to the current source CS1 of FIG. 9A.
  • the current source CS1 has a configuration in which the back gate of the transistor Tr2 and the second terminal of the transistor Tr2 are electrically connected, but the back gate of the transistor Tr2 is electrically connected to another wiring. It may be configured as such.
  • An example of such a configuration is shown in FIG. 9B.
  • the current source CS2 shown in FIG. 9B has a configuration in which the back gate of the transistor Tr2 is electrically connected to the wiring VTHL.
  • the threshold voltage of the transistor Tr2 can be changed. In particular, by increasing the threshold voltage of the transistor Tr2, the off-current of the transistor Tr2 can be reduced.
  • the current source CS1 has a configuration in which the back gate of the transistor Tr1 and the second terminal of the transistor Tr1 are electrically connected, but the back gate of the transistor Tr2 and the second terminal are connected to each other.
  • the voltage may be held by the capacity.
  • FIG. 9C An example of such a configuration is shown in FIG. 9C.
  • the current source CS3 shown in FIG. 9C has a transistor Tr3 and a capacitance C6 in addition to the transistor Tr1 and the transistor Tr2.
  • the second terminal of the transistor Tr1 and the back gate of the transistor Tr1 are electrically connected via the capacitance C6, and the back gate of the transistor Tr1 and the first terminal of the transistor Tr3 are electrically connected.
  • the current source CS3 has a configuration in which the second terminal of the transistor Tr3 is electrically connected to the wiring VTL, and the gate of the transistor Tr3 is electrically connected to the wiring VWL.
  • the current source CS3 can make the wiring VTL and the back gate of the transistor Tr1 conductive by applying a high level potential to the wiring VWL to turn on the transistor Tr3.
  • a predetermined potential can be input from the wiring VTL to the back gate of the transistor Tr1.
  • the voltage between the second terminal of the transistor Tr1 and the back gate of the transistor Tr1 can be maintained by the capacitance C6. That is, the threshold voltage of the transistor Tr1 can be changed by determining the voltage applied to the back gate of the transistor Tr1 by the wiring VTL, and the threshold voltage of the transistor Tr1 is fixed by the transistor Tr3 and the capacitance C6. can do.
  • the circuit applicable to the current source CS included in the circuit WCS of FIG. 8A may be the current source CS4 shown in FIG. 9D.
  • the current source CS4 has a configuration in which the back gate of the transistor Tr2 is electrically connected to the wiring VTHL instead of the second terminal of the transistor Tr2 in the current source CS3 of FIG. 9C. That is, the current source CS4 can change the threshold voltage of the transistor Tr2 according to the potential given by the wiring VTHL, similarly to the current source CS2 of FIG. 9B.
  • the current source CS4 when a large current flows between the first terminal and the second terminal of the transistor Tr1, it is necessary to increase the on-current of the transistor Tr2 in order to allow the current to flow from the terminal T1 to the outside of the current source CS4. ..
  • the current source CS4 applies a high level potential to the wiring VTHL, lowers the threshold voltage of the transistor Tr2, and raises the on-current of the transistor Tr2, so that the first terminal of the transistor Tr1 ⁇ 2nd. A large current flowing between the terminals can be passed from the terminal T1 to the outside of the current source CS4.
  • the circuit WCS outputs a current corresponding to the first data of the K bit. can do.
  • the amount of the current can be, for example, a current flowing between the first terminal and the second terminal within the range in which the transistor 34 operates in the subthreshold region.
  • the circuit WCS of FIG. 8B has a configuration in which one current source CS of FIG. 9A is connected to each of the wiring DW_1 to the wiring DW_K.
  • the channel width of the transistor Tr1_1 is w_1
  • the channel width of the transistor Tr1_2 is w_2
  • the channel width of the transistor Tr1_K is w_K
  • the circuit WCS shown in FIG. 8B corresponds to the first data of the K bit, similarly to the circuit WCS of FIG. 8A. It can output current.
  • the transistor Tr1 including the transistor Tr1_1 to the transistor Tr2_K
  • the transistor Tr2 including the transistor Tr2_1 to the transistor Tr2_K
  • the transistor Tr3 for example, a transistor applicable to the transistor of the cell array CA can be used.
  • an OS transistor it is preferable to use an OS transistor as the transistor Tr1 (including the transistor Tr1_1 to the transistor Tr2_K), the transistor Tr2 (including the transistor Tr2_1 to the transistor Tr2_K), and the transistor Tr3.
  • FIG. 8C is a block diagram showing an example of the circuit XCS. Note that FIG. 8C also shows the wiring XCL in order to show the electrical connection with the circuits around the circuit WCS. Further, the wiring XCL is any one of the wiring XCL_1 and the wiring XCL_m included in the arithmetic unit MAC1 of FIG. 7.
  • the circuit XCS shown in FIG. 8C has a switch SWX as an example.
  • the first terminal of the switch SWX is electrically connected to the wiring XCL and the plurality of current sources CS, and the second terminal of the switch SWX is electrically connected to the wiring VINIL 2.
  • the wiring VINIL 2 functions as a wiring that gives a potential for initialization to the wiring XCL, and the potential for initialization can be a ground potential (GND), a low level potential, a high level potential, or the like. Further, the potential for initialization given by the wiring VINIL2 may be equal to the potential given by the wiring VINIL1.
  • the switch SWX is turned on only when a potential for initialization is applied to the wiring XCL, and is turned off at other times.
  • the switch SWX can be, for example, a switch applicable to the switch SWW.
  • the circuit configuration of the circuit XCS of FIG. 8C can be substantially the same as that of the circuit WCS of FIG. 8A.
  • the circuit XCS has a function of outputting reference data as a current and a function of outputting second data of L bits (2 L value) (L is an integer of 1 or more) as a current.
  • the circuit XCS has 2 L -1 current source CS.
  • the circuit XCS has one current source CS that outputs information corresponding to the value of the first bit as a current, and has two current source CSs that output information corresponding to the value of the second bit as a current. It has 2 L-1 current sources CS that output information corresponding to the value of the L-th bit as a current.
  • the value of the first bit can be "1" and the value of the second and subsequent bits can be "0".
  • the terminal T2 of one current source CS is electrically connected to the wiring DX_1, and each of the terminals T2 of the two current source CSs is electrically connected to the wiring DX_1 .
  • Each of the terminals T2 of the current source CS is electrically connected to the wiring DX_L.
  • the plurality of current sources CS included in the circuit XCS each have a function of outputting IXut from the terminal T1 as the same constant current.
  • the wiring DX_1 to the wiring DX_L function as wiring for transmitting a control signal for outputting the IXut from the electrically connected current source CS. That is, the circuit XCS has a function of passing a current corresponding to the information of the L bits sent from the wiring DX_1 to the wiring DX_L to the wiring XCL.
  • the constant current I Xut output from each of the terminals T1 of the plurality of current source CSs is preferably within 10%, more preferably within 5%, and even more preferably within 1%. In this embodiment, it is assumed that there is no error in the constant current I Xut output from the terminals T1 of the plurality of current sources CS included in the circuit XCS.
  • any one of the current source CS1 to the current source CS4 of FIGS. 9A to 9D can be applied as in the current source CS of the circuit WCS.
  • the wiring DW shown in FIGS. 9A to 9D may be replaced with the wiring DX.
  • the circuit XCS can pass a current in the current range of the subthreshold region to the wiring XCL as reference data or the second data of the L bit.
  • the same circuit configuration as the circuit WCS shown in FIG. 8B can be applied.
  • the circuit WCS shown in FIG. 8B is replaced with the circuit XCS
  • the wiring DW_1 is replaced with the wiring DX_1
  • the wiring DW_K is replaced with the wiring DX_L
  • the switch SWW is replaced with the switch SWX
  • the wiring VINIL1 is replaced. It may be considered by replacing it with the wiring VINIL2.
  • Conversion circuit ITRZ_1 to conversion circuit ITRZ_n >>
  • a specific example of a circuit applicable to the conversion circuit ITRZ_1 to the conversion circuit ITRZ_n included in the arithmetic unit MAC1 of FIG. 7 will be described.
  • the conversion circuit ITRZ1 shown in FIG. 10A is an example of a circuit applicable to the conversion circuit ITRZ_1 to the conversion circuit ITRZ_n of FIG. 7. Note that FIG. 10A also shows the circuit SWS2, the wiring WCL, the wiring SWL2, and the transistor F4 in order to show the electrical connection with the circuits around the conversion circuit ITRZ1. Further, the wiring WCL is any one of the wiring WCL_1 to the wiring WCL_n included in the arithmetic unit MAC1 of FIG. 7, and the transistor F4 is the transistor F4_1 to the transistor F4_n included in the arithmetic unit MAC1 of FIG. Either one.
  • the conversion circuit ITRZ1 of FIG. 10A is electrically connected to the wiring WCL via the transistor F4. Further, the conversion circuit ITRZ1 is electrically connected to the wiring OL.
  • the conversion circuit ITRZ1 has a function of converting the current flowing from the conversion circuit ITRZ1 to the wiring WCL or the current flowing from the wiring WCL to the conversion circuit ITRZ1 into an analog voltage and outputting the analog voltage to the wiring OL. That is, the conversion circuit ITRZ1 has a current-voltage conversion circuit.
  • the conversion circuit ITRZ1 of FIG. 10A has a resistor R5 and an operational amplifier OP1 as an example.
  • the inverting input terminal of the operational amplifier OP1 is electrically connected to the first terminal of the resistor R5 and the second terminal of the transistor F4.
  • the non-inverting input terminal of the operational amplifier OP1 is electrically connected to the wiring VRL.
  • the output terminal of the operational amplifier OP1 is electrically connected to the second terminal of the resistor R5 and the wiring OL.
  • Wiring VRL functions as wiring that gives a constant voltage.
  • the constant voltage may be, for example, a ground potential (GND), a low level potential, or the like.
  • the conversion circuit ITRZ1 has the configuration shown in FIG. 10A, so that the current flowing from the wiring WCL to the conversion circuit ITRZ1 via the transistor F4, or the current flowing from the conversion circuit ITRZ1 to the wiring WCL via the transistor F4. , It can be converted into an analog voltage and output to the wiring OL.
  • the inverting input terminal of the operational capacitor OP1 becomes virtual ground, so the analog voltage output to the wiring OL is based on the ground potential (GND). It can be a voltage.
  • the conversion circuit ITRZ1 of FIG. 10A is configured to output an analog voltage, but the circuit configuration applicable to the conversion circuit ITRZ_1 to the conversion circuit ITRZ_n of FIG. 7 is not limited to this.
  • the conversion circuit ITRZ1 may be configured to have an analog-digital conversion circuit ADC as shown in FIG. 10B.
  • the input terminal of the analog-digital conversion circuit ADC is electrically connected to the output terminal of the operational amplifier OP1 and the second terminal of the resistor R5, and the analog-to-digital conversion circuit ADC has.
  • the output terminal is electrically connected to the wiring OL.
  • the conversion circuit ITRZ2 of FIG. 10B can output a digital signal to the wiring OL.
  • the conversion circuit ITRZ2 when the digital signal output to the wiring OL is 1 bit (binary value), the conversion circuit ITRZ2 may be replaced with the conversion circuit ITRZ3 shown in FIG. 10C.
  • the conversion circuit ITRZ3 of FIG. 10C has a configuration in which a comparator CMP1 is provided in the conversion circuit ITRZ1 of FIG. 10A. Specifically, in the conversion circuit ITRZ3, the first input terminal of the comparator CMP1 is electrically connected to the output terminal of the operational amplifier OP1 and the second terminal of the resistor R5, and the second input terminal of the comparator CMP1 is wired VRL2. The output terminal of the comparator CMP1 is electrically connected to the wiring OL.
  • the wiring VRL2 functions as a wiring that gives a potential for comparison with the potential of the first terminal of the comparator CMP1.
  • the conversion circuit ITRZ3 of FIG. 10C has a magnitude of the voltage converted from the current flowing between the source and the drain of the transistor F4 by the current-voltage conversion circuit and the voltage given by the wiring VRL2.
  • a low level potential or a high level potential can be output to the wiring OL.
  • the conversion circuit ITRZ_1 to the conversion circuit ITRZ_n applicable to the arithmetic unit MAC1 of FIG. 7 is not limited to the conversion circuit ITRZ1 to the conversion circuit ITRZ3 shown in FIGS. 10A to 10C, respectively.
  • the conversion circuit ITRZ1 to the conversion circuit ITRZ3 have a functional arithmetic unit.
  • the arithmetic unit of the function system can be an arithmetic unit such as a sigmoid function, a tanh function, a softmax function, a ReLU function, or a threshold function.
  • FIG. 11 shows a timing chart of an operation example of the arithmetic unit MAC1.
  • the timing chart of FIG. 11 shows wiring SWL1, wiring SWL2, wiring WSL_i (i is an integer of 1 or more and m-1 or less), wiring WSL_i + 1, and wiring in the period from time T11 to time T23 and in the vicinity thereof. It shows the fluctuation of the potential of XCL_i, wiring XCL_i + 1, node NN_i, j (j is an integer of 1 or more and n-1 or less), node NN_i + 1, j, node NNref_i, and node NNref_i + 1. Further, in the timing chart of FIG.
  • the currents I 34_i, j flowing between the first terminal and the second terminal of the transistors 33, 34 included in the cells 31_i, j and the transistors included in the cell 21_i are shown.
  • the fluctuation of the current I 24_i + 1 flowing between the first terminal and the second terminal of the transistors 23 and 24 included in the cell 21_i + 1 are also shown.
  • the circuit WCS of FIG. 8A is applied as the circuit WCS of the arithmetic unit MAC1, and the circuit XCS of FIG. 8C is applied as the circuit XCS of the arithmetic unit MAC1.
  • the source potentials of the transistor 24 and the transistor 34 are set to the ground potential GND. Further, before the time T11, it is assumed that the potentials of the node NN_i, j, the node NN_i + 1, j, the node NNref_i, and the node NNref_i + 1 are set to the ground potential GND as the initial setting. Specifically, for example, the potential for initialization of the wiring VINIL1 in FIG. 8A is set to the ground potential GND, and the switch SWW, the transistor F3, and the respective transistors 32 included in the cell 31_i, j and the cell 31_i + 1, j are used.
  • the potentials of the nodes NN_i, j and the nodes NN_i + 1, j can be set to the ground potential GND. Further, for example, the potential for initialization of the wiring VINIL2 in FIG. 8C is set to the ground potential GND, and the switch SWX and the respective transistors 22 included in the cells 31_i, j and the cells 31_i + 1, j are turned on. , Nodes NNref_i, j, and nodes NNref_i + 1, j can be set to the ground potential GND.
  • the gate potentials of the transistor 23 and the transistor 33 are constant potential Vb.
  • the first terminals of the transistor 23 and the transistor 33 can be set to the voltage Vb-Vth which is lower than the constant potential Vb by the threshold voltage. .. Therefore, it is possible to suppress the rise of the second terminal (drain side) of the transistors 24 and 34.
  • ⁇ From time T11 to time T12 a high level potential (denoted as High in FIG. 11) is applied to the wiring SWL1 and a low level potential (denoted as Low in FIG. 11) is applied to the wiring SWL2.
  • a high level potential is applied to each gate of the transistor F3_1 to the transistor F3_n, each of the transistor F3_1 to the transistor F3_n is turned on, and a low level potential is applied to each gate of the transistor F4_1 to the transistor F4_n.
  • Transistor F4_1 to transistor F4_n are each turned off.
  • a low level potential is applied to the wiring WSL_i and the wiring WSL_i + 1.
  • a low level potential is applied to the gate of the transistor 32 included in the cells 31_i, 1 to 31_i, n in the i-th row of the cell array CA and the gate of the transistor 22 included in the cell 21_i.
  • each transistor 32 and the transistor 22 are turned off.
  • a low level potential is applied to the gate of the transistor 32 included in the cells 31_i + 1,1 to the cells 31_i + 1, n in the i + 1 row of the cell array CA and the gate of the transistor 22 included in the cell 21_i + 1. , Each transistor 32 and the transistor 22 are turned off.
  • the ground potential GND is applied to the wiring XCL_i and the wiring XCL_i + 1.
  • the wiring XCL shown in FIG. 8C is the wiring XCL_i and the wiring XCL_i + 1
  • the potential for initializing the wiring VINIL2 is set to the ground potential GND, and the switch SWX is turned on.
  • Wiring XCL_i, and wiring XCL_i + 1 can be set to the ground potential GND.
  • the first data is not input to the wiring DW_1 to the wiring DW_K.
  • the wiring XCL shown in FIG. 8C is each of the wiring XCL_1 to the wiring XCL_K, the second data is not input to the wiring DX_1 to the wiring DX_L.
  • a low level potential is input to each of the wiring DW_1 to the wiring DW_K in the circuit WCS of FIG. 8A, and the low level is input to each of the wiring DX_1 to the wiring DX_L in the circuit XCS of FIG. 8C. It is assumed that the electric potential is input.
  • a high level potential is applied to the wiring WSL_i between time T12 and time T13.
  • a high level potential is applied to the gate of the transistor 32 included in the cells 31_i, 1 to 31_i, n in the i-th row of the cell array CA and the gate of the transistor 22 included in the cell 21_i.
  • each transistor 32 and the transistor 22 are turned on.
  • a low level potential is applied to the wiring WSL_1 to the wiring WSL_m excluding the wiring WSL_i, and the cells 31_1 to cells 31_1, 1 to cells 31_m, n other than the i-th row of the cell array CA are used. It is assumed that the included transistor 32 and the transistor 22 included in the cells 21_1 to the cell 21_m other than the i-th row are in the off state.
  • ground potential GND is continuously applied to the wiring XCL_1 to the wiring XCL_m from before the time T12.
  • the first terminal of the transistor 32 included in the cells 31_i and j in the i-th row of the cell array CA and the wiring WCL_j are in a conductive state, and the cell array CA is in a conductive state. Since the first terminal of the transistor 32 included in cells 31_1, j to cells 31_m, j other than the i-th row and the wiring WCL_j are in a non-conducting state, a current flows from the wiring WCL_j to the cells 31_i, j. The quantity I 0 _i, j flows.
  • the transistor 32 included in the cells 31_i and j is turned on.
  • the gate-source voltage becomes V g _i, j-GND, and the current I 0 _i, j is set as the current flowing between the first terminal and the second terminal of the transistor 34.
  • the current I ref 0 flows from the circuit XCS to the wiring XCL_i as reference data.
  • the wiring XCL shown in FIG. 8C is the wiring XCL_i
  • a high level potential is input to the wiring DX_1 and a low level potential is input to each of the wiring DX_1 to the wiring DX_K, and a current is input from the circuit XCS to the wiring XCL_i.
  • the current I ref0 flows from the wiring XCL_i to the cell 21_i.
  • the transistor 22 included in cell 21_i is turned on.
  • the gate-source voltage becomes V gm_i -GND
  • the current I ref 0 is set as the current flowing between the first terminal and the second terminal of the transistor 24.
  • a low level potential is applied to the wiring WSL_i between time T14 and time T15.
  • a low level potential is applied to the gate of the transistor 32 included in the cells 31_i, 1 to 31_i, n in the i-th row of the cell array CA and the gate of the transistor 22 included in the cell 21_i. Then, each transistor 32 and the transistor 22 are turned off.
  • the capacitance 35 When the transistor 32 included in the cells 31_i, j is turned off, the capacitance 35 has V g , which is the difference between the potential of the gate (node NN_i, j) of the transistor 34 and the potential of the wiring XCL_i. _I, j-V gm _i is retained. Further, when the transistor 32 included in the cell 21_i is turned off, the capacitance 25 holds 0, which is the difference between the potential of the gate (node NNref_i) of the transistor 24 and the potential of the wiring XCL_i. Ru.
  • GND is applied to the wiring XCL_i between the time T15 and the time T16.
  • the potential for initialization of the wiring VINIL2 is set to the ground potential GND, and the potential of the wiring XCL_i is turned on by turning on the switch SWX. Can be grounded potential GND.
  • the potentials of the nodes NN_i, 1 to NN_i, n are changed by the capacitive coupling by the capacitance 35 contained in each of the cells 31_i, 1 to 31_i, n in the i-th row, and are included in the cell 21_i.
  • the potential of the node NNref_i changes due to the capacitive coupling due to the capacitance 25.
  • the amount of change in the potential of the nodes NN_i, 1 to node NN_i, n is the capacitance coupling coefficient determined by the amount of change in the potential of the wiring XCL_i and the configuration of each of the cells 31_i, 1 to 31_i, n included in the cell array CA. It becomes the potential multiplied by.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitance 35, the gate capacitance of the transistor 34, the parasitic capacitance, and the like.
  • the potential of the node NNref_i also changes due to the capacitive coupling by the capacitance 25 contained in the cell 21_i.
  • the capacitance coupling coefficient by the capacitance 25 is p as in the capacitance 35
  • the potential of the node NNref_i in the cell 21_i decreases by p (V gm_i -GND) from the potential between the time T14 and the time T15.
  • p 1 is set as an example. Therefore, the potential of the node NNref_i between the time T15 and the time T16 becomes GND.
  • a low level potential is applied to the wiring WSL_1 to the wiring WSL_m excluding the wiring WSL_i + 1, and the cells 31_1 to cells 31_1, 1 to cells 31_m, n other than the i + 1th row of the cell array CA are used. It is assumed that the included transistor 32 and the transistor 22 included in the cells 21_1 to cells 21_m other than the i + 1th row are in the off state.
  • ground potential GND is continuously applied to the wiring XCL_1 to the wiring XCL_m from before the time T16.
  • the first terminal of the transistor 32 included in the cell 31_i + 1, j in the i + 1th row of the cell array CA and the wiring WCL_j are in a conductive state, and the cells 31_1 other than the i + 1th row of the cell array CA are in a conductive state.
  • J to cell 31_m , j is in a non-conducting state between the first terminal of the transistor 32 and the wiring WCL_j. ..
  • the transistor 32 included in the cells 31_i + 1, j is turned on.
  • the gate-source voltage becomes V g _i + 1, j-GND, and the current I 0 _i + 1, j is set as the current flowing between the first terminal and the second terminal of the transistor 34.
  • the current I ref 0 flows from the circuit XCS to the wiring XCL_i + 1 as reference data.
  • the wiring XCL shown in FIG. 8C is the wiring XCL_i + 1
  • the wiring DX_1 has a high level potential
  • the wiring DX_1 to the wiring DX_K have a low level potential.
  • Is input, and the current I ref0 I Xut flows from the circuit XCS to the wiring XCL_i + 1.
  • the first terminal of the transistor 22 included in the cell 21_i + 1 and the wiring XCL_i + 1 are in a conductive state, so that the current I ref0 flows from the wiring XCL_i + 1 to the cell 21_i + 1.
  • the transistor 22 included in cell 21_i + 1 is turned on.
  • the gate-source voltage becomes V gm _i + 1-GND
  • the current I ref 0 is set as the current flowing between the first terminal and the second terminal of the transistor 24.
  • the capacitance 35 When the transistor 32 included in the cell 31_i + 1, j is turned off, the capacitance 35 has V g , which is the difference between the potential of the gate (node NN_i + 1, j) of the transistor 34 and the potential of the wiring XCL_i + 1. _I + 1, j-V gm _i + 1 is retained. Further, when the transistor 32 included in the cell 21_i + 1 is turned off, the capacitance 25 holds 0, which is the difference between the potential of the gate of the transistor 24 (node NNref_i + 1) and the potential of the wiring XCL_i + 1. Ru.
  • the voltage held by the capacitance 25 may be a voltage that is not 0 (here, for example, V ds ) depending on the transistor characteristics of the transistor 22 and the transistor 24 in the operation from the time T18 to the time T19. be.
  • the potential of the node NNref_i + 1 may be considered as the potential obtained by adding V ds to the potential of the wiring XCL_i + 1.
  • the ground potential GND is applied to the wiring XCL_i + 1.
  • the wiring XCL shown in FIG. 8C is the wiring XCL_i + 1
  • the potential for initialization of the wiring VINIL2 is set to the ground potential GND
  • the potential of the wiring XCL_i + 1 is set by turning on the switch SWX. Can be grounded potential GND.
  • the potentials of the nodes NN_i, 1 to NN_i + 1, n are changed by the capacitive coupling by the capacitance 35 included in each of the cells 31_i + 1,1 to the cells 31_i + 1, n in the i + 1 row, and are included in the cell 21_i + 1.
  • the potential of the node NNref_i + 1 changes due to the capacitive coupling due to the capacitance 25.
  • the amount of change in the potential of the nodes NN_i + 1,1 to the node NN_i + 1, n is the capacitance coupling coefficient determined by the amount of change in the potential of the wiring XCL_i + 1 and the configuration of each cell 31_i + 1,1 to cell 31_i + 1, n included in the cell array CA. It becomes the potential multiplied by.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitance 35, the gate capacitance of the transistor 34, the parasitic capacitance, and the like.
  • the potential of the node NNref_i + 1 also changes due to the capacitive coupling by the capacitance 25 contained in the cell 21_i + 1.
  • the capacitance coupling coefficient by the capacitance 25 is p as in the capacitance 35
  • the potential of the node NNref_i + 1 in the cell 21_i + 1 decreases by p (V gm_i + 1-GND) from the potential between the time T18 and the time T19.
  • p 1 is set as an example. Therefore, the potential of the node NNref_i + 1 between the time T20 and the time T21 becomes GND.
  • a low level potential is applied to the wiring SWL1 between the time T20 and the time T21.
  • a low level potential is applied to the respective gates of the transistors F3_1 to F3_n, and each of the transistors F3_1 to F3_n is turned off.
  • a current of x_iI ref0 which is x_i times the current I ref0 , flows from the circuit XCS to the wiring XCL_i as the second data.
  • a high level potential or a low level potential is input to each of the wiring DX_1 to the wiring DX_K according to the value of x_i.
  • X_iI ref0 x_iI Xut flows from the circuit XCS to the wiring XCL_i as a current.
  • x_i corresponds to the value of the second data.
  • the potential of the wiring XCL_i is assumed to change from 0 to V gm_i + ⁇ V_i.
  • the capacitance of the nodes NN_i, 1 to NN_i, n by the capacitance 35 contained in each of the cells 31_i, 1 to the cells 31_i, n in the i-th row of the cell array CA The potential also changes. Therefore, the potentials of the nodes NN_i, j in the cells 31_i , j are V g_i, j + p ⁇ V_i.
  • the potential of the node NNref_i in the cell 21_i is V gm_i + p ⁇ V_i.
  • the currents flowing between the first terminal and the second terminal of the transistor 34 included in the cells 31_i, j are the first data w_i, j, the second data x_i, and the second data x_i, as described in the first embodiment. Is proportional to the product of.
  • a current of x_i + 1I ref0 flows from the circuit XCS to the wiring XCL_i + 1 as the second data.
  • the wiring XCL shown in FIG. 8C is the wiring XCL_i + 1
  • a high level potential or a low level potential is input to each of the wiring DX_1 to the wiring DX_K according to the value of x_i + 1.
  • X_i + 1I ref0 x_i + 1I Xut flows as a current from the circuit XCS to the wiring XCL_i + 1.
  • x_i + 1 corresponds to the value of the second data.
  • the potential of the wiring XCL_i + 1 changes from 0 to V gm_i + 1 + ⁇ V_i + 1.
  • the capacity coupling by the capacitance 35 contained in each of the cells 31_i + 1,1 to the cells 31_i + 1, n in the i + 1 row of the cell array CA causes the nodes NN_i + 1,1 to the nodes NN_i + 1, n to be coupled.
  • the potential also changes. Therefore, the potential of the node NN_i + 1, j of the cell 31_i + 1, j becomes V g_i + 1, j + p ⁇ V_i + 1.
  • the potential of the node NNref_i + 1 in the cell 21_i + 1 is V gm_i + 1 + p ⁇ V_i + 1.
  • the current flowing between the first terminal and the second terminal of the transistor 34 included in the cell 31_i + 1, j is the first data w_i + 1, j and the second data as described in the first embodiment. It is proportional to the product of a certain x_i + 1.
  • the current output from the conversion circuit ITRZ_j is a current proportional to the sum of the products of the weighting coefficients w_i, j and w_i + 1, j which are the first data and the signal values x_i and x_i + 1 of the neuron which are the second data. It becomes.
  • the product-sum operation can be performed as described above.
  • the arithmetic unit MAC1 simultaneously executes the product-sum operation process for the number of the remaining columns among the plurality of columns by using one of the plurality of columns as a cell holding I ref0 and xI ref0 as currents. can do. That is, by increasing the number of columns in the memory cell array, it is possible to provide a semiconductor device that realizes high-speed multiply-accumulate processing. Therefore, it is possible to provide an arithmetic unit having excellent arithmetic processing capacity per unit electric power.
  • the transistor included in the arithmetic unit MAC1 is an OS transistor or a Si transistor has been described, but one aspect of the present invention is not limited to this.
  • the transistor included in the arithmetic unit MAC1 is, for example, a transistor in which Ge or the like is included in the channel forming region, a transistor in which a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, or SiGe is contained in the channel forming region, or a carbon nanotube. Can be used as a transistor included in the channel forming region, a transistor in which an organic semiconductor is included in the channel forming region, or the like can be used.
  • a hierarchical artificial neural network (hereinafter referred to as a neural network) will be described.
  • the operation of the hierarchical neural network can be performed by using the semiconductor device and the arithmetic unit described in the above-described embodiment.
  • the synaptic coupling strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the bond strength may be called "learning".
  • the bond strength is determined
  • new information can be output based on the bond strength.
  • the process of outputting new information based on the given information and the bond strength may be referred to as "inference” or "cognition”.
  • the signal input from the neuron in the previous layer to the neuron in the next layer is the connection strength of the synapse connecting the neurons (hereinafter referred to as a weighting coefficient).
  • the weighting coefficient is the weighting data described in the above embodiment. Corresponds to.
  • neural network models include Hopfield type and hierarchical type.
  • a neural network having a multi-layer structure may be referred to as a “deep neural network” (DNN), and machine learning by a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • machine learning by a deep neural network may be referred to as “deep learning”.
  • a hierarchical neural network has one input layer, one or more intermediate layers (hidden layers), and one output layer, and is composed of a total of three or more layers.
  • the hierarchical neural network 100 shown in FIG. 12A shows an example thereof, and the neural network 100 has a first layer to an R layer (R here can be an integer of 4 or more). ing.
  • R can be an integer of 4 or more
  • the first layer corresponds to the input layer
  • the R layer corresponds to the output layer
  • the other layers correspond to the intermediate layer.
  • FIG. 12A shows the (k-1) th layer and the kth layer (here, k is an integer of 3 or more and R-1 or less) as the intermediate layer, and the other intermediate layers. Is not shown.
  • Each layer of the neural network 100 has one or more neurons.
  • the first layer has neurons N 1 (1) to neurons N p (1) (where p is an integer of 1 or more), and the layer (k-1) has neurons N 1 .
  • the kth layer is neuron N 1 (k) to neuron N n (k) (
  • n is an integer of 1 or more
  • the layer R has neurons N 1 (R) to neurons N q (R) (where q is an integer of 1 or more).
  • FIG. 12B shows the neuron N j (k) in the k-th layer, the signal input to the neuron N j ( k) , and the signal output from the neuron N j (k).
  • the degree of signal transmission is determined by the strength of synaptic connections (hereinafter referred to as weighting factors) that connect these neurons.
  • weighting factors the strength of synaptic connections that connect these neurons.
  • the signal output from the neurons in the previous layer is multiplied by the corresponding weighting factor and input to the neurons in the next layer.
  • i be an integer of 1 or more and m or less, and set the weight coefficient of the synapse between the neuron N i (k-1) in the (k-1) layer and the neuron N j (k) in the kth layer as wi ( k ).
  • j (k) When j (k) is set, the signal input to the neuron Nj (k) in the kth layer can be expressed by the equation (7).
  • the result of the sum of products may be biased as a bias.
  • the bias is b, the equation (8) can be rewritten into the following equation (9).
  • the neuron N j (k) produces an output signal z j (k ) in response to u j (k) .
  • the output signal z j ( k) from the neuron N j (k) is defined by the following equation (10).
  • the function f (u j (k) ) is an activation function in a hierarchical neural network, and a step function, a linear ramp function, a sigmoid function, or the like can be used.
  • the activation function may be the same or different in all neurons.
  • the activation function of neurons may be the same or different in each layer.
  • the signal output by the neurons in each layer, the weighting factor w, or the bias b may be an analog value or a digital value.
  • the digital value may be, for example, a binary value or a ternary value. A value with a larger number of bits may be used.
  • an analog value for example, a linear ramp function, a sigmoid function, or the like may be used as the activation function.
  • binary digital values for example, a step function with an output of -1 or 1 or 0 or 1 may be used.
  • the signal output by the neurons in each layer may have three or more values.
  • the activation function has three values, for example, a step function in which the output is -1, 0, or 1, or 0, 1, or 2.
  • a step function or the like may be used.
  • a step function of -2, -1, 0, 1, or 2 may be used.
  • the neural network 100 By inputting an input signal to the first layer (input layer), the neural network 100 is sequentially input from the front layer in each layer from the first layer (input layer) to the last layer (output layer). Based on the signal, an output signal is generated using the equation (7), the equation (8) (or the equation (9)), and the equation (10), and the output signal is output to the next layer.
  • the signal output from the last layer (output layer) corresponds to the result calculated by the neural network 100.
  • the weighting coefficient w s [k-1] (k-1) s_K (k) (s [k-1] is 1 or more m.
  • the following integers are used, and s_K is an integer of 1 or more and n or less) as the first data.
  • the output signal z s [k-1] (k-1) from the neurons N s [k-1] ( k-1) is used as the second data, and the current corresponding to the second data is applied from the circuit XCS to the wiring XCL of each line.
  • the sum of products of the first data and the second data can be obtained from the current IS input to the conversion circuit ITRZ .
  • the value of the activation function is used as a signal to be the output signal z s_K (k) of the neuron N s_K (k) in the kth layer. Can be done.
  • the weighting coefficients w s [R-1] (R-1) s [R] (R) (s [R-1]. ] Is an integer of 1 or more, and s [R] is an integer of 1 or more and q or less) as the first data, and the current corresponding to the first data is sequentially stored in each cell IM in the same column.
  • the output signal z s [R-1] ( R-1) from the neurons N s [R-1] (R-1) in the R-1) layer is used as the second data, and the current corresponding to the second data is circuited.
  • the sum of products of the first data and the second data can be obtained from the current IS input to the conversion circuit ITRZ .
  • the output signal z s [R] of the neurons N s [R] (R) in the R layer uses the value of the activation function as a signal. It can be (R) .
  • the input layer described in the present embodiment may function as a buffer circuit that outputs an input signal to the second layer.
  • FIG. 13 shows a part of the cross-sectional structure of the semiconductor device.
  • the semiconductor device shown in FIG. 13 includes a transistor 550, a transistor 500, and a capacitive element 600.
  • 14A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 14B is a cross-sectional view of the transistor 500 in the channel width direction.
  • the transistor 500 corresponds to an OS transistor included in the reference cell 21 and the arithmetic cell 31 shown in the above embodiment, that is, a transistor having an oxide semiconductor in the channel forming region.
  • the transistor 550 corresponds to a Si transistor included in the reference cell 21 and the arithmetic cell 31 shown in the above embodiment, that is, a transistor having silicon in the channel forming region.
  • the capacitance element 600 corresponds to the capacitance of the reference cell 21 and the calculation cell 31.
  • the transistor 500 is provided above the transistor 550, and the capacitive element 600 is provided above the transistor 550 and the transistor 500.
  • the transistor 550 is provided on the substrate 311.
  • the substrate 311 is, for example, a p-type silicon substrate.
  • the substrate 311 may be an n-type silicon substrate.
  • the oxide layer 314 is preferably an insulating layer (also referred to as a BOX layer) formed in a substrate 311 by embedded oxidation (Blured oxide), for example, silicon oxide.
  • the transistor 550 is provided on a single crystal silicon, a so-called SOI (Silicon On Insulator) substrate, which is provided on the substrate 311 via an oxide layer 314.
  • SOI Silicon On Insulator
  • the substrate 311 in the SOI substrate is provided with an insulator 313 that functions as an element separation layer.
  • the substrate 311 also has a well region 312.
  • the well region 312 is a region to which n-type or p-type conductivity is imparted depending on the conductive type of the transistor 550.
  • the single crystal silicon in the SOI substrate is provided with a semiconductor region 315, a low resistance region 316a that functions as a source region or a drain region, and a low resistance region 316b. Further, a low resistance region 316c is provided on the well region 312.
  • the transistor 550 can be provided so as to be superimposed on the well region 312 to which the impurity element that imparts conductivity is added.
  • the well region 312 can function as a bottom gate electrode of the transistor 550 by independently changing the potential via the low resistance region 316c. Therefore, the threshold voltage of the transistor 550 can be controlled.
  • the threshold voltage of the transistor 550 can be made larger and the off-current can be reduced. Therefore, by applying a negative potential to the well region 312, the drain current when the potential applied to the gate electrode of the Si transistor is 0V can be reduced.
  • the power consumption of the semiconductor device 10 having the transistor 550 and the arithmetic unit MAC1 and the like can be reduced, and the arithmetic efficiency can be improved.
  • the transistor 550 is preferably of a so-called Fin type in which the upper surface of the semiconductor layer and the side surface in the channel width direction are covered with the conductor 318 via the insulator 317.
  • the on-characteristics of the transistor 550 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type transistor or an n-channel type transistor.
  • the conductor 318 may function as a first gate (also referred to as a top gate) electrode. Further, the well region 312 may function as a second gate (also referred to as a bottom gate) electrode. In that case, the potential applied to the well region 312 can be controlled via the low resistance region 316c.
  • the low resistance region 316a which is the region where the channel of the semiconductor region 315 is formed, the region in the vicinity thereof, the source region, or the drain region, and the low resistance region 316b, which is connected to the electrode controlling the potential of the well region 312.
  • the region 316c or the like preferably contains a semiconductor such as a silicon-based semiconductor, and preferably contains single crystal silicon. Alternatively, it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. A configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 316a, the low resistance region 316b, and the low resistance region 316c are elements that impart n-type conductivity such as arsenic and phosphorus, or boron. It contains elements that impart p-type conductivity such as.
  • the conductor 318 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • a silicide such as nickel silicide may be used as the conductor 318.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the low resistance region 316a, the low resistance region 316b, and the low resistance region 316c may be configured to be provided by laminating another conductor, for example, a silicide such as nickel silicide. With this configuration, the conductivity of the region that functions as an electrode can be enhanced. At this time, an insulator that functions as a side wall spacer (also referred to as a side wall insulating layer) may be provided on the side surface of the conductor 318 that functions as the gate electrode and the side surface of the insulator that functions as the gate insulating film. .. With this configuration, it is possible to prevent the conductor 318 and the low resistance region 316a and the low resistance region 316b from being in a conductive state.
  • a silicide such as nickel silicide
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are laminated in this order so as to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 550 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that hydrogen, impurities, etc. do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 550.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 550.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • the conductor having a function as a plug or a wiring may collectively give the same reference numeral to a plurality of configurations.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 550.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 550 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen is in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • the insulator 370, the insulator 372, and the insulator 374 are laminated in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring.
  • the conductor 376 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 370 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are laminated in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 380 having a barrier property against hydrogen.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to the present embodiment has been described. It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be 3 or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be 5 or more.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are laminated in this order.
  • a substance having a barrier property against oxygen or hydrogen it is preferable to use a substance having a barrier property against oxygen or hydrogen.
  • the insulator 510 and the insulator 514 it is preferable to use a film having a barrier property against hydrogen or impurities in the region where the transistor 500 is provided, for example, from the region where the substrate 311 or the transistor 550 is provided. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 550.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are embedded with a conductor 518, a conductor (for example, a conductor 503) constituting the transistor 500, and the like.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitive element 600 or the transistor 550.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 has a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator 522 arranged on the insulator 516 and the insulator 503. And an insulator 524 arranged on the insulator 522, an oxide 530a arranged on the insulator 524, an oxide 530b arranged on the oxide 530a, and each other on the oxide 530b. Insulator 580 and an opening which are arranged on the conductor 542a and the conductor 542b and which are arranged apart from each other and have an opening formed by superimposing between the conductor 542a and the conductor 542b. It has an insulator 545 arranged on the bottom surface and side surfaces of the insulator 545, and a conductor 560 arranged on the forming surface of the insulator 545.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545 and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 545.
  • the oxide 530a and the oxide 530b may be collectively referred to as the oxide 530.
  • the transistor 500 shows a configuration in which two layers of oxide 530a and oxide 530b are laminated in a region where a channel is formed and in the vicinity thereof, but the present invention is not limited to this.
  • a single layer of the oxide 530b or a laminated structure of three or more layers may be provided.
  • the conductor 560 is shown as a laminated structure of two layers, but the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 13, 14A, and 14B is an example, and the transistor 500 is not limited to the configuration thereof, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. This makes it possible to reduce the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b. Therefore, the switching speed of the transistor 500 can be improved and high frequency characteristics can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, it is possible to increase the threshold voltage of the transistor 500 and reduce the off-current. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the configuration of a transistor that electrically surrounds a channel forming region by an electric field of a pair of gate electrodes is referred to as a curved channel (S-channel) configuration.
  • S-channel configuration disclosed in the present specification and the like is different from the Fin type configuration and the planar type configuration.
  • the conductor 503 has the same configuration as the conductor 518, and the conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the transistor 500 shows a configuration in which the conductor 503a and the conductor 503b are laminated, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule
  • the function of suppressing the diffusion of impurities or oxygen is the function of suppressing the diffusion of any one or more of the above impurities or the above oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductor 503 When the conductor 503 also functions as a wiring, it is preferable to use a highly conductive material containing tungsten, copper, or aluminum as a main component for the conductor 503b.
  • the conductor 503 is shown by laminating the conductor 503a and the conductor 503b, but the conductor 503 may have a single-layer structure.
  • the insulator 522 and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition.
  • the oxygen is easily released from the membrane by heating.
  • oxygen released by heating may be referred to as "excess oxygen”. That is, it is preferable that the insulator 524 is formed with a region containing excess oxygen (also referred to as “excess oxygen region”).
  • the defect (hereinafter, may be referred to as VOH) functions as a donor and may generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat and electric field, if a large amount of hydrogen is contained in the oxide semiconductor, the reliability of the transistor may be deteriorated. In one aspect of the invention, it is preferred to reduce VOH in the oxide 530 as much as possible to achieve high purity or substantially high purity.
  • impurities such as water and hydrogen in the oxide semiconductor must be removed (also referred to as “dehydration” or “dehydrogenation treatment”). It is important to supply oxygen to the oxide semiconductor to compensate for the oxygen deficiency (also referred to as “dehydrogenation treatment”).
  • an oxide material in which a part of oxygen is desorbed by heating is those whose oxygen desorption amount in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Therml Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction in which the bond of VoH is cleaved occurs, in other words, a reaction of “VOH ⁇ Vo + H ” occurs, and dehydrogenation can be performed.
  • a part of the hydrogen generated at this time may be combined with oxygen to form H2O and may be removed from the oxide 530 or the insulator in the vicinity of the oxide 530. Further, a part of hydrogen may be gettered to the conductor 542.
  • the microwave processing for example, it is preferable to use a device having a power source for generating high-density plasma or a device having a power source for applying RF to the substrate side.
  • a device having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is better to do it at% or less.
  • the heat treatment in a state where the surface of the oxide 530 is exposed.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 530 can be repaired by the supplied oxygen, in other words, the reaction of "Vo + O ⁇ null" can be promoted. Further, the oxygen supplied to the hydrogen remaining in the oxide 530 reacts with the hydrogen, so that the hydrogen can be removed (dehydrated) as H2O . As a result, it is possible to suppress the hydrogen remaining in the oxide 530 from recombination with the oxygen deficiency to form VOH.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen, impurities, etc., the oxygen contained in the oxide 530 does not diffuse to the conductor 503 side, which is preferable. Further, it is possible to prevent the conductor 503 from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated state. As the transistor becomes finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for an insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (which oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 releases oxygen from the oxide 530 and / or mixes impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as a layer that suppresses.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon nitride nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 522 and the insulator 524 are shown as the second gate insulating film having a laminated structure of two layers, but the second gate insulating film is It may have a single layer, three layers, or a laminated structure of four or more layers. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • an In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium). , Hafnium, tantalum, tungsten, or one or more selected from gallium, etc.) and the like.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • the oxide 530 can suppress the diffusion of impurities from the composition formed below the oxide 530a to the oxide 530b.
  • the oxide 530 has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the lower end of the conduction band of the oxide 530a is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxides 530a and 530b can be said to be continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 530a and the oxide 530b.
  • the oxide 530a and the oxide 530b have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b that function as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium.
  • Iridium, strontium, a metal element selected from lanthanum, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like is preferably used.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may be a two-layer structure in which copper films are laminated.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542a (conductor 542b) and its vicinity thereof.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, in the region 543a (region 543b), a metal compound layer containing the metal contained in the conductor 542a (conductor 542b) and the component of the oxide 530 may be formed. In such a case, the carrier density of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses the oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover the side surface of the oxide 530 and come into contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride or the like can also be used.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, aluminum, and an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductors 542a and 542b are materials having oxidation resistance or materials whose conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an essential configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b. Further, it is possible to suppress the oxidation of the conductor 542 due to the excess oxygen contained in the insulator 580.
  • the insulator 545 functions as a first gate insulating film. Like the above-mentioned insulator 524, the insulator 545 is preferably formed by using an insulator that contains excessive oxygen and releases oxygen by heating.
  • silicon oxide with excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon, carbon, silicon oxide with nitrogen, and pores.
  • Silicon oxide having can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are heat-stable.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel forming region of the oxide 530b. Further, as with the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the film thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less. Further, the above-mentioned microwave treatment may be performed before and / or after the formation of the insulator 545.
  • a metal oxide may be provided between the insulator 545 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film is made of a high-k material and heat.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 14A and 14B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 560a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 545 to reduce the conductivity.
  • impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor applicable to the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be lowered to form a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon, resin, or the like silicon oxide and silicon nitride nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 in which oxygen is released by heating, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530. It is preferable that the concentration of impurities such as water or hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 may have a shape having a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • an insulator 581 that functions as an interlayer film on the insulator 574. It is preferable that the insulator 581 has a reduced concentration of impurities such as water or hydrogen in the membrane, similarly to the insulator 524 and the like.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and / or hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • a conductor 546, a conductor 548, etc. are embedded in the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586. There is.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitive element 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property against hydrogen or water By wrapping the transistor 500 with the above-mentioned insulator having a high barrier property, it is possible to prevent moisture and hydrogen from invading from the outside.
  • a plurality of transistors 500 may be bundled together and wrapped with an insulator having a high barrier property against hydrogen or water.
  • an opening is formed so as to surround the transistor 500, for example, an opening reaching the insulator 522 or the insulator 514 is formed, and the above-mentioned insulator having a high barrier property is provided so as to be in contact with the insulator 522 or the insulator 514.
  • the insulator having a high barrier property to hydrogen or water for example, the same material as the insulator 522 or the insulator 514 may be used.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film can be used.
  • the conductor 612 and the conductor 610 are shown in a single-layer configuration, but the configuration is not limited to this, and a laminated configuration of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to the conductor having a high conductivity may be formed between the conductor having the barrier property and the conductor having a high conductivity.
  • the conductor 620 is provided so as to be superimposed on the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum which has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten When it is formed at the same time as other configurations such as a conductor, Cu (copper) or Al (aluminum), which is a low resistance metal material, may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • the insulator 640 can be provided by using the same material as the insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape below the insulator 640.
  • FIG. 15 is an example of a semiconductor chip 391 incorporating an integrated circuit 390.
  • the semiconductor chip 391 shown in FIG. 15 has a lead 392 and an integrated circuit 390.
  • various circuits including the semiconductor device 10 and the arithmetic unit MAC1 shown in the above embodiment are provided on the die of 1.
  • the integrated circuit 390 has a laminated structure and is roughly classified into a layer having a Si transistor (Si transistor layer 393), a wiring layer 394, and a layer having an OS transistor (OS transistor layer 395). Since the OS transistor layer 395 can be laminated on the Si transistor layer 393, the semiconductor chip 391 can be easily miniaturized.
  • QFP Quad Flat Package
  • Other configuration examples include insert-mounted DIP (Dual In-line Package), PGA (Pin Grid Array), surface-mounted SOP (Small Outline Package), SSOP (Shrink Small Outline Package), and TS. Thin-Small Outline Package), LCC (Leaded Chip Carrier), QFN (Quad Flat Non-readed package), BGA (Ball Grid Array), FBGA (Pin Grid Array), FBGA (Fine Grid) TP Structures such as Package) and QTP (Quad Tape-carrier Package) can be appropriately used.
  • the semiconductor device 10 having the Si transistor and the arithmetic unit MAC1 can all be formed on the Si transistor layer 393, the wiring layer 394, and the OS transistor layer 395. That is, the elements constituting the semiconductor device can be formed by the same manufacturing process. Therefore, in the semiconductor chip shown in FIG. 15, it is not necessary to increase the manufacturing process even if the number of constituent elements increases, and the semiconductor device can be incorporated at low cost.
  • a novel semiconductor device and an electronic device can be provided.
  • FIGS. 16 to 16 show the electronic devices, mobile bodies, and arithmetic systems to which the integrated circuit 390 described in the above embodiment (or the semiconductor chip 391 incorporating the integrated circuit 390) can be applied. It will be described with reference to 19.
  • FIG. 16A illustrates an external view of an automobile as an example of a moving body.
  • FIG. 16B is a diagram that simplifies the exchange of data in the automobile.
  • the automobile 590 has a plurality of cameras 591 and the like. Further, the automobile 590 is equipped with various sensors (not shown) such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the integrated circuit 390 can be used for the camera 591 and the like.
  • the camera 591 processes a plurality of images obtained in a plurality of imaging directions 592 by the integrated circuit 390 described in the above embodiment, and the plurality of images are collected by the host controller 594 or the like via the bus 593 or the like.
  • the host controller 594 or the like By analyzing this, it is possible to determine the surrounding traffic conditions such as the presence or absence of guard rails or pedestrians, and perform automatic driving. It can also be used in systems for road guidance, danger prediction, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (security purpose, etc.), and object recognition (purpose of automatic driving).
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (security purpose, etc.), and object recognition (purpose of automatic driving).
  • Etc. image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reduction of reflection reflection, etc. can be performed.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the computer of one aspect of the present invention is applied to these moving objects. Therefore, it is possible to provide a system using artificial intelligence.
  • FIG. 17A is an external view showing an example of a portable electronic device.
  • FIG. 17B is a diagram simplifying the exchange of data in a portable electronic device.
  • the portable electronic device 595 includes a printed wiring board 596, a speaker 597, a camera 598, a microphone 599, and the like.
  • the integrated circuit 390 can be provided on the printed wiring board 596.
  • the portable electronic device 595 improves user convenience by processing and analyzing a plurality of data obtained by the speaker 597, the camera 598, the microphone 599, etc. by using the integrated circuit 390 described in the above embodiment. be able to.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (security purpose, etc.), and object recognition (purpose of automatic driving).
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (security purpose, etc.), and object recognition (purpose of automatic driving).
  • Etc. image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reduction of reflection reflection, etc. can be performed.
  • the portable game machine 1100 shown in FIG. 18A has a housing 1101, a housing 1102, a housing 1103, a display unit 1104, a connection unit 1105, an operation key 1107, and the like.
  • the housing 1101, the housing 1102 and the housing 1103 can be removed.
  • the connection unit 1105 provided in the housing 1101 to the housing 1108 the video output to the display unit 1104 can be output to another video device.
  • the housing 1102 and the housing 1103 are integrated and function as an operation unit.
  • the integrated circuit 390 shown in the previous embodiment can be incorporated into the chips and the like provided on the boards of the housing 1102 and the housing 1103.
  • FIG. 18B is a USB connection type stick-type electronic device 1120.
  • the electronic device 1120 has a housing 1121, a cap 1122, a USB connector 1123, and a substrate 1124.
  • the board 1124 is housed in the housing 1121.
  • a memory chip 1125 and a controller chip 1126 are attached to the substrate 1124.
  • the integrated circuit 390 shown in the previous embodiment can be incorporated into the controller chip 1126 or the like of the substrate 1124.
  • FIG. 18C is a humanoid robot 1130.
  • the robot 1130 has sensors 2101 to 2106 and a control circuit 2110.
  • the integrated circuit 390 shown in the previous embodiment can be incorporated in the control circuit 2110.
  • the integrated circuit 390 described in the above embodiment can be used as a server that communicates with the electronic device instead of being built in the electronic device.
  • the arithmetic system is composed of the electronic device and the server.
  • FIG. 19 shows a configuration example of the system 3000.
  • the system 3000 is composed of an electronic device 3001 and a server 3002. Communication between the electronic device 3001 and the server 3002 can be performed via the Internet line 3003.
  • the server 3002 has a plurality of racks 3004.
  • a plurality of boards 3005 are provided in the plurality of racks, and the integrated circuit 390 described in the above embodiment can be mounted on the board 3005.
  • a neural network is configured on the server 3002.
  • the server 3002 can perform the operation of the neural network by using the data input from the electronic device 3001 via the Internet line 3003.
  • the result of the calculation by the server 3002 can be transmitted to the electronic device 3001 via the Internet line 3003, if necessary. This makes it possible to reduce the burden of calculation in the electronic device 3001.
  • the semiconductor devices 10 and 10B shown in the first embodiment and a comparative example thereof will be described.
  • a Monte Carlo simulation of variations in output current according to the input data was performed, and the calculation accuracy of the semiconductor devices 10 and 10B was verified.
  • FIG. 20A shows a configuration without transistors 23 and 33 in the semiconductor device 10 as a comparative example.
  • transistors M11, M21, M12, and M22 are illustrated.
  • the connection of each circuit and wiring is as shown in the figure.
  • the transistors M11 and M21 are OS transistors.
  • the transistors M12 and M22 are Si transistors.
  • the channel length (L) and channel length (W) of the OS transistor were both set to 60 nm.
  • the channel length (L) of the Si transistor was 0.65 ⁇ m, and the channel length (W) was 0.4 ⁇ m.
  • the wiring WSL had a high level potential of 2.5 V when writing data and a low level potential of ⁇ 0.8 V when reading data.
  • the drain voltage Vd was set to 1.2V at the time of data reading. 0V was applied to the back gate of the OS transistor. 1nA was given as IW to be flowed as weight data. When the current IX flowing as input data was changed from 0nA to 1.0nA, the current Ir flowing through the wiring WCL was observed. The number of trials of the Monte Carlo simulation was set to 50.
  • FIG. 20B shows the configuration of the semiconductor device 10.
  • transistors M11, M21, M12, M22, M13, and M23 are illustrated.
  • the connection of each circuit and wiring is as shown in the figure.
  • the transistors M11 and M21 are OS transistors.
  • the transistors M12, M22, M13, and M23 are Si transistors.
  • the channel length (L) and channel length (W) of the OS transistor were both set to 60 nm.
  • the channel length (L) of the Si transistor was 0.65 ⁇ m, and the channel length (W) was 0.4 ⁇ m.
  • the wiring WSL had a high level potential of 2.5 V when writing data and a low level potential of ⁇ 0.8 V when reading data.
  • the drain voltage Vd was set to 1.2V at the time of data reading.
  • the voltage Vb applied to the wiring VBL was 0.7 V at 27 ° C and 0.8 V at 85 ° C.
  • 0V was applied to the back gate of the OS transistor. 1nA was given as IW to be flowed as weight data.
  • the number of trials of the Monte Carlo simulation was set to 50.
  • FIG. 20C shows the configuration of the semiconductor device 10B.
  • transistors M11, M21, M12, M22, M13, and M23 are illustrated.
  • the connection of each circuit and wiring is as shown in the figure.
  • the transistors M11 and M21 are OS transistors.
  • the transistors M12, M22, M13, and M23 are Si transistors.
  • the channel length (L) and channel length (W) of the OS transistor were both set to 60 nm.
  • the channel length (L) of the Si transistor was 0.65 ⁇ m, and the channel length (W) was 0.4 ⁇ m.
  • the wiring WSL had a high level potential of 2.5 V when writing data and a low level potential of ⁇ 0.8 V when reading data.
  • the drain voltage Vd was set to 1.2V at the time of data reading.
  • the voltage Vb applied to the wiring VBL was 0.6 V at 27 ° C and 0.8 V at 85 ° C.
  • the V body given to the back gate of the Si transistor was set to -0.5V.
  • 0V was applied to the back gate of the OS transistor.
  • 1nA was given as IW to be flowed as weight data.
  • the number of trials of the Monte Carlo simulation was set to 50.
  • FIG. 21A is a diagram showing the output result of the current Ir with respect to the current IX of FIG. 20A at 27 ° C.
  • FIG. 21B is a diagram showing the output result of the current Ir with respect to the current IX of FIG. 20B at 27 ° C.
  • 21C is a diagram showing the output result of the current Ir with respect to the current IX of FIG. 20C at 27 ° C.
  • FIG. 22A is a diagram showing the output result of the current Ir with respect to the current IX of FIG. 20A at 85 ° C.
  • FIG. 22B is a diagram showing the output result of the current Ir with respect to the current IX of FIG. 20B at 85 ° C.
  • FIG. 22C is a diagram showing the output result of the current Ir with respect to the current IX of FIG. 20C at 85 ° C.
  • Table 1 shows ⁇ / ⁇ and bit precision ( ⁇ ) in FIGS. 21A to 21C or 22A to 22C.
  • ⁇ represents the standard deviation and ⁇ represents the mean.
  • ⁇ / ⁇ indicates the variation of the data in each figure. Further, ⁇ in the table is obtained by converting ⁇ / ⁇ into bit accuracy. It can be said that the smaller the value of ⁇ / ⁇ or the larger the value of ⁇ , the higher the calculation accuracy.
  • (A) in Table 1 represents the configuration in FIG. 20A
  • (B) in the table represents the configuration in FIG. 20B (semiconductor device 10)
  • (C) in the table represents the configuration in FIG. 20C (semiconductor device 10B). Represents.
  • an arithmetic unit which is a device to which the semiconductor device of one aspect of the present invention can be applied, is prototyped and the output signal is measured according to the input signal.
  • the arithmetic unit can perform arithmetic with extremely excellent arithmetic efficiency, with the current consumption per cell being several nA.
  • the trial production was performed using a process combining a 60 nm CAAC-IGZO FET (a transistor containing an In-Ga-Zn oxide having a CAAC structure in the channel formation region) and a 55 nm Si CMOS.
  • the cell array was a block diagram shown in FIG. 23, and the cells were 512 rows and 512 columns.
  • the columns of the cell MC are grouped into a pair of two columns, the absolute value of the weight data W is stored in one column when the weight data is positive, and the weight data is stored in the other column. When it is negative, the absolute value of the weight data W is stored.
  • the differential current flowing through the paired wiring was read out as a digital value by the analog-digital conversion circuit ADC.
  • the W-driver corresponding to the circuit WCS of the second embodiment, the W-driver corresponding to the circuit WCS of the second embodiment, the X-driver corresponding to the circuit XCS of the second embodiment, and the second embodiment.
  • the G-driver corresponding to the circuit WSD of the above is illustrated.
  • the W-driver has a circuit (WDAC control logic) for controlling the writing of weight data (weight data), a current output type digital-to-analog conversion circuit (IDAC), and a switch controlled by a signal (write en.).
  • the X-driver has a circuit (XDAC control logic) and an IDAC that control the writing of input data (active data).
  • FIG. 23 illustrates an MCA corresponding to the cell array CA of the second embodiment, a cell DC corresponding to the reference cell 21, and a cell MC corresponding to the calculation cell 31.
  • each wiring has input data (x [0], x [i]), weight data (w [0] +, w [0] ⁇ ), and control signals (G [0], G []. i]) is given, and the current ( ⁇ W i0 + X i ), ⁇ W i0 ⁇ X i )) corresponding to the positive and negative weight data is output to the R-driver.
  • the R-driver has a switch controlled by a signal (read en.), A digital-to-analog conversion circuit (ADC) that operates according to a differential signal, and a circuit (ADC control logic) that controls an ADC, and has a product-sum operation.
  • ADC digital-to-analog conversion circuit
  • ADC control logic ADC control logic
  • FIG. 24A is a perspective view showing the structure of the CAAC-IGZO FET, Si CMOS, and capacitance (MIM) included in the arithmetic unit.
  • the CAAC-IGZO FET functions as a top gate electrode (TGE), a gate insulating layer (TGI) on the top gate electrode side, a back gate electrode (BGE), a gate insulating layer (BGI) on the back gate electrode side, and a source or drain. It has an electrode (S / D) and the like.
  • the transistor is a transistor having an S-channel structure.
  • FIG. 24B shows the top gate voltage-drain current characteristics (also referred to as Id-Vg characteristics) of a typical CAAC-IGZO FET side by side with the Id-Vg characteristics of a Si transistor (SiO, norm).
  • the CAAC-IGZO FET has a feature that the off-current (Off) is very small and the ratio of the on-current (Ion) to the off-current is large as compared with the Si transistor (SiO, norm). ..
  • FIG. 25 is a chip photograph of the prototype arithmetic unit.
  • the W-driver, the X-driver, the G-driver, and the R-driver are arranged around the memory cell array.
  • the chip size is 4 mm ⁇ 4 mm.
  • FIG. 26A is a graph showing changes in the current Iy output from the cell MC in response to changes in the input data when the current Iw according to the weight data is changed by 0.05 nA from 0 to 0.5 nA.
  • the horizontal axis is the current Ix according to the input data
  • the vertical axis is the current Iy.
  • the current output from the cell MC increased proportionally with the change of the input data and the weight data.
  • the value of the correlation coefficient r was 0.999, which was good.
  • FIG. 26B is a graph showing the change of the current Iy according to the change of the weight data when the current Ix corresponding to the input data is changed by 0.05 nA from 0 to 0.5 nA.
  • the horizontal axis is the current Iw according to the weight data
  • the vertical axis is the current Iy.
  • the current output from the cell MC increased proportionally with the change of the weight data and the input data.
  • the value of the correlation coefficient r was as good as 0.997.
  • FIG. 27A is a graph for observing the influence of variation between cell MCs.
  • the horizontal axis is the current Iy output from the cell MC when the current Ix corresponding to the input data is 0.5 nA, and the current Iw corresponding to the weight data is 0.05 nA from 0 to 0.4 nA.
  • CDF cumulative distribution function
  • FIG. 27B is a graph for observing the holding characteristics of the potential held by passing the current Iw according to the weight data in the cell MC.
  • the holding time (Time) is taken as the horizontal axis
  • the current Ix corresponding to the input data is 0.5 nA
  • the current Iw corresponding to the weight data is changed by 0.1 nA from 0 to 0.4 nA.
  • It is a graph which shows the change of Iy. As shown in FIG. 27B, the results were particularly good in the range where the current corresponding to the weight data was small.
  • FIG. 28 is a pie chart showing a meeting of power consumption of each circuit in the prototype arithmetic unit. As shown in FIG. 28, the control circuit (Control logic) occupies 66%, the R-driver is 27%, the X-driver is 4%, and the power consumption ratio in the memory array (MC-Array) is 3%. It became a small one.
  • FIG. 29 is a graph showing simulation results when 3 ⁇ in the distribution of the threshold voltage of the OS transistor is 0.1V, 0.3V, and 0.5V. The smaller 3 ⁇ is, the smaller the variation in the threshold voltage of the OS transistor is.
  • the current Ix corresponding to the input data is 1.0 nA
  • the current Iw corresponding to the weight data is 1.0 nA
  • the output current Iy is 1.0 nA. Even if repeated, the closer the current Iy is to 1.0 nA, the better the result.
  • the current Iy which is the output current, becomes a constant value, and good results are obtained.
  • each embodiment can be made into one aspect of the present invention by appropriately combining with other embodiments or configurations shown in Examples. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • the content described in one embodiment is another content (may be a part of the content) described in the embodiment, and / or one or more. It can be applied, combined, or replaced with respect to the content described in another embodiment (may be a part of the content).
  • figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) described in the embodiment, and / or one or more.
  • figures (which may be a part) described in another embodiment of the above more figures can be formed.
  • the components are classified by function and shown as blocks independent of each other.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit, or a case where one function is involved across a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately paraphrased according to the situation.
  • the size, the thickness of the layer, or the area is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to that scale. It should be noted that the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing deviation.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms such as “electrode” or “wiring” include the case where a plurality of “electrodes” or “wiring” are integrally formed.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration or a device structure.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • voltage and potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not always mean 0V.
  • the potential is relative, and the potential given to the wiring or the like may be changed depending on the reference potential.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • the high level potentials provided by both wirings do not have to be equal to each other.
  • the low-level potentials provided by both wirings do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolyte, in vacuum, etc.).
  • the "current direction” in wiring or the like is the direction in which the carrier that becomes a positive charge moves, and is described as a positive current.
  • the direction in which the carrier, which becomes a negative charge, moves is opposite to the direction of the current, and is represented by a negative current. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A”. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • a and B are connected means that A and B are electrically connected.
  • the fact that A and B are electrically connected refers to an object (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring) between A and B. ) Is present, it means a connection capable of transmitting an electric signal between A and B.
  • the case where A and B are electrically connected includes the case where A and B are directly connected.
  • the fact that A and B are directly connected means that the electric signal between A and B is transmitted between A and B via wiring (or an electrode) or the like without going through the object.
  • a possible connection is a connection that can be regarded as the same circuit diagram when represented by an equivalent circuit.
  • a switch is a switch that is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • the channel length means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a part where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed.
  • the distance between the source and the drain in the area means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a part where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed. The distance between the source and the drain in the area.
  • the channel width is a source in, for example, a region where a semiconductor (or a portion where a current flows in a semiconductor when a transistor is on) and a gate electrode overlap, or a region where a channel is formed.

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Abstract

新規な構成の半導体装置を提供すること。 第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有する。第１トランジスタは、オフ状態のときに、第１トランジスタを介して第３トランジスタのゲートに与えられる第１データに応じた第１電位を保持する機能を有する。容量は、一方の電極に与えられる第２データに応じた電位の変化に応じて、第３トランジスタのゲートに保持された第１電位を第２電位に変化させる機能を有する。第２トランジスタは、第３トランジスタのソースまたはドレインの一方の電位を、第２トランジスタのゲートの電位に応じた電位にする機能を有する。第３トランジスタは、第３トランジスタのゲートの電位に応じた出力電流をソースまたはドレインの他方に流す機能を有する。出力電流は、第３トランジスタがサブスレッショルド領域で動作するときに流れる電流である。

Description

半導体装置
　本明細書は、半導体装置等について説明する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、又は「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増大に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。人工ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。
　非特許文献１には、不揮発性メモリ素子を用いた積和演算回路が提案されている。当該積和演算回路では、各メモリ素子において、チャネル形成領域にシリコンを有するトランジスタのサブスレッショルド領域での動作を利用して、各メモリ素子に格納した乗数に対応したデータと被乗数に対応した入力データとの乗算に対応した電流を出力する。また当該積和演算回路では、各列のメモリ素子が出力する電流の和により、積和演算に対応したデータを取得する。当該積和演算回路は、内部にメモリ素子を有しているため、乗算、加算において外部のメモリからのデータ読み出し及び書き込みを行う必要がない。このため、読み出し及び書き込みなどに起因するデータ転送の回数を少なくすることができるため、消費電力を低くできると期待されている。
　上述した積和演算回路が外部のメモリに保存したデータを用いて演算を行う場合、データの書き込みおよび読出し時には、各配線にデータ信号または電位を与える。演算を行うためのトランジスタにおいて、データ書き込み時と、データ読出し時と、でドレイン端子に印加される電圧が変動する。ドレイン端子の電圧の変動は、トランジスタ特性、例えばしきい値電圧の変動を引き起こすため、読み出されるデータの精度が低下する虞がある。
　またデジタル回路で積和演算を行う場合、トランジスタの微細化に伴う貫通電流の増加などにより、消費電力が増大する虞がある。積和演算などの繰り返しの演算処理では、演算処理速度だけではなく、単位電力当たりの演算処理能力を向上させることが重要となる。
　本発明の一態様は、読み出されるデータの精度が高められた半導体装置を提供することを課題の一とする。本発明の一態様は、単位電力当たりの演算処理能力に優れた半導体装置を提供することを課題の一とする。本発明の一態様は、新規な構成の、積和演算が可能な半導体装置を提供することを課題の一とする。
　なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有し、第１トランジスタは、オフ状態のときに、第１トランジスタを介して第３トランジスタのゲートに与えられる第１データに応じた第１電位を保持する機能を有し、容量は、一方の電極に与えられる第２データに応じた電位の変化に応じて、第３トランジスタのゲートに保持された第１電位を第２電位に変化させる機能を有し、第２トランジスタは、第３トランジスタのソースまたはドレインの一方の電位を、第２トランジスタのゲートの電位に応じた電位にする機能を有し、第３トランジスタは、第３トランジスタのゲートの電位に応じた出力電流をソースまたはドレインの他方に流す機能を有し、出力電流は、第３トランジスタがサブスレッショルド領域で動作するときに流れる電流である、半導体装置である。
　本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有し、第１トランジスタは、オフ状態のときに、第１トランジスタを介して第３トランジスタのゲートに与えられる第１データに応じた第１電位を保持する機能を有し、容量は、一方の電極に与えられる第２データに応じた電位の変化に応じて、第３トランジスタのゲートに保持された第１電位を第２電位に変化させる機能を有し、第２トランジスタは、第３トランジスタのソースまたはドレインの一方の電位を、第２トランジスタのゲートの電位に応じた電位にする機能を有し、第３トランジスタは、第３トランジスタのゲートの電位に応じた出力電流をソースまたはドレインの他方に流す機能を有し、出力電流は、第３トランジスタがサブスレッショルド領域で動作するときに流れる電流であり、第２トランジスタおよび第３トランジスタはそれぞれ、バックゲートを有し、当該バックゲートに与える電位は、第３トランジスタのソースまたはドレインの他方の電位である、半導体装置である。
　本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有し、第１トランジスタは、オフ状態のときに、第１トランジスタを介して第３トランジスタのゲートに与えられる第１データに応じた第１電位を保持する機能を有し、容量は、一方の電極に与えられる第２データに応じた電位の変化に応じて、第３トランジスタのゲートに保持された第１電位を第２電位に変化させる機能を有し、第２トランジスタは、第３トランジスタのソースまたはドレインの一方の電位を、第２トランジスタのゲートの電位に応じた電位にする機能を有し、第３トランジスタは、第３トランジスタのゲートの電位に応じた出力電流をソースまたはドレインの他方に流す機能を有し、出力電流は、第３トランジスタがサブスレッショルド領域で動作するときに流れる電流であり、第２トランジスタおよび第３トランジスタはそれぞれ、バックゲートを有し、当該バックゲートに与える電位は、第３トランジスタのソースまたはドレインの他方の電位より低い、半導体装置である。
　本発明の一態様において、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有する、半導体装置が好ましい。
　本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。
　本発明の一態様において、第２トランジスタおよび第３トランジスタは、それぞれチャネル形成領域にシリコンを有する半導体層を有する、半導体装置が好ましい。
　本発明の一態様は、上記本発明の一態様の半導体装置と、筐体と、を有し、半導体装置によって、ニューラルネットワークの演算を行う、電子機器である。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
　本発明の一態様は、読み出されるデータの精度が高められた半導体装置を提供することができる。本発明の一態様は、単位電力当たりの演算処理能力に優れた半導体装置を提供することができる。本発明の一態様は、新規な構成の、積和演算が可能な半導体装置を提供することができる。
　複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１は、半導体装置の構成例を説明する図である。
図２Ａおよび図２Ｂは、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置の構成例を説明する図である。
図４Ａ、図４Ｂ、図４Ｃおよび図４Ｄは、半導体装置の構成例を説明する図である。
図５は、半導体装置の構成例を説明する図である。
図６Ａおよび図６Ｂは、半導体装置の構成例を説明する図である。
図７は、演算回路の構成例を説明する図である。
図８Ａ、図８Ｂおよび図８Ｃは、演算回路の構成例を説明する図である。
図９Ａ、図９Ｂ、図９Ｃおよび図９Ｄは、演算回路の構成例を説明する図である。
図１０Ａ、図１０Ｂおよび図１０Ｃは、演算回路の構成例を説明する図である。
図１１は、演算回路の構成例を説明するタイミングチャートである。
図１２Ａおよび図１２Ｂは、ニューラルネットワークを説明する図である。
図１３は、トランジスタの構成例を示す図である。
図１４Ａおよび図１４Ｂは、トランジスタの構成例を示す図である。
図１５は、集積回路の構成例を説明する図である。
図１６Ａおよび図１６Ｂは、集積回路の適用例を説明する図である。
図１７Ａおよび図１７Ｂは、集積回路の適用例を説明する図である。
図１８Ａ、図１８Ｂおよび図１８Ｃは、集積回路の適用例を説明する図である。
図１９は、集積回路の適用例を説明する図である。
図２０Ａ、図２０Ｂ、および図２０Ｃは、半導体装置の構成例を説明する図である。
図２１Ａ、図２１Ｂ、および図２１Ｃは、半導体装置のシミュレーション結果を説明する図である。
図２２Ａ、図２２Ｂ、および図２２Ｃは、半導体装置のシミュレーション結果を説明する図である。
図２３は、演算装置を説明する図である。
図２４Ａおよび図２４Ｂは、演算装置を説明する図である。
図２５は、演算装置を説明する図である。
図２６Ａおよび図２６Ｂは、演算装置を説明する図である。
図２７Ａおよび図２７Ｂは、演算装置を説明する図である。
図２８は、演算装置を説明する図である。
図２９は、演算装置を説明する図である。
　以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”＿ｎ”、”＿ｍ，ｎ”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ＿２と記載する。
（実施の形態１）
　本発明の一態様である半導体装置の構成、および動作等について説明する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　図１は、本発明の一態様である半導体装置１０を説明するための図である。
　半導体装置１０は、参照セル２１および演算セル３１を有する。参照セル２１は、トランジスタ２２、トランジスタ２３、トランジスタ２４、および容量２５を有する。演算セル３１は、トランジスタ３２、トランジスタ３３、トランジスタ３４、および容量３５を有する。参照セル２１および演算セル３１が有するトランジスタおよび容量は、図１に示すように、配線ＷＳＬ、配線ＸＣＬ、配線ＶＢＬ、配線ＷＣＬ、およびグラウンド電位を与える配線の少なくとも一に接続される。
　参照セル２１は、データ書き込み時と、データ読出し時と、において、設定した電流が流れることで、演算セル３１における演算動作を実行させる機能を有する。具体的には、参照セル２１は、データ書き込み時に、基準となる電流が流れることで、参照セル２１内に基準電圧を保持させ、その後、データ読出し時に、演算セル３１に与える入力データ（Ｘ）に応じた電流を参照セル２１に流し、演算セル３１に流れる電流を制御する機能を有する。なお参照セル２１は、単にセルという場合がある。
　次いで参照セル２１内の接続関係について説明する。
　トランジスタ２２のゲートは、配線ＷＳＬに接続される。トランジスタ２２のソースまたはドレインの一方は、トランジスタ２３のソースまたはドレインの一方および配線ＸＣＬに接続される。トランジスタ２２のソースまたはドレインの他方は、トランジスタ２４のゲートおよび容量２５の一方の電極に接続される。トランジスタ２２は、データ書き込み時にオン状態として基準電圧を参照セル２１内の保持ノード（トランジスタ２４のゲート）に書き込み、オフ状態とすることで基準電圧を参照セル２１内に保持することができる。
　トランジスタ２３のゲートは、配線ＶＢＬに接続される。トランジスタ２３のバックゲートは、トランジスタ２４のソースまたはドレインの他方に接続される。トランジスタ２３のソースまたはドレインの一方は、トランジスタ２２のソースまたはドレインの一方および配線ＸＣＬに接続される。トランジスタ２３のソースまたはドレインの他方は、トランジスタ２４のソースまたはドレインの一方に接続される。トランジスタ２３は、トランジスタ２４のソースまたはドレインの一方の電位を、トランジスタ２３のゲートの電位に応じた電位にする。
　トランジスタ２４のゲートは、トランジスタ２２のソースまたはドレインの他方、および容量２５の一方の電極に接続される。なおトランジスタ２４のゲート、トランジスタ２２のソースまたはドレインの他方、および容量２５の一方の電極が接続されるノードは、保持ノードともいう。保持ノードは、トランジスタ２４を流れる電流に応じた電位に設定することができる。トランジスタ２４のバックゲートは、トランジスタ２４のソースまたはドレインの他方に接続される。トランジスタ２４のソースまたはドレインの他方は、低電源電位（例えばグラウンド電位）を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ２４のソースとドレインとの間に電流を流すための配線として機能する。トランジスタ２４のソースまたはドレインの他方は、トランジスタ２３のバックゲートおよびトランジスタ２４のバックゲートに接続される。トランジスタ２３のバックゲートおよびトランジスタ２４のバックゲートには、固定電位が与えられるため、トランジスタ２３およびトランジスタ２４のトランジスタ特性が安定化する。トランジスタ２４は、トランジスタ２４のゲートの電位に応じた出力電流をソースまたはドレインの他方に流す。
　容量２５の一方の電極は、トランジスタ２２のソースまたはドレインの他方、およびトランジスタ２４のゲートに接続される。容量２５の他方の電極は、配線ＸＣＬに接続される。容量２５は、一方の電極が電気的な浮遊状態時において、他方の電極の電位の変化に応じて、一方の電極の電位を変化させる。
　演算セル３１は、データ書き込み時において、演算セル３１に保持する重みデータ（Ｗ）に応じた電流を流すことで、内部に当該電流に応じた電圧を保持する機能を有する。また、演算セル３１は、データ読出し時において、データ書き込み時に保持した電圧が、参照セル２１を流れる電流に応じて昇圧されることで、重みデータと入力データの演算に応じた電流を流す機能を有する。重みデータは、第１データ、入力データは第２データという場合がある。なお演算セル３１は、単にセルという場合がある。なお重みデータは、例えば、人工ニューラルネットワークの積和演算に用いられる重みパラメータに対応するデータ（重みデータ）である。
　次いで演算セル３１内の接続関係について説明する。
　トランジスタ３２のゲートは、配線ＷＳＬに接続される。トランジスタ３２のソースまたはドレインの一方は、トランジスタ３３のソースまたはドレインの一方および配線ＷＣＬに接続される。トランジスタ３２のソースまたはドレインの他方は、トランジスタ３４のゲートおよび容量３５の一方の電極に接続される。トランジスタ３２は、データ書き込み時にオン状態として重みデータに応じた電圧を演算セル３１内に書き込み、オフ状態とすることで重みデータに応じた電圧を演算セル３１内に保持することができる。
　トランジスタ３３のゲートは、配線ＶＢＬに接続される。トランジスタ３３のバックゲートは、トランジスタ３４のソースまたはドレインの他方に接続される。トランジスタ３３のソースまたはドレインの一方は、トランジスタ３２のソースまたはドレインの一方および配線ＷＣＬに接続される。トランジスタ３３のソースまたはドレインの他方は、トランジスタ３４のソースまたはドレインの一方に接続される。トランジスタ３３は、トランジスタ３４のソースまたはドレインの一方の電位を、トランジスタ３３のゲートの電位に応じた電位にする。
　トランジスタ３４のゲートは、トランジスタ３２のソースまたはドレインの他方、および容量３５の一方の電極に接続される。なおトランジスタ３４のゲート、トランジスタ３２のソースまたはドレインの他方、および容量３５の一方の電極が接続されるノードは、保持ノードともいう。トランジスタ３４のバックゲートは、トランジスタ３４のソースまたはドレインの他方に接続される。トランジスタ３４のソースまたはドレインの他方は、低電源電位（例えばグラウンド電位）を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ３４のソースとドレインとの間に電流を流すための配線として機能する。トランジスタ３４のソースまたはドレインの他方は、トランジスタ３３のバックゲートおよびトランジスタ３４のバックゲートに接続される。トランジスタ３３のバックゲートおよびトランジスタ３４のバックゲートには、固定電位が与えられるため、トランジスタ３３およびトランジスタ３４のトランジスタ特性が安定化する。トランジスタ３４は、トランジスタ３４のゲートの電位に応じた出力電流をソースまたはドレインの他方に流す。
　容量３５の一方の電極は、トランジスタ３２のソースまたはドレインの他方、およびトランジスタ３４のゲートに接続される。容量３５の他方の電極は、配線ＸＣＬに接続される。容量３５は、一方の電極が電気的な浮遊状態時において、他方の電極の電位の変化に応じて、一方の電極の電位を変化させる。
　次いで参照セル２１および演算セル３１が有するトランジスタについて説明する。
　トランジスタ２４及びトランジスタ３４は、特に断りの無い場合は、サブスレッショルド領域で動作する。サブスレッショルド領域で動作するトランジスタのドレイン電流Ｉｄは、式（１）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　式（１）中、Ｉ０はＶｇ＝Ｖｔｈのときのドレイン電流、ｑは電気素量、Ｖｇはゲート電圧、Ｖｔｈはしきい値電圧、ηはデバイス構造などによって定められる係数、ｋＢはボルツマン定数、Ｔは温度である。式（１）に示すように、サブスレッショルド領域で動作するトランジスタのドレイン電流Ｉｄは、ドレイン電圧に依存しない。トランジスタ２４及びトランジスタ３４に流れる電流は、サブスレッショルド領域で動作するときに流れる電流量となる。トランジスタ２４及びトランジスタ３４のサブスレッショルド領域における電流は、ドレイン電圧のばらつきの影響を低減することができる。そのため、演算によって得られるデータの精度を高めることができる。
　なお本明細書などにおいてサブスレッショルド領域とは、トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示すグラフにおいて、ゲート電圧がしきい値電圧よりも低い領域をいう。またはサブスレッショルド領域とは、グラデュアルチャネル近似（ドリフト電流しか考慮しないモデル）から外れた、キャリアの拡散による電流が流れる領域をいう。またはサブスレッショルド領域とは、ゲート電圧の増加に対してドレイン電流が指数関数的に増大する領域をいう。またはサブスレッショルド領域とは、前述の各説明の領域とみなせる領域を含むものとする。
　また、トランジスタがサブスレッショルド領域で動作する際のドレイン電流を、サブスレッショルド電流という。サブスレッショルド電流は、ドレイン電圧によらず、ゲート電圧に対して指数関数的に増大する。サブスレッショルド電流を用いた回路動作では、ドレイン電圧のばらつきの影響を小さくすることができる。
　また、トランジスタ３２およびトランジスタ２２は、オフ状態とすることで、トランジスタ２４のゲートおよびトランジスタ３４のゲートの電位を保持する機能を有する。具体的には、トランジスタ３２を介してトランジスタ３４のゲートに与えられるデータに応じた電位を保持する機能を有する。トランジスタ３２およびトランジスタ２２は、一例として、ＯＳトランジスタであることが好ましい。例えば、トランジスタ３２およびトランジスタ２２のチャネル形成領域は、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該酸化物の代わりとしては、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物を用いてもよい。
　ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。トランジスタ３２及び／又はトランジスタ２２として、ＯＳトランジスタを用いることにより、トランジスタ３２及び／又はトランジスタ２２のリーク電流を抑えることができるため、半導体装置１０の消費電力を低減することができる。具体的には、トランジスタ２４のゲートおよびトランジスタ３４のゲートのそれぞれに保持した電位の変動を非常に小さくすることができるため、当該電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、半導体装置１０の消費電力を低減することができる。また、保持ノードから配線ＷＣＬ、又は配線ＸＣＬへのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できる。
　またＯＳトランジスタは、ゲート電圧がトランジスタのしきい値電圧より小さいとき、１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満といったチャネル幅１μｍ当たりのドレイン電流として極めて小さい電流を流すことができる。またＯＳトランジスタは、ゲート電圧がトランジスタのしきい値電圧のとき、１．０×１０−８Ａ以下、１．０×１０−１２Ａ以下、あるいは１．０×１０−１５Ａ以下といったチャネル幅１μｍ当たりのドレイン電流を流すことができる。そのためＯＳトランジスタは、サブスレッショルド領域で動作するゲート電圧の範囲において、大きさの異なるサブスレッショルド電流を流すことができる。つまり、ＯＳトランジスタは、サブスレッショルド領域で動作するゲート電圧の範囲を大きくとることができる。具体的には、ＯＳトランジスタのしきい値電圧をＶｔｈとしたとき、サブスレッショルド領域では、（Ｖｔｈ−１．０Ｖ）以上Ｖｔｈ以下、または（Ｖｔｈ−０．５Ｖ）以上Ｖｔｈ以下の電圧範囲のゲート電圧を用いた回路動作を行うことができる。
　一方、Ｓｉトランジスタでは、オフ電流が大きく、サブスレッショルド領域で動作するゲート電圧の範囲が狭い。サブスレッショルド電流を利用する場合、ＯＳトランジスタは、Ｓｉトランジスタよりも広いゲート電圧の範囲で回路動作を行うことができる。
　酸化物半導体として機能する金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。そのため、ＯＳメモリは、ＯＳトランジスタを介して保持ノードからリークする電荷量が極めて少ない。
　ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。特にＭとしてＧａを用いる金属酸化物をＯＳトランジスタに採用する場合、元素の比率を調整することで電界効果移動度等の電気特性に優れたトランジスタとすることができるため、好ましい。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ−ＯＳとは、ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ−ＯＳとは、Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ−ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
　ＣＡＣ−ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ−ＯＳをＯＳトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。
　ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）の影響が小さい。つまり、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に対する高い耐性を有する。
　また、トランジスタ３３、３４及びトランジスタ２３、２４に対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタ３３、３４及びトランジスタ２３、２４に対しても、ＯＳトランジスタを用いることで、トランジスタ２２、トランジスタ３２と同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。またトランジスタ３３、３４及びトランジスタ２３、２４は、ＯＳトランジスタ以外としては、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと呼称する）とすることができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
　トランジスタ３３、３４及びトランジスタ２３、２４として、Ｓｉトランジスタとする場合、トランジスタのバックゲートとして機能する構成、例えば電極、あるいはボディ電極を設ける構成とし、当該バックゲートに与える電位としてトランジスタ３４、２４のソースまたはドレインの他方に与えるグラウンド電位とすることが好ましい。当該構成とすることで、トランジスタ３３、３４及びトランジスタ２３、２４の電気特性を安定化することができる。
　また、図１に図示しているトランジスタ２２、及びトランジスタ３２は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図１に図示しているトランジスタ２２、及びトランジスタ３２は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。またバックゲートに与える電位または信号は、グラウンド電位のような固定電位、あるいは、ゲートに与える信号、とすることができる。
　また、図１に図示しているトランジスタ３２乃至３４、及びトランジスタ２２乃至２４は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタ３２乃至３４、及びトランジスタ２２乃至２４の一部、又は全部をｐチャネル型トランジスタに置き換えてもよい。なお、トランジスタ３２乃至３４、及びトランジスタ２２乃至２４の一部、又は全部をｐチャネル型トランジスタに置き換える場合、トランジスタ３２乃至３４、及びトランジスタ２２乃至２４が所望の動作をするように、必要に応じて配線が与える電圧などを変更してもよい。
　なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタ３２乃至３４、及びトランジスタ２２乃至２４だけに限定されない。例えば、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様に構造、極性などを変更してもよい。
　次いで、参照セル２１および演算セル３１接続される配線ＷＳＬ、配線ＸＣＬ、配線ＶＢＬおよび配線ＷＣＬについて説明する。
　配線ＷＳＬは、スイッチとして機能するトランジスタ２２およびトランジスタ３２のオンまたはオフを制御する信号が与えられる。配線ＷＳＬは、参照セル２１および演算セル３１にデータを書き込む際の書き込みワード線として機能する。参照セル２１および演算セル３１には、配線ＸＣＬあるいは配線ＷＣＬに書き込みたいデータに応じた電流あるいは電圧が与えられることで、データが書き込まれる。当該データは、トランジスタ２２およびトランジスタ３２をオンにすることで書き込まれる。この場合、配線ＷＣＬは、Ｈレベル（高レベル電位）とする。また参照セル２１および演算セル３１では、トランジスタ２２およびトランジスタ３２がオフとなるよう制御されることで、参照セル２１および演算セル３１にデータが保持される。この場合、配線ＷＣＬは、Ｌレベル（低レベル電位）とする。
　配線ＷＣＬは、演算セル３１に対して、重みデータ（第１データ、第１入力データともいう）に応じた電流量（重み電流あるいは電流ＩＷｕｔ）を流す機能、又は演算セルに保持された電位に応じて電流を流すための定電位Ｖｄを与える機能、を有する。
　配線ＸＣＬは、参照セル２１および演算セル３１に対して、参照データに応じた電流量（参照電流あるいは電流ＩＸｕｔ）、又は入力データ（第２データ、第２入力データともいう）に応じた電流量（入力電流あるいは電流ＩＸ）を流す機能を有する。
　配線ＶＢＬは、定電位Ｖｂが与えられる配線である。定電位Ｖｂは、参照セル２１および演算セル３１において、トランジスタ２４、トランジスタ３４のそれぞれのドレイン端子の電位を固定とするための電位である。トランジスタ２３、トランジスタ３３のゲートに定電位Ｖｂを与えることで、配線ＷＣＬの電位の変動に応じた、トランジスタ２４およびトランジスタ３４のしきい値電圧などのトランジスタ特性を安定化することができる。
　特にトランジスタ３４及びトランジスタ２４が、チャネル長の短い短チャネルトランジスタの場合、ドレイン誘起障壁低下（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ：ＤＩＢＬ）により、しきい値電圧が低下するために、ドレイン電流Ｉｄがドレイン電圧Ｖｄに依存することになる。そのため、トランジスタ２３、トランジスタ３３のゲートに定電位Ｖｂを与え、トランジスタ２４、トランジスタ３４のドレイン電圧の変化を小さくする構成が有効である。当該構成により、演算によって得られるデータの精度を高めることができる。
　次いで図１における参照セル２１、演算セル３１を複数備えた構成について、図２Ａおよび図２Ｂを参照して説明する。図２Ａはデータ書き込み時の動作の概要を表し、図２Ｂは、データ読出し時の動作の概要を表している。
　図２Ａ、図２Ｂでは、複数の参照セル２１＿１乃至２１＿ｍ（図１の参照セル２１に相当）を備えた参照セル部２０、複数の演算セル３１＿１，１乃至３１＿ｍ，ｎ（図１の演算セル３１に相当）を備えた演算セル部３０を備える。また図２Ａ、図２Ｂでは、複数の配線ＸＣＬを配線ＸＣＬ＿１乃至ＸＣＬ＿ｍとして図示している。また図２Ａ、図２Ｂでは、複数の配線ＷＣＬを配線ＷＣＬ＿１乃至ＷＣＬ＿ｎとして図示している。なおｍおよびｎは共に自然数である。
　なお、図２Ａ、図２Ｂでは、参照セル部２０及び演算セル部３０が有するセルが、行方向にｎ＋１個、列方向にｍ個、マトリクス状に配置されている。参照セル部２０及び演算セル部３０が有するセルは、行方向に２個以上、列方向に１個以上、マトリクス状に配置されている構成であればよい。
　図２Ａおよび図２Ｂでは、説明のため、参照セル２１および演算セル３１を簡略化して図示している。参照セル部２０における参照セル２１の端子ＣＰは、図１の容量２５の他方の電極に相当する。参照セル部２０における参照セル２１の端子ＴＷは、図１のトランジスタ２２のソースまたはドレインの一方およびトランジスタ２３のソースまたはドレインの一方が接続される端子に相当する。演算セル部３０における演算セル３１の端子ＣＰは、図１の容量３５の他方の電極に相当する。演算セル部３０における演算セル３１の端子ＴＸは、図１のトランジスタ３２のソースまたはドレインの一方およびトランジスタ３３のソースまたはドレインの一方が接続される端子に相当する。
　図２Ａに示すデータ書き込み時の動作では、各行の参照セル２１に電流ＩＸｕｔを流す。各行に与える電流は、規格化された電流ＩＸｕｔであり、それぞれ等しい。電流ＩＸｕｔは、参照データに応じた電流量（参照電流）に相当する。各行の演算セル３１には、容量を介して接続されているため、電流は流れない。参照セル２１では、流れる電流に応じた電圧が保持されるよう動作する。
　また図２Ａに示すデータ書き込み時の動作では、各列の演算セルに電流ＩＷ１乃至ＩＷｎ（ＩＷ）を流す。各列に与える電流は、規格化された電流ＩＷｕｔに重みデータｗを乗じた電流量に相当する（ＩＷ＝ｗ×ＩＷｕｔ）。電流ＩＷ１乃至ＩＷｎはそれぞれ列ごとに異なる場合もあり得る。
　図２Ｂに示すデータ読出し時の動作では、各行の参照セル２１に電流ＩＸ１乃至ＩＸｍ（ＩＸ）を流す。各行に与える電流ＩＸ１乃至ＩＸｍは、規格化された電流ＩＸｕｔに入力データｘを乗じた電流量に相当する（ＩＸ＝ｘ×ＩＸｕｔ）。電流ＩＸ１乃至ＩＸｍはそれぞれ行ごとに異なる場合もあり得る。なお電流ＩＸｕｔは、電流ＩＷｕｔと等しいことが好ましい。
　図２Ｂに示すデータ読出し時の動作では、電流ＩＸ１乃至ＩＸｍによって参照セル２１に保持された電圧が昇圧される。この昇圧に応じて配線ＸＣＬ＿１乃至ＸＣＬ＿ｍも昇圧するため、演算セル３１では容量３５の容量結合により保持している電圧が昇圧される。そして配線ＷＣＬ＿１乃至ＷＣＬ＿ｎの電位を、電圧Ｖｄに設定する。このときトランジスタ３４を流れる電流量Ｉｒは、データ書き込み時に演算セル３１に保持した電流値（ＩＷ）と、データ読出し時に参照セル２１に流した電流値（ＩＸ）と、の積に相当する（電流Ｉｒ１１乃至Ｉｒｍｎ）。各列を流れる電流Ｉｒ１１乃至Ｉｒｍの和を見積もることで、入力データと重みデータの積和の演算結果に相当するデータを出力することができる。
　なお演算セル部３０が有するセルのそれぞれに含まれているトランジスタ３２乃至３４のサイズ（例えば、チャネル長、チャネル幅、トランジスタの構成など）は互いに等しいことが好ましい。また、参照セル部２０が有するセルのそれぞれに含まれているトランジスタ２２乃至２４のサイズは互いに等しいことが好ましい。また、トランジスタ２２とトランジスタ３２のサイズは互いに等しいことが好ましい。また、トランジスタ２３とトランジスタ３３のサイズは互いに等しいことが好ましい。また、トランジスタ２４とトランジスタ３４のサイズは互いに等しいことが好ましい。
　トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、セル３１＿１，１乃至セル３１＿ｍ，ｎのそれぞれに含まれているトランジスタ３２のサイズを等しくし、セル３１＿１，１乃至セル３１＿ｍ，ｎのそれぞれに含まれているトランジスタ３３のサイズを等しくし、セル３１＿１，１乃至セル３１＿ｍ，ｎのそれぞれに含まれているトランジスタ３４のサイズを等しくすることによって、セル３１＿１，１乃至セル３１＿ｍ，ｎのそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタ３２のソース、ドレイン、ゲートなどへの入力電位、トランジスタ３３のソース、ドレイン、ゲートなどへの入力電位、トランジスタ３４のソース、ドレイン、ゲートなどへの入力電位、セル３１＿１，１乃至セル３１＿ｍ，ｎのそれぞれに保持される電圧などを指す。また、セル２１＿１乃至セル２１＿ｍのそれぞれに含まれているトランジスタ２２のサイズを等しくし、セル２１＿１乃至セル２１＿ｍのそれぞれに含まれているトランジスタ２３のサイズを等しくし、セル２１＿１乃至セル２１＿ｍのそれぞれに含まれているトランジスタ２４のサイズを等しくすることによって、例えば、セル２１＿１乃至セル２１＿ｍは、動作、及び当該動作の結果をほぼ同一にすることができる。互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタ２２のソース、ドレイン、ゲートなどへの入力電位、トランジスタ２３のソース、ドレイン、ゲートなどへの入力電位、トランジスタ２４のソース、ドレイン、ゲートなどへの入力電位、セル２１＿１乃至セル２１＿ｍのそれぞれに保持される電圧などを指す。
　データ書き込み時の参照セル２１および演算セル３１の動作について、図３Ａを参照して説明する。
　配線ＷＳＬをＨレベルとし、トランジスタ２２およびトランジスタ３２をオン状態（ＯＮ）とする。配線ＸＣＬに参照電流にあたる電流ＩＸｕｔを流す。また配線ＷＣＬには電流ＩＷを流す。電流ＩＷは、重みデータｗに規格化された電流ＩＷｕｔを乗じた電流（図中、ＩＷ＝ｗＩＷｕｔ）に相当する。
　参照セル２１において、トランジスタ２２をオン状態とする。トランジスタ２４のゲートである保持ノードの電位は、トランジスタ２４を電流ＩＸｕｔが流れる電位であるＶｇ１となる。これにより、トランジスタ２４は、電流ＩＸｕｔの電流をトランジスタ２４のソース−ドレイン間に流すことができる。本明細書等では、このような動作を「参照セル２１のトランジスタ２４のソース−ドレイン間に流れる電流をＩＸｕｔに設定する（プログラミングする）」などと呼称する場合がある。
　演算セル３１において、トランジスタ３２をオン状態とする。トランジスタ３４のゲートである保持ノードの電位は、トランジスタ３４を電流ＩＷが流れる電位であるＶｇ２となる。これにより、演算セル３１のトランジスタ３４のソース−ドレイン間に流れる電流をＩＷに設定する。
　データ書き込み時に配線ＸＣＬを介して参照セル２１に与える電流ＩＸｕｔは、式（２）で表すことができる。
Figure JPOXMLDOC01-appb-M000002
　式（２）においてＶｇ１は、トランジスタ２４のゲートである保持ノードの電位である。式（２）においてＶｔｈ１’は、トランジスタ２４のしきい値電圧である。
　データ書き込み時に配線ＷＣＬを介して演算セル３１に与える電流ＩＷは、式（３）で表すことができる。
Figure JPOXMLDOC01-appb-M000003
　式（３）においてＶｇ２は、トランジスタ３４のゲートである保持ノードの電位である。式（３）においてＶｔｈ１は、トランジスタ３４のしきい値電圧である。電流ＩＷは、重みデータｗと、規格化された電流ＩＷｕｔの積で表すことができる。
　また配線ＶＢＬに与える電圧Ｖｂは、Ｖｔｈ２をトランジスタ３３のしきい値電圧、Ｖｔｈ２’をトランジスタ２３のしきい値電圧とすると、Ｖｂ＞Ｖｔｈ２’、且つＶｂ＞Ｖｔｈ２とする。当該構成とすることで、トランジスタ２４のドレイン電圧を（Ｖｂ−Ｖｔｈ２）とすることができる。そのため、またトランジスタ３４のドレイン電圧を（Ｖｂ−Ｖｔｈ２’）とすることができる。つまり、トランジスタ２４およびトランジスタ３４のドレイン電圧を配線ＷＣＬおよび配線ＸＣＬの電位に依らない電位に設定することができる。そのため、トランジスタ３４及びトランジスタ２４のＤＩＢＬによるしきい値電圧が低下することを抑制し、演算によって得られるデータの精度を高めることができる。
　データ読出し時の参照セル２１および演算セル３１の動作について、図３Ｂを参照して説明する。なお、データ書き込み時とデータ読出し時の間の期間において、設定された電流を保持する期間が設けることができる。当該、設定された電流を保持する期間では、トランジスタ２２およびトランジスタ３２をオフ状態（ＯＦＦ）とする。トランジスタ２２およびトランジスタ３２は、ＯＳトランジスタとすることで設定された電流に相当する保持ノードの電位を保持し続けることができる。
　参照セル２１において、配線ＷＳＬをＬレベルとし、トランジスタ２２をオフ状態（ＯＦＦ）とする。配線ＸＣＬに入力電流にあたる電流ＩＸを流す。電流ＩＸは、入力データｘに規格化された電流Ｉｘｕｔを乗じた電流（図中、ＩＸ＝ｘＩｘｕｔ）に相当する。トランジスタ２４のゲートである保持ノードの電位は、トランジスタ２４を電流ＩＸが流れることでＶｇ１＋Δと変動するとともに、配線ＸＣＬの電位もつれて変動する。
　演算セル３１において、配線ＷＳＬをＬレベルとし、トランジスタ３２をオフ状態（ＯＦＦ）とする。そのため、演算セル３１の保持ノードは電気的に浮遊状態（フローティング）にある。参照セル２１の動作による配線ＸＣＬの電位の変動に伴う容量３５の容量結合によって、演算セル３１の保持ノードの電位Ｖｇ２が変動し、Ｖｇ１＋Δとなる。演算セル３１の保持ノードの電位がＶｇ２＋Δと変動することで、演算セル３１のトランジスタ３４には電流Ｉｒが流れる。
　データ読出し時に配線ＷＳＬを介して参照セル２１に与える電流ＩＸは、式（４）で表すことができる。Ｖｇ１＋Δは、電流ＩＸを参照セル２１に流したことによる、参照セル２１の保持ノードの電位変化である。
Figure JPOXMLDOC01-appb-M000004
　式（４）中、Δは式（５）に示す入力データｘで表すことができる。
Figure JPOXMLDOC01-appb-M000005
　式（４）、式（５）から、電流ＩＸは、入力データｘと、規格化された電流ＩＸｕｔの積で表すことができる。
　データ読出し時に配線ＷＣＬは、各行の演算セル３１に電流が流れるよう電圧Ｖｄに設定する。そして、演算セル３１の保持ノードの電位がＶｇ２＋Δに変化することで演算セル３１のトランジスタ３４を流れる電流Ｉｒは、式（６）で表すことができる。
Figure JPOXMLDOC01-appb-M000006
　式（３）、式（５）から式（６）におけるＩｒは、重みデータｗと入力データｘの積に相当する電流と見積もることができる。各行の演算セル３１に流れる電流は、足し合わせることができるため、配線ＷＣＬに流れる電流を外部に出力することで、重みデータｗと入力データｘに応じた積和演算処理の演算結果に応じた信号を出力することができる。
　図４Ａおよび図４Ｂに示す演算セル３１Ａは、図１の半導体装置１０においてトランジスタ２２及びトランジスタ３３がない、比較例として示す回路図である。なお図４Ａおよび図４Ｂでは、具体的な動作例を説明するため、演算セル３１Ａが有するトランジスタ３４Ａのしきい値を０．５Ｖとする。電位Ｖｂは０．７Ｖとしている。
　図４Ａに図示するデータ書き込みの動作において、トランジスタ３２Ａをオンにすると、電流ＩＷを流すための電圧０．４Ｖが上述したＶｇ２としてトランジスタ３４Ａのゲートである保持ノードに書き込まれる。
　図４Ｂに図示するデータ読出しの動作において、トランジスタ３２Ａをオフにし、配線ＷＣＬの電位にあたるＶｄを１．２Ｖにする。各行の演算セルに電流Ｉｒを流す必要があるため、データ読出しの動作時にはＶｄを高めに設定する必要がある。
　図４Ａおよび図４Ｂに示す半導体装置１０Ｂにおける演算セル３１Ａは、データ書き込みの動作とデータ読出しの動作とで、トランジスタ３４Ａのドレイン電圧が０．４Ｖと１．２Ｖとなり、電圧の差が大きくなる。そのため、演算セル３１Ａを流れる電流Ｉｒもばらつきが大きくなる。
　本発明の一態様の半導体装置１０について、図４Ｃおよび図４Ｄを用いて説明する。図４Ｃおよび図４Ｄは、比較のため、図４Ａおよび図４Ｂと同様の動作を行う場合を説明するものである。
　図４Ｃおよび図４Ｄでは、演算セル３１が有する各構成を図示している。図４Ｃおよび図４Ｄでは、トランジスタ３３およびトランジスタ３４のしきい値電圧を共に０．５Ｖとする。電位Ｖｂは０．７Ｖとしている。
　図４Ｃに図示するデータ書き込みの動作において、トランジスタ３２をオンにすると、電流ＩＷを流すための電圧０．４Ｖが上述したＶｇ２としてトランジスタ３４のゲートである保持ノードに書き込まれる。図４Ｃにおいてトランジスタ３４のドレイン電圧は、電圧Ｖｂからトランジスタ３３のしきい値電圧だけ低下した電圧である０．２Ｖとなる。
　図４Ｄに図示するデータ読出しの動作において、トランジスタ３２をオフにし、配線ＷＣＬの電圧にあたるＶｄを１．２Ｖにする。各行の演算セルに電流Ｉｒを流す必要があるため、データ読出しの動作時にはＶｄを高めに設定する必要がある。図４Ｄにおいてトランジスタ３４のドレイン電圧は、図４Ｃと同様に、電圧Ｖｂからトランジスタ３３のしきい値電圧だけ低下した電圧である０．２Ｖとなる。
　図４Ｃおよび図４Ｄに示す演算セル３１は、データ書き込みの動作とデータ読出しの動作とで、トランジスタ３４Ａのドレイン電圧が共に０．２Ｖとなり、電圧の差が小さくなる。そのため、演算セル３１を流れる電流Ｉｒもばらつきを小さくすることができる。
　また図１に示す半導体装置１０の変形例について図５に示す半導体装置１０Ｂを参照して説明する。図５の説明では、図１と異なる点について説明し、重複する構成の説明については省略するものとする。
　図５に示す半導体装置１０Ｂは、参照セル２１Ｂおよび演算セル３１Ｂを有する。参照セル２１Ｂは、トランジスタ２２、トランジスタ２３Ｂ、トランジスタ２４Ｂ、および容量２５を有する。演算セル３１Ｂは、トランジスタ３２、トランジスタ３３Ｂ、トランジスタ３４Ｂ、および容量３５を有する。
　トランジスタ２３Ｂおよびトランジスタ２４Ｂのバックゲートには、電圧Ｖｂｏｄｙが与えられる。電圧Ｖｂｏｄｙはグラウンド電位より小さい電圧である。トランジスタ２３Ｂおよびトランジスタ２４Ｂのトランジスタ特性が安定化する。
　同様にトランジスタ３３Ｂおよびトランジスタ３４Ｂのバックゲートには、電圧Ｖｂｏｄｙが与えられる。トランジスタ３３Ｂおよびトランジスタ３４Ｂのトランジスタ特性が安定化する。
　図５の半導体装置１０Ｂについて、図４Ａ、図４Ｂおよび乃至図４Ｃ、図４Ｄと同様の説明を、図６Ａおよび図６Ｂを用いて説明する。
　図６Ａおよび図６Ｂでは、演算セル３１Ｂが有する各構成を図示している。図６Ａおよび図６Ｂでは、トランジスタ３３Ｂおよびトランジスタ３４Ｂのしきい値電圧を共に０．８Ｖ、とする。電圧Ｖｂは１．０Ｖとしている。トランジスタ３３Ｂおよびトランジスタ３４Ｂのしきい値電圧は、例えば−１Ｖの電圧Ｖｂｏｄｙによってプラスシフト、例えば０．５Ｖから０．８Ｖにプラスシフトさせたものとして表している。
　図６Ａに図示するデータ書き込みの動作において、トランジスタ３２をオンにすると、電流ＩＷを流すための電圧０．７Ｖが上述したＶｇ２としてトランジスタ３４Ｂのゲートである保持ノードに書き込まれる。図６Ａにおいてトランジスタ３４Ｂのドレイン電圧は、電圧Ｖｂからトランジスタ３３Ｂのしきい値電圧だけ低下した電圧である０．２Ｖとなる。
　図６Ｂに図示するデータ読出しの動作において、トランジスタ３２をオフにし、配線ＷＣＬの電圧にあたるＶｄを１．２Ｖにする。各行の演算セルに電流Ｉｒを流す必要があるため、データ読出しの動作時にはＶｄを高めに設定する必要がある。図４Ｄにおいてトランジスタ３４Ｂのドレイン電圧は、図６Ａと同様に、電圧Ｖｂからトランジスタ３３Ｂのしきい値電圧だけ低下した電圧である０．２Ｖとなる。
　図６Ａおよび図６Ｂに示す演算セル３１Ｂは、データ書き込みの動作とデータ読出しの動作とで、トランジスタ３４Ｂのドレイン電圧が共に０．２Ｖとなり、電圧の差が小さくなる。そのため、読み出される演算セルに電流Ｉｒもばらつきを小さくすることができる。
　加えて図６Ａ、図６Ｂに示す演算セル３１Ｂは、電圧Ｖｂｏｄｙによってトランジスタ３３Ｂのドレイン電圧の変化を小さくできる。例えば、図６Ａ、図６Ｂにおいて、データ書き込みの動作とデータ読出しの動作におけるトランジスタ３３Ｂのドレイン電圧の違いは、０．５Ｖ（１．２Ｖと０．７Ｖの差）である。一方、電圧Ｖｂｏｄｙをグラウンド電位とした図４Ｃ、図４Ｄにおいて、データ書き込みの動作とデータ読出しの動作におけるトランジスタ３３Ｂのドレイン電圧の違いは、０．８Ｖ（１．２Ｖと０．４Ｖの差）である。
　以上のことから、図５の半導体装置１０Ｂは、ドレイン電圧の変動に伴うトランジスタの特性変動を抑制し、データ読み出し動作における電流Ｉｒのばらつきを小さくすることができる。
　以上説明したように、本発明の一態様は、読み出されるデータの精度が高められた半導体装置を提供することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置を適用可能な装置である、演算装置の一例について説明する。演算装置は、積和演算が可能な回路を有する。演算装置は、演算回路という場合がある。
＜演算装置の構成例＞
　図７は、第１データと、第２データと、の積和演算を行う演算装置の構成例を示している。図７に示す演算装置ＭＡＣ１は、各セルに保持した電位に応じた第１データ（重みデータ）と、入力された第２データ（入力データ）と、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
　演算装置ＭＡＣ１は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、セルアレイＣＡと、変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎと、を有する。
　セルアレイＣＡは、セル３１＿１，１乃至セル３１＿ｍ，ｎと、セル２１＿１乃至セル２１＿ｍと、を有する。セル３１＿１，１乃至セル３１＿ｍ，ｎのそれぞれは、一例として、上記実施の形態で説明した演算セル３１と同様に、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、容量３５と、を有する。セル２１＿１乃至セル２１＿ｍのそれぞれは、一例として、上記実施の形態で説明した参照セル２１と同様に、トランジスタ２２と、トランジスタ２３と、トランジスタ２４と、容量２５と、を有する。なお以下の説明では、上記実施の形態１で説明した「ソースまたはドレインの一方」を「第１端子」、「ソースまたはドレインの他方」を「第２端子として説明する場合がある。また、以下の説明では、容量の「一方の電極」を「第１端子」、「他方の電極」を「第２端子」として説明する場合がある。
　図７では、セル３１＿１，１において、トランジスタ３２の第１端子と、トランジスタ３４のゲートと、容量３５の第１端子と、の接続箇所をノードＮＮ＿１１としている。同様に図７では、セル３１＿１，ｎ、セル３１＿ｍ，１およびセル３１＿ｍ，ｎにおいて、同様の接続箇所をノードＮＮ＿１ｎ、ノードＮＮ＿ｍ１およびノードＮＮ＿ｍｎとしている。同様に図７では、セル２１＿１およびセル２１＿ｍにおいて、同様の接続箇所をノードＮＮ＿ｒｅｆ１およびノードＮＮｒｅｆ＿ｍとしている。なお、ノードＮＮ＿１１乃至ノードＮＮ＿ｍｎ、及びノードＮＮｒｅｆ＿１乃至ノードＮＮｒｅｆ＿ｍは、それぞれのセルの保持ノードとして機能する。
　回路ＳＷＳ１は、一例として、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎを有する。トランジスタＦ３＿１の第１端子は、配線ＷＣＬ＿１に電気的に接続され、トランジスタＦ３＿１の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３＿１のゲートは、配線ＳＷＬ１に電気的に接続されている。トランジスタＦ３＿ｎの第１端子は、配線ＷＣＬ＿ｎに電気的に接続され、トランジスタＦ３＿ｎの第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３＿ｎのゲートは、配線ＳＷＬ１に電気的に接続されている。
　トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれとしては、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。特に、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれとしては、ＯＳトランジスタを用いることが好ましい。
　回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ＿１乃至配線ＷＣＬ＿ｎのそれぞれと、の間を、導通状態又は非導通状態にする回路として機能する。
　回路ＳＷＳ２は、一例として、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎを有する。トランジスタＦ４＿１の第１端子は、配線ＷＣＬ＿１に電気的に接続され、トランジスタＦ４＿１の第２端子は、変換回路ＩＴＲＺ＿１の入力端子に電気的に接続され、トランジスタＦ４＿１のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４＿ｎの第１端子は、配線ＷＣＬ＿ｎに電気的に接続され、トランジスタＦ４＿ｎの第２端子は、変換回路ＩＴＲＺ＿ｎの入力端子に電気的に接続され、トランジスタＦ４＿ｎのゲートは、配線ＳＷＬ２に電気的に接続されている。
　トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれとしては、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。特に、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれとしては、ＯＳトランジスタを用いることが好ましい。
　回路ＳＷＳ２は、配線ＷＣＬ＿１と変換回路ＩＴＲＺ＿１との間、及び配線ＷＣＬ＿ｎと変換回路ＩＴＲＺ＿ｎとの間を、導通状態又は非導通状態にする機能を有する。
　回路ＷＣＳは、セルアレイＣＡが有するそれぞれのセルに格納するためのデータを供給する機能を有する。
　回路ＸＣＳは、配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍに電気的に接続されている。回路ＸＣＳは、セルアレイＣＡが有するセル２１＿１およびセル２１＿ｍのそれぞれに対して、後述する参照データに応じた電流量の電流、又は第２データに応じた電流量の電流を流す機能を有する。
　回路ＷＳＤは、配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍに電気的に接続されている。回路ＷＳＤは、セル３１＿１，１乃至セル３１＿ｍ，ｎに第１データを書き込む際に、配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍに所定の信号を供給することによって、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。つまり、配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍは、書き込みワード線として機能する。
　また、回路ＷＳＤは、一例として、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＷＳＤは、配線ＳＷＬ１に所定の信号を供給することによって、回路ＷＣＳとセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、配線ＳＷＬ２に所定の信号を供給することによって、変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎとセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、を有する。
　変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎのそれぞれは、一例として、入力端子と、出力端子と、を有する。例えば、変換回路ＩＴＲＺ＿１の出力端子は、配線ＯＬ＿１に電気的に接続され、変換回路ＩＴＲＺ＿ｎの出力端子は、配線ＯＬ＿ｎに電気的に接続されている。
　変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎのそれぞれは、入力端子に電流が入力されることで、当該電流量に応じた電圧に変換して、出力端子から当該電圧を出力する機能を有する。当該電圧としては、例えば、アナログ電圧、デジタル電圧などとすることができる。また、変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎのそれぞれは、関数系の演算回路を有してもよい。この場合、例えば、変換された電圧を用いて、当該演算回路によって関数の演算を行って、演算の結果を配線ＯＬ＿１乃至配線ＯＬ＿ｎに出力してもよい。
　特に、階層型のニューラルネットワークの演算を行う場合、上述した関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。
＜＜回路ＷＣＳ、回路ＸＣＳ＞＞
　ここでは、回路ＷＣＳ、及び回路ＸＣＳの具体例について説明する。
　初めに、回路ＷＣＳについて説明する。図８Ａは、回路ＷＣＳの一例を示したブロック図である。なお、図８Ａには、回路ＷＣＳの周辺の回路との電気的な接続を示すため、回路ＳＷＳ１、トランジスタＦ３、配線ＳＷＬ１、配線ＷＣＬも図示している。また、トランジスタＦ３は、図７の演算装置ＭＡＣ１に含まれているトランジスタＦ３＿１乃至トランジスタＦ３＿ｎのいずれか一であり、配線ＷＣＬは、図７の演算装置ＭＡＣ１に含まれている配線ＷＣＬ＿１乃至配線ＷＣＬ＿ｎのいずれか一である。
　図８Ａに示す回路ＷＣＳは、一例として、スイッチＳＷＷを有する。スイッチＳＷＷの第１端子は、トランジスタＦ３の第２端子に電気的に接続され、スイッチＳＷＷの第２端子は、配線ＶＩＮＩＬ１に電気的に接続されている。配線ＶＩＮＩＬ１は、配線ＷＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位などとすることができる。なお、スイッチＳＷＷは、配線ＷＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
　スイッチＳＷＷとしては、例えば、アナログスイッチまたはトランジスタなどの電気的なスイッチなどを適用することができる。なお、スイッチＳＷＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
　また、図８Ａの回路ＷＣＳは、一例として、複数の電流源ＣＳを有する。具体的には、回路ＷＣＳはＫビット（２Ｋ値）（Ｋは１以上の整数）の第１データを電流として出力する機能を有し、この場合、回路ＷＣＳは、２Ｋ−１個の電流源ＣＳを有する。なお、回路ＷＣＳは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｋビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｋ−１個有する。
　図８Ａにおいて、それぞれの電流源ＣＳは、端子Ｔ１と、端子Ｔ２と、を有する。それぞれの電流源ＣＳの端子Ｔ１は、回路ＳＷＳ１が有するトランジスタＦ３の第２端子に電気的に接続されている。また、１個の電流源ＣＳの端子Ｔ２は配線ＤＷ＿１に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ＿２に電気的に接続され、２Ｋ−１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ＿Ｋに電気的に接続されている。
　回路ＷＣＳが有する複数の電流源ＣＳは、それぞれ同一の定電流ＩＷｕｔを端子Ｔ１から出力する機能を有する。定電流ＩＷｕｔは、実施の形態１で説明した規格化された電流ＩＷｕｔに相当する。なお、実際には、演算装置ＭＡＣ１の作製段階において、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流ＩＷｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＷＣＳに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流ＩＷｕｔの誤差は無いものとして説明する。
　配線ＤＷ＿１乃至配線ＤＷ＿Ｋは、電気的に接続されている電流源ＣＳから定電流ＩＷｕｔを出力するための制御信号を送信する配線として機能する。具体的には、例えば、配線ＤＷ＿１に高レベル電位が与えられているとき、配線ＤＷ＿１に電気的に接続されている電流源ＣＳは、定電流としてＩＷｕｔをトランジスタＦ３の第２端子に流し、また、配線ＤＷ＿１に低レベル電位が与えられているとき、配線ＤＷ＿１に電気的に接続されている電流源ＣＳは、ＩＷｕｔを出力しない。
　配線ＤＷ＿１に電気的に接続されている１個の電流源ＣＳが流す電流は、１ビット目の値に相当し、配線ＤＷ＿２に電気的に接続されている２個の電流源ＣＳが流す電流は、２ビット目の値に相当し、配線ＤＷ＿Ｋに電気的に接続されているＫ個の電流源ＣＳが流す電流は、Ｋビット目の値に相当する。
　なお、図８ＡではＫが３以上の整数である場合の回路ＷＣＳを図示しているが、Ｋが１である場合は、図８Ａの回路ＷＣＳを、配線ＤＷ＿２乃至配線ＤＷ＿Ｋに電気的に接続されている電流源ＣＳを設けない構成にすればよい。また、Ｋが２である場合は、図８Ａの回路ＷＣＳを、配線ＤＷ＿３乃至配線ＤＷ＿Ｋに電気的に接続されている電流源ＣＳを設けない構成にすればよい。
　次に、電流源ＣＳの具体的な構成例について説明する。
　図９Ａに示す電流源ＣＳ１は、図８Ａの回路ＷＣＳに含まれる電流源ＣＳに適用できる回路であって、電流源ＣＳ１は、トランジスタＴｒ１と、トランジスタＴｒ２と、を有する。
　トランジスタＴｒ１の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ１のバックゲートと、トランジスタＴｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ２の第２端子は、端子Ｔ１に電気的に接続され、トランジスタＴｒ２のゲートは、端子Ｔ２に電気的に接続されている。また、端子Ｔ２は、配線ＤＷに電気的に接続されている。
　配線ＤＷは、図８Ａの配線ＤＷ＿１乃至配線ＤＷ＿ｎのいずれか一である。
　配線ＶＤＤＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることができる。
　配線ＶＤＤＬが与える定電圧を高レベル電位としたとき、トランジスタＴｒ１の第１端子には高レベル電位が入力される。また、トランジスタＴｒ１の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ１の第１端子はドレインとして機能し、トランジスタＴｒ１の第２端子はソースとして機能する。また、トランジスタＴｒ１のゲートと、トランジスタＴｒ１の第２端子と、は、電気的に接続されているため、トランジスタＴｒ１のゲート−ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ１のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１の第１端子−第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。当該電流の量としては、トランジスタＴｒ１がＯＳトランジスタである場合、例えば、１．０×１０−８Ａ以下であることが好ましく、また、１．０×１０−１２Ａ以下であることがより好ましく、また、１．０×１０−１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート−ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、トランジスタＴｒ１は、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。なお、当該電流は上述したＩＷｕｔ、又は後述するＩＸｕｔに相当する。
　トランジスタＴｒ２は、スイッチング素子として機能する。ところで、トランジスタＴｒ２の第１端子の電位がトランジスタＴｒ２の第２端子の電位よりも高い場合、トランジスタＴｒ２の第１端子はドレインとして機能し、トランジスタＴｒ２の第２端子はソースとして機能する。また、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ２の第２端子と、は、電気的に接続されているため、バックゲート−ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ２のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ２のゲートに高レベル電位が入力されることで、トランジスタＴｒ２はオン状態となるものとし、トランジスタＴｒ２のゲートに低レベル電位が入力されることで、トランジスタＴｒ２はオフ状態となるものとする。具体的には、トランジスタＴｒ２がオン状態のとき、上述したサブスレッショルド領域の電流範囲の電流がトランジスタＴｒ１の第２端子から端子Ｔ１に流れ、トランジスタＴｒ２がオフ状態のとき、当該電流はトランジスタＴｒ１の第２端子から端子Ｔ１に流れないものとする。
　なお、図８Ａの回路ＷＣＳに含まれる電流源ＣＳに適用できる回路は、図９Ａの電流源ＣＳ１に限定されない。例えば、電流源ＣＳ１は、トランジスタＴｒ２のバックゲートとトランジスタＴｒ２の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートは別の配線に電気的に接続されている構成としてもよい。このような構成例を図９Ｂに示す。図９Ｂに示す電流源ＣＳ２は、トランジスタＴｒ２のバックゲートが配線ＶＴＨＬに電気的に接続されている構成となっている。電流源ＣＳ２は、配線ＶＴＨＬが外部回路などと電気的に接続されることで、当該外部回路などによって配線ＶＴＨＬに所定の電位を与えて、トランジスタＴｒ２のバックゲートに当該所定の電位を与えることができる。これにより、トランジスタＴｒ２のしきい値電圧を変動させることができる。特に、トランジスタＴｒ２のしきい値電圧を高くすることによって、トランジスタＴｒ２のオフ電流を小さくすることができる。
　また、例えば、電流源ＣＳ１は、トランジスタＴｒ１のバックゲートとトランジスタＴｒ１の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートと第２端子との間は容量によって電圧を保持する構成としてもよい。このような構成例を図９Ｃに示す。図９Ｃに示す電流源ＣＳ３は、トランジスタＴｒ１、及びトランジスタＴｒ２に加えて、トランジスタＴｒ３と、容量Ｃ６と、を有する。電流源ＣＳ３は、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとが容量Ｃ６を介して電気的に接続されている点と、トランジスタＴｒ１のバックゲートとトランジスタＴｒ３の第１端子とが電気的に接続されている点で電流源ＣＳ１と異なる。また、電流源ＣＳ３は、トランジスタＴｒ３の第２端子が配線ＶＴＬに電気的に接続され、トランジスタＴｒ３のゲートが配線ＶＷＬに電気的に接続されている構成となっている。電流源ＣＳ３は、配線ＶＷＬに高レベル電位を与えて、トランジスタＴｒ３をオン状態にすることによって、配線ＶＴＬとトランジスタＴｒ１のバックゲートとの間を導通状態にすることができる。このとき、配線ＶＴＬからトランジスタＴｒ１のバックゲートに所定の電位を入力することができる。そして、配線ＶＷＬに低レベル電位を与えて、トランジスタＴｒ３をオフ状態にすることによって、容量Ｃ６により、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとの間の電圧を保持することができる。つまり、配線ＶＴＬがトランジスタＴｒ１のバックゲートに与える電圧を定めることによって、トランジスタＴｒ１のしきい値電圧を変動させることができ、かつトランジスタＴｒ３と容量Ｃ６とによって、トランジスタＴｒ１のしきい値電圧を固定することができる。
　また、例えば、図８Ａの回路ＷＣＳに含まれる電流源ＣＳに適用できる回路としては、図９Ｄに示す電流源ＣＳ４としてもよい。電流源ＣＳ４は、図９Ｃの電流源ＣＳ３において、トランジスタＴｒ２のバックゲートをトランジスタＴｒ２の第２端子でなく、配線ＶＴＨＬに電気的に接続した構成となっている。つまり、電流源ＣＳ４は、図９Ｂの電流源ＣＳ２と同様に、配線ＶＴＨＬが与える電位によって、トランジスタＴｒ２のしきい値電圧を変動させることができる。
　電流源ＣＳ４において、トランジスタＴｒ１の第１端子−第２端子間に大きな電流が流れる場合、端子Ｔ１から電流源ＣＳ４の外部に当該電流を流すために、トランジスタＴｒ２のオン電流を大きくする必要がある。この場合、電流源ＣＳ４は、配線ＶＴＨＬに高レベル電位を与えて、トランジスタＴｒ２のしきい値電圧を低くして、トランジスタＴｒ２のオン電流を高くすることによって、トランジスタＴｒ１の第１端子−第２端子間に流れる大きな電流を、端子Ｔ１から電流源ＣＳ４の外部に流すことができる。
　図８Ａの回路ＷＣＳに含まれる電流源ＣＳとして、図９Ａ乃至図９Ｄに示した電流源ＣＳ１乃至電流源ＣＳ４を適用することによって、回路ＷＣＳは、Ｋビットの第１データに応じた電流を出力することができる。また、当該電流の量は、例えば、トランジスタ３４がサブスレッショルド領域で動作する範囲内における第１端子−第２端子間に流れる電流とすることができる。
　また、図８Ａの回路ＷＣＳとしては、図８Ｂに示す回路ＷＣＳを適用してもよい。図８Ｂの回路ＷＣＳは、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれに、図９Ａの電流源ＣＳが１つずつ接続された構成となっている。また、トランジスタＴｒ１＿１のチャネル幅をｗ＿１、トランジスタＴｒ１＿２のチャネル幅をｗ＿２、トランジスタＴｒ１＿Ｋのチャネル幅をｗ＿Ｋとしたとき、それぞれのチャネル幅の比は、ｗ＿１：ｗ＿２：ｗ＿Ｋ＝１：２：２Ｋ−１となっている。サブスレッショルド領域で動作するトランジスタのソース−ドレイン間に流れる電流は、チャネル幅に比例するため、図８Ｂに示す回路ＷＣＳは、図８Ａの回路ＷＣＳと同様に、Ｋビットの第１データに応じた電流を出力することができる。
　なお、トランジスタＴｒ１（トランジスタＴｒ１＿１乃至トランジスタＴｒ２＿Ｋを含む）、トランジスタＴｒ２（トランジスタＴｒ２＿１乃至トランジスタＴｒ２＿Ｋを含む）、及びトランジスタＴｒ３は、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。特に、トランジスタＴｒ１（トランジスタＴｒ１＿１乃至トランジスタＴｒ２＿Ｋを含む）、トランジスタＴｒ２（トランジスタＴｒ２＿１乃至トランジスタＴｒ２＿Ｋを含む）、及びトランジスタＴｒ３としては、ＯＳトランジスタを用いることが好ましい。
　次に、回路ＸＣＳの具体例について説明する。
　図８Ｃは、回路ＸＣＳの一例を示したブロック図である。なお、図８Ｃには、回路ＷＣＳの周辺の回路との電気的な接続を示すため、配線ＸＣＬも図示している。また、配線ＸＣＬは、図７の演算装置ＭＡＣ１に含まれている配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍのいずれか一である。
　図８Ｃに示す回路ＸＣＳは、一例として、スイッチＳＷＸを有する。スイッチＳＷＸの第１端子は、配線ＸＣＬと、複数の電流源ＣＳと、に電気的に接続され、スイッチＳＷＸの第２端子は、配線ＶＩＮＩＬ２に電気的に接続されている。配線ＶＩＮＩＬ２は、配線ＸＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位などとすることができる。また、配線ＶＩＮＩＬ２が与える初期化用の電位は、配線ＶＩＮＩＬ１が与える電位と等しくしてもよい。なお、スイッチＳＷＸは、配線ＸＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
　スイッチＳＷＸとしては、例えば、スイッチＳＷＷに適用できるスイッチとすることができる。
　また、図８Ｃの回路ＸＣＳの回路構成は、図８Ａの回路ＷＣＳとほぼ同様の構成にすることができる。具体的には、回路ＸＣＳは、参照データを電流として出力する機能と、Ｌビット（２Ｌ値）（Ｌは１以上の整数）の第２データを電流として出力する機能と、を有し、この場合、回路ＸＣＳは、２Ｌ−１個の電流源ＣＳを有する。なお、回路ＸＣＳは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｌビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｌ−１個有している。
　ところで、回路ＸＣＳが電流として出力する参照データとしては、例えば、１ビット目の値が“１”、２ビット目以降の値が“０”の情報とすることができる。
　図８Ｃにおいて、１個の電流源ＣＳの端子Ｔ２は配線ＤＸ＿１に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ＿２に電気的に接続され、２Ｌ−１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ＿Ｌに電気的に接続されている。
　回路ＸＣＳが有する複数の電流源ＣＳは、それぞれ同一の定電流としてＩＸｕｔを端子Ｔ１から出力する機能を有する。また、配線ＤＸ＿１乃至配線ＤＸ＿Ｌは、電気的に接続されている電流源ＣＳからＩＸｕｔを出力するための制御信号を送信する配線として機能する。つまり、回路ＸＣＳは、配線ＤＸ＿１乃至配線ＤＸ＿Ｌから送られるＬビットの情報に応じた電流を、配線ＸＣＬに流す機能を有する。
　なお、回路ＸＣＳが有する、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が生じている場合、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流ＩＸｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＸＣＳに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流ＩＸｕｔの誤差は無いものとして説明する。
　また、回路ＸＣＳの電流源ＣＳとしては、回路ＷＣＳの電流源ＣＳと同様に、図９Ａ乃至図９Ｄの電流源ＣＳ１乃至電流源ＣＳ４のいずれかを適用することができる。この場合、図９Ａ乃至図９Ｄに図示している配線ＤＷを配線ＤＸに置き換えればよい。これにより、回路ＸＣＳは、参照データ、又はＬビットの第２データとして、サブスレッショルド領域の電流範囲の電流を配線ＸＣＬに流すことができる。
　また、図８Ｃの回路ＸＣＳとしては、図８Ｂに示す回路ＷＣＳと同様の回路構成を適用することができる。この場合、図８Ｂに示す回路ＷＣＳを回路ＸＣＳに置き換え、配線ＤＷ＿１を配線ＤＸ＿１に置き換え、配線ＤＷ＿２を配線ＤＸ＿２に置き換え、配線ＤＷ＿Ｋを配線ＤＸ＿Ｌに置き換え、スイッチＳＷＷをスイッチＳＷＸに置き換え、配線ＶＩＮＩＬ１を配線ＶＩＮＩＬ２に置き換えて考えればよい。
＜＜変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎ＞＞
　ここでは、図７の演算装置ＭＡＣ１に含まれる変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎに適用できる回路の具体例について説明する。
　図１０Ａに示す変換回路ＩＴＲＺ１は、図７の変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎに適用できる回路の一例である。なお、図１０Ａには、変換回路ＩＴＲＺ１の周辺の回路との電気的な接続を示すため、回路ＳＷＳ２、配線ＷＣＬ、配線ＳＷＬ２、トランジスタＦ４も図示している。また、配線ＷＣＬは、図７の演算装置ＭＡＣ１に含まれている配線ＷＣＬ＿１乃至配線ＷＣＬ＿ｎのいずれか一であり、トランジスタＦ４は、図７の演算装置ＭＡＣ１に含まれているトランジスタＦ４＿１乃至トランジスタＦ４＿ｎのいずれか一である。
　図１０Ａの変換回路ＩＴＲＺ１は、トランジスタＦ４を介して配線ＷＣＬに電気的に接続されている。また、変換回路ＩＴＲＺ１は、配線ＯＬに電気的に接続されている。変換回路ＩＴＲＺ１は、変換回路ＩＴＲＺ１から配線ＷＣＬに流れる電流、又は配線ＷＣＬから変換回路ＩＴＲＺ１に流れる電流をアナログ電圧に変換して、配線ＯＬに当該アナログ電圧を出力する機能を有する。つまり、変換回路ＩＴＲＺ１は、電流電圧変換回路を有する。
　図１０Ａの変換回路ＩＴＲＺ１は、一例として、抵抗Ｒ５と、オペアンプＯＰ１と、を有する。
　オペアンプＯＰ１の反転入力端子は、抵抗Ｒ５の第１端子と、トランジスタＦ４の第２端子と、に電気的に接続されている。オペアンプＯＰ１の非反転入力端子は、配線ＶＲＬに電気的に接続されている。オペアンプＯＰ１の出力端子は、抵抗Ｒ５の第２端子と、配線ＯＬに電気的に接続されている。
　配線ＶＲＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位（ＧＮＤ）、低レベル電位などとすることができる。
　変換回路ＩＴＲＺ１は、図１０Ａの構成にすることによって、配線ＷＣＬから、トランジスタＦ４を介して、変換回路ＩＴＲＺ１に流れる電流、又は、変換回路ＩＴＲＺ１から、トランジスタＦ４を介して、配線ＷＣＬに流れる電流を、アナログ電圧に変換して配線ＯＬに出力することができる。
　特に、配線ＶＲＬが与える定電圧を接地電位（ＧＮＤ）とすることによって、オペアンプＯＰ１の反転入力端子は仮想接地となるため、配線ＯＬに出力されるアナログ電圧は接地電位（ＧＮＤ）を基準とした電圧とすることができる。
　また、図１０Ａの変換回路ＩＴＲＺ１は、アナログ電圧を出力する構成となっているが、図７の変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎに適用できる回路構成は、これに限定されない。例えば、変換回路ＩＴＲＺ１は、図１０Ｂに示すとおり、アナログデジタル変換回路ＡＤＣを有する構成としてもよい。具体的には、図１０Ｂの変換回路ＩＴＲＺ２は、アナログデジタル変換回路ＡＤＣの入力端子がオペアンプＯＰ１の出力端子と、抵抗Ｒ５の第２端子と、に電気的に接続され、アナログデジタル変換回路ＡＤＣの出力端子が配線ＯＬに電気的に接続されている構成となっている。このような構成にすることによって、図１０Ｂの変換回路ＩＴＲＺ２は、配線ＯＬにデジタル信号を出力することができる。
　また、変換回路ＩＴＲＺ２において、配線ＯＬに出力されるデジタル信号を１ビット（２値）とする場合、変換回路ＩＴＲＺ２は、図１０Ｃに示す変換回路ＩＴＲＺ３に置き換えてもよい。図１０Ｃの変換回路ＩＴＲＺ３は、図１０Ａの変換回路ＩＴＲＺ１にコンパレータＣＭＰ１を設けた構成となっている。具体的には、変換回路ＩＴＲＺ３は、コンパレータＣＭＰ１の第１入力端子がオペアンプＯＰ１の出力端子と、抵抗Ｒ５の第２端子と、に電気的に接続され、コンパレータＣＭＰ１の第２入力端子が配線ＶＲＬ２に電気的に接続され、コンパレータＣＭＰ１の出力端子が配線ＯＬに電気的に接続されている構成となっている。配線ＶＲＬ２は、コンパレータＣＭＰ１の第１端子の電位と比較するための電位を与える配線として機能する。このような構成にすることによって、図１０Ｃの変換回路ＩＴＲＺ３は、電流電圧変換回路によってトランジスタＦ４のソース−ドレイン間に流れる電流から変換された電圧と、配線ＶＲＬ２が与える電圧と、との大小に応じて、配線ＯＬに低レベル電位又は高レベル電位（２値のデジタル信号）を出力することができる。
　また、図７の演算装置ＭＡＣ１に適用できる変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎは、図１０Ａ乃至図１０Ｃのそれぞれに示した変換回路ＩＴＲＺ１乃至変換回路ＩＴＲＺ３に限定されない。例えば、階層型のニューラルネットワークの演算として、演算装置ＭＡＣ１を用いる場合、変換回路ＩＴＲＺ１乃至変換回路ＩＴＲＺ３には、関数系の演算装置を有することが好ましい。また、関数系の演算装置としては、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などの演算装置とすることができる。
＜演算装置の動作例＞
　次に、演算装置ＭＡＣ１の動作例について説明する。
　図１１に演算装置ＭＡＣ１の動作例のタイミングチャートを示す。図１１のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２３までの間、及びそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ＿ｉ（ｉは１以上ｍ−１以下の整数とする。）、配線ＷＳＬ＿ｉ＋１、配線ＸＣＬ＿ｉ、配線ＸＣＬ＿ｉ＋１、ノードＮＮ＿ｉ，ｊ（ｊは１以上ｎ−１以下の整数とする。）、ノードＮＮ＿ｉ＋１，ｊ、ノードＮＮｒｅｆ＿ｉ、ノードＮＮｒｅｆ＿ｉ＋１の電位の変動を示している。更に、図１１のタイミングチャートには、セル３１＿ｉ，ｊに含まれているトランジスタ３３、３４の第１端子−第２端子間に流れる電流Ｉ３４＿ｉ，ｊと、セル２１＿ｉに含まれているトランジスタ２３、２４の第１端子−第２端子間に流れる電流Ｉ２４＿ｉと、セル３１＿ｉ＋１，ｊに含まれているトランジスタ３３、３４の第１端子−第２端子間に流れる電流Ｉ３４＿ｉ＋１，ｊと、セル２１＿ｉ＋１に含まれているトランジスタ２３、２４の第１端子−第２端子間に流れる電流Ｉ２４＿ｉ＋１と、のそれぞれの変動についても示している。
　なお、演算装置ＭＡＣ１の回路ＷＣＳとしては、図８Ａの回路ＷＣＳを適用し、演算装置ＭＡＣ１の回路ＸＣＳとしては、図８Ｃの回路ＸＣＳを適用するものとする。
　なお、本動作例において、トランジスタ２４、トランジスタ３４のソース電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前では、初期設定として、ノードＮＮ＿ｉ，ｊ、ノードＮＮ＿ｉ＋１，ｊ、ノードＮＮｒｅｆ＿ｉ、及びノードＮＮｒｅｆ＿ｉ＋１のそれぞれの電位を、接地電位ＧＮＤにしているものとする。具体的には、例えば、図８Ａの配線ＶＩＮＩＬ１の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＷ、トランジスタＦ３、及びセル３１＿ｉ，ｊ、セル３１＿ｉ＋１，ｊに含まれているそれぞれのトランジスタ３２をオン状態にすることによって、ノードＮＮ＿ｉ，ｊ、ノードＮＮ＿ｉ＋１，ｊの電位を接地電位ＧＮＤにすることができる。また、例えば、図８Ｃの配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸ、及びセル３１＿ｉ，ｊ、セル３１＿ｉ＋１，ｊに含まれているそれぞれのトランジスタ２２をオン状態にすることによって、ノードＮＮｒｅｆ＿ｉ，ｊ、ノードＮＮｒｅｆ＿ｉ＋１，ｊの電位を接地電位ＧＮＤにすることができる。
　なお。本動作例において、トランジスタ２３、トランジスタ３３のゲート電位は、定電位Ｖｂとする。トランジスタ２３、トランジスタ３３のゲート電位を定電位Ｖｂにすることによって、トランジスタ２３、トランジスタ３３のそれぞれの第１端子を、定電位Ｖｂからしきい値電圧だけ低下した電圧Ｖｂ−Ｖｔｈにすることができる。そのため、トランジスタ２４、３４の第２端子（ドレイン側）の上昇を抑制することができる。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
　時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図１１ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図１１ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれがオン状態となり、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ＿ｉ、配線ＷＳＬ＿ｉ＋１には低レベル電位が印加されている。これにより、セルアレイＣＡのｉ行目のセル３１＿ｉ，１乃至セル３１＿ｉ，ｎに含まれているトランジスタ３２のゲートと、セル２１＿ｉに含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。また、セルアレイＣＡのｉ＋１行目のセル３１＿ｉ＋１，１乃至セル３１＿ｉ＋１，ｎに含まれているトランジスタ３２のゲートと、セル２１＿ｉ＋１に含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ＿ｉ、及び配線ＸＣＬ＿ｉ＋１には接地電位ＧＮＤが印加されている。具体的には、例えば、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ、配線ＸＣＬ＿ｉ＋１のそれぞれである場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ＿ｉ、及び配線ＸＣＬ＿ｉ＋１の電位を接地電位ＧＮＤにすることができる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、図８Ａに記載の配線ＷＣＬが配線ＷＣＬ＿１乃至配線ＷＣＬ＿Ｋのそれぞれである場合において、配線ＤＷ＿１乃至配線ＤＷ＿Ｋには第１データが入力されていない。また、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿１乃至配線ＸＣＬ＿Ｋのそれぞれである場合において、配線ＤＸ＿１乃至配線ＤＸ＿Ｌには第２データが入力されていない。ここでは、図８Ａの回路ＷＣＳにおいて、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれには低レベル電位が入力されているものとし、また、図８Ｃの回路ＸＣＳにおいて、配線ＤＸ＿１乃至配線ＤＸ＿Ｌのそれぞれには低レベル電位が入力されているものとする。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ＿ｊ、配線ＸＣＬ＿ｉ、配線ＸＣＬ＿ｉ＋１には電流が流れない。そのため、Ｉ３４＿ｉ，ｊ、Ｉ２４＿ｉ、Ｉ３４＿ｉ＋１，ｊ、Ｉ２４＿ｉ＋１は０となる。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
　時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ＿ｉに高レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセル３１＿ｉ，１乃至セル３１＿ｉ，ｎに含まれているトランジスタ３２のゲートと、セル２１＿ｉに含まれているトランジスタ２２のゲートと、に高レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオン状態になる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ＿ｉを除く配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍには低レベル電位が印加されており、セルアレイＣＡのｉ行目以外のセル３１＿１，１乃至セル３１＿ｍ，ｎに含まれているトランジスタ３２と、ｉ行目以外のセル２１＿１乃至セル２１＿ｍに含まれているトランジスタ２２は、オフ状態になっているものとする。
　更に、配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍには時刻Ｔ１２以前から引き続き接地電位ＧＮＤが印加されている。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
　時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに第１データとして電流Ｉ０＿ｉ，ｊが流れる。具体的には、図８Ａに記載の配線ＷＣＬが配線ＷＣＬ＿ｊである場合において、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳからトランジスタＦ３＿ｊの第２端子に電流Ｉ０＿ｉ，ｊが流れる。つまり、第１データとして入力されたＫビットの信号の値をα＿ｉ，ｊ（α＿ｉ，ｊを０以上２Ｋ−１以下の整数とする）としたとき、Ｉ０＿ｉ，ｊ＝α＿ｉ，ｊ×ＩＷｕｔとなる（図中、「×」は「＊」で図示）。
　なお、α＿ｉ，ｊが０のとき、Ｉ０＿ｉ，ｊ＝０となるため、厳密には、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに電流は流れないが、本明細書などでは、「Ｉ０＿ｉ，ｊ＝０の電流が流れる」などと記載する場合がある。
　時刻Ｔ１３から時刻Ｔ１４までの間において、セルアレイＣＡのｉ行目のセル３１＿ｉ，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が導通状態となっており、かつセルアレイＣＡのｉ行目以外のセル３１＿１，ｊ乃至セル３１＿ｍ，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が非導通状態となっているため、配線ＷＣＬ＿ｊからセル３１＿ｉ，ｊに電流量Ｉ０＿ｉ，ｊが流れる。
　ところで、セル３１＿ｉ，ｊに含まれているトランジスタ３２がオン状態になる。トランジスタ３４において、ゲート−ソース間電圧がＶｇ＿ｉ，ｊ−ＧＮＤとなり、トランジスタ３４の第１端子−第２端子間に流れる電流として、電流Ｉ０＿ｉ，ｊが設定される。
　また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉに、参照データとして電流Ｉｒｅｆ０が流れる。具体的には、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉである場合において、配線ＤＸ＿１に高レベル電位、配線ＤＸ＿２乃至配線ＤＸ＿Ｋのそれぞれに低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉに電流Ｉｒｅｆ０が流れる。つまり、Ｉｒｅｆ０＝ＩＸｕｔとなる。
　時刻Ｔ１３から時刻Ｔ１４までの間において、セル２１＿ｉに含まれているトランジスタ２２の第１端子と配線ＸＣＬ＿ｉとの間が導通状態となっているため、配線ＸＣＬ＿ｉからセル２１＿ｉに電流Ｉｒｅｆ０が流れる。
　セル３１＿ｉ，ｊと同様に、セル２１＿ｉに含まれているトランジスタ２２がオン状態になる。トランジスタ２４において、ゲート−ソース間電圧がＶｇｍ＿ｉ−ＧＮＤとなり、トランジスタ２４の第１端子−第２端子間に流れる電流として、電流Ｉｒｅｆ０が設定される。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
　時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ＿ｉに低レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセル３１＿ｉ，１乃至セル３１＿ｉ，ｎに含まれているトランジスタ３２のゲートと、セル２１＿ｉに含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。
　セル３１＿ｉ，ｊに含まれているトランジスタ３２がオフ状態になることによって、容量３５には、トランジスタ３４のゲート（ノードＮＮ＿ｉ，ｊ）の電位と、配線ＸＣＬ＿ｉの電位と、の差であるＶｇ＿ｉ，ｊ−Ｖｇｍ＿ｉが保持される。また、セル２１＿ｉに含まれているトランジスタ３２がオフ状態になることによって、容量２５には、トランジスタ２４のゲート（ノードＮＮｒｅｆ＿ｉ）の電位と、配線ＸＣＬ＿ｉの電位と、の差である０が保持される。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
　時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ＿ｉにＧＮＤが印加される。具体的には、例えば、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉである場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ＿ｉの電位を接地電位ＧＮＤにすることができる。
　このため、ｉ行目のセル３１＿ｉ，１乃至セル３１＿ｉ，ｎのそれぞれに含まれている容量３５による容量結合によってノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ，ｎの電位が変化し、セル２１＿ｉに含まれている容量２５による容量結合によってノードＮＮｒｅｆ＿ｉの電位が変化する。
　ノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ，ｎの電位の変化量は、配線ＸＣＬ＿ｉの電位の変化量に、セルアレイＣＡに含まれているそれぞれのセル３１＿ｉ，１乃至セル３１＿ｉ，ｎの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量３５の容量、トランジスタ３４のゲート容量、寄生容量などによって算出される。セル３１＿ｉ，１乃至セル３１＿ｉ，ｎのそれぞれにおいて、容量３５による容量結合係数をｐとしたとき、セル３１＿ｉ，ｊのノードＮＮ＿ｉ，ｊの電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点おける電位から、ｐ（Ｖｇｍ＿ｉ−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ＿ｉの電位が変化することによって、セル２１＿ｉに含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉの電位も変化する。容量２５による容量結合係数を、容量３５と同様にｐとしたとき、セル２１＿ｉのノードＮＮｒｅｆ＿ｉの電位は、時刻Ｔ１４から時刻Ｔ１５までの間における電位から、ｐ（Ｖｇｍ＿ｉ−ＧＮＤ）低下する。なお、図１１のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ１５から時刻Ｔ１６までの間におけるノードＮＮｒｅｆ＿ｉの電位は、ＧＮＤとなる。
　これによって、セル３１＿ｉ，ｊのノードＮＮ＿ｉ，ｊの電位が低下するため、トランジスタ３４はオフ状態となり、同様に、セル２１＿ｉのノードＮＮｒｅｆ＿ｉの電位が低下するため、トランジスタ２４もオフ状態となる。そのため、時刻Ｔ１５から時刻Ｔ１６までの間において、Ｉ３４＿ｉ，ｊ、Ｉ２４＿ｉのそれぞれは０となる。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
　時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ＿ｉ＋１に高レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセル３１＿ｉ＋１，１乃至セル３１＿ｉ＋１，ｎに含まれているトランジスタ３２のゲートと、セル２１＿ｉ＋１に含まれているトランジスタ２２のゲートと、に高レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ＿ｉ＋１を除く配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍには低レベル電位が印加されており、セルアレイＣＡのｉ＋１行目以外のセル３１＿１，１乃至セル３１＿ｍ，ｎに含まれているトランジスタ３２と、ｉ＋１行目以外のセル２１＿１乃至セル２１＿ｍに含まれているトランジスタ２２は、オフ状態になっているものとする。
　更に、配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍには時刻Ｔ１６以前から引き続き接地電位ＧＮＤが印加されている。
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
　時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに第１データとして電流Ｉ０＿ｉ＋１，ｊが流れる。具体的には、図８Ａに記載の配線ＷＣＬが配線ＷＣＬ＿ｊ＋１である場合において、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳからトランジスタＦ３＿ｊの第２端子に電流Ｉ０＿ｉ＋１，ｊが流れる。つまり、第１データとして入力されたＫビットの信号の値をα＿ｉ＋１，ｊ（α＿ｉ＋１，ｊは０以上２Ｋ−１以下の整数とする。）としたとき、Ｉ０＿ｉ＋１，ｊ＝α＿ｉ＋１，ｊ×ＩＷｕｔとなる（図中、「×」は「＊」で図示）。
　なお、α＿ｉ＋１，ｊが０のとき、Ｉ０＿ｉ＋１，ｊ＝０となるので、厳密には、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに電流は流れないが、本明細書などでは、Ｉ０＿ｉ，ｊ＝０の場合と同様に、「Ｉ０＿ｉ＋１，ｊ＝０の電流が流れる」などと記載する場合がある。
　このとき、セルアレイＣＡのｉ＋１行目のセル３１＿ｉ＋１，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が導通状態となっており、かつセルアレイＣＡのｉ＋１行目以外のセル３１＿１，ｊ乃至セル３１＿ｍ，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が非導通状態となっているので、配線ＷＣＬ＿ｊからセル３１＿ｉ＋１，ｊに電流Ｉ０＿ｉ＋１，ｊが流れる。
　ところで、セル３１＿ｉ＋１，ｊに含まれているトランジスタ３２がオン状態とする。トランジスタ３４において、ゲート−ソース間電圧がＶｇ＿ｉ＋１，ｊ−ＧＮＤとなり、トランジスタ３４の第１端子−第２端子間に流れる電流として、電流Ｉ０＿ｉ＋１，ｊが設定される。
　また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉ＋１に参照データとして電流Ｉｒｅｆ０が流れる。具体的には、時刻Ｔ１３から時刻Ｔ１４までの間と同様に、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ＋１である場合において、配線ＤＸ＿１に高レベル電位、配線ＤＸ＿２乃至配線ＤＸ＿Ｋのそれぞれに低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉ＋１に電流Ｉｒｅｆ０＝ＩＸｕｔが流れる。
　時刻Ｔ１７から時刻Ｔ１８までの間において、セル２１＿ｉ＋１に含まれているトランジスタ２２の第１端子と配線ＸＣＬ＿ｉ＋１との間が導通状態となるので、配線ＸＣＬ＿ｉ＋１からセル２１＿ｉ＋１に電流Ｉｒｅｆ０が流れる。
　セル３１＿ｉ＋１，ｊと同様に、セル２１＿ｉ＋１に含まれているトランジスタ２２がオン状態とする。トランジスタ２４において、ゲート−ソース間電圧がＶｇｍ＿ｉ＋１−ＧＮＤとなり、トランジスタ２４の第１端子−第２端子間に流れる電流として、電流Ｉｒｅｆ０が設定される。
＜＜時刻Ｔ１８から時刻Ｔ１９まで＞＞
　時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ＿ｉ＋１に低レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセル３１＿ｉ＋１，１乃至セル３１＿ｉ＋１，ｎに含まれているトランジスタ３２のゲートと、セル２１＿ｉ＋１に含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。
　セル３１＿ｉ＋１，ｊに含まれているトランジスタ３２がオフ状態になることによって、容量３５には、トランジスタ３４のゲート（ノードＮＮ＿ｉ＋１，ｊ）の電位と、配線ＸＣＬ＿ｉ＋１の電位と、の差であるＶｇ＿ｉ＋１，ｊ−Ｖｇｍ＿ｉ＋１が保持される。また、セル２１＿ｉ＋１に含まれているトランジスタ３２がオフ状態になることによって、容量２５には、トランジスタ２４のゲート（ノードＮＮｒｅｆ＿ｉ＋１）の電位と、配線ＸＣＬ＿ｉ＋１の電位と、の差である０が保持される。なお、容量２５が保持する電圧は、時刻Ｔ１８から時刻Ｔ１９までの動作においてトランジスタ２２およびトランジスタ２４のトランジスタ特性などに応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮＮｒｅｆ＿ｉ＋１の電位は、配線ＸＣＬ＿ｉ＋１の電位にＶｄｓを加えた電位として考えればよい。
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞＞
　時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ＿ｉ＋１に接地電位ＧＮＤが印加される。具体的には、例えば、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ＋１である場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ＿ｉ＋１の電位を接地電位ＧＮＤにすることができる。
　このため、ｉ＋１行目のセル３１＿ｉ＋１，１乃至セル３１＿ｉ＋１，ｎのそれぞれに含まれている容量３５による容量結合によってノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ＋１，ｎの電位が変化し、セル２１＿ｉ＋１に含まれている容量２５による容量結合によってノードＮＮｒｅｆ＿ｉ＋１の電位が変化する。
　ノードＮＮ＿ｉ＋１，１乃至ノードＮＮ＿ｉ＋１，ｎの電位の変化量は、配線ＸＣＬ＿ｉ＋１の電位の変化量に、セルアレイＣＡに含まれているそれぞれのセル３１＿ｉ＋１，１乃至セル３１＿ｉ＋１，ｎの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量３５の容量、トランジスタ３４のゲート容量、寄生容量などによって算出される。セル３１＿ｉ＋１，１乃至セル３１＿ｉ＋１，ｎのそれぞれにおいて、容量３５による容量結合係数を、セル３１＿ｉ，１乃至セル３１＿ｉ，ｎのそれぞれにおける容量３５による容量結合係数と同様の、ｐとしたとき、セル３１＿ｉ＋１，ｊのノードＮＮ＿ｉ＋１，ｊの電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、ｐ（Ｖｇｍ＿ｉ＋１−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ＿ｉ＋１の電位が変化することによって、セル２１＿ｉ＋１に含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉ＋１の電位も変化する。容量２５による容量結合係数を、容量３５と同様にｐとしたとき、セル２１＿ｉ＋１のノードＮＮｒｅｆ＿ｉ＋１の電位は、時刻Ｔ１８から時刻Ｔ１９までの間における電位から、ｐ（Ｖｇｍ＿ｉ＋１−ＧＮＤ）低下する。なお、図１１のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ２０から時刻Ｔ２１までの間におけるノードＮＮｒｅｆ＿ｉ＋１の電位は、ＧＮＤとなる。
　これによって、セル３１＿ｉ＋１，ｊのノードＮＮ＿ｉ＋１，ｊの電位が低下するため、トランジスタ３４はオフ状態となり、同様に、セル２１＿ｉ＋１のノードＮＮｒｅｆ＿ｉ＋１の電位が低下するため、トランジスタ２４もオフ状態となる。そのため、時刻Ｔ１９から時刻Ｔ２０までの間において、Ｉ３４＿ｉ＋１，ｊ、Ｉ２４＿ｉ＋１のそれぞれは０となる。
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
　時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれがオフ状態となる。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
　時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれがオン状態となる。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
　時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉに第２データとして電流Ｉｒｅｆ０のｘ＿ｉ倍であるｘ＿ｉＩｒｅｆ０の電流が流れる。具体的には、例えば、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉである場合において、配線ＤＸ＿１乃至配線ＤＸ＿Ｋのそれぞれに、ｘ＿ｉの値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉに電流としてｘ＿ｉＩｒｅｆ０＝ｘ＿ｉＩＸｕｔが流れる。なお、本動作例では、ｘ＿ｉは、第２データの値に相当する。このとき、配線ＸＣＬ＿ｉの電位は、０からＶｇｍ＿ｉ＋ΔＶ＿ｉに変化するものとする。
　配線ＸＣＬ＿ｉの電位が変化することによって、セルアレイＣＡのｉ行目のセル３１＿ｉ，１乃至セル３１＿ｉ，ｎのそれぞれに含まれている容量３５による容量結合によって、ノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ，ｎの電位も変化する。そのため、セル３１＿ｉ，ｊのノードＮＮ＿ｉ，ｊの電位は、Ｖｇ＿ｉ，ｊ＋ｐΔＶ＿ｉとなる。
　同様に、配線ＸＣＬ＿ｉの電位が変化することによって、セル２１＿ｉに含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉの電位も変化する。そのため、セル２１＿ｉのノードＮＮｒｅｆ＿ｉの電位は、Ｖｇｍ＿ｉ＋ｐΔＶ＿ｉとなる。
　そのためセル３１＿ｉ，ｊに含まれているトランジスタ３４の第１端子−第２端子間に流れる電流は、実施の形態１で説明したように、第１データｗ＿ｉ，ｊと、第２データｘ＿ｉと、の積に比例する。
　また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉ＋１に第２データとして電流Ｉｒｅｆ０のｘ＿ｉ＋１倍であるｘ＿ｉ＋１Ｉｒｅｆ０の電流が流れる。具体的には、例えば、図８Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ＋１である場合において、配線ＤＸ＿１乃至配線ＤＸ＿Ｋのそれぞれに、ｘ＿ｉ＋１の値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉ＋１に電流としてｘ＿ｉ＋１Ｉｒｅｆ０＝ｘ＿ｉ＋１ＩＸｕｔが流れる。なお、本動作例では、ｘ＿ｉ＋１は、第２データの値に相当する。このとき、配線ＸＣＬ＿ｉ＋１の電位は、０からＶｇｍ＿ｉ＋１＋ΔＶ＿ｉ＋１に変化するものとする。
　配線ＸＣＬ＿ｉ＋１の電位が変化することによって、セルアレイＣＡのｉ＋１行目のセル３１＿ｉ＋１，１乃至セル３１＿ｉ＋１，ｎのそれぞれに含まれている容量３５による容量結合によって、ノードＮＮ＿ｉ＋１，１乃至ノードＮＮ＿ｉ＋１，ｎの電位も変化する。そのため、セル３１＿ｉ＋１，ｊのノードＮＮ＿ｉ＋１，ｊの電位は、Ｖｇ＿ｉ＋１，ｊ＋ｐΔＶ＿ｉ＋１となる。
　同様に、配線ＸＣＬ＿ｉ＋１の電位が変化することによって、セル２１＿ｉ＋１に含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉ＋１の電位も変化する。そのため、セル２１＿ｉ＋１のノードＮＮｒｅｆ＿ｉ＋１の電位は、Ｖｇｍ＿ｉ＋１＋ｐΔＶ＿ｉ＋１となる。
　そのためセル３１＿ｉ＋１，ｊに含まれているトランジスタ３４の第１端子−第２端子間に流れる電流は、実施の形態１で説明したように、第１データであるｗ＿ｉ＋１，ｊと、第２データであるｘ＿ｉ＋１と、の積に比例する。
　したがって、変換回路ＩＴＲＺ＿ｊから出力される電流は、第１データである重み係数ｗ＿ｉ，ｊ及びｗ＿ｉ＋１，ｊと、第２データであるニューロンの信号の値ｘ＿ｉ及びｘ＿ｉ＋１と、の積和に比例した電流となる。
　このため、３行以上且つ２列以上のセルアレイＣＡを有する演算装置ＭＡＣ１の場合でも、上記の通り、積和演算を行うことができる。この場合の演算装置ＭＡＣ１は、複数列のうち１列を、電流としてＩｒｅｆ０、及びｘＩｒｅｆ０を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。そのため単位電力当たりの演算処理能力に優れた演算装置を提供することができる。
　また、本実施の形態では、演算装置ＭＡＣ１に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算装置ＭＡＣ１に含まれているトランジスタは、例えば、Ｇｅなどがチャネル形成領域に含まれるトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれるトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、階層型の人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）について説明する。なお、階層型のニューラルネットワークの演算は、上記の実施の形態で説明した半導体装置および演算装置を用いることによって行うことができる。
　ニューラルネットワークにおいて、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）重み係数は、上記実施の形態で説明した重みデータに相当する。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
＜階層型のニューラルネットワーク＞
　階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図１２Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図１２Ａには、中間層として第（ｋ−１）層、第ｋ層（ここでのｋは３以上Ｒ−１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
　ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図１２Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ−１）層はニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
　なお、図１２Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ−１）、ニューロンＮｍ （ｋ−１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ−１）層のニューロンＮｉ （ｋ−１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
　次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目する。
　図１２Ｂには、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
　具体的には、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれの出力信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
　前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ−１）層のニューロンＮｉ （ｋ−１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ−１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（７）で表すことができる。
Figure JPOXMLDOC01-appb-M000007
　つまり、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）には、それぞれの信号に対応する重み係数（ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ−１） ｊ （ｋ）・ｚ１ （ｋ−１）乃至ｗｍ （ｋ−１） ｊ （ｋ）・ｚｍ （ｋ−１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（８）となる。
Figure JPOXMLDOC01-appb-M000008
　また、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（８）は、次の式（９）に書き直すことができる。
Figure JPOXMLDOC01-appb-M000009
　ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式（１０）で定義する。
Figure JPOXMLDOC01-appb-M000010
　関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
　ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線形ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を−１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、この場合、活性化関数は３値、例えば出力は−１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、−２、−１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などが出来る。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることが出来る。
　ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（７）、式（８）（又は式（９））、式（１０）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
　実施の形態２で述べた演算装置ＭＡＣ１を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ−１］ （ｋ−１） ｓ＿Ｋ （ｋ）（ｓ［ｋ−１］は１以上ｍ以下の整数とし、ｓ＿Ｋは１以上ｎ以下の整数とする）を第１データとして、第１データに応じた電流を同じ列の各セルＩＭに順次記憶させて、第（ｋ−１）層のニューロンＮｓ［ｋ−１］ （ｋ−１）からの出力信号ｚｓ［ｋ−１］ （ｋ−１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、変換回路ＩＴＲＺに入力される電流ＩＳから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層のニューロンＮｓ＿Ｋ （ｋ）の出力信号ｚｓ＿Ｋ （ｋ）とすることができる。
　また、実施の形態２で述べた演算装置ＭＡＣ１を、上述した出力層として適用する場合、重み係数ｗｓ［Ｒ−１］ （Ｒ−１） ｓ［Ｒ］ （Ｒ）（ｓ［Ｒ−１］は１以上の整数とし、ｓ［Ｒ］は１以上ｑ以下の整数とする）を第１データとして、第１データに応じた電流を同じ列の各セルＩＭに順次記憶させて、第（Ｒ−１）層のニューロンＮｓ［Ｒ−１］ （Ｒ−１）からの出力信号ｚｓ［Ｒ−１］ （Ｒ−１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、変換回路ＩＴＲＺに入力される電流ＩＳから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｒ層のニューロンＮｓ［Ｒ］ （Ｒ）の出力信号ｚｓ［Ｒ］ （Ｒ）とすることができる。
　なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明した半導体装置１０および演算装置ＭＡＣ１に適用可能なトランジスタの構成の一例について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図１３に示す。図１３に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量素子６００と、を有している。図１４Ａはトランジスタ５００のチャネル長方向の断面図であり、図１４Ｂはトランジスタ５００のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示した参照セル２１および演算セル３１が有するＯＳトランジスタ、つまりチャネル形成領域に酸化物半導体を有するトランジスタに相当する。また、トランジスタ５５０は上記実施の形態に示した参照セル２１および演算セル３１が有するＳｉトランジスタ、つまりチャネル形成領域にシリコンを有するトランジスタに相当する。また、容量素子６００は参照セル２１および演算セル３１が有する容量に相当する。
　図１３では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量素子６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　トランジスタ５５０は、基板３１１に設けられる。基板３１１は、例えば、ｐ型のシリコン基板である。基板３１１は、ｎ型のシリコン基板でもよい。酸化物層３１４は、基板３１１に埋め込み酸化（Ｂｕｒｒｉｅｄ　ｏｘｉｄｅ）によって形成された絶縁層（ＢＯＸ層ともいう）、例えば酸化シリコンであることが好ましい。トランジスタ５５０は、基板３１１に酸化物層３１４を介して設けられた単結晶シリコン、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板に設けられる。
　ＳＯＩ基板における基板３１１は、素子分離層として機能する絶縁体３１３が設けられる。また基板３１１は、ウェル領域３１２を有する。ウェル領域３１２は、トランジスタ５５０の導電型に応じてｎ型またはｐ型の導電性が付与された領域である。ＳＯＩ基板における単結晶シリコンには、半導体領域３１５、ソース領域またはドレイン領域として機能する低抵抗領域３１６ａ、低抵抗領域３１６ｂが設けられる。またウェル領域３１２上には、低抵抗領域３１６ｃを有する。
　トランジスタ５５０は、導電性を付与する不純物元素が付加されたウェル領域３１２に重ねて設けることができる。ウェル領域３１２は、低抵抗領域３１６ｃを介して電位を独立して変化させることで、トランジスタ５５０のボトムゲート電極として機能させることができる。そのため、トランジスタ５５０のしきい値電圧を制御することができる。特に、ウェル領域３１２に負の電位を印加することにより、トランジスタ５５０のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、ウェル領域３１２に負の電位を印加することで、Ｓｉトランジスタのゲート電極に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。その結果、トランジスタ５５０を有する半導体装置１０および演算装置ＭＡＣ１等における消費電力を低減でき、演算効率の向上を図ることができる。
　トランジスタ５５０は、半導体層の上面およびチャネル幅方向の側面が絶縁体３１７を介して導電体３１８に覆われている、いわゆるＦｉｎ型とすることが好ましい。トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。
　導電体３１８は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、ウェル領域３１２は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、ウェル領域３１２に印加する電位は、低抵抗領域３１６ｃを介して制御することができる。
　半導体領域３１５のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１６ａ、および低抵抗領域３１６ｂ、ウェル領域３１２の電位を制御する電極に接続される低抵抗領域３１６ｃなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　ウェル領域３１２、低抵抗領域３１６ａ、低抵抗領域３１６ｂ、および低抵抗領域３１６ｃは、半導体領域３１５に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１８は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。また導電体３１８は、ニッケルシリサイド等のシリサイドを用いてもよい。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　低抵抗領域３１６ａ、低抵抗領域３１６ｂ、および低抵抗領域３１６ｃは、別の導電体、例えばニッケルシリサイド等のシリサイドを積層して設ける構成としてもよい。当該構成とすることで、電極として機能する領域の導電性を高めることができる。またこのとき、ゲート電極として機能する導電体３１８の側面、およびゲート絶縁膜として機能する絶縁体の側面には、サイドウオールスペーサ（側壁絶縁層ともいう）として機能する絶縁体を設ける構成としてもよい。当該構成とすることで、導電体３１８と、低抵抗領域３１６ａおよび低抵抗領域３１６ｂと、が導通状態となることを防ぐことができる。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１３では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１３では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１３では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１３では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素または水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素または不純物に対するバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図１４Ａおよび図１４Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
　また、図１４Ａおよび図１４Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１４Ａおよび図１４Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１４Ａおよび図１４Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図１３、図１４Ａ、および図１４Ｂに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、一対のゲート電極（第１のゲート電極、および第２のゲート電極）の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構成を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構成とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構成は、Ｆｉｎ型構成およびプレーナ型構成とは異なる。Ｓ−ｃｈａｎｎｅｌ構成を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または複数の拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する虞もある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２にゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、導電体５０３側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、および／またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入、を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　なお、図１４Ａおよび図１４Ｂのトランジスタ５００では、２層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、３層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図１４Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図１４Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２が酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。また、絶縁体５４５の形成前および／または形成後に、前述したマイクロ波処理を行なってもよい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１４Ａおよび図１４Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素及び／又は水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンまたはモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）またはＡｌ（アルミニウム）などを用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置１０および演算装置ＭＡＣ１が有する各構成を含む集積回路の構成について図１５を参照しながら説明する。
　図１５は、集積回路３９０を組み込んだ半導体チップ３９１の一例である。図１５に示す半導体チップ３９１は、リード３９２及び集積回路３９０を有する。集積回路３９０は、上記実施の形態で示した半導体装置１０および演算装置ＭＡＣ１を含む各種の回路が１のダイに設けられている。集積回路３９０は積層構造をもち、Ｓｉトランジスタを有する層（Ｓｉトランジスタ層３９３）、配線層３９４、ＯＳトランジスタを有する層（ＯＳトランジスタ層３９５）に大別される。ＯＳトランジスタ層３９５は、Ｓｉトランジスタ層３９３上に積層して設けることができるため、半導体チップ３９１の小型化が容易である。
　図１５では、半導体チップ３９１のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。その他の構成例としては、挿入実装型であるＤＩＰ（Ｄｕａｌ　Ｉｎ−ｌｉｎｅ　Ｐａｃｋａｇｅ）、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、表面実装型であるＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ　Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ−Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＬＣＣ（Ｌｅａｄｅｄ　Ｃｈｉｐ　Ｃａｒｒｉｅｒ）、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、ＦＢＧＡ（Ｆｉｎｅ　ｐｉｔｃｈ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、接触実装型であるＤＴＰ（Ｄｕａｌ　Ｔａｐｅ　ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）、ＱＴＰ（Ｑｕａｄ　Ｔａｐｅ−ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等の構造を適宜用いることができる。
　Ｓｉトランジスタを有する半導体装置１０および演算装置ＭＡＣ１は、全て、Ｓｉトランジスタ層３９３、配線層３９４およびＯＳトランジスタ層３９５に形成することができる。すなわち、上記半導体装置を構成する素子は、同一の製造プロセスで形成することが可能である。そのため、図１５に示す半導体チップは、構成する素子が増えても製造プロセスを増やす必要がなく、上記半導体装置を低コストで組み込むことができる。
　以上説明した本発明の一態様により、新規な半導体装置および電子機器を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置および電子機器を提供することができる。又は、本発明の一態様により、発熱の抑制が可能な半導体装置および電子機器を提供することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した集積回路３９０（あるいは上記集積回路３９０を組み込んだ半導体チップ３９１）を適用することが可能な電子機器、移動体、演算システムについて、図１６乃至図１９を参照しながら説明する。
　図１６Ａは、移動体の一例として自動車の外観図を図示している。図１６Ｂは、自動車内でのデータのやり取りを簡略化した図である。自動車５９０は、複数のカメラ５９１等を有する。また、自動車５９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。
　自動車５９０において、カメラ５９１等に上記集積回路３９０を用いることができる。自動車５９０は、カメラ５９１が複数の撮像方向５９２で得られた複数の画像を上記実施の形態で説明した集積回路３９０で処理し、バス５９３等を介してホストコントローラ５９４等により複数の画像をまとめて解析することで、ガードレールまたは歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。
　集積回路３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
　図１７Ａは、携帯型電子機器の一例を示す外観図である。図１７Ｂは、携帯型電子機器内でのデータのやり取りを簡略化した図である。携帯型電子機器５９５は、プリント配線基板５９６、スピーカー５９７、カメラ５９８、マイクロフォン５９９等を有する。
　携帯型電子機器５９５において、プリント配線基板５９６に上記集積回路３９０を設けることができる。携帯型電子機器５９５は、スピーカー５９７、カメラ５９８、マイクロフォン５９９等で得られる複数のデータを上記実施の形態で説明した集積回路３９０を用いて処理・解析することで、ユーザの利便性を向上させることができる。
　集積回路３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
　図１８Ａに示す携帯型ゲーム機１１００は、筐体１１０１、筐体１１０２、筐体１１０３、表示部１１０４、接続部１１０５、操作キー１１０７等を有する。筐体１１０１、筐体１１０２および筐体１１０３は、取り外すことが可能である。筐体１１０１に設けられている接続部１１０５を筐体１１０８に取り付けることで、表示部１１０４に出力される映像を、別の映像機器に出力することができる。他方、筐体１１０２および筐体１１０３を筐体１１０９に取り付けることで、筐体１１０２および筐体１１０３を一体化し、操作部として機能させる。筐体１１０２および筐体１１０３の基板に設けられているチップなどに先の実施の形態に示す集積回路３９０を組み込むことができる。
　図１８ＢはＵＳＢ接続タイプのスティック型の電子機器１１２０である。電子機器１１２０は、筐体１１２１、キャップ１１２２、ＵＳＢコネクタ１１２３および基板１１２４を有する。基板１１２４は、筐体１１２１に収納されている。例えば、基板１１２４には、メモリチップ１１２５、コントローラチップ１１２６が取り付けられている。基板１１２４のコントローラチップ１１２６などに先の実施の形態に示す集積回路３９０を組み込むことができる。
　図１８Ｃは人型のロボット１１３０である。ロボット１１３０は、センサ２１０１乃至２１０６、および制御回路２１１０を有する。例えば、制御回路２１１０には、先の実施の形態に示す集積回路３９０を組み込むことができる。
　上記実施の形態で説明した集積回路３９０は、電子機器に内蔵する代わりに、電子機器と通信を行うサーバーに用いることもできる。この場合、電子機器とサーバーによって演算システムが構成される。図１９に、システム３０００の構成例を示す。
　システム３０００は、電子機器３００１と、サーバー３００２によって構成される。電子機器３００１とサーバー３００２間の通信は、インターネット回線３００３を介して行うことができる。
　サーバー３００２には、複数のラック３００４を有する。複数のラックには、複数の基板３００５が設けられ、当該基板３００５上に上記実施の形態で説明した集積回路３９０を搭載することができる。これにより、サーバー３００２にニューラルネットワークが構成される。そして、サーバー３００２は、電子機器３００１からインターネット回線３００３を介して入力されたデータを用いて、ニューラルネットワークの演算を行うことができる。サーバー３００２による演算の結果は必要に応じて、インターネット回線３００３を介して電子機器３００１に送信することができる。これにより、電子機器３００１における演算の負担を低減することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
　本実施例では、実施の形態１に示した半導体装置１０、１０Ｂ、およびその比較例を示して説明する。入力データに応じた出力電流のばらつきに関するモンテカルロシミュレーションを行い、半導体装置１０、１０Ｂの演算精度について検証を行った。
　図２０Ａには、半導体装置１０におけるトランジスタ２３、３３のない構成を比較例として示す。図２０Ａでは、トランジスタＭ１１、Ｍ２１、Ｍ１２、Ｍ２２を図示している。各回路および配線の接続等については、図に示すとおりである。トランジスタＭ１１、Ｍ２１はＯＳトランジスタとした。トランジスタＭ１２、Ｍ２２はＳｉトランジスタとした。ＯＳトランジスタのチャネル長（Ｌ）およびチャネル長（Ｗ）は、ともに６０ｎｍとした。Ｓｉトランジスタのチャネル長（Ｌ）は０．６５μｍ、チャネル長（Ｗ）は０．４μｍとした。配線ＷＳＬは、データ書き込み時に高レベル電位を２．５Ｖ、データ読出し時に低レベル電位を−０．８Ｖとした。配線ＷＣＬは、データ読出し時にドレイン電圧Ｖｄを１．２Ｖとした。ＯＳトランジスタのバックゲートには、０Ｖを印加した。重みデータとして流すＩＷとして、１ｎＡを与えた。入力データとして流す電流ＩＸを０ｎＡから１．０ｎＡとした際に配線ＷＣＬに流れる電流Ｉｒを観察した。モンテカルロシミュレーションの試行回数は５０回とした。
　図２０Ｂには、半導体装置１０の構成を示す。図２０Ｂでは、トランジスタＭ１１、Ｍ２１、Ｍ１２、Ｍ２２、Ｍ１３、Ｍ２３を図示している。各回路および配線の接続等については、図に示すとおりである。トランジスタＭ１１、Ｍ２１はＯＳトランジスタとした。トランジスタＭ１２、Ｍ２２、Ｍ１３、Ｍ２３はＳｉトランジスタとした。ＯＳトランジスタのチャネル長（Ｌ）およびチャネル長（Ｗ）は、ともに６０ｎｍとした。Ｓｉトランジスタのチャネル長（Ｌ）は０．６５μｍ、チャネル長（Ｗ）は０．４μｍとした。配線ＷＳＬは、データ書き込み時に高レベル電位を２．５Ｖ、データ読出し時に低レベル電位を−０．８Ｖとした。配線ＷＣＬは、データ読出し時にドレイン電圧Ｖｄを１．２Ｖとした。配線ＶＢＬに与える電圧Ｖｂは、２７℃において０．７Ｖ、８５℃において０．８Ｖとした。ＯＳトランジスタのバックゲートには、０Ｖを印加した。重みデータとして流すＩＷとして、１ｎＡを与えた。入力データとして流す電流ＩＸを０ｎＡから１．０ｎＡとした際に配線ＷＣＬに流れる電流Ｉｒを観察した。モンテカルロシミュレーションの試行回数は５０回とした。
　図２０Ｃには、半導体装置１０Ｂの構成を示す。図２０Ｃでは、トランジスタＭ１１、Ｍ２１、Ｍ１２、Ｍ２２、Ｍ１３、Ｍ２３を図示している。各回路および配線の接続等については、図に示すとおりである。トランジスタＭ１１、Ｍ２１はＯＳトランジスタとした。トランジスタＭ１２、Ｍ２２、Ｍ１３、Ｍ２３はＳｉトランジスタとした。ＯＳトランジスタのチャネル長（Ｌ）およびチャネル長（Ｗ）は、ともに６０ｎｍとした。Ｓｉトランジスタのチャネル長（Ｌ）は０．６５μｍ、チャネル長（Ｗ）は０．４μｍとした。配線ＷＳＬは、データ書き込み時に高レベル電位を２．５Ｖ、データ読出し時に低レベル電位を−０．８Ｖとした。配線ＷＣＬは、データ読出し時にドレイン電圧Ｖｄを１．２Ｖとした。配線ＶＢＬに与える電圧Ｖｂは、２７℃において０．６Ｖ、８５℃において０．８Ｖとした。Ｓｉトランジスタのバックゲートに与えるＶｂｏｄｙは、−０．５Ｖとした。ＯＳトランジスタのバックゲートには、０Ｖを印加した。重みデータとして流すＩＷとして、１ｎＡを与えた。入力データとして流す電流ＩＸを０ｎＡから１．０ｎＡとした際に配線ＷＣＬに流れる電流Ｉｒを観察した。モンテカルロシミュレーションの試行回数は５０回とした。
　図２１Ａは、２７℃における図２０Ａの電流ＩＸに対する電流Ｉｒの出力結果を示す図である。図２１Ｂは、２７℃における図２０Ｂの電流ＩＸに対する電流Ｉｒの出力結果を示す図である。図２１Ｃは、２７℃における図２０Ｃの電流ＩＸに対する電流Ｉｒの出力結果を示す図である。
　図２２Ａは、８５℃における図２０Ａの電流ＩＸに対する電流Ｉｒの出力結果を示す図である。図２２Ｂは、８５℃における図２０Ｂの電流ＩＸに対する電流Ｉｒの出力結果を示す図である。図２２Ｃは、８５℃における図２０Ｃの電流ＩＸに対する電流Ｉｒの出力結果を示す図である。
　表１は、図２１Ａ乃至図２１Ｃまたは図２２Ａ乃至図２２Ｃにおける、σ／μとビット精度（Δ）を表したものである。σは標準偏差を表し、μは平均を表す。σ／μはそれぞれの図におけるデータのばらつきを示している。また、表中のΔはσ／μをビット精度に換算したものである。σ／μの値が小さいほど、または、Δの値が大きいほど、演算精度が高いと言える。
Figure JPOXMLDOC01-appb-T000011
　表１中の（Ａ）は図２０Ａにおける構成を表し、表中の（Ｂ）は図２０Ｂにおける構成（半導体装置１０）を表し、表中の（Ｃ）は図２０Ｃにおける構成（半導体装置１０Ｂ）を表している。
　図２１Ａ乃至図２１Ｃ、図２２Ａ乃至図２２Ｃおよび表１の結果より、半導体装置１０，１０Ｂの演算精度はいずれの条件においても、比較例と比べて高いことが示された。特に半導体装置１０Ｂの演算精度は、半導体装置１０より高いことが示された。
　本実施例では、本発明の一態様の半導体装置を適用可能な装置である、演算装置について、試作、および、入力信号に応じた出力信号の測定を行った。演算装置は、１セル当たりの消費電流が数ｎＡと演算効率が極めて優れた演算が可能である。
　試作は、６０ｎｍ　ＣＡＡＣ−ＩＧＺＯ　ＦＥＴ（チャネル形成領域にＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物を含むトランジスタ）と、５５ｎｍ　Ｓｉ　ＣＭＯＳを組み合わせたプロセスを用いて行った。セルアレイは、図２３に示すブロック図とし、セルは５１２行５１２列とした。図２３に示す構成において、セルＭＣの列は、２列の対にまとめられるものとし、一方の列に重みデータが正のとき重みデータＷの絶対値を格納し、他方の列に重みデータが負のとき重みデータＷの絶対値を格納した。演算結果は、対となる配線を流れる差分電流をアナログデジタル変換回路ＡＤＣでデジタル値として読み出した。
　図２３では、実施の形態２の回路ＷＣＳに相当するＷ−ｄｒｉｖｅｒ、実施の形態２の回路ＷＣＳに相当するＷ−ｄｒｉｖｅｒ、実施の形態２の回路ＸＣＳに相当するＸ−ｄｒｉｖｅｒ、実施の形態２の回路ＷＳＤに相当するＧ−ｄｒｉｖｅｒを図示している。Ｗ−ｄｒｉｖｅｒは、重みデータ（ｗｅｉｇｈｔ　ｄａｔａ）の書き込みを制御する回路（ＷＤＡＣ　ｃｏｎｔｒｏｌ　ｌｏｇｉｃ）、電流出力型のデジタルアナログ変換回路（ＩＤＡＣ）、信号（ｗｒｉｔｅ　ｅｎ．）に制御されるスイッチを有する。Ｘ−ｄｒｉｖｅｒは、入力データ（ａｃｔｉｖｅｔｅ　ｄａｔａ）の書き込みを制御する回路（ＸＤＡＣ　ｃｏｎｔｒｏｌ　ｌｏｇｉｃ）、ＩＤＡＣを有する。
　また図２３では、実施の形態２のセルアレイＣＡに相当するＭＣＡ、参照セル２１に相当するセルＤＣ、演算セル３１に相当するセルＭＣを図示している。図示するように、各配線には、入力データ（ｘ［０］、ｘ［ｉ］）、重みデータ（ｗ［０］＋、ｗ［０］−）、制御信号（Ｇ［０］、Ｇ［ｉ］）が与えられ、正負の重みデータに応じた電流（ΣＷｉ０＋Ｘｉ）、ΣＷｉ０−Ｘｉ））をＲ−ｄｒｉｖｅｒに出力する。Ｒ−ｄｒｉｖｅｒは、信号（ｒｅａｄ　ｅｎ．）に制御されるスイッチ、差動信号に応じて動作するデジタルアナログ変換回路（ＡＤＣ）、ＡＤＣを制御する回路（ＡＤＣｃｏｎｔｒｏｌ　ｌｏｇｉｃ）を有し、積和演算のデータ（ＭＡＣ　ｄａｔａ）を出力する。
　図２４Ａは、演算装置に含まれるＣＡＡＣ−ＩＧＺＯ　ＦＥＴ、Ｓｉ　ＣＭＯＳおよび容量（ＭＩＭ）の構造を示す斜視図である。ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、トップゲート電極（ＴＧＥ）、トップゲート電極側のゲート絶縁層（ＴＧＩ）、バックゲート電極（ＢＧＥ）、バックゲート電極側のゲート絶縁層（ＢＧＩ）、ソースまたはドレインとして機能する電極（Ｓ／Ｄ）などを有する。また、当該トランジスタは、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。
　図２４Ｂに、代表的なＣＡＡＣ−ＩＧＺＯ　ＦＥＴのトップゲート電圧−ドレイン電流特性（Ｉｄ−Ｖｇ特性、ともいう）を、Ｓｉトランジスタ（ＰＭＯＳ、ＮＭＯＳ）のＩｄ−Ｖｇ特性と並べて示す。図２４Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、Ｓｉトランジスタ（ＰＭＯＳ、ＮＭＯＳ）と比べて、オフ電流（Ｉｏｆｆ）が非常に小さく、オン電流（Ｉｏｎ）とオフ電流の比が大きいという特徴を有する。
　図２５は、試作した演算装置のチップ写真である。図２５のチップ写真において、メモリセルアレイ（Ｍｅｍｏｒｙ　ｃｅｌｌ　ａｒｒａｙ）の周辺に、Ｗ−ｄｒｉｖｅｒ、Ｘ−ｄｒｉｖｅｒ、Ｇ−ｄｒｉｖｅｒ、およびＲ−ｄｒｉｖｅｒを配置した。チップサイズは、４ｍｍ×４ｍｍである。
　図２６Ａは、重みデータに応じた電流Ｉｗを０から０．５ｎＡまで０．０５ｎＡずつ変化させた際の入力データの変化に応じたセルＭＣから出力される電流Ｉｙの変化を示すグラフである。図２６Ａにおいて、横軸を入力データに応じた電流Ｉｘとし、縦軸を電流Ｉｙとしている。入力データ、および重みデータの変化に対して、セルＭＣから出力される電流が比例して増加した。相関係数ｒの値は、０．９９９と良好であった。
　図２６Ｂは、入力データに応じた電流Ｉｘを０から０．５ｎＡまで０．０５ｎＡずつ変化させた際の重みデータの変化に応じた電流Ｉｙの変化を示すグラフである。図２６Ｂにおいて、横軸を重みデータに応じた電流Ｉｗとし、縦軸を電流Ｉｙとしている。重みデータ、および入力データの変化に対して、セルＭＣから出力される電流が比例して増加した。相関係数ｒの値は、０．９９７と良好であった。
　図２７Ａは、セルＭＣ間のばらつきの影響をみるためのグラフである。図２７Ａは、入力データに応じた電流Ｉｘを０．５ｎＡとした際のセルＭＣから出力される電流Ｉｙを横軸とし、重みデータに応じた電流Ｉｗを０から０．４ｎＡまで０．０５ｎＡずつ変化させた際の累積分布関数（ＣＤＦ；ｃｕｍｕｌａｔｉｖｅ　ｄｉｓｔｒｉｂｕｔｉｏｎ　ｆｕｎｃｔｉｏｎ）を示すグラフである。図２７Ａに示すように、入力データおよび重みデータに応じた電流が小さい範囲において良好な結果であった。
　図２７Ｂは、セルＭＣにおいて、重みデータに応じた電流Ｉｗを流すことで保持される電位の保持特性についてみるためのグラフである。図２７Ｂは、保持時間（Ｔｉｍｅ）を横軸とし、入力データに応じた電流Ｉｘを０．５ｎＡとして重みデータに応じた電流Ｉｗを０から０．４ｎＡまで０．１ｎＡずつ変化させた際の電流Ｉｙの変化を示すグラフである。図２７Ｂに示すように、重みデータに応じた電流が小さい範囲において特に良好な結果であった。
　図２８は、試作した演算装置における各回路の消費電力の打ち合わせを示す円グラフである。図２８に示すように、コントロール回路（Ｃｏｎｔｒｏｌ　ｌｏｇｉｃ）が６６％を占め、Ｒ−ｄｒｉｖｅｒが２７％、Ｘ−ｄｒｉｖｅｒが４％となり、メモリセルアレイ（ＭＣ−Ａｒｒａｙ）における消費電力の割合は３％と小さいものとなった。
次いで、ＯＳトランジスタ（例えば図１のトランジスタ３２）のしきい値電圧のばらつきの影響について調べた。図２９は、ＯＳトランジスタのしきい値電圧の分布における３σを０．１Ｖ、０．３Ｖ、０．５Ｖとした場合のシミュレーション結果を示すグラフである。３σが小さいほど、ＯＳトランジスタのしきい値電圧のばらつきが小さいことを表している。図２９では、入力データに応じた電流Ｉｘを１．０ｎＡ、重みデータに応じた電流Ｉｗを１．０ｎＡとして出力される電流Ｉｙが１．０ｎＡとなる乗算を繰り返し行った結果であり、何度繰り返しても電流Ｉｙが１．０ｎＡに近いほど良好な結果となる。
図２９に示すように、ＯＳトランジスタのしきい値電圧のばらつきを低減することで、出力電流である電流Ｉｙが一定の値となり、良好な結果が得られた。
　なお、本実施例は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（本明細書等の記載に関する付記）
　以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合などがあり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況などに応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」などの用語は、複数の「電極」、または「配線」などが一体となって形成されている場合なども含む。
　また本明細書等において、ノードは、回路構成またはデバイス構造などに応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
１０：半導体装置、２０：参照セル部、２１：参照セル、２２：トランジスタ、２３：トランジスタ、２４：トランジスタ、２５：容量、３１：演算セル、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、３５：容量

Claims (7)

  1. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有し、
    　前記第１トランジスタは、オフ状態のときに、前記第１トランジスタを介して前記第３トランジスタのゲートに与えられる第１データに応じた第１電位を保持する機能を有し、
    　前記容量は、一方の電極に与えられる第２データに応じた電位の変化に応じて、前記第３トランジスタのゲートに保持された前記第１電位を第２電位に変化させる機能を有し、
    　前記第２トランジスタは、前記第３トランジスタのソースまたはドレインの一方の電位を、第２トランジスタのゲートの電位に応じた電位にする機能を有し、
    　前記第３トランジスタは、前記第３トランジスタのゲートの電位に応じた出力電流をソースまたはドレインの他方に流す機能を有し、
    　前記出力電流は、前記第３トランジスタがサブスレッショルド領域で動作するときに流れる電流である、半導体装置。
  2. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有し、
    　前記第１トランジスタは、オフ状態のときに、前記第１トランジスタを介して前記第３トランジスタのゲートに与えられる第１データに応じた第１電位を保持する機能を有し、
    　前記容量は、一方の電極に与えられる第２データに応じた電位の変化に応じて、前記第３トランジスタのゲートに保持された前記第１電位を第２電位に変化させる機能を有し、
    　前記第２トランジスタは、前記第３トランジスタのソースまたはドレインの一方の電位を、第２トランジスタのゲートの電位に応じた電位にする機能を有し、
    　前記第３トランジスタは、前記第３トランジスタのゲートの電位に応じた出力電流をソースまたはドレインの他方に流す機能を有し、
    　前記出力電流は、前記第３トランジスタがサブスレッショルド領域で動作するときに流れる電流であり、
    　前記第２トランジスタおよび前記第３トランジスタはそれぞれ、バックゲートを有し、当該バックゲートに与える電位は、前記第３トランジスタのソースまたはドレインの他方の電位である、半導体装置。
  3. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、容量と、を有し、
    　前記第１トランジスタは、オフ状態のときに、前記第１トランジスタを介して前記第３トランジスタのゲートに与えられる第１データに応じた第１電位を保持する機能を有し、
    　前記容量は、一方の電極に与えられる第２データに応じた電位の変化に応じて、前記第３トランジスタのゲートに保持された前記第１電位を第２電位に変化させる機能を有し、
    　前記第２トランジスタは、前記第３トランジスタのソースまたはドレインの一方の電位を、第２トランジスタのゲートの電位に応じた電位にする機能を有し、
    　前記第３トランジスタは、前記第３トランジスタのゲートの電位に応じた出力電流をソースまたはドレインの他方に流す機能を有し、
    　前記出力電流は、前記第３トランジスタがサブスレッショルド領域で動作するときに流れる電流であり、
    　前記第２トランジスタおよび前記第３トランジスタはそれぞれ、バックゲートを有し、当該バックゲートに与える電位は、前記第３トランジスタのソースまたはドレインの他方の電位より低い、半導体装置。
  4. 　請求項１乃至３のいずれか一において、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有する、半導体装置。
  5. 　請求項４において、
    　前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置。
  6. 　請求項１乃至５のいずれか一において、
    　前記第２トランジスタおよび前記第３トランジスタは、それぞれチャネル形成領域にシリコンを有する半導体層を有する、半導体装置。
  7. 　請求項１乃至請求項６のいずれか一の半導体装置と、筐体と、を有し、
    　前記半導体装置によって、ニューラルネットワークの演算を行う、
    　電子機器。
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