JP2023169120A - 半導体装置及び電子機器 - Google Patents

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智 大下
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英史 力丸
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Abstract

【課題】消費電力が低く、高温に強い半導体装置を提供する。【解決手段】第１層と、第１層の上方に位置する第２層と、を有する半導体装置である。第１層は、第１セルと、第１乃至第３回路と、を有し、第２層は、第２セルと、第４、第５回路と、を有する。第１、第２、第４回路は、デジタルデータをアナログ電流に変換する機能を有する。第１セルは、第１回路からのアナログ電流に応じた値と、第２回路からのアナログ電流に応じた値と、の積を演算して、その演算結果を電流として第３回路に入力する。第３回路は、入力された電流からアナログ電流を生成する。第２セルは、第３回路からのアナログ電流に応じた値と、第４回路からのアナログ電流に応じた値と、の積を演算して、その演算結果を電流として第５回路に入力する。第５回路は、入力された電流からアナログ電流を生成する。【選択図】図１

Description

本発明の一態様は、半導体装置及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置（液晶表示装置も含む）、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」又は「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。人工ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。
非特許文献１には、不揮発性メモリ素子を用いた積和演算回路が提案されている。当該積和演算回路では、各メモリ素子において、チャネル形成領域にシリコンを有するトランジスタのサブスレッショルド領域での動作を利用して、各メモリ素子に格納した乗数に対応したデータと被乗数に対応した入力データとの乗算に対応した電流を出力する。また、各列のメモリ素子が出力する電流の和により、積和演算に対応したデータを取得する。当該積和演算回路は、内部にメモリ素子を有しているため、乗算、加算において外部のメモリからのデータ読み出し及び書き込みを行わなくすることができる。このため、読み出し及び書き込みなどに起因するデータ転送の回数を少なくすることができるため、消費電力を低くできると期待されている。
Ｘ．Ｇｕｏ ｅｔ ａｌ．，"Ｆａｓｔ， Ｅｎｅｒｇｙ－Ｅｆｆｉｃｉｅｎｔ， Ｒｏｂｕｓｔ， ａｎｄ Ｒｅｐｒｏｄｕｃｉｂｌｅ Ｍｉｘｅｄ－Ｓｉｇｎａｌ Ｎｅｕｒｏｍｏｒｐｈｉｃ Ｃｌａｓｓｉｆｉｅｒ Ｂａｓｅｄ ｏｎ Ｅｍｂｅｄｄｅｄ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ" ＩＥＤＭ２０１７， ｐｐ．１５１－１５４．
チャネル形成領域にシリコンを有するトランジスタは、温度変化によって、トランジスタ特性と電界効果移動度が変化しやすい。特に、積和演算回路などを集積回路として形成した場合、駆動した際の発熱によって集積回路の温度が上がり、集積回路に含まれているトランジスタの特性が変化し、正しい演算を行うことができない場合がある。
また、積和演算をデジタル回路で実行する場合、乗数となるデジタルデータ（乗数データ）と被乗数となるデジタルデータ（被乗数データ）の乗算をデジタル乗算回路にて実行する。その後、当該乗算で得られたデジタルデータ（積データ）の加算をデジタル加算回路にて実行し、当積和演算の結果としてデジタルデータ（積和データ）を取得する。デジタル乗算回路及びデジタル加算回路は、多ビットの演算を取り扱える仕様であることが好ましい。しかしながら、この場合、デジタル乗算回路及びデジタル加算回路のそれぞれの回路規模が大きくなりやすく（回路面積の増大に繋がりやすく）、また、消費電力も大きくなる場合がある。
また、階層型の人工ニューラルネットワークのモデルでは、例えば、階層ごとに、積和演算と、関数系（例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、又はしきい値関数）の演算と、が行われる場合がある。積和演算を実行する演算回路と、関数系の演算回路と、がそれぞれ１個ずつ有する回路で、人工ニューラルネットワークのモデル計算を行う場合、積和演算を実行する演算回路では、階層ごとに重み係数を書き換えて演算を行う必要があるため、重み係数の書き換えに必要な電力が大きくなる。そのため、積和演算を実行する演算回路と、関数系の演算回路と、の個数は、所望する人工ニューラルネットワークの階層の数だけ準備することが好ましいが、人工ニューラルネットワークの階層の数が増えるほど、回路規模が増大してしまう。
ところで、人工ニューラルネットワークの演算を行う演算回路とセンサとを組み合わせることで、電子機器などに様々な情報を認識させることができる場合がある。例えば、センサとして光センサ（例えば、フォトダイオードなど）を当該演算回路と組み合わせることで、光センサによって得られた画像データから、顔認識、画像認識などのパターン認識を行うことができる。
本発明の一態様は、積和演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路規模が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、熱による動作能力の低下を抑えた半導体装置を提供することを課題の一とする。
又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する電子機器を提供することを課題の一とする。
なお、本発明の一態様の課題は、上記課題に限定されない。上記課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１層と、第２層と、を有する半導体装置である。なお、第１層は、第２層の下方に位置する。第１層は、第１セルと、第１回路と、第２回路と、第３回路と、を有し、第１セルは、第１トランジスタを有する。また、第２層は、第２セルと、第４回路と、第５回路と、を有し、第２セルは、第２トランジスタを有する。
第１回路は、デジタルデータである第１データを第１アナログ電流に変換する機能と、第１セルに対して第１アナログ電流を入力する機能と、を有する。また、第２回路は、デジタルデータである第２データを第２アナログ電流に変換する機能と、第１セルに対して第２アナログ電流を入力する機能と、を有する。また、第４回路は、デジタルデータである第３データを第３アナログ電流に変換する機能を有する。
第１セルは、第１トランジスタのゲートに、第１アナログ電流に応じた第１電位を保持する機能と、第１トランジスタのソース－ドレイン間に流れる電流を、第１電位に応じた第１電流に設定する機能を有する。また、第２セルは、第２トランジスタのゲートに、第３アナログ電流に応じた第３電位を保持する機能と、第２トランジスタのソース－ドレイン間に流れる電流を、第３電位に応じた第３電流に設定する機能をする。
第２回路は、第２アナログ電流を第１セルに入力することで、第１セルに保持されている第１電位を第２電位に変化させる機能を有する。また、第１セルは、第１電位が第２電位に変化することにより、第１トランジスタのソース－ドレイン間に流れる第１電流を第２電流に変化させる機能を有する。また、第３回路は、第２電流に応じた第４アナログ電流を生成し、第２セルに対して第４アナログ電流を入力することで、第２セルに保持されている第３電位を第４電位に変化させる機能を有する。第２セルは、第３電位が第４電位に変化することにより、第２トランジスタのソース－ドレイン間に流れる第３電流を第４電流に変化させる機能を有する。また、第５回路は、第４電流に応じた第５アナログ電流を生成する機能を有する。
（２）
又は、本発明の一態様は、第１層と、第２層と、第３層と、を有する半導体装置である。第３層は、第１層の上方に位置し、第１層は、第２層の上方に位置する。第１層は、第１セルと、第１回路と、第３回路と、を有し、第１セルは、第１トランジスタを有する。また、第２層は、第２セルと、第４回路と、第５回路と、を有し、第２セルは、第２トランジスタを有する。また、第３層は、光センサを有する。
第１回路は、デジタルデータである第１データを第１アナログ電流に変換する機能と、第１セルに対して第１アナログ電流を入力する機能と、を有する。また、光センサは、受光することで第２アナログ電流を生成する機能と、第１セルに対して第２アナログ電流を入力する機能と、を有する。第４回路は、デジタルデータである第３データを第３アナログ電流に変換する機能を有する。
第１セルは、第１トランジスタのゲートに、第１アナログ電流に応じた第１電位を保持する機能と、第１トランジスタのソース－ドレイン間に流れる電流を、第１電位に応じた第１電流に設定する機能を有する。また、第２セルは、第２トランジスタのゲートに、第３アナログ電流に応じた第３電位を保持する機能と、第２トランジスタのソース－ドレイン間に流れる電流を、第３電位に応じた第３電流に設定する機能を有する。
光センサは、第２アナログ電流を第１セルに入力することで、第１セルに保持されている第１電位を第２電位に変化させる機能を有する。また、第１セルは、第１電位が第２電位に変化することにより、第１トランジスタのソース－ドレイン間に流れる第１電流を第２電流に変化させる機能を有する。また、第３回路は、第２電流に応じた第４アナログ電流を生成し、第２セルに対して第４アナログ電流を入力することで、第２セルに保持されている第３電位を第４電位に変化させる機能を有する。また、第２セルは、第３電位が第４電位に変化することにより、第２トランジスタのソース－ドレイン間に流れる第３電流を第４電流に変化させる機能を有する。また、第５回路は、第４電流に応じた第５アナログ電流を生成する機能を有する。
（３）
又は、本発明の一態様は、上記（１）又は（２）において、第１トランジスタ及び第２トランジスタのそれぞれのチャネル形成領域には、酸化物半導体が含まれている構成としてもよい。特に、酸化物半導体は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有することが好ましい。
なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である。
（４）
又は、本発明の一態様は、上記（３）において、第１電流、及び第２電流のそれぞれの量は、第１トランジスタがサブスレッショルド領域で動作するときに流れる電流量であり、第３電流、及び第４電流のそれぞれの量は、第２トランジスタがサブスレッショルド領域で動作するときに流れる電流量である構成としてもよい。
（５）
又は、本発明の一態様は、上記（４）に記載の半導体装置と、筐体と、を有する電子機器である。
本発明の一態様によって、積和演算が可能な半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置を提供することができる。又は、本発明の一態様によって、回路規模が低減された半導体装置を提供することができる。又は、本発明の一態様によって、熱による動作能力の低下を抑えた半導体装置を提供することができる。
又は、本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、上記半導体装置を有する電子機器を提供することができる。
なお、本発明の一態様の効果は、上記効果に限定されない。上記効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記効果を有さない場合もある。
図１は、半導体装置の構成例を示すブロック図である。 図２は、半導体装置の構成例を示すブロック図である。 図３（Ａ）乃至図３（Ｃ）は、半導体装置に含まれている回路の構成例を示すブロック図である。 図４（Ａ）乃至図４（Ｄ）は、半導体装置に含まれている回路の構成例を示す回路図である。 図５（Ａ）乃至図５（Ｄ）は、半導体装置に含まれている回路の構成例を示す回路図である。 図６は、半導体装置に含まれている回路の構成例を示す回路図である。 図７は、半導体装置の構成例を示すブロック図である。 図８は、半導体装置の構成例を示すブロック図である。 図９は、半導体装置の動作例を示すタイミングチャートである。 図１０は、半導体装置の構成例を示すブロック図である。 図１１（Ａ）乃至図１１（Ｃ）は、半導体装置に含まれている回路の構成例を示すブロック図である。 図１２は、半導体装置に含まれている回路の構成例を示すブロック図である。 図１３（Ａ）は半導体装置に含まれている回路の構成例を示す回路図であり、図１３（Ｂ）は、半導体装置に含まれている回路の構成例を示すブロック図である。 図１４（Ａ）、及び図１４（Ｂ）は、半導体装置に含まれている回路の構成例を示すブロック図であり、図１４（Ｃ）は、半導体装置に含まれている回路の構成例を示す回路図である。 図１５は、半導体装置の構成例を示すブロック図である。 図１６（Ａ）、及び図１６（Ｂ）は、半導体装置に含まれている回路の構成例を示すブロック図である。 図１７は、半導体装置の構成例を示すブロック図である。 図１８は、半導体装置に含まれている回路の構成例を示すブロック図である。 図１９は、臭覚センサの構成例を示すブロック図である。 図２０（Ａ）は、臭覚センサに含まれている検出用素子の一例を示す平面図であり、図２０（Ｂ）、及び図２０（Ｃ）は、臭覚センサに含まれている検出用素子の一例を示す断面図である。 図２１は、圧力センサ、又は触覚センサを備える電子機器の構成例を示すブロック図である。 図２２（Ａ）は、圧力センサに含まれている検出用素子の一例を示す平面図であり、図２２（Ｂ）、及び図２２（Ｃ）は、圧力センサに含まれている検出用素子の一例を示す断面図である。 図２３（Ａ）乃至図２３（Ｃ）は、圧力センサに含まれている回路構成の一例を示す回路図である。 図２４（Ａ）、及び図２４（Ｂ）は、触覚センサの構成例を示す断面模式図である。 図２５（Ａ）乃至図２５（Ｃ）は、マニピュレータなどに備えられているハンド部の構成例を示す模式図である。 図２６（Ａ）、及び図２６（Ｂ）は、マニピュレータなどに備えられているハンド部の構成例を示す模式図である。 図２７は、味覚センサを備える電子機器の構成例を示すブロック図である。 図２８（Ａ）は味覚センサの構成例を示す斜視図であり、図２８（Ｂ）は味覚センサの構成例を示す断面図であり、図２８（Ｃ）は、電子機器に含まれている回路の構成例を示すブロック図である。 図２９（Ａ）は味覚センサを備える電子機器の構成例を示す斜視図であり、図２９（Ｂ）及び図２９（Ｃ）は電子機器に備えられる複数の味覚センサの構成例を示す斜視図である。 図３０（Ａ）及び図３０（Ｂ）は、階層型のニューラルネットワークを説明する図である。 図３１は、半導体装置の構成例を示すブロック図である。 図３２は、半導体装置の構成例を示す回路図である。 図３３は、半導体装置の構成例を示す断面模式図である。 図３４は、半導体装置の構成例を示す断面模式図である。 図３５（Ａ）乃至図３５（Ｃ）は、トランジスタの構成例を示す断面模式図である。 図３６（Ａ）及び図３６（Ｂ）は、トランジスタの構成例を示す断面模式図である。 図３７は、半導体装置の構成例を示す断面模式図である。 図３８（Ａ）及び図３８（Ｂ）は、トランジスタの構成例を示す断面模式図である。 図３９は、半導体装置の構成例を示す断面模式図である。 図４０（Ａ）は容量素子の構成例を示す平面図であり、図４０（Ｂ）及び図４０（Ｃ）は容量素子の構成例を示す断面斜視図である。 図４１（Ａ）は容量素子の構成例を示す平面図であり、図４１（Ｂ）は容量の構成例を示す断面図であり、図４１（Ｃ）は容量素子の構成例を示す断面斜視図である。 図４２（Ａ）はＩＧＺＯの結晶構造の分類を説明する図であり、図４２（Ｂ）は結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図４２（Ｃ）は結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。 図４３（Ａ）は半導体ウェハの一例を示す斜視図であり、図４３（Ｂ）はチップの一例を示す斜視図であり、図４３（Ｃ）及び図４３（Ｄ）は電子部品の一例を示す斜視図である。 図４４は、電子機器の一例を示す斜視図である。 図４５（Ａ）乃至図４５（Ｃ）は、電子機器の一例を示す斜視図である。 図４６（Ａ）乃至図４６（Ｃ）は、電子機器の一例を示す模式図である。 図４７は、試作した演算回路を説明する回路図である。 図４８は、ＯＳトランジスタとＳｉトランジスタとのそれぞれのゲート－ソース間電圧とドレイン電流の特性を示したグラフである。 図４９は、演算回路を有するダイの上面写真である。 図５０（Ａ）は試作した演算回路の乗算特性を示したグラフであり、図５０（Ｂ）は試作した演算回路の保持特性を示したグラフである。 図５１（Ａ）は電流書き込み方式（Ｃｕｒｒｅｎｔ ｗｒｉｔｉｎｇ）による、試作した演算回路の乗算特性を示すグラフであり、図５１（Ｂ）は電圧書き込み方式（Ｖｏｌｔａｇｅ ｗｒｉｔｉｎｇ）による、試作した演算回路の乗算特性を示すグラフである。 図５２は電圧書き込み方式（Ｖｏｌｔａｇｅ ｗｒｉｔｉｎｇ）と電流書き込み方式（Ｃｕｒｒｅｎｔ ｗｒｉｔｉｎｇ）とによる、試作した演算回路における、しきい値電圧の差と出力電流の関係を示したグラフである。 図５３（Ａ）及び図５３（Ｂ）は、試作した演算回路に含まれている回路を説明する回路図である。 図５４（Ａ）は電流回路の出力特性を示すグラフであり、図５４（Ｂ）は電流回路が出力した電流ＩＮＬ及びＤＮＬを示したグラフである。 図５５は、回路計算の条件を説明する回路図である。 図５６は、演算回路の出力特性を示したグラフである。 図５７は、階層型のニューラルネットワークの一例を示す図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード又はフォトダイオード）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜又は層）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に生じる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に生じるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース及びドレインの用語は、互いに言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」及び「端子」といった用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」の用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」及び「端子」が一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」及び「端子」といった用語は、場合によって、「領域」という用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、及び「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」という用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」という用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」という用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体に欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、のうちの一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水も含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素（但し、酸素、水素は含まない。）などがある。
本明細書等において、スイッチとは、導通状態（オン状態）又は非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物に、増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域が含まれる場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、各実施の形態に係る構成を説明するため、平面図を用いる場合がある。平面図とは、一例として、構成を水平方向に切断した面（切り口）の様子を示す図である。また、平面図にかくれ線（例えば破線）が記載されていることで、構成に含まれている複数の要素の位置関係、又は当該複数の要素の重なりの関係を示すことができる。なお、本明細書等において、「平面図」という用語は、「投影図」、「上面図」又は「下面図」という用語に置き換えることができるものとする。また、状況によっては、構成を水平方向に切断した面（切り口）でなく、水平方向とは異なる方向に切断した面（切り口）を平面図と呼ぶ場合がある。
また、本明細書の図面において、各実施の形態に係る構成を説明するため、断面図を用いる場合がある。断面図とは、一例として、構成を垂直方向に切断した面（切り口）の様子を示す図である。なお、本明細書等において、「断面図」という用語は、「正面図」、又は「側面図」という用語に置き換えることができるものとする。また、状況によっては、構成を垂直方向に切断した面（切り口）でなく、垂直方向とは異なる方向に切断した面（切り口）を断面図と呼ぶ場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、積和演算及び関数系の演算が可能な回路の一例について説明する。
図１は、積和演算及び関数系の演算を連続して実行することができる演算回路の一例を示したブロック図である。図１に示す回路ＣＤＶは、一例として、演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］を有する。なお、本明細書等において、演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］のそれぞれは、「層」、「演算層」又は「回路層」と言い換えることができるものとする。
回路ＣＤＶにおいて、演算回路ＭＡＣＬ［２］は、演算回路ＭＡＣＬ［１］の上方に位置し、演算回路ＭＡＣＬ［３］は、演算回路ＭＡＣＬ［２］の上方に位置し、演算回路ＭＡＣＬ［４］は、演算回路ＭＡＣＬ［３］の上方に位置している。
なお、図１では、演算回路ＭＡＣＬが４個積層された構成を示しているが、回路ＣＤＶの構成は、演算回路ＭＡＣＬが２個又は３個積層された構成としてもよい。又は、回路ＣＤＶの構成は、演算回路ＭＡＣＬが５個以上積層された構成としてもよい。
演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］のそれぞれは、セルアレイＣＡと、回路ＷＣＳと、回路ＩＴＳと、を有する。また、演算回路ＭＡＣＬ［１］は、回路ＸＣＳを有する。なお、図１には、演算回路ＭＡＣＬ［２］乃至演算回路ＭＡＣＬ［４］のそれぞれに回路ＸＣＳが含まれていない構成を示しているが、演算回路ＭＡＣＬ［２］乃至演算回路ＭＡＣＬ［４］のそれぞれは、回路ＸＣＳを有してもよい。
回路ＷＣＳは、一例として、外部から与えられたデジタルデータである第１データ（人工ニューラルネットワークの場合、重み係数に相当する）をアナログデータ（電流）に変換する機能を有する。
回路ＸＣＳは、一例として、外部から与えられたデジタルデータである第２データ（人工ニューラルネットワークの場合、入力データに相当する）をアナログデータ（電流）に変換する機能を有する。
セルアレイＣＡは、一例として、乗算を行う演算セルを複数有する。なお、演算セルは、例えば、セルアレイＣＡの内部において、アレイ状に配置されている。また、セルアレイＣＡは、第１データと第２データとの積和演算を行って、その結果を電流量として出力する機能を有する。
回路ＩＴＳは、セルアレイＣＡから出力された積和演算の結果（電流）を取得して、関数系の演算を行う機能を有する。また、回路ＩＴＳは、当該演算の結果を外部に出力する機能を有する。
なお、回路ＷＣＳ、回路ＸＣＳ、セルアレイＣＡ及び回路ＩＴＳのそれぞれの詳細については、後述する。
次に、回路ＣＤＶに入力されるデータと、回路ＣＤＶの内部で演算されるデータと、回路ＣＤＶから出力されるデータと、のそれぞれについて説明する。なお、図１において、ハッチングを有する矢印は、デジタルデータを示し、白色の矢印は、アナログデータを示す。
演算回路ＭＡＣＬ［１］において、回路ＷＣＳにデジタルデータの第１データＷ（１）が入力される。これにより、回路ＷＣＳは、第１データＷ（１）をアナログデータ（例えば、電流信号）として、セルアレイＣＡに入力する。なお、Ｗ（１）は行列とすることができる。
また、演算回路ＭＡＣＬ［１］において、回路ＸＣＳにデジタルデータの第２データＸ（１）が入力される。これにより、回路ＸＣＳは、第２データＸ（１）をアナログデータ（例えば、電流信号）として、セルアレイＣＡに入力する。なお、Ｘ（１）は行列とすることができる。
演算回路ＭＡＣＬ［１］のセルアレイＣＡは、第１データＷ（１）と第２データＸ（１）との積和演算を実行して、Ｘ（１）Ｗ（１）に応じた量の電流を出力する。また、当該電流は、回路ＩＴＳに入力される。
演算回路ＭＡＣＬ［１］の回路ＩＴＳは、Ｘ（１）Ｗ（１）に応じた量の電流を取得することによって、Ｆ（Ｘ（１）Ｗ（１））に応じた量の電流を出力する。なお、Ｆ（ｘ）は、回路ＩＴＳで演算を行う関数であり、特に、Ｆ（Ｘ（１）Ｗ（１））＝Ｘ（２）として定義する。なお、Ｘ（２）は行列とすることができる。また、Ｆ（Ｘ（１）Ｗ（１））＝Ｘ（２）に応じた量の電流は、演算回路ＭＡＣＬ［２］のセルアレイＣＡに流れる。Ｘ（２）は、演算回路ＭＡＣＬ［２］における第２データとして扱われる。
演算回路ＭＡＣＬ［２］において、回路ＷＣＳにデジタルデータの第１データＷ（２）が入力される。これにより、回路ＷＣＳは、第１データＷ（２）をアナログデータ（例えば、電流信号）として、セルアレイＣＡに入力する。なお、Ｗ（２）は行列とすることができる。
演算回路ＭＡＣＬ［２］のセルアレイＣＡは、第１データＷ（２）と第２データＸ（２）との積和演算を実行して、Ｘ（２）Ｗ（２）に応じた量の電流を出力する。また、当該電流は、回路ＩＴＳに入力されて、回路ＩＴＳによって、Ｆ（Ｘ（２）Ｗ（２））＝Ｘ（３）に応じた量の電流を出力する。
演算回路ＭＡＣＬ［３］についても、演算回路ＭＡＣＬ［１］及び演算回路ＭＡＣＬ［２］と同様に、回路ＷＣＳにデジタルデータであるＷ（３）を入力することによって、セルアレイＣＡにおいて、Ｘ（３）Ｗ（３）の演算が行われ、回路ＩＴＳからＦ（Ｘ（３）Ｗ（３））＝Ｘ（４）に応じた量の電流が出力される。
演算回路ＭＡＣＬ［４］についても、演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［３］と同様に、回路ＷＣＳにデジタルデータであるＷ（４）を入力することによって、セルアレイＣＡにおいて、Ｘ（４）Ｗ（４）の演算が行われる。また、演算回路ＭＡＣＬ［４］の回路ＩＴＳでは、Ｆ（Ｘ（４）Ｗ（４））＝Ｔに応じた量の電流が出力される。なお、Ｔは、回路ＣＤＶにおける出力データであって、行列とすることができる。
演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］は、例えば、実施の形態６で説明するＯＳトランジスタを用いて構成することが好ましい。ＯＳトランジスタは、平坦性の高い膜上であれば、Ｓｉトランジスタと比較して容易に形成することができるため、図１に示すような演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］の積層構造を作製することができる。
また、図１の回路ＣＤＶは、下方の演算回路ＭＡＣＬ［１］から上方の演算回路ＭＡＣＬ［４］にかけて、連続して演算を行う構成となっているが、演算の流れは、例えば、上方に位置する演算回路ＭＡＣＬから下方に位置する演算回路ＭＡＣＬにかけて、演算が行われてもよい。つまり、回路ＣＤＶは、演算回路ＭＡＣＬ［１］が、演算回路ＭＡＣＬ［２］の上方に位置し、演算回路ＭＡＣＬ［２］が、演算回路ＭＡＣＬ［３］の上方に位置し、演算回路ＭＡＣＬ［３］が、演算回路ＭＡＣＬ［４］の上方に位置する構成としてもよい。
上記のとおり、回路ＣＤＶを、演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］を積層した構成とすることによって、回路規模が低減された半導体装置とすることができる。また、回路ＣＤＶを階層型の人工ニューラルネットワークのモデルとして構築する場合、演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］のそれぞれのセルアレイＣＡには、第１データとして各階層に応じた重み係数を書き込めばよい。これにより、人工ニューラルネットワークの演算中において、演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］のそれぞれのセルアレイＣＡで重み係数の書き換えの必要が無くなるため、人工ニューラルネットワークの演算に必要な消費電力を従来よりも低くすることができる。
＜演算回路の構成例１＞
次に、演算回路ＭＡＣＬ［１］乃至演算回路ＭＡＣＬ［４］のそれぞれに適用できる演算回路の構成例について説明する。
図２は、正の値又は“０”の第１データと、正の値又は“０”の第２データと、の積和演算を行う演算回路の構成例を示している。図２に示す演算回路ＭＡＣ１は、各セルに保持した電位に応じた第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ及び第２データは、一例としては、アナログデータ又は多値のデータ（離散的なデータ）とすることができる。
演算回路ＭＡＣ１は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、セルアレイＣＡと、回路ＩＴＳと、を有する。
セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ここでのｍは１以上の整数であり、また、ここでのｎは１以上の整数である。）と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］と、を有する。セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれは、第１データに応じた電流量に相当する電位を保持する機能を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、保持した第１データとの積和演算を行うために必要になる第２データに応じた電位を配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に供給する機能を有する。
なお、図２のセルアレイＣＡは、セルが行方向にｎ＋１個、列方向にｍ個、マトリクス状に配置されているが、セルアレイＣＡは、セルが行方向に２個以上、列方向に１個以上、マトリクス状に配置されている構成であればよい。
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれは、一例として、トランジスタＦ１と、トランジスタＦ２と、容量素子Ｃ５と、を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれは、一例として、トランジスタＦ１ｍと、トランジスタＦ２ｍと、容量素子Ｃ５ｍと、を有する。
特に、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ１の構造（チャネル長及びチャネル幅も含む）は互いに等しいことが好ましく、また、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ２の構造は互いに等しいことが好ましい。また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ１ｍの構造は互いに等しいことが好ましく、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ２ｍの構造は互いに等しいことが好ましい。また、トランジスタＦ１とトランジスタＦ１ｍの構造は互いに等しいことが好ましく、トランジスタＦ２とトランジスタＦ２ｍの構造は互いに等しいことが好ましい。
トランジスタの構造を互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ１の構造を等しくし、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ２の構造を等しくすることによって、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１のソース、ドレイン、ゲートなどへの入力電位、トランジスタＦ２のソース、ドレイン、ゲートなどへの入力電位、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれに入力されている電圧などを指す。また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ１ｍの構造を等しくし、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ２ｍの構造を等しくすることによって、例えば、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、動作、及び当該動作の結果をほぼ同一にすることができる。互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＦ１ｍのソース、ドレイン、ゲートなどへの入力電位、トランジスタＦ２ｍのソース、ドレイン、ゲートなどへの入力電位、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに入力されている電圧などを指す。
なお、トランジスタＦ１及びトランジスタＦ１ｍは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧及びドレイン電圧のそれぞれは、線形領域で動作する電圧範囲である場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１及びトランジスタＦ１ｍは、オン状態のときには飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
また、トランジスタＦ２及びトランジスタＦ２ｍは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２又はトランジスタＦ２ｍにおいて、ゲート－ソース間電圧がしきい値電圧よりも低い場合、より好ましくは、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧のそれぞれは、サブスレッショルド領域で動作する電圧範囲である場合を含むものとする。このため、トランジスタＦ２及びトランジスタＦ２ｍは、ソース－ドレイン間にオフ電流が流れるように動作する場合を含む。
また、トランジスタＦ１及びトランジスタＦ１ｍの一方又は双方は、一例として、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１及びトランジスタＦ１ｍの一方又は双方のチャネル形成領域は、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該酸化物の代わりとしては、インジウム、元素Ｍ（元素Ｍとしては、例えば、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物を用いてもよい。トランジスタＦ１及びトランジスタＦ１ｍの一方又は双方は、特に実施の形態６に記載するトランジスタの構造であることが更に好ましい。
トランジスタＦ１及びトランジスタＦ１ｍの一方又は双方として、ＯＳトランジスタを用いることにより、トランジスタＦ１及びトランジスタＦ１ｍの一方又は双方のリーク電流を抑えることができるため、演算回路の消費電力を低減することができる。具体的には、トランジスタＦ１及びトランジスタＦ１ｍの一方又は双方が非導通状態である場合における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができるため、保持ノードの電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、演算回路の消費電力を低減することができる。また、保持ノードから配線ＷＣＬ又は配線ＸＣＬへのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できるため、演算回路の演算精度を高くすることができる。
また、トランジスタＦ２及びトランジスタＦ２ｍの一方又は双方に対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタＦ２及びトランジスタＦ２ｍの一方又は双方に対しても、ＯＳトランジスタを用いることで、トランジスタＦ１、トランジスタＦ１ｍと同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２及びトランジスタＦ２ｍの一方又は双方は、ＯＳトランジスタ以外としては、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと呼称する）とすることができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
ところで、半導体装置などをチップなどに高集積化した場合、当該チップには、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化、又は動作周波数の低下が起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下でも、演算、処理などを実施しやすい。そのため、駆動による発熱に強い半導体装置を構成する場合、トランジスタとしては、ＯＳトランジスタを適用するのが好ましい。
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれにおいて、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥと電気的に接続されている。容量素子Ｃ５の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。
また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれにおいて、トランジスタＦ１ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。トランジスタＦ２ｍの第１端子は、配線ＶＥと電気的に接続されている。容量素子Ｃ５ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。
図２において、トランジスタＦ１、トランジスタＦ２、トランジスタＦ１ｍ及びトランジスタＦ２ｍには、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＦ１のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＦ１ｍのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
また、図２に図示しているトランジスタＦ１及びトランジスタＦ２は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図２に図示しているトランジスタＦ１及びトランジスタＦ２は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
また、図２に図示しているトランジスタＦ１及びトランジスタＦ２は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＦ１及びトランジスタＦ２の一方又は双方をｐチャネル型トランジスタに置き換えてもよい。なお、トランジスタＦ１及びトランジスタＦ２の一方又は双方をｐチャネル型トランジスタに置き換える場合、トランジスタＦ１及びトランジスタＦ２が所望の動作をするように、必要に応じて明細書等に記載している、配線が与える電圧、ノードＮＮの電位、ノードＮＮｒｅｆの電位などを変更してもよい。
なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＦ１及びトランジスタＦ２だけに限定されない。例えば、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、明細書の他の箇所に記載されているトランジスタ、及び他の図面に図示されているトランジスタについても同様に構造又は極性を変更してもよい。
配線ＶＥは、セルＩＭ［１，１］、セルＩＭ［ｍ，１］、セルＩＭ［１，ｎ］及びセルＩＭ［ｍ，ｎ］のそれぞれのトランジスタＦ２の第１端子－第２端子間に電流を流すための配線であって、また、セルＩＭｒｅｆ［１］及びセルＩＭｒｅｆ［ｍ］のそれぞれのトランジスタＦ２ｍの第１端子－第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
セルＩＭ［１，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量素子Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図２では、セルＩＭ［１，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量素子Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，１］としている。
セルＩＭ［ｍ，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量素子Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図２では、セルＩＭ［ｍ，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量素子Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，１］としている。
セルＩＭ［１，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量素子Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図２では、セルＩＭ［１，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量素子Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，ｎ］としている。
セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量素子Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図２では、セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量素子Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，ｎ］としている。
セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、容量素子Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図２では、セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量素子Ｃ５ｍの第１端子と、の接続箇所をノードＮＮｒｅｆ［１］としている。
セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、容量素子Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図２では、セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量素子Ｃ５ｍの第１端子と、の接続箇所をノードＮＮｒｅｆ［ｍ］としている。
なお、ノードＮＮ［１，１］乃至ノードＮＮ［ｍ，ｎ］及びノードＮＮｒｅｆ［１］乃至ノードＮＮｒｅｆ［ｍ］は、それぞれのセルの保持ノードとして機能する。
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］において、例えば、トランジスタＦ１がオン状態となっているとき、トランジスタＦ２はダイオード接続の構成となる。配線ＶＥが与える定電圧を接地電位（ＧＮＤ）として、トランジスタＦ１がオン状態で、かつ配線ＷＣＬからトランジスタＦ２の第２端子に電流量Ｉの電流が流れた時、トランジスタＦ２のゲート（ノードＮＮ）の電位は、電流量Ｉに応じて決まる。なお、トランジスタＦ２の第２端子の電位は、トランジスタＦ１がオン状態であるため、理想的には、トランジスタＦ２のゲート（ノードＮＮ）と等しくなる。ここで、トランジスタＦ１をオフ状態にすることによって、トランジスタＦ２のゲート（ノードＮＮ）の電位は保持される。これにより、トランジスタＦ２は、トランジスタＦ２の第１端子の接地電位と、トランジスタＦ２のゲート（ノードＮＮ）の電位に応じた電流量Ｉの電流をトランジスタＦ２のソース－ドレイン間に流すことができる。本明細書等では、このような動作を「セルＩＭのトランジスタＦ２のソース－ドレイン間に流れる電流量をＩに設定する（プログラミングする）」などと呼称する。
回路ＳＷＳ１は、一例として、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］を有する。トランジスタＦ３［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ３［１］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［１］のゲートは、配線ＳＷＬ１に電気的に接続されている。トランジスタＦ３［ｎ］の第１端子は、配線ＷＣＬ［ｎ］に電気的に接続され、トランジスタＦ３［ｎ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［ｎ］のゲートは、配線ＳＷＬ１に電気的に接続されている。
トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれとしては、例えば、トランジスタＦ１及びトランジスタＦ２の一方又は双方に適用できるトランジスタを用いることができる。特に、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれとしては、ＯＳトランジスタを用いることが好ましい。
回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のそれぞれと、の間を、導通状態又は非導通状態にする回路として機能する。
回路ＳＷＳ２は、一例として、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］を有する。トランジスタＦ４［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ４［１］の第２端子は、変換回路ＩＴＲＺ［１］の入力端子に電気的に接続され、トランジスタＦ４［１］のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４［ｎ］の第１端子は、配線ＷＣＬ［ｎ］に電気的に接続され、トランジスタＦ４［ｎ］の第２端子は、変換回路ＩＴＲＺ［ｎ］の入力端子に電気的に接続され、トランジスタＦ４［ｎ］のゲートは、配線ＳＷＬ２に電気的に接続されている。
トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれとしては、例えば、トランジスタＦ１及びトランジスタＦ２の一方又は双方に適用できるトランジスタを用いることができる。特に、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれとしては、ＯＳトランジスタを用いることが好ましい。
回路ＳＷＳ２は、配線ＷＣＬ［１］と変換回路ＩＴＲＺ［１］との間、及び配線ＷＣＬ［ｎ］と変換回路ＩＴＲＺ［ｎ］との間を、導通状態又は非導通状態にする機能を有する。
回路ＷＣＳは、セルアレイＣＡが有するそれぞれのセルに格納するためのデータを供給する機能を有する。
回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されている。回路ＸＣＳは、セルアレイＣＡが有するセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに対して、後述する参照データ又は第２データに応じた電流量を流す機能を有する。
回路ＷＳＤは、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に電気的に接続されている。回路ＷＳＤは、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に所定の信号を供給することによって、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。つまり、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］は、書き込みワード線として機能する。
また、回路ＷＳＤは、一例として、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＷＳＤは、配線ＳＷＬ１に所定の信号を供給することによって、回路ＷＣＳとセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、配線ＳＷＬ２に所定の信号を供給することによって、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］とセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、を有する。
回路ＩＴＳは、一例として、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］を有する。
変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］のそれぞれは、一例として、入力端子と、出力端子と、を有する。例えば、変換回路ＩＴＲＺ［１］の出力端子は、配線ＯＬ［１］に電気的に接続され、変換回路ＩＴＲＺ［ｎ］の出力端子は、配線ＯＬ［ｎ］に電気的に接続されている。
変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］のそれぞれは、入力端子に電流が入力されることで、当該電流の量に応じた電圧に変換して、出力端子から当該電圧を出力する機能を有する。当該電圧としては、例えば、アナログ電圧、デジタル電圧などとすることができる。また、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］のそれぞれは、関数系の演算回路を有してもよい。この場合、例えば、変換された電圧を用いて、当該演算回路によって関数の演算を行って、演算の結果を配線ＯＬ［１］乃至配線ＯＬ［ｎ］に出力してもよい。
特に、階層型のニューラルネットワークの演算を行う場合、上述した関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数又はしきい値関数を用いることができる。
＜＜回路ＷＣＳ及び回路ＸＣＳ＞＞
ここでは、回路ＷＣＳ及び回路ＸＣＳの具体例について説明する。
初めに、回路ＷＣＳについて説明する。図３（Ａ）は、回路ＷＣＳの一例を示したブロック図である。なお、図３（Ａ）には、回路ＷＣＳの周辺の回路との電気的な接続を示すため、回路ＳＷＳ１、トランジスタＦ３、配線ＳＷＬ１及び配線ＷＣＬも図示している。また、トランジスタＦ３は、図２の演算回路ＭＡＣ１に含まれているトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のいずれか一であり、配線ＷＣＬは、図２の演算回路ＭＡＣ１に含まれている配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のいずれか一である。
図３（Ａ）に示す回路ＷＣＳは、一例として、スイッチＳＷＷを有する。スイッチＳＷＷの第１端子は、トランジスタＦ３の第２端子に電気的に接続され、スイッチＳＷＷの第２端子は、配線ＶＩＮＩＬ１に電気的に接続されている。配線ＶＩＮＩＬ１は、配線ＷＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位などとすることができる。なお、スイッチＳＷＷは、配線ＷＣＬに初期化用の電位を与えるときにのみオン状態となり、それ以外のときにはオフ状態となるものとする。
スイッチＳＷＷとしては、例えば、電気的なスイッチ（例えば、アナログスイッチ又はトランジスタ）などを適用することができる。なお、スイッチＳＷＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、トランジスタＦ１又はトランジスタＦ２と同様の構造のトランジスタとすることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
また、図３（Ａ）の回路ＷＣＳは、一例として、複数の電流源ＣＳを有する。具体的には、回路ＷＣＳはＫビット（２Ｋ値）（Ｋは１以上の整数）の第１データを電流量として出力する機能を有し、この場合、回路ＷＣＳは、２Ｋ－１個の電流源ＣＳを有する。なお、回路ＷＣＳは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｋビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｋ－１個有する。
図３（Ａ）において、それぞれの電流源ＣＳは、端子Ｔ１と、端子Ｔ２と、を有する。それぞれの電流源ＣＳの端子Ｔ１は、回路ＳＷＳ１が有するトランジスタＦ３の第２端子に電気的に接続されている。また、１個の電流源ＣＳの端子Ｔ２は配線ＤＷ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［２］に電気的に接続され、２Ｋ－１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ［Ｋ］に電気的に接続されている。
回路ＷＣＳが有する複数の電流源ＣＳは、それぞれ同一の定電流ＩＷｕｔを端子Ｔ１から出力する機能を有する。なお、実際には、演算回路ＭＡＣ１の作製段階において、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流ＩＷｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＷＣＳに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流ＩＷｕｔの誤差は無いものとして説明する。
配線ＤＷ［１］乃至配線ＤＷ［Ｋ］は、電気的に接続されている電流源ＣＳから定電流ＩＷｕｔを出力するための制御信号を送信する配線として機能する。具体的には、例えば、配線ＤＷ［１］に高レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、定電流としてＩＷｕｔをトランジスタＦ３の第２端子に流し、また、配線ＤＷ［１］に低レベル電位が与えられているとき、配線ＤＷ［１］に電気的に接続されている電流源ＣＳは、ＩＷｕｔを出力しない。また、例えば、配線ＤＷ［２］に高レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳは、合計２ＩＷｕｔの定電流をトランジスタＦ３の第２端子に流し、また、配線ＤＷ［２］に低レベル電位が与えられているとき、配線ＤＷ［２］に電気的に接続されている電流源ＣＳは、合計２ＩＷｕｔの定電流を出力しない。また、例えば、配線ＤＷ［Ｋ］に高レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている２Ｋ－１個の電流源ＣＳは、合計２Ｋ－１ＩＷｕｔの定電流をトランジスタＦ３の第２端子に流し、また、配線ＤＷ［Ｋ］に低レベル電位が与えられているとき、配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳは、合計２Ｋ－１ＩＷｕｔの定電流を出力しない。
配線ＤＷ［１］に電気的に接続されている１個の電流源ＣＳが流す電流は、１ビット目の値に相当し、配線ＤＷ［２］に電気的に接続されている２個の電流源ＣＳが流す電流は、２ビット目の値に相当し、配線ＤＷ［Ｋ］に電気的に接続されているＫ個の電流源ＣＳが流す電流量は、Ｋビット目の値に相当する。ここで、Ｋを２とした場合の回路ＷＣＳを考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＷ［１］には高レベル電位が与えられ、配線ＤＷ［２］には低レベル電位が与えられる。このとき、回路ＷＣＳから、回路ＳＷＳ１のトランジスタＦ３の第２端子に定電流としてＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＷ［１］には低レベル電位が与えられ、配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳから、回路ＳＷＳ１のトランジスタＦ３の第２端子に定電流として２ＩＷｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＷ［１］及び配線ＤＷ［２］には高レベル電位が与えられる。このとき、回路ＷＣＳから、回路ＳＷＳ１のトランジスタＦ３の第２端子に定電流として３ＩＷｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＷ［１］及び配線ＤＷ「２」には低レベル電位が与えられる。このとき、回路ＷＣＳから、回路ＳＷＳ１のトランジスタＦ３の第２端子に定電流は流れない。
なお、図３（Ａ）ではＫが３以上の整数である場合の回路ＷＣＳを図示しているが、Ｋが１である場合は、図３（Ａ）の回路ＷＣＳを、配線ＤＷ［２］乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。また、Ｋが２である場合は、図３（Ａ）の回路ＷＣＳを、配線ＤＷ［３］乃至配線ＤＷ［Ｋ］に電気的に接続されている電流源ＣＳを設けない構成にすればよい。
次に、電流源ＣＳの具体的な構成例について説明する。
図４（Ａ）に示す電流源ＣＳ１は、図３（Ａ）の回路ＷＣＳに含まれる電流源ＣＳに適用できる回路であって、電流源ＣＳ１は、トランジスタＴｒ１と、トランジスタＴｒ２と、を有する。
トランジスタＴｒ１の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ１のバックゲートと、トランジスタＴｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ２の第２端子は、端子Ｔ１に電気的に接続され、トランジスタＴｒ２のゲートは、端子Ｔ２に電気的に接続されている。また、端子Ｔ２は、配線ＤＷに電気的に接続されている。
配線ＤＷは、図３（Ａ）の配線ＤＷ［１］乃至配線ＤＷ［ｎ］のいずれか一である。
配線ＶＤＤＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることができる。
配線ＶＤＤＬが与える定電圧を高レベル電位としたとき、トランジスタＴｒ１の第１端子には高レベル電位が入力される。また、トランジスタＴｒ１の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ１の第１端子はドレインとして機能し、トランジスタＴｒ１の第２端子はソースとして機能する。また、トランジスタＴｒ１のゲートと、トランジスタＴｒ１の第２端子と、は、電気的に接続されているため、トランジスタＴｒ１のゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ１のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１の第１端子－第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。当該電流の量としては、トランジスタＴｒ１がＯＳトランジスタである場合、例えば、１．０×１０－８Ａ以下であることが好ましく、また、１．０×１０－１２Ａ以下であることがより好ましく、また、１．０×１０－１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート－ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、トランジスタＴｒ１は、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。なお、当該電流は上述したＩＷｕｔ、又は後述するＩＸｕｔに相当する。
トランジスタＴｒ２は、スイッチング素子として機能する。ところで、トランジスタＴｒ２の第１端子の電位がトランジスタＴｒ２の第２端子の電位よりも高い場合、トランジスタＴｒ２の第１端子はドレインとして機能し、トランジスタＴｒ２の第２端子はソースとして機能する。また、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ２の第２端子と、は、電気的に接続されているため、バックゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ２のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ２のゲートに高レベル電位が入力されることで、トランジスタＴｒ２はオン状態となるものとし、トランジスタＴｒ２のゲートに低レベル電位が入力されることで、トランジスタＴｒ２はオフ状態となるものとする。具体的には、トランジスタＴｒ２がオン状態のとき、上述したサブスレッショルド領域の電流範囲の電流がトランジスタＴｒ１の第２端子から端子Ｔ１に流れ、トランジスタＴｒ２がオフ状態のとき、当該電流はトランジスタＴｒ１の第２端子から端子Ｔ１に流れないものとする。
なお、図３（Ａ）の回路ＷＣＳに含まれる電流源ＣＳに適用できる回路は、図４（Ａ）の電流源ＣＳ１に限定されない。例えば、電流源ＣＳ１は、トランジスタＴｒ２のバックゲートとトランジスタＴｒ２の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートは別の配線に電気的に接続されている構成としてもよい。このような構成例を図４（Ｂ）に示す。図４（Ｂ）に示す電流源ＣＳ２は、トランジスタＴｒ２のバックゲートが配線ＶＴＨＬに電気的に接続されている構成となっている。電流源ＣＳ２は、配線ＶＴＨＬが外部回路などと電気的に接続されることで、当該外部回路などによって配線ＶＴＨＬに所定の電位を与えて、トランジスタＴｒ２のバックゲートに当該所定の電位を与えることができる。これにより、トランジスタＴｒ２のしきい値電圧を変動させることができる。特に、トランジスタＴｒ２のしきい値電圧を高くすることによって、トランジスタＴｒ２のオフ電流を小さくすることができる。
また、例えば、電流源ＣＳ１は、トランジスタＴｒ１のバックゲートとトランジスタＴｒ１の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートと第２端子との間は容量によって電圧を保持する構成としてもよい。このような構成例を図４（Ｃ）に示す。図４（Ｃ）に示す電流源ＣＳ３は、トランジスタＴｒ１、及びトランジスタＴｒ２に加えて、トランジスタＴｒ３と、容量素子Ｃ６と、を有する。電流源ＣＳ３は、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとが容量素子Ｃ６を介して電気的に接続されている点と、トランジスタＴｒ１のバックゲートとトランジスタＴｒ３の第１端子とが電気的に接続されている点で電流源ＣＳ１と異なる。また、電流源ＣＳ３は、トランジスタＴｒ３の第２端子が配線ＶＴＬに電気的に接続され、トランジスタＴｒ３のゲートが配線ＶＷＬに電気的に接続されている構成となっている。電流源ＣＳ３は、配線ＶＷＬに高レベル電位を与えて、トランジスタＴｒ３をオン状態にすることによって、配線ＶＴＬとトランジスタＴｒ１のバックゲートとの間を導通状態にすることができる。このとき、配線ＶＴＬからトランジスタＴｒ１のバックゲートに所定の電位を入力することができる。そして、配線ＶＷＬに低レベル電位を与えて、トランジスタＴｒ３をオフ状態にすることによって、容量素子Ｃ６により、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとの間の電圧を保持することができる。つまり、配線ＶＴＬがトランジスタＴｒ１のバックゲートに与える電圧を定めることによって、トランジスタＴｒ１のしきい値電圧を変動させることができ、かつトランジスタＴｒ３と容量素子Ｃ６とによって、トランジスタＴｒ１のしきい値電圧を固定することができる。
また、例えば、図３（Ａ）の回路ＷＣＳに含まれる電流源ＣＳに適用できる回路としては、図４（Ｄ）に示す電流源ＣＳ４としてもよい。電流源ＣＳ４は、図４（Ｃ）の電流源ＣＳ３において、トランジスタＴｒ２のバックゲートをトランジスタＴｒ２の第２端子でなく、配線ＶＴＨＬに電気的に接続した構成となっている。つまり、電流源ＣＳ４は、図４（Ｂ）の電流源ＣＳ２と同様に、配線ＶＴＨＬが与える電位によって、トランジスタＴｒ２のしきい値電圧を変動させることができる。
電流源ＣＳ４において、トランジスタＴｒ１の第１端子－第２端子間に大きな電流が流れる場合、端子Ｔ１から電流源ＣＳ４の外部に当該電流を流すために、トランジスタＴｒ２のオン電流を大きくする必要がある。この場合、電流源ＣＳ４は、配線ＶＴＨＬに高レベル電位を与えて、トランジスタＴｒ２のしきい値電圧を低くして、トランジスタＴｒ２のオン電流を高くすることによって、トランジスタＴｒ１の第１端子－第２端子間に流れる大きな電流を、端子Ｔ１から電流源ＣＳ４の外部に流すことができる。
図３（Ａ）の回路ＷＣＳに含まれる電流源ＣＳとして、図４（Ａ）乃至図４（Ｄ）に示した電流源ＣＳ１乃至電流源ＣＳ４を適用することによって、回路ＷＣＳは、Ｋビットの第１データに応じた電流を出力することができる。また、当該電流の量は、例えば、トランジスタＦ１がサブスレッショルド領域で動作する範囲内における第１端子－第２端子間に流れる電流量とすることができる。
また、図３（Ａ）の回路ＷＣＳとしては、図３（Ｂ）に示す回路ＷＣＳを適用してもよい。図３（Ｂ）の回路ＷＣＳは、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに、図４（Ａ）の電流源ＣＳが１つずつ接続された構成となっている。また、トランジスタＴｒ１［１］のチャネル幅をｗ［１］、トランジスタＴｒ１［２］のチャネル幅をｗ［２］、トランジスタＴｒ１［Ｋ］のチャネル幅をｗ［Ｋ］としたとき、それぞれのチャネル幅の比は、ｗ［１］：ｗ［２］：ｗ［Ｋ］＝１：２：２Ｋ－１となっている。サブスレッショルド領域で動作するトランジスタのソース－ドレイン間に流れる電流は、チャネル幅に比例するため、図３（Ｂ）に示す回路ＷＣＳは、図３（Ａ）の回路ＷＣＳと同様に、Ｋビットの第１データに応じた電流を出力することができる。
なお、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ１［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）、及びトランジスタＴｒ３は、例えば、トランジスタＦ１及びトランジスタＦ２の一方又は双方に適用できるトランジスタを用いることができる。特に、トランジスタＴｒ１（トランジスタＴｒ１［１］乃至トランジスタＴｒ２［Ｋ］を含む）、トランジスタＴｒ２（トランジスタＴｒ２［１］乃至トランジスタＴｒ２［Ｋ］を含む）及びトランジスタＴｒ３としては、ＯＳトランジスタを用いることが好ましい。
次に、回路ＸＣＳの具体例について説明する。
図３（Ｃ）は、回路ＸＣＳの一例を示したブロック図である。なお、図３（Ｃ）には、回路ＸＣＳの周辺の回路との電気的な接続を示すため、配線ＸＣＬも図示している。また、配線ＸＣＬは、図２の演算回路ＭＡＣ１に含まれている配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のいずれか一である。
図３（Ｃ）に示す回路ＸＣＳは、一例として、スイッチＳＷＸを有する。スイッチＳＷＸの第１端子は、配線ＸＣＬと、複数の電流源ＣＳと、に電気的に接続され、スイッチＳＷＸの第２端子は、配線ＶＩＮＩＬ２に電気的に接続されている。配線ＶＩＮＩＬ２は、配線ＸＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位などとすることができる。また、配線ＶＩＮＩＬ２が与える初期化用の電位は、配線ＶＩＮＩＬ１が与える電位と等しくしてもよい。なお、スイッチＳＷＸは、配線ＸＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。
スイッチＳＷＸとしては、例えば、スイッチＳＷＷに適用できるスイッチとすることができる。
また、図３（Ｃ）の回路ＸＣＳの回路構成は、図４（Ａ）の回路ＷＣＳとほぼ同様の構成にすることができる。具体的には、回路ＸＣＳは、参照データを電流量として出力する機能と、Ｌビット（２Ｌ値）（Ｌは１以上の整数）の第２データを電流量として出力する機能と、を有し、この場合、回路ＸＣＳは、２Ｌ－１個の電流源ＣＳを有する。なお、回路ＸＣＳは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｌビット目の値に相当する情報を電流として出力する電流源ＣＳを２Ｌ－１個有している。
ところで、回路ＸＣＳが電流として出力する参照データとしては、例えば、１ビット目の値が“１”、２ビット目以降の値が“０”の情報とすることができる。
図３（Ｃ）において、１個の電流源ＣＳの端子Ｔ２は配線ＤＸ［１］に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ［２］に電気的に接続され、２Ｌ－１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ［Ｌ］に電気的に接続されている。
回路ＸＣＳが有する複数の電流源ＣＳは、それぞれ同一の定電流としてＩＸｕｔを端子Ｔ１から出力する機能を有する。また、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］は、電気的に接続されている電流源ＣＳからＩＸｕｔを出力するための制御信号を送信する配線として機能する。つまり、回路ＸＣＳは、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］から送られるＬビットの情報に応じた電流量を、配線ＸＣＬに流す機能を有する。
具体的には、ここで、Ｌを２とした場合の回路ＸＣＳを考える。例えば、１ビット目の値が“１”、２ビット目の値が“０”とき、配線ＤＸ［１］には高レベル電位が与えられ、配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳから、配線ＸＣＬに定電流としてＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“１”のとき、配線ＤＸ［１］には低レベル電位が与えられ、配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳから、配線ＸＣＬに定電流として２ＩＸｕｔが流れる。また、例えば、１ビット目の値が“１”、２ビット目の値が“１”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には高レベル電位が与えられる。このとき、回路ＸＣＳから、配線ＸＣＬに定電流として３ＩＸｕｔが流れる。また、例えば、１ビット目の値が“０”、２ビット目の値が“０”のとき、配線ＤＸ［１］及び配線ＤＸ［２］には低レベル電位が与えられる。このとき、回路ＸＣＳから、配線ＸＣＬに定電流は流れない。なお、このとき、本明細書などにおいて、回路ＸＣＳから配線ＸＣＬに電流量０の電流が流れると言い換える場合がある。また、回路ＸＣＳが出力する電流量０、ＩＸｕｔ、２ＩＸｕｔ、３ＩＸｕｔなどは、回路ＸＣＳが出力する第２データとすることができ、特に、回路ＸＣＳが出力する電流量ＩＸｕｔは、回路ＸＣＳが出力する参照データとすることができる。
なお、回路ＸＣＳが有する、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が生じている場合、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流ＩＸｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＸＣＳに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流ＩＸｕｔの誤差は無いものとして説明する。
また、回路ＸＣＳの電流源ＣＳとしては、回路ＷＣＳの電流源ＣＳと同様に、図４（Ａ）乃至図４（Ｄ）の電流源ＣＳ１乃至電流源ＣＳ４のいずれかを適用することができる。この場合、図４（Ａ）乃至図４（Ｄ）に図示している配線ＤＷを配線ＤＸに置き換えればよい。これにより、回路ＸＣＳは、参照データ、又はＬビットの第２データとして、サブスレッショルド領域の電流範囲の電流を配線ＸＣＬに流すことができる。
また、図３（Ｃ）の回路ＸＣＳとしては、図３（Ｂ）に示す回路ＷＣＳと同様の回路構成を適用することができる。この場合、図３（Ｂ）に示す回路ＷＣＳを回路ＸＣＳに置き換え、配線ＤＷ［１］を配線ＤＸ［１］に置き換え、配線ＤＷ［２］を配線ＤＸ［２］に置き換え、配線ＤＷ［Ｋ］を配線ＤＸ［Ｌ］に置き換え、スイッチＳＷＷをスイッチＳＷＸに置き換え、配線ＶＩＮＩＬ１を配線ＶＩＮＩＬ２に置き換えて考えればよい。
＜＜変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］＞＞
ここでは、図２の演算回路ＭＡＣ１に含まれる変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］に適用できる回路の具体例について説明する。
図５（Ａ）に示す変換回路ＩＴＲＺ１は、図２の変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］に適用できる回路の一例である。なお、図５（Ａ）には、変換回路ＩＴＲＺ１の周辺の回路との電気的な接続を示すため、回路ＳＷＳ２、配線ＷＣＬ、配線ＳＷＬ２、トランジスタＦ４も図示している。また、配線ＷＣＬは、図２の演算回路ＭＡＣ１に含まれている配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のいずれか一であり、トランジスタＦ４は、図２の演算回路ＭＡＣ１に含まれているトランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のいずれか一である。
図５（Ａ）の変換回路ＩＴＲＺ１は、トランジスタＦ４を介して配線ＷＣＬに電気的に接続されている。また、変換回路ＩＴＲＺ１は、配線ＯＬに電気的に接続されている。変換回路ＩＴＲＺ１は、変換回路ＩＴＲＺ１から配線ＷＣＬに流れる電流の量、又は配線ＷＣＬから変換回路ＩＴＲＺ１に流れる電流の量をアナログ電圧に変換して、配線ＯＬに当該アナログ電圧を出力する機能を有する。つまり、変換回路ＩＴＲＺ１は、電流電圧変換回路を有する。
図５（Ａ）の変換回路ＩＴＲＺ１は、一例として、抵抗Ｒ５と、オペアンプＯＰ１と、を有する。
オペアンプＯＰ１の反転入力端子は、抵抗Ｒ５の第１端子と、トランジスタＦ４の第２端子と、に電気的に接続されている。オペアンプＯＰ１の非反転入力端子は、配線ＶＲＬに電気的に接続されている。オペアンプＯＰ１の出力端子は、抵抗Ｒ５の第２端子と、配線ＯＬに電気的に接続されている。
配線ＶＲＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位（ＧＮＤ）、低レベル電位などとすることができる。
変換回路ＩＴＲＺ１は、図５（Ａ）の構成にすることによって、配線ＷＣＬから、トランジスタＦ４を介して、変換回路ＩＴＲＺ１に流れる電流の量、又は、変換回路ＩＴＲＺ１から、トランジスタＦ４を介して、配線ＷＣＬに流れる電流の量を、アナログ電圧に変換して配線ＯＬに出力することができる。
特に、配線ＶＲＬが与える定電圧を接地電位（ＧＮＤ）とすることによって、オペアンプＯＰ１の反転入力端子は仮想接地となるため、配線ＯＬに出力されるアナログ電圧は接地電位（ＧＮＤ）を基準とした電圧とすることができる。
また、図５（Ａ）の変換回路ＩＴＲＺ１は、アナログ電圧を出力する構成となっているが、図２に示す変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］は、アナログ電流を出力する構成としてもよい。特に、図１に示す回路ＣＤＶを構成する場合、回路ＩＴＳに含まれる変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］は、アナログ電流を出力する構成とすることが好ましい。
図５（Ｂ）に示す変換回路ＩＴＲＺ１Ａは、配線ＷＣＬに流れるアナログ電流と同じ量の電流を配線ＯＬに流す回路となっている。変換回路ＩＴＲＺ１Ａは、トランジスタＴｒ１１と、トランジスタＴｒ１１ｍと、トランジスタＴｒ１２と、トランジスタＴｒ１２ｍと、を有する。
トランジスタＴｒ１１、トランジスタＴｒ１１ｍ、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍのそれぞれには、例えば、トランジスタＦ１、トランジスタＦ２、トランジスタＦ３又はトランジスタＦ４に適用できるトランジスタを用いることができる。
トランジスタＴｒ１１の第１端子は、配線ＶＣＥ１に電気的に接続され、トランジスタＴｒ１１の第２端子は、トランジスタＴｒ１１のゲートと、トランジスタＴｒ１２の第１端子と、トランジスタＴｒ１２のゲートと、トランジスタＴｒ１２ｍのゲートと、回路ＳＷＳ２のトランジスタＦ４の第２端子と、に電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＣＥ２に電気的に接続されている。
トランジスタＴｒ１１ｍの第１端子は、配線ＶＣＥ１に電気的に接続され、トランジスタＴｒ１１ｍの第２端子は、トランジスタＴｒ１１ｍのゲートと、トランジスタＴｒ１２ｍの第１端子と、配線ＯＬと、に電気的に接続され、トランジスタＴｒ１２ｍの第２端子は、配線ＶＣＥ２に電気的に接続されている。
配線ＶＣＥ１は、トランジスタＴｒ１１及びトランジスタＴｒ１１ｍのそれぞれの第１端子に、定電位を与える配線として機能する。また、当該定電位としては、例えば、高レベル電位とすることができる。
また、配線ＶＣＥ２は、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍのそれぞれの第２端子に、定電位を与える配線として機能する。また、当該定電位としては、例えば、接地電位、低レベル電位又は負電位とすることができる。
トランジスタＴｒ１１及びトランジスタＴｒ１１ｍのそれぞれは、ゲートと第２端子とが電気的に接続されており、かつ第１端子と高レベル電位を与える配線ＶＣＥ１とが電気的に接続されている。したがって、トランジスタＴｒ１１及びトランジスタＴｒ１１ｍのそれぞれのゲート－ソース間電圧は０Ｖとなり、トランジスタＴｒ１１及びトランジスタＴｒ１１ｍのそれぞれのしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１１、及びトランジスタＴｒ１１ｍのそれぞれの第１端子－第２端子間には、サブスレッショルド電流が流れる。つまり、トランジスタＴｒ１１及びトランジスタＴｒ１１ｍのそれぞれは定電流源として機能する。
また、図５（Ｂ）において、トランジスタＴｒ１２の第１端子が、トランジスタＴｒ１２のゲートと、トランジスタＴｒ１２ｍのゲートと、に電気的に接続されているため、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍの接続構成は、カレントミラー回路となっている。つまり、理想的には、トランジスタＴｒ１２のソース－ドレイン間に流れる電流量は、トランジスタＴｒ１２ｍのソース－ドレイン間に流れる電流量と等しくなる。
なお、図５（Ｂ）におけるトランジスタＴｒ１２及びトランジスタＴｒ１２ｍの接続構成のカレントミラー回路は、カスコード接続されたカレントミラー回路に置き換えてもよい（図示しない）。
トランジスタＦ４がオン状態のとき、トランジスタＴｒ１１及びトランジスタＴｒ１１ｍのそれぞれのソース－ドレイン間に流れる電流の量をそれぞれＩＳＣとし、回路ＩＴＲＺ１Ａから配線ＷＣＬに流れる電流量をＩＯＰとしたとき、トランジスタＴｒ１２のソース－ドレイン間に流れる電流量は、ＩＳＣ－ＩＯＰとなる。このため、トランジスタＴｒ１１ｍのソース－ドレイン間に流れる電流量もＩＳＣ－ＩＯＰとなる。したがって、回路ＩＴＲＺ１Ａから配線ＯＬに流れる電流量は、ＩＳＣ－（ＩＳＣ－ＩＯＰ）＝ＩＯＰとなる。これにより、回路ＩＴＲＺ１Ａは、配線ＷＣＬに流れる電流の量と等しい電流の量を配線ＯＬに出力することができる。
図５（Ａ）の変換回路ＩＴＲＺ１は、アナログ電圧を出力する構成となっており、図５（Ｂ）の変換回路ＩＴＲＺ１Ａは、アナログ電流を出力する構成となっているが、図２の変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］に適用できる回路構成は、これに限定されない。例えば、変換回路ＩＴＲＺ１は、図５（Ｃ）に示すとおり、アナログデジタル変換回路ＡＤＣを有する構成としてもよい。具体的には、図５（Ｃ）の変換回路ＩＴＲＺ２は、アナログデジタル変換回路ＡＤＣの入力端子がオペアンプＯＰ１の出力端子と、抵抗Ｒ５の第２端子と、に電気的に接続され、アナログデジタル変換回路ＡＤＣの出力端子が配線ＯＬに電気的に接続されている構成となっている。このような構成にすることによって、図５（Ｃ）の変換回路ＩＴＲＺ２は、配線ＯＬにデジタル信号を出力することができる。
また、変換回路ＩＴＲＺ２において、配線ＯＬに出力されるデジタル信号を１ビット（２値）とする場合、変換回路ＩＴＲＺ２は、図５（Ｄ）に示す変換回路ＩＴＲＺ３に置き換えてもよい。図５（Ｄ）の変換回路ＩＴＲＺ３は、図５（Ａ）の変換回路ＩＴＲＺ１にコンパレータＣＭＰ１を設けた構成となっている。具体的には、変換回路ＩＴＲＺ３は、コンパレータＣＭＰ１の第１入力端子がオペアンプＯＰ１の出力端子と、抵抗Ｒ５の第２端子と、に電気的に接続され、コンパレータＣＭＰ１の第２入力端子が配線ＶＲＬ２に電気的に接続され、コンパレータＣＭＰ１の出力端子が配線ＯＬに電気的に接続されている構成となっている。配線ＶＲＬ２は、コンパレータＣＭＰ１の第１端子の電位と比較するための電位を与える配線として機能する。このような構成にすることによって、図５（Ｄ）の変換回路ＩＴＲＺ３は、電流電圧変換回路によってトランジスタＦ４のソース－ドレイン間に流れる電流量から変換された電圧と、配線ＶＲＬ２が与える電圧と、との大小に応じて、配線ＯＬに低レベル電位又は高レベル電位（２値のデジタル信号）を出力することができる。
また、図２の演算回路ＭＡＣ１に適用できる変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］は、図５（Ａ）乃至図５（Ｄ）のそれぞれに示した変換回路ＩＴＲＺ１乃至変換回路ＩＴＲＺ３に限定されない。例えば、階層型のニューラルネットワークの演算として、演算回路ＭＡＣ１を用いる場合、変換回路ＩＴＲＺ１乃至変換回路ＩＴＲＺ３には、関数系の演算回路を有することが好ましい。また、関数系の演算回路としては、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などの演算回路とすることができる。
例えば、関数系の演算回路としてＲｅＬＵ関数とする場合、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］には、図６に示す変換回路ＩＴＲＺ４を適用すればよい。
変換回路ＩＴＲＺ４は、図５（Ｂ）の変換回路ＩＴＲＺ１Ａの変更例であって、変換回路ＩＴＲＺ４は、トランジスタＴｒ１１、トランジスタＴｒ１１ｍ、トランジスタＴｒ１２及びトランジスタＴｒ１２ｍに加えて、トランジスタＴｒ１３、トランジスタＴｒ１３ｍ、トランジスタＴｒ１４及びトランジスタＴｒ１４ｍを有する。
トランジスタＴｒ１３、トランジスタＴｒ１３ｍ、トランジスタＴｒ１４及びトランジスタＴｒ１４ｍのそれぞれには、例えば、トランジスタＦ１、トランジスタＦ２、トランジスタＦ３又はトランジスタＦ４に適用できるトランジスタを用いることができる。
トランジスタＴｒ１３の第１端子は、配線ＶＣＥ１に電気的に接続され、トランジスタＴｒ１３の第２端子は、トランジスタＴｒ１３のゲートと、トランジスタＴｒ１４の第１端子と、トランジスタＴｒ１４のゲートと、トランジスタＴｒ１４ｍのゲートと、トランジスタＴｒ１１ｍの第２端子と、トランジスタＴｒ１１ｍのゲートと、トランジスタＴｒ１２ｍの第１端子と、配線ＩＳＬと、に電気的に接続され、トランジスタＴｒ１４の第２端子は、配線ＶＣＥ２に電気的に接続されている。
トランジスタＴｒ１３ｍの第１端子は、配線ＶＣＥ１に電気的に接続され、トランジスタＴｒ１３ｍの第２端子は、トランジスタＴｒ１３ｍのゲートと、トランジスタＴｒ１４ｍの第１端子と、配線ＯＬと、に電気的に接続され、トランジスタＴｒ１４ｍの第２端子は、配線ＶＣＥ２に電気的に接続されている。
つまり、変換回路ＩＴＲＺ４のトランジスタＴｒ１３、及びトランジスタＴｒ１３ｍは、トランジスタＴｒ１１、及びトランジスタＴｒ１１ｍと同様に定電流源として機能し、また、変換回路ＩＴＲＺ４のトランジスタＴｒ１４、及びトランジスタＴｒ１４ｍは、トランジスタＴｒ１２、及びトランジスタＴｒ１２ｍと同様にカレントミラー回路として機能する。
配線ＩＳＬは、一例として、電流量ＩＳＴＤの定電流を変換回路ＩＴＲＺ４から排出するための配線として機能する。ＩＳＴＤは、変換回路ＩＴＲＺ４におけるＲｅＬＵ関数の基準となる値に相当する。
変換回路ＩＴＲＺ４から配線ＷＣＬに電流量ＩＯＰの電流が出力されたとき、ＩＯＰ＞ＩＳＴＤである場合には、変換回路ＩＴＲＺ４は、配線ＯＬに対して、電流量ＩＯＰ－ＩＳＴＤの電流を出力する。また、ＩＯＰ≦ＩＳＴＤである場合には、配線ＯＬに対して電流を出力しない。
なお、本発明の一態様は、本実施の形態で述べた演算回路ＭＡＣ１の回路構成に限定されない。演算回路ＭＡＣ１は、状況に応じて、回路構成を変更することができる。
例えば、演算回路ＭＡＣ１は、図７に示す演算回路ＭＡＣ１Ａの通り、回路ＳＷＳ１を設けない構成に変更してもよい。演算回路ＭＡＣ１の場合、回路ＳＷＳ１によって、回路ＷＣＳから配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］に流れる電流を停止することができるが、演算回路ＭＡＣ１Ａの場合、回路ＷＣＳによって、回路ＷＣＳから配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］に流れる電流を停止すればよい。具体的には、例えば、演算回路ＭＡＣ１Ａに含まれる回路ＷＣＳとして図３（Ａ）の回路ＷＣＳを適用し、電流源ＣＳとして図４（Ａ）の電流源ＣＳ１を適用したとき、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに低レベル電位を入力し、かつスイッチＳＷＷをオフ状態にすればよい。回路ＷＣＳをこのように動作を行うことで、回路ＷＣＳから配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］に流れる電流を停止することができる。このように回路ＷＣＳを、回路ＷＣＳから配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］に流れる電流を停止することにより、演算回路ＭＡＣ１の代わりに演算回路ＭＡＣ１Ａを用いて演算を行うことができる。
また、例えば、演算回路ＭＡＣ１は、図８に示す演算回路ＭＡＣ１Ｂの通り、セルＩＭにおいて、トランジスタＦ２と配線ＷＣＬとの間にトランジスタＦ５を設け、かつセルＩＭｒｅｆにおいて、トランジスタＦ２ｍと配線ＸＣＬとの間にトランジスタＦ５ｍを設けてもよい。トランジスタＦ５及びトランジスタＦ５ｍは、一例として、クランプトランジスタ（クランプＦＥＴと呼ばれる場合がある）として機能する。このため、トランジスタＦ５及びトランジスタＦ５ｍのそれぞれのゲートには、定電位が与えられることが好ましい。図８では、トランジスタＦ５及びトランジスタＦ５ｍのそれぞれのゲートには、配線ＶＢが電気的に接続されており、上記のとおり、配線ＶＢには定電位が与えられていることが好ましい。トランジスタＦ５（トランジスタＦ５ｍ）を設けることにより、トランジスタＦ２（トランジスタＦ２ｍ）におけるドレイン誘起障壁低下（ＤＩＢＬ）を防ぐことができる。
＜演算回路の動作例１＞
次に、演算回路ＭＡＣ１の動作例について説明する。
図９に演算回路ＭＡＣ１の動作例のタイミングチャートを示す。図９のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２３までの間、及びそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ［ｉ］（ｉは１以上ｍ－１以下の整数とする。）、配線ＷＳＬ［ｉ＋１］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］、ノードＮＮ［ｉ，ｊ］（ｊは１以上ｎ－１以下の整数とする。）、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ］及びノードＮＮｒｅｆ［ｉ＋１］の電位の変動を示している。更に、図９のタイミングチャートには、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量ＩＦ２［ｉ，ｊ］と、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍの第１端子－第２端子間に流れる電流量ＩＦ２ｍ［ｉ］と、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量ＩＦ２［ｉ＋１，ｊ］と、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ２ｍの第１端子－第２端子間に流れる電流量ＩＦ２ｍ［ｉ＋１］と、のそれぞれの変動についても示している。
なお、演算回路ＭＡＣ１の回路ＷＣＳとしては、図３（Ａ）の回路ＷＣＳを適用し、演算回路ＭＡＣ１の回路ＸＣＳとしては、図３（Ｃ）の回路ＸＣＳを適用するものとする。
なお、本動作例において、配線ＶＥの電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前では、初期設定として、ノードＮＮ［ｉ，ｊ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ］及びノードＮＮｒｅｆ［ｉ＋１］のそれぞれの電位を、接地電位ＧＮＤにしているものとする。具体的には、例えば、図３（Ａ）の配線ＶＩＮＩＬ１の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＷと、トランジスタＦ３と、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に含まれているそれぞれのトランジスタＦ１と、をオン状態にすることによって、ノードＮＮ［ｉ，ｊ］、ノードＮＮ［ｉ＋１，ｊ］の電位を接地電位ＧＮＤにすることができる。また、例えば、図３（Ｃ）の配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸと、セルＩＭｒｅｆ［ｉ，ｊ］及びセルＩＭｒｅｆ［ｉ＋１，ｊ］に含まれているそれぞれのトランジスタＦ１ｍと、をオン状態にすることによって、ノードＮＮｒｅｆ［ｉ，ｊ］及びノードＮＮｒｅｆ［ｉ＋１，ｊ］の電位を接地電位ＧＮＤにすることができる。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図９ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図９ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオン状態となり、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ［ｉ］、配線ＷＳＬ［ｉ＋１］には低レベル電位が印加されている。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。また、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ［ｉ］及び配線ＸＣＬ［ｉ＋１］には接地電位ＧＮＤが印加されている。具体的には、例えば、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［ｉ］又は配線ＸＣＬ［ｉ＋１］のそれぞれである場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ［ｉ］及び配線ＸＣＬ［ｉ＋１］の電位を接地電位ＧＮＤにすることができる。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、図３（Ａ）に記載の配線ＷＣＬが配線ＷＣＬ［１］乃至配線ＷＣＬ［Ｋ］のそれぞれである場合において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］には第１データが入力されていない。また、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［１］乃至配線ＸＣＬ［Ｋ］のそれぞれである場合において、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］には第２データが入力されていない。ここでは、図３（Ａ）の回路ＷＣＳにおいて、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれには低レベル電位が入力されているものとし、また、図３（Ｃ）の回路ＸＣＳにおいて、配線ＤＸ［１］乃至配線ＤＸ［Ｌ］のそれぞれには低レベル電位が入力されているものとする。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ［ｊ］、配線ＸＣＬ［ｉ］及び配線ＸＣＬ［ｉ＋１］のそれぞれには電流が流れない。そのため、ＩＦ２［ｉ，ｊ］、ＩＦ２ｍ［ｉ］ＩＦ２［ｉ＋１，ｊ］及びＩＦ２ｍ［ｉ＋１］のそれぞれは０となる。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態になる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡのｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には時刻Ｔ１２以前から引き続き接地電位ＧＮＤが印加されている。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡに第１データとして電流量Ｉ０［ｉ，ｊ］の電流が流れる。具体的には、図３（Ａ）に記載の配線ＷＣＬが配線ＷＣＬ［ｊ］である場合において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳからトランジスタＦ３［ｊ］の第２端子に電流Ｉ０［ｉ，ｊ］が流れる。つまり、第１データとして入力されたＫビットの信号の値をα［ｉ，ｊ］（α［ｉ，ｊ］を０以上２Ｋ－１以下の整数とする）としたとき、Ｉ０［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔとなる。
なお、α［ｉ，ｊ］が０のとき、Ｉ０［ｉ，ｊ］＝０となるので、厳密には、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡに電流は流れないが、本明細書などでは、「Ｉ０［ｉ，ｊ］＝０の電流が流れる」などと記載する場合がある。
時刻Ｔ１３から時刻Ｔ１４までの間において、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
ところで、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位は、Ｖｇ［ｉ，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間に流れる電流として、電流量Ｉ０［ｉ，ｊ］が設定される。
ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ，ｊ］は次の式の通りに記述できる。
なお、ＩａはＶｇ［ｉ，ｊ］がＶｔｈ［ｉ，ｊ］であるときのドレイン電流であって、Ｊは温度、デバイス構造などによって定められる補正係数である。
また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に、参照データとして電流量Ｉｒｅｆ０の電流が流れる。具体的には、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［ｉ］である場合において、配線ＤＸ［１］に高レベル電位が入力され、かつ配線ＤＸ［２］乃至配線ＤＸ［Ｋ］のそれぞれに低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ［ｉ］に電流Ｉｒｅｆ０が流れる。つまり、Ｉｒｅｆ０＝ＩＸｕｔとなる。
時刻Ｔ１３から時刻Ｔ１４までの間において、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ］との間が導通状態となっているので、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れる。
セルＩＭ［ｉ，ｊ］と同様に、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ］）はＶｇｍ［ｉ］になるものとし、また、このときの配線ＸＣＬ［ｉ］の電位もＶｇｍ［ｉ］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流として、電流量Ｉｒｅｆ０が設定される。
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｊは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２と同一とする。例えば、トランジスタのデバイス構造（チャネル長及びチャネル幅も含む）を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Ｊはばらつくが、後述する議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
ここで、第１データである重み係数ｗ［ｉ，ｊ］を次の通りに定義する。
したがって、式（１．３）、式（１．４）、Ｉ０［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔ及びＩｒｅｆ０＝ＩＸｕｔを用いると、式（１．１）は、次の式に書き換えることができる。
なお、図３（Ａ）の回路ＷＣＳの電流源ＣＳが出力する電流ＩＷｕｔと、図３（Ｃ）の回路ＸＣＳの電流源ＣＳが出力する電流ＩＸｕｔと、が等しい場合、ｗ［ｉ，ｊ］＝α［ｉ，ｊ］となる。つまり、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、α［ｉ，ｊ］は、第１データの値に相当するため、ＩＷｕｔと、ＩＸｕｔと、は互いに等しいことが好ましい。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量素子Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差であるＶｇ［ｉ，ｊ］－Ｖｇｍ［ｉ］が保持される。また、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍがオフ状態になることによって、容量素子Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差である０が保持される。なお、容量素子Ｃ５ｍが保持する電圧は、時刻Ｔ１３から時刻Ｔ１４までの動作においてトランジスタＦ１ｍ、及びトランジスタＦ２ｍのトランジスタ特性に応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にＶｄｓを加えた電位として考えればよい。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ［ｉ］にＧＮＤが印加される。具体的には、例えば、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［ｉ］である場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ［ｉ］の電位を接地電位ＧＮＤにすることができる。
このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量素子Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ］に含まれている容量素子Ｃ５ｍによる容量結合によってノードＮＮｒｅｆ［ｉ］の電位が変化する。
ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ］の電位の変化量に、セルアレイＣＡに含まれているそれぞれのセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ５の容量、トランジスタＦ２のゲート容量及び寄生容量によって算出される。セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおいて、容量素子Ｃ５による容量結合係数をｐとしたとき、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点おける電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量素子Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。容量素子Ｃ５ｍによる容量結合係数を、容量素子Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。なお、図９のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ１５から時刻Ｔ１６までの間におけるノードＮＮｒｅｆ［ｉ］の電位は、ＧＮＤとなる。
これによって、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１５から時刻Ｔ１６までの間において、ＩＦ２［ｉ，ｊ］及びＩＦ２ｍ［ｉ］のそれぞれは０となる。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡのｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には時刻Ｔ１６以前から引き続き接地電位ＧＮＤが印加されている。
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡに第１データとして電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。具体的には、図３（Ａ）に記載の配線ＷＣＬが配線ＷＣＬ［ｊ＋１］である場合において、配線ＤＷ［１］乃至配線ＤＷ［Ｋ］のそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳからトランジスタＦ３［ｊ］の第２端子に電流Ｉ０［ｉ＋１，ｊ］が流れる。つまり、第１データとして入力されたＫビットの信号の値をα［ｉ＋１，ｊ］（α［ｉ＋１，ｊ］は０以上２Ｋ－１以下の整数とする。）としたとき、Ｉ０［ｉ＋１，ｊ］＝α［ｉ＋１，ｊ］×ＩＷｕｔとなる。
なお、α［ｉ＋１，ｊ］が０のとき、Ｉ０［ｉ＋１，ｊ］＝０となるので、厳密には、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡに電流は流れないが、本明細書などでは、Ｉ０［ｉ，ｊ］＝０の場合と同様に、「Ｉ０［ｉ＋１，ｊ］＝０の電流が流れる」などと記載する場合がある。
このとき、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡのｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
ところで、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位は、Ｖｇ［ｉ＋１，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ＋１，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間に流れる電流として、電流量Ｉ０［ｉ＋１，ｊ］が設定される。
ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ＋１，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ＋１，ｊ］は次の式の通りに記述できる。なお、補正係数は、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍと同様のＪとしている。
また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に参照データとして電流量Ｉｒｅｆ０の電流が流れる。具体的には、時刻Ｔ１３から時刻Ｔ１４までの間と同様に、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［ｉ＋１］である場合において、配線ＤＸ［１］に高レベル電位が入力され、かつ配線ＤＸ［２］乃至配線ＤＸ［Ｋ］のそれぞれに低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ［ｉ＋１］に電流Ｉｒｅｆ０＝ＩＸｕｔが流れる。
時刻Ｔ１７から時刻Ｔ１８までの間において、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ＋１］との間が導通状態となるので、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れる。
セルＩＭ［ｉ＋１，ｊ］と同様に、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ＋１，ｊ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ＋１］）はＶｇｍ［ｉ＋１］になるものとし、また、このときの配線ＸＣＬ［ｉ＋１］の電位もＶｇｍ［ｉ＋１］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ＋１］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流として、電流量Ｉｒｅｆ０が設定される。
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ＋１，ｊ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｊは、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２と同一とする。
ここで、第１データである重み係数ｗ［ｉ＋１，ｊ］を次の通りに定義する。
したがって、式（１．３）、式（１．６）、Ｉ０ｒ［ｉ，ｊ］＝α［ｉ，ｊ］×ＩＷｕｔ及びＩｒｅｆ０＝ＩＸｕｔを用いると、式（１．５）は、次の式に書き換えることができる。
なお、図３（Ａ）の回路ＷＣＳの電流源ＣＳが出力する電流ＩＷｕｔと、図３（Ｃ）の回路ＸＣＳの電流源ＣＳが出力する電流ＩＸｕｔと、が等しい場合、ｗ［ｉ＋１，ｊ］＝α［ｉ＋１，ｊ］となる。つまり、ＩＷｕｔと、ＩＸｕｔと、が等しい場合、α［ｉ＋１，ｊ］は、第１データの値に相当するため、ＩＷｕｔと、ＩＸｕｔと、は互いに等しいことが好ましい。
＜＜時刻Ｔ１８から時刻Ｔ１９まで＞＞
時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量素子Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差であるＶｇ［ｉ＋１，ｊ］－Ｖｇｍ［ｉ＋１］が保持される。また、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１がオフ状態になることによって、容量素子Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ＋１］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差である０が保持される。なお、容量素子Ｃ５ｍが保持する電圧は、時刻Ｔ１８から時刻Ｔ１９までの動作においてトランジスタＦ１ｍ及びトランジスタＦ２ｍのトランジスタ特性に応じて０ではない電圧（ここでは、例えば、Ｖｄｓとする）となる場合もある。この場合、ノードＮＮｒｅｆ［ｉ＋１］の電位は、配線ＸＣＬ［ｉ＋１］の電位にＶｄｓを加えた電位として考えればよい。
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞＞
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］に接地電位ＧＮＤが印加される。具体的には、例えば、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［ｉ＋１］である場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ［ｉ＋１］の電位を接地電位ＧＮＤにすることができる。
このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量素子Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量素子Ｃ５ｍによる容量結合によってノードＮＮｒｅｆ［ｉ＋１］の電位が変化する。
ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ＋１］の電位の変化量に、セルアレイＣＡに含まれているそれぞれのセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれにおいて、容量素子Ｃ５による容量結合係数を、セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおける容量素子Ｃ５による容量結合係数と同様の、ｐとしたとき、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量素子Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。容量素子Ｃ５ｍによる容量結合係数を、容量素子Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間における電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。なお、図９のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ２０から時刻Ｔ２１までの間におけるノードＮＮｒｅｆ［ｉ＋１］の電位は、ＧＮＤとなる。
これによって、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１９から時刻Ｔ２０までの間において、ＩＦ２［ｉ＋１，ｊ］及びＩＦ２ｍ［ｉ＋１］のそれぞれは０となる。
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオフ状態となる。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオン状態となる。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に第２データとして電流量Ｉｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。具体的には、例えば、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［ｉ］である場合において、配線ＤＸ［１］乃至配線ＤＸ［Ｋ］のそれぞれに、ｘ［ｉ］の値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ［ｉ］に電流量としてｘ［ｉ］Ｉｒｅｆ０＝ｘ［ｉ］ＩＸｕｔが流れる。なお、本動作例では、ｘ［ｉ］は、第２データの値に相当する。このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
配線ＸＣＬ［ｉ］の電位が変化することによって、セルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量素子Ｃ５による容量結合によって、ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、Ｖｇ［ｉ，ｊ］＋ｐΔＶ［ｉ］となる。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量素子Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、Ｖｇｍ［ｉ］＋ｐΔＶ［ｉ］となる。
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流量Ｉ１［ｉ，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流量Ｉｒｅｆ１［ｉ，ｊ］は、次の通りに記述できる。
式（１．９）及び式（１．１０）より、ｘ［ｉ］は次の式で表すことができる。
そのため、式（１．９）は、次の式に書き換えることができる。
つまり、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量は、第１データｗ［ｉ，ｊ］と、第２データｘ［ｉ］と、の積に比例する。
また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に第２データとして電流量Ｉｒｅｆ０のｘ［ｉ＋１］倍であるｘ［ｉ＋１］Ｉｒｅｆ０の電流が流れる。具体的には、例えば、図３（Ｃ）に記載の配線ＸＣＬが配線ＸＣＬ［ｉ＋１］である場合において、配線ＤＸ［１］乃至配線ＤＸ［Ｋ］のそれぞれに、ｘ［ｉ＋１］の値に応じて、高レベル電位又は低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ［ｉ＋１］に電流量としてｘ［ｉ＋１］Ｉｒｅｆ０＝ｘ［ｉ＋１］ＩＸｕｔが流れる。なお、本動作例では、ｘ［ｉ＋１］は、第２データの値に相当する。このとき、配線ＸＣＬ［ｉ＋１］の電位は、０からＶｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルアレイＣＡのｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量素子Ｃ５による容量結合によって、ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、Ｖｇ［ｉ＋１，ｊ］＋ｐΔＶ［ｉ＋１］となる。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量素子Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、Ｖｇｍ［ｉ＋１］＋ｐΔＶ［ｉ＋１］となる。
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流量Ｉ１［ｉ＋１，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流量Ｉｒｅｆ１［ｉ＋１，ｊ］は、次の通りに記述できる。
式（１．１３）及び式（１．１４）より、ｘ［ｉ＋１］は次の式で表すことができる。
そのため、式（１．１３）は、次の式に書き換えることができる。
つまり、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量は、第１データであるｗ［ｉ＋１，ｊ］と、第２データであるｘ［ｉ＋１］と、の積に比例する。
ここで、変換回路ＩＴＲＺ［ｊ］から、トランジスタＦ４［ｊ］と配線ＷＣＬ［ｊ］とを介して、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に流れる電流量の総和を考える。当該電流量の総和をＩＳ［ｊ］とすると、ＩＳ［ｊ］は、式（１．１２）と式（１．１６）より、次の式で表すことができる。
したがって、変換回路ＩＴＲＺ［ｊ］から出力される電流量は、第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流量となる。
なお、上述の動作例では、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に流れる電流量の総和について扱ったが、複数のセルとして、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに流れる電流量の総和についても扱ってもよい。この場合、式（１．１７）は、次の式に書き直すことができる。
このため、３行以上且つ２列以上のセルアレイＣＡを有する演算回路ＭＡＣ１の場合でも、上記の通り、積和演算を行うことができる。この場合の演算回路ＭＡＣ１は、複数列のうち１列を、電流量としてＩｒｅｆ０及びｘＩｒｅｆ０を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
なお、上述した演算回路ＭＡＣ１の動作例は、正の値である第１データと正の値である第２データとの積和を演算する場合に好適である。なお、正の値又は負の値である第１データと、正の値である第２データとの積和を演算する動作例、また、正の値又は負の値である第１データと、正の値又は負の値である第２データと、の積和を演算する動作例については、実施の形態２で説明する。
また、本実施の形態では、演算回路ＭＡＣ１に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ１に含まれているトランジスタは、例えば、ゲルマニウム（Ｇｅ）などがチャネル形成領域に含まれるトランジスタ、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）、シリコンゲルマニウム（ＳｉＧｅ）などの化合物半導体がチャネル形成領域に含まれるトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
実施の形態１では、正の値又は“０”の第１データと正の値又は“０”の第２データとの積和を行う演算回路、及びその動作例について説明したが、本実施の形態では、正の値、負の値、又は“０”の第１データと、正の値又は“０”の第２データと、の積和演算、及び、正の値、負の値、又は“０”の第１データと、正の値、負の値、又は“０”の第２データと、の積和演算が可能な演算回路について説明する。
＜演算回路の構成例１＞
図１０は、正の値、負の値、又は“０”の第１データと、正の値、又は“０”の第２データとの積和演算を行う演算回路の構成例を示している。図１０に示す演算回路ＭＡＣ２は、図２の演算回路ＭＡＣ１を変更した構成となっている。そのため、演算回路ＭＡＣ２の説明において、演算回路ＭＡＣ１の説明と重複する部分については省略する。
図１０に示すセルアレイＣＡは、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］を有し、回路ＣＥＳ［１，ｊ］は、セルＩＭ［１，ｊ］と、セルＩＭｒ［１，ｊ］と、を有し、回路ＣＥＳ［ｍ，ｊ］は、セルＩＭ［ｍ，ｊ］と、セルＩＭｒ［ｍ，ｊ］と、を有する。なお、図１０では、回路ＣＥＳ［１，ｊ］と回路ＣＥＳ［ｍ，ｊ］とを抜粋して図示している。また、本明細書等では、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］、セルＩＭ［１，ｊ］、セルＩＭｒ［１，ｊ］、セルＩＭ［ｍ，ｊ］、セルＩＭｒ［ｍ，ｊ］などを説明する際、それぞれの符号に付記している［ｍ，ｎ］などを省略する場合がある。
セルＩＭは、図２の演算回路ＭＡＣ１のセルアレイＣＡに含まれているセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］と同様の構成とすることができる。
また、セルＩＭｒは、セルＩＭと同様の構成とすることができる。図１０のセルＩＭｒは、一例として、セルＩＭと同様の構成として図示している。また、セルＩＭとセルＩＭｒとのそれぞれに含まれているトランジスタ、容量などを互いに区別できるように、セルＩＭｒに含まれているトランジスタ、容量を示す符号には「ｒ」を付している。
具体的には、セルＩＭｒは、トランジスタＦ１ｒと、トランジスタＦ２ｒと、容量素子Ｃ５ｒと、を有する。なお、トランジスタＦ１ｒはセルＩＭのトランジスタＦ１に相当し、トランジスタＦ２ｒはセルＩＭのトランジスタＦ２に相当し、容量素子Ｃ５ｒはセルＩＭの容量素子Ｃ５に相当する。そのため、トランジスタＦ１ｒと、トランジスタＦ２ｒと、容量素子Ｃ５ｒと、のそれぞれの電気的な接続構成については、実施の形態１のＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］の説明を参酌する。
また、セルＩＭｒにおいて、トランジスタＦ１ｒの第１端子と、トランジスタＦ２ｒのゲートと、容量素子Ｃ５ｒの第１端子と、の接続箇所をノードＮＮｒとしている。
回路ＣＥＳ［１，ｊ］において、容量素子Ｃ５の第２端子は、配線ＸＣＬ［１］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］に電気的に接続され、トランジスタＦ１の第２端子とトランジスタＦ２の第２端子とは、配線ＷＣＬ［ｊ］に電気的に接続されている。また、容量素子Ｃ５ｒの第２端子は、配線ＸＣＬ［１］に電気的に接続され、トランジスタＦ１ｒのゲートは、配線ＷＳＬ［１］に電気的に接続され、トランジスタＦ１ｒの第２端子とトランジスタＦ２ｒの第２端子とは、配線ＷＣＬｒ［ｊ］に電気的に接続されている。
同様に、回路ＣＥＳ［ｍ，ｊ］において、容量素子Ｃ５の第２端子は、配線ＸＣＬ［ｍ］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］に電気的に接続され、トランジスタＦ１の第２端子とトランジスタＦ２の第２端子とは、配線ＷＣＬ［ｊ］に電気的に接続されている。また、容量素子Ｃ５ｒの第２端子は、配線ＸＣＬ［ｍ］に電気的に接続され、トランジスタＦ１ｒのゲートは、配線ＷＳＬ［ｍ］に電気的に接続され、トランジスタＦ１ｒの第２端子とトランジスタＦ２ｒの第２端子とは、配線ＷＣＬｒ［ｊ］に電気的に接続されている。
配線ＷＣＬ［ｊ］及び配線ＷＣＬｒ［ｊ］のそれぞれは、実施の形態１で説明した配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］と同様に、一例として、回路ＷＣＳから、回路ＣＥＳに含まれているセルＩＭとセルＩＭｒと、に電流を流す配線として機能する。また、一例として、変換回路ＩＴＲＺＤ［ｊ］から回路ＣＥＳに含まれているセルＩＭとセルＩＭｒに電流を流す配線として機能する。
また、図１０の演算回路ＭＡＣ２において、回路ＳＷＳ１は、トランジスタＦ３［ｊ］と、トランジスタＦ３ｒ［ｊ］と、を有する。トランジスタＦ３［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、トランジスタＦ３［ｊ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［ｊ］のゲートは、配線ＳＷＬ１に電気的に接続されている。また、トランジスタＦ３ｒ［ｊ］の第１端子は、配線ＷＣＬｒ［ｊ］に電気的に接続され、トランジスタＦ３ｒ［ｊ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３ｒ［ｊ］のゲートは、配線ＳＷＬ１に電気的に接続されている。
また、図１０の演算回路ＭＡＣ２において、回路ＳＷＳ２は、トランジスタＦ４［ｊ］と、トランジスタＦ４ｒ［ｊ］と、を有する。トランジスタＦ４［ｊ］の第１端子は、配線ＷＣＬ［ｊ］に電気的に接続され、トランジスタＦ４［ｊ］の第２端子は、変換回路ＩＴＲＺＤ［ｊ］に電気的に接続され、トランジスタＦ４［ｊ］のゲートは、配線ＳＷＬ２に電気的に接続されている。また、トランジスタＦ４ｒ［ｊ］の第１端子は、配線ＷＣＬｒ［ｊ］に電気的に接続され、トランジスタＦ４ｒ［ｊ］の第２端子は、変換回路ＩＴＲＺＤ［ｊ］に電気的に接続され、トランジスタＦ４ｒ［ｊ］のゲートは、配線ＳＷＬ２に電気的に接続されている。
変換回路ＩＴＲＺＤ［ｊ］は、演算回路ＭＡＣ１における変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］に相当する回路であって、例えば、変換回路ＩＴＲＺＤ［ｊ］から配線ＷＣＬ［ｊ］に流れる電流の量と、変換回路ＩＴＲＺＤ［ｊ］から配線ＷＣＬｒ［ｊ］に流れる電流の量と、の差分に応じた電圧を生成して、配線ＯＬ［ｊ］に出力する機能を有する。
変換回路ＩＴＲＺＤ［ｊ］の具体的な構成例を図１１（Ａ）に示す。図１１（Ａ）に示す変換回路ＩＴＲＺＤ１は、図１０の変換回路ＩＴＲＺＤ［ｊ］に適用できる回路の一例である。なお、図１１（Ａ）には、変換回路ＩＴＲＺＤ１の周辺の回路との電気的な接続を示すため、回路ＳＷＳ２、配線ＷＣＬ、配線ＷＣＬｒ、配線ＳＷＬ２、トランジスタＦ４及びトランジスタＦ４ｒも図示している。また、配線ＷＣＬ及び配線ＷＣＬｒのそれぞれは、一例として、図１０の演算回路ＭＡＣ２に含まれている配線ＷＣＬ［ｊ］及び配線ＷＣＬｒ［ｊ］とし、トランジスタＦ４及びトランジスタＦ４ｒは、一例として、図１０の演算回路ＭＡＣ２に含まれているトランジスタＦ４［ｊ］及びトランジスタＦ４ｒ［ｊ］とすることができる。
図１１（Ａ）の変換回路ＩＴＲＺＤ１は、トランジスタＦ４を介して配線ＷＣＬに電気的に接続されている。また、変換回路ＩＴＲＺＤ１は、トランジスタＦ４ｒを介して配線ＷＣＬｒに電気的に接続されている。また、変換回路ＩＴＲＺＤ１は、配線ＯＬに電気的に接続されている。変換回路ＩＴＲＺＤ１は、変換回路ＩＴＲＺＤ１から配線ＷＣＬに流れる電流量、又は配線ＷＣＬから変換回路ＩＴＲＺＤ１に流れる電流量を第１の電圧に変換する機能と、変換回路ＩＴＲＺＤ１から配線ＷＣＬｒに流れる電流の量、又は配線ＷＣＬｒから変換回路ＩＴＲＺＤ１に流れる電流の量を第２の電圧に変換する機能と、第１の電圧と第２の電圧との差に応じたアナログ電圧を配線ＯＬに出力する機能と、を有する。
図１１（Ａ）の変換回路ＩＴＲＺＤ１は、一例として、抵抗ＲＰと、抵抗ＲＭと、オペアンプＯＰＰと、オペアンプＯＰＭと、オペアンプＯＰ２と、を有する。
オペアンプＯＰＰの反転入力端子は、抵抗ＲＰの第１端子と、トランジスタＦ４の第２端子と、に電気的に接続されている。オペアンプＯＰＰの非反転入力端子は、配線ＶＲＰＬに電気的に接続されている。オペアンプＯＰＰの出力端子は、抵抗ＲＰの第２端子と、オペアンプＯＰ２の非反転入力端子に電気的に接続されている。また、オペアンプＯＰＭの反転入力端子は、抵抗ＲＭの第１端子と、トランジスタＦ４ｒの第２端子と、に電気的に接続されている。オペアンプＯＰＭの非反転入力端子は、配線ＶＲＭＬに電気的に接続されている。オペアンプＯＰＭの出力端子は、抵抗ＲＭの第２端子と、オペアンプＯＰ２の反転入力端子に電気的に接続されている。オペアンプＯＰ２の出力端子は、配線ＯＬに電気的に接続されている。
配線ＶＲＰＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位（ＧＮＤ）、低レベル電位などとすることができる。また、配線ＶＲＭＬは、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位（ＧＮＤ）、低レベル電位などとすることができる。また、配線ＶＲＰＬ及び配線ＶＲＭＬのそれぞれが与える定電圧は、互いに等しくてもよいし、互いに異なっていてもよい。特に、配線ＶＲＰＬ及び配線ＶＲＭＬのそれぞれが与える定電圧を接地電位（ＧＮＤ）にすることによって、オペアンプＯＰＰとオペアンプＯＰＭとのそれぞれの反転入力端子を仮想接地にすることができる。
変換回路ＩＴＲＺＤ１は、図１１（Ａ）の構成にすることによって、配線ＷＣＬから、トランジスタＦ４を介して、変換回路ＩＴＲＺＤ１に流れる電流の量、又は、変換回路ＩＴＲＺＤ１から、トランジスタＦ４を介して、配線ＷＣＬに流れる電流の量を、第１の電圧に変換することができる。また、配線ＷＣＬｒから、トランジスタＦ４ｒを介して、変換回路ＩＴＲＺＤ１に流れる電流の量、又は、変換回路ＩＴＲＺＤ１から、トランジスタＦ４ｒを介して、配線ＷＣＬｒに流れる電流の量を、第２の電圧に変換することができる。そして、第１の電圧と第２の電圧との差に応じたアナログ電圧を配線ＯＬに出力することができる。
また、図１１（Ａ）の変換回路ＩＴＲＺＤ１は、アナログ電圧を出力する構成となっているが、図１０の変換回路ＩＴＲＺＤ［ｊ］に適用できる回路構成は、これに限定されない。例えば、変換回路ＩＴＲＺＤ１は、図５（Ｂ）と同様に、図１１（Ｂ）に示すとおり、アナログデジタル変換回路ＡＤＣを有する構成としてもよい。具体的には、図１１（Ｂ）の変換回路ＩＴＲＺＤ２は、アナログデジタル変換回路ＡＤＣの入力端子がオペアンプＯＰ２の出力端子に電気的に接続され、アナログデジタル変換回路ＡＤＣの出力端子が配線ＯＬに電気的に接続されている構成となっている。このような構成にすることによって、図１１（Ｂ）の変換回路ＩＴＲＺＤ２は、配線ＯＬにデジタル信号を出力することができる。
また、変換回路ＩＴＲＺＤ２において、配線ＯＬに出力されるデジタル信号を１ビット（２値）とする場合、変換回路ＩＴＲＺ２は、図１１（Ｃ）に示す変換回路ＩＴＲＺＤ３に置き換えてもよい。図１１（Ｃ）の変換回路ＩＴＲＺ３は、図５（Ｃ）と同様に、図１１（Ａ）の変換回路ＩＴＲＺＤ１にコンパレータＣＭＰ２を設けた構成となっている。具体的には、変換回路ＩＴＲＺＤ３は、コンパレータＣＭＰ２の第１入力端子がオペアンプＯＰ２の出力端子に電気的に接続され、コンパレータＣＭＰ２の第２入力端子が配線ＶＲＬ３に電気的に接続され、コンパレータＣＭＰ２の出力端子が配線ＯＬに電気的に接続されている構成となっている。配線ＶＲＬ３は、コンパレータＣＭＰ２の第１端子の電位と比較するための電位を与える配線として機能する。このような構成にすることによって、図１１（Ｃ）の変換回路ＩＴＲＺＤ３は、トランジスタＦ４のソース－ドレイン間に流れる電流量から変換された第１の電圧とトランジスタＦ４ｒのソース－ドレイン間に流れる電流量から変換された第２の電圧との差と、配線ＶＲＬ３が与える電圧と、との大小に応じて、配線ＯＬに低レベル電位又は高レベル電位（２値のデジタル信号）を出力することができる。
＜＜第１データの保持の例＞＞
次に、図１０の演算回路ＭＡＣ２において、正の値、負の値、又は“０”の第１データと、正の値又は“０”の第２データとの積和演算を行うための、第１データを回路ＣＥＳに保持する一例について説明する。
回路ＣＥＳは、セルＩＭと、セルＩＭｒと、を有するため、回路ＣＥＳは、第１データの保持として、セルＩＭと、セルＩＭｒと、の２つの回路を用いることができる。つまり、回路ＣＥＳは、２つの電流量を設定して、それぞれの電流量に応じた電位をセルＩＭと、セルＩＭｒと、に保持することができる。このため、第１データを、セルＩＭで設定される電流量と、セルＩＭｒで設定される電流量と、で表すことができる。ここで、回路ＣＥＳに保持される、正の第１データ、負の第１データ、又は“０”の第１データを次の通りに定義する。
回路ＣＥＳ［１，ｊ］に正の第１データを保持する場合、セルＩＭ［１，ｊ］には、一例として、セルＩＭ［１，ｊ］のトランジスタＦ２の第１端子－第２端子間に正の第１データの値の絶対値に応じた電流量が流れるように設定する。具体的には、トランジスタＦ２のゲート（ノードＮＮ［１，ｊ］）に当該電流量に応じた電位を保持する。一方、セルＩＭｒ［１，ｊ］には、一例として、セルＩＭｒ［１，ｊ］のトランジスタＦ２ｒの第１端子－第２端子間に電流が流れないように設定する。具体的には、トランジスタＦ２ｒのゲート（ノードＮＮｒ［１，ｊ］）には、配線ＶＥが与える電位、図３（Ａ）の回路ＷＣＳの配線ＶＩＮＩＬ１が与える初期化用の電位などが保持されていればよい。
また、回路ＣＥＳ［１，ｊ］に負の第１データを保持する場合、セルＩＭｒ［１，ｊ］には、一例として、セルＩＭｒ［１，ｊ］のトランジスタＦ２ｒには負の第１データの値の絶対値に応じた電流量が流れるように設定する。具体的には、トランジスタＦ２ｒのゲート（ノードＮＮｒ［１，ｊ］）に当該電流量に応じた電位を保持する。一方、セルＩＭ［１，ｊ］は、一例として、セルＩＭ［１，ｊ］のトランジスタＦ２には電流が流れないように設定する。具体的には、トランジスタＦ２のゲート（ノードＮＮ［１，ｊ］）には、配線ＶＥが与える電位、図３（Ａ）の回路ＷＣＳの配線ＶＩＮＩＬ１が与える初期化用の電位などが保持されていればよい。
また、回路ＣＥＳ［１，ｊ］に“０”の第１データを保持する場合、一例として、セルＩＭ［１，ｊ］のトランジスタＦ２と、セルＩＭｒ［１，ｊ］のトランジスタＦ２ｒと、のそれぞれには電流が流れないように設定する。具体的には、トランジスタＦ２のゲート（ノードＮＮ［１，ｊ］）と、トランジスタＦ２ｒのゲート（ノードＮＮｒ［１，ｊ］）と、には、配線ＶＥが与える電位、図３（Ａ）の回路ＷＣＳの配線ＶＩＮＩＬ１が与える初期化用の電位などが保持されていればよい。
なお、他の回路ＣＥＳについても、正の値の第１データ、又は負の値の第１データを保持するとき、上述した回路ＣＥＳ［１，ｊ］と同様に、セルＩＭと配線ＷＣＬとの間、セルＩＭｒと配線ＷＣＬｒとの間、の一方には第１データに応じた電流量が流れるように設定し、セルＩＭと配線ＷＣＬとの間、セルＩＭｒと配線ＷＣＬｒとの間、の他方には電流が流れないように設定すればよい。また、他の回路ＣＥＳに、“０”の第１データを保持するとき、上述した回路ＣＥＳ［１，ｊ］と同様に、セルＩＭと配線ＷＣＬとの間、及びセルＩＭｒと配線ＷＣＬｒとの間には電流が流れないように設定すればよい。
一例として、“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”のそれぞれの場合を第１データとして回路ＣＥＳに保持するとき、配線ＷＣＬからセルＩＭに流れる電流量の設定、及び配線ＷＣＬｒからセルＩＭｒに流れる電流量の設定を上記のとおりに従うことで、第１データ“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”のそれぞれは、例えば、次表のとおりに定義することができる。
ここで、図１０の演算回路ＭＡＣ２において、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］のそれぞれに第１データが保持され、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに第２データが入力された場合を考える。このとき、配線ＳＷＬ１に低レベル電位を与えてトランジスタＦ３［ｊ］及びトランジスタＦ３ｒ［ｊ］をオフ状態にし、このとき、配線ＳＷＬ２に高レベル電位を与えてトランジスタＦ４［ｊ］及びトランジスタＦ４ｒ［ｊ］をオン状態にする。これにより、変換回路ＩＴＲＺＤ［ｊ］と配線ＷＣＬ［ｊ］との間が導通状態となるので、変換回路ＩＴＲＺＤ［ｊ］から配線ＷＣＬ［ｊ］に電流が流れる場合がある。また、変換回路ＩＴＲＺＤ［ｊ］と配線ＷＣＬｒ［ｊ］との間が導通状態となるので、変換回路ＩＴＲＺＤ［ｊ］から配線ＷＣＬｒ［ｊ］に電流が流れる場合がある。変換回路ＩＴＲＺＤ［ｊ］から配線ＷＣＬ［ｊ］に流れる電流量の総和をＩＳ［ｊ］とし、及び変換回路ＩＴＲＺＤ［ｊ］から配線ＷＣＬｒ［ｊ］に流れる電流量の総和をＩＳｒ［ｊ］として、実施の形態１で説明した演算回路ＭＡＣ１の動作例を参酌すると、ＩＳ［ｊ］及びＩＳｒ［ｊ］は、次の式で表すことができる。
なお、式（２．１）に示すｗ［ｉ，ｊ］は、セルＩＭ［ｉ，ｊ］に書き込まれる第１データの値であり、式（２．２）に示すｗｒ［ｉ，ｊ］は、セルＩＭｒ［ｉ，ｊ］に書き込まれる第１データの値である。なお、ｗ［ｉ，ｊ］又はｗｒ［ｉ，ｊ］の一方が“０”でない値であるとき、ｗ［ｉ，ｊ］又はｗｒ［ｉ，ｊ］の他方は“０”の値とすることによって、回路ＣＥＳ［ｉ，ｊ］に保持される第１データは、例えば、表１に示した定義などに従うことができる。
変換回路ＩＴＲＺＤ［ｊ］は、例えば、配線ＷＣＬに流れる電流量の総和ＩＳ［ｊ］を第１の電圧に変換し、配線ＷＣＬｒに流れる電流量の総和ＩＳｒ［ｊ］を第２の電圧に変換する。そして、変換回路ＩＴＲＺＤ［ｊ］は、第１の電圧と第２の電圧との差に応じた電圧を配線ＯＬに出力することができる。
ところで、図１１（Ａ）乃至図１１（Ｃ）のそれぞれに示した変換回路ＩＴＲＺＤ１乃至変換回路ＩＴＲＺＤ３は、配線ＯＬに電圧を出力する回路構成としたが、本発明の一態様は、これに限定されない。例えば、図１０の演算回路ＭＡＣ２に含まれている変換回路ＩＴＲＺＤ［ｊ］は、電流を出力する回路構成としてもよい。
図１２に示す変換回路ＩＴＲＺＤ４は、図１０の演算回路ＭＡＣ２に含まれている変換回路ＩＴＲＺＤ［ｊ］に適用することができる回路であり、積和演算及び活性化関数の演算の結果を電流量として出力する回路構成となっている。
なお、図１２には、変換回路ＩＴＲＺＤ４の周辺の回路との電気的な接続を示すため、回路ＳＷＳ２、配線ＷＣＬ、配線ＷＣＬｒ、配線ＯＬ、トランジスタＦ４及びトランジスタＦ４ｒも図示している。また、配線ＷＣＬ及び配線ＷＣＬｒのそれぞれは、一例として、図１０の演算回路ＭＡＣ２に含まれている配線ＷＣＬ［ｊ］及び配線ＷＣＬｒ［ｊ］とし、トランジスタＦ４及びトランジスタＦ４ｒは、一例として、図１０の演算回路ＭＡＣ２に含まれているトランジスタＦ４［ｊ］及びトランジスタＦ４ｒ［ｊ］とすることができる。
図１２の変換回路ＩＴＲＺＤ４は、トランジスタＦ４を介して配線ＷＣＬに電気的に接続されている。また、変換回路ＩＴＲＺＤ４は、トランジスタＦ４ｒを介して配線ＷＣＬｒに電気的に接続されている。また、変換回路ＩＴＲＺＤ４は、配線ＯＬに電気的に接続されている。変換回路ＩＴＲＺＤ４は、変換回路ＩＴＲＺＤ４から配線ＷＣＬに流れる電流量、又は配線ＷＣＬから変換回路ＩＴＲＺＤ４に流れる電流量の一方と、変換回路ＩＴＲＺＤ４から配線ＷＣＬｒに流れる電流の量、又は配線ＷＣＬｒから変換回路ＩＴＲＺＤ４に流れる電流の量の一方と、の差分電流を取得する機能を有する。また、当該差分電流を、変換回路ＩＴＲＺＤ４と配線ＯＬとの間に流す機能を有する。
図１２の変換回路ＩＴＲＺＤ４は、一例として、トランジスタＦ５と、電流源ＣＩと、電流源ＣＩｒと、カレントミラー回路ＣＭ１と、を有する。
トランジスタＦ４の第２端子は、カレントミラー回路ＣＭ１の第１端子と、電流源ＣＩの出力端子と、に電気的に接続され、トランジスタＦ４ｒの第２端子は、カレントミラー回路ＣＭ１の第２端子と、電流源ＣＩｒの出力端子と、トランジスタＦ５の第１端子と、に電気的に接続されている。また、電流源ＣＩの入力端子は、配線ＶＨＥに電気的に接続され、電流源ＣＩｒの入力端子は、配線ＶＨＥに電気的に接続されている。また、カレントミラー回路ＣＭ１の第３端子は、配線ＶＳＥに電気的に接続され、カレントミラー回路ＣＭ１の第４端子は、配線ＶＳＥに電気的に接続されている。
トランジスタＦ５の第２端子は、配線ＯＬに電気的に接続され、トランジスタＦ５のゲートは、配線ＯＥＬに電気的に接続されている。
カレントミラー回路ＣＭ１は、一例として、カレントミラー回路ＣＭ１の第１端子の電位に応じた電流量を、カレントミラー回路ＣＭ１の第１端子と第３端子との間と、カレントミラー回路ＣＭ１の第２端子と第４端子との間と、に流す機能を有する。
配線ＶＨＥは、例えば、定電圧を与える配線として機能する。具体的には、例えば、当該定電圧としては、高レベル電位などとすることができる。
配線ＶＳＥは、例えば、定電圧を与える配線として機能する。具体的には、例えば、当該定電圧としては、低レベル電位、接地電位などとすることができる。
配線ＯＥＬは、例えば、トランジスタＦ５のオン状態、又はオフ状態に切り替えるための信号を送信するための配線として機能する。具体的には、例えば、配線ＯＥＬには、高レベル電位又は低レベル電位を入力すればよい。
電流源ＣＩは、電流源ＣＩの入力端子と出力端子との間に定電流を流す機能を有する。また、電流源ＣＩｒは、電流源ＣＩｒの入力端子と出力端子との間に定電流を流す機能を有する。なお、図１２の変換回路ＩＴＲＺＤ４において、電流源ＣＩが流す電流の大きさと、電流源ＣＩｒが流す電流の大きさと、は等しいことが好ましい。
ここで、図１２の変換回路ＩＴＲＺＤ４の動作例について、説明する。
初めに、変換回路ＩＴＲＺＤ４からトランジスタＦ４を介して配線ＷＣＬに流れる電流の量をＩＳとし、変換回路ＩＴＲＺＤ４からトランジスタＦ４ｒを介して配線ＷＣＬｒに流れる電流の量をＩＳｒとする。また、電流源ＣＩ及び電流源ＣＩｒのそれぞれが流す電流の量をＩ０とする。
ＩＳは、図１０の演算回路ＭＡＣ２において、例えば、ｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に流れる電流量の総和とする。また、ＩＳｒは、図１０の演算回路ＭＡＣ２において、例えば、ｊ列目に位置するセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］に流れる電流量の総和とする。
配線ＳＷＬ２に高レベル電位が入力されることによって、トランジスタＦ４及びトランジスタＦ４ｒはオン状態となる。このため、カレントミラー回路ＣＭ１の第１端子から第３端子に流れる電流量は、Ｉ０－ＩＳとなる。また、カレントミラー回路ＣＭ１によって、カレントミラー回路ＣＭ１の第２端子から第２端子にＩ０－ＩＳの電流量が流れる。
次に、配線ＯＥＬに高レベル電位が入力されて、トランジスタＦ５がオン状態となる。このとき、配線ＯＬに流れる電流量をＩｏｕｔとすると、Ｉｏｕｔ＝Ｉ０－（Ｉ０－ＩＳ）－ＩＳｒ＝ＩＳ－ＩＳｒとなる。
ここで、図１０の演算回路ＭＡＣ２において、正の値、負の値、又は“０”の第１データと、正の値又は“０”の第２データとの積和演算を行うための、第１データの回路ＣＥＳへの保持については、上記の第１データの保持の例を参酌する。
つまり、回路ＣＥＳ［ｉ，ｊ］に正の値である第１データを保持する場合、セルＩＭ［ｉ，ｊ］には、セルＩＭ［ｉ，ｊ］のトランジスタＦ２の第１端子－第２端子間に正の第１データの値の絶対値に応じた電流量が流れるように設定し、セルＩＭｒ［ｉ，ｊ］には、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒの第１端子－第２端子間に電流が流れないように設定する。また、回路ＣＥＳ［ｉ，ｊ］に負の第１データを保持する場合、セルＩＭ［ｉ，ｊ］には、セルＩＭ［ｉ，ｊ］のトランジスタＦ２の第１端子－第２端子間に電流が流れないように設定し、セルＩＭｒ［ｉ，ｊ］には、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒの第１端子－第２端子間に負の第１データの値の絶対値に応じた電流量が流れるように設定する。また、回路ＣＥＳ［ｉ，ｊ］に“０”の第１データを保持する場合、セルＩＭ［ｉ，ｊ］には、セルＩＭ［ｉ，ｊ］のトランジスタＦ２の第１端子－第２端子間に電流が流れないように設定し、セルＩＭｒ［ｉ，ｊ］には、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒの第１端子－第２端子間に電流が流れないように設定する。
ここで、図１０の演算回路ＭＡＣ２の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに第２データが入力された場合、セルＩＭ［ｉ，ｊ］のトランジスタＦ２の第１端子－第２端子間に流れる電流の量、及びセルＩＭｒ［ｉ，ｊ］のトランジスタＦ２の第１端子－第２端子間に流れる電流の量のそれぞれは、第２データに比例する。
ＩＳはｊ列目に位置するセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に流れる電流の量の総和である。そのため、ＩＳは、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］のうち、正の値である第１データが保持された回路ＣＥＳに含まれている、セルＩＭに流れる電流の量の総和となり、例えば、式（２．１）と同様に表すことができる。つまり、ＩＳは、正の第１データの絶対値と第２データとの積和演算の結果に対応する。また、ＩＳｒはｊ列目に位置するセルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］に流れる電流の量の総和である。そのため、ＩＳｒは、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］のうち、負の値である第１データが保持された回路ＣＥＳに含まれている、セルＩＭｒに流れる電流量の総和となり、例えば、式（２．２）と同様に表すことができる。つまり、ＩＳｒは、負の値である第１データの絶対値と第２データとの積和演算の結果に対応する。
このため、配線ＯＬに流れる電流量Ｉｏｕｔ＝ＩＳ－ＩＳｒは、正の第１データの絶対値と第２データとの積和演算の結果と、負の第１データの絶対値と第２データとの積和演算の結果と、の差に対応する。つまり、Ｉｏｕｔ＝ＩＳ－ＩＳｒは、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］に保持されている、負の値、“０”、又は正の値である第１データと、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに入力される第２データとの積和演算の結果に対応する。
ところで、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に流れる電流の量の総和が、セルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］に流れる電流の量の総和よりも大きいとき、すなわちＩＳがＩＳｒよりも大きいとき、Ｉｏｕｔは０よりも大きい電流の量となり、変換回路ＩＴＲＺＤ４から配線ＯＬに流れる。一方、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に流れる電流の量の総和が、セルＩＭｒ［１，ｊ］乃至セルＩＭｒ［ｍ，ｊ］に流れる電流の量の総和よりも小さいとき、すなわちＩＳがＩＳｒよりも小さいとき、配線ＯＬから変換回路ＩＴＲＺＤ４に電流が流れない場合がある。つまり、ＩＳがＩＳｒよりも小さいとき、Ｉｏｕｔは概ね０とすることができる。このため、変換回路ＩＴＲＺＤ４は、例えば、ＲｅＬＵ関数として作用するとみなすことができる。
ＲｅＬＵ関数は、例えば、ニューラルネットワークの活性化関数に利用することができる。ニューラルネットワークの演算では、前層のニューロンのそれぞれの信号の値（例えば、第２データとすることができる）と、対応する重み係数（例えば、第１データとすることができる）と、の積和を算出する必要がある。また、積和の結果に応じて活性化関数の値を計算する必要がある。このため、ニューラルネットワークの活性化関数をＲｅＬＵ関数とした場合、当該ニューラルネットワークの演算は、変換回路ＩＴＲＺＤ４を含む演算回路ＭＡＣ２を用いることによって行うことができる。
なお、階層型のニューラルネットワークについては、実施の形態５で後述する。
次に、図１２の変換回路ＩＴＲＺＤ４の具体的な回路構成の例について説明する。
図１３（Ａ）に示す変換回路ＩＴＲＺＤ４は、図１２の変換回路ＩＴＲＺＤ４の一例である。具体的には、図１３（Ａ）では、カレントミラー回路ＣＭ１、電流源ＣＩ及び電流源ＣＩｒのそれぞれの構成の例を示している。
図１３（Ａ）の変換回路ＩＴＲＺＤ４において、カレントミラー回路ＣＭ１は、一例として、トランジスタＦ６と、トランジスタＦ６ｒと、を有し、電流源ＣＩは、一例として、トランジスタＦ７を有し、電流源ＣＩｒは、一例として、トランジスタＦ７ｒを有する。なお、トランジスタＦ６、トランジスタＦ６ｒ、トランジスタＦ７及びトランジスタＦ７ｒは、ｎチャネル型トランジスタとしている。
例えば、カレントミラー回路ＣＭ１の第１端子は、トランジスタＦ６の第１端子と、トランジスタＦ６のゲートと、トランジスタＦ６ｒのゲートと、に電気的に接続され、カレントミラー回路ＣＭ１の第３端子は、トランジスタＦ６の第２端子に電気的に接続されている。また、カレントミラー回路ＣＭ１の第２端子は、トランジスタＦ６ｒの第１端子に電気的に接続され、カレントミラー回路ＣＭ１の第４端子は、トランジスタＦ６ｒの第２端子に電気的に接続されている。
また、例えば、電流源ＣＩの出力端子は、トランジスタＦ７の第１端子と、トランジスタＦ７のゲートと、に電気的に接続され、電流源ＣＩの入力端子は、トランジスタＦ７の第２端子に電気的に接続されている。
また、例えば、電流源ＣＩｒの出力端子は、トランジスタＦ７ｒの第１端子と、トランジスタＦ７ｒのゲートと、に電気的に接続され、電流源ＣＩｒの入力端子は、トランジスタＦ７ｒの第２端子に電気的に接続されている。
トランジスタＦ７及びトランジスタＦ７ｒのそれぞれは、ゲートと第１端子とが電気的に接続されており、かつ第２端子と配線ＶＨＥとが電気的に接続されている。したがって、トランジスタＦ７及びトランジスタＦ７ｒのそれぞれのゲート－ソース間電圧は０Ｖとなり、トランジスタＦ７及びトランジスタＦ７ｒのそれぞれのしきい値電圧が適切な範囲内である場合、トランジスタＦ７及びトランジスタＦ７ｒのそれぞれの第１端子－第２端子間には、サブスレッショルド電流が流れる。つまり、トランジスタＦ７及びトランジスタＦ７ｒのそれぞれは定電流源として機能する。
なお、図１２の変換回路ＩＴＲＺＤ４に含まれる電流源ＣＩ、及び電流源ＣＩｒの構成は、図１３（Ａ）に示した電流源ＣＩ及び電流源ＣＩｒに限定されない。変換回路ＩＴＲＺＤ４に含まれる電流源ＣＩ及び電流源ＣＩｒのそれぞれの構成は、状況に応じて、変更を行ってもよい。
例えば、図１２の変換回路ＩＴＲＺＤ４に含まれる電流源ＣＩ、及び電流源ＣＩｒのそれぞれは、図１３（Ｂ）に示す電流源ＣＩ（電流源ＣＩｒ）としてもよい。
図１３（Ｂ）の電流源ＣＩ（電流源ＣＩｒ）は、一例として、複数の電流源ＣＳＡを有する。また、複数の電流源ＣＳＡのそれぞれは、トランジスタＦ７と、トランジスタＦ７ｓと、端子Ｕ１と、端子Ｕ２と、端子Ｕ３と、を有する。
電流源ＣＳＡは、一例として、端子Ｕ２と端子Ｕ１との間に電流量としてＩＣＳＡを流す機能を有する。また、電流源ＣＩ（電流源ＣＩｒ）は、例えば、２Ｐ－１個（Ｐは１以上の整数である）の電流源ＣＳＡを有するものとしたとき、電流源ＣＩ（電流源ＣＩｒ）は、出力端子に電流量としてｓ×ＩＣＳＡ（ｓは０以上２Ｐ－１以下の整数である）を流すことができる。
なお、実際には、電流源ＣＩ（電流源ＣＩｒ）の作製段階において、それぞれの電流源ＣＳＡに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳＡの端子Ｕ１のそれぞれから出力される定電流ＩＣＳＡの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、電流源ＣＩ（電流源ＣＩｒ）に含まれている複数の電流源ＣＳＡの端子Ｕ１から出力される定電流ＩＣＳＡの誤差は無いものとして説明する。
複数の電流源ＣＳＡの一において、トランジスタＦ７ｓの第１端子は、端子Ｕ１に電気的に接続され、トランジスタＦ７ｓのゲートは、端子Ｕ３に電気的に接続されている。トランジスタＦ７の第１端子は、トランジスタＦ７のゲートと、トランジスタＦ７ｓの第２端子と、に電気的に接続されている。トランジスタＦ７の第２端子は、端子Ｕ２に電気的に接続されている。
複数の電流源ＣＳＡのそれぞれの端子Ｕ１は、電流源ＣＩ（電流源ＣＩｒ）の出力端子に電気的に接続されている。また、複数の電流源ＣＳＡのそれぞれの端子Ｕ２は、電流源ＣＩ（電流源ＣＩｒ）の入力端子に電気的に接続されている。つまり、複数の電流源ＣＳＡのそれぞれの端子Ｕ２と、配線ＶＨＥと、の間は導通となっている。
また、１個の電流源ＣＳＡの端子Ｕ３は配線ＣＬ［１］に電気的に接続され、２個の電流源ＣＳＡの端子Ｕ３のそれぞれは配線ＣＬ［２］に電気的に接続され、２Ｐ－１個の電流源ＣＳＡの端子Ｕ３のそれぞれは配線ＣＬ［Ｐ］に電気的に接続されている。
配線ＣＬ［１］乃至配線ＣＬ［Ｐ］は、電気的に接続されている電流源ＣＳＡから定電流ＩＣＳＡを出力するための制御信号を送信する配線として機能する。具体的には、例えば、配線ＣＬ［１］に高レベル電位が与えられているとき、配線ＣＬ［１］に電気的に接続されている電流源ＣＳＡは、定電流としてＩＣＳＡを端子Ｕ１に流し、また、配線ＣＬ［１］に低レベル電位が与えられているとき、配線ＣＬ［１］に電気的に接続されている電流源ＣＳＡは、ＩＣＳＡを出力しない。また、例えば、配線ＣＬ［２］に高レベル電位が与えられているとき、配線ＣＬ［２］に電気的に接続されている２個の電流源ＣＳＡは、合計２ＩＣＳＡを定電流として端子Ｕ１に流し、また、配線ＣＬ［２］に低レベル電位が与えられているとき、配線ＣＬ［２］に電気的に接続されている電流源ＣＳＡは、合計２ＩＣＳＡの定電流を出力しない。また、例えば、配線ＣＬ［Ｐ］に高レベル電位が与えられているとき、配線ＣＬ［Ｐ］に電気的に接続されている２Ｐ－１個の電流源ＣＳＡは、合計２Ｐ－１ＩＣＳＡを定電流として端子Ｕ１に流し、また、配線ＣＬ［Ｐ］に低レベル電位が与えられているとき、配線ＣＬ［Ｐ］に電気的に接続されている電流源ＣＳＡは、合計２Ｐ－１ＩＣＳＡの定電流を出力しない。
このため、電流源ＣＩ（電流源ＣＩｒ）は、配線ＣＬ［１］乃至配線ＣＬ［Ｐ］から選ばれた一本以上の配線に高レベル電位を与えることによって、電流源ＣＩ（電流源ＣＩｒ）の出力端子に電流を流すことができる。また、当該電流の量は、高レベル電位を入力する、配線ＣＬ［１］乃至配線ＣＬ［Ｐ］から選ばれた一本以上の配線の組み合わせによって定めることができる。例えば、配線ＣＬ［１］及び配線ＣＬ［２］に高レベル電位が与えられ、配線ＣＬ［３］乃至配線ＣＬ［Ｐ］に低レベル電位が与えられているとき、電流源ＣＩ（電流源ＣＩｒ）は、電流源ＣＩ（電流源ＣＩｒ）の出力端子に合計３ＩＣＳＡの電流を流すことができる。
上記の通り、図１３（Ｂ）の電流源ＣＩ（電流源ＣＩｒ）を用いることによって、状況に応じて、電流源ＣＩ（電流源ＣＩｒ）が出力端子に流す電流量を変化させることができる。
また、図１２の変換回路ＩＴＲＺＤ４として、図１３（Ａ）の変換回路ＩＴＲＺＤ４を適用することによって、変換回路ＩＴＲＺＤ４に含まれるすべてのトランジスタをＯＳトランジスタとすることができる。また、演算回路ＭＡＣ２のセルアレイＣＡ、回路ＷＣＳ、回路ＸＣＳなどは、ＯＳトランジスタのみで構成することができるため、変換回路ＩＴＲＺＤ４は、セルアレイＣＡ、回路ＷＣＳ、回路ＸＣＳなどと同時に作製することができる。そのため、演算回路ＭＡＣ２の作製工程を短縮することができる場合がある。なお、これは、図１３（Ａ）の変換回路ＩＴＲＺＤ４の電流源ＣＩ及び電流源ＣＩｒに図１３（Ｂ）の電流源ＣＩ（電流源ＣＩｒ）を適用した場合についても同様である。
例えば、図１２の変換回路ＩＴＲＺＤ４に含まれる電流源ＣＩ及び電流源ＣＩｒのそれぞれは、互いに同じ電流を流す必要があるため、電流源ＣＩ及び電流源ＣＩｒのそれぞれをカレントミラー回路に置き換えてもよい。
図１４（Ａ）に示す変換回路ＩＴＲＺＤ４は、図１２の変換回路ＩＴＲＺＤ４に含まれる電流源ＣＩ、及び電流源ＣＩｒのそれぞれをカレントミラー回路ＣＭ２に置き換えた構成となっている。カレントミラー回路ＣＭ２は、一例として、トランジスタＦ８と、トランジスタＦ８ｒと、を有する。なお、トランジスタＦ８及びトランジスタＦ８ｒは、ｐチャネル型トランジスタとしている。
トランジスタＦ８の第１端子は、トランジスタＦ８のゲートと、トランジスタＦ８ｒのゲートと、トランジスタＦ４の第２端子と、カレントミラー回路ＣＭ１の第１端子と、に電気的に接続されている。トランジスタＦ８の第２端子は、配線ＶＨＥに電気的に接続されている。トランジスタＦ８ｒの第１端子は、トランジスタＦ４ｒの第２端子と、カレントミラー回路ＣＭ１の第２端子と、に電気的に接続されている。トランジスタＦ８ｒの第２端子は、配線ＶＨＥに電気的に接続されている。
図１４（Ａ）の変換回路ＩＴＲＺＤ４のとおり、図１２の変換回路ＩＴＲＺＤ４に含まれる電流源ＣＩ、及び電流源ＣＩｒのそれぞれをカレントミラー回路ＣＭ２に置き換えることによって、トランジスタＦ４の第２端子とカレントミラー回路ＣＭ１の第１端子との接続点、及びトランジスタＦ４ｒの第２端子とカレントミラー回路ＣＭ１の第２端子とトランジスタＦ５の第１端子との接続点のそれぞれに互いにほぼ等しい電流量を流すことができる。
なお、図１４（Ａ）では、カレントミラー回路ＣＭ２をトランジスタＦ８と、トランジスタＦ８ｒと、からなる構成として図示したが、カレントミラー回路ＣＭ２の回路構成は、これに限定されない。例えば、カレントミラー回路ＣＭ２は、後述する図１４（Ｃ）と同様に、カレントミラー回路ＣＭ２に含まれるトランジスタをカスコード接続した構成としてもよい。このように、図１４（Ａ）のカレントミラー回路ＣＭ２の回路構成は、状況に応じて変更を行ってもよい。
なお、図１４（Ａ）の変換回路ＩＴＲＺＤ４は、図１４（Ｂ）に示す変換回路ＩＴＲＺＤ４に構成のとおり、カレントミラー回路ＣＭ１を設けない構成としてもよい。図１４（Ｂ）に示す変換回路ＩＴＲＺＤ４は、カレントミラー回路ＣＭ２の第１端子からトランジスタＦ４の第２端子に流れる電流量と、カレントミラー回路ＣＭ２の第２端子からトランジスタＦ４ｒの第２端子とトランジスタＦ５の第１端子との接続点に流れる電流量と、を互いにほぼ等しくすることができる。そのため、ＩＳがＩＳｒよりも大きい場合に、図１４（Ｂ）の配線ＯＬに流れる電流量Ｉｏｕｔは、図１２の変換回路ＩＴＲＺＤ４と同様にＩＳ－ＩＳｒとすることができる。
図１４（Ｂ）の変換回路ＩＴＲＺＤ４は、カレントミラー回路ＣＭ１を設けない構成となっているため、図１４（Ａ）の変換回路ＩＴＲＺＤ４よりも回路面積を低減することができる。また、カレントミラー回路ＣＭ２からカレントミラー回路ＣＭ１に流れる定常電流が無くなるため、図１４（Ｂ）の変換回路ＩＴＲＺＤ４は、図１４（Ａ）の変換回路ＩＴＲＺＤ４よりも消費電力を低減することができる。
なお、図１４（Ｂ）では、トランジスタＦ８及びトランジスタＦ８ｒを図示せず、カレントミラー回路ＣＭ２をブロック図として図示している。そのため、図１４（Ｂ）のカレントミラー回路ＣＭ２は、図１４（Ａ）のカレントミラー回路ＣＭ２と同様に、状況に応じて、構成を決めることができる。
また、図１２の変換回路ＩＴＲＺＤ４に含まれるカレントミラー回路ＣＭ１は、図１３（Ａ）に示したカレントミラー回路ＣＭ１に限定されない。図１３（Ａ）の変換回路ＩＴＲＺＤ４に含まれるカレントミラー回路ＣＭ１の構成は、状況に応じて、変更がなされてもよい。
例えば、図１２の変換回路ＩＴＲＺＤ４に含まれるカレントミラー回路ＣＭ１は、図１４（Ｃ）に示すカレントミラー回路ＣＭ１としてもよい。図１４（Ｃ）に示すカレントミラー回路ＣＭ１は、図１３（Ａ）に示すカレントミラー回路ＣＭ１に更にｎチャネル型トランジスタであるトランジスタＦ６ｓ及びトランジスタＦ６ｓｒを設けて、トランジスタＦ６とトランジスタＦ６ｓとでカスコード接続し、トランジスタＦ６ｒとトランジスタＦ６ｓｒとでカスコード接続した構成となっている。図１４（Ｃ）のとおり、カレントミラー回路に含まれるトランジスタをカスコード接続することによって、当該カレントミラー回路の動作をより安定させることができる。
＜演算回路の構成例２＞
図１５は、正の値、負の値、又は“０”の第１データと、正の値、負の値、又は“０”の第２データと、の積和演算を行う演算回路の構成例を示している。図１５に示す演算回路ＭＡＣ３は、図１０の演算回路ＭＡＣ２を変更した構成となっている。そのため、演算回路ＭＡＣ３の説明において、演算回路ＭＡＣ１及び演算回路ＭＡＣ２の説明と重複する部分については省略する。
図１５に示す回路ＣＥＳ［ｉ，ｊ］は、セルＩＭ［ｉ，ｊ］と、セルＩＭｒ［ｉ，ｊ］と、に加え、セルＩＭｓ［ｉ，ｊ］と、セルＩＭｓｒ［ｉ，ｊ］と、を有する。なお、図１５では、回路ＣＥＳ［ｉ，ｊ］を図示しており、それ以外の回路ＣＥＳについては省略する。また、本明細書等では、回路ＣＥＳ［ｉ，ｊ］、セルＩＭ［ｉ，ｊ］、セルＩＭｒ［ｉ，ｊ］、セルＩＭｓ［ｉ，ｊ］、セルＩＭｓｒ［ｉ，ｊ］などを説明する際、それぞれの符号に付記している［ｉ，ｊ］などを省略する場合がある。
セルＩＭｓ及びセルＩＭｓｒは、セルＩＭと同様の構成とすることができる。図１５のセルＩＭｓ及びセルＩＭｓｒは、一例として、セルＩＭと同様の構成として図示している。また、セルＩＭとセルＩＭｓとセルＩＭｓｒとのそれぞれに含まれているトランジスタ、容量などを互いに区別できるように、セルＩＭｓに含まれているトランジスタ、容量を示す符号には「ｓ」を付し、セルＩＭｓｒに含まれているトランジスタ、容量を示す符号には「ｓｒ」を付している。
具体的には、セルＩＭｓは、トランジスタＦ１ｓと、トランジスタＦ２ｓと、容量素子Ｃ５ｓと、を有する。なお、トランジスタＦ１ｓはセルＩＭのトランジスタＦ１に相当し、トランジスタＦ２ｓはセルＩＭのトランジスタＦ２に相当し、容量素子Ｃ５ｓはセルＩＭの容量素子Ｃ５に相当する。そのため、トランジスタＦ１ｓと、トランジスタＦ２ｓと、容量素子Ｃ５ｓと、のそれぞれの電気的な接続構成については、実施の形態１のＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］の説明を参酌する。
また、セルＩＭｓｒは、トランジスタＦ１ｓｒと、トランジスタＦ２ｓｒと、容量素子Ｃ５ｓｒと、を有する。なお、トランジスタＦ１ｓｒはセルＩＭのトランジスタＦ１に相当し、トランジスタＦ２ｓｒはセルＩＭのトランジスタＦ２に相当し、容量素子Ｃ５ｓｒはセルＩＭの容量素子Ｃ５に相当する。そのため、トランジスタＦ１ｓｒと、トランジスタＦ２ｓｒと、容量素子Ｃ５ｓｒと、のそれぞれの電気的な接続構成については、セルＩＭｓと同様に、実施の形態１のＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］の説明を参酌する。
また、セルＩＭｓにおいて、トランジスタＦ１ｓの第１端子と、トランジスタＦ２ｓのゲートと、容量素子Ｃ５ｓの第１端子と、の接続箇所をノードＮＮｓとし、セルＩＭｓｒにおいて、トランジスタＦ１ｓｒの第１端子と、トランジスタＦ２ｓｒのゲートと、容量素子Ｃ５ｓｒの第１端子と、の接続箇所をノードＮＮｓｒとしている。
回路ＣＥＳ［ｉ，ｊ］において、容量素子Ｃ５の第２端子は、配線ＸＣＬ［ｉ］に電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｉ］に電気的に接続され、トランジスタＦ１の第２端子とトランジスタＦ２の第２端子とは、配線ＷＣＬ［ｊ］に電気的に接続されている。また、容量素子Ｃ５ｒの第２端子は、配線ＸＣＬ［ｉ］に電気的に接続され、トランジスタＦ１ｒのゲートは、配線ＷＳＬ［ｉ］に電気的に接続され、トランジスタＦ１ｒの第２端子とトランジスタＦ２ｒの第２端子とは、配線ＷＣＬｒ［ｊ］に電気的に接続されている。
また、容量素子Ｃ５ｓの第２端子は、配線ＸＣＬｓ［ｉ］に電気的に接続され、トランジスタＦ１ｓのゲートは、配線ＷＳＬｓ［ｉ］に電気的に接続され、トランジスタＦ１ｓの第２端子とトランジスタＦ２ｓの第２端子とは、配線ＷＣＬ［ｊ］に電気的に接続されている。また、容量素子Ｃ５ｓｒの第２端子は、配線ＸＣＬｓ［ｍ］に電気的に接続され、トランジスタＦ１ｓｒのゲートは、配線ＷＳＬｓ［ｍ］に電気的に接続され、トランジスタＦ１ｓｒの第２端子とトランジスタＦ２ｓｒの第２端子とは、配線ＷＣＬｒ［ｊ］に電気的に接続されている。
図１５に示す回路ＣＥＳｒｅｆ［ｉ］は、セルＩＭｒｅｆ［ｉ］に加え、セルＩＭｒｅｆｓ［ｉ］を有する。なお、図１５では、回路ＣＥＳｒｅｆ［ｉ］を図示しており、それ以外の回路ＣＥＳｒｅｆについては省略する。また、本明細書等では、回路ＣＥＳｒｅｆ［ｉ］、セルＩＭｒｅｆ［ｉ］、セルＩＭｒｅｆｓ［ｉ］などを説明する際、それぞれの符号に付記している［ｉ］などを省略する場合がある。
セルＩＭｒｅｆｓは、セルＩＭｒｅｆと同様の構成とすることができる。図１５のセルＩＭｒｅｆｓは、一例として、セルＩＭｒｅｆと同様の構成として図示している。また、セルＩＭｒｅｆとセルＩＭｒｅｆｓとのそれぞれに含まれているトランジスタ、容量などを互いに区別できるように、セルＩＭｒｅｆｓに含まれているトランジスタ、容量を示す符号には「ｓ」を付している。
具体的には、セルＩＭｒｅｆｓは、トランジスタＦ１ｍｓと、トランジスタＦ２ｍｓと、容量素子Ｃ５ｍｓと、を有する。なお、トランジスタＦ１ｍｓはセルＩＭｒｅｆのトランジスタＦ１ｍに相当し、トランジスタＦ２ｍｓはセルＩＭｒｅｆのトランジスタＦ２ｍに相当し、容量素子Ｃ５ｍｓはセルＩＭｒｅｆの容量素子Ｃ５ｍに相当する。そのため、トランジスタＦ１ｍｓと、トランジスタＦ２ｍｓと、容量素子Ｃ５ｍｓと、のそれぞれの電気的な接続構成については、実施の形態１のＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］の説明を参酌する。
また、セルＩＭｒｅｆｓにおいて、トランジスタＦ１ｍｓの第１端子と、トランジスタＦ２ｍｓのゲートと、容量素子Ｃ５ｍｓの第１端子と、の接続箇所をノードＮＮｒｅｆｓとしている。
回路ＣＥＳｒｅｆ［ｉ］において、容量素子Ｃ５ｍの第２端子は、配線ＸＣＬ［ｉ］に電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［ｉ］に電気的に接続され、トランジスタＦ１ｍの第２端子とトランジスタＦ２ｍの第２端子とは、配線ＸＣＬ［ｉ］に電気的に接続されている。また、容量素子Ｃ５ｍｓの第２端子は、配線ＸＣＬｓ［ｉ］に電気的に接続され、トランジスタＦ１ｍｓのゲートは、配線ＷＳＬｓ［ｉ］に電気的に接続され、トランジスタＦ１ｍｓの第２端子とトランジスタＦ２ｍｓの第２端子とは、配線ＸＣＬｓ［ｉ］に電気的に接続されている。
配線ＸＣＬ［ｉ］及び配線ＸＣＬｓ［ｉ］のそれぞれは、実施の形態１で説明した配線ＸＣＬ［１］乃至配線ＸＣＬ［ｎ］と同様に、一例として、回路ＸＣＳから回路ＣＥＳに含まれているセルＩＭとセルＩＭｒとセルＩＭｓとセルＩＭｓｒとに電流を流す配線、また、一例として、回路ＸＣＳから回路ＣＥＳｒｅｆに含まれているセルＩＭｒｅｆ［ｉ］とセルＩＭｒｅｆｓ［ｉ］とに電流を流す配線として機能する。
配線ＷＳＬ［ｉ］及び配線ＷＳＬｓ［ｉ］のそれぞれは、実施の形態１で説明した配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］と同様に、一例として、回路ＷＳＤから、回路ＣＥＳに含まれているセルＩＭ及びセルＩＭｒに対して、第１データを書き込むための選択信号を送信する配線として機能する。又は、一例として、回路ＷＳＤから、回路ＣＥＳｒｅｆに含まれているセルＩＭｒｅｆ及びセルＩＭｒｅｆｓに対して、参照データを書き込むための選択信号を送信する配線として機能する。
図１５の演算回路ＭＡＣ３に含まれる変換回路ＩＴＲＺＤ［ｊ］としては、図１０の演算回路ＭＡＣ２に含まれる変換回路ＩＴＲＺＤ［ｊ］に適用できる回路を用いることができる。つまり、演算回路ＭＡＣ３に含まれる変換回路ＩＴＲＺＤ［ｊ］としては、例えば、図１１（Ａ）乃至図１１（Ｃ）に示す変換回路ＩＴＲＺＤ１乃至変換回路ＩＴＲＺＤ３を適用することができる。
次に、図１５の演算回路ＭＡＣ３において、正の値、負の値、又は“０”の第１データと、正の値、負の値、又は“０”の第２データとの積和演算を行うための、第１データを回路ＣＥＳに保持する一例と、第２データを回路ＣＥＳに入力する一例と、について説明する。
回路ＣＥＳは、セルＩＭと、セルＩＭｒと、セルＩＭｓと、セルＩＭｓｒと、を有するため、回路ＣＥＳは、第１データの保持として、セルＩＭと、セルＩＭｒと、セルＩＭｓと、セルＩＭｓｒと、の４つの回路を用いることができる。つまり、回路ＣＥＳは、４つの電流量を設定して、それぞれの電流量に応じた電位をセルＩＭと、セルＩＭｒと、セルＩＭｓと、セルＩＭｓｒと、に保持することができる。このため、第１データを、セルＩＭで設定される電流量と、セルＩＭｒで設定される電流量と、セルＩＭｓで設定される電流量と、セルＩＭｓｒで設定される電流量と、で表すことができる。ここで、回路ＣＥＳに保持される、正の値である第１データ、負の値である第１データ、又は“０”の第１データを次の通りに定義する。
回路ＣＥＳ［ｉ，ｊ］に正の第１データを保持する場合、セルＩＭ［ｉ，ｊ］では、一例として、トランジスタＦ２に正の第１データの値の絶対値に応じた電流の量が流れるように設定し、また、セルＩＭｓｒ［ｉ，ｊ］では、一例として、トランジスタＦ２ｓｒに正の第１データの値の絶対値に応じた電流の量が流れるように設定する具体的には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）及びトランジスタＦ２ｓｒのゲート（ノードＮＮｓｒ［ｉ，ｊ］）に当該電流の量に応じた電位を保持する。また、セルＩＭｒ［ｉ，ｊ］には、一例として、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒには電流が流れないように設定し、また、セルＩＭｓ［ｉ，ｊ］には、一例として、セルＩＭｓ［ｉ，ｊ］のトランジスタＦ２ｓには電流が流れないように設定する。具体的には、トランジスタＦ２ｒのゲート（ノードＮＮｒ［ｉ，ｊ］）及びトランジスタＦ２ｓのゲート（ノードＮＮｓ［ｉ，ｊ］）には、配線ＶＥが与える電位、図３の回路ＷＣＳの配線ＶＩＮＩＬ１が与える初期化用の電位などが保持されればよい。
また、回路ＣＥＳ［ｉ，ｊ］に負の第１データを保持する場合、セルＩＭｒ［ｉ，ｊ］では、一例として、トランジスタＦ２ｒに負の第１データの値の絶対値に応じた電流の量が流れるように設定し、また、セルＩＭｓ［ｉ，ｊ］では、一例として、トランジスタＦ２ｓに負の第１データの値の絶対値に応じた電流の量が流れるように設定する。具体的には、トランジスタＦ２ｒのゲート（ノードＮＮｒ［ｉ，ｊ］）及びトランジスタＦ２ｓのゲート（ノードＮＮｓ［ｉ，ｊ］）に当該電流の量に応じた電位を保持する。また、セルＩＭ［ｉ，ｊ］には、一例として、セルＩＭ［ｉ，ｊ］のトランジスタＦ２には電流が流れないように設定し、また、セルＩＭｓｒ［ｉ，ｊ］には、一例として、セルＩＭｓｒ［ｉ，ｊ］のトランジスタＦ２ｓｒには電流が流れないように設定する。具体的には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）及びトランジスタＦ２ｓｒのゲート（ノードＮＮｓｒ［ｉ，ｊ］）には、配線ＶＥが与える電位、図３の回路ＷＣＳの配線ＶＩＮＩＬ１が与える初期化用の電位などが保持されればよい。
また、回路ＣＥＳ［ｉ，ｊ］に“０”の第１データを保持する場合、一例として、セルＩＭ［ｉ，ｊ］のトランジスタＦ２と、セルＩＭｒ［ｉ，ｊ］のトランジスタＦ２ｒと、セルＩＭｓ［ｉ，ｊ］のトランジスタＦ２ｓと、セルＩＭｓｒ［ｉ，ｊ］のトランジスタＦ２ｓｒと、のそれぞれには電流が流れないように設定する。具体的には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）とトランジスタＦ２ｒのゲート（ノードＮＮｒ［ｉ，ｊ］）とトランジスタＦ２ｓのゲート（ノードＮＮｓ［ｉ，ｊ］）とトランジスタＦ２ｓｒのゲート（ノードＮＮｓｒ［ｉ，ｊ］）には、配線ＶＥが与える電位、図３の回路ＷＣＳの配線ＶＩＮＩＬ１が与える初期化用の電位などが保持されればよい。
なお、他の回路ＣＥＳについても、正の値である第１データ、又は負の値である第１データを保持するとき、上述した回路ＣＥＳ［ｉ，ｊ］と同様に、セルＩＭと配線ＷＣＬとの間とセルＩＭｓｒと配線ＷＣＬｒとの間、又はセルＩＭｒと配線ＷＣＬｒとの間とセルＩＭｓと配線ＷＣＬとの間、の一方には第１データに応じた電流の量が流れるように設定し、その他方には電流が流れないように設定すればよい。また、他の回路ＣＥＳに、“０”の第１データを保持するとき、上述した回路ＣＥＳ［ｉ，ｊ］と同様に、セルＩＭと配線ＷＣＬとの間、セルＩＭｒと配線ＷＣＬｒとの間、セルＩＭｓと配線ＷＣＬとの間、及びセルＩＭｓｒと配線ＷＣＬｓｒとの間、には電流が流れないように設定すればよい。
一例として、第１データとして“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”のそれぞれの場合において回路ＣＥＳに保持する場合、配線ＷＣＬからセルＩＭに流れる電流量の設定、配線ＷＣＬｒからセルＩＭｒに流れる電流量の設定、配線ＷＣＬからセルＩＭｓに流れる電流量の設定、及び配線ＷＣＬｓｒからセルＩＭｓｒに流れる電流量の設定を上記のとおりに従うことで、第１データ“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”のそれぞれは、例えば、次表のとおりに定義することができる。
一方、回路ＣＥＳには、第２データを入力する配線として、配線ＸＣＬと配線ＸＣＬｓとが電気的に接続されている。このため、回路ＣＥＳには、第２データとして、２つの信号を入力することができる。つまり、第２データを、配線ＸＣＬに入力される信号と、配線ＸＣＬｓに入力される信号と、で表して、回路ＣＥＳに入力することができる。ここで、回路ＣＥＳに入力される、正の第２データ、負の第２データ、又は“０”の第２データを次の通りに定義する。
回路ＣＥＳ［ｉ，ｊ］に正の第２データを入力する場合、セルＩＭｒｅｆ［ｉ］には、一例として、セルＩＭｒｅｆ［ｉ］のトランジスタＦ２ｍには正の第２データの値の絶対値に応じた電流量が流れるように設定する。具体的には、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）に当該電流量に応じた電位を保持する。一方、セルＩＭｒｅｆｓ［ｉ］には、一例として、セルＩＭｒｅｆｓ［ｉ］のトランジスタＦ２ｍｓには電流が流れないように設定する。具体的には、トランジスタＦ２ｍｓのゲート（ノードＮＮｒｅｆｓ［ｉ］）には、配線ＶＥが与える電位、図３（Ｃ）の回路ＸＣＳの配線ＶＩＮＩＬ２が与える初期化用の電位などが保持されればよい。
また、回路ＣＥＳ［ｉ，ｊ］に負の値である第２データを入力する場合、セルＩＭｒｅｆｓ［ｉ］には、一例として、セルＩＭｒｅｆｓ［ｉ］のトランジスタＦ２ｍｓには負の値である第２データの絶対値に応じた電流の量が流れるように設定する。具体的には、トランジスタＦ２ｍｓのゲート（ノードＮＮｒｅｆｓ［ｉ］）に当該電流の量に応じた電位を保持する。一方、セルＩＭｒｅｆ［ｉ］には、一例として、セルＩＭｒｅｆ［ｉ］のトランジスタＦ２ｍには電流が流れないように設定する。具体的には、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）には、配線ＶＥが与える電位、図３（Ｃ）の回路ＸＣＳの配線ＶＩＮＩＬ２が与える初期化用の電位などが保持されればよい。
また、回路ＣＥＳ［ｉ，ｊ］に“０”の第２データを入力する場合、一例として、セルＩＭｒｅｆ［ｉ］のトランジスタＦ２ｍ、及びセルＩＭｒｅｆｓ［１］のトランジスタＦ２ｍｓのそれぞれには電流が流れないように設定する。具体的には、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）とトランジスタＦ２ｍｓのゲート（ノードＮＮｒｅｆｓ［ｉ］）には、配線ＶＥが与える電位、図３（Ｃ）の回路ＸＣＳの配線ＶＩＮＩＬ２が与える初期化用の電位などが保持されればよい。
なお、他の回路ＣＥＳに対して、正の値である第２データ、又は負の値である第２データを入力するとき、上述した回路ＣＥＳｒｅｆ［ｉ］と同様に、セルＩＭｒｅｆと配線ＸＣＬとの間、及びセルＩＭｒｅｆｓと配線ＸＣＬｓとの間、の一方には第２データに応じた電流量が流れるように設定し、セルＩＭｒｅｆと配線ＸＣＬとの間、及びセルＩＭｒｅｆｓと配線ＸＣＬｓとの間、の他方には電流が流れないように設定すればよい。また、他の回路ＣＥＳに、“０”の第２データを入力するとき、上述した回路ＣＥＳｒｅｆ［ｉ］と同様に、セルＩＭｒｅｆと配線ＸＣＬとの間、及びセルＩＭｒｅｆｓと配線ＸＣＬｓとの間には電流が流れないように設定すればよい。
一例として、第２データとして“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”のそれぞれの場合において回路ＣＥＳに入力される場合、配線ＸＣＬからセルＩＭｒｅｆに流れる電流の量の設定、及び配線ＸＣＬｓからセルＩＭｒｅｆｓに流れる電流の量の設定を上記のとおりに従うことで、第２データ“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”のそれぞれは、例えば、次表のとおりに定義することができる。
ここで、回路ＣＥＳに保持される第１データとして“＋３”、“＋２”、“＋１”、“０”、“－１”、“－２”、“－３”のいずれか一とし、かつ回路ＣＥＳに入力される第２データとして“＋１”、“０”、“－１”のいずれか一としたときにおいて、配線ＷＣＬから回路ＣＥＳのセルＩＭ及びセルＩＭｓに流れる電流の量、及び配線ＷＣＬｒから回路ＣＥＳのセルＩＭｒ及びセルＩＭｓｒに流れる電流の量について考える。
例えば、回路ＣＥＳに入力される第２データを“＋１”としたとき、回路ＣＥＳの容量素子Ｃ５及び容量素子Ｃ５ｒのそれぞれの第２端子には、配線ＸＣＬから第２データである“＋１”の絶対値に応じた電位が入力され、回路ＣＥＳの容量素子Ｃ５ｓ及び容量素子Ｃ５ｓｒのそれぞれの第２端子には、配線ＸＣＬｓから接地電位（ＧＮＤ）に応じた電位が入力されるものとする。また、回路ＣＥＳに保持されている第１データを“＋３”としたとき、ノードＮＮ及びノードＮＮｓｒのそれぞれには第１データである“＋３”の絶対値に応じた電位が保持され、ノードＮＮｒ及びノードＮＮｓのそれぞれには接地電位（ＧＮＤ）が保持されているものとする。このとき、回路ＣＥＳのトランジスタＦ２の第１端子－第２端子間には、式（１．１２）又は式（１．１６）より３Ｉｒｅｆ０の電流量が流れる。また、トランジスタＦ２ｒ、トランジスタＦ２ｓ、及びトランジスタＦ２ｓｒのそれぞれの第１端子－第２端子間には、電流は流れない。つまり、配線ＷＣＬからセルＩＭに３Ｉｒｅｆ０の電流量が流れ、配線ＷＣＬからセルＩＭｓに電流が流れず、配線ＷＣＬｒからセルＩＭｒに電流が流れず、配線ＷＣＬｒからセルＩＭｓｒに電流が流れない。
また、例えば、回路ＣＥＳに入力される第２データを“＋１”とし、回路ＣＥＳに保持されている第１データを“－３”とする。このため、ノードＮＮｒ及びノードＮＮｓのそれぞれには第１データである“－３”の絶対値に応じた電位が保持され、ノードＮＮ及びノードＮＮｓｒのそれぞれには接地電位（ＧＮＤ）が保持されているものとする。このとき、回路ＣＥＳのトランジスタＦ２ｒの第１端子－第２端子間には、式（１．１２）又は式（１．１６）より３Ｉｒｅｆ０の電流量が流れる。また、トランジスタＦ２、トランジスタＦ２ｓ、及びトランジスタＦ２ｓｒのそれぞれの第１端子－第２端子間には、電流は流れない。つまり、配線ＷＣＬｒからセルＩＭｒに３Ｉｒｅｆ０の電流量が流れ、配線ＷＣＬからセルＩＭに電流が流れず、配線ＷＣＬからセルＩＭｓに電流が流れず、配線ＷＣＬｒからセルＩＭｓｒに電流が流れない。
また、例えば、回路ＣＥＳに入力される第２データを“－１”としたとき、回路ＣＥＳの容量素子Ｃ５ｓ及び容量素子Ｃ５ｓｒのそれぞれの第２端子には、配線ＸＣＬｓから第２データである“－１”の絶対値に応じた電位が入力され、回路ＣＥＳの容量素子Ｃ５及び容量素子Ｃ５ｒのそれぞれの第２端子には、配線ＸＣＬから接地電位（ＧＮＤ）に応じた電位が入力されるものとする。また、回路ＣＥＳに保持されている第１データを“＋３”としたとき、ノードＮＮ及びノードＮＮｓｒのそれぞれには第１データである“＋３”の絶対値に応じた電位が保持され、ノードＮＮｒ及びノードＮＮｓのそれぞれには接地電位（ＧＮＤ）が保持されているものとする。このとき、回路ＣＥＳのトランジスタＦ２ｓｒの第１端子－第２端子間には、式（１．１２）又は式（１．１６）より３Ｉｒｅｆ０の電流量が流れる。また、トランジスタＦ２、トランジスタＦ２ｒ、及びトランジスタＦ２ｓのそれぞれの第１端子－第２端子間には、電流は流れない。つまり、配線ＷＣＬｒからセルＩＭｓｒに３Ｉｒｅｆ０の電流量が流れ、配線ＷＣＬからセルＩＭに電流が流れず、配線ＷＣＬｒからセルＩＭｒに電流が流れず、配線ＷＣＬからセルＩＭｓに電流が流れない。
また、例えば、回路ＣＥＳに入力される第２データを“－１”とし、回路ＣＥＳに保持されている第１データを“－３”とする。このため、ノードＮＮｒ及びノードＮＮｓのそれぞれには第１データである“－３”の絶対値に応じた電位が保持され、ノードＮＮ及びノードＮＮｓｒのそれぞれには接地電位（ＧＮＤ）が保持されているものとする。このとき、回路ＣＥＳのトランジスタＦ２ｓの第１端子－第２端子間には、式（１．１２）又は式（１．１６）より３Ｉｒｅｆ０の電流量が流れる。また、トランジスタＦ２、トランジスタＦ２ｒ、及びトランジスタＦ２ｓｒのそれぞれの第１端子－第２端子間には、電流は流れない。つまり、配線ＷＣＬからセルＩＭｓに３Ｉｒｅｆ０の電流量が流れ、配線ＷＣＬからセルＩＭに電流が流れず、配線ＷＣＬｒからセルＩＭｒに電流が流れず、配線ＷＣＬｒからセルＩＭｓｒに電流が流れない。
また、例えば、回路ＣＥＳに入力される第２データを“０”としたとき、回路ＣＥＳの容量素子Ｃ５、容量素子Ｃ５ｒのそれぞれの第２端子には、配線ＸＣＬから接地電位（ＧＮＤ）が入力され、回路ＣＥＳの容量素子Ｃ５ｓ及び容量素子Ｃ５ｓｒのそれぞれの第２端子には、配線ＸＣＬｓから接地電位（ＧＮＤ）が入力されるものとする。このとき、回路ＣＥＳに保持されている第１データがどのような値でも、トランジスタＦ２、トランジスタＦ２ｒ、トランジスタＦ２ｓ及びトランジスタＦ２ｓｒのそれぞれの第１端子－第２端子間には、電流は流れない。
また、例えば、回路ＣＥＳに保持される第１データを“０”としたとき、ノードＮＮ、ノードＮＮｒ、ノードＮＮｓ及びノードＮＮｓｒのそれぞれには接地電位（ＧＮＤ）が保持されているものとする。このとき、回路ＣＥＳに入力される第２データがどのような値でも、トランジスタＦ２、トランジスタＦ２ｒ、トランジスタＦ２ｓ及びトランジスタＦ２ｓｒのそれぞれの第１端子－第２端子間には、電流は流れない。
上記は、第１データが“＋３”、“－３”、“０”の場合と、第２データが“＋１”、“－１”、“０”の場合について説明したが、他の場合についても同様に考えると、配線ＷＣＬ及び配線ＷＣＬｒに流れる電流量は、次の表の通りにまとめることができる。
以上のとおり、演算回路ＭＡＣ２を用いることによって、正の値、負の値、又は“０”の第１データと、正の値、又は“０”の第２データとの積和演算を行うことができる。また、演算回路ＭＡＣ３を用いることによって、正の値、負の値、又は“０”の第１データと、正の値、負の値、又は“０”の第２データと、の積和演算を行うことができる。
なお、本発明の一態様は、本実施の形態で述べた演算回路ＭＡＣ２、及び演算回路ＭＡＣ３の回路構成に限定されない。演算回路ＭＡＣ２、及び演算回路ＭＡＣ３は、状況に応じて、回路構成を変更することができる。例えば、演算回路ＭＡＣ３に含まれている、容量素子Ｃ５、容量素子Ｃ５ｒ、容量素子Ｃ５ｓ、容量素子Ｃ５ｓｒ、容量素子Ｃ５ｍ、容量素子Ｃ５ｍｓは、トランジスタのゲート容量とすることができる（図示しない）。また、演算回路ＭＡＣ３において、ノードＮＮ、ノードＮＮｒ、ノードＮＮｓ、ノードＮＮｓｒ、ノードＮＮｒｅｆ及びノードＮＮｒｅｆｓと周辺の配線との寄生容量が大きい場合は、容量素子Ｃ５、容量素子Ｃ５ｒ、容量素子Ｃ５ｓ、容量素子Ｃ５ｓｒ、容量素子Ｃ５ｍ及び容量素子Ｃ５ｍｓは、必ずしも設けなくてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２又は演算回路ＭＡＣ３のいずれか一と、センサと、を組み合わせた構成について説明する。
図１６（Ａ）は、演算回路ＭＡＣ１と、センサを有する回路ＳＣＡと、を組み合わせた構成例を示している。なお、図１６（Ａ）では、演算回路ＭＡＣ１のセルアレイＣＡを抜粋して図示している。
回路ＳＣＡは、一例として、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］を有する。図１６（Ａ）では、例えば、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、マトリクス状となるように配置されている。
センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、センシングした情報を電流量に変換して、当該電流量を出力する機能を有する。センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］としては、例えば、フォトダイオードを用いた光センサ、圧力センサ、ジャイロセンサ、加速度センサ、聴覚センサ、温度センサ、湿度センサなどとすることができる。特に、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］として、光センサを適用することで、回路ＳＣＡをイメージセンサの一部とすることができる。
センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、例えば、外界の情報をセンシングするため、当該外界に近い領域に設けられることが好ましい。このため、回路ＳＣＡは、図１６（Ａ）の通り、回路ＳＣＡは、演算回路ＭＡＣ１の上方に設けられることが好ましく、より具体的には、セルアレイＣＡの上方に設けられることが好ましい。
センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されている。
そのため、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれにおいて、情報のセンシングが行われたとき、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に対して、当該情報に応じた電流量を流す。
なお、回路ＳＣＡは、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれが逐次的にセンシングを行って、電流を配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに順次流すことができる構成とすることが好ましい。この場合、例えば、回路ＳＣＡを、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］を選択するための信号線を設けた構成として、信号線に順次信号などを送信してセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］を逐次的に動作するようにすればよい。
具体的には、例えば、図１６（Ｂ）に示す通り、図１６（Ａ）の回路構成において、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に回路ＶＩＮＩを設けてもよい。回路ＶＩＮＩは、スイッチＳＷ［１］乃至スイッチＳＷ［ｍ］を有する。スイッチＳＷ［１］乃至スイッチＳＷ［ｍ］のそれぞれの第１端子は、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続され、スイッチＳＷ［１］乃至スイッチＳＷ［ｍ］のそれぞれの第２端子は、配線ＶＩＮＩＬ３に電気的に接続されている。配線ＶＩＮＩＬ３は、例えば、低レベル電位、接地電位などの定電位を与える配線として機能する。特に、当該定電位としては、配線ＶＥが与える電位よりも低い電位であることが好ましい。ここで、スイッチＳＷ［１］乃至スイッチＳＷ［ｍ］の一をオフ状態、残りのスイッチＳＷをオン状態となるように、スイッチＳＷ［１］乃至スイッチＳＷ［ｍ］を順次オフ状態にすることを考える。センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれが同時にセンシングしたとき、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれに電流を流す。このとき、スイッチＳＷ［１］乃至スイッチＳＷ［ｍ］のうちオン状態となっているスイッチＳＷに電気的に接続されている配線ＸＣＬは、配線ＶＩＮＩＬ３と導通状態となっているため、当該電流は配線ＶＩＮＩＬ３に流れる。これにより、オン状態となっているスイッチＳＷに電気的に接続されている配線ＸＣＬの電位は、配線ＶＩＮＩＬ３が与える定電位にほぼ等しくなる。一方、スイッチＳＷ［１］乃至スイッチＳＷ［ｍ］のうちオフ状態となっているスイッチＳＷに電気的に接続されている配線ＸＣＬの電位は、当該電流の量に応じて定められる。
また、例えば、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］が、フォトダイオードなどによって構成されている光センサである場合、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のうち一のセンサＳＮＣのみに光が照射されるようなフィルタを用意すればよい。このとき、センサＳＮＣがｍ個であるため、フィルタの種類もｍ個となる。また、それらに加えて、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のいずれにも光が照射されないフィルタを用意する場合、フィルタの種類はｍ＋１個となる。回路ＳＣＡに光が照射されているとき、フィルタを順次切り替えることによって、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］が逐次的にセンシングを行うことができる。
また、例えば、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］が、フォトダイオードなどによって構成されている光センサである場合、演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２又は演算回路ＭＡＣ３はセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれに個別に光が照射される構成としてもよい。個別に光が照射される構成にすることで、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれに順次、光を照射して、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］が逐次的にセンシングを行うことができる。
ここで、一例として、演算回路ＭＡＣ１に図１６（Ｂ）の回路ＳＣＡと回路ＶＩＮＩを設けた場合の演算回路の動作例について、説明する。
また、当該動作例としては、図９のタイミングチャートを参酌する。そのため、図１６（Ｂ）の回路ＳＣＡと回路ＶＩＮＩを設けた演算回路ＭＡＣ１の動作例の説明のうち、実施の形態１の演算回路の動作例１の説明が重複する内容については、省略する。
また、配線ＶＩＮＩＬ３が与える定電位は、接地電位とする。
図９のタイミングチャートの時刻Ｔ１３から時刻Ｔ１５までにおいて、回路ＳＣＡのセンサＳＮＣ［ｉ］から配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０が流れる。Ｉｒｅｆ０は、例えば、図１６（Ｂ）のセンサＳＮＣ［ｉ］がセンシングを行って出力する基準電流の量とすることができる。また、回路ＶＩＮＩにおいて、スイッチＳＷ［ｉ］をオフ状態にすることにより、配線ＸＣＬ［ｉ］の電位は、例えば、Ｖｇｍ［ｉ］となるものとする。
また、図９のタイミングチャートの時刻Ｔ１３から時刻Ｔ１５までにおいて、センサＳＮＣ［ｉ］以外のセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、センシングを行ってもよいし、行わなくてもよい。また、このとき、スイッチＳＷ［ｉ］以外のスイッチＳＷ［１］乃至スイッチＳＷ［ｍ］を全てオン状態にすることにより、配線ＸＣＬ［ｉ］以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位は、例えば、接地電位となるものとする。
図９のタイミングチャートの時刻Ｔ１７から時刻Ｔ１９までにおいて、回路ＳＣＡのセンサＳＮＣ［ｉ＋１］から配線ＸＣＬ［ｉ＋１］に電流としてＩｒｅｆ０が流れる。Ｉｒｅｆ０は、例えば、図１６（Ｂ）のセンサＳＮＣ［ｉ＋１］がセンシングして、出力する電流の量とすることができる。また、回路ＶＩＮＩにおいて、スイッチＳＷ［ｉ＋１］をオフ状態にすることにより、配線ＸＣＬ［ｉ＋１］の電位は、例えば、Ｖｇｍ［ｉ＋１］となるものとする。
また、図９のタイミングチャートの時刻Ｔ１７から時刻Ｔ１９までにおいて、センサＳＮＣ［ｉ＋１］以外のセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、センシングを行ってもよいし、行わなくてもよい。また、このとき、スイッチＳＷ［ｉ＋１］以外のスイッチＳＷ［１］乃至スイッチＳＷ［ｍ］をオン状態にすることにより、配線ＸＣＬ［ｉ＋１］以外の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］のそれぞれの電位は、例えば、接地電位となるものとする。
図９のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までにおいて、回路ＳＣＡのセンサＳＮＣ［ｉ］から配線ＸＣＬ［ｉ］にＩｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流量が流れる。電流ｘ［ｉ］Ｉｒｅｆ０は、例えば、図１６（Ｂ）のセンサＳＮＣ［ｉ］がセンシングを行って出力する電流とすることができる。また、回路ＶＩＮＩにおいて、スイッチＳＷ［ｉ］をオフ状態にすることにより、配線ＸＣＬ［ｉ］の電位は、例えば、Ｖｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
また、図９のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までにおいて、回路ＳＣＡのセンサＳＮＣ［ｉ＋１］から配線ＸＣＬ［ｉ＋１］にＩｒｅｆ０のｘ［ｉ＋１］倍であるｘ［ｉ＋１］Ｉｒｅｆ０の電流量が流れる。電流ｘ［ｉ＋１］Ｉｒｅｆ０は、例えば、図１６（Ｂ）のセンサＳＮＣ［ｉ＋１］がセンシングして出力する電流とすることができる。また、回路ＶＩＮＩにおいて、スイッチＳＷ［ｉ＋１］をオフ状態にすることにより、配線ＸＣＬ［ｉ＋１］の電位は、例えば、Ｖｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
その後、図９のタイミングチャートの説明と同様に、変換回路ＩＴＲＺ［ｊ］と配線ＷＣＬ［ｊ］との間に流れる電流量は、セルＩＭ［ｉ，ｊ］のトランジスタＦ２の第１端子－第２端子間に流れる電流量Ｉ１［ｉ，ｊ］と、セルＩＭ［ｉ＋１，ｊ］のトランジスタＦ２の第１端子－第２端子間に流れる電流量Ｉ１［ｉ＋１，ｊ］と、の総和（式（１．１７）に相当する。）となる。このため、変換回路ＩＴＲＺ［ｊ］から配線ＷＣＬ［ｊ］に出力される電流量は、第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和の値、つまり、ｘ［ｉ］ｗ［ｉ，ｊ］＋ｘ［ｉ＋１］ｗ［ｉ＋１，ｊ］に比例した電流量となる。
回路ＳＣＡを適用した演算回路ＭＡＣ１は、例えば、階層型のニューラルネットワークの１層目（入力層）から２層目（中間層）までの演算を行うことができる。つまり、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］がセンシングして得られた情報（値）は、当該１層目のニューロンが当該２層目のニューロンに送信される信号に相当する。また、当該１層目のニューロンと当該２層目のニューロンとの間の重み係数をセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に保持することで、演算回路ＭＡＣ１は、当該情報（値）と当該重み係数との積和を計算することができる。
なお、階層型のニューラルネットワークについては、実施の形態５で詳述する。
特に、階層型のニューラルネットワークにおいて、２層目以降の演算を行う場合、図１６（Ａ）及び図１６（Ｂ）に示す演算回路の構成は、上記実施の形態で説明した図１の回路ＣＤＶのように、セルアレイＣＡと、回路ＩＴＳを含む演算回路ＭＡＣＬと、を積層した構成とすればよい。
具体的には、例えば、図１７に示すように、回路ＳＣＡの下方に演算回路ＭＡＣＬ［１］を設け、且つ演算回路ＭＡＣＬ［１］の下方に演算回路ＭＡＣＬ［２］を設けた構成としてもよい。演算回路ＭＡＣＬ［１］は、図１６（Ａ）又は図１６（Ｂ）に示すセルアレイＣＡに相当するセルアレイＣＡ１と、図１に示す回路ＩＴＳに相当する回路ＩＴＳ１と、を有する。また、演算回路ＭＡＣＬ［２］は、演算回路ＭＡＣＬ［１］のセルアレイＣＡ１に相当するセルアレイＣＡ２と、演算回路ＭＡＣＬ［１］の回路ＩＴＳ１に相当する回路ＩＴＳ２を有する。
図１７に示す演算回路は、図１６（Ａ）及び図１６（Ｂ）に示す演算回路と同様に、回路ＳＣＡに含まれるセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］によってセンシングされた情報が、演算回路ＭＡＣＬ［１］のセルアレイＣＡ１に延設されている配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に送信されて、セルアレイＣＡ１において、当該情報とセルＩＭに保持された重み係数との積和演算が行われる。また、その積和演算の結果は、回路ＩＴＳ１に送信されて、回路ＩＴＳ１において、当該積和演算の結果を入力値とする関数系の演算が行われる。
さらに、回路ＩＴＳ１によって行われた演算の結果は、演算回路ＭＡＣＬ［２］のセルアレイＣＡ２に延設されているＸＣＬ［１］乃至ＸＣＬ［ｎ］に送信されて、セルアレイＣＡ２において、当該情報とセルＩＭに保持された重み係数との積和演算が行われる。また、その積和演算の結果は、回路ＩＴＳ２に送信されて、回路ＩＴＳ２において、当該積和演算の結果を入力値とする関数系の演算が行われる。つまり、演算回路ＭＡＣＬ［２］では、階層型のニューラルネットワークの２層目から３層目までの演算に対応する。
上記のとおり、階層型のニューラルネットワークの階層数に応じて、演算回路ＭＡＣＬを複数積層することにより、回路ＳＣＡに含まれるセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のセンシングによって得られた情報を入力データとする、階層型のニューラルネットワークの演算を行うことができる。
＜光センサ＞
図１８には、図１６（Ａ）のセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］として、例えば、フォトダイオードＰＤ［１］乃至フォトダイオードＰＤ［ｍ］を適用した回路ＳＣＡを図示している。つまり、図１８の回路ＳＣＡは、光センサを想定している。光センサは、受光することで、光の強度に応じた電流を生成する機能を有する。つまり、図１６（Ａ）において、光センサに光が照射されたとき、例えば、フォトダイオードＰＤ［ｉ］によって電流が生成されて、当該電流がセルアレイＣＡのｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］及びセルＩＭｒｅｆ［ｉ］に流れることになる。
このように光センサを利用する場合、光センサに照射される光の強度は、当該光センサを利用する環境で照射される範囲の強度とすることが望ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態３で説明した、演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２又は演算回路ＭＡＣ３のいずれか一と、センサと、を組み合わせた構成例である臭覚センサについて、説明する。また、演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２又は演算回路ＭＡＣ３のいずれか一と、触覚センサと、を組み合わせた電子機器の一例について、説明する。また、演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２又は演算回路ＭＡＣ３のいずれか一と、味覚センサと、を組み合わせた電子機器の一例について、説明する。
＜臭覚センサ＞
図１９は、臭覚センサの構成例を示すブロック図である。臭覚センサＳＭＳは、経路ＴＲＣＮと、センサを有する回路ＳＣＡと、演算回路ＭＡＣと、記憶部ＭＥＭＤと、を有する。
経路ＴＲＣＮは、大気成分ＡＴＣＭを回路ＳＣＡに輸送するための経路である。また、経路ＴＲＣＮは、例えば、検出したいニオイ分子のみを選択的に捕捉し、濃縮する機能を有してもよい。
経路ＴＲＣＮに当該機能を含める場合、経路ＴＲＣＮには、ナノレベルの流路、ナノピラー、ナノワイヤなどが含まれていることが好ましい。経路ＴＲＣＮに、ナノレベルの流路、ナノピラー、ナノワイヤなどを含めることによって、大気成分ＡＴＣＭに含まれている、臭覚センサＳＭＳでは検出不要なニオイ分子を除去することができる。このため、経路ＴＲＣＮは、大気成分ＡＴＣＭから不要なニオイ分子が除去されたニオイ成分ＮＯＩを回路ＳＣＡに送ることができる。
回路ＳＣＡは、実施の形態３で説明した回路ＳＣＡと同様に、一例として、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］を有する。なお、図１９では、例えば、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、マトリクス状となるように配置されている。なお、図１９では、一例として、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、マトリクス状となるように配置されているが、必ずしもマトリクス状に配置しなくてもよい。センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］の並べ方については状況に応じて決めてもよい。
また、本実施の形態では、図１９に示したセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、ニオイ分子を検出するための検出用素子としている。また、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、それぞれ同一のニオイ成分を検出するセンサとしてもよいし、それぞれ異なるニオイ成分を検出するセンサとしてもよい。また、同一のニオイ成分を検出するセンサは複数としてもよい。なお、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］の一例については、後述する。
演算回路ＭＡＣは、実施の形態１で説明した演算回路ＭＡＣ１及び演算回路ＭＡＣ１Ａ、並びに実施の形態２で説明した演算回路ＭＡＣ２及び演算回路ＭＡＣ３のいずれか一を適用できる回路である。
図１９に示すとおり、演算回路ＭＡＣは、一例として、セルアレイＣＡと、変換回路ＩＴＲＺＳと、を有する。セルアレイＣＡとしては、一例としては、図２、図７、図１０又は図１５に示しているセルアレイＣＡとすることができる。また、図１９のセルアレイＣＡとして、図２に示しているセルアレイＣＡを適用している場合、回路ＳＣＡと、セルアレイＣＡと、の関係は、図１６（Ａ）及び図１６（Ｂ）に示している構成を参酌する。また、図１９の変換回路ＩＴＲＺＳは、図２における変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］、図７における変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］、図１０における変換回路ＩＴＲＺＤ［ｊ］、又は図１５における変換回路ＩＴＲＺＤ［ｊ］のいずれか一としたものである。なお、図１９において、回路ＷＣＳ、回路ＷＳＤ、回路ＳＷＳ１、回路ＳＷＳ２などを省略している。
記憶部ＭＥＭＤは、例えば、演算回路ＭＡＣで計算された結果を保存する機能を有する。また、記憶部ＭＥＭＤは、当該結果をデータＤＴとして臭覚センサＳＭＳの外部に出力する機能を有する。また、演算回路ＭＡＣにおいて、繰り返し演算が行われるとき、記憶部ＭＥＭＤは演算途中のデータを一時的に保持する機能を有してもよい。
ニオイ分子を検出するためのセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］としては、例えば、図２０（Ａ）及び図２０（Ｂ）に示すセンサＳＮＣとすることができる。図２０（Ａ）は、センサＳＮＣの平面図を示し、図２０（Ｂ）は図２０（Ａ）に示す一点鎖線Ａ１－Ａ２における断面図を示している。
センサＳＮＣは、一例として、構造体ＫＺＴと、配線ＥＲＤａ１と、配線ＥＲＤａ２と、配線ＥＲＤｂ１と、配線ＥＲＤｂ２と、歪みゲージＤＧＧと、連結部ＬＰと、導電体ＣＮＤａと、導電体ＣＮＤｂと、感応膜ＫＮＭと、を有する。
歪みゲージＤＧＧは、連結部ＬＰを介して、構造体ＫＺＴに接続されている。また歪みゲージＤＧＧ上には感応膜ＫＮＭが設けられている。
歪みゲージＤＧＧ、及び連結部ＬＰとしては、可撓性を有する絶縁体とすることが好ましい。また、構造体ＫＺＴとしては、歪みに強い絶縁体を用いることが好ましい。
感応膜ＫＮＭは、特定のニオイ分子が付着することによって、伸び縮みする性質を有する。
配線ＥＲＤａ１及び配線ＥＲＤａ２は、構造体ＫＺＴの上部に位置している。また、配線ＥＲＤｂ１及び配線ＥＲＤｂ２も、構造体ＫＺＴの上部に位置している。
導電体ＣＮＤａ及び導電体ＣＮＤｂは、連結部ＬＰの上部に位置している。また、導電体ＣＮＤａは、配線ＥＲＤａ１と配線ＥＲＤａ２との間が導通状態となるような位置に設けられている。また、同様に、導電体ＣＮＤｂは、配線ＥＲＤｂ１と配線ＥＲＤｂ２との間が導通状態となるような位置に設けられている。
配線ＥＲＤａ１と配線ＥＲＤａ２との間には、一例として、定電圧が印加されているものとする。このため、配線ＥＲＤａ１と配線ＥＲＤａ２とには、導電体ＣＮＤａを介して電流が流れ、当該電流の量をＩａとする。また、配線ＥＲＤｂ１と配線ＥＲＤｂ２との間にも、一例として、定電圧が印加されているものとする。このため、配線ＥＲＤｂ１と配線ＥＲＤｂ２とには、導電体ＣＮＤｂを介して電流が流れ、当該電流の量をＩｂとする。
ここで、経路ＴＲＣＮから送られてきたニオイ成分ＮＯＩに含まれているニオイ分子ＮＯＩａが感応膜ＫＮＭに付着した場合を考える。例えば、ニオイ分子ＮＯＩａが感応膜ＫＮＭに付着したことによって、感応膜ＫＮＭの歪みゲージに接していない面は伸びるものとする。これにより、図２０（Ｃ）に示すとおり、感応膜ＫＮＭは、歪みゲージＤＧＧと共に歪みが発生し、連結部ＬＰ、導電体ＣＮＤａ及び導電体ＣＮＤｂに力が加わって、連結部ＬＰ、導電体ＣＮＤａ及び導電体ＣＮＤｂの形状も変化する。
導電体ＣＮＤａ及び導電体ＣＮＤｂの形状が変化することで、導電体ＣＮＤａ及び導電体ＣＮＤｂの抵抗値も変化する。この変化によって、導電体ＣＮＤａに流れる電流の変化量をΔＩａとしたとき、配線ＥＲＤａ１と配線ＥＲＤａ２とに流れる電流の量は、Ｉａ＋ΔＩａとなる。同様に、この変化によって、導電体ＣＮＤｂに流れる電流の変化量をΔＩｂとしたとき、配線ＥＲＤｂ１と配線ＥＲＤｂ２とに流れる電流の量は、Ｉｂ＋ΔＩｂとなる。
なお、センサＳＮＣから流れる電流としては、配線ＥＲＤａ１と配線ＥＲＤａ２とに流れる電流、又は配線ＥＲＤａ１と配線ＥＲＤａ２とに流れる電流の一方としてもよい。また、センサＳＮＣから流れる電流としては、配線ＥＲＤａ１と配線ＥＲＤａ２とに流れる電流と、配線ＥＲＤａ１と配線ＥＲＤａ２と、に流れる電流との和としてもよい。また、センサＳＮＣから流れる電流としては、配線ＥＲＤａ１と配線ＥＲＤａ２と、に流れる電流と配線ＥＲＤａ１と配線ＥＲＤａ２と、に流れる電流との平均としてもよい。
図１９において、センサＳＮＣから流れる電流は、演算回路ＭＡＣのセルアレイＣＡに流れる。具体的には、図１６（Ａ）、及び図１６（Ｂ）に示すとおり、センサＳＮＣ［１］乃至ＳＮＣ［ｍ］のそれぞれからの電流は、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に流れる。
ここで、例えば、センサＳＮＣ［ｉ］（ここでのｉは、１以上ｍ以下の整数とする。）の感応膜ＫＮＭにニオイ成分ＮＯＩが付着する前において、センサＳＮＣ［ｉ］から流れる電流の量をＩａ［ｉ］とする。また、当該電流は、図９のタイミングチャートの時刻Ｔ１３から時刻Ｔ１４までの間に、配線ＸＣＬ［ｉ］に流れるものとする。
また、例えば、センサＳＮＣ［ｉ］の感応膜ＫＮＭにニオイ成分ＮＯＩが付着した後において、センサＳＮＣ［ｉ］から流れる電流の量をｘ［ｉ］Ｉａ［ｉ］＝Ｉａ［ｉ］＋ΔＩａ［ｉ］とする。また、当該電流は、図９のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までの間に、配線ＸＣＬ［ｉ］に流れるものとする。
上記の通り、回路ＳＣＡから演算回路ＭＡＣのセルアレイＣＡに、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］からの電流を流すことによって、ニオイ成分ＮＯＩに応じた、第２データｘ［１］乃至ｘ［ｍ］を演算回路ＭＡＣに入力することができる。これにより、セルアレイＣＡのセルＩＭにあらかじめ保持された第１データと、当該第２データとの積和演算を実行することができる。つまり、ニオイ成分ＮＯＩを入力データとした、ニューラルネットワークの演算を行うことができる。
また、当該ニューラルネットワークの演算としては、ニオイ成分ＮＯＩに対してパターン認識を行うアルゴリズムで組まれているものとする。また、当該ニューラルネットワークに用いられる第１データ（重み係数）は、機械学習などによってセルＩＭのノードＮＮに保持されているものとする。これにより、回路ＳＣＡからセルアレイＣＡに流れる、ニオイ成分ＮＯＩに応じた電流のパターンから、ニオイ成分ＮＯＩがどのようなニオイなのか、どのような分子のサイズなのか、及びどのような形状なのかを識別して、その結果をデータＤＴとして、臭覚センサＳＭＳから出力することができる。
＜触覚センサ＞
図２１は、触覚センサを有する電子機器の構成例を示すブロック図である。電子機器ＵＤＥは、一例として、触覚センサとして機能する検知部ＰＬＳと、演算回路ＭＡＣと、記憶部ＭＥＭＤと、を有する。また、検知部ＰＬＳは回路ＳＣＡを有し、回路ＳＣＡとしては、例えば、実施の形態３で説明した回路ＳＣＡとすることができる。
また、図２１に示す回路ＳＣＡの一例として、実施の形態３で説明した回路ＳＣＡと同様に、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］を有する。なお、図２１では、一例として、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、マトリクス状となるように配置されているが、必ずしもマトリクス状に配置しなくてもよい。センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］の並べ方については状況に応じて決めてもよい。
図２１に示したセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれは、圧力センサであって、外界からの圧力を検出するための検出用素子としている。なお、図２１には、物体ＯＢＪを図示しており、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、物体ＯＢＪと接触することによって、検知した信号を演算回路ＭＡＣに送信するものとする。当該信号としては、例えば、電圧、電流、それらの変化などとすることができる。
演算回路ＭＡＣには、実施の形態１で説明した演算回路ＭＡＣ１及び演算回路ＭＡＣ１Ａ、並びに実施の形態２で説明した演算回路ＭＡＣ２及び演算回路ＭＡＣ３のいずれか一を適用することができる。
図２１に示すとおり、演算回路ＭＡＣは、一例として、セルアレイＣＡと、変換回路ＩＴＲＺＳと、を有する。なお、図２１のセルアレイＣＡと、変換回路ＩＴＲＺＳと、については、図１９の演算回路ＭＡＣの説明を参酌する。
記憶部ＭＥＭＤは、一例として、演算回路ＭＡＣで計算された結果を保存する機能を有する。また、記憶部ＭＥＭＤは、当該結果をデータＤＴとして電子機器ＵＤＥの外部に出力する機能を有する。また、演算回路ＭＡＣにおいて、繰り返し演算が行われるとき、記憶部ＭＥＭＤは演算途中のデータを一時的に保持する機能を有してもよい。
検知部ＰＬＳに含まれている、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］としては、例えば、図２２（Ａ）及び図２２（Ｂ）に示すセンサＳＮＣとすることができる。図２２（Ａ）は、センサＳＮＣの平面図を示し、図２２（Ｂ）は、図２２（Ａ）に示す一点鎖線Ｂ１－Ｂ２の断面図を示している。
センサＳＮＣは、一例として、構造体ＫＺＵと、配線ＥＲＥａ１と、配線ＥＲＥａ２と、配線ＥＲＥｂ１と、配線ＥＲＥｂ２と、配線ＥＲＥｃ１と、配線ＥＲＥｃ２と、配線ＥＲＥｄ１と、配線ＥＲＥｄ２と、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、絶縁体ＳＳＭと、歪みゲージＤＧＨと、を有する。
歪みゲージＤＧＨは、構造体ＫＺＵに接続されている。また、歪みゲージＤＧＨ上には、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、が設けられている。
配線ＥＲＥａ１と、配線ＥＲＥａ２と、のそれぞれは、導電体ＣＮＥａを介して、互いに導通するように構造体ＫＺＵ上に設けられている。また、配線ＥＲＥｂ１と、配線ＥＲＥｂ２と、のそれぞれは、導電体ＣＮＥｂを介して、互いに導通するように構造体ＫＺＵ上に設けられている。また、配線ＥＲＥｃ１と、配線ＥＲＥｃ２と、のそれぞれは、導電体ＣＮＥｃを介して、互いに導通するように構造体ＫＺＵ上に設けられている。また、配線ＥＲＥｄ１と、配線ＥＲＥｄ２と、のそれぞれは、導電体ＣＮＥｄを介して、互いに導通するように構造体ＫＺＵ上に設けられている。
絶縁体ＳＳＭは、配線ＥＲＥａ１と、配線ＥＲＥａ２と、配線ＥＲＥｂ１と、配線ＥＲＥｂ２と、配線ＥＲＥｃ１と、配線ＥＲＥｃ２と、配線ＥＲＥｄ１と、配線ＥＲＥｄ２と、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、を覆うように、構造体ＫＺＵ及び歪みゲージＤＧＨの上方に設けられている。なお、絶縁体ＳＳＭについては、図２２（Ａ）には図示していない。
歪みゲージＤＧＨ及び絶縁体ＳＳＭとしては、可撓性を有する絶縁体とすることが好ましい。また、構造体ＫＺＵとしては、歪みに強い絶縁体を用いることが好ましい。
図２２（Ａ）及び図２２（Ｂ）に示すセンサＳＮＣにおいて、外部からの圧力が発生したとき、センサＳＮＣは、例えば、図２２（Ｃ）に示すとおり、歪みゲージＤＧＨに力が加わって、歪みが生じるものとする。これにより、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、絶縁体ＳＳＭと、に、歪みゲージＤＧＨと共に歪みが発生し、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、絶縁体ＳＳＭと、の形状も変化する。
導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、のそれぞれの形状が変化することで、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、のそれぞれの抵抗値も変化する。圧力の検知の前後において、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、のそれぞれの抵抗値が変化するため、センサＳＮＣは、配線ＥＲＥａ１と、配線ＥＲＥａ２と、配線ＥＲＥｂ１と、配線ＥＲＥｂ２と、配線ＥＲＥｃ１と、配線ＥＲＥｃ２と、配線ＥＲＥｄ１と、配線ＥＲＥｄ２と、によって、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、のそれぞれに定電流を流すことで、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、のそれぞれの電圧の変化から、当該圧力を検知することができる。
センサＳＮＣを触覚センサとする場合、例えば、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、を含む回路は、図２３（Ａ）に示す回路図のとおりに構成にしてもよい。回路ＣＩＲは、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、の少なくとも一を有する回路である。また、配線ＣＮＶＬは、定電圧を与える配線として機能する。
図２３（Ａ）には、回路ＣＩＲに、配線ＣＮＶＬからの定電圧を与えることによって、出力電流としてＩｏｕｔが得られる回路構成を示している。したがって、センサＳＮＣによって圧力を検知したとき、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、のそれぞれの抵抗値が変化するため、当該圧力の検知の前後において、電流Ｉｏｕｔも変化する。
なお、図２３（Ａ）に示す回路ＣＩＲの構成例としては、図２３（Ｂ）に示すとおり、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、を直列に電気的に接続した構成としてもよい。また、図２３（Ｃ）に示すとおり、導電体ＣＮＥａと、導電体ＣＮＥｂと、導電体ＣＮＥｃと、導電体ＣＮＥｄと、を並列に電気的に接続した構成としてもよい。
ここで、図２３（Ａ）に示す回路ＣＩＲが出力する電流Ｉｏｕｔが、図２１の演算回路ＭＡＣに入力されるものとする。具体的には、例えば、センサＳＮＣ［ｉ］（ここでのｉは、１以上ｍ以下の整数とする。）が圧力を検知する前において、センサＳＮＣ［ｉ］から流れる電流の量をＩｏｕｔ［ｉ］とする。また、当該電流は、図９のタイミングチャートの時刻Ｔ１３から時刻Ｔ１４までの間に、配線ＸＣＬ［ｉ］に流れるものとする。
また、例えば、センサＳＮＣ［ｉ］が圧力を検知した後において、センサＳＮＣ［ｉ］から流れる電流の量をｘ［ｉ］Ｉｏｕｔ［ｉ］＝Ｉｏｕｔ［ｉ］＋ΔＩｏｕｔ［ｉ］とする。また、当該電流は、図９のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までの間に、配線ＸＣＬ［ｉ］に流れるものとする。
上記の通り、回路ＳＣＡから演算回路ＭＡＣのセルアレイＣＡに、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］からの電流を流すことによって、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］によって検知した圧力に応じた、第２データｘ［１］乃至ｘ［ｍ］を演算回路ＭＡＣに入力することができる。これにより、セルアレイＣＡのセルＩＭにあらかじめ保持された第１データと、当該第２データとの積和演算を実行することができる。つまり、圧力を入力データとした、ニューラルネットワークの演算を行うことができる。
また、本発明の一態様に係る電子機器の構成は、検知部ＰＬＳに備わるセンサＳＮＣとして、図２２（Ａ）及び図２２（Ｂ）のセンサＳＮＣを適用した図２１の電子機器ＵＤＥに限定されない。例えば、図２１の電子機器ＵＤＥの検知部ＰＬＳに適用できる回路としては、図２４（Ａ）に示す検知部ＰＬＳＡの構成としてもよい。
図２４（Ａ）に示す検知部ＰＬＳＡは、絶縁体ＳＺ１と、コイルＩＤＣと、絶縁体ＳＺ２と、材料ＳＧと、材料ＭＧと、を有する。
絶縁体ＳＺ１には、センサＳＮＣとして機能するコイルＩＤＣが埋め込まれている。また、絶縁体ＳＺ２は、絶縁体ＳＺ１の上方に設けられ、材料ＳＧは絶縁体ＳＺ２の上方に設けられ、材料ＭＧは材料ＳＧの上方に設けられている。
コイルＩＤＣの一方の端子には、一例として、配線ＣＮＶＬが電気的に接続されている。配線ＣＮＶＬは、図２３（Ａ）乃至図２３（Ｃ）に図示した配線ＣＮＶＬと同様に、定電圧を与える配線として機能する。このため、配線ＣＮＶＬが定電圧を与えて、コイルＩＤＣの一方の端子と他方の端子との間に電圧を生じたとき、十分な時間が経過した後において、コイルＩＤＣの一方の端子と他方の端子との間に定常電流Ｉｏｕｔが発生する。
材料ＳＧとしては、弾性を有する材料とすることが好ましく、具体的には、エラストマーを用いることが好ましい。具体的には、材料ＳＧとしては、例えば、シリコーンゴムなどの合成樹脂などを用いることができる。
材料ＭＧとしては、例えば、磁気を発する金属材料が含まれているエラストマーを用いることが好ましい。具体的には、材料ＭＧとしては、磁場を発する金属材料（例えば、金属粉など）を含んだ熱硬化性エラストマーを用いることができる。
絶縁体ＳＺ２としては、例えば、材料ＭＧに含まれている金属材料が発する磁場を遮断しない絶縁体を用いることが好ましい。
図２４（Ａ）に示す検知部ＰＬＳＡは、押されるなどによって材料ＭＧの形状が変化したときに、材料ＭＧに含まれている金属材料の位置が変化する。このとき、金属材料の位置が変化することで、当該金属材料が発する磁場が変化するため、位置が変化した金属材料の近くのコイルＩＤＣにおいて、電磁誘導による起電力が発生する。
例えば、図２４（Ｂ）に示すとおり、指ＹＢによって材料ＭＧが凹んだとき、材料ＭＧに含まれている金属材料の位置が変化したことによって磁場が変化するため、指ＹＢに近いコイルＩＤＣにおいて、電磁誘導が起きる。これにより、指ＹＢに近いコイルＩＤＣに起電力が生じる。
このとき、コイルＩＤＣに流れる定常電流の量が一時的に変化する。例えば、指ＹＢに近いコイルＩＤＣに流れる電流の変化量をΔＩとしたとき、コイルＩＤＣの一方の端子と他方の端子との間に流れる電流量は、Ｉｏｕｔ＋ΔＩとなる。なお、このとき、ｘＩｏｕｔ＝Ｉｏｕｔ＋ΔＩを満たすｘも定義される。
ここで、図２４（Ａ）及び図２４（Ｂ）に示す触覚センサが出力する電流ＩｏｕｔとＩｏｕｔ＋ΔＩとのそれぞれが、図２１の演算回路ＭＡＣに入力されるものとする。具体的には、例えば、触覚センサに物体が触れる前において、触覚センサから配線ＸＣＬにＩｏｕｔの電流量が流れる。また、その電流は、図９のタイミングチャートの時刻Ｔ１３から時刻Ｔ１４までの間に、配線ＸＣＬに流れるものとする。
また、例えば、触覚センサに物体が触れることにより、触覚センサから配線ＸＣＬにＩｏｕｔ＋ΔＩの電流量が流れる。また、その電流は、図９のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までの間に、配線ＸＣＬ［ｉ］に流れるものとする。
上記の通り、回路ＳＣＡから演算回路ＭＡＣのセルアレイＣＡに、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］として図２４（Ａ）の触覚センサからの電流を流すことによって、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］によって触れた物体の形状に応じた、第２データｘ［１］乃至ｘ［ｍ］を演算回路ＭＡＣに入力することができる。これにより、セルアレイＣＡのセルＩＭにあらかじめ保持された第１データと、当該第２データとの積和演算を実行することができる。つまり、物体の形状を入力データとした、ニューラルネットワークの演算を行うことができる。
＜＜触覚センサの応用例＞＞
次に、検知部ＰＬＳとして触覚センサを適用した、図２１の電子機器ＵＤＥの応用例について、説明する。
図２５（Ａ）は、電子機器ＵＤＥを産業用のマニピュレータのハンド部に適用した構成例を示している。具体的には、図２５（Ａ）に示すハンド部１０の指部１１ａ及び指部１１ｂに、図２１の電子機器ＵＤＥに含まれている回路ＳＣＡが、センサＳＮＣが外界に露出するように、埋め込まれている。
ハンド部１０は、一例として、指部１１ａと、指部１１ｂと、関節部１２ａと、関節部１２ｂと、伸縮部１３と、支持部１４と、バス配線１５と、を有する。
指部１１ａ及び指部１１ｂは、一例として、物体を掴むための部分として機能する。また、図２５（Ａ）において、ハンド部１０は、物体を掴むための構造として組み立てられているが、本発明の一態様は、このハンド部１０の構成に限定されない。例えば、ハンド部１０の構成は、指部１１ａ又は指部１１ｂによって、物体をある一方向に押すための構造として組み立てられていてもよい（図示しない）。
関節部１２ａは、一例として、指部１１ａと伸縮部１３とのなす角度を変動させる機能を有する。また、同様に、関節部１２ｂも、一例として、指部１１ｂと伸縮部１３とのなす角度を変動させる機能を有する。関節部１２ａ及び関節部１２ｂのそれぞれは、指部１１ａ及び指部１１ｂと伸縮部１３との間のなす角度を変動させることで、指部１１ａ及び指部１１ｂによって物体を掴むことができる。
伸縮部１３は、一例として、関節部１２ａ及び関節部１２ｂとの間の長さを調節する機能を有する。伸縮部１３は、ハンド部１０が掴む物体の大きさによって、当該長さを調節することができる。
支持部１４は、一例として、ハンド部１０の全体を支える機能を有する。また、図２５には図示していないが、支持部１４には、例えば、物体にハンド部１０を近づけるための伸縮を行う機構、物体にハンド部１０を向けるための駆動軸などを備えることができる。
指部１１ａ及び指部１１ｂに備わっている回路ＳＣＡの複数のセンサＳＮＣは、電流及び電圧の一方又は双方を与えるためのバス配線１５が電気的に接続されている。当該配線は、一例として、指部１１ａと、指部１１ｂと、関節部１２ａと、関節部１２ｂと、伸縮部１３と、支持部１４と、の内側に設けられている。特に、センサＳＮＣによって、圧力の変化、又は物体の接触を検知する際に流れる電流は、バス配線１５を介して、例えば、ハンド部１０の本体側機器（図示しない）、又は当該本体機器に備わっている演算回路ＭＡＣの配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］（図１６（Ａ）及び図１６（Ｂ）参照）に入力されることが好ましい。そのため、バス配線１５は、演算回路ＭＡＣの配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されていることが好ましい。
ここで、ハンド部１０が、物体を掴むときの動作例について説明する。
図２５（Ｂ）は、ハンド部１０が物体ＯＢＪを掴む様子を図示している。このとき、指部１１ａ及び指部１１ｂのそれぞれに備わっている回路ＳＣＡのセンサＳＮＣの検知可能領域と物体ＯＢＪとが接触することによって、物体ＯＢＪに接触しているセンサＳＮＣから、バス配線１５を介して本体機器側に流れる電流の量に変化が生じる。本体機器は、当該電流の量の変化から、ハンド部１０の指部１１ａ及び指部１１ｂの一方又は双方に物体ＯＢＪが触れていることを認識することができる。
ところで、指部１１ａ及び指部１１ｂによって掴んだ物体ＯＢＪが、途中ではずれないようにするためには、物体ＯＢＪの形状を本体機器側で認識して、物体ＯＢＪの形状に合わせて、関節部１２ａ、関節部１２ｂ、伸縮部１３などを調節する必要がある。例えば、図２５（Ｂ）に示すとおり、ハンド部１０は、指部１１ａと、指部１１ｂと、が互いに平行になるように物体ＯＢＪを掴んでいるが、物体ＯＢＪの形状によっては、回路ＳＣＡには、物体ＯＢＪと接触していないセンサＳＮＣも含まれることがある。このとき、物体ＯＢＪと接触しないセンサＳＮＣから、バス配線１５を介して本体機器側に流れる電流の量は変化しないため、本体機器は、ハンド部１０の指部１１ａ及び指部１１ｂの一方又は双方に物体ＯＢＪが触れていないことを認識することができる。
つまり、指部１１ａと、指部１１ｂと、に含まれている回路ＳＣＡの複数のセンサＳＮＣのそれぞれから、バス配線１５に流れる電流の変化量によって、物体ＯＢＪが指部１１ａと、指部１１ｂと、の回路ＳＣＡに接している領域を表すことができる。これにより、複数のセンサＳＮＣから、バス配線１５を介して流れる電流が演算回路ＭＡＣに流れることによって、当該領域を演算回路ＭＡＣへの入力データとして扱うことができる。
ここで、指部１１ａと、指部１１ｂと、の回路ＳＣＡに含まれているセンサＳＮＣを、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］（ここでのｍは１以上の整数とする。）とする。また、図２５（Ａ）のときに、センサＳＮＣ［ｉ］（ここでのｉは１以上ｍ以下の整数とする。）から出力される電流をＩｏｕｔ［ｉ］とし、図２５（Ｂ）のときに、センサＳＮＣ［ｉ］から出力される電流をｘ［ｉ］Ｉｏｕｔ［ｉ］とする。このとき、物体ＯＢＪが指部１１ａと、指部１１ｂと、の回路ＳＣＡに接している領域を、ｘ［１］乃至ｘ［ｍ］で表すことができる。ｘ［１］乃至ｘ［ｍ］を第２データとして、演算回路ＭＡＣに入力することで、セルアレイＣＡのセルＩＭにあらかじめ保持された第１データと、当該第２データと、の積和演算を実行することができる。つまり、指部１１ａ及び指部１１ｂの回路ＳＣＡと物体ＯＢＪとが接触している領域、及び接触していない領域を入力データとした、ニューラルネットワークの演算を行うことができる。
また、当該ニューラルネットワークの演算としては、指部１１ａ及び指部１１ｂの回路ＳＣＡとハンド部１０によって掴まれる物体との接触する領域、及び接触しない領域に対してパターン認識を行うアルゴリズムで組まれているものとする。また、当該ニューラルネットワークに用いられる第１データ（重み係数）は、機械学習などによってセルＩＭのノードＮＮに保持されているものとする。これにより、回路ＳＣＡからセルアレイＣＡに流れる、指部１１ａ及び指部１１ｂの回路ＳＣＡとハンド部１０によって掴まれる物体との接触する領域、及び接触しない領域に応じた電流のパターンから、物体ＯＢＪの形状、サイズなどを識別することができる。
また、一度パターン認識を行って識別した物体ＯＢＪのデータをフィードバックして、ハンド部１０が物体ＯＢＪの掴み方を変更してもよい。具体的には、識別した物体ＯＢＪのデータから、物体ＯＢＪの形状に合うように、関節部１２ａ、関節部１２ｂ、伸縮部１３などを調節してもよい。これにより、図２５（Ｃ）に示すとおり、図２５（Ｂ）よりもハンド部１０が物体ＯＢＪを安定して掴むことができる。
なお、産業用のマニピュレータのハンド部は、図２５（Ａ）乃至図２５（Ｃ）のハンド部１０の構成に限定されない。例えば、産業用のマニピュレータのハンド部は、図２６（Ａ）に示す構成としてもよい。
図２６（Ａ）に示すハンド部１０Ａは、指部１１ａに複数の関節部１６ａが含まれている点と、指部１１ｂに複数の関節部１６ｂが含まれている点と、で図２５（Ａ）のハンド部１０と異なっている。また、図２６（Ａ）は、物体ＯＢＪを指部１１ａ及び指部１１ｂによって掴んでいる様子を図示している。
なお、指部１１ａ及び指部１１ｂのそれぞれに含まれている関節部１６ａ及び関節部１６ｂは、複数でなく、１個としてもよい。また、図２６（Ａ）では、異なるセンサＳＮＣ同士の間に関節部１６ａ又は関節部１６ｂが設けられているが、関節部１６ａ又は関節部１６ｂの位置は、ハンド部１０Ａが掴む物体を想定して自由に決めてもよい。
また、図２６（Ａ）では、複数のセンサＳＮＣに電気的に接続されているバス配線１５を省略している。
図２６に示す関節部１６ａ及び関節部１６ｂのそれぞれは、一例として、指部１１ａ及び指部１１ｂを内側又は外側に曲げるための機構を有する。このため、ハンド部１０Ａは、掴む物体の形状に応じて、指部１１ａ及び指部１１ｂの形を変えることができる。
例えば、先述した図２５（Ｂ）と図２５（Ｃ）と同様に、図２６（Ａ）の段階で、物体ＯＢＪの形状を、回路ＳＣＡに含まれている複数のセンサＳＮＣと、演算回路ＭＡＣと、によって算出して、物体ＯＢＪの形状に合うように、算出したデータから指部１１ａの関節部１６ａと指部１１ｂの関節部１６ｂとを調節することができる。これにより、図２６（Ｂ）に示すとおり、図２６（Ａ）よりも、ハンド部１０Ａが物体ＯＢＪを安定して掴むことができる。
また、本発明の一態様に係る電子機器は、上述したマニピュレータだけでなく、別のデバイスなどに適用することができる。例えば、本発明の一態様に係る電子機器を、触診などを行う医療機器などに適用することができる。
＜味覚センサ＞
図２７は、味覚センサを有する電子機器の構成例を示すブロック図である。電子機器ＳＩＴＡは、一例として、味覚センサとして機能する検知部ＣＨＭと、演算回路ＭＡＣと、記憶部ＭＥＭＤと、を有する。また、検知部ＣＨＭは回路ＳＣＡを有し、回路ＳＣＡとしては、例えば、実施の形態３で説明した回路ＳＣＡとすることができる。
また、図２７に示す回路ＳＣＡの一例として、実施の形態３で説明した回路ＳＣＡと同様に、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］を有する。なお、図２７では、一例として、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、マトリクス状となるように配置されているが、必ずしもマトリクス状に配置しなくてもよい。センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］の並べ方については状況に応じて決めてもよい。
図２７に示したセンサＳＮＣ［１］乃至センサＳＮＣ［ｍ］のそれぞれは、味覚センサであって、被評価物質に含まれている特定の呈味成分を検出するための検出用素子としている。ここでいう特定の呈味成分とは、人間の舌に五基本味、辛味、渋味などの反応を与える物質とする。なお、図２７には、被評価物質ＡＢＪを図示しており、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］は、被評価物質ＡＢＪと接触することによって、検知した信号を演算回路ＭＡＣに送信するものとする。当該信号としては、例えば、電圧、電流、それらの変化などとすることができる。
演算回路ＭＡＣは、臭覚センサ及び触覚センサで説明した演算回路ＭＡＣと同様の構成とすることができる。そのため、図２７の演算回路ＭＡＣについては、臭覚センサ及び触覚センサで説明した演算回路ＭＡＣの説明を参酌する。
記憶部ＭＥＭＤも、臭覚センサ及び触覚センサで説明した記憶部ＭＥＭＤと同様の構成とすることができる。そのため、図２７の記憶部ＭＥＭＤについては、臭覚センサ及び触覚センサで説明した記憶部ＭＥＭＤの説明を参酌する。
次に、検知部ＣＨＭに含まれている、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］について説明する。センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］としては、例えば、図２８（Ａ）及び図２８（Ｂ）に示すセンサＳＮＣとすることができる。図２８（Ａ）は、センサＳＮＣを含む検出用素子の構造の一例の斜視図を示す。図２８（Ｂ）は、図２８（Ａ）に示す一点鎖線Ｃ１－Ｃ２の断面図を示している。
図２８（Ａ）のセンサＳＮＣは、一例として、基材ＫＩＺに取り付けられた構成となっている。また、センサＳＮＣは、配線ＨＡＩＳ１と、配線ＨＡＩＳ２と、に電気的に接続されている。
センサＳＮＣは、一例として、図２８（Ｂ）に示すとおり、脂質膜ＳＳＴと、緩衝膜ＫＡＮと、参照電極ＤＥＮと、を有する。また、図２８（Ｂ）では、参照電極ＤＥＮは、緩衝膜ＫＡＮを介して、脂質膜ＳＳＴと、重畳するように設けられているが、参照電極ＤＥＮと、脂質膜ＳＳＴと、は互いに重畳していなくてもよい。
脂質膜ＳＳＴは、呈味成分と接触することによって、当該呈味成分に応じた電位を取得するための検知電極として機能し、脂質膜ＳＳＴは、脂質、可塑剤、ポリ塩化ビニルなどを有する。当該脂質は、一例として、親水部位ＳＩＮと疎水部位ＳＯＳとを含む脂質分子を有する。脂質膜ＳＳＴに水、基準となる溶液などが浸ることによって、脂質分子は、図２８（Ｂ）に示すとおり、脂質膜ＳＳＴの表面近傍において、親水部位ＳＩＮが膜の外側に向くように、かつ疎水部位ＳＯＳが膜の内側に向くように自主的に配置される。呈味物質に対する脂質膜ＳＳＴの応答としては、表面荷電密度、表面電位、水素イオンの結合率などの変化によって、脂質膜ＳＳＴの電位変化として現れる。
脂質膜ＳＳＴは、センシングする呈味成分、例えば、甘味、苦味、酸味、旨味、塩味、辛味、渋味などの反応を与える呈味成分によって、脂質と可塑剤との種類を変更、又は脂質と可塑剤との割合を調節すればよい。例えば、人間の舌に苦味を与える呈味成分をセンシングするセンサの場合、脂質膜ＳＳＴとしては、電荷を有する脂質の含量を少なくして疎水性を高めればよい。また、人間の舌に塩味を与える呈味成分をセンシングするセンサの場合、イオンとの静電相互作用を起こしやすくするために、荷電脂質の含量を多くして親水性を高めればよい。
緩衝膜ＫＡＮは、脂質膜ＳＳＴと参照電極ＤＥＮとの間に電荷の移動が行われないようにする機能を有する。このため、緩衝膜ＫＡＮは、絶縁体であることが好ましい。
参照電極ＤＥＮは、呈味成分ごとに応じた参照電位を取得するための電極として機能する。
脂質膜ＳＳＴは、一例として、配線ＨＡＩＳ１に電気的に接続されている。また、参照電極ＤＥＮは、一例として、配線ＨＡＩＳ２に電気的に接続されている。
図２８（Ａ）及び図２８（Ｂ）に示したセンサＳＮＣは、被評価物質ＡＢＪを含む溶液などに浸けることによって、脂質膜ＳＳＴと、参照電極ＤＥＮとの間に電位差が生じる。当該電位差は被評価物質ＡＢＪ及び溶液の濃度によって決まるため、被評価物質ＡＢＪの味を判定するときは、当該電位差を解析すればよい。
特に、図２７の電子機器ＳＩＴＡによって取得した当該電位差の解析を行う場合、演算回路ＭＡＣに入力するために、当該電位差を電流値に変換することが好ましい。例えば、検知部ＣＨＭは、図２８（Ｃ）に示すブロック図の通り、脂質膜ＳＳＴで取得した電位Ｖｉｎと、参照電極ＤＥＮで取得した電位Ｖｒｅｆと、を電圧電流変換回路ＶＩＣに入力して、電圧電流変換回路ＶＩＣからＶｉｎとＶｒｅｆとの電位差に応じた電流Ｉを出力する構成とすることが好ましい。この電流Ｉが、図２７の電子機器ＳＩＴＡにおいて、検知部ＣＨＭから演算回路ＭＡＣに入力される。
電圧電流変換回路ＶＩＣは、２個の入力端子と、１個の出力端子と、を有し、２個の入力端子のそれぞれに入力された電位差を電流に変換して、当該電流を出力端子に出力する機能を有する。
ここで、例えば、図２７に示すセンサＳＮＣ［ｉ］に対して被評価物質ＡＢＪを含む溶液などに浸ける前における、電圧電流変換回路ＶＩＣの出力端子から出力される電流をＩｏｕｔ［ｉ］とする。なお、電流Ｉｏｕｔ［ｉ］は、図９のタイミングチャートの時刻Ｔ１３から時刻Ｔ１４までの間に、配線ＸＣＬ［ｉ］に流れるものとする。なお、センサＳＮＣ［ｉ］に対して被評価物質ＡＢＪを含む溶液などに浸ける前とは、センサＳＮＣ［ｉ］が外界の空気に触れている場合、センサＳＮＣ［ｉ］が基準となる液体（被評価物質ＡＢＪを含まない溶液、例えば純水などとすることができる）に触れている場合、などを含むものとする。
また、例えば、図２７に示すセンサＳＮＣ［ｉ］に対して被評価物質ＡＢＪを含む溶液などに浸けた前における、電圧電流変換回路ＶＩＣの出力端子から出力される電流をｘ［ｉ］Ｉｏｕｔ［ｉ］＝Ｉｏｕｔ［ｉ］＋ΔＩｏｕｔ［ｉ］とする。また、当該電流は、図９のタイミングチャートの時刻Ｔ２２から時刻Ｔ２３までの間に、配線ＸＣＬ［ｉ］に流れるものとする。
上記の通り、回路ＳＣＡから演算回路ＭＡＣのセルアレイＣＡに、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］からの電流を流すことによって、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］によって検知した複数の味覚情報に応じた、第２データｘ［１］乃至ｘ［ｍ］を演算回路ＭＡＣに入力することができる。これにより、セルアレイＣＡのセルＩＭにあらかじめ保持された第１データと、当該第２データとの積和演算を実行することができる。つまり、複数の味覚情報を入力データとした、ニューラルネットワークの演算を行うことができる。
なお、当該ニューラルネットワークの演算としては、例えば、センサＳＮＣ［１］乃至センサＳＮＣ［ｍ］によって検知した複数の味覚情報に対してパターン認識を行うアルゴリズムとすることができる。また、当該ニューラルネットワークに用いられる第１データ（重み係数）は、機械学習などによってセルＩＭのノードＮＮに保持されているものとする。これにより、回路ＳＣＡからセルアレイＣＡに流れる、被評価物質ＡＢＪに応じた電流のパターンから、被評価物質ＡＢＪがどのような人間の舌にどのような味を与えるかを識別して、その結果をデータＤＴとして、電子機器ＳＩＴＡから出力することができる。
図２９（Ａ）に、図２７の電子機器ＳＩＴＡの一例の斜視図を示す。図２９（Ａ）の電子機器ＳＩＴＡには、検知部ＣＨＭとして、図２８（Ａ）及び図２８（Ｂ）のセンサＳＮＣ及び基材ＫＩＺが複数備えられており、電子機器ＳＩＴＡが駆動することで、複数のセンサＳＮＣが、被評価物質ＡＢＪを含む溶液ＹＥＫに浸されることができる構造体となっている。つまり、電子機器ＳＩＴＡは、電子機器ＳＩＴＡの一回の駆動によって、複数のセンサＳＮＣから被評価物質ＡＢＪに含まれている複数の種類の呈味成分を同時に検出する機能を有する。
図２９（Ａ）の電子機器ＳＩＴＡは、センサＳＮＣ及び基材ＫＩＺの他に、第１筐体ＫＹＴ１と、第２筐体ＫＹＴ２と、第３筐体ＫＹＴ３と、軸ＪＩＫと、台座ＤＡＺと、ケーブルベア（登録商標）ＣＢと、を有する。また、図２９（Ａ）には、容器ＹＯＫと、被評価物質ＡＢＪが含まれている溶液ＹＥＫと、も図示している。
図２９（Ｂ）に図２９（Ａ）の電子機器ＳＩＴＡの検知部ＣＨＭの拡大図を示す。第１筐体ＫＹＴ１は、図２９（Ｂ）に示すとおり、センサＳＮＣが取り付けられた基材ＫＩＺを複数個取り付けができる構造体である。また、複数のセンサＳＮＣの１個は、五基本味、辛味、渋味などから選ばれた１つの味を検出するセンサとすることができる。また、例えば、甘味などは、ショ糖、キシリトール、合成甘味料など複数の呈味成分があるため、必要な呈味成分ごとにセンサＳＮＣが取り付けられた基材ＫＩＺを用意すればよい。このように、複数のセンサＳＮＣのそれぞれを、互いに異なる味を検出する味覚センサとすることによって、電子機器ＳＩＴＡの一回の駆動によって、複数のセンサＳＮＣから被評価物質ＡＢＪに含まれている呈味成分を同時に検出することができる。
また、第１筐体ＫＹＴ１は、一例として、図２８（Ａ）に示す配線ＨＡＩＳ１及び配線ＨＡＩＳ２が第１筐体ＫＹＴ１の内部の回路に電気的に接続されている構成とすることができる。なお、図２９（Ｂ）には、第１筐体ＫＹＴ１及び配線ＨＡＩＳ２を図示していない。また、第１筐体ＫＹＴ１は、第２筐体ＫＹＴ２に構造的に接続されている。なお、図２９（Ａ）に示す電子機器ＳＩＴＡは、第１筐体ＫＹＴ１と第２筐体ＫＹＴ２とを１つの筐体としてまとめた構成としてもよい。また、基材ＫＩＺに設けられている配線ＨＡＩＳ１及び配線ＨＡＩＳ２は、第１筐体ＫＹＴ１を介して、第２筐体ＫＹＴ２に電気的に接続されている。
第２筐体ＫＹＴ２は、軸ＪＩＫに沿って昇降を行うことができる構造体である。例えば、第２筐体ＫＹＴ２は、モータなどの駆動用の部品が含まれており、当該部品によって第２筐体ＫＹＴ２自体を昇降することができる。第２筐体ＫＹＴ２が軸ＪＩＫに沿って昇降を行うことで、第１筐体ＫＹＴ１を同時に昇降することができる。これにより、複数の基材ＫＩＺに取り付けられているセンサＳＮＣを上下に動かすことができる。
第３筐体ＫＹＴ３には、台座ＤＡＺ及び軸ＪＩＫが構造的に接続されている。また、第３筐体ＫＹＴ３は、第２筐体ＫＹＴ２の昇降を制御する機能を有してもよい。この場合、第３筐体ＫＹＴ３と、第２筐体ＫＹＴ２と、を電気的に接続する配線が設けられていることが好ましい。
また、第３筐体ＫＹＴ３には、図２７に示す演算回路ＭＡＣと記憶部ＭＥＭＤが含まれている。この場合、第３筐体ＫＹＴ３と、センサＳＮＣと、を電気的に接続する配線が設けられていることが好ましい。つまり、電子機器ＳＩＴＡは、センサＳＮＣで検出した被評価物質に含まれている呈味成分に関する情報を第３筐体ＫＹＴ３に送信して、第３筐体ＫＹＴ３に含まれる演算回路ＭＡＣによって当該情報を解析する構成としてもよい。
第３筐体ＫＹＴ３と、第１筐体ＫＹＴ１及び第２筐体ＫＹＴ２の一方又は双方との間に、複数の配線によって電気信号のやりとりを行う場合、図２９（Ａ）に示す通り、電子機器ＳＩＴＡにはケーブルベア（登録商標）ＣＢが設けられていることが好ましい。ケーブルベアＣＢには、配線が含まれており、当該複数の配線によって、第３筐体ＫＹＴ３と、第２筐体ＫＹＴ２と、の間が電気的に接続されている。ケーブルベアＣＢによって当該複数の配線を束ねることによって、第１筐体ＫＹＴ１及び第２筐体ＫＹＴ２が上下に昇降しても、当該複数の配線がばらけることがないようにすることができる。なお、電子機器ＳＩＴＡにおいて、必ずしもケーブルベアＣＢを用いなくてもよい。また、ケーブルベアＣＢを用いず、当該複数の配線の代わりにＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を代替として用いてもよい。
なお、上述した説明では、第３筐体ＫＹＴ３には、図２７に示す演算回路ＭＡＣ及び記憶部ＭＥＭＤが含まれているものとして説明したが、本発明の一態様に係る半導体装置を有する電子機器の構成は、これに限定されない。例えば、図２７の演算回路ＭＡＣ及び記憶部ＭＥＭＤは、第１筐体ＫＹＴ１又は第２筐体ＫＹＴ２に含まれている構成としてもよく、又は、演算回路ＭＡＣと記憶部ＭＥＭＤは互いに異なる筐体に含まれている構成としてもよい。
台座ＤＡＺは、容器ＹＯＫを設置するためのスペースとして機能する。又は、台座ＤＡＺは、電子機器ＳＩＴＡが自立するための足として機能してもよい。又は、第２筐体ＫＹＴ２が軸ＪＩＫにそって上下に昇降する機能を有さない場合、代わりに、台座ＤＡＺが上下に昇降する機能を設けてもよい。これにより、電子機器ＳＩＴＡは、台座ＤＡＺが上がることでセンサＳＮＣを溶液ＹＥＫに浸す構成とすることができる。
なお、本発明の一態様に係る半導体装置を含む電子機器の構成は、図２９（Ａ）及び図２９（Ｂ）に限定されない。本発明の一態様に係る半導体装置を含む電子機器は、状況に応じて、図２９（Ａ）及び図２９（Ｂ）に示した構成を変更したものとしてもよい。
例えば、図２９（Ｂ）に示している第１筐体ＫＹＴ１に取り付けられている基材ＫＩＺの構成を、図２９（Ｃ）に示すとおりに変更してもよい。図２９（Ｃ）は、一例として、脂質膜ＳＳＴが取り付けられた複数の基材ＫＩＺＡと、参照電極ＤＥＮが取り付けられた１個の基材ＫＩＺＢと、が第１筐体ＫＹＴ１に取り付けられている構成を示している。つまり、図２９（Ｃ）の構成は、参照電位を取得するための参照電極ＤＥＮを１個にまとめた構成となっている。このため、当該参照電位の取得を１個の参照電極ＤＥＮ（基材ＫＩＺＢ）のみで取得できるので、図２９（Ｂ）よりも配線数を少なくすることができる。図２９（Ｃ）の構成を電子機器ＳＩＴＡに適用しても、図２９（Ｂ）の構成を適用した電子機器ＳＩＴＡと同様に、複数の基材ＫＩＺＡに取り付けられた脂質膜ＳＳＴのそれぞれにおいて溶液ＹＥＫに含まれている被評価物質ＡＢＪに応じた複数の電位と、当該参照電位と、のそれぞれの電位差を取得することができる。
本実施の形態で説明したとおり、上記の実施の形態で説明した演算回路ＭＡＣとセンサを組み合わせることで、臭気センサ及び触覚センサを含む電子機器、臭気センサ及び味覚センサを含む電子機器、などを実現することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、階層型のニューラルネットワークについて説明する。なお、階層型のニューラルネットワークの演算は、上記の実施の形態で説明した半導体装置を用いることによって行うことができる。
＜階層型のニューラルネットワーク＞
階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図３０（Ａ）に示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図３０（Ａ）には、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図３０（Ａ）において、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
なお、図３０（Ａ）には、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ－１）、ニューロンＮｍ （ｋ－１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ－１）層のニューロンＮｉ （ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目する。
図３０（Ｂ）には、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
具体的には、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれの出力信号であるｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ－１）層のニューロンＮｉ （ｋ－１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ－１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（５．１）で表すことができる。
つまり、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）には、それぞれの信号に対応する重み係数（ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ－１） ｊ （ｋ）・ｚ１ （ｋ－１）乃至ｗｍ （ｋ－１） ｊ （ｋ）・ｚｍ （ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（５．２）となる。
また、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（５．２）は、次の式に書き直すことができる。
ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線形ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を“－１”若しくは“１”、又は、“０”若しくは“１”、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、この場合、活性化関数は３値、例えば出力は“－１”、“０”、若しくは“１”とするステップ関数、又は、“０”、“１”、若しくは“２と”するステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、“－２”、“－１”、“０”、“１”、若しくは“２”とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などが出来る。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることが出来る。
ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（５．１）、式（５．２）（又は式（５．３））、式（５．４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
実施の形態１で述べた演算回路ＭＡＣ１を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ－１］ （ｋ－１） ｓ［ｋ］ （ｋ）（ｓ［ｋ－１］は１以上ｍ以下の整数とし、ｓ［ｋ］は１以上ｎ以下の整数とする）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（ｋ－１）層のニューロンＮｓ［ｋ－１］ （ｋ－１）からの出力信号ｚｓ［ｋ－１］ （ｋ－１）を第２データとして、第２データに応じた電流量を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、変換回路ＩＴＲＺに入力される電流量ＩＳから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）とすることができる。
また、実施の形態１で述べた演算回路ＭＡＣ１を、上述した出力層として適用する場合、重み係数ｗｓ［Ｒ－１］ （Ｒ－１） ｓ［Ｒ］ （Ｒ）（ｓ［Ｒ－１］は１以上の整数とし、ｓ［Ｒ］は１以上ｑ以下の整数とする）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（Ｒ－１）層のニューロンＮｓ［Ｒ－１］ （Ｒ－１）からの出力信号ｚｓ［Ｒ－１］ （Ｒ－１）を第２データとして、第２データに応じた電流量を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、変換回路ＩＴＲＺに入力される電流量ＩＳから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｒ層のニューロンＮｓ［Ｒ］ （Ｒ）の出力信号ｚｓ［Ｒ］ （Ｒ）とすることができる。
なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
また、実施の形態２で述べた、変換回路ＩＴＲＺＤ［ｊ］を図１２の変換回路ＩＴＲＺＤ４とした演算回路ＭＡＣ２を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ－１］ （ｋ－１） ｓ［ｋ］ （ｋ）を第１データとして、第１データに応じた電流量を同じ列の各回路ＣＥＳのセルＩＭとセルＩＭｒに順次記憶させて、第（ｋ－１）層のニューロンＮｓ［ｋ－１］ （ｋ－１）からの出力信号ｚｓ［ｋ－１］ （ｋ－１）を第２データとして、第２データに応じた電流量を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、変換回路ＩＴＲＺＤ４に入力される電流量ＩＳ、及びＩＳｒから第１データと第２データとの積和に応じた活性化関数の値を算出することができる。つまり、当該値を信号として第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）とすることができる。また、変換回路ＩＴＲＺＤ４は、当該値に応じた電流量を出力する構成となっているため、例えば、第（ｋ＋１）層の複数のニューロンに入力される、第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）は、電流とすることができる。つまり、第（ｋ＋１）層の隠れ層として演算回路ＭＡＣ２を適用する場合、演算回路ＭＡＣ２の配線ＸＣＬに入力される第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）は、回路ＸＣＳで生成せず、第ｋ層の隠れ層の演算回路ＭＡＣ２の変換回路ＩＴＲＺＤ４から出力された電流とすることができる。
具体的には、図３１に示す演算回路を用いることによって、上述した階層型のニューラルネットワークの演算を行うことができる。図３１の演算回路は、一例として、図１０の演算回路ＭＡＣ２と同様の構成の演算回路ＭＡＣ２－１と、図１０の演算回路ＭＡＣ２において回路ＸＣＳを設けていない構成の演算回路ＭＡＣ２－２と、を有する。なお、演算回路ＭＡＣ２－１のセルアレイＣＡには、ｍ×ｎ個の回路ＣＥＳがマトリクス状に配置され、演算回路ＭＡＣ２－２のセルアレイＣＡには、ｎ×ｔ個（ｔは１以上の整数とする。）の回路ＣＥＳがマトリクス状に配置されている。また、演算回路ＭＡＣ２－１の配線ＯＬ［１］乃至配線ＯＬ［ｎ］のそれぞれは、演算回路ＭＡＣ２－２の配線ＸＣＬ［１］乃至配線ＸＣＬ［ｎ］に電気的に接続されている。
例えば、図３１の演算回路ＭＡＣ２－１で、第（ｋ－１）層のニューロンと第ｋ層のニューロンとの間の重み係数を第１データとして、セルアレイＣＡの回路ＣＥＳ［１，１］乃至回路ＣＥＳ［ｍ，ｎ］に保持し、第（ｋ－１）層のニューロンＮｓ［ｋ－１］ （ｋ－１）からの出力信号ｚｓ［ｋ－１］ （ｋ－１）を第２データとして、第２データに応じた電流量を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、配線ＯＬ［１］乃至配線ＯＬ［ｎ］のそれぞれから第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を出力することができる。なお、出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）のそれぞれの値は、変換回路ＩＴＲＺＤ４［１］乃至変換回路ＩＴＲＺＤ４［ｎ］から出力される電流の量として表すことができる。
ここで、図３１の演算回路ＭＡＣ２－２で、第ｋ層のニューロンと第（ｋ＋１）層のニューロンとの間の重み係数を第１データとして、セルアレイＣＡの回路ＣＥＳ［１，１］乃至回路ＣＥＳ［ｎ，ｔ］に保持し、各行の配線ＸＣＬに流れる電流量、すなわち第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を第２データとすることで、配線ＯＬ［ｓ［ｋ＋１］］（ここでのｓ［ｋ＋１］は１以上ｔ以下の整数とする）から第（ｋ＋１）層のニューロンＮｓ［ｋ＋１］ （ｋ＋１）の出力信号ｚｓ［ｋ＋１］ （ｋ＋１）を出力することができる。
ところで、実施の形態２で説明したとおり、図３１の演算回路ＭＡＣ２－１の変換回路ＩＴＲＺＤ４［１］乃至変換回路ＩＴＲＺＤ４［ｎ］には、図１２、図１３（Ａ）及び図１４（Ａ）乃至図１４（Ｃ）のいずれか一の変換回路ＩＴＲＺＤ４を適用することで、変換回路ＩＴＲＺＤ４［１］乃至変換回路ＩＴＲＺＤ４［ｎ］はＲｅＬＵ関数として作用する。そのため、例えば、回路ＣＥＳ［１，ｊ］乃至回路ＣＥＳ［ｍ，ｊ］における積和演算の結果が“負”であるとき、変換回路ＩＴＲＺＤ４から配線ＯＬ［ｊ］に流れる電流量は、理想的には０となることが好ましい。しかし、実際には、変換回路ＩＴＲＺＤ４から配線ＯＬ［ｊ］に微小の電流量が流れる、又は配線ＯＬ［ｊ］から変換回路ＩＴＲＺＤ４に微小の電流量が流れる場合がある。
そのため、階層型のニューラルネットワークの次層以降の演算を適切に行うための演算回路ＭＡＣ２－２の構成例を図３２に示す。図３２に示す演算回路ＭＡＣ２－２は、図１０の演算回路ＭＡＣ２においてセルアレイＣＡに配置されている回路ＣＥＳを、ｍ×ｎのマトリクス状からｎ×ｔのマトリクス状に変更し、かつ回路ＸＣＳを設けていない構成となっている。また、演算回路ＭＡＣ２－２のセルアレイＣＡの回路ＣＥＳは、ｎ×ｔのマトリクス状に配置されているため、図３２に記載している配線、回路などの符号に付与している［ ］などの括弧内の値も変更している。
さらに、図３２の演算回路ＭＡＣ２－２では、一例として、演算回路ＭＡＣ２－２に配線ＴＭ［１］、配線ＴＭ［ｎ］、配線ＴＨ［１，ｈ］（ｈは１以上ｔ以下の整数である。）、配線ＴＨ［ｎ，ｈ］、配線ＴＨｒ［１，ｈ］、配線ＴＨｒ［ｎ，ｈ］を設けた回路構成の例を示している。図３２の演算回路ＭＡＣ２－２において、セルＩＭｒｅｆ［１］のトランジスタＦ２ｍのバックゲートには配線ＴＭ［１］が電気的に接続され、セルＩＭｒｅｆ［ｎ］のトランジスタＦ２ｍのバックゲートには配線ＴＭ［ｎ］が電気的に接続され、セルＩＭ［１，ｈ］のトランジスタＦ２のバックゲートには配線ＴＨ［１，ｈ］が電気的に接続され、セルＩＭｒ［１，ｈ］のトランジスタＦ２ｒのバックゲートには配線ＴＨｒ［１，ｈ］が電気的に接続され、セルＩＭ［ｎ，ｈ］のトランジスタＦ２のバックゲートには配線ＴＨ［ｎ，ｈ］が電気的に接続され、セルＩＭｒ［ｎ，ｈ］のトランジスタＦ２ｒのバックゲートには配線ＴＨｒ［ｎ，ｈ］が電気的に接続されている。
配線ＴＭ［１］、配線ＴＭ［ｎ］、配線ＴＨ［１，ｈ］、配線ＴＨ［ｎ，ｈ］、配線ＴＨｒ［１，ｈ］、配線ＴＨｒ［ｎ，ｈ］のそれぞれに低レベル電位を与えることによって、それぞれの配線に電気的に接続されているバックゲートを有するトランジスタのしきい値電圧を高くすることができる。これにより、演算回路ＭＡＣ２－１の配線ＯＬに流れる微小の電流量が、演算回路ＭＡＣ２－２のセルＩＭｒｅｆを介して、配線ＶＥに流れることを防ぐことができる。つまり、変換回路ＩＴＲＺＤ４［１］乃至変換回路ＩＴＲＺＤ４［ｎ］における出力特性を、ＲｅＬＵ関数に近づけることができる。そのため、階層型のニューラルネットワークの次層の演算を適切に行うことができる。
また、例えば、図３２の演算回路ＭＡＣ２－２の構成を、図３１の演算回路ＭＡＣ２－１に適用してもよい。このような構成にすることによって、演算回路ＭＡＣ２－２と同様に、演算回路ＭＡＣ２－１に含まれているトランジスタＦ２とトランジスタＦ２ｒとトランジスタＦ２ｍとのそれぞれのしきい値電圧も変動させることができる。
なお、図３２では、配線ＴＭ［１］、配線ＴＭ［ｎ］、配線ＴＨ［１，ｈ］、配線ＴＨ［ｎ，ｈ］、配線ＴＨｒ［１，ｈ］、配線ＴＨｒ［ｎ，ｈ］を図示しているが、図３２の演算回路ＭＡＣ２－２は、例えば、配線ＴＭ［１］と配線ＴＨ［１，ｈ］と配線ＴＨｒ［１，ｈ］とを１本の配線としてまとめ、かつ配線ＴＭ［ｎ］と配線ＴＨ［ｎ，ｈ］と配線ＴＨｒ［ｎ，ｈ］とを１本の配線としてまとめた構成としてもよい。
上述した通り、階層型のニューラルネットワークの演算を、図３１に示す演算回路を構成することにより、演算回路ＭＡＣ２－１で出力したニューロンの出力信号の値（電流量）をそのまま演算回路ＭＡＣ２－２に入力することができるため、階層型のニューラルネットワークの演算を、一例として、第１層から連続して行うことができる。また、演算回路ＭＡＣ２－１の配線ＯＬ［１］乃至配線ＯＬ［ｎ］から出力された出力信号を、外部回路等によって一時的に記憶する必要が無いため、一時記憶に必要な記憶装置を別途設けなくてもよい。つまり、図３１の演算回路を構成することによって、回路面積を低減することができ、また、一時記憶のためのデータ送信に必要な電力を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
図３３に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図３５（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図３５（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図３５（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しない特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２、演算回路ＭＡＣ３などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しない半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００として、トランジスタＦ１及びトランジスタＦ１ｍに適用することにより、セルＩＭ、セルＩＭｒｅｆなどに書き込んだ電位を長時間保持することができる。
本実施の形態で説明する半導体装置は、一例として、図３３に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２、演算回路ＭＡＣ３などに含まれる容量などとすることができる。なお、回路構成によっては、図３３に示す容量素子６００は必ずしも設けなくてもよい。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２、演算回路ＭＡＣ３などに含まれるトランジスタなどに適用することができる。具体的には、例えば、図５（Ａ）乃至図５（Ｃ）の変換回路ＩＴＲＺ１乃至変換回路ＩＴＲＺ３が有するオペアンプＯＰ１などに含まれているトランジスタとすることができる。なお、図３３では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２、演算回路ＭＡＣ３などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成としてもよく、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成としてもよい。
また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
トランジスタ３００は、図３５（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化アルミニウムガリウム（ＧａＡｌＡｓ）、窒化ガリウム（ＧａＮ）などを有する材料で形成してもよい。また、上述した領域には、結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いてもよい。また、トランジスタ３００は、上述した領域に、ヒ化ガリウム、ヒ化アルミニウムガリウム等を含むことで、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）とすることができる。
低抵抗領域３１４ａ及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、又は窒化タンタルといった材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン又はアルミニウムといいった金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図３３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、及び駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図３４に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム又は窒化アルミニウムを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素といった不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８及び導電体３３０が埋め込まれている。なお、導電体３２８及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ及び配線（例えば、導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン又はモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム又は銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図３３において、絶縁体３５０、絶縁体３５２及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４及び導電体３５６上に、配線層を設けてもよい。例えば、図３３において、絶縁体３６０、絶縁体３６２及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４及び導電体３６６上に、配線層を設けてもよい。例えば、図３３において、絶縁体３７０、絶縁体３７２及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４及び導電体３７６上に、配線層を設けてもよい。例えば、図３３において、絶縁体３８０、絶縁体３８２及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素又は水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０及び絶縁体５１４には、例えば、基板３１１又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素又は不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素及び水分といった不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２及び絶縁体５１６として、酸化シリコン膜又は酸化窒化シリコン膜を用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図３５（Ａ）及び図３５（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。なお、本明細書等では、導電体５４２ａと導電体５４２ｂとをまとめて、導電体５４２と記載する。
また、図３５（Ａ）及び図３５（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図３５（Ａ）及び図３５（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図３５（Ａ）及び図３５（Ｂ）に示すように、絶縁体５８０、導電体５６０及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図３３、図３５（Ａ）及び図３５（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成及び駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０及び導電体５６０と、重なるように配置する。これにより、導電体５６０及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。また、当該配線の導電性を高く維持できる場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。なお、本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）と呼称する場合がある。
金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０又は酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素、又は水若しくは水素といった不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４及び酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、トランジスタ５００の周辺部から酸化物５３０への水素といった不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、図３５（Ａ）及び図３５（Ｂ）のトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、ＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補償すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが大きく、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３未満であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼称する、またはＭＩＳ構造を主としたダイオード接合構造と呼称する場合がある。
なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合、がある。
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる。
また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
また、図３５（Ａ）及び図３５（Ｂ）では、導電体５４２ａ及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、図３５（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムとハフニウムとを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２が酸化するのを抑制することができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とすることが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、図３５（Ａ）及び図３５（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子及び酸素分子の一方又は双方）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料には、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼称することができる。
また、導電体５６０ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素とを添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコンと、空孔を有する酸化シリコンと、のそれぞれは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、及び水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜又は酸化窒化シリコン膜を用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６及び導電体５４８が埋め込まれている。
導電体５４６及び導電体５４８は、容量素子６００、トランジスタ５００又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８及び導電体３３０と同様の材料を用いて設けることができる。
なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素又は水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分及び水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素又は水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
また、導電体５４６上及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２及び導電体６１０は、同時に形成することができる。
導電体６１２及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図３３では、導電体６１２及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン又はモリブデンといった高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）又はＡｌ（アルミニウム）を用いればよい。
導電体６２０及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
次に、図３３及び図３４に図示している、ＯＳトランジスタの別の構成例について説明する。
図３６（Ａ）及び図３６（Ｂ）は、図３５（Ａ）、及び図３５（Ｂ）に示すトランジスタ５００の変形例であって、図３６（Ａ）は、トランジスタ５００のチャネル長方向の断面図であり、図３６（Ｂ）はトランジスタ５００のチャネル幅方向の断面図である。なお、図３６（Ａ）及び図３６（Ｂ）に示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
図３６（Ａ）及び図３６（Ｂ）に示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図３５（Ａ）及び図３５（Ｂ）に示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図３５（Ａ）及び図３５（Ｂ）に示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図３５（Ａ）及び図３５（Ｂ）に示す構成のトランジスタ５００と異なる。
図３６（Ａ）及び図３６（Ｂ）に示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
図３６（Ａ）及び図３６（Ｂ）に示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子及び水素分子の一方又は双方）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
図３７は、トランジスタ５００及びトランジスタ３００を図３６（Ａ）及び図３６（Ｂ）に示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。
また、図３６（Ａ）及び図３６（Ｂ）に示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図３６（Ａ）及び図３６（Ｂ）のトランジスタ５００は、変更例として、図３８（Ａ）及び図３８（Ｂ）に示すトランジスタにすることができる。図３８（Ａ）はトランジスタのチャネル長方向の断面図であり、図３８（Ｂ）はトランジスタのチャネル幅方向の断面図である。図３８（Ａ）及び図３８（Ｂ）に示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図３６（Ａ）及び図３６（Ｂ）に示すトランジスタと異なる。
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えばＩｎ－Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図３５（Ａ）及び図３５（Ｂ）に示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図３８（Ａ）及び図３８（Ｂ）に示す構成のトランジスタは、例えば、図３３及び図３４に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した半導体装置、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２及び演算回路ＭＡＣ３に含まれるトランジスタなどに適用することができる。なお図３８（Ａ）及び図３８（Ｂ）に示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００及びトランジスタ５００以外のトランジスタにも適用することができる。
図３９は、トランジスタ５００を図３５（Ａ）に示すトランジスタの構成とし、トランジスタ３００を図３８（Ａ）に示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図３７と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図３９に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。
次に、図３３、図３４、図３７及び図３９の半導体装置に適用できる容量素子について説明する。
図４０（Ａ）乃至図４０（Ｃ）では、図３３、図３４、図３７及び図３９に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図４０（Ａ）は容量素子６００Ａの平面図であり、図４０（Ｂ）は容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図４０（Ｃ）は容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。なお、本明細書中において、酸化窒化ハフニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化ハフニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物またはシリコン及びハフニウムを有する窒化物などがある。
または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ又は容量素子に起きるリーク電流といった問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図４０（Ａ）乃至図４０（Ｃ）では、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
また、図４０（Ａ）乃至図４０（Ｃ）では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
なお、図３３、図３４、図３７、図３９、図４０（Ａ）、図４０（Ｂ）及び図４０（Ｃ）に示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図４１（Ａ）乃至図４１（Ｃ）に示すシリンダ型の容量素子６００Ｂとしてもよい。
図４１（Ａ）は容量素子６００Ｂの平面図であり、図４１（Ｂ）は容量素子６００Ｂの一点鎖線Ｌ３－Ｌ４における断面図であり、図４１（Ｃ）は容量素子６００Ｂの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
図４１（Ｂ）において、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
また、図４１（Ｃ）では、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６５１は、前述した通り、開口部を有し、当該開口部は導電体６１１に重畳している。
導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
図４１（Ａ）乃至図４１（Ｃ）に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム及びコバルトから選ばれた一種又は複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図４２（Ａ）を用いて説明を行う。図４２（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図４２（Ａ）に示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図４２（Ａ）に示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図４２（Ｂ）に示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図４２（Ｂ）に示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図４２（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図４２（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図４２（Ｂ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図４２（Ｂ）に示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図４２（Ｃ）に示す。図４２（Ｃ）は、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図４２（Ｃ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図４２（Ｃ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図４２（Ａ）とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、及び金属原子が置換することで原子間の結合距離が変化すること、によって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、又は欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物、又は欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上記のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上３ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域と、は明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼称する場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコン、又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、又は炭素の濃度と、酸化物半導体との界面近傍のシリコン、又は炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオンとなりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図４３（Ａ）を用いて説明する。
図４３（Ａ）に示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化をしてもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
ダイシング工程を行うことにより、図４３（Ｂ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図４３（Ａ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程と、素子を作製するための装置と、に応じて、適宜変更することができる。
＜電子部品＞
図４３（Ｃ）に電子部品４７００及び電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図４３（Ｃ）に示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図４３（Ｃ）に示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図４３（Ｃ）は、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図４３（Ｄ）に電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５と、複数の半導体装置４７１０と、が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰ又はＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図４３（Ｄ）では、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図４４には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
図４４に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋、または声紋といった生体認証を行うアプリケーションなどが挙げられる。また、情報端末５５００は、上記実施の形態の半導体装置を適用することで、上述したアプリケーションを低消費電力で実行することができる。
［ウェアラブル端末］
また、図４４には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４及びバンド５９０５を有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な経路を選択して誘導するナビゲーションシステムなどが挙げられる。また、情報端末５９００は、上記実施の形態の半導体装置を適用することで、上述したアプリケーション又はシステムを低消費電力で実行することができる。
［情報端末］
また、図４４には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図４４に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図４４には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２及び冷凍室用扉５８０３を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、又は電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能を有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図４４には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２及びボタン５２０３を有する。
更に、図４４には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２と、を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図４４に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、又はスライド式つまみを備えることができる。また、コントローラ７５２２は、図４４に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー及び音声の一方又は双方によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図４４では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（例えば、ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図４４には移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、又はエアコンの設定を表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。また、当該半導体装置を用いることによって、低消費電力の自動運転システムを実現することができるため、例えば、当該システムを電気自動車に搭載する場合は当該システムによる消費電力が抑制され、結果として自動車の航続距離を向上させることができる。
なお、上記では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図４４には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、又はビューファインダーを別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図４４には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５及び接続部６３０６を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。また、ビデオカメラ６３００を上記実施の形態で説明した半導体装置を適用することによって、ビデオカメラ６３００の上述した動作などに必要な消費電力を低減することができる。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図４５（Ａ）は、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図４５（Ａ）は、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
図４５（Ｂ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４５（Ｂ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
図４５（Ｂ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図４５（Ｂ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
図４５（Ｃ）は、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
図４５（Ｃ）には、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
［報知器］
上記実施の形態で説明した半導体装置は、報知器に適用することができる。
図４６（Ａ）には、報知器６９００が図示されており、報知器６９００は、感知機６９０１と、受信機６９０２と、発信機６９０３と、を有する。
感知機６９０１は、センサ回路６９０４、通気口６９０５及び操作キー６９０６を有する。通気口６９０５を通過した検知対象物は、センサ回路６９０４にセンシングされる。センサ回路６９０４としては、例えば、漏水、漏電、ガス漏洩、火災、氾濫する恐れのある河川の水位、地震の震度、放射線などを検知対象物とする検知器とすることができる。特に、火災時の煙、ガス漏洩、放射線などを検知対象物とする場合、実施の形態４で説明した臭覚センサＳＭＳを用いることができる。
感知機６９０１は、例えば、規定値以上の検知対象物がセンサ回路６９０４にて感知されると、その情報を受信機６９０２に送る。受信機６９０２は、表示部６９０７、操作キー６９０８、操作キー６９０９及び配線６９１０を有する。受信機６９０２は、感知機６９０１からの情報に従って、発信機６９０３の動作を制御する。発信機６９０３は、スピーカ６９１１及び照明装置６９１２を有する。発信機６９０３は、発信機６９０３からの命令に従って、警報を発信する機能を有する。図４６（Ａ）では、発信機６９０３が、スピーカ６９１１を用いた音声による警報と、赤色灯などの照明装置６９１２を用いた光による警報とを共に行う例を示しているが、いずれか一方のみの警報またはそれ以外の警報を、発信機６９０３が行うようにしてもよい。
また、センサ回路が火災報知器として機能する場合、警報の発信に伴い、シャッターなどの防火設備に、所定の動作を行う旨の命令を受信機６９０２が送るようにしてもよい。また、図４６（Ａ）では、受信機６９０２と感知機６９０１との間において無線で信号の送受信が行われる場合を例示したが、配線等を介して信号の送受信が行われていてもよい。また、図４６（Ａ）では、受信機６９０２から発信機６９０３へ、配線６９１０を介して信号の送信が行われている場合を例示したが、無線で信号の送信が行われていてもよい。また、実施の形態４で説明した臭覚センサＳＭＳを用いることで、燃焼によって発生した煙から、どのような可燃物が燃えているかを特定することができる場合がある。特に、火災は可燃物によって消火方法が異なるため、火災原因となっている可燃物を特定することは、早期に消火することに繋げることができる。
［ロボット］
上記で説明した半導体装置は、ロボットに適用することができる。
図４６（Ｂ）は、ロボットの一例を示している。ロボット６１４０は、それぞれの触覚センサ６１４１ａ乃至触覚センサ６１４１ｅを有する。ロボット６１４０は、触覚センサ６１４１ａ乃至触覚センサ６１４１ｅを用いて、対象物をつかむことができる。触覚センサ６１４１ａ乃至触覚センサ６１４１ｅとしては、例えば、対象物に触れたときの接地面積に応じて、対象物に対して電流が流れる機能を有し、流れる電流の量からロボット６１４０が対象物をつかんでいるという認識をすることができる。
図４６（Ｃ）は、産業用ロボットの一例を示している。産業用ロボットは、駆動範囲を細かく制御するために複数の駆動軸を有することが好ましい。産業用ロボット６１５０は、機能部６１５１、制御部６１５２、駆動軸６１５３、駆動軸６１５４及び駆動軸６１５５を備えた例を示している。機能部６１５１は画像検出モジュールなどのセンサを有していることが好ましい。
また、機能部６１５１は、対象物をつかむ、切る、溶接する、塗布する、貼付するなどの機能のいずれか一もしくは複数の機能を有していることが好ましい。産業用ロボット６１５０は、応答性が向上すると、生産性が比例して向上する。また、産業用ロボット６１５０が精密な動作を行うためには、微小電流を検知するセンサなどを設けることが好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
上記の実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２又は演算回路ＭＡＣ３の構成において、第１データと第２データとの積和演算が適切に行われているかを確認するため、実際に回路を作製して、当該回路について測定を行った。
＜ＯＳトランジスタ＞
初めに作製した回路に含まれるＯＳトランジスタについて説明する。上記実施の形態で説明したとおり、ＯＳトランジスタに含まれる酸化物半導体のバンドギャップは、シリコンよりも大きくすることによって、ＯＳトランジスタのオフ電流を低くすることができる。また、バックゲートを有するＯＳトランジスタにおいて、バックゲートに電位を与えることによって、しきい値電圧を補正することができる。
例えば、温度変化によって、ＯＳトランジスタのしきい値電圧が変動した場合においても、バックゲートに適切な電位を与えることによって、ＯＳトランジスタのしきい値電圧を補正することができる。図４８は、－４０℃、２７℃及び８５℃のそれぞれにおける、ＯＳトランジスタ（チャネル長は３５０ｎｍ、チャネル幅は３５０ｎｍとなっている）のゲート－ソース間電圧とドレイン電流の特性を示したグラフである。また、－４０℃のときにはバックゲートに０．３５Ｖの電位を与え、２７℃のときにはバックゲートに０．０Ｖの電位を与え、８５℃のときにはバックゲートに－０．３Ｖの電位を与えている。また、比較のためにｎチャネル型のＳｉトランジスタ（チャネル長は６０ｎｍ、チャネル幅は１２０ｎｍとなっている）のゲート－ソース間電圧とドレイン電流の特性も示している。
図４８に示すとおり、各温度において、ＯＳトランジスタのバックゲートに適切な電位を与えることによって、温度による、ゲート－ソース間電圧に対するドレイン電流の量への影響を小さくすることができる。また、図４８に示すとおり、ＯＳトランジスタのオフ電流が、ｎチャネル型のＳｉトランジスタのオフ電流よりも小さくなることを確認できる。
ＯＳトランジスタは、化学気相成長法、及び物理気相成長法の一方又は双方を用いて形成することができるため、例えば、シリコンを材料とする半導体基板に形成されたＣＭＯＳ回路上に、ＯＳトランジスタを積層することができる。つまり、ＣＭＯＳ回路上にＯＳトランジスタを形成したモノリシック積層の半導体装置を作製することができる。
＜乗算回路＞
演算回路を半導体基板上に形成し、ダイとして試作した。図４９は、実際に作製した当該ダイの上面を撮影した画像である。
図４９において、ダイは、領域ＣＡａと、領域ＣＡｂと、領域ＣＡｃと、領域ＣＡｄと、領域ＣＡｅと、を有する。領域ＣＡａは、セルＩＭが１２８行１２８列のマトリクス状に配置されたセルアレイを有し、領域ＣＡｂは、セルＩＭが３２行３２列のマトリクス状に配置されたセルアレイを有し、領域ＣＡｃは、セルＩＭが４行４列のマトリクス状に配置されたセルアレイを有し、領域ＣＡｄは、１個のセルＩＭを有し、領域ＣＡｅは、１個のセルＩＭを有する。
図４７には、実際に作製した演算回路の一部の構成を示している。図４７に示すセルＩＭ、及びセルＩＭｒｅｆのそれぞれは、図２のセルアレイＣＡのある行に設けられているセルＩＭ及びセルＩＭｒｅｆに相当する。そのため、図４７のセルＩＭとセルＩＭｒｅｆとは、同じ行の配線ＷＳＬに電気的に接続され、また、図４７のセルＩＭとセルＩＭｒｅｆとは、同じ行の配線ＸＣＬに電気的に接続されている。また、図４７のセルＩＭ及びセルＩＭｒｅｆの回路構成については、図２の演算回路ＭＡＣ１の説明を参酌する。
また、セルＩＭ及びセルＩＭｒｅｆに含まれているトランジスタＦ１、トランジスタＦ２、トランジスタＦ１ｍ及びトランジスタＦ２ｍのそれぞれのサイズとしては、チャネル長を３５０ｎｍ、チャネル幅を３５０ｎｍとした。
実施の形態１で説明した通り、図４７に示すトランジスタＦ２及びトランジスタＦ２ｍは、サブスレッショルド領域、すなわち、ゲート電圧の変化に対してドレイン電流が指数関数的に変化する領域で動作するように、トランジスタＦ２及びトランジスタＦ２ｍのそれぞれのソース、ドレイン、ゲートには適切な電圧がバイアスされるものとする。
また、配線ＶＥが与える電位を接地電位として０Ｖとした。
初めに、配線ＷＳＬに高レベル電位を入力して、トランジスタＦ１及びトランジスタＦ１ｍをオン状態にする。次に、配線ＷＣＬに基準電流ＩＷ０のＷ倍の電流ＷＩＷ０を入力し、配線ＸＣＬに基準電流ＩＸ０を入力する。このとき、トランジスタＦ１のゲート電圧は、トランジスタＦ１のソース－ドレイン間に電流ＷＩＷ０が流しうる電圧に自己収束的に設定され、かつトランジスタＦ１ｍのゲート電圧は、トランジスタＦ１ｍのソース－ドレイン間に電流ＩＸ０が流しうる電圧に自己収束的に設定される。トランジスタＦ１及びトランジスタＦ１ｍのそれぞれのゲート電圧が収束した後、配線ＷＳＬに低レベル電位を入力して、トランジスタＦ１及びトランジスタＦ１ｍをオフ状態にして、トランジスタＦ１及びトランジスタＦ１ｍのそれぞれのゲート電圧を保持する。なお、これらの動作は、図９のタイミングチャートの時刻Ｔ１２から時刻Ｔ１４までの動作に相当し、以後、第１動作と呼称する。
次に、配線ＸＣＬに基準電流ＩＸ０のＸ倍の電流ＩＸ＝ＸＩＸ０を入力し、配線ＷＣＬには定電圧Ｖｄを印加する。このとき、配線ＸＣＬの電圧が変化するため、トランジスタＦ１のゲート電圧は容量素子Ｃ５の容量結合によって変動する。このとき、トランジスタＦ１のソース－ドレイン間に流れる電流は、基準電流ＩＷ０のＹ倍の電流ＩＹ＝ＹＩＷ０が流れるものとする。また、トランジスタＦ１及びトランジスタＦ２は、サブスレッショルド領域で動作するため、ＹＩＷ０＝ＷＸＩＷ０とすることができる。つまり、ＹはＷとＸとの積となる。なお、これらの動作は、図９のタイミングチャートの時刻Ｔ２１から時刻Ｔ２３までの動作に相当し、以後、第２動作と呼称する。
＜＜乗算特性＞＞
ここで、ＩＷ０を１ｎＡ、ＩＸ０を１ｎＡ、Ｖｄを１Ｖとして、Ｗ及びＸのそれぞれを０．０から１．０まで０．１刻みで変化させたときのＩＸ－ＩＹ特性を測定した。図５０（Ａ）に、その測定結果であるＩＸ－ＩＹ特性を示す。特に、ＩＹは、Ｗを決定した第１動作後の第２動作において、トランジスタＦ１のソース－ドレイン間に流れる電流を３０回測定した中央値を示している。また、ＩＹのばらつきσは、０．１ｎＡ未満であった。
図５０（Ａ）のＩＸ－ＩＹ特性から、各Ｗの値におけるＸと、ＩＹと、の相関係数は、０．９６９以上であることが見積もられた。このことから、図４７の回路におけるＷとＸとの乗算特性（Ｙ＝ＷＸ）は良好であることがいえる。
＜＜保持特性＞＞
また、図４７に示した回路の保持特性を調べるため、第１動作においてＷ＝１．０とし、第１動作の直後（０ｓ）と、１０８０００ｓ経過後と、のそれぞれのＩＸ－ＩＹ特性を測定した。図５０（Ｂ）にその測定結果であるＩＸ－ＩＹ特性を示す。図５０（Ｂ）に示す通り、第１動作の直後（０ｓ）から１０８０００ｓ経過までにおけるＩＹの変化量は、３％未満であった。このことから、図４７の回路における保持特性は良好であることがいえる。
＜＜電流書き込みと電圧書き込みとによる素子ばらつきの違い＞＞
上述した第１動作及び第２動作は、配線ＷＣＬ及び配線ＸＣＬに所望の電流を供給して、ＷとＸとの乗算を行う動作（以後、電流書き込み方式と呼称し、図ではＣｕｒｒｅｎｔ ｗｒｉｔｉｎｇと表記する）であるが、トランジスタＦ１及びトランジスタＦ１ｍのそれぞれのゲートに電圧を書き込んで、ＷとＸとの乗算を行う動作（以後、電圧書き込み方式と呼称し、図ではＶｏｌｔａｇｅ ｗｒｉｔｉｎｇと表記する）も原理的に可能である。ここでは、電流書き込み方式と、電圧書き込み方式と、によって、素子ばらつきσがどの程度表れるかを調査した。
なお、素子ばらつきσの測定として、図４７に示した回路を１６個準備し、それぞれの回路で、電流書き込み方式の乗算及び電圧書き込み方式の乗算を行った。
図５１（Ａ）には、１６個の図４７の回路において、電流書き込み方式で乗算を行ったときのＩＸ－ＩＹ特性を示し、図５１（Ｂ）には、１６個の図４７の回路において、電圧書き込み方式で乗算を行ったときのＩＸ－ＩＹ特性を示している。図５１（Ａ）、及び図５１（Ｂ）より、電圧書き込み方式ではＩＹの素子ばらつきσは３９％であったが、電流書き込み方式ではＩＹの素子ばらつきσは７％であった。つまり、図４７の回路は、電流書き込み方式で乗算を行うことによって、電圧書き込み方式よりも素子ばらつきを低減することができることが確認できた。
次に、ＩＹの素子ばらつきσの、各素子におけるトランジスタＦ１とトランジスタＦ１ｍとのしきい値電圧の差ΔＶｔｈの依存性について調査を行った。図５２は、ＩＸ＝１．０ｎＡとしたときにおける、各素子におけるΔＶｔｈとＩＹの関係を示したグラフである。なお、各素子におけるトランジスタＦ１のしきい値電圧をＶｔｈとし、トランジスタＦ１ｍのしきい値電圧をＶｔｈｍとして、トランジスタＦ１とトランジスタＦ１ｍのそれぞれのしきい値電圧の差をΔＶｔｈ＝Ｖｔｈｍ－Ｖｔｈとしている。
電圧書き込み方式の場合、図５２より、素子ばらつきσは、ΔＶｔｈの指数関数で近似することができる。具体的には、電圧書き込み方式におけるＩＹは、サブスレッショルドスロープ（Ｓ値）を１００ｍＶとした指数関数（ＩＹ＝１０ΔＶｔｈ／０．１００）にフィッティングしている。また、ΔＶｔｈの素子ばらつきの測定を行ったところ、ΔＶｔｈ＝±２１ｍＶであった。これを、フィッティングした指数関数に代入すると、ＩＹ＝０．６２Ａ、又は１．６２となり、ΔＶｔｈ＝０のときのＩＹとの差は、ΔＩＹ＝－０．３８、又は０．６２となる。電圧書き込み方式でのＩＹの素子ばらつきσは３９％なので、ΔＶｔｈ＝０のときのＩＹからの変化量ΔＩＹ＝－０．３８の絶対値は、これに概ね近い値となった。つまり、ΔＶｔｈの素子ばらつき２１ｍＶがσに反映していることが分かる。また、電流書き込み式の場合、ＩＹの素子ばらつきσは７％なので、ΔＶｔｈ＝０のときのＩＹからの変化量は、ΔＩＹ＝０．０７とする。ここで、１－０．０７＝１０ΔＶｔｈ／０．１００をΔＶｔｈについて解くと、ΔＶｔｈ＝３ｍＶとなる。つまり、電流書き込み式の場合、図５２より、素子ばらつきσは、フィッティングした指数関数のΔＶｔｈに換算すると±３ｍＶ程度まで低減しており、ＩＹの素子ばらつきを補正できていることが分かる。
＜電流回路＞
セルＩＭに含まれているトランジスタＦ１は、サブスレッショルド領域で動作を行うため、トランジスタＦ１のソース－ドレイン間に流れる基準電流ＩＷ０及びＷＩＷ０は、例えば、１．０×１０－１２Ａ以上１．０×１０－８Ａ以下の電流量とする必要がある。同様に、セルＩＭｒｅｆに含まれているトランジスタＦ１ｍも、サブスレッショルド領域で動作を行うため、トランジスタＦ１ｍのソース－ドレイン間に流れる基準電流ＩＸ０及びＸＩＸ０は、例えば、１．０×１０－１２Ａ以上１．０×１０－８Ａ以下の電流量とする必要がある。
図５３（Ａ）及び図５３（Ｂ）には、実際に作製した、上述した低電流の出力が可能な回路を示している。図５３（Ａ）に示す電流回路ＩＤＡＣは、図３（Ａ）の回路ＷＣＳ、図３（Ｃ）の回路ＸＣＳに相当する。このため、図５３（Ａ）の電流回路ＩＤＡＣの回路構成は、図３（Ａ）の回路ＷＣＳと、図３（Ｃ）の回路ＸＣＳと、のそれぞれの説明を参酌する。
図５３（Ａ）の電流回路ＩＤＡＣは、８ビットの信号に応じて、配線ＯＵＴＬに電流を出力する構成となっている。具体的には、配線Ｄ［１］乃至配線Ｄ［８］のそれぞれに、１ビット目乃至８ビット目の値（例えば、高レベル電位又は低レベル電位とすることができる）が入力されることによって、電流回路ＩＤＡＣに含まれる電流源ＣＳは、当該値に応じて、電流を出力するかどうかが定まる。また、配線Ｄ［ｓ］（ここでのｓは、１以上８以下の整数とする。）には、２ｓ－１個の電流源ＣＳが電気的に接続されている。電流源ＣＳが電流量としてＩｕｔを出力する場合、例えば、配線Ｄ［ｓ］に高レベル電位が入力されたときに、配線Ｄ［ｓ］に電気的に接続されている電流源ＣＳは、合計２ｓ－１×Ｉｕｔの電流を出力する。このため、電流回路ＩＤＡＣは、８ビットの信号に応じて、Ｉｕｔと、１から２５６までの整数と、の積の電流を出力することができる。
図５３（Ａ）の電流回路ＩＤＡＣに含まれている電流源ＣＳは図５３（Ｂ）に示す電流源ＣＳとしており、図５３（Ｂ）の電流源ＣＳは図４（Ａ）の電流源ＣＳ１に相当する。このため、図５３（Ｂ）の電流源ＣＳは、図４（Ａ）の電流源ＣＳ１の説明を参酌する。
図５３（Ｂ）の電流源ＣＳに含まれているトランジスタＴｒ１及びトランジスタＴｒ２のサイズは、チャネル長を３５０ｎｍとし、チャネル幅を３５０ｎｍとしている。
また、実施の形態１でも説明した通り、トランジスタＴｒ１の第１端子－第２端子間には、トランジスタＴｒ１がサブスレッショルド領域で動作するときの電流範囲の電流が流れる。つまり、電流源ＣＳが流す電流Ｉｕｔは、トランジスタＴｒ１がサブスレッショルド領域で動作するときの電流範囲の電流とすることができる。
また、配線ＶＤＤＬが与える電位を２Ｖとしている。また、配線ＯＵＴＬは０．５Ｖにバイアスされている。また、配線Ｄ［１］乃至配線Ｄ［８］には、各ビットのデータが“０”の場合は０Ｖ、“１”の場合は２Ｖを与える。
図５４（Ａ）は、電流回路ＩＤＡＣに８ビットの信号が入力されたときの、電流回路ＩＤＡＣが配線ＯＵＴＬに出力する電流の出力特性を示したグラフである。図５４（Ａ）の出力特性より、図５３（Ａ）の電流回路は、８ビットの信号に対して、ほぼ線形に１．０×１０－１２以上５．０×１０－１１以下の電流を出力できることが確認できた。
図５４（Ｂ）は、電流回路ＩＤＡＣが配線ＯＵＴＬに出力した電流のＩＮＬ（Ｉｎｔｅｇｒａｌ Ｎｏｎ－Ｌｉｎｅａｒｉｔｙ）及びＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎ－Ｌｉｎｅａｒｉｔｙ）を示している。また、図５４（Ａ）及び図５４（Ｂ）より、電流回路ＩＤＡＣのＥＮＯＢ（有効ビット数）は５．０４ビットであることが確認できた。
実施例１で説明した図４７の乗算回路と、図５３（Ａ）の電流回路ＩＤＡＣと、によって、どの程度の性能を有するニューラルネットワークを構築できるかを確認するため、回路シミュレータを用いて計算を行った。
初めに、回路構成について説明する。図５５は、上記の実施の形態で説明した図１０の演算回路ＭＡＣ２を基として、回路シミュレータに入力した回路構成である。図５５に示すセルＩＭ（セルＩＭｒ）、及びセルＩＭｒｅｆは、図４７のセルＩＭ及びセルＩＭｒｅｆのそれぞれに相当し、回路ＮＵＣは、図１０に示す変換回路ＩＴＲＺＤに相当する。また、図５５に示す複数の電流回路ＩＤＡＣ＿Ｘは回路ＸＣＳ（例えば、図３（Ｃ）に示す回路ＸＣＳ）に相当し、図５５に示す複数の電流回路ＩＤＡＣ＿Ｗは回路ＷＣＳ（例えば、図３（Ａ）に示す回路ＷＣＳ）に相当する。
また、回路ＮＵＣは、電流源とカレントミラー回路を有し、配線ＷＣＬと配線ＷＣＬｒのそれぞれに流れる電流の差分を配線ＯＬに出力する機能を有する。例えば、回路ＮＵＣは、図１４（Ｂ）又は図１４（Ｃ）に示す変換回路ＩＴＲＺＤ４に相当する。
図５５に示す演算回路は、図１０の演算回路ＭＡＣ２を基に構成しているため、正の重み係数（第１データ）だけでなく負の重み係数を、セルＩＭ及びセルＩＭｒに保持することができる。図５５に示す演算回路では、複数のセルＩＭに電気的に接続されている配線ＷＣＬに、正の重み係数とニューロンの信号（第２データ）の積和に応じた電流が流れ、複数のセルＩＭｒに電気的に接続されている配線ＷＣＬｒに、負の重み係数とニューロンの信号の積和に応じた電流が流れる。
回路ＮＵＣは、カレントミラー回路ＣＭ２によって、配線ＷＣＬに流れる電流と配線ＷＣＬｒに流れる電流との差分電流Ｉｐｎを配線ＯＬに出力する。
次に、図５７の演算回路と全結合型のニューラルネットワークとの関係について説明する。なお、当該ニューラルネットワークは、入力層と、隠れ層と、出力層と、の３つの層を有するものとして説明する。
入力層では、図５５に示す電流回路ＩＤＡＣ＿Ｘによって、ニューラルネットワークに入力されたデータに応じた電流が生成されて、各行の配線ＸＣＬに当該電流が流れる。そして、セルＩＭ、及びセルＩＭｒに保持されている、入力層のニューロンと隠れ層のニューロンとの間の重み係数と、当該電流と、の積和に応じた電流Ｉｐｎが配線ＯＬに出力される。つまり、電流Ｉｐｎは、隠れ層のニューロンが出力する信号に相当する。
そのため、隠れ層のニューロンと出力層のニューロンとの間の重み係数と、隠れ層のニューロンが出力する信号と、の積和を実行する演算回路は、隠れ層のニューロンが出力する信号が、電流回路ＩＤＡＣ＿Ｘで生成するのではなく、配線ＯＬから直接、配線ＸＣＬに入力される構成としている。
また、その構成に加えて、隠れ層のニューロンと出力層のニューロンとの間の重み係数と、隠れ層から出力される信号と、の積和を実行する演算回路に含まれるトランジスタＦ２及びトランジスタＦ２ｍのしきい値電圧を、入力層のニューロンと隠れ層のニューロンとの間の重み係数と、入力層から出力される信号と、の積和を実行する演算回路に含まれるトランジスタＦ２及びトランジスタＦ２ｍのしきい値電圧よりも、およそ０．２Ｖ高く設定している。これによって、隠れ層のニューロンが出力する信号（電流Ｉｐｎ）は、図５６に示す出力特性となることが、回路シミュレータを用いた計算から分かった。なお、図５６において、Ｉｐは配線ＷＣＬに流れる電流の総和とし、Ｉｎは配線ＷＣＬｒに流れる電流の総和としている。また、図５６には、Ｉｎ＝０ｎＡと、Ｉｎ＝１０ｎＡと、Ｉｎ＝２０ｎＡと、Ｉｎ＝３０ｎＡと、それぞれの場合を示している。図５６に示す出力特性は、ＲｅＬＵ関数に相当する出力特性である。つまり、回路ＮＵＣは、差分演算だけでなく、活性化関数演算を兼ねた回路とすることができる。
次に、ＭＮＩＳＴデータベースを用いた手書き文字認識のシミュレーションを行った結果について説明する。
本手書き文字認識のシミュレーションでは、図５７に示す階層型のニューラルネットワークを用いた。図５７に示すニューラルネットワークは、３層全結合ニューラルネットワークであり、入力層のニューロンの数を７８４個とし、隠れ層のニューロンの数を１００個とし、出力層のニューロンの数を１０個とした。なお、図５７では、手書き文字として“９”を入力した場合について、図示している。
入力層のニューロンの数を７８４とし、隠れ層のニューロンの数を１００としているため、１回目の演算では、図５５において、ｍを７８４とし、ｎを１００とした演算回路を用いた。また、隠れ層のニューロンの数を１００とし、出力層のニューロンの数を１０としているため、２回目の演算では、図５５において、ｍを１００とし、ｎを１０とした演算回路を用いた。
当該シミュレーションでは、図５１（Ａ）及び図５２の電流書き込み方式のばらつきも考慮している。このニューラルネットワークでモデル計算を行ったところ、入力されたデータの推論精度は９２．６％となった。また、消費電流は２．１μＡであり、演算効率は３７８０ＴＯＰＳ／Ｗとなった。このため、図５５に示した演算回路を用いたニューラルネットワークによる手書き文字認識は、十分な認識精度を有することがいえる。
また、参考として、下記表５に、本願出願人が開発した演算回路と、他の研究グループ（Ａ乃至Ｃ）などが開発した演算回路と、の比較を示す。
なお、表５において、Ａの内容は、Ｘ．Ｇｕｏ ｅｔ ａｌ．， ＩＥＤＭ，２０１７， ｐ．１５１を引用し、Ｂの内容は、Ｒ．Ｍｏｃｈｉｄａ ｅｔ ａｌ．， ＶＬＳＩ， ２０１８， ｐ．１７５を引用し、Ｃの内容は、Ｓ．Ｋ．Ｇｏｎｕｇｏｎｄｌａ， ｅｔ ａｌ．， ＩＳＳＣＣ， ２０１８， ｐ．４９０を引用している。
ＣＤＶ：回路、ＭＡＣＬ［１］：演算回路、ＭＡＣＬ［２］：演算回路、ＭＡＣＬ［３］：演算回路、ＭＡＣＬ［４］：演算回路、ＭＡＣ１：演算回路、ＭＡＣ１Ａ：演算回路、ＭＡＣ２：演算回路、ＭＡＣ２－１：演算回路、ＭＡＣ２－２：演算回路、ＭＡＣ３：演算回路、ＷＣＳ：回路、ＸＣＳ：回路、ＩＤＡＣ：電流回路、ＩＤＡＣ＿Ｗ：電流回路、ＩＤＡＣ＿Ｘ：電流回路、ＷＳＤ：回路、ＩＴＲＺ［１］：変換回路、ＩＴＲＺ［ｎ］：変換回路、ＩＴＲＺ１：変換回路、ＩＴＲＺ２：変換回路、ＩＴＲＺ３：変換回路、ＩＴＲＺＤ［ｊ］：変換回路、ＩＴＲＺＤ１：変換回路、ＩＴＲＺＤ２：変換回路、ＩＴＲＺＤ３：変換回路、ＩＴＲＺＤ４：変換回路、ＩＴＲＺＤ４［１］：変換回路、ＩＴＲＺＤ４［ｎ］：変換回路、ＮＵＣ：回路、ＳＷＳ１：回路、ＳＷＳ２：回路、ＣＡ：セルアレイ、ＣＡａ：領域、ＣＡｂ：領域、ＣＡｃ：領域、ＣＡｄ：領域、ＣＡｅ：領域、ＳＣＡ：回路、ＶＩＮＩ：回路、ＩＭ：セル、ＩＭ［１，１］：セル、ＩＭ［１，ｊ］：セル、ＩＭ［ｍ，ｊ］：セル、ＩＭ［ｉ，ｊ］：セル、ＩＭ［ｍ，１］：セル、ＩＭ［１，ｎ］：セル、ＩＭ［ｍ，ｎ］：セル、ＩＭ［１，ｈ］：セル、ＩＭ［ｎ，ｈ］：セル、ＩＭｒ［１，ｊ］：セル、ＩＭｒ［ｉ，ｊ］：セル、ＩＭｒ［ｍ，ｊ］：セル、ＩＭｒ［１，ｈ］：セル、ＩＭｒ［ｎ，ｈ］：セル、ＩＭｓ［ｉ，ｊ］：セル、ＩＭｓｒ［ｉ，ｊ］：セル、ＩＭｒｅｆ：セル、ＩＭｒｅｆ［１］：セル、ＩＭｒｅｆ［ｉ］：セル、ＩＭｒｅｆ［ｍ］：セル、ＩＭｒｅｆ［ｎ］：セル、ＩＭｒｅｆｓ［ｉ］：セル、ＣＥＳ［１，ｊ］：回路、ＣＥＳ［ｉ，ｊ］：回路、ＣＥＳ［ｍ，ｊ］：回路、ＣＥＳｒｅｆ［ｉ］：回路、ＮＮ［１，１］：ノード、ＮＮ［ｍ，１］：ノード、ＮＮ［１，ｊ］：ノード、ＮＮ［ｍ，ｊ］：ノード、ＮＮ［１，ｎ］：ノード、ＮＮ［ｍ，ｎ］：ノード、ＮＮｒ［１，ｊ］：ノード、ＮＮｒ［ｍ，ｊ］：ノード、ＮＮｒｅｆ［１］：ノード、ＮＮｒｅｆ［ｍ］：ノード、ＮＮｒｅｆｓ［ｉ］：ノード、ＣＳ：電流源、ＣＳ１：電流源、ＣＳ２：電流源、ＣＳ３：電流源、ＣＳ４：電流源、ＣＩ：電流源、ＣＩｒ：電流源、ＣＳＡ：電流源、ＣＭ１：カレントミラー回路、ＣＭ２：カレントミラー回路、ＡＤＣ：アナログデジタル変換回路、Ｃ５：容量素子、Ｃ５ｍ：容量素子、Ｃ５ｍｓ：容量素子、Ｃ５ｒ：容量素子、Ｃ５ｓ：容量素子、Ｃ５ｓｒ：容量素子、Ｃ６：容量素子、ＣＭＰ１：コンパレータ、ＣＭＰ２：コンパレータ、Ｆ１：トランジスタ、Ｆ１ｍ：トランジスタ、Ｆ１ｍｓ：トランジスタ、Ｆ１ｒ：トランジスタ、Ｆ１ｓ：トランジスタ、Ｆ１ｓｒ：トランジスタ、Ｆ２：トランジスタ、Ｆ２ｍ：トランジスタ、Ｆ２ｍｓ：トランジスタ、Ｆ２ｒ：トランジスタ、Ｆ２ｓ：トランジスタ、Ｆ２ｓｒ：トランジスタ、Ｆ３：トランジスタ、Ｆ３［１］：トランジスタ、Ｆ３［ｊ］：トランジスタ、Ｆ３［ｎ］：トランジスタ、Ｆ３ｒ［ｊ］：トランジスタ、Ｆ４：トランジスタ、Ｆ４［１］：トランジスタ、Ｆ４［ｊ］：トランジスタ、Ｆ４［ｎ］：トランジスタ、Ｆ４ｒ：トランジスタ、Ｆ４ｒ［ｊ］：トランジスタ、Ｆ５：トランジスタ、Ｆ６：トランジスタ、Ｆ６ｒ：トランジスタ、Ｆ６ｓ：トランジスタ、Ｆ６ｓｒ：トランジスタ、Ｆ７：トランジスタ、Ｆ７ｒ：トランジスタ、Ｆ７ｓ：トランジスタ、Ｆ８：トランジスタ、Ｆ８ｒ：トランジスタ、Ｔｒ１：トランジスタ、Ｔｒ１［１］：トランジスタ、Ｔｒ１［２］：トランジスタ、Ｔｒ１［Ｋ］：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ２［１］：トランジスタ、Ｔｒ２［２］：トランジスタ、Ｔｒ２［Ｋ］：トランジスタ、Ｔｒ３：トランジスタ、Ｔｒ１１：トランジスタ、Ｔｒ１１ｍ：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ１２ｍ：トランジスタ、Ｔｒ１３：トランジスタ、Ｔｒ１３ｍ：トランジスタ、Ｔｒ１４：トランジスタ、Ｔｒ１４ｍ：トランジスタ、Ｒ５：抵抗、ＲＰ：抵抗、ＲＭ：抵抗、ＳＮＣ［１］：センサ、ＳＮＣ［ｍ］：センサ、ＰＤ［１］：フォトダイオード、ＰＤ［ｍ］：フォトダイオード、ＯＰ１：オペアンプ、ＯＰ２：オペアンプ、ＯＰＰ：オペアンプ、ＯＰＭ：オペアンプ、ＳＷ：スイッチ、ＳＷＷ：スイッチ、ＳＷＸ：スイッチ、Ｔ１：端子、Ｔ２：端子、Ｕ１：端子、Ｕ２：端子、Ｕ３：端子、ＳＷＬ１：配線、ＳＷＬ２：配線、ＷＣＬ：配線、ＷＣＬ［１］：配線、ＷＣＬ［ｊ］：配線、ＷＣＬ［ｎ］：配線、ＷＣＬｒ：配線、ＷＣＬｒ［ｊ］：配線、ＸＣＬ：配線、ＸＣＬ［１］：配線、ＸＣＬ［ｉ］：配線、ＸＣＬ［ｍ］：配線、ＸＣＬｓ［ｉ］：配線、ＷＳＬ：配線、ＷＳＬ［１］：配線、ＷＳＬ［ｊ］：配線、ＷＳＬ［ｍ］：配線、ＷＳＬｓ［ｊ］：配線、ＯＬ：配線、ＯＬ［１］：配線、ＯＬ［ｊ］：配線、ＯＬ［ｎ］：配線、ＤＷ：配線、ＤＷ［１］：配線、ＤＷ［２］：配線、ＤＷ［Ｋ］：配線、ＤＸ［１］：配線、ＤＸ［２］：配線、ＤＸ［Ｌ］：配線、Ｄ［１］：配線、Ｄ［２］：配線、Ｄ［８］：配線、ＣＬ［１］：配線、ＣＬ［２］：配線、ＣＬ［Ｐ］：配線、ＶＥ：配線、ＶＤＤＬ：配線、ＶＩＮＩＬ１：配線、ＶＩＮＩＬ２：配線、ＶＩＮＩＬ３：配線、ＶＷＬ：配線、ＶＴＬ：配線、ＶＴＨＬ：配線、ＶＲＬ：配線、ＶＲＬ２：配線、ＶＲＬ３：配線、ＶＲＰＬ：配線、ＶＲＭＬ：配線、ＶＨＥ：配線、ＶＳＥ：配線、ＯＥＬ：配線、ＯＵＴＬ：配線、ＩＳＬ：配線、ＴＭ［１］：配線、ＴＭ［ｎ］：配線、ＴＨ［１，ｈ］：配線、ＴＨ［ｎ，ｈ］：配線、ＴＨｒ［１，ｈ］：配線、ＴＨｒ［ｎ，ｈ］：配線、ＰＬＳ：検知部、ＳＭＳ：臭覚センサ、ＴＲＣＮ：経路、ＭＥＭＤ：記憶部、ＡＴＣＭ：大気成分、ＮＯＩ：ニオイ成分、ＮＯＩａ：ニオイ分子、ＤＴ：データ、ＳＮＣ：センサ、ＫＺＴ：構造体、ＥＲＤａ１：配線、ＥＲＤａ２：配線、ＥＲＤｂ１：配線、ＥＲＤｂ２：配線、ＤＧＧ：歪みゲージ、ＬＰ：連結部、ＣＮＤａ：導電体、ＣＮＤｂ：導電体、ＫＮＭ：感応膜、ＵＤＥ：電子機器、ＰＬＳＡ：検知部、ＫＺＵ：構造体、ＳＳＭ：絶縁体、ＣＮＥａ：導電体、ＣＮＥｂ：導電体、ＣＮＥｃ：導電体、ＣＮＥｄ：導電体、ＥＲＥａ１：配線、ＥＲＥａ２：配線、ＥＲＥｂ１：配線、ＥＲＥｂ２：配線、ＥＲＥｃ１：配線、ＥＲＥｃ２：配線、ＥＲＥｄ１：配線、ＥＲＥｄ２：配線、ＤＧＨ：歪みゲージ、ＣＩＲ：回路、ＣＮＶＬ：配線、ＳＺ１：絶縁体、ＳＺ２：絶縁体、ＳＩＴＡ：電子機器、ＣＨＭ：検知部、ＡＢＪ：被評価物質、ＳＳＴ：脂質膜、ＫＡＮ：緩衝膜、ＨＡＩＳ１：配線、ＨＡＩＳ２：配線、ＤＥＮ：参照電極、ＳＩＮ：親水部位、ＳＯＳ：疎水部位、ＶＩＣ：電圧電流変換回路、ＫＹＴ１：第１筐体、ＫＹＴ２：第２筐体、ＫＹＴ３：第３筐体、ＤＡＺ：台座、ＪＩＫ：軸、ＣＢ：ケーブルベア、ＹＯＫ：容器、ＹＥＫ：溶液、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、１０：ハンド部、１０Ａ：ハンド部、１１ａ：指部、１１ｂ：指部、１２ａ：関節部、１２ｂ：関節部、１３：伸縮部、１４：支持部、１５：バス配線、１６ａ：関節部、１６ｂ：関節部、１００：ニューラルネットワーク、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６１４０：ロボット、６１４１ａ：触覚センサ、６１４１ｂ：触覚センサ、６１４１ｃ：触覚センサ、６１４１ｄ：触覚センサ、６１４１ｅ：触覚センサ、６１５０：産業用ロボット、６１５１：機能部、６１５２：制御部、６１５３：駆動軸、６１５４：駆動軸、６１５５：駆動軸、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、６９００：報知器、６９０１：感知機、６９０２：受信機、６９０３：発信機、６９０４：センサ回路、６９０５：通気口、６９０６：操作キー、６９０７：表示部、６９０８：操作キー、６９０９：操作キー、６９１０：配線、６９１１：スピーカ、６９１２：照明装置、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (5)

  1. 第１層と、第２層と、を有し、
    前記第１層は、前記第２層の下方に位置し、
    前記第１層は、第１セルと、第１回路と、第２回路と、第３回路と、を有し、
    前記第２層は、第２セルと、第４回路と、第５回路と、を有し、
    前記第１セルは、第１トランジスタを有し、
    前記第２セルは、第２トランジスタを有し、
    前記第１回路は、デジタルデータである第１データを第１アナログ電流に変換する機能と、前記第１セルに対して前記第１アナログ電流を入力する機能と、を有し、
    前記第２回路は、デジタルデータである第２データを第２アナログ電流に変換する機能と、前記第１セルに対して前記第２アナログ電流を入力する機能と、を有し、
    前記第４回路は、デジタルデータである第３データを第３アナログ電流に変換する機能を有し、
    前記第１セルは、前記第１トランジスタのゲートに、前記第１アナログ電流に応じた第１電位を保持する機能と、前記第１トランジスタのソース－ドレイン間に流れる電流を、前記第１電位に応じた第１電流に設定する機能を有し、
    前記第２セルは、前記第２トランジスタのゲートに、前記第３アナログ電流に応じた第３電位を保持する機能と、前記第２トランジスタのソース－ドレイン間に流れる電流を、前記第３電位に応じた第３電流に設定する機能を有し、
    前記第２回路は、前記第２アナログ電流を前記第１セルに入力することで、前記第１セルに保持されている前記第１電位を第２電位に変化させる機能を有し、
    前記第１セルは、前記第１電位が前記第２電位に変化することにより、前記第１トランジスタのソース－ドレイン間に流れる前記第１電流を第２電流に変化させる機能を有し、
    前記第３回路は、前記第２電流に応じた第４アナログ電流を生成し、前記第２セルに対して前記第４アナログ電流を入力することで、前記第２セルに保持されている前記第３電位を第４電位に変化させる機能を有し、
    前記第２セルは、前記第３電位が前記第４電位に変化することにより、前記第２トランジスタのソース－ドレイン間に流れる前記第３電流を第４電流に変化させる機能を有し、
    前記第５回路は、前記第４電流に応じた第５アナログ電流を生成する機能を有する、
    半導体装置。
  2. 第１層と、第２層と、第３層と、を有し、
    前記第３層は、前記第１層の上方に位置し、
    前記第１層は、前記第２層の上方に位置し、
    前記第１層は、第１セルと、第１回路と、第３回路と、を有し、
    前記第２層は、第２セルと、第４回路と、第５回路と、を有し、
    前記第３層は、光センサを有し、
    前記第１セルは、第１トランジスタを有し、
    前記第２セルは、第２トランジスタを有し、
    前記第１回路は、デジタルデータである第１データを第１アナログ電流に変換する機能と、前記第１セルに対して前記第１アナログ電流を入力する機能と、を有し、
    前記光センサは、受光することで第２アナログ電流を生成する機能と、前記第１セルに対して前記第２アナログ電流を入力する機能と、を有し、
    前記第４回路は、デジタルデータである第３データを第３アナログ電流に変換する機能を有し、
    前記第１セルは、前記第１トランジスタのゲートに、前記第１アナログ電流に応じた第１電位を保持する機能と、前記第１トランジスタのソース－ドレイン間に流れる電流を、前記第１電位に応じた第１電流に設定する機能を有し、
    前記第２セルは、前記第２トランジスタのゲートに、前記第３アナログ電流に応じた第３電位を保持する機能と、前記第２トランジスタのソース－ドレイン間に流れる電流を、前記第３電位に応じた第３電流に設定する機能を有し、
    前記光センサは、前記第２アナログ電流を前記第１セルに入力することで、前記第１セルに保持されている前記第１電位を第２電位に変化させる機能を有し、
    前記第１セルは、前記第１電位が前記第２電位に変化することにより、前記第１トランジスタのソース－ドレイン間に流れる前記第１電流を第２電流に変化させる機能を有し、
    前記第３回路は、前記第２電流に応じた第４アナログ電流を生成し、前記第２セルに対して前記第４アナログ電流を入力することで、前記第２セルに保持されている前記第３電位を第４電位に変化させる機能を有し、
    前記第２セルは、前記第３電位が前記第４電位に変化することにより、前記第２トランジスタのソース－ドレイン間に流れる前記第３電流を第４電流に変化させる機能を有し、
    前記第５回路は、前記第４電流に応じた第５アナログ電流を生成する機能を有する、
    半導体装置。
  3. 請求項１又は請求項２において、
    前記第１トランジスタ及び前記第２トランジスタのそれぞれのチャネル形成領域には、酸化物半導体が含まれ、
    前記酸化物半導体は、インジウム、亜鉛、及び元素Ｍから選ばれる一又は複数を有し、
    前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム、及びアンチモンから選ばれた一又は複数である、
    半導体装置。
  4. 請求項３において、
    前記第１電流、及び前記第２電流のそれぞれの量は、前記第１トランジスタがサブスレッショルド領域で動作するときに流れる電流量であり、
    前記第３電流、及び前記第４電流のそれぞれの量は、前記第２トランジスタがサブスレッショルド領域で動作するときに流れる電流量である、
    半導体装置。
  5. 請求項４の半導体装置と、筐体と、を有する、電子機器。
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