JP2021043712A

JP2021043712A - 半導体装置、及び電子機器

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Publication number: JP2021043712A
Application number: JP2019165433A
Authority: JP
Inventors: 宏輔佐々木; Kosuke Sasaki; 貴彦石津; Takahiko Ishizu; 青木　健; Takeshi Aoki; 健青木
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2019-09-11
Filing date: 2019-09-11
Publication date: 2021-03-18

Abstract

【課題】ニューラルネットワークの演算が可能な半導体装置を提供する。【解決手段】第１データと第２データの乗算を行う演算セルを有する半導体装置である。演算セルは、第１乃至第３回路と、第１、第２配線と、を有する。第１回路は、第１配線を介して、第３回路に電気的に接続され、第２回路は、第２配線を介して、第３回路に電気的に接続されている。第１回路は、第１データに応じた第１電位を保持する機能を有し、第２回路は、第１データに応じた第２電位を保持する機能を有し、第３回路は、第１、第２配線と、に第３電位をプリチャージする機能を有する。第１回路は、第１電位に応じて、第１配線の電荷を放電し、第２回路は、第２電位に応じて、第２配線の電荷を放電する。第３回路は、第２データに応じて、第１配線を第１出力配線又は第２出力配線の一方に導通させ、かつ第２配線を第１出力配線又は第２出力配線の他方に導通させる機能を有する。【選択図】図３

Description

本発明の一態様は、半導体装置、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。

「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。従来のノイマン型アーキテクチャの構成において、人工ニューラルネットワークの演算を行うとき、記憶装置から重み係数、入力データなどを読み出して、演算回路にそれらを入力する必要がある。この場合、人工ニューラルネットワークの規模が大きいほど、当該記憶装置へのメモリアクセスが多くなる。メモリアクセスが多くなると、演算回路の性能の低下や、当該演算の際の消費電力の上昇などが起こる場合がある。

一方、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」や「ブレインモーフィック」や「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。

例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。

Ｍ．Ｋａｎｇｅｔａｌ．， "ＩＥＥＥＪｏｕｒｎａｌＯｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ"，２０１８，Ｖｏｌｕｍｅ５３，Ｎｏ．２，ｐ．６４２−６５５．Ｊ．Ｚｈａｎｇｅｔａｌ．， "ＩＥＥＥＪｏｕｒｎａｌＯｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ"，２０１７，Ｖｏｌｕｍｅ５２，Ｎｏ．４，ｐ．９１５−９２４．

人工ニューラルネットワークの演算を行う集積回路は、例えば、ＳＲＡＭなどの記憶装置と、演算回路などを含むプロセッサと、を有する回路とすることができる。ところで、記憶装置としてＳＲＡＭを適用する場合、ＳＲＡＭとプロセッサとの間の内部バスにおいて、データ転送性能を高くすることができる。更に、ＳＲＡＭの容量を増やす、ＳＲＡＭとプロセッサに含まれているレジスタとの間にローカルＳＲＡＭを設ける、などを行うことで、効率的にＳＲＡＭとプロセッサとの間でのデータ転送を行うことができる。一方、ＳＲＡＭの容量を増やすこと、ローカルＳＲＡＭを設けること、などは、集積回路の面積の増加や消費電力の増大などに繋がる場合がある。

本発明の一態様は、ニューラルネットワークの演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が低減された半導体装置を提供することを課題の一とする。

又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する電子機器を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。

（１）
本発明の一態様は、第１データと第２データの乗算を行う演算セルを有する半導体装置であって、演算セルは、第１回路と、第２回路と、第３回路と、第１配線と、第２配線と、第１出力配線と、第２出力配線と、を有する。第１回路は、第１配線を介して、第３回路に電気的に接続され、第２回路は、第２配線を介して、第３回路に電気的に接続され、第１回路は、第１データに応じた第１電位を保持する機能を有し、第２回路は、第１データに応じた第２電位を保持する機能を有し、第３回路は、第１配線と、第２配線と、を第３電位にプリチャージする機能を有する。また、第１回路は、第１配線にプリチャージされた電荷を放電して、第３電位を下げる機能を有し、第２回路は、第２配線にプリチャージされた電荷を放電して、第３電位を下げる機能を有する。また、第３回路は、第３回路に第２データが入力されたとき、第２データに応じて、第１配線を第１出力配線又は第２出力配線の一方に導通させ、かつ第２配線を第１出力配線又は第２出力配線の他方に導通させる機能を有する。

（２）
又は、本発明の一態様は、上記（１）の構成において、第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、第２回路は、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有してもよい。第１トランジスタのゲートは、第２トランジスタの第１端子と、第１容量と、に電気的に接続され、第１トランジスタの第１端子は、第３トランジスタの第１端子に電気的に接続され、第３トランジスタの第２端子は、第１配線に電気的に接続されていることが好ましい。また、第４トランジスタのゲートは、第５トランジスタの第１端子と、第２容量と、に電気的に接続され、第４トランジスタの第１端子は、第６トランジスタの第１端子に電気的に接続され、第６トランジスタの第２端子は、第２配線に電気的に接続されていることが好ましい。なお、第１回路は、第１電位が第１容量の第１端子に書き込まれる構成とし、第２回路は、第２電位が第２容量の第２端子に書き込まれる構成としている。

（３）
又は、本発明の一態様は、上記（１）、又は（２）の構成において、第３回路は、第１スイッチと、第２スイッチと、第３スイッチと、第４スイッチと、を有してもよい。第１スイッチの第１端子は、第２スイッチの第１端子と、第１配線と、に電気的に接続され、第１スイッチの第２端子は、第１出力配線に電気的に接続され、第２スイッチの第２端子は、第２出力配線に電気的に接続され、第３スイッチの第１端子は、第４スイッチの第１端子と、第２配線と、に電気的に接続され、第３スイッチの第２端子は、第２出力配線に電気的に接続され、第４スイッチの第２端子は、第１出力配線に電気的に接続されていることが好ましい。また、第３回路は、第１スイッチの制御端子と、第３スイッチの制御端子と、には、第２データに応じた、第４電位が入力され、第２スイッチの制御端子と、第４スイッチの制御端子と、には、第２データに応じた、第５電位が入力される構成としている。

（４）
又は、本発明の一態様は、上記（１）乃至（３）のいずれか一の構成において、第３回路は、第５スイッチと、第６スイッチと、を有してもよい。第５スイッチの第１端子は、第１配線に電気的に接続され、第６スイッチの第１端子は、第２配線に電気的に接続され、第５スイッチの第２端子と、第６スイッチの第２スイッチと、には、第３電位を供給する配線に電気的に接続されていることが好ましい。

（５）
又は、本発明の一態様は、上記（１）乃至（４）のいずれか一の構成において、第４回路を有してもよい。第４回路は、第１出力配線に電気的に接続され、第４回路は、第２出力配線に電気的に接続され、第４回路は、第３配線に電気的に接続されている。また、第４回路は、第１出力配線の電位と、第２出力配線の電位と、を比較して、比較結果に応じた第６電位を第３配線に出力する機能を有する。

（６）
又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の半導体装置と、筐体と、を有し、半導体装置によって、ニューラルネットワークの演算を行う、電子機器である。

なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。

また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０^９Ω以下としてもよい。

また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。

また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。

また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。

また、本明細書等において、「高レベル電位」「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。

「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。

また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

また、本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。

また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（ＤｅｎｓｉｔｙｏｆＳｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）ダイオード、ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

本発明の一態様によって、積和演算が可能な半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置を提供することができる。又は、本発明の一態様によって、回路面積が低減された半導体装置を提供することができる。

又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する電子機器を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

図１は、半導体装置の構成例を示すブロック図である。図２（Ａ）乃至図２（Ｃ）は、半導体装置に含まれている回路の構成例を示す回路図である。図３は、半導体装置に含まれている回路の構成例を示す回路図である。図４は、半導体装置の動作例を示すタイミングチャートである。図５は、半導体装置に含まれている回路の構成例を示す回路図である。図６は、ＡＩアクセラレータの構成例を示す模式図である。図７（Ａ）、及び図７（Ｂ）は、ＡＩアクセラレータに含まれている回路の構成例を示す回路図である。図８（Ａ）、及び図８（Ｂ）は、ＡＩアクセラレータに含まれている演算回路の構成例を示す回路図である。図９は、ＡＩアクセラレータに含まれている演算回路の乗算特性を示すグラフである。図１０は、従来のＡＩアクセラレータとＯＳトランジスタを有するＡＩアクセラレータとの、消費電力及び処理性能の比較を示すグラフである。図１１は、半導体装置の構成例を示す断面模式図である。図１２は、半導体装置の構成例を示す断面模式図である。図１３（Ａ）乃至図１３（Ｃ）は、トランジスタの構成例を示す断面模式図である。図１４（Ａ）、及び図１４（Ｂ）は、トランジスタの構成例を示す断面模式図である。図１５は、半導体装置の構成例を示す断面模式図である。図１６（Ａ）、及び図１６（Ｂ）は、トランジスタの構成例を示す断面模式図である。図１７は、半導体装置の構成例を示す断面模式図である。図１８（Ａ）は容量の構成例を示す上面図であり、図１８（Ｂ）、及び図１８（Ｃ）は容量の構成例を示す断面斜視図である。図１９（Ａ）は容量の構成例を示す上面図であり、図１９（Ｂ）は容量の構成例を示す断面図であり、図１９（Ｃ）は容量の構成例を示す断面斜視図である。図２０（Ａ）はＩＧＺＯの結晶構造の分類を説明する図であり、図２０（Ｂ）は結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２０（Ｃ）は結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。図２１（Ａ）は半導体ウェハの一例を示す斜視図であり、図２１（Ｂ）はチップの一例を示す斜視図であり、図２１（Ｃ）及び図２１（Ｄ）は電子部品の一例を示す斜視図である。図２２は、電子機器の一例を示す斜視図である。図２３（Ａ）乃至図２３（Ｃ）は、電子機器の一例を示す斜視図である。

人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。

また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。

ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。

本明細書等において、金属酸化物（ｍｅｔａｌｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。

また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、演算回路の構成例について説明する。

＜演算回路の構成例＞
図１は、“＋１”、“−１”、又は“０”の第１データと、“＋１”、“−１”、又は“０”の第２データと、の積和演算を行う演算回路の構成例を示している。図１に示す演算回路ＭＡＣ１は、各セルに保持した電位に応じた第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データは、“＋１”、“−１”、又は“０”のようなデジタルデータだけでなく、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。

演算回路ＭＡＣ１は、一例として、セルアレイＣＡと、回路ＷＬＤと、回路ＳＬＤと、回路ＰＣＤと、回路ＷＢＤと、回路ＸＣＤと、回路ＯＰＣと、を有する。

セルアレイＣＡは、一例として、セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］（ｎは１以上の整数であり、また、ｍは１以上の整数である。）を有する。セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］は、行方向にｍ個、列方向にｎ個のマトリクス状に配置されている。セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］のそれぞれは、第１データに応じた電位を保持する機能を有する。

セルアレイＣＡには、一例として、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］と、配線ＳＥＬ［１］乃至配線ＳＥＬ［ｎ］と、配線ＰＣＨ［１］乃至配線ＰＣＨ［ｎ］と、配線ＡＶＬｐ［１］乃至配線ＡＶＬｐ［ｎ］と、配線ＡＶＬｎ［１］乃至配線ＡＶＬｎ［ｎ］と、が行方向に延設されている。また、セルアレイＣＡには、一例として、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］と、配線ＷＢＬｒ［１］乃至配線ＷＢＬｒ［ｍ］と、配線ＥＮｐ［１］乃至配線ＥＮｐ［ｍ］と、配線ＥＮｎ［１］乃至配線ＥＮｎ［ｍ］と、が列方向に延設されている。

セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］のそれぞれは、一例として、端子ＩＴ１と、端子ＩＴ１ｒと、端子ＩＴ２と、端子ＩＴ２ｒと、端子ＩＴ３と、端子ＩＴ３ｒと、端子ＩＴ４と、端子ＩＴ４ｒと、端子ＰＣＴと、端子ＯＴと、端子ＯＴｒと、を有する。

セルＯＭＣ［１，１］において、端子ＩＴ１と端子ＩＴ１ｒは、配線ＷＷＬ［１］に電気的に接続され、端子ＩＴ２と端子ＩＴ２ｒは、配線ＳＥＬ［１］に電気的に接続されている。端子ＩＴ３は、配線ＷＢＬ［１］に電気的に接続され、端子ＩＴ３ｒは、配線ＷＢＬｒ［１］に電気的に接続されている。端子ＩＴ４は、配線ＥＮｐ［１］に電気的に接続され、端子ＩＴ４ｒは、配線ＥＮｎ［１］に電気的に接続されている。端子ＰＣＴは、配線ＰＣＨ［１］に電気的に接続されている。端子ＯＴは、配線ＡＶＬｐ［１］に電気的に接続され、端子ＯＴｒは、配線ＡＶＬｎ［１］に電気的に接続されている。

セルＯＭＣ［１，ｍ］において、端子ＩＴ１と端子ＩＴ１ｒは、配線ＷＷＬ［１］に電気的に接続され、端子ＩＴ２と端子ＩＴ２ｒは、配線ＳＥＬ［１］に電気的に接続されている。端子ＩＴ３は、配線ＷＢＬ［ｍ］に電気的に接続され、端子ＩＴ３ｒは、配線ＷＢＬｒ［ｍ］に電気的に接続されている。端子ＩＴ４は、配線ＥＮｐ［ｍ］に電気的に接続され、端子ＩＴ４ｒは、配線ＥＮｎ［ｍ］に電気的に接続されている。端子ＰＣＴは、配線ＰＣＨ［１］に電気的に接続されている。端子ＯＴは、配線ＡＶＬｐ［１］に電気的に接続され、端子ＯＴｒは、配線ＡＶＬｎ［１］に電気的に接続されている。

セルＯＭＣ［ｎ，１］において、端子ＩＴ１と端子ＩＴ１ｒは、配線ＷＷＬ［ｎ］に電気的に接続され、端子ＩＴ２と端子ＩＴ２ｒは、配線ＳＥＬ［ｎ］に電気的に接続されている。端子ＩＴ３は、配線ＷＢＬ［１］に電気的に接続され、端子ＩＴ３ｒは、配線ＷＢＬｒ［１］に電気的に接続されている。端子ＩＴ４は、配線ＥＮｐ［１］に電気的に接続され、端子ＩＴ４ｒは、配線ＥＮｎ［１］に電気的に接続されている。端子ＰＣＴは、配線ＰＣＨ［１］に電気的に接続されている。端子ＯＴは、配線ＡＶＬｐ［ｎ］に電気的に接続され、端子ＯＴｒは、配線ＡＶＬｎ［ｎ］に電気的に接続されている。

セルＯＭＣ［ｎ，ｍ］において、端子ＩＴ１と端子ＩＴ１ｒは、配線ＷＷＬ［１］に電気的に接続され、端子ＩＴ２と端子ＩＴ２ｒは、配線ＳＥＬ［１］に電気的に接続されている。端子ＩＴ３は、配線ＷＢＬ［ｍ］に電気的に接続され、端子ＩＴ３ｒは、配線ＷＢＬｒ［ｍ］に電気的に接続されている。端子ＩＴ４は、配線ＥＮｐ［ｍ］に電気的に接続され、端子ＩＴ４ｒは、配線ＥＮｎ［ｍ］に電気的に接続されている。端子ＰＣＴは、配線ＰＣＨ［１］に電気的に接続されている。端子ＯＴは、配線ＡＶＬｐ［１］に電気的に接続され、端子ＯＴｒは、配線ＡＶＬｎ［１］に電気的に接続されている。

回路ＷＢＤは、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］と、配線ＷＢＬｒ［１］乃至配線ＷＢＬｒ［ｍ］と、に電気的に接続されている。また、回路ＸＣＤは、配線ＥＮｐ［１］乃至配線ＥＮｐ［ｍ］と、配線ＥＮｎ［１］乃至配線ＥＮｎ［ｍ］と、に電気的に接続されている。また、回路ＷＬＤは、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］に電気的に接続されている。また、回路ＳＬＤは、配線ＳＥＬ［１］乃至配線ＳＥＬ［ｎ］に電気的に接続されている。また、回路ＰＣＤは、配線ＰＣＨ［１］乃至配線ＰＣＨ［ｎ］に電気的に接続されている。また、回路ＯＰＣは、配線ＡＶＬｐ［１］乃至配線ＡＶＬｐ［ｎ］と、配線ＡＶＬｎ［１］乃至配線ＡＶＬｎ［ｎ］と、に電気的に接続されている。

回路ＷＢＤは、一例として、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］と、配線ＷＢＬｒ［１］乃至配線ＷＢＬｒ［ｍ］と、を介して、セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］のそれぞれに対して、第１データを供給する機能を有する。具体的には、例えば、セルＯＭＣ［１，ｉ］乃至セルＯＭＣ［ｎ，ｉ］（ｉは１以上ｍ以下の整数である。）に対して第１データを供給するとき、回路ＷＢＤは、配線ＷＢＬ［ｉ］及び配線ＷＢＬｒ［ｉ］によって、第１データに応じた情報（例えば、電位、電流値など）を供給する。

回路ＷＬＤは、一例として、回路ＷＢＤから入力される第１データに応じた情報（例えば、電位、電流値など）の書き込み先となるセルＯＭＣを選択する機能を有する。具体的には、例えば、セルアレイＣＡのｊ行目（ｊは１以上ｎ以下の整数である。）に位置するセルＯＭＣ［ｊ，１］乃至セルＯＭＣ［ｊ，ｍ］に情報（例えば、電位、電流値など）の書き込みを行う場合、回路ＷＬＤは、セルＯＭＣ［ｊ，１］乃至セルＯＭＣ［ｊ，ｍ］に含まれる書き込み用スイッチング素子をオン状態にするための信号を配線ＷＷＬ［ｊ］に供給し、ｊ行目以外のセルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］に含まれる書き込み用スイッチング素子をオフ状態にする電位をｊ行目以外の配線ＷＷＬ［１］乃至配線［ｎ］に供給すればよい。

回路ＰＣＤは、一例として、セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］に含まれている所定の配線に定電位をプリチャージする機能を有する。そのため、セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］には、定電位を与える配線とプリチャージが行われる配線との間に電気的に接続されているスイッチング素子が含まれているものとする。なお、所定の配線へのプリチャージは、第１データと第２データとの積和演算を実行する前に行われるのが好ましい。

例えば、セルアレイＣＡにおいて、第１データと第２データとの積和演算を実行する行がｊ行目であるとき、回路ＰＣＤは、配線ＰＣＨ［ｊ］に高レベル電位又は低レベル電位の一方を与えて、ｊ行目のセルＯＭＣ［ｊ，１］乃至セルＯＭＣ［ｊ，ｍ］のそれぞれに含まれている当該スイッチング素子をオン状態にする。これによって、所定の配線に定電位をプリチャージすることができる。

回路ＳＬＤは、一例として、セルアレイＣＡにおいて、第１データと第２データとの積和演算を実行する行を選択する機能を有する。具体的には、例えば、セルアレイＣＡのｊ行目に位置するセルＯＭＣ［ｊ，１］乃至セルＯＭＣ［ｊ，ｍ］において、第１データと第２データとの積和演算を実行するとき、回路ＳＬＤは、配線ＳＥＬ［ｊ］に高レベル電位又は低レベル電位の一方を入力し、かつ、ｊ行目以外の配線ＳＥＬ［１］乃至配線ＳＥＬ［ｍ］に高レベル電位又は低レベル電位の他方を入力する。

回路ＸＣＤは、一例として、配線ＥＮｐ［１］乃至配線ＥＮｐ［ｍ］と、配線ＥＮｎ［１］乃至配線ＥＮｎ［ｍ］と、を介して、セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］のそれぞれに対して、第２データを供給する機能を有する。具体的には、例えば、セルＯＭＣ［１，ｉ］乃至セルＯＭＣ［ｎ，ｉ］に対して第２データを供給するとき、回路ＸＣＤは、配線ＥＮｐ［ｊ］及び配線ＥＮｎ［ｊ］によって、第２データに応じた情報（例えば、電位など）を供給する。

回路ＯＰＣは、一例として、回路ＴＲＣ［１］乃至回路ＴＲＣ［ｎ］を有する。回路ＴＲＣ［１］は、配線ＡＶＬｐ［１］と、配線ＡＶＬｎ［１］と、に電気的に接続され、回路ＴＲＣ［ｎ］は、配線ＡＶＬｐ［ｎ］と、配線ＡＶＬｎ［ｎ］と、に電気的に接続されている。また、回路ＴＲＣ［１］は、配線ＯＬ［１］に電気的に接続され、回路ＴＲＣ［ｎ］は、配線ＯＬ［ｎ］に電気的に接続されている。

回路ＴＲＣ［１］乃至回路ＴＲＣ［ｎ］のそれぞれは、一例として、セルアレイＣＡにおいて、積和演算を実行した結果を出力する機能を有する。具体的には、例えば、回路ＴＲＣ［ｊ］は、配線ＡＶＬｐ［ｊ］、配線ＡＶＬｎ［ｊ］のそれぞれの電位を参照して、配線ＯＬ［ｊ］に当該電位に応じた出力電位を出力する構成とすることが好ましい。

なお、図１では、配線ＯＬ［１］乃至配線ＯＬ［ｎ］はそれぞれ１本のみを図示しているが、回路ＴＲＣ［１］乃至回路ＴＲＣ［ｎ］の構成によっては、配線ＯＬ［１］乃至配線ＯＬ［ｎ］のそれぞれは、複数の配線としてもよい。例えば、配線ＯＬ［ｊ］がデジタル信号を出力する場合、配線ＯＬ［ｊ］は、ビット数分の配線を有してもよい。

図２（Ａ）に、回路ＴＲＣ［ｊ］の回路構成の例を示す。図２（Ａ）の回路ＴＲＣ［ｊ］は、コンパレータＣＭＰを有する。コンパレータＣＭＰの第１端子は、配線ＡＶＬｐ［ｊ］に電気的に接続され、コンパレータＣＭＰの第２端子は、配線ＡＶＬｎ［ｊ］に電気的に接続され、コンパレータＣＭＰの出力端子は、配線ＯＬ［ｊ］に電気的に接続されている。図２（Ａ）の回路ＴＲＣ［ｊ］は、配線ＡＶＬｐ［ｊ］と配線ＡＶＬｎ［ｊ］との電位を比較して、その比較結果に応じて、コンパレータＣＭＰの出力端子から配線ＯＬ［ｊ］に高レベル電位又は低レベル電位を出力する機能を有する。図１の回路ＴＲＣ［１］乃至回路ＴＲＣ［ｎ］として、図２（Ａ）の回路ＴＲＣ［ｊ］を適用することによって、セルアレイＣＡのｊ行目において、積和演算を実行した結果を２値として出力することができる。

また、本発明の一態様の半導体装置に含まれる回路ＴＲＣ［１］乃至回路ＴＲＣ［ｎ］の構成は、図２（Ａ）の回路ＴＲＣ［ｊ］の構成に限定されない。本発明の一態様の半導体装置に含まれる回路ＴＲＣ［１］乃至回路ＴＲＣ［ｎ］は、状況に応じて、回路構成を変更することができる。例えば、図２（Ａ）の回路ＴＲＣ［ｊ］は、図２（Ｂ）の回路ＴＲＣ［ｊ］に変更してもよい。

図２（Ａ）の回路ＴＲＣ［ｊ］は、配線ＡＶＬｐ［ｊ］と配線ＡＶＬｎ［ｊ］との電位を比較して、その比較結果を配線ＯＬ［ｊ］に出力する構成としたが、図２（Ｂ）の回路ＴＲＣ［ｊ］は、配線ＡＶＬｐ［ｊ］と配線ＡＶＬｎ［ｊ］とのそれぞれの電位と、配線ＶｒｅｆＬが与える参照電位と、を比較してその比較結果を配線ＯＬａ［ｊ］、及び配線ＯＬｂ［ｊ］に出力する構成となっている。なお、図２（Ｂ）では、配線ＯＬ［ｊ］として、配線ＯＬａ［ｊ］と配線ＯＬｂ［ｊ］とを図示している。

図２（Ｂ）の回路ＴＲＣ［ｊ］は、一例として、コンパレータＣＭＰａと、コンパレータＣＭＰｂと、を有する。コンパレータＣＭＰａの第１端子は、配線ＡＶＬｐ［ｊ］に電気的に接続され、コンパレータＣＭＰａの第２端子は、配線ＶｒｅｆＬに電気的に接続されている。コンパレータＣＭＰｂの第１端子は、配線ＡＶＬｎ［ｊ］に電気的に接続され、コンパレータＣＭＰａの第２端子は、配線ＶｒｅｆＬに電気的に接続されている。コンパレータＣＭＰａの出力端子は、配線ＯＬａ［ｊ］として機能し、及びコンパレータＣＭＰｂの出力端子は、配線ＯＬｂ［ｊ］として機能する。また、配線ＶｒｅｆＬは、定電位を与える配線として機能する。図２（Ｂ）の回路ＴＲＣ［ｊ］は、配線ＡＶＬｐ［ｊ］の電位と配線ＶｒｅｆＬの電位とを比較し、かつ配線ＡＶＬｎ［ｊ］の電位と配線ＶｒｅｆＬの電位とを比較して、配線ＯＬａ［ｊ］及び配線ＯＬｂ［ｊ］に比較結果に応じた電位（デジタル信号）を出力する機能を有する。例えば、配線ＡＶＬｐ［ｊ］の電位と配線ＡＶＬｎ［ｎ］とのそれぞれの電位が配線ＶｒｅｆＬの電位よりも高い場合、配線ＡＶＬｐ［ｊ］の電位と配線ＡＶＬｎ［ｎ］とのそれぞれの電位が配線ＶｒｅｆＬの電位よりも低い場合、配線ＶｒｅｆＬの電位よりも配線ＡＶＬｐ［ｊ］の電位が高く、かつ配線ＶｒｅｆＬの電位よりも配線ＡＶＬｎ［ｎ］の電位が低い場合、配線ＶｒｅｆＬの電位よりも配線ＡＶＬｐ［ｊ］の電位が低く、かつ配線ＶｒｅｆＬの電位よりも配線ＡＶＬｎ［ｎ］の電位が高い場合、のそれぞれで配線ＯＬａ［ｊ］及び配線ＯＬｂ［ｊ］に出力される電位の組み合わせ（デジタル信号）が異なる。

また、図２（Ｂ）の回路ＴＲＣ［ｊ］に、変換回路ＴＲＦを設けてもよい。図２（Ｃ）の回路ＴＲＣ［ｊ］は、図２（Ｂ）の回路ＴＲＣ［ｊ］に、変換回路ＴＲＦを設けた構成となっている。図２（Ｃ）に示すとおり、変換回路ＴＲＦを設けることによって、コンパレータＣＭＰａ及びコンパレータＣＭＰｂの出力端子から出力されたデジタル信号を異なる信号に変換することができる。例えば、変換回路ＴＲＦとしては、デジタルアナログ変換回路とすることで、コンパレータＣＭＰａ及びコンパレータＣＭＰｂの出力端子から出力されたデジタル信号をアナログ信号に変換することができる。

＜セルＯＭＣの構成例＞
次に、セルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］の具体的な構成例について、説明する。

図３は、セルＯＭＣの具体的な回路構成の例を示している。

セルＯＭＣは、保持回路ＡＭと、保持回路ＡＭｒと、回路ＬＭＡＶと、を有する。セルＯＭＣは、第１データと、第２データと、の積を計算する回路である。保持回路ＡＭは、保持回路ＡＭｒと同様の構成とすることができる。そのため、保持回路ＡＭｒは、保持回路ＡＭと区別をするため、符号に「ｒ」を付している。また、保持回路ＡＭｒに含まれている、後述する回路素子の符号にも「ｒ」を付している。

保持回路ＡＭは、一例として、トランジスタＭ１乃至トランジスタＭ３と、容量Ｃ１と、を有する。

特に、保持回路ＡＭに含まれているトランジスタＭ１と、保持回路ＡＭｒに含まれているトランジスタＭ１ｒと、のそれぞれのサイズ（例えば、チャネル長、チャネル幅など）、構造などは互いに等しいことが好ましい。また、トランジスタＭ２と、トランジスタＭ２ｒと、のそれぞれのサイズは互いに等しいことが好ましく、トランジスタＭ３と、トランジスタＭ３ｒと、のそれぞれのサイズは互いに等しいことが好ましい。

また、保持回路ＡＭに含まれている容量Ｃ１と、保持回路ＡＭｒに含まれている容量Ｃ１ｒと、のそれぞれのサイズ、構造などは互いに等しいことが好ましい。特に、容量Ｃ１と容量Ｃ１ｒとのそれぞれの静電容量の値は、互いに等しいことが好ましい。

トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。また、容量のサイズを互いに等しくすることによって、ぞれぞれの容量の電気特性をほぼ等しくすることができる。そのため、保持回路ＡＭに含まれているトランジスタＭ１乃至トランジスタＭ３及び容量Ｃ１と、保持回路ＡＭｒに含まれているトランジスタＭ１ｒ乃至トランジスタＭ３ｒ及び容量Ｃ１ｒと、を互いにサイズ、構造を等しくすることによって、保持回路ＡＭと保持回路ＡＭｒのそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＭ１のソース、ドレイン、ゲートなどの電位、トランジスタＭ２のソース、ドレイン、ゲートなどの電位、トランジスタＭ３のソース、ドレイン、ゲートなどの電位、保持回路ＡＭ及び保持回路ＡＭｒのそれぞれに入力されている電圧などを指す。

なお、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、トランジスタＭ１ｒ、トランジスタＭ２ｒ、及びトランジスタＭ３ｒは、特に断りの無い場合は、オン状態の場合は飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、トランジスタＭ１ｒ、トランジスタＭ２ｒ、及びトランジスタＭ３ｒは、オン状態のときは線形領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。

トランジスタＭ１乃至トランジスタＭ３、トランジスタＭ１ｒ乃至トランジスタＭ３ｒは、一例として、ＯＳトランジスタであることが好ましい。また、ＯＳトランジスタのチャネル形成領域に含まれている金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種の元素）、亜鉛から一又は複数選ばれる材料の酸化物とすることができる。特に、インジウム、ガリウム、亜鉛を有する金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、当該金属酸化物のキャリア濃度は、１×１０^１８ｃｍ^−３以下であることが好ましく、１×１０^１７ｃｍ^−３未満であることがより好ましく、１×１０^１６ｃｍ^−３未満であることがさらに好ましく、１×１０^１３ｃｍ^−３未満であることがさらに好ましく、１×１０^１２ｃｍ^−３未満であることがさらに好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０^−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０^−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０^−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０^−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０^−２２Ａ）以下とすることができる。またＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。

また、トランジスタＭ１乃至トランジスタＭ３、トランジスタＭ１ｒ乃至トランジスタＭ３ｒは、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。

トランジスタＭ１の第１端子は、配線ＣＶＥ１に電気的に接続され、トランジスタＭ１の第２端子は、トランジスタＭ３の第１端子に電気的に接続され、トランジスタＭ１のゲートは、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、に電気的に接続されている。トランジスタＭ２の第２端子は、端子ＩＴ３を介して配線ＷＢＬに電気的に接続され、トランジスタＭ２のゲートは、端子ＩＴ１を介して配線ＷＷＬに電気的に接続されている。トランジスタＭ３の第２端子は、配線ＢＬに電気的に接続され、トランジスタＭ３のゲートは、端子ＩＴ２を介して、配線ＳＥＬに電気的に接続されている。容量Ｃ１の第２端子は、配線ＣＶＥ２に電気的に接続されている。

特に、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、の電気的な接続点をノードＮＮと呼称する。

トランジスタＭ１ｒの第１端子は、配線ＣＶＥ１ｒに電気的に接続されている。トランジスタＭ２ｒの第２端子は、端子ＩＴ３ｒを介して配線ＷＢＬｒに電気的に接続され、トランジスタＭ２ｒのゲートは、端子ＩＴ１ｒを介して配線ＷＷＬに電気的に接続されている。トランジスタＭ３ｒの第２端子は、配線ＢＬｒに電気的に接続され、トランジスタＭ３ｒのゲートは、端子ＩＴ２ｒを介して配線ＳＥＬに電気的に接続されている。容量Ｃ１ｒの第２端子は、配線ＣＶＥ２ｒに電気的に接続されている。

配線ＣＶＥ１、及び配線ＣＶＥ１ｒは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。なお、配線ＣＶＥ１が与える定電圧と、配線ＣＶＥ１ｒが与える定電圧は、互いに等しくてもよいし、互いに異なっていてもよい。また、配線ＣＶＥ１と配線ＣＶＥ１ｒとが与える定電圧が互いに等しい場合、セルＯＭＣは、配線ＣＶＥ１と配線ＣＶＥ１ｒとは１本の配線としてまとめた構成としてもよい（図示しない）。

配線ＣＶＥ２、及び配線ＣＶＥ２ｒは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。なお、配線ＣＶＥ２が与える定電圧と、配線ＣＶＥ２ｒが与える定電圧は、互いに等しくてもよいし、互いに異なっていてもよい。また、配線ＣＶＥ２と配線ＣＶＥ２ｒとが与える定電圧が互いに等しい場合、セルＯＭＣは、配線ＣＶＥ２と配線ＣＶＥ２ｒとは１本の配線としてまとめた構成としてもよい（図示しない）。

また、配線ＣＶＥ１、配線ＣＶＥ１ｒ、配線ＣＶＥ２、及び配線ＣＶＥ２ｒのそれぞれが与える電位が互いに等しい場合、セルＯＭＣは、配線ＣＶＥ１、配線ＣＶＥ１ｒ、配線ＣＶＥ２、及び配線ＣＶＥ２ｒを１本の配線としてまとめた構成としてもよい（図示しない）。

また、図３において、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒには、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。

また、図３に図示しているトランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒは、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図１に図示しているトランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒは、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。

また、図３に図示しているトランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒは、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒの一部、又は全部をｐチャネル型トランジスタに置き換えてもよい。なお、ｎチャネル型トランジスタからｐチャネル型トランジスタに置き換えた場合、トランジスタがオン状態又はオフ状態となるためのソース電位、ドレイン電位、ゲート電位などが変わる場合がある。その場合、本明細書等に記載のｎチャネル型トランジスタがオン状態又はオフ状態となるためのソース電位、ドレイン電位、ゲート電位などを適切に変更すればよい。例えば、ゲート電位が高レベル電位でオン状態となるｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えた場合、そのｐチャネル型トランジスタがオン状態となるゲート電位として、低レベル電位に変更すればよい。

なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒだけに限定されない。例えば、トランジスタＭ１ｒ乃至トランジスタＭ３ｒ、後述するトランジスタＭ５乃至トランジスタＭ７、トランジスタＭ５ｂ、トランジスタＭ６ｂ、更に、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。

回路ＬＭＡＶは、一例として、スイッチＳＷｐと、スイッチＳＷｐｒと、スイッチＳＷｎと、スイッチＳＷｎｒと、スイッチＰＣｐと、スイッチＰＣｎと、を有する。

スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、スイッチＳＷｎｒ、スイッチＰＣｐ、及びスイッチＰＣｎとしては、例えば、アナログスイッチやトランジスタなどの電気的なスイッチなどを適用することができる。なお、スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、スイッチＳＷｎｒ、スイッチＰＣｐ、及びスイッチＰＣｎとして、例えば、トランジスタを適用する場合、当該トランジスタは、トランジスタＭ１乃至トランジスタＭ３と同様の構造のトランジスタとすることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。

また、図３には、スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、スイッチＳＷｎｒ、スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれに制御端子を図示している。本明細書等において、スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、スイッチＳＷｎｒ、スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、制御端子に低レベル電位が入力されたときにオフ状態をとるものとする。なお、本発明の一態様の演算回路に含まれているスイッチの動作は、これに限定されず、例えば、スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、スイッチＳＷｎｒ、スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれは、制御端子に低レベル電位が入力されたときにオン状態となり、制御端子に高レベル電位が入力されたときにオフ状態をとるものとしてもよい。

スイッチＳＷｐの第１端子は、配線ＢＬと、スイッチＳＷｎの第１端子と、スイッチＰＣｐの第１端子と、に電気的に接続されている。スイッチＳＷｐｒの第１端子は、配線ＢＬｒと、スイッチＳＷｎｒの第１端子と、スイッチＰＣｎの第１端子と、に電気的に接続されている。スイッチＳＷｐの第２端子は、スイッチＳＷｎｒの第２端子と、端子ＯＴを介して配線ＡＶＬｐと、に電気的に接続されている。スイッチＳＷｐｒの第２端子は、スイッチＳＷｎの第２端子と、端子ＯＴｒを介して配線ＡＶＬｎと、に電気的に接続されている。

スイッチＳＷｐの制御端子と、スイッチＳＷｐｒの制御端子と、は、端子ＩＴ４を介して配線ＥＮｐに電気的に接続されている。スイッチＳＷｎの制御端子と、スイッチＳＷｎｒの制御端子と、は、端子ＩＴ４ｒを介して配線ＥＮｎに電気的に接続されている。スイッチＰＣｐの制御端子と、スイッチＰＣｎの制御端子と、は、端子ＰＣＴを介して配線ＰＣＨに電気的に接続されている。

保持回路ＡＭ、及び保持回路ＡＭｒは、容量Ｃ１の第１端子と、容量Ｃ１ｒの第１端子と、のそれぞれに第１データに応じた電位を保持する機能を有する。そのため、保持回路ＡＭに含まれているトランジスタＭ２、及びトランジスタＭ２ｒとして、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもオフ電流が低い特性を有するため、トランジスタＭ２、及びトランジスタＭ２ｒをオフ状態にすることで、容量Ｃ１の第１端子と、容量Ｃ１ｒの第１端子と、のそれぞれに書き込んだ電位を長時間保持することができる。そのため、容量Ｃ１の第１端子と、容量Ｃ１ｒの第１端子と、のそれぞれの電位に対するリフレッシュ動作を少なくすることができるため、演算回路ＭＡＣ１の消費電力を低減することができる。

また、セルＯＭＣの動作については後に詳述するが、演算回路ＭＡＣ１が演算を行うとき、配線ＢＬ、及び配線ＢＬｒには、所定の電位がプリチャージされる。配線ＢＬ、及び配線ＢＬｒにプリチャージされた電位が変化しないようにするため、トランジスタＭ３、及びトランジスタＭ３ｒとしては、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもオフ電流が低い特性を有するため、トランジスタＭ３、及びトランジスタＭ３ｒをオフ状態にすることで、配線ＢＬ、及び配線ＢＬｒにプリチャージされた電位を保持することができる。

また、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒのそれぞれに、ＯＳトランジスタを適用することで、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒと同時に作製することができる。そのため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＭ１乃至トランジスタＭ３、及びトランジスタＭ１ｒ乃至トランジスタＭ３ｒは、場合によっては、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと呼称する）としてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。

ところで、半導体装置などをチップなどに高集積化した場合、当該チップには、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化や動作周波数の低下などが起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下でも、後述する積和演算を実行しやすい。そのため、駆動による発熱に強い半導体装置を構成する場合、トランジスタとしては、ＯＳトランジスタを適用するのが好ましい。

また、上記では、演算回路ＭＡＣ１に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ１に含まれているトランジスタは、例えば、Ｇｅなどを活性層としたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。

＜セルＯＭＣの動作例＞
次に、セルＯＭＣの動作例について説明する。

図４にセルＯＭＣの動作例のタイミングチャートを示す。図４のタイミングチャートは、時刻Ｔ０１から時刻Ｔ０８までの間、及びそれらの近傍における、配線ＷＷＬ、配線ＳＥＬ、配線ＷＢＬ、配線ＷＢＬｒ、ノードＮＮ、ノードＮＮｒ、配線ＢＬ、配線ＢＬｒ、配線ＰＣＨ、配線ＥＮｐ、配線ＥＮｎ、配線ＡＶＬｐ、及び配線ＡＶＬｎの電位の変動を示している。

なお、本動作例において、配線ＣＶＥ１、配線ＣＶＥ１ｒ、配線ＣＶＥ２、配線ＣＶＥ２ｒの電位は接地電位ＧＮＤとする。また、時刻Ｔ０１より前では、初期設定として、ノードＮＮ、及びノードＮＮｒのそれぞれの電位を、低レベル電位（図４では、Ｌｏｗと表記している）にしているものとする。

配線ＧＲＢＬには、一例として、電位ＶＤＤＤが入力されている。なお、電位ＶＤＤＤは、接地電位よりも高い電位とする。

＜＜時刻Ｔ０１より前の時刻＞＞
一例として、時刻Ｔ０１より前の時刻において、配線ＷＷＬには低レベル電位が入力され、配線ＳＥＬには低レベル電位が入力されている。また、配線ＷＢＬ、及び配線ＷＢＬｒには、高レベル電位（図４では、Ｈｉｇｈと表記している）が入力されている。また、配線ＢＬ、配線ＢＬｒには、低レベル電位が入力されている。また、配線ＰＣＨには、低レベル電位が入力されている。また、配線ＥＮｐ、及び配線ＥＮｎには、低レベル電位が入力されている。また、配線ＡＶＬｐ、配線ＡＶＬｎには、低レベル電位が入力されている。

＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＢＬには高レベル電位又は低レベル電位が印加され、配線ＷＢＬｒには高レベル電位又は低レベル電位が印加されている。

なお、配線ＷＢＬ、及び配線ＷＢＬｒは、上述した通り、回路ＷＢＤからセルＯＭＣに供給される第１データに応じた情報を送信するための配線として機能する。ここでの情報とは、一例として、電位とする。

また、本動作例における、第１データは、“＋１”、“−１”、“０”の３値のうち一をとるものとする。なお、図４では、第１データをＷと記載している。ここで、第１データの値と、配線ＷＢＬ、及び配線ＷＢＬｒに入力される電位と、の関係を次の通りに定義する。第１データが“＋１”であるとき、配線ＷＢＬには低レベル電位が入力され、配線ＷＢＬｒには高レベル電位が入力されるものとする。また、第１データが“−１”であるとき、配線ＷＢＬには高レベル電位が入力され、配線ＷＢＬｒには低レベル電位が入力されるものとする。また、第１データが“０”であるとき、配線ＷＢＬには高レベル電位が入力され、配線ＷＢＬｒには高レベル電位が入力されるものとする。

＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷＬに高レベル電位が入力されている。これにより、トランジスタＭ２、及びトランジスタＭ２ｒのそれぞれのゲートに高レベル電位が印加されて、トランジスタＭ２、及びトランジスタＭ２ｒのそれぞれがオン状態となる。

トランジスタＭ２、及びトランジスタＭ２ｒのそれぞれがオン状態になることによって、配線ＷＢＬとノードＮＮとの間が導通状態となり、配線ＷＢＬｒとノードＮＮｒとの間が導通状態となる。このため、ノードＮＮの電位は配線ＷＢＬに入力されている電位に変動し、ノードＮＮｒの電位は配線ＷＢＬｒに入力されている電位に変動する。

＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷＬに低レベル電位が入力されている。これにより、トランジスタＭ２、及びトランジスタＭ２ｒのそれぞれのゲートに低レベル電位が印加されて、トランジスタＭ２、及びトランジスタＭ２ｒのそれぞれがオフ状態となる。

トランジスタＭ２、及びトランジスタＭ２ｒのそれぞれがオフ状態になることによって、配線ＷＢＬとノードＮＮとの間が非導通状態となり、配線ＷＢＬｒとノードＮＮｒとの間が非導通状態となる。これにより、容量Ｃ１には、トランジスタＭ１のゲート（ノードＮＮ）の電位と、配線ＣＶＥ２の電位と、の電位差が保持され、容量Ｃ１ｒには、トランジスタＭ１ｒのゲート（ノードＮＮｒ）の電位と、配線ＣＶＥ２ｒの電位と、の電位差が保持される。

＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＢＬ及び配線ＷＢＬｒのそれぞれには高レベル電位が印加されている。なお、このとき、トランジスタＭ２、及びトランジスタＭ２ｒがオフ状態になっているため、配線ＷＢＬとノードＮＮとの間、及び配線ＷＢＬｒとノードＮＮｒとの間は非導通状態となっている。そのため、時刻Ｔ０４から時刻Ｔ０５までの間で、配線ＷＢＬ及び配線ＷＢＬｒのそれぞれの電位が変化しても、ノードＮＮ、及びノードＮＮｒのそれぞれの電位は変化しない。

＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＰＣＨに高レベル電位が入力されている。これにより、スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれの制御端子に高レベル電位が印加されて、スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれがオン状態となる。

スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれがオン状態になることによって、配線ＢＬと配線ＧＲＢＬとの間が導通状態となり、配線ＢＬｒと配線ＧＲＢＬとの間が導通状態となる。このため、配線ＢＬ、及び配線ＢＬｒの電位は配線ＧＲＢＬに入力されている電位ＶＤＤＤに変動する。

なお、配線ＰＣＨに高レベル電位が入力されて、配線ＢＬ、配線ＢＬｒのそれぞれの電位が変動した後から時刻Ｔ０６までの間において、配線ＰＣＨには、低レベル電位が入力される。これにより、スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれの制御端子に低レベル電位が印加されて、スイッチＰＣｐ、及びスイッチＰＣｎのそれぞれがオフ状態となる。

上述した時刻Ｔ０５から時刻Ｔ０６までの間の動作によって、配線ＢＬ、及び配線ＢＬｒへの電位ＶＤＤＤのプリチャージが行われる。

＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＳＥＬに高レベル電位が入力されている。これにより、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに高レベル電位が印加されて、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれがオン状態となる。

トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれがオン状態になることによって、配線ＢＬとトランジスタＭ１の第２端子との間が導通状態となり、配線ＢＬｒとトランジスタＭ１ｒの第２端子との間が導通状態となる。

ところで、トランジスタＭ１のゲート（ノードＮＮ）の電位が高レベル電位であるとき、トランジスタＭ１はオン状態となり、トランジスタＭ１のソース−ドレイン間に電流が流れる。このため、配線ＢＬと配線ＣＶＥ１との間が導通状態となる。さらに、配線ＣＶＥ１には接地電位が入力されているため、配線ＢＬにプリチャージされた電荷は、配線ＣＶＥ１に流れる。これによって、配線ＢＬの電位ＶＤＤＤは、所定の電位まで低下する。

同様に、トランジスタＭ１ｒのゲート（ノードＮＮｒ）の電位が高レベル電位であるとき、トランジスタＭ１ｒはオン状態となり、トランジスタＭ１ｒのソース−ドレイン間に電流が流れる。このため、配線ＢＬｒと配線ＣＶＥ１ｒとの間が導通状態となる。さらに、配線ＣＶＥ１ｒには接地電位が入力されているため、配線ＢＬｒにプリチャージされた電荷は、配線ＣＶＥ１ｒに流れる。これによって、配線ＢＬｒの電位ＶＤＤＤは、所定の電位まで低下する。本動作例では、当該所定の電位を接地電位とする。

また、トランジスタＭ１のゲート（ノードＮＮ）の電位が低レベル電位であるとき、トランジスタＭ１はオフ状態となるものとする。このため、トランジスタＭ３がオン状態であっても、配線ＢＬと配線ＣＶＥ１との間が非導通状態となる。そのため、配線ＢＬにプリチャージされた電位ＶＤＤＤは、時刻Ｔ０６から時刻Ｔ０７までの間の動作によって、変化しない。

同様に、トランジスタＭ１ｒのゲート（ノードＮＮｒ）の電位が低レベル電位であるとき、トランジスタＭ１ｒはオフ状態となるものとする。このため、トランジスタＭ３ｒがオン状態であっても、配線ＢＬｒと配線ＣＶＥ１ｒとの間が非導通状態となる。そのため、配線ＢＬｒにプリチャージされた電位ＶＤＤＤは、時刻Ｔ０６から時刻Ｔ０７までの間の動作によって、変化しない。

＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＳＥＬに低レベル電位が入力されている。これにより、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに低レベル電位が印加されて、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれがオフ状態となる。

時刻Ｔ０７から時刻Ｔ０８までの間の動作によって、配線ＢＬ、及び配線ＢＬｒはフローティング状態となる。

＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＥＮｐには高レベル電位又は低レベル電位が印加され、配線ＥＮｎには高レベル電位又は低レベル電位が印加されている。

なお、配線ＥＮｐ、及び配線ＥＮｎは、上述した通り、回路ＸＣＤからセルＯＭＣに供給される第２データに応じた情報を送信するための配線として機能する。ここでの情報とは、一例として、電位とする。

また、本動作例における、第２データは、“＋１”、“−１”、“０”の３値のうち一をとるものとする。なお、図４では、第２データをＸと記載している。ここで、第２データの値と、配線ＥＮｐ、及び配線ＥＮｎに入力される電位と、の関係を次の通りに定義する。第２データが“＋１”であるとき、配線ＥＮｐには高レベル電位が入力され、配線ＥＮｎには低レベル電位が入力されるものとする。また、第２データが“−１”であるとき、配線ＥＮｐには低レベル電位が入力され、配線ＥＮｎには高レベル電位が入力されるものとする。また、第２データが“０”であるとき、配線ＥＮｐには低レベル電位が入力され、配線ＥＮｎには低レベル電位が入力されるものとする。

つまり、第２データが“＋１”のとき、スイッチＳＷｐ及びスイッチＳＷｐｒのそれぞれの制御端子に高レベル電位が入力され、スイッチＳＷｎ及びスイッチＳＷｎｒのそれぞれの制御端子に低レベル電位が入力される。このため、スイッチＳＷｐ及びスイッチＳＷｐｒのそれぞれはオン状態となり、スイッチＳＷｎ及びスイッチＳＷｎｒのそれぞれはオフ状態となる。これにより、配線ＢＬと配線ＡＶＬｐとの間が導通状態となり、配線ＢＬｒと配線ＡＶＬｎとの間が導通状態となり、配線ＢＬと配線ＡＶＬｎとの間が非導通状態となり、配線ＢＬｒと配線ＡＶＬｐとの間が非導通状態となる。

また、第２データが“−１”のとき、スイッチＳＷｐ及びスイッチＳＷｐｒのそれぞれの制御端子に低レベル電位が入力され、スイッチＳＷｎ及びスイッチＳＷｎｒのそれぞれの制御端子に高レベル電位が入力される。このため、スイッチＳＷｐ及びスイッチＳＷｐｒのそれぞれはオフ状態となり、スイッチＳＷｎ及びスイッチＳＷｎｒのそれぞれはオン状態となる。これにより、配線ＢＬと配線ＡＶＬｎとの間が導通状態となり、配線ＢＬｒと配線ＡＶＬｐとの間が導通状態となり、配線ＢＬと配線ＡＶＬｐとの間が非導通状態となり、配線ＢＬｒと配線ＡＶＬｎとの間が非導通状態となる。

また、第２データが“０”のとき、スイッチＳＷｐ及びスイッチＳＷｐｒのそれぞれの制御端子に低レベル電位が入力され、スイッチＳＷｎ及びスイッチＳＷｎｒのそれぞれの制御端子に低レベル電位が入力される。このため、スイッチＳＷｐ及びスイッチＳＷｐｒのそれぞれはオフ状態となり、スイッチＳＷｎ及びスイッチＳＷｎｒのそれぞれはオフ状態となる。これにより、配線ＢＬと配線ＡＶＬｎとの間が非導通状態となり、配線ＢＬｒと配線ＡＶＬｐとの間が非導通状態となり、配線ＢＬと配線ＡＶＬｐとの間が非導通状態となり、配線ＢＬｒと配線ＡＶＬｎとの間が非導通状態となる。

ここで、第１データが“＋１”であり、かつ第２データが“＋１”であるときの配線ＡＶＬｐ、配線ＡＶＬｎの電位の変化を考える。時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｐの電位はＧＮＤ、配線ＢＬの電位はＶＤＤＤとなっているため、配線ＡＶＬｐと配線ＢＬとの間が導通状態になることにより、配線ＡＶＬｐと配線ＢＬとには、配線ＢＬにプリチャージされていた電荷が分配される。そのため、配線ＢＬの電位はＶＤＤＤからΔＶに下がるものとし、配線ＡＶＬｐの電位はＧＮＤからΔＶ上がるものとする。一方、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｎの電位はＧＮＤ、配線ＢＬｒの電位はＧＮＤとなっているため、配線ＡＶＬｎと配線ＢＬｒとの間が導通状態になっても、配線ＡＶＬｎと配線ＢＬｒとのそれぞれの電位はＧＮＤのまま変化しない。

また、第１データが“＋１”であり、かつ第２データが“−１”であるときの配線ＡＶＬｐ、配線ＡＶＬｎの電位の変化を考える。時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｐの電位はＧＮＤ、配線ＢＬｒの電位はＧＮＤとなっているため、配線ＡＶＬｐと配線ＢＬｒとの間が導通状態になっても、配線ＡＶＬｐと配線ＢＬｒとのそれぞれの電位はＧＮＤのまま変化しない。一方、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｎの電位はＧＮＤ、配線ＢＬの電位はＶＤＤＤとなっているため、配線ＡＶＬｎと配線ＢＬとの間が導通状態になることにより、配線ＡＶＬｎと配線ＢＬとには、配線ＢＬにプリチャージされていた電荷が分配される。そのため、配線ＢＬの電位はＶＤＤＤからΔＶに下がるものとし、配線ＡＶＬｎの電位はＧＮＤからΔＶ上がるものとする。

また、第１データが“−１”であり、かつ第２データが“＋１”であるときの配線ＡＶＬｐ、配線ＡＶＬｎの電位の変化を考える。時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｐの電位はＧＮＤ、配線ＢＬの電位はＧＮＤとなっているため、配線ＡＶＬｐと配線ＢＬとの間が導通状態になっても、配線ＡＶＬｐと配線ＢＬとのそれぞれの電位はＧＮＤのまま変化しない。一方、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｎの電位はＧＮＤ、配線ＢＬｒの電位はＶＤＤＤとなっているため、配線ＡＶＬｎと配線ＢＬｒとの間が導通状態になることにより、配線ＡＶＬｎと配線ＢＬｒとには、配線ＢＬｒにプリチャージされていた電荷が分配される。そのため、配線ＢＬｒの電位はＶＤＤＤからΔＶに下がるものとし、配線ＡＶＬｎの電位はＧＮＤからΔＶ上がるものとする。

また、第１データが“−１”であり、かつ第２データが“−１”であるときの配線ＡＶＬｐ、配線ＡＶＬｎの電位の変化を考える。時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｐの電位はＧＮＤ、配線ＢＬｒの電位はＶＤＤＤとなっているため、配線ＡＶＬｐと配線ＢＬｒとの間が導通状態になることにより、配線ＡＶＬｐと配線ＢＬｒとには、配線ＢＬｒにプリチャージされていた電荷が分配される。そのため、配線ＢＬｒの電位はＶＤＤＤからΔＶに下がるものとし、配線ＡＶＬｐの電位はＧＮＤからΔＶ上がるものとする。一方、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＡＶＬｎの電位はＧＮＤ、配線ＢＬの電位はＧＮＤとなっているため、配線ＡＶＬｎと配線ＢＬとの間が導通状態になっても、配線ＡＶＬｎと配線ＢＬとのそれぞれの電位はＧＮＤのまま変化しない。

また、第１データが“０”であるときの配線ＡＶＬｐ、配線ＡＶＬｎの電位の変化を考える。第１データが“０”であるとき、配線ＢＬ、配線ＢＬｒの電位はＧＮＤとなっているため、第２データが“＋１”、“−１”、“０”のどの値であっても（スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、及びスイッチＳＷｎｒがオン状態、又はオフ状態であっても）、配線ＡＶＬｐと配線ＡＶＬｎとのそれぞれの電位はＧＮＤのまま変化しない。

また、第２データが“０”であるときの配線ＡＶＬｐ、配線ＡＶＬｎの電位の変化を考える。第２データが“０”であるとき、スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、及びスイッチＳＷｎｒのそれぞれがオフ状態となっているため、第１データが“＋１”、“−１”、“０”のどの値であっても配線ＡＶＬｐと配線ＡＶＬｎとのそれぞれの電位はＧＮＤのまま変化しない。

上述した内容を下表にまとめる。

上表のとおり、第１データと第２データの積を、配線ＡＶＬｐと配線ＡＶＬｎの電位によって表すことができる。したがって、セルＯＭＣに第１データに応じた電位を保持し、かつセルＯＭＣに第２データを入力することによって、セルＯＭＣは、配線ＡＶＬｐ及び配線ＡＶＬｎに第１データと第２データの積に応じた電位を出力することができる。

＜演算回路ＭＡＣ１の動作例＞
次に、上述したセルＯＭＣを用いた、図１の演算回路ＭＡＣ１の演算の動作例について説明する。

なお、本動作例では、第１データは“＋１”、“−１”、“０”の３値のいずれか一をとるものとし、第２データは“＋１”、“−１”の２値のいずれか一をとるものとする。

一例として、図１の演算回路の１行目において、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれに第１データが保持され、その後にセルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれに第２データが入力されたものとする。

ここで、配線ＡＶＬｐ［１］、又は配線ＡＶＬｎ［１］と導通状態となる、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれに含まれている、配線ＢＬ及び配線ＢＬｒについて着目する。セルＯＭＣには、第２データとして“＋１”、“−１”の２値のいずれか一のデータが入力されているため、セルＯＭＣに含まれている配線ＢＬは、配線ＡＶＬｐ［１］又は配線ＡＶＬｎ［１］の一方と導通状態となり、同様に、そのセルＯＭＣに含まれている配線ＢＬｒは、配線ＡＶＬｐ［１］又は配線ＡＶＬｎ［１］の他方と導通状態となる。つまり、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれに第２データが入力されることによって、配線ＡＶＬｐ［１］と導通状態となる、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれの配線ＢＬ、配線ＢＬｒとの組み合わせが定まる。また、同様に、配線ＡＶＬｎ［１］と導通状態となる、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれの配線ＢＬ、配線ＢＬｒとの組み合わせも定まる。

例えば、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，３］に入力される第２データがそれぞれ“＋１”、“−１”、“＋１”としたとき、セルＯＭＣ［１，１］の配線ＢＬと、セルＯＭＣ［１，２］の配線ＢＬｒと、セルＯＭＣ［１，３］の配線ＢＬと、の組み合わせが、配線ＡＶＬｐ［１］と導通状態となる。一方、セルＯＭＣ［１，１］の配線ＢＬｒと、セルＯＭＣ［１，２］の配線ＢＬと、セルＯＭＣ［１，３］の配線ＢＬｒと、の組み合わせが、配線ＡＶＬｎ［１］と導通状態となる。

ここで、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］に第２データが入力されたとき、配線ＡＶＬｐと導通状態となる、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれの配線ＢＬ、配線ＢＬｒの組み合わせを第１組と呼称し、配線ＡＶＬｎと導通状態となる、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のそれぞれの配線ＢＬ、配線ＢＬｒの組み合わせを第２組と呼称する。

なお、セルＯＭＣにおいて、配線ＢＬ又は配線ＢＬｒの一方は配線ＡＶＬｐ［１］と導通状態となり、配線ＢＬ又は配線ＢＬｒの他方は配線ＡＶＬｐ［１］と導通状態となるので、配線ＡＶＬｐ［１］と導通状態となる、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］の配線ＢＬ、配線ＢＬｒの合計の本数はｍ本となる。また、同様に、配線ＡＶＬｎ［１］と導通状態となる、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］の配線ＢＬ、配線ＢＬｒの合計の本数はｍ本となる。

また、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］のうち、第１データと第２データとの積が“＋１”となっているセルＯＭＣの個数をｐ個とし、第１データと第２データとの積が“−１”となっているセルＯＭＣの個数をｑ個とし、第１データと第２データとの積が“０”となっているセルＯＭＣの個数をｒ個とする。但し、ｐ、ｑ、ｒのそれぞれは、ｍ＝ｐ＋ｑ＋ｒを満たし、かつ０を含む正の整数である。

また、セルＯＭＣに第１データとして、“＋１”、又は“−１”が保持されているとき、セルＯＭＣに含まれている配線ＢＬ又は配線ＢＬｒにプリチャージされている電位に応じた電荷量をＱ_ｕｔとする。

ここで、第２データがセルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］に入力されたとき、配線ＡＶＬｐ［１］と、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］の第１組の配線ＢＬ、配線ＢＬｒと、の間が導通状態となるため、配線ＡＶＬｐ［１］と合計ｍ本の配線ＢＬ、配線ＢＬｒとのそれぞれの電荷は再分配される。このとき、配線ＡＶＬｐ［１］と、第１組の配線ＢＬ、配線ＢＬｒと、のそれぞれの電位は、電荷量ｐ×Ｑ_ｕｔに応じた電位Ｖ_ｐとなる。

一方、第２データがセルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］に入力されたとき、配線ＡＶＬｎ［１］と、セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］の第２組の配線ＢＬ、配線ＢＬｒと、の間が導通状態となるため、配線ＡＶＬｎ［１］と合計ｍ本の配線ＢＬ、配線ＢＬｒとのそれぞれの電荷は再分配される。このとき、配線ＡＶＬｎ［１］と、第１組の配線ＢＬ、配線ＢＬｒと、のそれぞれの電位は、電荷量ｑ×Ｑ_ｕｔに応じた電位Ｖ_ｎとなる。

セルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］において、ｐがｑよりも大きいとき、つまり、第１データと第２データとの積が“＋１”となるセルＯＭＣの数が、第１データと第２データとの積が“−１”となるセルＯＭＣの数よりも大きいほど、電位Ｖ_ｐは、電位Ｖ_ｎよりも高くなる。また、ｐがｑよりも小さいとき、つまり、第１データと第２データとの積が“−１”となるセルＯＭＣの数が、第１データと第２データとの積が“＋１”となるセルＯＭＣの数よりも大きいほど、電位Ｖ_ｐは、電位Ｖ_ｎよりも低くなる。

ここで、例えば、図１の演算回路ＭＡＣ１の回路ＴＲＣ［１］乃至回路ＴＲＣ［ｍ］として、図２（Ａ）に示した回路ＴＲＣ［ｊ］を適用することによって、コンパレータＣＭＰの第１端子に電位Ｖ_ｐが入力され、コンパレータＣＭＰの第１端子に電位Ｖ_ｎが入力される。そして、コンパレータＣＭＰによって、電位Ｖ_ｐと電位Ｖ_ｎの比較が行われることで、一例として、電位Ｖ_ｐよりも電位Ｖ_ｎが低いときに、コンパレータＣＭＰの出力端子から配線ＯＬ［ｊ］に高レベル電位が出力され、電位Ｖ_ｐよりも電位Ｖ_ｎが高いときに、コンパレータＣＭＰの出力端子から配線ＯＬ［ｊ］に低レベル電位が出力される。

本動作例では、セルアレイＣＡの１行目のセルＯＭＣ［１，１］乃至セルＯＭＣ［１，ｍ］の部分での演算について説明したが、セルアレイＣＡの２行目乃至ｎ行目についても同様に演算を行うことができる。

上述した通り、セルアレイＣＡのセルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］に第１データを保持し、後にセルＯＭＣ［１，１］乃至セルＯＭＣ［ｎ，ｍ］に第２データを入力することによって、演算回路ＭＡＣ１は、各行における積和演算の結果を配線ＯＬに出力することができる。

なお、本発明の一態様の半導体装置である演算回路に含まれているセルＯＭＣは、図３に示すセルＯＭＣに限定されない。当該演算回路は、状況に応じて、セルＯＭＣの構成を変更したものにしてもよい。例えば、図３のセルＯＭＣは、スイッチＰＣｐ、スイッチＰＣｎを設けない構成としてもよい（図示しない）。この場合、図３のセルＯＭＣにおいて、配線ＢＬ、及び配線ＢＬｒへのプリチャージ動作は、配線ＧＲＢＬでなく、スイッチＳＷｐ、スイッチＳＷｐｒ、スイッチＳＷｎ、スイッチＳＷｎｒなどを介して、配線ＡＶＬｐ及び／又は配線ＡＶＬｎから電位を供給すればよい。

また、例えば、図３のセルＯＭＣに電気的に接続されている配線ＷＷＬ、配線ＳＥＬ、配線ＰＣＨ、配線ＡＶＬｐ、配線ＡＶＬｎ、配線ＷＢＬ、配線ＷＢＬｒ、配線ＥＮｐ、及び配線ＥＮｎは、それぞれ１本ずつとしてもよいが、セルＯＭＣの構成によっては、それぞれ複数の配線としてもよい。例えば、配線ＷＷＬは、保持回路ＡＭに含まれているトランジスタＭ２と、保持回路ＡＭｒに含まれているトランジスタＭ２ｒと、のオン状態とオフ状態とを切り替えるための配線として機能するが、トランジスタＭ２と、トランジスタＭ２ｒと、のオン状態とオフ状態の切り替えを独立に行うために、トランジスタＭ２のゲートと、トランジスタＭ２ｒのゲートと、のそれぞれには、別々の配線を電気的に接続する構成としてもよい。このように、セルＯＭＣに電気的に接続されている配線ＷＷＬ、配線ＳＥＬ、配線ＰＣＨ、配線ＡＶＬｐ、配線ＡＶＬｎ、配線ＷＢＬ、配線ＷＢＬｒ、配線ＥＮｐ、及び配線ＥＮｎは、セルＯＭＣの構成に応じて、その配線の本数を適宜変更することができる。

また、本発明の一態様の半導体装置である演算回路に含まれているセルＯＭＣは、例えば、図５に示すセルＯＭＣのとおり、図３のセルＯＭＣに含まれている配線ＢＬ、及び配線ＢＬｒにそれぞれ容量Ｃ３、及び容量Ｃ３ｒを電気的に接続した構成としてもよい。具体的には、図５のセルＯＭＣにおいて、容量Ｃ３の第１端子は配線ＢＬに電気的に接続され、容量Ｃ３の第２端子は、配線ＣＶＥ３に電気的に接続されている。また、容量Ｃ３ｒの第１端子は配線ＢＬｒに電気的に接続され、容量Ｃ３ｒの第２端子は、配線ＣＶＥ３ｒに電気的に接続されている。

配線ＣＶＥ３、及び配線ＣＶＥ３ｒは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。また、配線ＣＶＥ３、及び配線ＣＶＥ３ｒのそれぞれが与える電位が互いに等しい場合、セルＯＭＣは、配線ＣＶＥ３、及び配線ＣＶＥ３ｒを１本の配線としてまとめた構成としてもよい（図示しない）。また、配線ＣＶＥ３、又は配線ＣＶＥ３ｒのそれぞれが与える電位が、配線ＣＶＥ１、配線ＣＶＥ１ｒ、配線ＣＶＥ２、及び配線ＣＶＥ２ｒのそれぞれが与える電位のいずれか一と等しい場合、セルＯＭＣは、配線ＣＶＥ３、又は配線ＣＶＥ３ｒと、その等しい電位を与える配線と、を１本の配線としてまとめた構成としてもよい（図示しない）。

配線ＢＬ、及び配線ＢＬｒにそれぞれ容量Ｃ３、及び容量Ｃ３ｒを電気的に接続することにより、配線ＢＬ、及び配線ＢＬｒがフローティング状態のときにおける、配線ＢＬ、及び配線ＢＬｒの電位を保持することができる。

図３のセルＯＭＣにおいて、例えば、図４のタイミングチャートの時刻Ｔ０６から時刻Ｔ０７までの間で、配線ＢＬ又は配線ＢＬｒの一方のプリチャージされた電位ＶＤＤＤを所定の電位にまで低下させたとき、配線ＢＬ又は配線ＢＬｒの他方のプリチャージされた電位ＶＤＤＤは、配線ＢＬと配線ＢＬｒとの間の寄生容量の影響によって低下する場合がある。一方、図５のセルＯＭＣには、配線ＢＬ、及び配線ＢＬｒにそれぞれ容量Ｃ３、及び容量Ｃ３ｒが電気的に接続されているため、図４のタイミングチャートの時刻Ｔ０６から時刻Ｔ０７までの間で、配線ＢＬ又は配線ＢＬｒの一方のプリチャージされた電位ＶＤＤＤを所定の電位にまで低下させても、容量Ｃ３又は容量Ｃ３ｒによって、配線ＢＬ又は配線ＢＬｒの他方の電位の変化を防ぐことができる。

また、１個のセルＯＭＣと配線ＡＶＬｐ及び配線ＡＶＬｎとを導通させたときの配線ＡＶＬｐ及び配線ＡＶＬｎのそれぞれの電位を考える。図５のセルＯＭＣにおいて、容量Ｃ３、及び容量Ｃ３ｒの静電容量の値が、配線ＡＶＬｐ、及び配線ＡＶＬｎのそれぞれの寄生容量の値よりも十分に大きくすることによって、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＢＬを配線ＡＶＬｐ又は配線ＡＶＬｎの一方に導通させたときの配線ＢＬの電位の変化を小さくすることができる。また、同様に、配線ＢＬｒを配線ＡＶＬｐ又は配線ＡＶＬｎの他方に導通させたときの配線ＢＬｒの電位の変化を小さくすることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した演算回路と記憶装置とを有するアクセラレータの構成について説明する。

図６に示すアクセラレータＳＣＰは、一例として、演算回路ＭＡＣと、プロセッサＰＲＣＲと、記憶装置ＭＥＤと、を有する。演算回路ＭＡＣと、プロセッサＰＲＣＲと、記憶装置ＭＥＤと、は、バス配線ＢＵＬによって電気的に接続されている。

特に、本明細書では、ニューラルネットワークの演算を行うアクセラレータをＡＩアクセラレータと呼称する。

演算回路ＭＡＣは、一例として、実施の形態１で説明した演算回路ＭＡＣ１を適用することができる。なお、演算回路ＭＡＣは、例えば、ＯＳトランジスタを有することが好ましい。また、演算回路ＭＡＣには、演算回路ＭＡＣ１と異なる演算回路を適用してもよい。演算回路ＭＡＣ１と異なる演算回路については、後述する。

プロセッサＰＲＣＲは、一例として、演算部ＯＣＲと、記憶装置ＣＡＳと、を有する。プロセッサＰＲＣＲは、例えば、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）やＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などとして機能する。

記憶装置ＣＡＳは、一例として、プロセッサＰＲＣＲのキャッシュメモリとして機能する。また、記憶装置ＣＡＳは、例えば、プロセッサＰＲＣＲの上方に設けることができる。特に、記憶装置ＣＡＳをプロセッサＰＲＣＲの近くに設けることによって、データ転送にかかる負担を軽減することができる。

更に、記憶装置ＣＡＳは、一例として、レジスタ、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などとすることができる。また、記憶装置ＣＡＳを有するトランジスタとして、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が非常に低い特性を有するため、ＯＳトランジスタと容量を組み合わせることで、データの長時間の保持が可能な保持部を構成することができる。また、レジスタ、ＳＲＡＭなどのデータを当該保持部に一時的に保持することで、当該データを保持したまま、レジスタ、ＳＲＡＭなどへの電源供給を停止することができる。

具体的には、記憶装置ＣＡＳは、例えば、図７（Ａ）に図示している、メモリセルＳＭＣを有していることが好ましい。メモリセルＳＭＣは、ＳＲＡＭのメモリセルの回路構成を有する回路ＭＣと、ＯＳトランジスタを有する保持部ＨＣと、を有する。回路ＭＣは、トランジスタＭ５と、トランジスタＭ５ｂと、インバータＩＮＶ１と、インバータＩＮＶ２と、を有する。また、保持部ＨＣは、トランジスタＭ６と、トランジスタＭ６ｂと、容量Ｃ２と、容量Ｃ２ｂと、を有する。

トランジスタＭ５の第１端子は、インバータＩＮＶ１の入力端子と、インバータＩＮＶ２の出力端子と、トランジスタＭ６の第１端子と、に電気的に接続され、トランジスタＭ５の第２端子は、配線ＳＢＬに電気的に接続され、トランジスタＭ５のゲートは、ＳＷＬに電気的に接続されている。トランジスタＭ５ｂの第１端子は、インバータＩＮＶ２の入力端子と、インバータＩＮＶ１の出力端子と、トランジスタＭ６ｂの第１端子と、に電気的に接続され、トランジスタＭ５ｂの第２端子は、配線ＳＢＬｂに電気的に接続され、トランジスタＭ５ｂのゲートは、ＳＷＬに電気的に接続されている。トランジスタＭ６の第２端子は、容量Ｃ２の第１端子に電気的に接続され、トランジスタＭ６のゲートは、配線ＨＬに電気的に接続されている。容量Ｃ２の第２端子は、配線ＣＮＶ１に電気的に接続されている。トランジスタＭ６ｂの第２端子は、容量Ｃ２ｂの第１端子に電気的に接続され、トランジスタＭ６ｂのゲートは、配線ＨＬに電気的に接続されている。容量Ｃ２ｂの第２端子は、配線ＣＮＶ１に電気的に接続されている。

配線ＳＢＬは、メモリセルＳＭＣに書き込むためのデータを送信する配線として機能する。また、配線ＳＢＬは、メモリセルＤＭＣから読み出したデータを送信する配線としても機能する。配線ＳＢＬｂは、配線ＳＢＬに送信されているデータの反転信号を送信する配線として機能する。配線ＳＷＬは、トランジスタＭ５、及びトランジスタＭ５ｂのオン状態とオフ状態との切り替えるための配線として機能する。また、配線ＣＮＶ１は、定電圧を与える配線として機能する。配線ＨＬは、トランジスタＭ６、及びトランジスタＭ６ｂのオン状態とオフ状態との切り替えるための配線として機能する。

特に、回路ＭＣにデータが書き込まれたときに、配線ＨＬによって、トランジスタＭ６、及びトランジスタＭ６ｂをオン状態にすることによって、回路ＭＣに保持しているデータを容量Ｃ２、及び容量Ｃ２ｂのそれぞれの第１端子に書き込むことができる。その後、配線ＨＬによって、トランジスタＭ６、及びトランジスタＭ６ｂをオフ状態にすることによって、容量Ｃ２、及び容量Ｃ２ｂのそれぞれの第１端子に当該データを保持することができる。このとき、例えば、インバータＩＮＶ１、及びインバータＩＮＶ２への電源供給を停止しても、保持部ＨＣで当該データを保持することができる。

また、記憶装置ＣＡＳとしては、例えば、ＤＲＡＭ、又は後述するＤＯＳＲＡＭ（ＤｙｎａｍｉｃＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を適用してもよい。

また、記憶装置ＣＡＳにデータを長時間保持できることを利用して、プロセッサＰＲＣＲの動作を一時的に停止することができる。具体的には、プロセッサＰＲＣＲの一部のコアが他のコアの演算待ちをしているとき、一部のコアの演算途中のデータを一時的に記憶装置ＣＡＳに保持して、一部のコアのみに対して電源供給を停止することができる。このため、動作していないコアのみに電源を遮断する構成とすることで、プロセッサＰＲＣＲの消費電力を低減することができる。なお、プロセッサＰＲＣＲがＣＰＵであるとき、本明細書などでは、プロセッサＰＲＣＲをノーマリーオフＣＰＵと呼称する場合がある。

記憶装置ＭＥＤは、一例として、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などとすることができる。また、ＤＲＡＭとしては、図７（Ｂ）に図示している、ＯＳトランジスタであるトランジスタＭ７と、容量Ｃ４と、を有するメモリセルＤＭＣを有することが好ましい。なお、本明細書等では、図７（Ｂ）のメモリセルＤＭＣを有する記憶装置を、ＤＯＳＲＡＭと呼称する。

メモリセルＤＭＣにおいて、トランジスタＭ７の第１端子は、容量Ｃ４の第１端子に電気的に接続され、トランジスタＭ７の第２端子は、配線ＷＲＢＬに電気的に接続され、トランジスタＭ７のゲートは、配線ＷＲＷＬに電気的に接続されている。容量Ｃ４の第２端子は配線ＣＮＶ２に電気的に接続されている。

配線ＷＲＢＬは、メモリセルＤＭＣに書き込むためのデータを送信する配線として機能する。また、配線ＷＲＢＬは、メモリセルＤＭＣから読み出したデータを送信する配線としても機能する。配線ＷＲＷＬは、トランジスタＭ７のオン状態とオフ状態との切り替えるための配線として機能する。また、配線ＣＮＶ２は、定電圧を与える配線として機能する。

トランジスタＭ５はＯＳトランジスタであるため、トランジスタＭ７のソース−ドレイン間に流れるオフ電流を小さくすることができる。そのため、メモリセルＤＭＣの容量Ｃ４の第１端子に書き込んだ電位を長時間保持することができる。このため、メモリセルＤＭＣの容量Ｃ４の第１端子に書き込んだ電位のリフレッシュ動作を少なくすることができるため、メモリセルＤＭＣを記憶装置ＭＥＤに適用することによって、記憶装置ＭＥＤの消費電力を低減することができる。

［演算回路の構成例］
次に、演算回路ＭＡＣに適用できる、実施の形態１の演算回路ＭＡＣ１とは別の回路構成について説明する。

図８（Ａ）は、一例として、積和演算が可能な演算回路ＭＡＣ２を示している。なお、演算回路ＭＡＣ２は、乗算セルＭＴＣを有しており、図８（Ａ）には、乗算セルＭＴＣがマトリクス状に配置されている構成を示している。また、演算回路ＭＡＣ２は、一例として、第１データと第２データとの積和演算を行う機能を有する。

乗算セルＭＴＣは、配線ＩＷＬと、配線ＩＸＬと、配線ＯＹＬと、に電気的に接続されている。また、乗算セルＭＴＣは、保持部ＳＷを有する。

配線ＩＷＬは、乗算セルＭＴＣの保持部ＳＷに書き込むための第１データを送信する配線として機能する。配線ＩＸＬは、乗算セルＭＴＣに第２データを送信するための配線として機能する。配線ＯＹＬには、配線ＯＹＬに電気的に接続されている複数の乗算セルＭＴＣからの電流が流れる。

次に、乗算セルＭＴＣの具体的な構成例について説明する。図８（Ｂ）は、演算回路ＭＡＣ２に含まれている乗算セルＭＴＣの構成例を示している。

乗算セルＭＴＣは、一例として、トランジスタＯＭ１と、保持部ＳＷと、を有する。保持部ＳＷは、一例として、トランジスタＯＭ２と、容量ＣＮと、を有する。また、トランジスタＯＭ１、及びトランジスタＯＭ２は、例えば、ＯＳトランジスタとすることが好ましい。

トランジスタＯＭ１の第１端子は、配線ＯＹＬに電気的に接続され、トランジスタＯＭ１の第２端子は、配線ＣＮＶ３に電気的に接続され、トランジスタＯＭ１のゲートは、トランジスタＯＭ２の第１端子と、容量ＣＮの第１端子と、に電気的に接続されている。トランジスタＯＭ２の第２端子は、配線ＩＷＬに電気的に接続され、トランジスタＯＭ２のゲートは、配線ＭＷＬに電気的に接続されている。容量ＣＮの第２端子は、配線ＩＸＬに電気的に接続されている。なお、便宜上、配線ＯＹＬの両端の一方を端子ＯＹＴａと呼称し、配線ＯＹＬ両端の他方を端子ＯＹＴｂと呼称する。

保持部ＳＷは、例えば、アナログ電位の保持が可能なアナログメモリとすることが好ましい。また、保持部ＳＷに含まれているトランジスタＯＭ２をＯＳトランジスタとすることによって、長時間、保持部ＳＷにアナログ電位を保持することができる。このため、保持部ＳＷの保持したアナログ電位のリフレッシュ動作を少なくすることができるため、乗算セルＭＴＣの消費電力を低減することができる。

配線ＭＷＬは、トランジスタＯＭ２のオン状態とオフ状態との切り替えるための配線として機能する。また、配線ＣＮＶ３は、定電圧を与える配線として機能する。当該電圧としては、一例として、接地電位（０Ｖ）としている。

なお、トランジスタＯＭ１は、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＯＭ１のゲート電位をＶ_Ｇとしたとき、トランジスタＯＭ１のソース−ドレイン間に流れるドレイン電流は、Ｉ＝（β／２）（Ｖ_Ｇ−Ｖ_ｔｈ）となる。なお、βは、トランジスタの構造によって定められる定数である。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＯＭ１は、線形領域で動作してもよい。なお、第１データをアナログ値とする場合には、重み係数の大きさに応じて、例えば、トランジスタＯＭ１は、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。

次に、演算回路ＭＡＣ２の動作、及び乗算セルＭＴＣの動作について説明する。

初めに、演算回路ＭＡＣ２の１列に含まれている複数の乗算セルＭＴＣに、第１データを書き込む。具体的には、配線ＭＷＬに高レベル電位を与えてトランジスタＯＭ２をオン状態にして、配線ＩＷＬから第１データに相当する電位Ｖ_Ｗを供給して、容量ＣＮの第１端子に書き込む。次に、配線ＭＷＬに低レベル電位を与えてトランジスタＯＭ２をオフ状態にして、容量ＣＮの第１端子に電位Ｖ_Ｗを保持する。

このとき、トランジスタＯＭ１に流れる電流Ｉ（Ｖ_Ｗ，０）は、Ｉ（Ｖ_Ｗ，０）＝（β／２）（Ｖ_Ｗ−Ｖ_ｔｈ）となる。なお、Ｖ_ｔｈはトランジスタＯＭ１のしきい値電圧である。

次に、配線ＩＸＬに、第２データに応じた電位Ｖ_Ｘを供給する。具体的には、配線ＩＸＬの電位をＶ_Ｘ高くして、容量ＣＮを介した容量結合によって、容量ＣＮの第１端子の電位をＶ_Ｗ＋Ｖ_Ｘに変化させる。なお、説明を簡易にするために、容量結合係数を１としている。

このとき、トランジスタＯＭ１に流れる電流Ｉ（Ｖ_Ｗ，Ｖ_Ｘ）は、Ｉ（Ｖ_Ｗ，Ｖ_Ｘ）＝（β／２）（Ｖ_Ｗ＋Ｖ_Ｘ−Ｖ_ｔｈ）となる。

ここで、端子ＯＹＴａから−Ｉ（０，Ｖ_Ｘ）−Ｉ（Ｖ_Ｗ，０）＋Ｉ（０，０）を供給したとき、端子ＯＹＴｂに流れる電流Ｉ_Ｙは、Ｉ_Ｙ＝Ｉ（Ｖ_Ｗ，Ｖ_Ｘ）−Ｉ（０，Ｖ_Ｘ）−Ｉ（Ｖ_Ｗ，０）＋Ｉ（０，０）＝β・Ｖ_Ｗ・Ｖ_Ｘとなる。つまり、電流Ｉ_Ｙは、第１データに応じた電位Ｖ_Ｗと、第２データに応じた電位Ｖ_Ｘとの積に応じた電流となる。

図９は、乗算セルＭＴＣの乗算特性を示している。図９は、横軸を、第２データに応じた電位Ｖ_Ｘとし、縦軸を、出力された電流Ｉ_Ｙを正規化した値ｙ（Ｗ，Ｘ）としている。また、図９には、第１データに応じた電位Ｖ_Ｗが−１．０Ｖ、−０．５Ｖ、０Ｖ、０．５Ｖ、１．０Ｖである場合をそれぞれ記載している。

ここで、演算回路ＭＡＣ２の１列に含まれている複数の乗算セルにおいて、電流Ｉ_Ｙの総和をとると、配線ＯＹＬに流れる電流は、ΣＩ_Ｙ＝βΣ（Ｖ_Ｗ・Ｖ_Ｘ）となる。つまり、電流ΣＩ_Ｙを検出することによって、演算回路ＭＡＣ２の１列に含まれている複数の乗算セルに保持されている第１データと、演算回路ＭＡＣ２の１列に含まれている複数の乗算セルに供給された第２データと、の積和を算出することができる。

［消費電力と処理性能］
上述したアクセラレータＳＣＰのように、演算回路と記憶装置とを一体化にすることによって、消費電力を低減することができる。また、演算回路に、ＯＳトランジスタを用いたアナログメモリを適用することでも、消費電力を低減することができる。

図１０は、消費電力（Ｗ）と、処理性能（ＯＰＳ）と、の関係を試算したグラフである。従来のＡＩアクセラレータ（一例としては、ＣＰＵ、ＧＰＵ、ＦＰＧＡなど）は、領域ＯＬＡに含まれており、０．１ＴＯＰＳ／Ｗを下回っている。一方、ＯＳトランジスタを有する演算回路、記憶装置などによって構成されたアクセラレータＳＣＰは、領域ＮＥＡに含まれる試算となり、１０ＴＯＰＳ／Ｗを超える結果となった。このため、アクセラレータＳＣＰを用いることによって、従来のＡＩアクセラレータよりもエネルギー消費の削減が見込める。

（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び半導体装置に適用できるトランジスタの構成例について説明する。

＜半導体装置の構成例＞
図１１に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図１３（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１３（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１３（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。

トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しない特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しない半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００として、トランジスタＭ２、トランジスタＭ２ｒに適用することにより、保持回路ＡＭ、保持回路ＡＭｒなどに書き込んだ電位を長時間保持することができる。

本実施の形態で説明する半導体装置は、一例として、図１１に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２などに含まれる容量などとすることができる。なお、回路構成によっては、図１１に示す容量素子６００は必ずしも設けなくてもよい。

トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２などに含まれるトランジスタなどに適用することができる。具体的には、例えば、図２（Ａ）乃至図２（Ｃ）の回路ＴＲＣが有するコンパレータＣＭＰ、コンパレータＣＭＰａ、コンパレータＣＭＰｂなどに含まれているトランジスタとすることができる。なお、図１１では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、演算回路ＭＡＣ１、演算回路ＭＡＣ２などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成としてもよく、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成としてもよい。

また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。

トランジスタ３００は、図１３（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。

なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）としてもよい。

低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

なお、図１１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図１２に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。

トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。

絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。

各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１１において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。

絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。

絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。

絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。

上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。

絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。

また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。

絶縁体５１６の上方には、トランジスタ５００が設けられている。

図１３（Ａ）、及び図１３（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。

また、図１３（Ａ）、及び図１３（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１３（Ａ）、及び図１３（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１３（Ａ）、及び図１３（Ｂ）に示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。

なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。

なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１１、図１３（Ａ）、及び図１３（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。

さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。

導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。

導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。

ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。

例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。

また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

絶縁体５２０、絶縁体５２２、絶縁体５２４、及び絶縁体５５０は、第２のゲート絶縁膜としての機能を有する。

ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、又は３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。

また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「Ｖ_ＯＨ→Ｖ_Ｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ_２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。

また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。

また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（Ｖ_Ｏ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。

なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖ_Ｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ_２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶ_ＯＨが形成されるのを抑制することができる。

また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。

絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。

絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、又は（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。

又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。

また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。

なお、図１３（Ａ）、及び図１３（Ｂ）のトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ（Ｃ−ＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−ＡｌｉｇｎｅｄＣｏｍｐｏｓｉｔｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。

また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶ_ＯＨを形成する場合がある。Ｖ_ＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶ_ＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、Ｖ_ＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。Ｖ_ＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。

よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０^１８ｃｍ^−３未満であることが好ましく、１×１０^１７ｃｍ^−３未満であることがより好ましく、１×１０^１６ｃｍ^−３未満であることがさらに好ましく、１×１０^１３ｃｍ^−３未満であることがさらに好ましく、１×１０^１２ｃｍ^−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０^−９ｃｍ^−３とすることができる。

また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。

また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼称する、またはＭＩＳ構造を主としたダイオード接合構造と呼称する場合がある。

なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合や、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。

酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。

なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。

具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。

また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。

また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。

これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。

また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。

ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。

酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。

また、図１３（Ａ）、及び図１３（Ｂ）では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。

また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。

また、図１３（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。

酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。

絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。

絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。

特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。

絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。

加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とすることが好ましい。

また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。

なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。

第１のゲート電極として機能する導電体５６０は、図１３（Ａ）、及び図１３（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。

導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）電極と呼称することができる。

また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。

絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。

絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。

半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。

絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。

例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。

また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。

また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。

絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。

導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。

なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。

続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。

また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。

導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

図１１では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。

次に、図１１、図１２に図示している、ＯＳトランジスタの別の構成例について説明する。

図１４（Ａ）、及び図１４（Ｂ）は、図１３（Ａ）、及び図１３（Ｂ）に示すトランジスタ５００の変形例であって、図１４（Ａ）は、トランジスタ５００のチャネル長方向の断面図であり、図１４（Ｂ）はトランジスタ５００のチャネル幅方向の断面図である。なお、図１４（Ａ）、及び図１４（Ｂ）に示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。

図１４（Ａ）、及び図１４（Ｂ）に示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図１３（Ａ）、及び図１３（Ｂ）に示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図１３（Ａ）、及び図１３（Ｂ）に示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図１３（Ａ）、及び図１３（Ｂ）に示す構成のトランジスタ５００と異なる。

図１４（Ａ）、及び図１４（Ｂ）に示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。

図１４（Ａ）、及び図１４（Ｂ）に示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。

絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。

絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。

図１５は、トランジスタ５００及びトランジスタ３００を図１４（Ａ）、及び図１４（Ｂ）に示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。

また、図１４（Ａ）、及び図１４（Ｂ）に示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図１４（Ａ）、及び図１４（Ｂ）のトランジスタ５００は、変更例として、図１６（Ａ）、及び図１６（Ｂ）に示すトランジスタにすることができる。図１６（Ａ）はトランジスタのチャネル長方向の断面図であり、図１６（Ｂ）はトランジスタのチャネル幅方向の断面図である。図１６（Ａ）、及び図１６（Ｂ）に示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図１４（Ａ）、及び図１４（Ｂ）に示すトランジスタと異なる。

酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。

酸化物５３０ｃ１として、例えばＩｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。

酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図１３（Ａ）、及び図１３（Ｂ）に示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。

図１６（Ａ）、及び図１６（Ｂ）に示す構成のトランジスタは、例えば、図１１、図１２に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した半導体装置、例えば、上記実施の形態で説明した演算回路ＭＡＣ１、演算回路ＭＡＣ２に含まれるトランジスタなどに適用することができる。なお図１６（Ａ）、及び図１６（Ｂ）に示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、５００以外のトランジスタにも適用することができる。

図１７は、トランジスタ５００を図１３（Ａ）に示すトランジスタの構成とし、トランジスタ３００を図１６（Ａ）に示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図１５と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図１７に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。

次に、図１１、図１２、図１５、及び図１７の半導体装置に適用できる容量素子について説明する。

図１８では、図１１、図１２、図１５、及び図１７に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図１８（Ａ）は容量素子６００Ａの上面図であり、図１８（Ｂ）は容量素子６００Ａの一点鎖線Ｌ３−Ｌ４における断面を示した斜視図であり、図１８（Ｃ）は容量素子６００Ａの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。

導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。

絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。

また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。

なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。

または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ、Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。

容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図１８（Ａ）乃至図１８（Ｃ）では、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。

また、図１８では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。

なお、図１１、図１２、図１５、図１７、図１８（Ａ）、図１８（Ｂ）、及び図１８（Ｃ）に示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図１９（Ａ）乃至図１９（Ｃ）に示すシリンダ型の容量素子６００Ｂとしてもよい。

図１９（Ａ）は容量素子６００Ｂの上面図であり、図１９（Ｂ）は容量素子６００Ｂの一点鎖線Ｌ３−Ｌ４における断面図であり、図１９（Ｃ）は容量素子６００Ｂの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。

図１９（Ｂ）において、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。

また、図１９（Ｃ）では、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。

絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。

また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。

絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。

また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。

導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６２１は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。

なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（ＣｈｅｍｉｃｈａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。

絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。

導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。

絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。

図１９に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。

（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。

＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２０（Ａ）を用いて説明を行う。図２０（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。

図２０（Ａ）に示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅｃｒｙｓｔａｌ、ｐｏｌｙｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅｃｒｙｓｔａｌ、及びｐｏｌｙｃｒｙｓｔａｌが含まれる。

なお、図２０（Ａ）に示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗｃｒｙｓｔａｌｌｉｎｅｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。

なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−ＩｎｃｉｄｅｎｃｅＸＲＤ）測定で得られるＸＲＤスペクトルを図２０（Ｂ）に示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図２０（Ｂ）に示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２０（Ｂ）に示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２０（Ｂ）に示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。

図２０（Ｂ）に示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２０（Ｂ）に示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。

また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：ＮａｎｏＢｅａｍＥｌｅｃｔｒｏｎＤｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図２０（Ｃ）に示す。図２０（Ｃ）は、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２０（Ｃ）に示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。

図２０（Ｃ）に示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。

＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２０（Ａ）とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。

ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅＯＳの詳細について、説明を行う。

［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。

なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。

また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。

ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。

また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。

上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。

ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。

［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。

［ａ−ｌｉｋｅＯＳ］
ａ−ｌｉｋｅＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。

＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。

［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。

ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。

具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。

なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ−ｒａｙｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉ_ｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０^１７ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、さらに好ましくは１×１０^１３ｃｍ^−３以下、より好ましくは１×１０^１１ｃｍ^−３以下、さらに好ましくは１×１０^１０ｃｍ^−３未満であり、１×１０^−９ｃｍ^−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。

また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。

酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下にする。

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満にする。

不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

（実施の形態５）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。

＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図２１（Ａ）を用いて説明する。

図２１（Ａ）に示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。

半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。

次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。

ダイシング工程を行うことにより、図２１（Ｂ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。

なお、本発明の一態様の素子基板の形状は、図２１（Ａ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。

＜電子部品＞
図２１（Ｃ）に電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２１（Ｃ）に示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２１（Ｃ）に示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図２１（Ｃ）は、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。

図２１（Ｄ）に電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍｉｎｐａｃｋａｇｅ）またはＭＣＭ（ＭｕｌｔｉＣｈｉｐＭｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。

電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：ＨｉｇｈＢａｎｄｗｉｄｔｈＭｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。

パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。

インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａ）を用いることも出来る。

インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。

ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。

また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。

また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。

電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２１（Ｄ）では、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（ＰｉｎＧｒｉｄＡｒｒａｙ）実装を実現できる。

電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（ＳｔａｇｇｅｒｅｄＰｉｎＧｒｉｄＡｒｒａｙ）、ＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）、ＱＦＪ（ＱｕａｄＦｌａｔＪ−ｌｅａｄｅｄｐａｃｋａｇｅ）、またはＱＦＮ（ＱｕａｄＦｌａｔＮｏｎ−ｌｅａｄｅｄｐａｃｋａｇｅ）などの実装方法を用いることができる。

（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図２２には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。

［携帯電話］
図２２に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。

情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。

［ウェアラブル端末］
また、図２２には、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。

ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。

［情報端末］
また、図２２には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。

デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。

なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２２に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。

［電化製品］
また、図２２には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。

電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。

本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（ＩｎｄｕｃｔｉｏｎＨｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。

［ゲーム機］
また、図２２には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。

更に、図２２には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２２に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２２に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（ＦｉｒｓｔＰｅｒｓｏｎＳｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。

また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。

携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。

更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。

本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。

また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。

図２２では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。

［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。

図２２には移動体の一例である自動車５７００が図示されている。

自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。

特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを運転手に提供することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。

上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該コンピュータを自動車５７００の自動運転システムに用いることができる。また、当該コンピュータを道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。

なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。

［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。

図２２には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。

デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。

更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。

［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。

図２２には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。

ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。

［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。

図２３（Ａ）は、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図２３（Ａ）は、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。

拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。

拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。

［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。

図２３（Ｂ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２３（Ｂ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。

図２３（Ｂ）では、アンテナ５６５０は、ＵＨＦ（ＵｌｔｒａＨｉｇｈＦｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。

電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図２３（Ｂ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。

上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。

上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。

また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。

［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。

図２３（Ｃ）は、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。

図２３（Ｃ）には、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。

ＭＡＣ：演算回路、ＭＡＣ１：演算回路、ＭＡＣ２：演算回路、ＳＣＰ：アクセラレータ、ＰＲＣＲ：プロセッサ、ＯＣＲ：演算部、ＣＡＳ：記憶装置、ＭＥＤ：記憶装置、ＷＬＤ：回路、ＳＬＤ：回路、ＰＣＤ：回路、ＷＢＤ：回路、ＸＣＤ：回路、ＯＰＣ：回路、ＴＲＣ：回路、ＴＲＣ［１］：回路、ＴＲＣ［ｊ］：回路、ＴＲＣ［ｎ］：回路、ＴＲＦ：変換回路、ＣＡ：セルアレイ、ＯＭＣ：セル、ＯＭＣ［１，１］：セル、ＯＭＣ［１，ｍ］：セル、ＯＭＣ［ｎ，１］：セル、ＯＭＣ［ｎ，ｍ］：セル、ＡＭ：保持回路、ＡＭｒ：保持回路、ＬＭＡＶ：回路、ＳＭＣ：メモリセル、ＭＣ：回路、ＨＣ：保持部、ＤＭＣ：メモリセル、ＭＴＣ：乗算セル、ＳＷ：保持部、Ｍ１：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ３：トランジスタ、Ｍ３ｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｂ：トランジスタ、Ｍ６：トランジスタ、Ｍ６ｂ：トランジスタ、Ｍ７：トランジスタ、ＯＭ１：トランジスタ、ＯＭ２：トランジスタ、Ｃ１：容量、Ｃ１ｒ：容量、Ｃ２：容量、Ｃ２ｂ：容量、Ｃ３：容量、Ｃ３ｒ：容量、Ｃ４：容量、ＣＮ：容量、ＳＷｐ：スイッチ、ＳＷｐｒ：スイッチ、ＳＷｎ：スイッチ、ＳＷｎｒ：スイッチ、ＰＣｐ：スイッチ、ＰＣｎ：スイッチ、ＣＭＰ：コンパレータ、ＣＭＰａ：コンパレータ、ＣＭＰｂ：コンパレータ、ＩＮＶ１：インバータ、ＩＮＶ２：インバータ、ＮＮ：ノード、ＮＮｒ：ノード、ＷＷＬ：配線、ＷＷＬ［１］：配線、ＷＷＬ［ｎ］：配線、ＳＥＬ：配線、ＳＥＬ［１］：配線、ＳＥＬ［ｎ］：配線、ＷＢＬ：配線、ＷＢＬ［１］：配線、ＷＢＬ［ｍ］：配線、ＷＢＬｒ：配線、ＷＢＬｒ［１］：配線、ＷＢＬｒ［ｍ］：配線、ＢＬ：配線、ＢＬｒ：配線、ＰＣＨ：配線、ＰＣＨ［１］：配線、ＰＣＨ［ｎ］：配線、ＥＮｐ：配線、ＥＮｐ［１］：配線、ＥＮｐ［ｍ］：配線、ＥＮｎ：配線、ＥＮｎ［１］：配線、ＥＮｎ［ｍ］：配線、ＡＶＬｐ：配線、ＡＶＬｐ［１］：配線、ＡＶＬｐ［ｊ］：配線、ＡＶＬｐ［ｎ］：配線、ＡＶＬｎ：配線、ＡＶＬｎ［１］：配線、ＡＶＬｎ［ｊ］：配線、ＡＶＬｎ［ｎ］：配線、ＯＬ［１］：配線、ＯＬ［ｊ］：配線、ＯＬ［ｎ］：配線、ＯＬａ［ｊ］：配線、ＯＬｂ［ｊ］：配線、ＶｒｅｆＬ：配線、ＣＶＥ１：配線、ＣＶＥ２：配線、ＣＶＥ１ｒ：配線、ＣＶＥ２ｒ：配線、ＣＶＥ３：配線、ＣＶＥ３ｒ：配線、ＧＲＢＬ：配線、ＢＵＬ：バス配線、ＳＢＬ：配線、ＳＢＬｂ：配線、ＳＷＬ：配線、ＨＬ：配線、ＷＲＢＬ：配線、ＷＲＷＬ：配線、ＣＮＶ１：配線、ＣＮＶ２：配線、ＣＮＶ３：配線、ＩＸＬ：配線、ＭＷＬ：配線、ＩＷＬ：配線、ＯＹＬ：配線、ＩＴ１：端子、ＩＴ１ｒ：端子、ＩＴ２：端子、ＩＴ２ｒ：端子、ＩＴ３：端子、ＩＴ３ｒ：端子、ＩＴ４：端子、ＩＴ４ｒ：端子、ＯＴ：端子、ＯＴｒ：端子、ＰＣＴ：端子、ＯＹＴａ：端子、ＯＹＴｂ：端子、ＮＥＡ：領域、ＯＬＡ：領域、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５００：型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims

第１データと第２データの乗算を行う演算セルを有し、
前記演算セルは、第１回路と、第２回路と、第３回路と、第１配線と、第２配線と、第１出力配線と、第２出力配線と、を有し、
前記第１回路は、前記第１配線を介して、前記第３回路に電気的に接続され、
前記第２回路は、前記第２配線を介して、前記第３回路に電気的に接続され、
前記第１回路は、前記第１データに応じた第１電位を保持する機能を有し、
前記第２回路は、前記第１データに応じた第２電位を保持する機能を有し、
前記第３回路は、前記第１配線と、前記第２配線と、を第３電位にプリチャージする機能を有し、
前記第１回路は、前記第１配線にプリチャージされた電荷を放電して、前記第３電位を下げる機能を有し、
前記第２回路は、前記第２配線にプリチャージされた電荷を放電して、前記第３電位を下げる機能を有し、
前記第３回路は、前記第３回路に第２データが入力されたとき、前記第２データに応じて、前記第１配線を前記第１出力配線又は前記第２出力配線の一方に導通させ、かつ前記第２配線を前記第１出力配線又は前記第２出力配線の他方に導通させる機能を有する、
半導体装置。
請求項１において、
前記第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、
前記第２回路は、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有し、
前記第１トランジスタのゲートは、前記第２トランジスタの第１端子と、前記第１容量と、に電気的に接続され、
前記第１トランジスタの第１端子は、前記第３トランジスタの第１端子に電気的に接続され、
前記第３トランジスタの第２端子は、前記第１配線に電気的に接続され、
前記第４トランジスタのゲートは、前記第５トランジスタの第１端子と、前記第２容量と、に電気的に接続され、
前記第４トランジスタの第１端子は、前記第６トランジスタの第１端子に電気的に接続され、
前記第６トランジスタの第２端子は、前記第２配線に電気的に接続され、
前記第１電位は、前記第１容量の第１端子に書き込まれ、
前記第２電位は、前記第２容量の第２端子に書き込まれる、
半導体装置。
請求項１、又は請求項２において、
前記第３回路は、第１スイッチと、第２スイッチと、第３スイッチと、第４スイッチと、を有し、
前記第１スイッチの第１端子は、前記第２スイッチの第１端子と、前記第１配線と、に電気的に接続され、
前記第１スイッチの第２端子は、前記第１出力配線に電気的に接続され、
前記第２スイッチの第２端子は、前記第２出力配線に電気的に接続され、
前記第３スイッチの第１端子は、前記第４スイッチの第１端子と、前記第２配線と、に電気的に接続され、
前記第３スイッチの第２端子は、前記第２出力配線に電気的に接続され、
前記第４スイッチの第２端子は、前記第１出力配線に電気的に接続され、
前記第１スイッチの制御端子と、前記第３スイッチの制御端子と、には、前記第２データに応じた、第４電位が入力され、
前記第２スイッチの制御端子と、前記第４スイッチの制御端子と、には、前記第２データに応じた、第５電位が入力される、
半導体装置。
請求項１乃至請求項３のいずれか一において、
前記第３回路は、第５スイッチと、第６スイッチと、を有し、
前記第５スイッチの第１端子は、前記第１配線に電気的に接続され、
前記第６スイッチの第１端子は、前記第２配線に電気的に接続され、
前記第５スイッチの第２端子と、前記第６スイッチの第２スイッチと、には、前記第３電位を供給する配線に電気的に接続されている、
半導体装置。
請求項１乃至請求項４のいずれか一において、
第４回路を有し、
前記第４回路は、前記第１出力配線に電気的に接続され、
前記第４回路は、前記第２出力配線に電気的に接続され、
前記第４回路は、第３配線に電気的に接続され、
前記第４回路は、前記第１出力配線の電位と、前記第２出力配線の電位と、を比較して、比較結果に応じた第６電位を前記第３配線に出力する機能を有する、
半導体装置。
請求項１乃至請求項５のいずれか一の半導体装置と、筐体と、を有し、
前記半導体装置によって、ニューラルネットワークの演算を行う、
電子機器。