WO2021229373A1 - 半導体装置、及び電子機器 - Google Patents

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wiring
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transistor
electrically connected
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青木健
黒川義元
上妻宗広
金村卓郎
井上達則
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株式会社半導体エネルギー研究所
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Definitions

  • One aspect of the present invention relates to a semiconductor device and an electronic device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, an operation method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and sensors. , Processors, electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • the mechanism of the brain is incorporated as an electronic circuit, and it has a circuit corresponding to "neurons” and "synapses" of the human brain. Therefore, such integrated circuits are sometimes called “neuromorphic”, “brainmorphic”, and “braininspire”.
  • the integrated circuit has a non-von Neumann architecture, and is expected to be able to perform parallel processing with extremely low power consumption as compared with the von Neumann architecture in which the power consumption increases as the processing speed increases.
  • a model of information processing that imitates a neural network having "neurons” and “synapses” is called an artificial neural network (ANN).
  • ANN artificial neural network
  • the operation of the weighted sum of the neuron outputs, that is, the product-sum operation is the main operation.
  • Patent Document 1 discloses an invention using a memory cell in which an OS transistor (sometimes referred to as an oxide semiconductor transistor) is used as a circuit for executing a product-sum operation.
  • the OS transistor is a transistor having a metal oxide semiconductor in the channel forming region, and it has been reported that the off-current is extremely small (for example, Non-Patent Documents 1 and 2).
  • various semiconductor devices using OS transistors have been manufactured (for example, Non-Patent Documents 3 and 4).
  • the OS transistor manufacturing process can be incorporated into the CMOS process of conventional Si transistors (transistors in which Si is contained in the channel formation region), and OS transistors can be stacked on Si transistors (eg, non-transistors).
  • Patent Document 4 discloses an invention using a memory cell in which an OS transistor (sometimes referred to as an oxide semiconductor transistor) is used as a circuit for executing a product-sum operation.
  • the OS transistor is a transistor having a metal oxide semiconductor in the channel forming region, and it has been reported that
  • the multiplication of the digital data (multiply data) to be a multiplier and the digital data (multiplier data) to be a multiplier is executed in the digital multiplication circuit.
  • the addition of the digital data (product-sum data) obtained by the multiplication is executed by the digital addition circuit, and the digital data (product-sum data) is acquired as the result of the product-sum operation.
  • the digital multiplication circuit and the digital adder circuit have specifications that can handle multi-bit operations.
  • the circuit scales of the digital multiplication circuit and the digital adder circuit may become large, which may lead to an increase in the circuit area of the entire arithmetic circuit and an increase in power consumption.
  • the activation function operation is performed in addition to the product-sum operation. If the specification is such that the calculation of the activation function is executed by a digital circuit, as described above, there is a possibility that the circuit area of the entire calculation circuit may increase and the power consumption may increase. Further, when the product-sum operation is executed by an analog circuit instead of the digital multiplication circuit and the digital adder circuit, the operation result output by the analog circuit becomes an analog signal, and therefore the operation result is calculated by the activation function. In order to input to a digital circuit, it is necessary to convert an analog signal to a digital signal once.
  • the digital circuit outputs the calculation result of the activation function as a digital signal
  • the calculation result is digitally input to the analog circuit.
  • the signal needs to be converted to an analog signal.
  • the product-sum calculation and the activation function calculation are repeatedly performed, so that in a circuit in which an analog circuit and a digital circuit are mixed, conversion between a digital signal and an analog signal is frequently performed. Therefore, the power consumption of the circuit that converts the digital signal and the analog signal may also increase.
  • One aspect of the present invention is to provide a semiconductor device capable of a product-sum calculation and / or an activation function calculation.
  • one aspect of the present invention is to provide a semiconductor device having low power consumption.
  • one aspect of the present invention is to provide a new semiconductor device or the like.
  • one aspect of the present invention is to provide an electronic device having the above-mentioned semiconductor device.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • the other issues are the issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is the first cell, the second cell, the third cell, the fourth cell, the current mirror circuit, the first wiring, the second wiring, the third wiring, and the fourth wiring. It is a semiconductor device having.
  • Each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance.
  • the first terminal of the first transistor is electrically connected to the first terminal of the capacitance and the gate of the second transistor. It is connected to the.
  • the first terminal of the second transistor of the first cell is electrically connected to the first wiring, and the second terminal of the capacitance of the first cell is electrically connected to the third wiring.
  • the first terminal of the second transistor of the second cell is electrically connected to the first wiring, and the second terminal of the capacitance of the second cell is electrically connected to the fourth wiring.
  • the first terminal of the second transistor of the third cell is electrically connected to the second wiring, and the second terminal of the capacitance of the third cell is electrically connected to the third wiring.
  • the first terminal of the second transistor of the fourth cell is electrically connected to the second wiring, and the second terminal of the capacitance of the fourth cell is electrically connected to the fourth wiring.
  • the current mirror circuit is electrically connected to the first wiring and the second wiring, and the current mirror circuit has a function of passing a current corresponding to the potential of the first wiring to the second wiring.
  • the first data shall be determined according to the difference between the first potential and the second potential
  • the second data shall be determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell.
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell has a function of holding the first potential at the first terminal of the capacity of the fourth cell.
  • the amount of current that flows through the first terminal of the above, the amount of current that flows from the second wiring to the first terminal of the second transistor of the fourth cell, and the amount of current that is subtracted are according to the product of the first data and the second data. It will be a large amount.
  • one aspect of the present invention is m (m is an integer of 1 or more) 1st cell, m 2nd cell, m 3rd cell, and m 4th cell.
  • a semiconductor device including a current mirror circuit, a first wiring, a second wiring, m third wiring, and m fourth wiring.
  • Each of the m first cell, m second cell, m third cell, and m fourth cell has a first transistor, a second transistor, and a capacitance.
  • the first terminal of the first transistor is the first terminal of the capacitance.
  • the gate of the second transistor are electrically connected to.
  • the first terminal of the second transistor of each of the m first cells is electrically connected to the first wiring, and the capacity of the i-th cell (i is an integer of 1 or more and m or less) of the first cell.
  • the second terminal of is electrically connected to the third wiring of the i-th.
  • the first terminal of the second transistor of each of the m second cells is electrically connected to the first wiring, and the second terminal of the capacity of the i-th second cell is connected to the i-th fourth wiring. It is electrically connected.
  • the first terminal of the second transistor of each of the m third cells is electrically connected to the second wiring, and the second terminal of the capacity of the third cell of the i-th cell is connected to the third wiring of the i-th cell. It is electrically connected.
  • the first terminal of the second transistor of each of the m fourth cells is electrically connected to the second wiring, and the second terminal of the capacity of the i-th fourth cell is connected to the i-th fourth wiring. It is electrically connected.
  • the current mirror circuit is electrically connected to the first wiring and the second wiring, and the current mirror circuit has a function of passing a current corresponding to the potential of the first wiring to the second wiring.
  • the first cell holds the potential of V W ⁇ [i] at the first terminal of the capacity of the first cell. It has a function, and the third cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the third cell.
  • the second cell applies the potential of V W ⁇ [i] to the first terminal of the capacity of the second cell.
  • the fourth cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the fourth cell.
  • the potential of V X ⁇ [i] is input to the third wiring of the i-th wire, and the potential of V X ⁇ [i] is input to the fourth wiring of the i-th wire, so that the amount of current flowing from the current mirror circuit to the second wiring.
  • the amount of current obtained by subtracting the sum of the amounts of current flowing through the wire is the amount corresponding to the value of the equation (A1).
  • one aspect of the present invention includes a first cell, a second cell, a third cell, a fourth cell, a first current source, a second current source, a subtraction circuit, a first wiring, and the like. It is a semiconductor device having a second wiring, a third wiring, and a fourth wiring.
  • Each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance.
  • the first terminal of the first transistor is electrically connected to the first terminal of the capacitance and the gate of the second transistor. It is connected to the.
  • the first terminal of the second transistor of the first cell is electrically connected to the first wiring, and the second terminal of the capacitance of the first cell is electrically connected to the third wiring.
  • the first terminal of the second transistor of the second cell is electrically connected to the first wiring, and the second terminal of the capacitance of the second cell is electrically connected to the fourth wiring.
  • the first terminal of the second transistor of the third cell is electrically connected to the second wiring, and the second terminal of the capacitance of the third cell is electrically connected to the third wiring.
  • the first terminal of the second transistor of the fourth cell is electrically connected to the second wiring, and the second terminal of the capacitance of the fourth cell is electrically connected to the fourth wiring.
  • the first current source is electrically connected to the first wiring and the second current source is electrically connected to the second wiring.
  • the amount of current flowing through the first wiring by the first current source is 0.9 times or more and 1.1 times or less the amount of current flowing through the second wiring by the second current source.
  • the first input terminal of the subtraction circuit is electrically connected to the first wiring, and the second input terminal of the subtraction circuit is electrically connected to the second wiring.
  • the first data shall be determined according to the difference between the first potential and the second potential, and the second data shall be determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell has a function of holding the first potential at the first terminal of the capacity of the fourth cell.
  • the amount of current obtained by subtracting the sum of the amounts of current flowing through the first terminal of each second transistor of the cell is input to the first input terminal of the subtraction circuit, and the amount of current flowing from the second current source to the second wiring is the second.
  • the current amount obtained by subtracting the sum of the current amounts flowing through the first terminals of the second transistors of the third cell and the fourth cell from the two wirings is input to the second input terminal of the subtraction circuit.
  • a voltage corresponding to the product of the first data and the second data is output from the output terminal of the subtraction circuit.
  • One aspect of the present invention includes m first cells (m is an integer of 1 or more), m second cells, m third cells, and m fourth cells. It is a semiconductor device having a first current source, a second current source, a subtraction circuit, a first wiring, a second wiring, m third wiring, and m fourth wiring.
  • Each of the m first cell, m second cell, m third cell, and m fourth cell has a first transistor, a second transistor, and a capacitance.
  • the 1st terminal of the 1st transistor is the 1st terminal of the capacitance.
  • the first terminal of the second transistor of each of the m first cells is electrically connected to the first wiring, and the capacity of the i-th cell (i is an integer of 1 or more and m or less) of the first cell.
  • the second terminal of is electrically connected to the third wiring of the i-th.
  • the first terminal of the second transistor of each of the m second cells is electrically connected to the first wiring, and the second terminal of the capacity of the i-th second cell is connected to the i-th fourth wiring. It is electrically connected.
  • the first terminal of the second transistor of each of the m third cells is electrically connected to the second wiring, and the second terminal of the capacity of the third cell of the i-th cell is connected to the third wiring of the i-th cell. It is electrically connected.
  • the first terminal of the second transistor of each of the m fourth cells is electrically connected to the second wiring, and the second terminal of the capacity of the i-th fourth cell is connected to the i-th fourth wiring. It is electrically connected.
  • the first current source is electrically connected to the first wiring and the second current source is electrically connected to the second wiring.
  • the amount of current flowing through the first wiring by the first current source is 0.9 times or more and 1.1 times or less the amount of current flowing through the second wiring by the second current source.
  • the first input terminal of the subtraction circuit is electrically connected to the first wiring
  • the second input terminal of the subtraction circuit is electrically connected to the second wiring.
  • the first cell holds the potential of V W ⁇ [i] at the first terminal of the capacity of the first cell. It has a function
  • the third cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the third cell.
  • the second cell holds the potential of V W ⁇ [i] at the first terminal of the capacity of the second cell.
  • the fourth cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the fourth cell.
  • the potential of V X ⁇ [i] is input to the third wiring of the i-th wire, and the potential of V X ⁇ [i] is input to the fourth wiring of the i-th wire, so that the current flowing from the first current source to the first wiring is input.
  • the current amount obtained by subtracting the sum of the current amounts flowing from the first wiring to the first terminals of the second transistors of the m first cells and the second cell is input to the first input terminal of the subtraction circuit.
  • one aspect of the present invention is a semiconductor device having a first cell, a second cell, a third cell, a fourth cell, a first wiring, a second wiring, and a third wiring. ..
  • Each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance.
  • the first terminal of the first transistor is a capacitance first terminal and a gate of the second transistor. Electrically connected, the gate of the first transistor is electrically connected to the first wiring.
  • the second wiring is electrically connected to the second terminal of the first transistor of the first cell and the second terminal of the first transistor of the fourth cell
  • the third wiring is the second terminal of the second cell. It is electrically connected to the second terminal of one transistor and the second terminal of the first transistor of the third cell.
  • one aspect of the present invention includes a first cell, a second cell, a third cell, a fourth cell, a first wiring, a second wiring, a third wiring, a fourth wiring, and a first cell. It is a semiconductor device having 5 wirings, a 6th wiring, and a 7th wiring. Further, each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance. In each of the first cell, the second cell, the third cell, and the fourth cell, the first terminal of the first transistor is electrically connected to the first terminal of the capacitance and the gate of the second transistor. It is connected to the.
  • the first terminal of the second transistor of the first cell is electrically connected to the fourth wiring, the second terminal of the capacitance of the first cell is electrically connected to the sixth wiring, and the first terminal of the first cell is connected.
  • the second terminal of the transistor is electrically connected to the second wiring, and the gate of the first transistor of the first cell is electrically connected to the first wiring.
  • the first terminal of the second transistor of the second cell is electrically connected to the fourth wiring, the second terminal of the capacitance of the second cell is electrically connected to the seventh wiring, and the first terminal of the second cell is connected.
  • the second terminal of the transistor is electrically connected to the third wiring, and the gate of the first transistor of the second cell is electrically connected to the first wiring.
  • the first terminal of the second transistor of the third cell is electrically connected to the fifth wiring
  • the second terminal of the capacitance of the third cell is electrically connected to the sixth wiring
  • the first terminal of the third cell is connected.
  • the second terminal of the transistor is electrically connected to the third wiring
  • the gate of the first transistor of the third cell is electrically connected to the first wiring.
  • the first terminal of the second transistor of the fourth cell is electrically connected to the fifth wiring
  • the second terminal of the capacitance of the fourth cell is electrically connected to the seventh wiring
  • the first terminal of the fourth cell is connected.
  • the second terminal of the transistor is electrically connected to the second wiring
  • the gate of the first transistor of the fourth cell is electrically connected to the first wiring.
  • one aspect of the present invention preferably has a configuration having a current mirror circuit in (6) above. Further, it is preferable that the current mirror circuit is electrically connected to the fourth wiring and the fifth wiring. The current mirror circuit has a function of passing a current corresponding to the potential of the fourth wiring to the fifth wiring.
  • one aspect of the present invention preferably has a configuration in which the product of the first data and the second data is performed in the above (7).
  • the first data is determined according to the difference between the first potential and the second potential
  • the second data is determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell.
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell holds the first potential at the first terminal of the capacity of the fourth cell.
  • the amount of current flowing from the current mirror circuit to the 5th wiring is taken from the amount of current flowing from the 5th wiring to the 2nd transistor of the 3rd cell.
  • the amount of current that is obtained by subtracting the amount of current that flows in the first terminal and the amount of current that flows from the fifth wiring to the first terminal of the second transistor of the fourth cell corresponds to the product of the first data and the second data. It becomes the quantity.
  • one aspect of the present invention preferably has a configuration including a first current source, a second current source, and a subtraction circuit in the above (6). Further, it is preferable that the first current source is electrically connected to the fourth wiring and the second current source is electrically connected to the fifth wiring. Further, it is preferable that the first input terminal of the subtraction circuit is electrically connected to the fourth wiring and the second input terminal of the subtraction circuit is electrically connected to the fifth wiring. Further, the amount of current flowing through the fourth wiring by the first current source is preferably 0.9 times or more and 1.1 times or less the amount of current flowing through the fifth wiring by the second current source.
  • one aspect of the present invention preferably has a configuration in which the product of the first data and the second data is performed in the above (9).
  • the first data is determined according to the difference between the first potential and the second potential
  • the second data is determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell.
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell holds the first potential at the first terminal of the capacity of the fourth cell.
  • the amount of current flowing from the first current source to the fourth wiring is obtained from the fourth wiring to the first cell and the second.
  • the amount of current obtained by subtracting the sum of the amounts of current flowing through the first terminal of each second transistor of the cell is input to the first input terminal of the subtraction circuit, and the amount of current flowing from the second current source to the fifth wiring is the second.
  • the current amount obtained by subtracting the sum of the current amounts flowing through the first terminals of the second transistors of the third cell and the fourth cell from the five wirings is input to the second input terminal of the subtraction circuit.
  • a voltage corresponding to the product of the first data and the second data is output from the output terminal of the subtraction circuit.
  • one aspect of the present invention is m (m is an integer of 1 or more) 1st cell, m 2nd cell, m 3rd cell, and m 4th cell.
  • It is a semiconductor device having.
  • the gate of the second transistor are electrically connected to.
  • the first terminal of the second transistor of each of the m first cells is electrically connected to the fourth wiring, and the capacity of the i-th cell (i is an integer of 1 or more and m or less) of the first cell.
  • the second terminal of is electrically connected to the sixth wiring of the i-th, and the second terminal of each first transistor of each of the m first cells is electrically connected to the second wiring, and the i-th terminal is connected.
  • the gate of the first transistor of the first cell is electrically connected to the first wiring of the i-th cell.
  • the first terminal of the second transistor of each of the m second cells is electrically connected to the fourth wiring, and the second terminal of the capacity of the i-th second cell is connected to the i-th seventh wiring. Electrically connected, the second terminal of the first transistor of each of the m second cells is electrically connected to the third wiring, and the gate of the first transistor of the i-th second cell is i. It is electrically connected to the first wiring of the main line.
  • the first terminal of the second transistor of each of the m third cells is electrically connected to the fifth wiring, and the second terminal of the capacity of the third cell of the i-th cell is connected to the sixth wiring of the i-th cell.
  • the second terminal of the first transistor of each of the m third cells is electrically connected to the third wiring, and the gate of the first transistor of the i-th third cell is i. It is electrically connected to the first wiring of the main line.
  • the first terminal of the second transistor of each of the m fourth cells is electrically connected to the fifth wiring, and the second terminal of the capacity of the i-th fourth cell is connected to the i-th seventh wiring.
  • Electrically connected, the second terminal of the first transistor of each of the m fourth cells is electrically connected to the second wiring, and the gate of the first transistor of the i-th fourth cell is i. It is electrically connected to the first wiring of the main line. Further, the current mirror circuit is electrically connected to the fourth wiring and the fifth wiring.
  • the current mirror circuit has a function of passing a current corresponding to the potential of the fourth wiring to the fifth wiring.
  • the first cell applies the potential of V W ⁇ [i] to the first terminal of the capacity of the first cell.
  • the third cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the third cell.
  • the second cell applies the potential of V W ⁇ [i] to the first terminal of the capacity of the second cell.
  • the fourth cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the fourth cell.
  • the potential of V X ⁇ [i] is input to the 6th wiring of the i-th wire, and the potential of V X ⁇ [i] is input to the 7th wiring of the i-th wire, so that the amount of current flowing from the current mirror circuit to the 5th wiring. Therefore, the sum of the amounts of current flowing from the 5th wiring to the 1st terminal of each of the 2nd transistors of the m 3rd cells, and from the 5th wiring to the 1st terminal of each of the 2nd transistors of the m 4th cells.
  • the amount of current obtained by subtracting the sum of the amounts of current flowing through is the amount corresponding to the value of the equation (A3).
  • one aspect of the present invention is m (m is an integer of 1 or more) 1st cell, m 2nd cell, m 3rd cell, and m 4th cell.
  • 1st current source, 2nd current source, subtraction circuit, m 1st wiring, 2nd wiring, 3rd wiring, 4th wiring, 5th wiring, and mth It is a semiconductor device having 6 wirings and m 7th wirings.
  • the first terminal of the first transistor is the first terminal of the capacitance. And the gate of the second transistor are electrically connected to.
  • the first terminal of the second transistor of each of the m first cells is electrically connected to the fourth wiring, and the capacity of the i-th cell (i is an integer of 1 or more and m or less) of the first cell.
  • the second terminal of is electrically connected to the sixth wiring of the i-th, and the second terminal of each first transistor of each of the m first cells is electrically connected to the second wiring, and the i-th terminal is connected.
  • the gate of the first transistor of the first cell is electrically connected to the first wiring of the i-th cell.
  • the first terminal of the second transistor of each of the m second cells is electrically connected to the fourth wiring, and the second terminal of the capacity of the i-th second cell is connected to the i-th seventh wiring. Electrically connected, the second terminal of the first transistor of each of the m second cells is electrically connected to the third wiring, and the gate of the first transistor of the i-th second cell is i. It is electrically connected to the first wiring of the main line.
  • the first terminal of the second transistor of each of the m third cells is electrically connected to the fifth wiring, and the second terminal of the capacity of the third cell of the i-th cell is connected to the sixth wiring of the i-th cell.
  • the second terminal of the first transistor of each of the m third cells is electrically connected to the third wiring, and the gate of the first transistor of the i-th third cell is i. It is electrically connected to the first wiring of the main line.
  • the first terminal of the second transistor of each of the m fourth cells is electrically connected to the fifth wiring, and the second terminal of the capacity of the i-th fourth cell is connected to the i-th seventh wiring.
  • Electrically connected, the second terminal of the first transistor of each of the m fourth cells is electrically connected to the second wiring, and the gate of the first transistor of the i-th fourth cell is i. It is electrically connected to the first wiring of the main line.
  • the first current source is electrically connected to the fourth wiring
  • the second current source is electrically connected to the fifth wiring.
  • the amount of current flowing through the fourth wiring by the first current source is 0.9 times or more and 1.1 times or less the amount of current flowing through the fifth wiring by the second current source.
  • the first input terminal of the subtraction circuit is electrically connected to the fourth wiring
  • the second input terminal of the subtraction circuit is electrically connected to the fifth wiring. In each of the first cell and the third cell electrically connected to the sixth wiring of the i-th cell, the first cell holds the potential of V W ⁇ [i] at the first terminal of the capacity of the first cell.
  • the third cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the third cell.
  • the second cell applies the potential of V W ⁇ [i] to the first terminal of the capacity of the second cell.
  • the fourth cell has a function of holding the potential of V W ⁇ [i] at the first terminal of the capacity of the fourth cell.
  • the potential of V X ⁇ [i] is input to the 6th wiring of the i-th wire, and the potential of V X ⁇ [i] is input to the 7th wiring of the i-th wire, so that the current flowing from the 1st current source to the 4th wiring is input.
  • the current amount obtained by subtracting the sum of the current amounts flowing through the first terminals of the second transistors of the m first cell and the second cell from the fourth wiring is input to the first input terminal of the subtraction circuit.
  • the amount is input to the second input terminal of the subtraction circuit.
  • the voltage corresponding to the value of the equation (A4) is output from the output terminal of the subtraction circuit.
  • one aspect of the present invention includes a first cell, a second cell, a third cell, a fourth cell, a first current mirror circuit, a second current mirror circuit, and a third current mirror circuit. It is a semiconductor device having. Further, each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance. In each of the first cell, the second cell, the third cell, and the fourth cell, the first terminal of the first transistor is electrically connected to the first terminal of the capacitance and the gate of the second transistor. It is connected to the.
  • the gate of the first transistor of the first cell is electrically connected to the gate of the first transistor of the second cell, the gate of the first transistor of the third cell, and the gate of the first transistor of the fourth cell. It is connected.
  • the first terminal of the first current mirror circuit is electrically connected to the first terminal of the second transistor of the first cell, and the second terminal of the first current mirror circuit is the first terminal of the second transistor of the fourth cell. It is electrically connected to the terminal.
  • the first terminal of the second current mirror circuit is electrically connected to the first terminal of the second transistor of the third cell, and the second terminal of the second current mirror circuit is the first terminal of the second transistor of the second cell. It is electrically connected to the terminal.
  • the first terminal of the third current mirror circuit is electrically connected to the first terminal of the second transistor of the second cell
  • the second terminal of the third current mirror circuit is the first terminal of the second transistor of the fourth cell. It is electrically connected to the terminal.
  • the first current mirror circuit has a function of allowing a current corresponding to the potential of the first terminal of the first current mirror circuit to flow to the outside from the first terminal and the second terminal of the first current mirror circuit.
  • the second current mirror circuit has a function of allowing a current corresponding to the potential of the first terminal of the second current mirror circuit to flow to the outside from the first terminal and the second terminal of the second current mirror circuit.
  • the third current mirror circuit has a function of flowing a current corresponding to the potential of the first terminal of the third current mirror circuit from the first terminal and the second terminal of the third current mirror circuit to the inside.
  • the second terminal of the capacity of the first cell is electrically connected to the second terminal of the capacity of the third cell, and the first transistor of the first cell is connected.
  • the second terminal is electrically connected to the second terminal of the first transistor of the fourth cell, and the second terminal of the capacity of the second cell is electrically connected to the second terminal of the capacity of the fourth cell. It is preferable that the second terminal of the first transistor of the second cell is electrically connected to the second terminal of the first transistor of the third cell.
  • one aspect of the present invention preferably has a configuration in which the product of the first data and the second data is performed in the above (14).
  • the first data is determined according to the difference between the first potential and the second potential
  • the second data is determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell.
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell holds the first potential at the first terminal of the capacity of the fourth cell.
  • Has the function of A third potential is input to each of the second terminal of the capacity of the first cell and the second terminal of the capacity of the third cell, and the second terminal of the capacity of the second cell and the second terminal of the capacity of the fourth cell.
  • one aspect of the present invention includes a first cell, a second cell, a third cell, a fourth cell, a first current mirror circuit, a second current mirror circuit, and a third current mirror circuit. It is a semiconductor device having a fourth current mirror circuit. Further, each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance. In each of the first cell, the second cell, the third cell, and the fourth cell, the first terminal of the first transistor is electrically connected to the first terminal of the capacitance and the gate of the second transistor. It is connected to the.
  • the gate of the first transistor of the first cell is electrically connected to the gate of the first transistor of the second cell, the gate of the first transistor of the third cell, and the gate of the first transistor of the fourth cell. It is connected.
  • the first terminal of the first current mirror circuit is electrically connected to the first terminal of the second transistor of the first cell, and the second terminal of the first current mirror circuit is the first terminal of the second transistor of the fourth cell. It is electrically connected to the terminal.
  • the first terminal of the second current mirror circuit is electrically connected to the first terminal of the second transistor of the third cell, and the second terminal of the second current mirror circuit is connected to the first terminal of the third current mirror circuit. It is electrically connected.
  • the second terminal of the third current mirror circuit is electrically connected to the first terminal of the second transistor of the fourth cell.
  • the first terminal of the fourth current mirror circuit is electrically connected to the first terminal of the second transistor of the second cell
  • the second terminal of the fourth current mirror circuit is the first terminal of the second transistor of the fourth cell. It is electrically connected to the terminal.
  • the first current mirror circuit has a function of allowing a current corresponding to the potential of the first terminal of the first current mirror circuit to flow to the outside from the first terminal and the second terminal of the first current mirror circuit.
  • the second current mirror circuit has a function of allowing a current corresponding to the potential of the first terminal of the second current mirror circuit to flow to the outside from the first terminal and the second terminal of the second current mirror circuit.
  • the third current mirror circuit has a function of flowing a current corresponding to the potential of the first terminal of the third current mirror circuit from the first terminal and the second terminal of the third current mirror circuit to the inside.
  • the fourth current mirror circuit has a function of allowing a current corresponding to the potential of the first terminal of the fourth current mirror circuit to flow to the outside from the first terminal and the second terminal of the fourth current mirror circuit.
  • the second terminal of the capacitance of the first cell is electrically connected to the second terminal of the capacitance of the third cell, and the first transistor of the first cell is connected.
  • the second terminal is electrically connected to the second terminal of the first transistor of the fourth cell, and the second terminal of the capacity of the second cell is electrically connected to the second terminal of the capacity of the fourth cell. It is preferable that the second terminal of the first transistor of the second cell is electrically connected to the second terminal of the first transistor of the third cell.
  • one aspect of the present invention preferably has a configuration in which the product of the first data and the second data is performed in the above (17).
  • the first data is determined according to the difference between the first potential and the second potential
  • the second data is determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell.
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell holds the first potential at the first terminal of the capacity of the fourth cell.
  • Has the function of A third potential is input to each of the second terminal of the capacity of the first cell and the second terminal of the capacity of the third cell, and the second terminal of the capacity of the second cell and the second terminal of the capacity of the fourth cell.
  • the fourth cell is obtained from the sum of the amount of current flowing from the second terminal of the first current mirror circuit and the amount of current flowing from the second terminal of the fourth current mirror circuit when the fourth potential is input to each of the above.
  • the amount of current that flows through the first terminal of the second transistor and the amount of current that flows between the third terminal of the third current mirror circuit and the amount of current that flows are the amount corresponding to the product of the first data and the second data. It becomes.
  • one aspect of the present invention is a semiconductor device having a first cell, a second cell, a third cell, a fourth cell, a first wiring, a second wiring, and a third wiring. ..
  • Each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance.
  • the capacitance of the second cell and the third cell has a material that can have ferroelectricity.
  • the first terminal of the first transistor is electrically connected to the first terminal of the capacitance and the gate of the second transistor.
  • the gate of the first transistor is electrically connected to the first wiring.
  • the second wiring is electrically connected to the second terminal of the first transistor of the first cell and the second terminal of the first transistor of the fourth cell
  • the third wiring is the second terminal of the second cell. It is electrically connected to the second terminal of one transistor and the second terminal of the first transistor of the third cell.
  • the material may have ferroelectricity, hafnium oxide, zirconium oxide, HfZrO X (X is greater real than 0.), Yttria-stabilized zirconia , Barium titanate, PbTiO X , lead zirconate titanate, strontium barium titanate, strontium titanate, strontium bismuthate tantanate.
  • one aspect of the present invention includes a first cell, a second cell, a third cell, a fourth cell, a first wiring, a second wiring, a third wiring, a fourth wiring, and a first cell. It is a semiconductor device having 5 wirings, a 6th wiring, and a 7th wiring.
  • Each of the first cell, the second cell, the third cell, and the fourth cell has a first transistor, a second transistor, and a capacitance.
  • the capacitance of the second cell and the third cell has a material that can have ferroelectricity.
  • the first terminal of the first transistor is electrically connected to the first terminal of the capacitance and the gate of the second transistor.
  • the second terminal of the first transistor of the first cell is electrically connected to the second wiring.
  • the second terminal of the capacity of the first cell is electrically connected to the sixth wiring, and the first terminal of the second transistor of the first cell is electrically connected to the fourth wiring of the first cell.
  • the gate of the first transistor is electrically connected to the first wiring.
  • the second terminal of the first transistor of the second cell is electrically connected to the third wiring
  • the second terminal of the capacitance of the second cell is electrically connected to the seventh wiring of the second cell.
  • the first terminal of the second transistor is electrically connected to the fourth wiring, and the gate of the first transistor of the second cell is electrically connected to the first wiring.
  • the second terminal of the first transistor of the third cell is electrically connected to the third wiring, and the second terminal of the capacitance of the third cell is electrically connected to the sixth wiring of the third cell.
  • the first terminal of the second transistor is electrically connected to the fifth wiring, and the gate of the first transistor of the third cell is electrically connected to the first wiring.
  • the second terminal of the first transistor of the fourth cell is electrically connected to the second wiring, and the second terminal of the capacitance of the fourth cell is electrically connected to the seventh wiring of the fourth cell.
  • the first terminal of the second transistor is electrically connected to the fifth wiring, and the gate of the first transistor of the fourth cell is electrically connected to the first wiring.
  • the material may have ferroelectricity, hafnium oxide, zirconium oxide, HfZrO X (X is greater real than 0.), Yttria-stabilized zirconia , Barium titanate, PbTiO X , lead zirconate titanate, strontium barium titanate, strontium titanate, strontium bismuthate tantanate.
  • one aspect of the present invention preferably has a configuration including a first circuit and a second circuit in the above (21) or (22).
  • the second wiring is electrically connected to the first circuit
  • the third wiring is electrically connected to the second circuit
  • the first circuit has an analog-digital conversion circuit
  • the second circuit has an analog-digital conversion circuit. It is preferable to have a configuration having a voltage source.
  • one aspect of the present invention preferably has a configuration having a current mirror circuit in any one of (21) to (23) above.
  • the configuration has a function in which the current mirror circuit is electrically connected to the fourth wiring and the fifth wiring, and the current mirror circuit has a function of passing a current corresponding to the potential of the fourth wiring to the fifth wiring. Is preferable.
  • one aspect of the present invention preferably has a configuration in which the product of the first data and the second data is performed in the above (24).
  • the first data is determined according to the difference between the first potential and the second potential
  • the second data is determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell.
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell holds the first potential at the first terminal of the capacity of the fourth cell.
  • the amount of current flowing from the current mirror circuit to the 5th wiring is taken from the amount of current flowing from the 5th wiring to the 2nd transistor of the 3rd cell.
  • the amount of current that is obtained by subtracting the amount of current that flows in the first terminal and the amount of current that flows from the fifth wiring to the first terminal of the second transistor of the fourth cell corresponds to the product of the first data and the second data. It becomes the quantity.
  • one aspect of the present invention preferably has a configuration including a first current source, a second current source, and a subtraction circuit in the above (21) or (22). Further, it is preferable that the first current source is electrically connected to the fourth wiring and the second current source is electrically connected to the fifth wiring. Further, it is preferable that the first input terminal of the subtraction circuit is electrically connected to the fourth wiring and the second input terminal of the subtraction circuit is electrically connected to the fifth wiring. Further, the amount of current flowing through the fourth wiring by the first current source is preferably 0.9 times or more and 1.1 times or less the amount of current flowing through the fifth wiring by the second current source.
  • one aspect of the present invention preferably has a configuration in which the product of the first data and the second data is performed in the above (26).
  • the first data is determined according to the difference between the first potential and the second potential
  • the second data is determined according to the difference between the third potential and the fourth potential.
  • the first cell has a function of holding the first potential at the first terminal of the capacity of the first cell
  • the second cell has a function of holding the second potential at the first terminal of the capacity of the second cell.
  • the third cell has a function of holding the second potential at the first terminal of the capacity of the third cell
  • the fourth cell holds the first potential at the first terminal of the capacity of the fourth cell.
  • the amount of current flowing from the first current source to the fourth wiring is obtained from the fourth wiring to the first cell and the second.
  • the amount of current obtained by subtracting the sum of the amounts of current flowing through the first terminal of each second transistor of the cell is input to the first input terminal of the subtraction circuit, and the amount of current flowing from the second current source to the fifth wiring is the second.
  • the current amount obtained by subtracting the sum of the current amounts flowing through the first terminals of the second transistors of the third cell and the fourth cell from the five wirings is input to the second input terminal of the subtraction circuit.
  • a voltage corresponding to the product of the first data and the second data is output from the output terminal of the subtraction circuit.
  • one aspect of the present invention is, in any one of the above (1) to (27), the first transistor and the first transistor in the first cell, the second cell, the third cell, and the fourth cell. It is preferable that each of the second transistors has a metal oxide in the channel forming region.
  • one aspect of the present invention is an electronic device having the semiconductor device according to any one of (1) to (28) above and a housing.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have a semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (digital-analog conversion circuit, analog-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected by sandwiching another circuit) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the component of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistor element” can be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”, and conversely, “resistance”, “load”, and “region having a resistance value”. Can be rephrased as a term such as “resistive element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it can be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, and a transistor. It can be the gate capacitance of. Therefore, in the present specification and the like, the terms “capacitive element”, “parasitic capacitance”, “gate capacitance” and the like may be paraphrased into terms such as “capacity”. Conversely, the term “capacity” may be paraphrased into terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as “pair of conductors", “pair of conductive regions", “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it can be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type and p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain may be paraphrased with each other.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a transistor having a multi-gate structure having two or more gate electrodes can be used as an example of a transistor.
  • the channel forming regions are connected in series, so that the structure is such that a plurality of transistors are connected in series. Therefore, the multi-gate structure can reduce the off-current and improve the withstand voltage of the transistor (improve the reliability).
  • the multi-gate structure even if the voltage between the drain and the source changes when operating in the saturation region, the current between the drain and the source does not change much, and the voltage / current has a flat slope. The characteristics can be obtained. By utilizing the voltage / current characteristics with a flat slope, it is possible to realize an ideal current source circuit or an active load having a very high resistance value. As a result, it is possible to realize a differential circuit or a current mirror circuit having good characteristics.
  • the circuit element may have a plurality of circuit elements.
  • one resistor when one resistor is described on the circuit diagram, it includes the case where two or more resistors are electrically connected in series.
  • one capacity when one capacity is described on the circuit diagram, it includes a case where two or more capacities are electrically connected in parallel.
  • one transistor when one transistor is described on the circuit diagram, two or more transistors are electrically connected in series, and the gates of the respective transistors are electrically connected to each other. Shall include.
  • the switch has two or more transistors, and two or more transistors are electrically connected in series or in parallel. It is assumed that the gates of the respective transistors are electrically connected to each other.
  • a node can be paraphrased as a terminal, wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • the high level potentials provided by both wirings do not have to be equal to each other.
  • the low-level potentials provided by both wirings do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in wiring or the like is the direction in which the carrier that becomes a positive charge moves, and is described as a positive current amount.
  • the direction in which the carrier that becomes a negative charge moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A”. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be the other embodiment or the component referred to in “second” in the scope of claims. There can also be. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments or in the scope of claims.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • words such as “membrane” and “layer” can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes a case where a plurality of “electrodes”, “wiring” and the like are integrally formed.
  • a “terminal” may be used as part of a “wiring”, “electrode”, etc., and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of “wiring” or “terminal”, and for example, “terminal” can be a part of “wiring” or “electrode”. Further, terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power supply line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power supply line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transition metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 15 elements and the like (however, oxygen, Does not contain hydrogen).
  • the switch means a switch that is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor is, for example, a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited, and a current is applied between the source electrode and the drain electrode. It refers to the state in
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a semiconductor device capable of performing a product-sum calculation and / or an activation function calculation.
  • a semiconductor device having low power consumption can be provided.
  • a new semiconductor device or the like can be provided.
  • an electronic device having the above-mentioned semiconductor device can be provided.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a block diagram showing an example of a semiconductor device.
  • FIG. 2 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • 3A and 3B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 4A to 4C are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 5A to 5C are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 6 is a circuit diagram showing an example of a semiconductor device.
  • FIG. 7 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 8 is a block diagram showing an example of a semiconductor device.
  • FIG. 9 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 1 is a block diagram showing an example of a semiconductor device.
  • FIG. 2 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 10 is a block diagram showing an example of a semiconductor device.
  • FIG. 11 is a block diagram showing an example of a semiconductor device.
  • FIG. 12 is a block diagram showing an example of a semiconductor device.
  • FIG. 13 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 14 is a circuit diagram showing an example of a semiconductor device.
  • FIG. 15 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 16 is a block diagram showing an example of a semiconductor device.
  • FIG. 17 is a block diagram showing an example of a semiconductor device.
  • FIG. 18 is a block diagram showing an example of a semiconductor device.
  • FIG. 19 is a block diagram showing an example of a semiconductor device.
  • FIG. 20 is a block diagram showing an example of a semiconductor device.
  • FIG. 21 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 22 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 23 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 24 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 25 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 26 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 27 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 28 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 21 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 22 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 23 is a block diagram showing a configuration example
  • FIG. 29 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 30 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • 31A and 31B are diagrams illustrating a hierarchical neural network.
  • FIG. 32 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 33 is a block diagram showing a configuration example of the semiconductor device.
  • FIG. 34 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 35A to 35C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 36 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 37A and 37B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 38 is a schematic cross-sectional view showing a configuration example of the transistor.
  • FIG. 39A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 39B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 39C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 40A is a perspective view showing an example of a semiconductor wafer
  • FIG. 40B is a perspective view showing an example of a chip
  • FIGS. 40C and 40D are perspective views showing an example of an electronic component.
  • FIG. 41 is a schematic view showing an example of an electronic device.
  • 42A to 42C are schematic views showing an example of an electronic device.
  • the synaptic connection strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the bond strength may be called "learning”.
  • new information can be output based on the bond strength.
  • the process of outputting new information based on the given information and the bond strength may be referred to as “inference” or "cognition”.
  • neural network models include Hopfield type and hierarchical type.
  • a neural network having a multi-layer structure may be referred to as a “deep neural network” (DNN), and machine learning by a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • machine learning by a deep neural network may be referred to as “deep learning”.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is contained in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen can be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content described in one embodiment (may be a part of the content) is different from the content described in the embodiment (may be a part of the content) and one or more different implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • more figures can be formed.
  • the code is used for identification such as "_1", “[n]”, “[m, n]”. May be added and described. Further, in the drawings and the like, when the reference numerals such as “_1”, “[n]” and “[m, n]” are added to the reference numerals, when it is not necessary to distinguish them in the present specification and the like, when it is not necessary to distinguish them.
  • the identification code may not be described.
  • FIG. 1 shows a configuration example of a semiconductor device capable of performing a product-sum operation of a plurality of first data and a plurality of second data.
  • the arithmetic circuit MAC1 shown in FIG. 1 shows a configuration example of an arithmetic circuit capable of multiply-accumulate operations and function operations.
  • the arithmetic circuit MAC1 performs a product-sum operation of a plurality of first data held in a plurality of memory cells described later and a plurality of input second data, and is activated by using the result of the product-sum operation. It is a circuit that performs the calculation of the conversion function.
  • the plurality of first data and the plurality of second data can be, for example, analog data or multi-valued data (discrete data). Further, a plurality of first data may be collectively referred to as the first data of the first group. Similarly, a plurality of second data may be collectively referred to as a second group second data or the like.
  • the arithmetic circuit MAC1 has a memory cell array CA, a circuit CMS, a circuit WDD, a circuit XLD, a circuit WLD, a circuit INT, and a circuit ACTV.
  • the memory cell array CA includes memory cell AMx [1] to memory cell AMx [m] (m is an integer of 1 or more), memory cell AMw [1] to memory cell AMw [m], and memory cell AMu [. It has 1] to a memory cell AMu [m] and a memory cell AMr [1] to a memory cell AMr [m].
  • the memory cells AMx [1] to the memory cells AMx [m] are included in the circuit CSX, and the memory cells AMu [1] to the memory cells AMu [m] are included in the circuit CSU.
  • the memory cells AMw [1] to the memory cells AMw [m] may be described as being included in the circuit CSW, and the memory cells AMr [1] to the memory cells AMr [m] may be described as being included in the circuit CSR. be.
  • each memory cell is arranged in a matrix of 2 m rows and 2 columns.
  • the memory cells AMx [1] to the memory cells AMx [m] are arranged at the addresses from the 1st row 1st column to the mth row 1st column of the memory cell array CA, and are arranged from the memory cell AMw [1] to the memory cell AMw [m].
  • the memory cells AMu [1] to the memory cell AMi [m] are arranged from 1 row 2 columns to m row 2 columns of the memory cell array CA.
  • the memory cells AMr [1] to the memory cells AMr [m] are arranged at the addresses from m + 1 row 2 columns to 2 m row 2 columns of the memory cell array CA.
  • Each of the memory cell AMx, the memory cell AMw, the memory cell AMu, and the memory cell AMr has a function of holding a voltage corresponding to the first data.
  • the voltage corresponding to the first data is, for example, the voltage held in the memory cell AMu [i] and the memory cell AMw [i], and the memory cell AMx [i] and the memory cell AMr [i]. It can be the difference between the held voltage and the held voltage.
  • the memory cell AMx [1] is electrically connected to the wiring WAD, the wiring BAL, the wiring WAL [1], and the wiring XAL [1]. Further, the memory cell AMx [m] is electrically connected to the wiring WAD, the wiring BAL, the wiring WAL [m], and the wiring XAL [m]. Further, the memory cell AMw [1] is electrically connected to the wiring WAD, the wiring BAL, the wiring WBL [1], and the wiring XBL [1]. Further, the memory cell AMw [m] is electrically connected to the wiring WAD, the wiring BAL, the wiring WBL [m], and the wiring XBL [m].
  • the memory cell AMu [1] is electrically connected to the wiring WBD, the wiring BBL, the wiring WAL [1], and the wiring XAL [1]. Further, the memory cell AMu [m] is electrically connected to the wiring WBD, the wiring BBL, the wiring WAL [m], and the wiring XAL [m]. Further, the memory cell AMr [1] is electrically connected to the wiring WBD, the wiring BBL, the wiring WBL [1], and the wiring XBL [1]. Further, the memory cell AMr [m] is electrically connected to the wiring WBD, the wiring BBL, the wiring WBL [m], and the wiring XBL [m].
  • the circuit CMS is electrically connected to the wiring BAL and the wiring BBL as an example.
  • the circuit CMS has a function of supplying current from the wiring BAL to each of the memory cells AMx [1] to the memory cells AMx [m] and the memory cells AMw [1] to the memory cells AMw [m], and the memory cell from the wiring BBL. It has a function of supplying a current to each of the AMi [1] to the memory cell AMi [m] and the memory cell AMr [1] to the memory cell AMr [m]. It is preferable that the amount of current flowing through the wiring BAL and the amount of current flowing through the wiring BBL are equal by the circuit CMS.
  • the amount of current flowing through the wiring BAL is preferably 0.85 times or more, 0.9 times or more, or 0.95 times or more, and 1.05 times or less the amount of current flowing through the wiring BBL. , 1.1 times or less, or 1.15 times or less is preferable.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • circuit CMS A specific configuration example of the circuit CMS will be described later.
  • the circuit WDD is electrically connected to the wiring WAD and the wiring WBD as an example.
  • the circuit WDD has a function of transmitting data to be stored in each memory cell of the memory cell array CA.
  • the circuit WDD can transmit the first data or the reference data as the data to each of the wiring WAD and the wiring WBD.
  • the circuit WLD is electrically connected to the wiring WAL [1] to the wiring WAL [m] and the wiring WBL [1] to the wiring WBL [m].
  • the circuit WLD has a function of selecting a memory cell to which data is written when writing data to a memory cell included in the memory cell array CA. Specifically, for example, when writing data to the memory cell AMx [i] of the memory cell array CA (i is an integer of 1 or more and m or less) and the memory cell AMu [i], the circuit WLD is connected to the wiring WAL.
  • a high level potential is given to [i], and a low level potential is given to the wiring WAL [1] to the wiring WAL [m] other than the wiring WAL [i] and the wiring WBL [1] to the wiring WBL [m]. Then, the memory cell AMx [i] and the memory cell AMu [i] to which the data is written can be selected. Further, for example, when writing data to the memory cell AMw [i] and the memory cell AMr [i] of the memory cell array CA, the circuit WLD gives a high level potential to the wiring WBL [i], and the wiring WAL [1].
  • the memory cell AMr [i] can be selected.
  • the circuit XLD is electrically connected to the wiring XAL [1] to the wiring XAL [m] and the wiring XBL [1] to the wiring XBL [m].
  • the circuit XLD has a function of transmitting second data for performing multiplication with the first data to each memory cell of the memory cell array CA.
  • the circuit XLD can apply a potential corresponding to the second data to the wiring XAL [1] to the wiring XAL [m] and the wiring XBL [1] to the wiring XBL [m].
  • the circuit INT is electrically connected to the wiring BAL and the wiring BBL as an example.
  • the circuit INT has a function of inputting a predetermined voltage to, for example, the wiring BAL and the wiring BBL.
  • the voltage may be, for example, a low level potential or a ground potential.
  • the circuit INT has a circuit SCI
  • the circuit SCI has a switch SW5A and a switch SW5B.
  • the first terminal of the switch SW5A is electrically connected to the wiring BAL
  • the second terminal of the switch SW5A is electrically connected to the wiring VSL.
  • the first terminal of the switch SW5B is electrically connected to the wiring BBL
  • the second terminal of the switch SW5B is electrically connected to the wiring VSL.
  • the control terminals of the switch SW5A and the switch SW5B are electrically connected to the wiring SL5.
  • the switch SW5A and the switch SW5B for example, an electric switch such as an analog switch or a transistor can be applied.
  • a mechanical switch may be applied.
  • the transistor can be an OS transistor or a transistor containing Si in the channel forming region (hereinafter referred to as a Si transistor).
  • each of the switch SW5A and the switch SW5B is turned on when a high level potential is input to the control terminal, and is turned off when a low level potential is input. ..
  • the wiring SL5 functions as a wiring for supplying a voltage for switching between a conductive state and a non-conducting state of the switch SW5A and the switch SW5B. Therefore, the voltage can be, for example, a high level potential or a low level potential.
  • the wiring VSL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage may be, for example, a low level potential, a ground potential, or the like.
  • the circuit ACTV is electrically connected to the wiring BAL and the wiring NIL.
  • the circuit ACTV has, for example, a function of outputting a voltage corresponding to the amount of current flowing from the wiring BAL to the circuit ACTV, a function of performing an operation according to a predefined function system using the voltage, and a function of performing an operation of the function. It has a function of outputting the result to the wiring NIL.
  • a sigmoid function for example, a tanh function, a softmax function, a ReLU function (ramp function), a threshold function, or the like can be used.
  • these functions can be applied, for example, as an activation function in a neural network.
  • FIG. 2 is a circuit diagram showing a configuration example of the memory cell array CA.
  • the memory cell array CA has a function of calculating the sum of products of a plurality of first data and a plurality of second data.
  • each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr has a transistor M1, a transistor M2, and a capacitance C1.
  • the sizes of the transistors M1 included in each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr are equal to each other. Further, it is preferable that the sizes of the transistors M2 included in each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr are equal to each other.
  • the sizes of the transistors M1 included in each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr are made equal, and the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr are made equal to each other.
  • the sizes of the transistors M2 contained in each of the above equal to each other the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr each perform almost the same operation under the same conditions. It can be carried out.
  • the same conditions here include, for example, the potential of the source, drain, gate, etc. of the transistor M1, the potential of the source, drain, gate, etc. of the transistor M2, the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell. Refers to the voltage and the like input to each of the AMr.
  • the transistor M1 includes a case where it functions as a switching element. That is, it is assumed that the gate, source, and drain of the transistor M1 include a case where a voltage within a range in which the transistor M1 operates as a switching element is appropriately input.
  • the transistor M1 can operate in a saturated region or a linear region when it is in the ON state.
  • the transistor M1 can operate in the subthreshold region.
  • the transistor M1 can be operated in a linear region, an operation in a saturation region, and an operation in a subthreshold region.
  • the transistor M1 can be operated in a linear region and a saturated region, or can be operated in a saturated region and a subthreshold region. Or it can be mixed in the linear region and in the subthreshold region.
  • the subthreshold region refers to a region in which the gate voltage is lower than the threshold voltage in the graph showing the gate voltage (Vg) -drain current (Id) characteristics of the transistor.
  • the subthreshold region refers to a region in which a current flows due to carrier diffusion, which deviates from the gradual channel approximation (a model that considers only drift current).
  • the subthreshold region is a region in which the drain current increases exponentially with an increase in the gate voltage.
  • the subthreshold region shall include a region that can be regarded as the region described above.
  • the drain current when the transistor operates in the subthreshold region is called the subthreshold current.
  • the subthreshold current increases exponentially with respect to the gate voltage, regardless of the drain voltage. In the circuit operation using the subthreshold current, the influence of the variation of the drain voltage can be reduced.
  • the transistor M2 includes the case where it operates in the saturation region when it is in the ON state. That is, it is assumed that the gate, source, and drain of each of the above-mentioned transistors include a case where a voltage within a range operating in the saturation region is appropriately input.
  • the transistor M2 can operate in the linear region.
  • the transistor M2 can operate in the subthreshold region.
  • the transistor M2 can be operated in a linear region, an operation in a saturation region, and an operation in a subthreshold region.
  • the transistor M2 may operate in a linear region and may operate in a saturated region.
  • the transistor M2 may operate in the saturation region and may operate in the subthreshold region.
  • the transistor M1 is preferably an OS transistor.
  • the channel forming region of the transistor M1 contains an oxide containing at least one of indium, gallium and zinc.
  • the channel forming region of the transistor M1 is indium, element M (element M is, for example, aluminum, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, etc.
  • element M is, for example, aluminum, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, etc.
  • One or more selected from neodymium, hafnium, tantalum, tungsten, magnesium and the like, and the like may be an oxide containing at least one of zinc.
  • the transistor M1 has the structure of the transistor described in the fifth embodiment.
  • the leakage current of the transistor M1 can be suppressed, so that a product-sum calculation circuit with high calculation accuracy may be realized.
  • the holding node for example, the node Nx [1], the node Nx [m], the node Nu [1], and the node Nu [m, which will be described later
  • the write word line eg, wiring WAD, wiring WBD
  • the transistor M2 may be a Si transistor instead of an OS transistor.
  • the silicon may be, for example, amorphous silicon (sometimes referred to as hydrided amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like.
  • the drain per 1 ⁇ m of channel width such as less than 1 ⁇ 10 -20 A, less than 1 ⁇ 10 -22 A, or less than 1 ⁇ 10 -24 A.
  • the OS transistor has a channel width of 1.0 ⁇ 10 -8 A or less, 1.0 ⁇ 10 -12 A or less, or 1.0 ⁇ 10 -15 A or less when the gate voltage is the threshold voltage of the transistor.
  • a drain current per 1 ⁇ m flows. That is, the OS transistor can take a large range of the gate voltage operating in the subthreshold region.
  • the threshold voltage of the OS transistor is Vth
  • Vth- 1.0V or more and Vth or less
  • Vth- 0.5V or more and Vth or less. It is possible to perform circuit operation using the gate voltage in the voltage range of.
  • the off-current is large and the range of gate voltage operating in the subthreshold region is narrow.
  • the OS transistor can operate in a wider gate voltage range than the Si transistor.
  • a back gate is shown for the transistor M1 and the transistor M2, and the connection configuration of the back gate is not shown, but the electrical connection destination of the back gate is determined at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor M1 and the back gate may be electrically connected, or the gate of the transistor M2 and the back gate may be electrically connected.
  • the back gate of the transistor and an external circuit are electrically connected in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor.
  • a wiring for connection may be provided, and a potential may be applied to the back gate of the transistor by the external circuit or the like.
  • the transistor M1 and the transistor M2 shown in FIG. 2 have a back gate, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • the transistor M1 and the transistor M2 shown in FIG. 2 may have a configuration that does not have a back gate, that is, a transistor having a single gate structure.
  • some transistors may have a configuration having a back gate, and some other transistors may have a configuration having no back gate.
  • the transistor M1 and the transistor M2 shown in FIG. 2 are n-channel transistors, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • a part or all of the transistor M1 and the transistor M2 may be replaced with a p-channel type transistor.
  • the first terminal of the transistor M1 is electrically connected to the gate of the transistor M2.
  • the first terminal of the transistor M2 is electrically connected to the wiring VR.
  • the first terminal of the capacitance C1 is electrically connected to the gate of the transistor M2.
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD, and the second terminal of the transistor M2 is electrically connected to the wiring BAL. ing. Further, in the memory cell AMx [i], the gate of the transistor M1 is electrically connected to the wiring WAL [i], and the second terminal of the capacitance C1 is electrically connected to the wiring XAL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nx [1], and the memory cell AMx [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nx [m].
  • the second terminal of the transistor M1 is electrically connected to the wiring WBD, and the second terminal of the transistor M2 is electrically connected to the wiring BBL. ing.
  • the gate of the transistor M1 is electrically connected to the wiring WAL [i]
  • the second terminal of the capacitance C1 is electrically connected to the wiring XAL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nu [1]
  • the memory cell AMu [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nu [m].
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD, and the second terminal of the transistor M2 is electrically connected to the wiring BAL. ing. Further, in the memory cell AMw [i], the gate of the transistor M1 is electrically connected to the wiring WBL [i], and the second terminal of the capacitance C1 is electrically connected to the wiring XBL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nw [1], and the memory cell AMw [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nw [m].
  • the second terminal of the transistor M1 is electrically connected to the wiring WBD, and the second terminal of the transistor M2 is electrically connected to the wiring BBL. ing. Further, in the memory cell AMr [i], the gate of the transistor M1 is electrically connected to the wiring WBL [i], and the second terminal of the capacitance C1 is electrically connected to the wiring XBL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nr [1], and the memory cell AMr [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nr [m].
  • node Nx [1], node Nx [m], node Nu [1], node Nu [m], node Nw [1], node Nw [m], node Nr [1], and node Nr [m]. serves as a holding node for each memory cell.
  • the wiring VR is wiring for passing a current between the first terminal and the second terminal of each transistor M2 of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr. Therefore, the wiring VR functions as a wiring for giving a predetermined potential.
  • the potential given by the wiring VR can be, for example, a low level potential, a ground potential, or a potential lower than the ground potential.
  • each of the plurality of wiring VRs shown in FIG. 2 can be the same wiring or different wiring from each other. Alternatively, a part of the plurality of wiring VRs shown in FIG. 2 may be the same wiring, and the rest may be different wirings.
  • FIG. 3A shows an example of a circuit configuration applicable to the circuit CMS of FIG. 1, and the circuit CMS of FIG. 3A has a circuit CM. Further, the circuit CM includes a transistor M3A and a transistor M3B, which are p-channel type transistors, a switch SW7A, and a switch SW7B.
  • the first terminal of the transistor M3A is electrically connected to the first terminal of the switch SW7A, and the second terminal of the transistor M3A is electrically connected to the wiring VHE.
  • the second terminal of the switch SW7A is electrically connected to the wiring BAL.
  • the first terminal of the transistor M3B is electrically connected to the first terminal of the switch SW7B, the gate of the transistor M3A, and the gate of the transistor M3B, and the second terminal of the transistor M3B is electrically connected to the wiring VHE. It is connected to the.
  • the second terminal of the switch SW7B is electrically connected to the wiring BBL.
  • each control terminal of the switch SW7A and the switch SW7B is electrically connected to the wiring SL7.
  • each of the transistor M3A and the transistor M3B is a transistor (hereinafter referred to as a Si transistor) in which silicon is contained in the channel forming region.
  • the silicon contained in the channel forming region can be, for example, amorphous silicon (sometimes referred to as hydrided amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like.
  • each of the transistor M3A and the transistor M3B shall include the case where it operates in the saturation region when it is in the ON state. That is, it is assumed that the gate, source, and drain of each of the above-mentioned transistors include a case where a voltage in a range operating in the saturation region is appropriately input.
  • the transistor M3A and the transistor M3B can operate in the linear region.
  • the transistor M3A and the transistor M3B can operate in the subthreshold region.
  • the case where they operate in the saturation region, and the case where they operate in the subthreshold region can be mixed, or when they operate in the linear region.
  • the case of operating in the saturated region can be mixed, or the case of operating in the saturated region and the case of operating in the subthreshold region can be mixed, or the case of operating in the linear region can be mixed.
  • Cases and cases that operate in the subthreshold region can be mixed.
  • each of the switch SW7A and the switch SW7B is turned on when a high level potential is input to the control terminal, and is turned off when a low level potential is input. ..
  • the wiring VHE functions as a wiring that gives a constant voltage as an example.
  • the constant voltage is preferably, for example, a high level potential.
  • the wiring SL7 functions as a wiring for supplying a voltage for switching between the conductive state and the non-conducting state of the switch SW7A and the switch SW7B as an example. Therefore, the voltage can be, for example, a high level potential or a low level potential.
  • the circuit CM shown in FIG. 3A functions as a current mirror circuit from the above-described configuration.
  • the potential of the first terminal (wiring BBL) of the transistor M3B is referred to, and the current corresponding to the potential is applied between the source and the drain of the transistor M3A and the transistor M3B. It has a function to flow to.
  • the circuit CMS has a function of passing an amount of current substantially equal to the current flowing between the source and drain of the transistor M3B between the source and drain of the transistor M3A.
  • the configuration of the circuit CMS is not limited to the configuration shown in FIG. 3A.
  • the transistor M3A and the transistor M4A may be cascode-connected, and the transistor M3B and the transistor M4B may be cascode-connected.
  • the first terminal of the transistor M3A is electrically connected to the first terminal of the transistor M4A
  • the second terminal of the transistor M3A is electrically connected to the wiring VHE.
  • the first terminal of the transistor M3B is electrically connected to the first terminal of the transistor M4B, the gate of the transistor M3A, and the gate of the transistor M3B, and the second terminal of the transistor M3B is electrically connected to the wiring VHE. It is connected to the.
  • the second terminal of the transistor M4A is electrically connected to the wiring BAL.
  • the second terminal of the transistor M4B is electrically connected to the wiring BBL, the gate of the transistor M4A, and the gate of the transistor M4B.
  • the first terminal of the transistor M3A is electrically connected to the wiring BAL via the switch SW7A
  • the first terminal of the transistor M3B is electrically connected to the wiring BBL via the switch SW7B.
  • the electrical connection position between the switch SW7A and the switch SW7B is not limited to this.
  • the circuit CMS of FIG. 3A may be configured such that the second terminal of the transistor M3A is electrically connected to the wiring VHE via the switch SW7A (not shown) and / or the transistor M3B. The second terminal may be electrically connected to the wiring VHE via the switch SW7B (not shown).
  • the second terminal of the transistor M4A is electrically connected to the wiring BAL via the switch SW7A
  • the second terminal of the transistor M4B is electrically connected to the wiring BBL via the switch SW7B.
  • the electrical connection position between the switch SW7A and the switch SW7B is not limited to this.
  • the circuit CMS of FIG. 3B may be configured such that the second terminal of the transistor M3A is electrically connected to the wiring VHE via the switch SW7A, or the first terminal of the transistor M3A is the switch SW7A. It can be configured to be electrically connected to the first terminal of the transistor M4A via the above.
  • the electrical connection positions of the switch SW7A and the switch SW7B can be freely determined at the design stage. Therefore, in one aspect of the present invention, the electrical connection positions of the switch SW7A and the switch SW7B are not particularly limited.
  • FIG. 4A is a circuit diagram showing a configuration example of the circuit ACTV.
  • the circuit ACTV has, as an example, a circuit ACP, and the circuit ACP has a circuit IVC, a circuit ACF, and a switch SW4A.
  • the first terminal of the switch SW4A is electrically connected to the wiring BAL
  • the second terminal of the switch SW4A is electrically connected to the first terminal of the circuit IVC
  • the second terminal of the circuit IVC is the second terminal of the circuit ACF. It is electrically connected to one terminal.
  • the second terminal of the circuit ACF is electrically connected to the wiring NIL.
  • the control terminal of the switch SW4A is electrically connected to the wiring SL4.
  • the wiring BAL is replaced with the wiring BAN.
  • the circuit IVC has a function of outputting a voltage corresponding to the amount of current input to the first terminal to the second terminal. That is, the circuit IVC has a function as a current-voltage conversion circuit.
  • the circuit ACF has a function of performing an operation according to a defined function system according to the voltage input to the first terminal, and outputs the result of the operation of the function system to the second terminal (wiring NIL) of the circuit ACF.
  • Examples of the function system include a sigmoid function, a tanh function, a softmax function, a ReLU function (ramp function), a threshold function, and the like.
  • switch SW4A for example, a switch applicable to the switch SW5A and the switch SW5B can be used.
  • the wiring SL4 functions as a wiring for supplying a voltage for switching between the conductive state and the non-conducting state of the switch SW4A. Therefore, the voltage can be, for example, a high level potential or a low level potential.
  • the circuit ACTV shown in FIG. 4B has a circuit configuration applicable to the circuit ACTV of FIG. 4A, and FIG. 4B shows a specific configuration example of the circuit IVC.
  • the circuit IVC has an operational amplifier OP and a load LEA.
  • the inverting input terminal of the operational amplifier OP is electrically connected to the first terminal of the circuit IVC and the first terminal of the load LEA
  • the output terminal of the operational amplifier OP is the second terminal of the load LEA and the first terminal of the circuit IVC. It is electrically connected to the two terminals.
  • the non-inverting input terminal of the operational amplifier OP is electrically connected to the wiring VRPL. It is assumed that the non-inverting input terminal of the operational amplifier OP and the wiring VRPL are connected to each other via the third terminal of the circuit IVC.
  • a resistor, a diode, a transistor, or the like can be used for the load LEA.
  • the wiring VRPL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage may be, for example, a ground potential, a low level potential, or the like.
  • the ground potential is input to the non-inverting input terminal of the operational amplifier OP.
  • the inverting input terminal of the operational amplifier OP is electrically connected to the output terminal of the operational amplifier OP via the load LEA (it has a negative feedback connection configuration)
  • the potential of the inverting input terminal of the operational amplifier OP is , Can be regarded as virtual ground.
  • the circuit ACTV of FIG. 4C can be used.
  • the circuit ACP shown in FIG. 4C has a circuit IVC, a circuit ACF, and a current source CCS.
  • the circuit IVC has an operational amplifier OP, a load LEA, and a load LEB.
  • the inverting input terminal of the operational amplifier OP is electrically connected to the first terminal of the circuit IVC and the first terminal of the load LEA
  • the output terminal of the operational amplifier OP is the second terminal of the load LEA and the first terminal of the circuit IVC. It is electrically connected to the two terminals.
  • the non-inverting input terminal of the operational capacitor OP is electrically connected to the output terminal of the current source CCS and the first terminal of the load LEB, and the input terminal of the current source CCS is electrically connected to the wiring VDC.
  • the second terminal of the load LEB is electrically connected to the wiring VSSL. It is assumed that the non-inverting input terminal of the operational amplifier OP and the output terminal of the current source CCS are connected to each other via the third terminal of the circuit IVC.
  • load LEB for example, it is preferable to use the same circuit element as the load LEA.
  • the wiring VLL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage can be, for example, a high level potential.
  • the wiring VSSL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage may be, for example, a ground potential, a low level potential, or the like.
  • the circuit IVC shown in FIG. 4C functions as a subtraction circuit. Specifically, the voltage corresponding to the difference between the amount of current flowing from the wiring BAL to the first terminal of the circuit IVC and the amount of the current flowing from the output terminal of the current source CCS to the third terminal of the circuit IVC is set to the circuit IVC. It can be output to the second terminal of. Further, when the circuit IVC functions as a subtraction circuit, it is preferable that the load LEA and the load LEB included in the circuit IVC each have the same resistance value.
  • the current flowing from the output terminal of the current source CCS to the third terminal of the circuit IVC is set to 0A (it can be said that no current flows), and the potential of the third terminal of the circuit IVC is the potential given by the wiring VRPL of FIG. 4B.
  • the circuit ACTV of FIG. 4C is equivalent to the circuit ACTV of FIG. 4B.
  • the circuit ACF includes a transistor M5 which is a p-channel type transistor and a switch SW4F.
  • the first terminal of the transistor M5 is electrically connected to the first terminal of the circuit ACF
  • the second terminal of the transistor M5 is electrically connected to the first terminal of the switch SW4F
  • the second terminal of the switch SW4F is. It is electrically connected to the second terminal of the circuit ACF.
  • the gate of the transistor M5 is electrically connected to the wiring VBA
  • the control terminal of the switch SW4F is electrically connected to the wiring SL4.
  • Wiring VBA functions as wiring that gives an arbitrary constant voltage as an example.
  • the switch SW4F for example, a switch applicable to the switch SW5A and the switch SW5B can be used. Further, since the control terminal of the switch SW4F is electrically connected to the wiring SL4, the switch SW4F can switch between the on state and the off state in synchronization with the switch SW4A.
  • the transistor M5 functions as a pass transistor between the wiring BAL and the wiring NIL. Further, the voltage output from the second terminal of the transistor M5 is determined by the voltage input to the first terminal of the transistor M5 and the voltage applied to the gate of the transistor M5.
  • the voltage of the first terminal of the transistor M5 is VA
  • the voltage given to the gate of the transistor M5 (voltage given by the wiring VBA)
  • the threshold voltage of the transistor M5 is Vth. think.
  • V A is V BIAS + V th or more
  • the transistor M5 outputs V A to the second terminal.
  • V A is less than V BIAS + V th
  • the transistor M5 outputs approximately V BIAS + V th to the second terminal. That is, the voltage output to the second terminal of the transistor M5 can be regarded as the calculation result of the ReLU function (ramp function) using the voltage of the first terminal of the transistor M5 as an input value.
  • the circuit ACF of the circuit ACTV shown in FIG. 5B can be used as another circuit configuration applicable to the circuit ACF of the circuit ACTV of FIG. 4A.
  • the circuit ACF shown in FIG. 5B has a comparator CMP.
  • the first terminal of the comparator CMP is electrically connected to the first terminal of the circuit ACF
  • the second terminal of the comparator CMP is electrically connected to the wiring VBA
  • the output of the comparator CMP is electrically connected to the second terminal of the circuit ACF.
  • the wiring VBA here functions as a wiring that gives a voltage for comparison with the potential of the first terminal of the comparator CMP. Therefore, the voltage can be any constant voltage.
  • the circuit ACF of FIG. 5B has a wiring NIL according to the magnitude of the voltage supplied from the circuit IVC and the voltage given by the wiring VBA. It is possible to output a low level potential or a high level potential (two-value digital signal). That is, in the circuit ACF of FIG. 5B, the voltage output to the second terminal of the circuit ACF can be regarded as the calculation result of the step function (ramp function) with the voltage of the first terminal of the circuit ACF as the input value. ..
  • the circuit ACF of the circuit ACTV shown in FIG. 5C can be used as another circuit configuration applicable to the circuit ACF of the circuit ACTV of FIG. 4A.
  • the circuit ACF shown in FIG. 5C has an analog-to-digital conversion circuit ADC.
  • the input terminal of the analog-to-digital conversion circuit ADC is electrically connected to the first terminal of the circuit ACF
  • the output terminal of the analog-to-digital conversion circuit ADC is electrically connected to the second terminal of the circuit ACF.
  • the circuit ACF of FIG. 5C is configured to convert the analog voltage of the first terminal of the circuit ACF into a digital value and output it to the second terminal of the circuit ACF.
  • the number of wiring NILs electrically connected to the circuit ACTV is provided according to the number of bits.
  • the arithmetic circuit MAC1 here is an arithmetic circuit MAC1A to which the memory cell array CA of FIG. 2 is applied as the memory cell array CA and the circuit CMS of FIG. 3A is applied as the circuit CMS.
  • the arithmetic circuit MAC1A shown in FIG. 6 mainly shows an excerpt of a memory cell array CA, a circuit CMS, a circuit XLD, a circuit WLD, and a circuit INT. Further, although not shown, it is assumed that the circuit ACTV of FIG. 4A is applied as the circuit ACTV of the arithmetic circuit MAC1A of FIG.
  • FIG. 7 shows a timing chart of an operation example of the arithmetic circuit MAC1A.
  • the timing chart of FIG. 7 shows wiring WAL [1], wiring WAL [m], wiring WBL [1], wiring WBL [m], wiring SL4, wiring SL5, and wiring SL7 at and near time T01 to time T13.
  • the high level potential is referred to as High
  • the low level potential is referred to as Low.
  • the voltage given by the wiring VR is used as the ground potential.
  • each potential of the node Nr [m] is a ground potential.
  • the ground potential is referred to as GND.
  • a low level potential is input to each of the wiring WAD and the wiring WBD by the circuit WDD (not shown in FIG. 6).
  • the reference potential VRFP is input to each of the wiring XAL [1] to the wiring XAL [m] and the wiring XBL [1] to the wiring XBL [m] by the circuit XLD.
  • the VRFP may be higher or lower than the ground potential.
  • each transistor M1 included in all the memory cells AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr of the memory cell array CA is turned off.
  • each of the switch SW4A, the switch SW5A, the switch SW5B, the switch SW7A, and the switch SW7B is turned off.
  • the wiring BAL and each of the wiring BBL and the wiring VSL are in a conductive state, and each of the wiring BAL and the wiring BBL is from the wiring VSL.
  • a potential is given.
  • the wiring VSL is a wiring that gives an initialization potential to each of the wiring BAL and the wiring BBL, and the initialization potential is a ground potential. Therefore, between the time T01 and the time T02, the potentials of the wiring BAL and the wiring BBL are ground potentials.
  • a ground potential is given to the first terminal of each transistor M2 included in all the memory cells AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr of the memory cell array CA from the wiring VR. Therefore, the voltage between the first terminal and the second terminal of each transistor M2 is 0V. Further, node Nx [1] to node Nx [m], node Nu [1] to node Nu [m], node Nw [1] to node Nw [m], and node Nr [1] to node Nr [m]. Since each potential of the above is the ground potential, each transistor M2 is turned off.
  • a potential V W ⁇ [1] larger than the ground potential is input to the wiring WAD.
  • the wiring WAD and the node Nx [1] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMx [1] becomes conductive.
  • a potential V W ⁇ [1] larger than the ground potential is input to (node Nx [1]).
  • a potential V W ⁇ [1] larger than the ground potential is input to the wiring WBD.
  • the wiring WBD and the node Nu [1] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMu [1] is in a conductive state.
  • a potential V W ⁇ [1] larger than the ground potential is input to (node Nu [1]).
  • V W [1] is defined as shown in the following equation.
  • V W [1] is a voltage corresponding to the first of m first data. That is, each of V W ⁇ [1] and V W ⁇ [1] can be said to be the voltage corresponding to the first of the m first data.
  • V W ⁇ [1 ] and combinations of the voltage V W ⁇ [1] can be arbitrarily determined.
  • V Wa [1] may be higher than V W ⁇ [1], may be lower than V W ⁇ [1], or V W ⁇ [1] may be the same voltage as. That is, V W [1] may be a positive voltage, 0, or a negative voltage.
  • the switch SW5A Since the switch SW5A is in the ON state, the ground potential is input to the wiring BAL. Further, in the memory cell AMx [1], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the voltage between the first terminal and the second terminal of the transistor M2 becomes almost 0V. .. Therefore, no current flows between the first terminal and the second terminal of the transistor M2 of the memory cell AMx [1].
  • the switch SW5B since the switch SW5B is in the ON state, the ground potential is input to the wiring BBL. Further, in the memory cell AMi [1], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the voltage between the first terminal and the second terminal of the transistor M2 is also substantially 0V. .. Therefore, no current flows between the first terminal and the second terminal of the transistor M2 of the memory cell AMu [1].
  • the low level potential is continuously input to the wiring WAL [2] to the wiring WAL [m] and the wiring WBL [1] to the wiring WBL [m] from before the time T02. ing. Therefore, in the memory cell array CA, the memory cells AMx [2] to the memory cells AMx [m] and the memory cells AMu [2] to the memory cells AMi [m], m + 1 rows arranged from the second row to the mth row. At the gate of the transistor M1 included in each of the memory cells AMw [1] to the memory cells AMw [m] and the memory cells AMr [1] to the memory cells AMr [m] arranged from the second row to the second row.
  • each transistor M1 is in an off state.
  • the data input to each of the wiring WAD and the wiring WBD are the node Nx [2] to the node Nx [m], the node Nu [2] to the node Nu [m], and the node Nw [1] to the node Nw. It is not written to [m] and the node Nr [1] to the node Nr [m].
  • the voltage V W ⁇ [p] is held in the memory cell AMx [p] located in the p-th row (p is an integer of 2 or more and m-1 or less), and the memory cell AMu [p] holds the voltage V W ⁇ [p]. Holds the voltage V W ⁇ [p].
  • the voltage V W [p] corresponding to the p-th of the m first data is defined as in the following equation.
  • V W [p] is a voltage corresponding to the p-th of the m first data. That, V W ⁇ [p], and also each of the V W ⁇ [p], it is possible that a voltage corresponding to the p-th of the m first data.
  • the combination of the voltage V Wa [p], and V W ⁇ [p] it may be arbitrarily determined.
  • V Wa [p] may be higher than V W ⁇ [p] may be lower than V W ⁇ [p], or V W ⁇ [p] may be the same voltage as. That is, V W [p] may be a positive voltage, 0, or a negative voltage.
  • a potential V W ⁇ [m] larger than the ground potential is input to the wiring WAD.
  • the wiring WAD and the node Nx [m] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMx [m] becomes conductive.
  • a potential V W ⁇ [m] larger than the ground potential is input to (node Nx [m]).
  • a potential V W ⁇ [m] larger than the ground potential is input to the wiring WBD.
  • the wiring WBD and the node Nu [m] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMu [m] is in a conductive state.
  • a potential V W ⁇ [m] larger than the ground potential is input to (node Nu [m]).
  • V W [m] is defined as shown in the following equation.
  • V W [m] is a voltage corresponding to the mth of the m first data. That, V W ⁇ [m], and also each of the V W ⁇ [m], it is possible that a voltage corresponding to the m-th of the m first data.
  • the combination of the voltage V Wa [m], and V W ⁇ [m] may be arbitrarily determined.
  • V Wa [m] may be higher than V W ⁇ [m] may be lower than V W ⁇ [m], or V W ⁇ [m] may be the same voltage as. That is, V W [m] may be a positive voltage, 0, or a negative voltage.
  • the switch SW5A Since the switch SW5A is in the ON state, the ground potential is input to the wiring BAL. Further, in the memory cell AMx [m], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the voltage between the first terminal and the second terminal of the transistor M2 becomes almost 0V. .. Therefore, no current flows between the first terminal and the second terminal of the transistor M2 of the memory cell AMx [m].
  • the switch SW5B since the switch SW5B is in the ON state, the ground potential is input to the wiring BBL. Further, in the memory cell AMu [m], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the voltage between the first terminal and the second terminal of the transistor M2 is also substantially 0V. .. Therefore, no current flows between the first terminal and the second terminal of the transistor M2 of the memory cell AMu [m].
  • the wiring WAL [1] to the wiring WAL [m-1] and the wiring WBL [1] to the wiring WBL [m] continue to have a low level potential from before the time T04. It has been entered. Therefore, in the memory cell array CA, the memory cells AMx [1] to the memory cells AMx [m-1] and the memory cells AMu [1] to the memory cells AMu [m] arranged from the first row to the m-1th row are arranged. -1], included in each of the memory cells AMw [1] to the memory cells AMw [m] and the memory cells AMr [1] to the memory cells AMr [m] arranged from the m + 1th row to the 2mth row.
  • a low level potential is applied to the gate of the transistor M1 and each transistor M1 is in the off state.
  • the data input to each of the wiring WAD and the wiring WBD is the node Nx [1] to the node Nx [m-1], the node Nu [1] to the node Nu [m-1], and the node Nw [1]. ] To node Nw [m] and node Nr [1] to node Nr [m] are not written.
  • a potential V W ⁇ [1] larger than the ground potential is input to the wiring WAD.
  • the wiring WAD and the node Nw [1] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMw [1] is in a conductive state.
  • a potential V W ⁇ [1] larger than the ground potential is input to (node Nw [1]).
  • a potential V W ⁇ [1] larger than the ground potential is input to the wiring WBD.
  • the wiring WBD and the node Nr [1] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMr [1] is in a conductive state.
  • a potential V W ⁇ [1] larger than the ground potential is input to (node Nr [1]).
  • the switch SW5B since the switch SW5B is in the ON state, the ground potential is input to the wiring BBL. Further, in the memory cell AMr [1], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the voltage between the first terminal and the second terminal of the transistor M2 is also substantially 0V. .. Therefore, no current flows between the first terminal and the second terminal of the transistor M2 of the memory cell AMr [1].
  • the low level potential is continuously input to the wiring WAL [1] to the wiring WAL [m] and the wiring WBL [2] to the wiring WBL [m] from before the time T06. ing. Therefore, in the memory cell array CA, the memory cells AMx [1] to the memory cells AMx [m] and the memory cells AMu [1] to the memory cells AMi [m], m + 2 rows arranged from the first row to the mth row. At the gate of the transistor M1 included in each of the memory cells AMw [2] to the memory cells AMw [m] and the memory cells AMr [2] to the memory cells AMr [m] arranged from the second row to the second row.
  • each transistor M1 is in an off state.
  • the data input to each of the wiring WAD and the wiring WBD are the node Nx [1] to the node Nx [m], the node Nu [1] to the node Nu [m], and the node Nw [2] to the node Nw. It is not written to [m] and the node Nr [2] to the node Nr [m].
  • a potential V W ⁇ [m] larger than the ground potential is input to the wiring WAD.
  • the transistor M1 of the memory cell AMw [m] is in the ON state, the wiring WAD and the node Nw [m] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMw [m] becomes conductive.
  • a potential V W ⁇ [m] larger than the ground potential is input to (node Nw [m]).
  • a potential V W ⁇ [m] larger than the ground potential is input to the wiring WBD.
  • the transistor M1 of the memory cell AMr [m] is in the ON state, the wiring WBD and the node Nr [m] are in a conductive state, and the first terminal of the capacitance C1 of the memory cell AMr [m] becomes conductive.
  • a potential V W ⁇ [m] larger than the ground potential is input to (node Nr [m]).
  • the switch SW5B since the switch SW5B is in the ON state, the ground potential is input to the wiring BBL. Further, in the memory cell AMr [m], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the voltage between the first terminal and the second terminal of the transistor M2 is also substantially 0V. .. Therefore, no current flows between the first terminal and the second terminal of the transistor M2 of the memory cell AMr [m].
  • the wiring WAL [1] to the wiring WAL [m] and the wiring WBL [1] to the wiring WBL [m-1] continue to have a low level potential from before the time T08. It has been entered. Therefore, in the memory cell array CA, the memory cells AMx [1] to the memory cells AMx [m] and the memory cells AMu [1] to the memory cells AMi [m], m + 1 rows arranged from the first row to the mth row. It is included in each of the memory cells AMw [1] to the memory cells AMw [m-1] and the memory cells AMr [1] to the memory cells AMr [m-1] arranged from the first row to the 2m-1th row.
  • a low level potential is applied to the gate of the transistor M1 and each transistor M1 is in the off state.
  • the data input to each of the wiring WAD and the wiring WBD is the node Nx [1] to the node Nx [m], the node Nu [1] to the node Nu [m], and the node Nw [1] to the node Nw. It is not written to [m-1] and the node Nr [1] to the node Nr [m-1].
  • the voltage corresponding to the first data is written to each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr included in the memory cell array CA. Can be done.
  • V X ⁇ Since the potential of the wiring XAL [1] rises from the ground potential to V X ⁇ [1], V X ⁇ is connected to the second terminal of the respective capacities C1 of the memory cell AMx [1] and the memory cell AMi [1]. [1] will be applied. At this time, since each of the node Nx [1] and the node Nu [1] is electrically suspended, the potentials of the node Nx [1] and the node Nu [1] are respectively due to the capacitive coupling of the capacitance C1. Changes.
  • the increase in the potential of the gate of the transistor M2 is obtained by multiplying the potential change of the wiring XAL [1] by the capacitive coupling coefficient determined by the configuration of the memory cell. It becomes a potential.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitance C1, the gate capacitance of the transistor M2, the parasitic capacitance, and the like. In this operation example, the capacitance coupling coefficient of each of the memory cell AMx and the memory cell AMu is set to h.
  • the potential change of the wiring XAL [1] is V X ⁇ [1]
  • the potential change of each of the node Nx [1] and the node Nu [1] is hV X ⁇ [1]. That is, the potential of the node Nx [1] is V W ⁇ [1] + hV X ⁇ [1], and the potential of the node Nu [1] is V W ⁇ [1] + hV X ⁇ [1].
  • the capacity coupling coefficient of each of the memory cells other than the memory cell AMx [1] and the memory cell AMu [1] included in the memory cell array CA will be described as h.
  • the potential of the wiring XAL [p] rises from the ground potential to V X ⁇ [p], so that the second terminals of the respective capacities C1 of the memory cells AMx [p] and the memory cells AMu [p] are connected. , V X ⁇ [p] will be applied.
  • the potentials of the node Nx [p] and the node Nu [p] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nx [p] is V W ⁇ [p] + hV X ⁇ [p], and the potential of the node Nu [p] is V W ⁇ [p] + hV X ⁇ [p].
  • the potential of the wiring XAL [m] rises from the ground potential to V X ⁇ [m]
  • the second terminals of the respective capacities C1 of the memory cells AMx [m] and the memory cells AMu [m] are connected to the second terminals.
  • V X ⁇ [m] will be applied.
  • the potentials of the node Nx [m] and the node Nu [m] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nx [m] is V W ⁇ [m] + hV X ⁇ [m], and the potential of the node Nu [m] is V W ⁇ [m] + hV X ⁇ [m].
  • potentials corresponding to m second data are input to each of the wiring XBL [1] to the wiring XBL [m].
  • the potential input from the circuit XLD to the wiring XBL [1] is set to a potential V X ⁇ [1] higher than the ground potential
  • the potential input from the circuit XLD to the wiring XBL [p] is set to the ground potential.
  • the potential is V X ⁇ [p] higher than that
  • the potential input to the wiring XBL [m] from the circuit XLD is V X ⁇ [m] higher than the ground potential.
  • V X ⁇ Since the potential of the wiring XBL [1] rises from the ground potential to V X ⁇ [1], V X ⁇ is connected to the second terminal of the respective capacities C1 of the memory cell AMw [1] and the memory cell AMr [1]. [1] will be applied. At this time, since each of the node Nw [1] and the node Nr [1] is electrically in a floating state, the potentials of the node Nw [1] and the node Nr [1] are respectively due to the capacitive coupling of the capacitance C1. Changes.
  • the respective capacitance coupling coefficients of the memory cell AMw and the memory cell AMr included in the memory cell array CA will be described as h similar to the memory cell AMx and the memory cell AMu.
  • the potential change of the wiring XBL [1] is V X ⁇ [1]
  • the potential change of each of the node Nw [1] and the node Nr [1] is hV X ⁇ [1]. That is, the potential of the node Nw [1] is V W ⁇ [1] + hV X ⁇ [1], and the potential of the node Nr [1] is V W ⁇ [1] + hV X ⁇ [1].
  • the potential of the wiring XBL [p] rises from the ground potential to V X ⁇ [p]
  • the second terminals of the respective capacities C1 of the memory cell AMw [p] and the memory cell AMr [p] are connected to the second terminal.
  • V X ⁇ [p] will be applied.
  • the potentials of the node Nw [p] and the node Nr [p] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nw [p] is V W ⁇ [p] + hV X ⁇ [p], and the potential of the node Nr [p] is V W ⁇ [p] + hV X ⁇ [p].
  • the potential of the wiring XBL [m] rises from the ground potential to V X ⁇ [m]
  • the second terminals of the respective capacities C1 of the memory cell AMw [m] and the memory cell AMr [m] are connected to the second terminal.
  • V X ⁇ [m] will be applied.
  • the potentials of the node Nw [m] and the node Nr [m] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nw [m] is V W ⁇ [m] + hV X ⁇ [m], and the potential of the node Nu [m] is V W ⁇ [m] + hV X ⁇ [m].
  • V X [1], V X [p], and V X [m] are defined as shown in the following equation.
  • Each of V X [1] to V X [m] is a voltage corresponding to the second data. That is, each of V X ⁇ [1] to V X ⁇ [m] and V X ⁇ [1] to V X ⁇ [m] can be said to be voltages corresponding to the second data. As long as the equations (1.4) to (1.6) are satisfied, the combination of the voltages of V X ⁇ [i] and V X ⁇ [i] can be arbitrarily determined. For example, V X [alpha [i] may be higher than V X? [I], may be lower than V X? [I], or V X? [I] may be the same voltage as. That is, V X [i] may be a positive voltage, 0, or a negative voltage.
  • the second terminal of the transistor M2 included in each of the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMw [1] to the memory cell AMw [m] is connected to the second terminal of the transistor M2 via the wiring BAL. It is in a conductive state with the first terminal of the transistor M3A included in the circuit CM. Further, the second terminal of the transistor M2 included in each of the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMw [1] to the memory cell AMw [m] is a circuit via the wiring BAL. It becomes conductive with the first terminal of the circuit IVC included in the ACTV.
  • the second terminal of the transistor M2 included in each of the memory cell AMu [1] to the memory cell AMU [m] and the memory cell AMr [1] to the memory cell AMr [m] is a circuit via the wiring BBL. It is in a conductive state with the first terminal of the transistor M3B included in the CM.
  • I AMx [1] When the current flowing from the wiring BAL to the first terminal via the second terminal of the transistor M2 of the memory cell AMx [1] is I AMx [1] , I AMx [1] can be expressed by the following equation.
  • V k is a constant determined by the channel length, channel width, mobility, capacity of the gate insulating film, and the like of the transistor M2. Further, V th is the threshold voltage of the transistor M2. It is assumed that the constant k can be applied not only to the memory cell AMx but also to the memory cell AMu, the memory cell AMw, and the memory cell AMr. Further, not only the memory cell AMx but also the threshold voltage of the transistor M2 included in the memory cell AMu, the memory cell AMw, and the memory cell AMr is defined as Vth .
  • I AMx [m] can be expressed by the following equation. can.
  • I x has the formula (1.7 ) And equation (1.8), it can be expressed by the following equation.
  • I w is the formula (1.10 )
  • equation (1.11) it can be expressed by the following equation.
  • I r is the formula (1.16 ) And equation (1.17), it can be expressed by the following equation.
  • the wiring BBL is connected. through it, the memory cell AMU [1] to the memory cell AMU [m], and the sum I u + I r of the current flowing through the memory cell AMR [1] to the memory cell AMR [m] is through the first terminal of the transistor M3B It flows from the wiring VHE. At this time, the first voltage terminal (gate) of the transistor M3B is a voltage corresponding to the amount of current I u + I r.
  • the circuit CM is a current mirror circuit
  • the amount of current flowing between the first terminal and the second terminal of the transistor M3B is almost equal to the amount of current flowing between the first terminal and the second terminal of the transistor M3A.
  • the switch SW7A included in the circuit CMS in the ON state the amount of current flowing through the wiring BAL from the wiring VHE through the transistor M3B becomes I u + I r ..
  • I EV I EV can be expressed by the following equation.
  • Formula (1.19) is a formula (1.1) to a formula (1.6), a formula (1.9), a formula (1.12), a formula (1.15), and a formula (1.18). By using, it can be described as follows.
  • the amount I EV of the current input to the circuit ACTV from the wiring BAL has a potential V W [1] to V W [m] corresponding to the first data, corresponding to the second data It is proportional to the sum of products of the potentials V X [1] to V X [m]. That is, the sum of products of the first data and the second data may be expressed as the amount I EV current.
  • the third terminal of the circuit IVC By the first terminal of the circuit IVC included in the circuit ACTV current flows of I EV, the third terminal of the circuit IVC, voltage corresponding to the I EV is output. After that, the voltage is input to the first terminal of the circuit ACF, and the operation of the function system defined in advance by the circuit ACF is performed using the voltage, so that the calculation result is a voltage (or current, etc.). It is output from the wiring NIL.
  • V W ⁇ [1] to when each of V W ⁇ [m] was V PR the memory cell AMx [i] is retained V PR, the memory cell AMu [i] V PR + V W [i ] Is held, V PR + V W [i] is held in the memory cell AMw [i], and V PR is held in the memory cell AMr [i].
  • the V PR is used as the reference voltage
  • the memory cell AMu and the memory cell AMw are used as the reference voltage as the first data.
  • the calculation of the equation (1.20) can be performed by holding the voltage to which the corresponding voltage is applied and holding the reference voltage in the memory cell AMx and the memory cell AMr.
  • the arithmetic circuit MAC2 of FIG. 8 is an example of a semiconductor device capable of multiply-accumulate operation of a plurality of first data and a plurality of second data, similarly to the arithmetic circuit MAC1 of FIG.
  • the arithmetic circuit MAC2 is different from the arithmetic circuit MAC1 in that the circuit configuration of the circuit CMS and the wiring BBL are electrically connected to the circuit ACTV.
  • the circuit CMS included in the arithmetic circuit MAC2 has a current source CSA and a current source CSB.
  • the input terminal of the current source CSA is electrically connected to the wiring VHE, and the output terminal of the current source CSA is electrically connected to the wiring BAL.
  • the input terminal of the current source CSB is electrically connected to the wiring VHE, and the output terminal of the current source CSB is electrically connected to the wiring BBL.
  • circuit CMS included in the arithmetic circuit MAC2 has the circuit configuration described above, it does not have the function as the current mirror circuit shown in FIGS. 3A and 3B.
  • the wiring VHE can be a wiring that applies a constant voltage, similar to the contents described in the circuit CMS of FIGS. 3A and 3B.
  • the constant voltage is preferably, for example, a high level potential.
  • Each of the current source CSA and the current source CSB has a function of outputting a constant current to the output terminal by inputting the power potential to the input terminal. It is preferable that the amounts of currents output to the output terminals by the current source CSA and the current source CSB are equal to each other.
  • the amount of current flowing from the output terminal of the current source CSA to the wiring BAL is 0.85 times or more, 0.9 times or more, or 0.95 times the amount of current flowing from the output terminal of the current source CSB to the wiring BBL. It is preferably fold or more, and preferably 1.05 times or less, 1.1 times or less, or 1.15 times or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the wiring BBL is electrically connected to the circuit ACTV.
  • the circuit ACTV uses, for example, a function of outputting a voltage corresponding to the difference current amount between the current flowing from the wiring BAL to the circuit ACTV and the current flowing from the wiring BBL to the circuit ACTV, and the voltage. It is preferable to have a configuration having a function of performing an operation according to a predefined function system and a function of outputting the result of the operation of the function to the wiring NIL.
  • the circuit ACTV included in the arithmetic circuit MAC2 of FIG. 8 may be, for example, the circuit ACTV shown in FIG.
  • the circuit ACTV shown in FIG. 9 has a circuit ACP, and the circuit ACP has a switch SW4A, a switch SW4B, a circuit IVC, and a circuit ACF.
  • the circuit IVC of FIG. 9 has an operational amplifier OP, a load LEA, and a load LEB, and has the same circuit configuration as the circuit IVC included in the circuit ACTV of FIG. 4C. Therefore, for the description of the circuit IVC of FIG. 9, the description of the circuit IVC of FIG. 4C is referred to.
  • the circuit ACF of FIG. 9 can be, for example, the same circuit as the circuit ACF included in the circuit ACTV described with reference to FIGS. 4A to 4C. Therefore, the circuit ACF of FIG. 9 has a function of performing an operation according to a defined function system according to the voltage input to the first terminal and the function system, similarly to the circuit ACF of FIGS. 4A to 4C. It can be configured to have a function of outputting the result of the calculation of to the second terminal (wiring NIL) of the circuit ACF.
  • the first terminal of the switch SW4A is electrically connected to the wiring BAL, and the second terminal of the switch SW4A is the inverting input terminal of the operational amplifier OP and the first terminal of the load LEA via the first terminal of the circuit IVC. Is electrically connected to.
  • the first terminal of the circuit ACF is electrically connected to the output terminal of the operational amplifier OP and the second terminal of the load LEA via the second terminal of the circuit IVC.
  • the first terminal of the switch SW4B is electrically connected to the wiring BBL, and the second terminal of the switch SW4B is the non-inverting input terminal of the operational amplifier OP and the first terminal of the load LEB via the third terminal of the circuit IVC. And are electrically connected to. Further, each control terminal of the switch SW4A and the switch SW4B is electrically connected to the wiring SL4.
  • switch SW4B for example, a switch applicable to the switch SW4A, the switch SW5A, and the switch SW5B can be used.
  • the current from the wiring BAL flows to the first terminal of the circuit IVC. Also, the current from the wiring BBL can be passed through the third terminal of the circuit IVC.
  • the arithmetic circuit MAC2 of Fig. 8, the current source CSA, and respective current sources CSB is wiring BAL, and the amount of the current flowing through the wiring BBL and I CS, the memory cell AMx [1] to the memory cell from the wiring BAL
  • AMx the sum of the amount of current flowing through the [m] and I x
  • IVC the sum of the amount of current flowing from the wiring BAL to the memory cell AMW [1] to the memory cell AMW [m] and I w
  • circuit IVC from the wiring BAL The amount of current flowing through the first terminal of is I CS ⁇ I x ⁇ I w .
  • the current flowing from the wiring BBL to the memory cell AMU [1] to the memory cell AMU [m] the sum of the amount and I u, from the wiring BBL of current flowing through the memory cell AMR [1] to the memory cell AMR [m]
  • the sum of the amount and I r the amount of current flowing from the wiring BBL to the third terminal of the circuit IVC becomes I CS -I u -I r.
  • the second terminal of the circuit IVC is the amount of current input to the first terminal of the circuit IVC. and outputs a voltage corresponding to the amount of current input to the third terminal of the circuit IVC, the difference (-I u -I r + I x + I w). Since the current amount of this difference is determined according to the sum of the products of the plurality of first data and the plurality of second data from the equations (1.19) and (1.20), it is output from the second terminal of the circuit IVC.
  • the voltage to be generated can be said to be a voltage according to the result of the sum of products of the plurality of first data and the plurality of second data.
  • the voltage is input to the first terminal of the circuit ACF, and the operation of the function system defined in advance by the circuit ACF is performed using the voltage, so that the calculation result is a voltage (or current, etc.). It is output from the wiring NIL.
  • the arithmetic circuit MAC3 in FIG. 10 is an example of a semiconductor device capable of multiply-accumulate operation between a plurality of first data and a plurality of second data, similarly to the arithmetic circuit MAC1 and the arithmetic circuit MAC2.
  • the arithmetic circuit MAC3 is a modification of the arithmetic circuit MAC1, and the number of memory cells AMw included in the circuit CSW and the number of memory cells AMr included in the circuit CSR are different from those of the arithmetic circuit MAC1.
  • the number of memory cells AMw included in the circuit CSW is g (g is not m but an integer of 1 or more), and the memory cells included in the circuit CSR.
  • the number of AMr can be g. Therefore, the number of wiring XBL and wiring WBL is set to g, respectively.
  • V W ⁇ [1 ] to V Wa [M ] and V W ⁇ [1] to V W ⁇ [m] are defined. Further, the voltages V W ⁇ [1] to V W ⁇ [m] are held in each of the memory cells AMw [1] to the memory cells AMw [m] and the memory cells AMu [1] to the memory cells AMu [m], and the memory is stored. It is assumed that V W ⁇ [1] to V W ⁇ [m] are held in the cells AMx [1] to the memory cells AMx [m] and the memory cells AMr [1] to the memory cells AMr [m].
  • V X ⁇ [1] to V X ⁇ [ Consider the case where each of [m] is set to 0V.
  • I AMr [i] k from the equations (1.16) and (1.17).
  • V W ⁇ [i] ⁇ V th V W ⁇ [i] ⁇ V W ⁇ [i] 2 .
  • I AMr [i] can be regarded as having substantially the same amount of current. Therefore, I AMr [i], which is a part of the current flowing through the wiring BBL, is also a part of the current flowing through the circuit CMS in the wiring BAL because the circuit CMS is also a part of the current flowing through the wiring BAL.
  • AMr [i] is canceled with I AMw [i] flowing in the memory cell AMw [i].
  • V W ⁇ [1 ] to V Wa [M ] and V W ⁇ [1] to V W ⁇ [m] are defined. Further, the voltages V W ⁇ [1] to V W ⁇ [m] are held in each of the memory cells AMw [1] to the memory cells AMw [m] and the memory cells AMu [1] to the memory cells AMu [m], and the memory is stored. It is assumed that V W ⁇ [1] to V W ⁇ [m] are held in the cells AMx [1] to the memory cells AMx [m] and the memory cells AMr [1] to the memory cells AMr [m].
  • an arbitrary voltage V b is written in the memory cell AMr [m + 1], and a ground potential is written in the memory cell AMw [m + 1]. Further, the voltage of the wiring XBL [m + 1] is not changed between the time T11 and the time T12 in the timing chart of FIG. In this case, during the period from time T12 in the timing chart of FIG. 15 to time T13, when the current flowing from the wiring BBL to the memory cell AMr [m + 1] and the I b, the current flowing through the circuit ACTV from I b, and the wiring BAL Each of the quantities IEV is as follows.
  • Equation (1.22) corresponds to an equation in which an arbitrary value is given to the result of the sum of products. This can be used, for example, in a calculation in a hierarchical neural network in which a bias is given as an arbitrary value to the result of a product-sum operation of a weighting coefficient and a neuron signal.
  • the omission of writing of the voltages V W ⁇ [i] and V W ⁇ [i] whose difference is close to 0 and the addition of an arbitrary value to the product-sum calculation result can be performed at the same time.
  • the value of g which is the number of rows of the memory cell array CA, may be 1 or more and less than m, and g may exceed m.
  • the value of g may be m.
  • the difference between the voltages V W ⁇ [i] and V W ⁇ [i] written in the memory cells AMw [i] and the memory cells AMr [i] is close to 0. If known in advance, for example, V W ⁇ [i] and V W ⁇ [i] are not written in the memory cells AMw [i] and the memory cells AMr [i], respectively, and instead, the memory cells AMw [i] are not written.
  • the semiconductor device is not limited to the arithmetic circuit MAC1 to the arithmetic circuit MAC3 described in the present embodiment.
  • the arithmetic circuit MAC4 shown in FIG. 11 may be used.
  • the arithmetic circuit MAC4 has a configuration in which n memory cell array CAs of the arithmetic circuit MAC1 in FIG. 1 (n is an integer of 1 or more) are arranged for each column.
  • the memory cell array CA [1] to the memory cell array CA [n] are illustrated, and the memory cell array CA [1] to the memory cell array CA [n] are collectively referred to as a memory cell array CAS.
  • the circuit CMS has circuit CM [1] to circuit CM [n] as n circuit CMs, and is a circuit.
  • INT has circuit SCI [1] to circuit SCI [n] as n circuit SCIs
  • circuit ACTV has circuit ACP [1] to circuit ACP [n] as n circuit ACPs. ing.
  • the arithmetic circuit MAC4 has wiring BAL [1] to wiring BAL [n] corresponding to the wiring BAL of the arithmetic circuit MAC1 and wiring BBL [1] to wiring BBL [n] corresponding to the wiring BBL of the arithmetic circuit MAC1. ], Wiring WAD [1] to wiring WAD [n] corresponding to the wiring WAD of the arithmetic circuit MAC1, and wiring WBD [1] to wiring WBD [n] corresponding to the wiring WBD of the arithmetic circuit MAC1. It has a wiring NIL [1] to a wiring NIL [n] corresponding to the wiring NIL of the circuit MAC1.
  • the memory cell array CA [1] includes wiring BAL [1], wiring BBL [1], wiring WAD [1], wiring WBD [1], wiring XAL [1] to wiring XAL [m], and wiring. It is electrically connected to XBL [1] to wiring XBL [m], wiring WAL [1] to wiring WAL [m], and wiring WBL [1] to wiring WBL [m].
  • the circuit WDD is electrically connected to the wiring WAD [1] and the wiring WBD [1].
  • the circuit CM [1] of the circuit CMS is electrically connected to the wiring BAL [1] and the wiring BBL [1]
  • the circuit SCI [1] of the circuit INT is connected to the wiring BAL [1]. It is electrically connected to the wiring BBL [1] and the circuit ACP [1] of the circuit ACTV.
  • the circuit ACP [1] is electrically connected to the wiring NIL [1].
  • the memory cell array CA [n] includes wiring BAL [n], wiring BBL [n], wiring WAD [n], wiring WBD [n], and wiring XAL [1] to wiring XAL [m].
  • Wiring XBL [1] to wiring XBL [m], wiring WAL [1] to wiring WAL [m], and wiring WBL [1] to wiring WBL [m] are electrically connected.
  • the circuit WDD is electrically connected to the wiring WAD [n] and the wiring WBD [n].
  • the circuit CM [n] of the circuit CMS is electrically connected to the wiring BAL [n] and the wiring BBL [n]
  • the circuit SCI [n] of the circuit INT is connected to the wiring BAL [n]. It is electrically connected to the wiring BBL [n] and the circuit ACP [n] of the circuit ACTV.
  • the circuit ACP [n] is electrically connected to the wiring NIL [n].
  • the arithmetic circuit MAC4 of FIG. 11 corresponds to the first data of the first group to the nth group for each of the memory cell array CA [1] to the memory cell array CA [n].
  • the first group to the nth group are input by inputting the voltage corresponding to the second data to the wiring XAL [1] to the wiring XAL [m] and the wiring XBL [1] to the wiring XBL [m].
  • the product-sum operation of the first data and the second data of each group can be output to the wiring NIL [1] to the wiring NIL [n] at the same time.
  • a semiconductor device capable of multiply-accumulate calculation of a plurality of first data and a plurality of second data which is different from the above-mentioned arithmetic circuit MAC1, arithmetic circuit MAC1A, arithmetic circuit MAC2, and arithmetic circuit MAC3, will be described.
  • the arithmetic circuit MAC5 shown in FIG. 12 shows a configuration example of an arithmetic circuit capable of multiply-accumulate operation and function arithmetic, similar to the above-mentioned arithmetic circuit MAC1 and the like.
  • the arithmetic circuit MAC5 performs a product-sum operation of a plurality of first data held in a plurality of memory cells, which will be described later, and a plurality of input second data, and uses the result of the product-sum operation as a function. It is a circuit that performs the calculation of.
  • the arithmetic circuit MAC5 has, for example, a memory cell array CA, a circuit CMS, a circuit WDD, a circuit XLD, a circuit WLD, a circuit INT, and a circuit ACTV.
  • the memory cell array CA has a circuit CS [1] to a circuit CS [m] (where m is an integer of 1 or more). Further, each of the circuit CS [1] to the circuit CS [m] has a memory cell AMu, a memory cell AMx, a memory cell AMw, and a memory cell AMr. Although not shown in FIG. 12, in the present specification and the like, memory cells AMu, memory cells AMx, and memory cells included in the circuit CS [i] (i is an integer of 1 or more and m or less). Each of AMw and memory cell AMr may be described as memory cell AMu [i], memory cell AMx [i], memory cell AMw [i], and memory cell AMr [i].
  • each memory cell is arranged in a matrix of 2 m rows and 2 columns.
  • the memory cell AMu [i] is arranged at the address of 2i-1 row 1 column
  • the memory cell AMw [i] is arranged at the address of 2i row 1 column
  • the memory cell AMx [i] is arranged.
  • the memory cell AMr [i] is located at the address of 2i row and 2 columns.
  • Each of the memory cell AMx, the memory cell AMw, the memory cell AMu, and the memory cell AMr has a function of holding a voltage corresponding to the first data.
  • the voltage corresponding to the first data is, for example, the voltage held in the memory cell AMu [i] and the memory cell AMw [i], and the memory cell AMx [i] and the memory cell AMr [i]. It can be the difference between the held voltage and the held voltage.
  • the memory cell AMu [1] is electrically connected to the wiring WAD, the wiring BBL, the wiring WL [1], and the wiring XAL [1]. Further, the memory cell AMw [1] is electrically connected to the wiring WAD, the wiring BAL, the wiring WL [1], and the wiring XBL [1]. Further, the memory cell AMx [1] is electrically connected to the wiring WBD, the wiring BAL, the wiring WL [1], and the wiring XAL [1]. Further, the memory cell AMr [1] is electrically connected to the wiring WBD, the wiring BBL, the wiring WL [1], and the wiring XBL [1].
  • the memory cell AMu [m] is electrically connected to the wiring WAD, the wiring BBL, the wiring WL [m], and the wiring XAL [m].
  • the memory cell AMw [m] is electrically connected to the wiring WAD, the wiring BAL, the wiring WL [m], and the wiring XBL [m].
  • the memory cell AMx [m] is electrically connected to the wiring WBD, the wiring BAL, the wiring WL [m], and the wiring XAL [m].
  • the memory cell AMr [m] is electrically connected to the wiring WBD, the wiring BBL, the wiring WL [m], and the wiring XBL [m].
  • the circuit CMS is electrically connected to the wiring BAL and the wiring BBL as an example.
  • the circuit CMS has a function of supplying current to each of the memory cells AMx [1] to the memory cells AMx [m] and the memory cells AMw [1] to the memory cells AMw [m] via the wiring BAL, and the wiring BBL. It has a function of supplying a current to each of the memory cell AMu [1] to the memory cell AMu [m] and the memory cell AMr [1] to the memory cell AMr [m] via the memory cell AMu [1] to the memory cell AMu [m]. It is preferable that the amount of current flowing through the wiring BAL and the amount of current flowing through the wiring BBL are equal by the circuit CMS.
  • circuit CMS For a specific configuration example of the circuit CMS, the description of the circuit CMS applicable to the above-mentioned arithmetic circuit MAC1 will be taken into consideration.
  • circuit WDD As an example, the description of the circuit WDD applicable to the above-mentioned arithmetic circuit MAC1 will be taken into consideration.
  • the circuit WLD is electrically connected to the wiring WL [1] to the wiring WL [m].
  • the circuit WLD has a function of selecting a memory cell to which data is written when writing data to a memory cell included in the memory cell array CA.
  • the wiring WL [i] includes a memory cell AMu [i], a memory cell AMw [i], a memory cell AMx [i], and a memory cell AMr [i] included in the circuit CS [i]. Since it is electrically connected to i], the circuit WLD can be connected to the selected circuit CS by selecting any one of the circuit CS [1] to the circuit CS [m] included in the memory cell array CA.
  • the included memory cell AMu, memory cell AMw, memory cell AMx, and memory cell AMr are memory cells to which data is written.
  • the circuit WLD gives a high level potential to the wiring WL [i] and other than the wiring WL [i].
  • the circuit WLD gives a high level potential to the wiring WL [i] and other than the wiring WL [i].
  • the memory cells AMi [i] By applying a low level potential to the wiring WL [1] to the wiring WL [m], the memory cells AMi [i], the memory cells AMw [i], and the memory cells included in the circuit CS [i] are written to the data.
  • AMx [i] and memory cell AMr [i] can be selected.
  • circuit XLD As an example, the description of the circuit XLD applicable to the above-mentioned arithmetic circuit MAC1 will be taken into consideration.
  • circuit INT As an example, the description of the circuit INT applicable to the above-mentioned arithmetic circuit MAC1 will be taken into consideration.
  • circuit ACTV as an example, the description of the circuit ACTV applicable to the above-mentioned arithmetic circuit MAC1 will be taken into consideration.
  • FIG. 13 is a circuit diagram showing a configuration example of the memory cell array CA.
  • the memory cell array CA has a function of calculating the sum of products of a plurality of first data and a plurality of second data.
  • each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr has a transistor M1, a transistor M2, and a capacitance C1.
  • the transistor M1 and the transistor M2 included in each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr are described.
  • the description of the transistor M1 and the transistor M2 included in each of the AMw and the memory cell AMr will be referred to.
  • the first terminal of the transistor M1 is electrically connected to the gate of the transistor M2.
  • the first terminal of the transistor M2 is electrically connected to the wiring VR.
  • the first terminal of the capacitance C1 is electrically connected to the gate of the transistor M2.
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD, and the second terminal of the transistor M2 is electrically connected to the wiring BBL. ing.
  • the gate of the transistor M1 is electrically connected to the wiring WL [i]
  • the second terminal of the capacitance C1 is electrically connected to the wiring XAL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nu [1]
  • the memory cell AMu [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nu [m].
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD, and the second terminal of the transistor M2 is electrically connected to the wiring BAL. ing. Further, in the memory cell AMw [i], the gate of the transistor M1 is electrically connected to the wiring WL [i], and the second terminal of the capacitance C1 is electrically connected to the wiring XBL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nw [1], and the memory cell AMw [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nw [m].
  • the second terminal of the transistor M1 is electrically connected to the wiring WBD, and the second terminal of the transistor M2 is electrically connected to the wiring BAL. ing. Further, in the memory cell AMx [i], the gate of the transistor M1 is electrically connected to the wiring WL [i], and the second terminal of the capacitance C1 is electrically connected to the wiring XAL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nx [1], and the memory cell AMx [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nx [m].
  • the second terminal of the transistor M1 is electrically connected to the wiring WBD, and the second terminal of the transistor M2 is electrically connected to the wiring BBL. ing. Further, in the memory cell AMr [i], the gate of the transistor M1 is electrically connected to the wiring WL [i], and the second terminal of the capacitance C1 is electrically connected to the wiring XBL [i].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is set as a node Nr [1], and the memory cell AMr [1] is used.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nr [m].
  • node Nx [1], node Nx [m], node Nu [1], node Nu [m], node Nw [1], node Nw [m], node Nr [1], and node Nr [m]. serves as a holding node for each memory cell.
  • the explanation of the wiring VR included in the above-mentioned arithmetic circuit MAC1 will be taken into consideration.
  • the arithmetic circuit MAC5 here is an arithmetic circuit MAC5A to which the memory cell array CA of FIG. 13 is applied as the memory cell array CA and the circuit CMS of FIG. 3A is applied as the circuit CMS.
  • the arithmetic circuit MAC5A shown in FIG. 14 mainly shows an excerpt of a memory cell array CA, a circuit CMS, a circuit XLD, a circuit WLD, and a circuit INT. Further, although not shown, it is assumed that the circuit ACTV of FIG. 4A is applied as the circuit ACTV of the arithmetic circuit MAC5A of FIG.
  • FIG. 15 shows a timing chart of an operation example of the arithmetic circuit MAC5A.
  • the timing chart of FIG. 15 shows the wiring WL [1], the wiring WL [m], the wiring SL4, the wiring SL5, the wiring SL7, the wiring WAD, the wiring WBD, and the wiring XAL [1] at and near the time T21 to the time T29.
  • Wiring XAL [m] Wiring XBL [1], Wiring XBL [m], Node Nx [1], Node Nx [m], Node Nu [1], Node Nu [m], Node Nw [1], Node It shows the fluctuation of the potential of Nw [m], the node Nr [1], and the node Nr [m].
  • the high level potential is referred to as High
  • the low level potential is referred to as Low.
  • the voltage given by the wiring VR is used as the ground potential.
  • each potential of the node Nr [m] is a ground potential.
  • the ground potential is referred to as GND.
  • a low level potential is input to each of the wiring WAD and the wiring WBD by the circuit WDD (not shown in FIG. 14).
  • the reference potential VRFP is input to each of the wiring XAL [1] to the wiring XAL [m] and the wiring XBL [1] to the wiring XBL [m] by the circuit XLD.
  • the VRFP can be a potential higher than the ground potential or a potential lower than the ground potential.
  • each transistor M1 included in all the memory cells AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr of the memory cell array CA is turned off.
  • each of the switch SW4A, the switch SW5A, the switch SW5B, the switch SW7A, and the switch SW7B is turned off.
  • the wiring BAL and each of the wiring BBL and the wiring VSL are in a conductive state, and each of the wiring BAL and the wiring BBL is from the wiring VSL.
  • a potential is given.
  • the wiring VSL is a wiring that gives an initialization potential to each of the wiring BAL and the wiring BBL, and the initialization potential is a ground potential. Therefore, between the time T21 and the time T22, the potentials of the wiring BAL and the wiring BBL are ground potentials.
  • a ground potential is given to the first terminal of each transistor M2 included in all the memory cells AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr of the memory cell array CA from the wiring VR. Therefore, the voltage between the first terminal and the second terminal of each transistor M2 is 0V. Further, node Nx [1] to node Nx [m], node Nu [1] to node Nu [m], node Nw [1] to node Nw [m], and node Nr [1] to node Nr [m]. Since each potential of the above is the ground potential, each transistor M2 is turned off.
  • a high level potential is input to the wiring WL [1] between the time T22 and the time T23.
  • a high level is applied to the gate of the transistor M1 included in each of the memory cell AMu [1], the memory cell AMw [1], the memory cell AMx [1], and the memory cell AMr [1].
  • a potential is applied to turn on each transistor M1.
  • a potential V W ⁇ [1] larger than the ground potential is input to the wiring WAD.
  • the transistors M1 of the memory cells AMu [1] and the memory cells AMw [1] are in the ON state, the wiring WAD and the node Nu [1] are in a conduction state, and the wiring WAD.
  • a conduction state is established between the node Nw [1] and the node Nw [1].
  • each of the first terminal (node Nu [1]) of the capacity C1 of the memory cell AMu [1] and the first terminal (node Nw [1]) of the capacity C1 of the memory cell AMw [1] A potential V W ⁇ [1] larger than the ground potential is input.
  • a potential V W ⁇ [1] larger than the ground potential is input to the wiring WBD.
  • the wiring WBD and the node Nx [1] are in a conduction state, and the wiring WBD is in a conductive state.
  • a conduction state is established between the node Nr [1] and the node Nr [1].
  • each of the first terminal (node Nx [1]) of the capacity C1 of the memory cell AMx [1] and the first terminal (node Nr [1]) of the capacity C1 of the memory cell AMr [1] A potential V W ⁇ [1] larger than the ground potential is input.
  • V W [1] is defined according to the equation (1.1) described in the present embodiment.
  • V W [1] is a voltage corresponding to the first of m first data. That is, each of V W ⁇ [1] and V W ⁇ [1] can be said to be the voltage corresponding to the first of the m first data.
  • V W ⁇ [1 ] and combinations of the voltage V W ⁇ [1] can be arbitrarily determined.
  • V Wa [1] may be a V W ⁇ [1] a voltage higher than the voltage lower than V W ⁇ [1] or V W ⁇ [1] and the same voltage. That is, V W [1] may be a positive voltage, 0, or a negative voltage.
  • the switch SW5A Since the switch SW5A is in the ON state, the ground potential is input to the wiring BAL. Further, in each of the memory cell AMu [1] and the memory cell AMw [1], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the first terminal of the transistor M2 ⁇ 1st. The voltage between the two terminals is almost 0V. Therefore, no current flows between the first terminal and the second terminal of the respective transistors M2 of the memory cell AMu [1] and the memory cell AMw [1].
  • the switch SW5B since the switch SW5B is in the ON state, the ground potential is input to the wiring BBL. Further, in each of the memory cell AMx [1] and the memory cell AMr [1], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the first terminal of the transistor M2 ⁇ 1st. The voltage between the two terminals is also almost 0V. Therefore, no current flows between the first terminal and the second terminal of the respective transistors M2 of the memory cell AMx [1] and the memory cell AMr [1].
  • the low level potential is continuously input to each of the wiring WL [2] to the wiring WL [m] from before the time T22. Therefore, in the circuit CS [2] to the circuit CS [m] of the memory cell array CA, the gate of the transistor M1 included in each of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr has a low level. A potential is applied, and each transistor M1 is in an off state.
  • the data input to each of the wiring WAD and the wiring WBD are the node Nu [2] to the node Nu [m], the node Nw [2] to the node Nw [m], and the node Nx [2] to the node Nx. It is not written to [m] and the node Nr [2] to the node Nr [m].
  • a low level potential is input to the wiring WL [1] between the time T23 and the time T24.
  • a low level is applied to the gate of the transistor M1 included in each of the memory cell AMu [1], the memory cell AMw [1], the memory cell AMx [1], and the memory cell AMr [1].
  • a potential is applied to turn off each transistor M1.
  • the transistor M1 is turned off, so that the first terminal (node Nu [1]) of the capacitance C1 of the memory cell AMu [1] and the memory cell AMu [1] are turned off.
  • a potential V W ⁇ [1] larger than the ground potential is held in each of the first terminals (nodes Nw [1]) of the capacity C1 of the memory cell AMw [1].
  • the transistor M1 is turned off, so that the first terminal (node Nx [1]) of the capacitance C1 of the memory cell AMx [1] is turned off.
  • the first terminal (node Nr [1]) of the capacity C1 of the memory cell AMr [1] holds a potential V W ⁇ [1] larger than the ground potential.
  • the operation of writing the potential to each is sequentially performed.
  • a signal having a high level potential for a certain period is sequentially input to the wiring WL [2] to the wiring WL [m-1], and each of the wiring WAD and the wiring WBD is sequentially input according to the signal.
  • a predetermined potential can be written to the respective memory cells AMu, memory cell AMw, memory cell AMx, and memory cell AMr of the circuit CS [2] to the circuit CS [m-1].
  • V W ⁇ [2] to V W ⁇ [m-1] are used in the memory cells AMu [2] to the memory cells AMu [m-1] and the memory cells AMw [2] to the memory cells AMw [m-1].
  • Shall be written sequentially.
  • the memory cell AMx It is assumed that V W ⁇ [2] to V W ⁇ [m-1] are sequentially written in the memory cells AMx [m-1] and the memory cells AMr [2] to the memory cells AMr [m-1]. ..
  • the voltage V W ⁇ [p] is held in the memory cell AMx [p] located in the p-th row (p is an integer of 2 or more and m-1 or less), and the memory cell AMu [p] holds the voltage V W ⁇ [p]. Holds the voltage V W ⁇ [p].
  • the voltage V W [p] corresponding to the p-th of the m first data is as shown in the equation (1.2) described in the present embodiment. ,Define.
  • V W [p] is a voltage corresponding to the p-th of the m first data. That, V W ⁇ [p], and also each of the V W ⁇ [p], it is possible that a voltage corresponding to the p-th of the m first data.
  • the combination of the voltage V Wa [p], and V W ⁇ [p] it may be arbitrarily determined.
  • V Wa [p] may be a V W ⁇ [p] voltage higher than, V W ⁇ [p] voltage lower than or V W ⁇ [p] and the same voltage. That is, V W [p] may be a positive voltage, 0, or a negative voltage.
  • a high level potential is input to the wiring WL [m] between the time T24 and the time T25.
  • a high level is applied to the gate of the transistor M1 included in each of the memory cell AMu [m], the memory cell AMw [m], the memory cell AMx [m], and the memory cell AMU [m].
  • a potential is applied to turn on each transistor M1.
  • a potential V W ⁇ [m] larger than the ground potential is input to the wiring WAD.
  • the transistors M1 of the memory cells AMu [m] and the memory cells AMw [m] are in the ON state, the wiring WAD and the node Nu [m] are in a conduction state, and the wiring WAD.
  • a conduction state is established between the node Nw [m] and the node Nw [m].
  • each of the first terminal (node Nu [m]) of the capacity C1 of the memory cell AMu [m] and the first terminal (node Nw [m]) of the capacity C1 of the memory cell AMw [m] A potential V W ⁇ [m] larger than the ground potential is input.
  • a potential V W ⁇ [m] larger than the ground potential is input to the wiring WBD.
  • the wiring WBD and the node Nx [m] are in a conduction state, and the wiring WBD is in a conductive state.
  • a conduction state is established between the node Nr [m] and the node Nr [m].
  • each of the first terminal (node Nx [m]) of the capacity C1 of the memory cell AMx [m] and the first terminal (node Nr [m]) of the capacity C1 of the memory cell AMr [m] A potential V W ⁇ [m] larger than the ground potential is input.
  • V W [m] is defined according to the equation (1.3) described in the present embodiment.
  • V W [m] is a voltage corresponding to the m-th of the m first data. That, V W ⁇ [m], and also each of the V W ⁇ [m], it is possible that a voltage corresponding to the m-th of the m first data.
  • the combination of the voltage V Wa [m], and V W ⁇ [m] may be arbitrarily determined.
  • V Wa [m] may be a V W ⁇ [m] voltage higher than, V W ⁇ [m] voltage lower than or V W ⁇ [m] and the same voltage. That is, V W [m] may be a positive voltage, 0, or a negative voltage.
  • the switch SW5A Since the switch SW5A is in the ON state, the ground potential is input to the wiring BAL. Further, in the memory cell AMu [m] and the memory cell AMw [m], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the first terminal-2nd terminal of the transistor M2 The voltage between them is almost 0V. Therefore, no current flows between the first terminal and the second terminal of the respective transistors M2 of the memory cell AMu [m] and the memory cell AMw [m].
  • the switch SW5B since the switch SW5B is in the ON state, the ground potential is input to the wiring BBL. Further, in each of the memory cell AMx [m] and the memory cell AMr [m], since the ground potential from the wiring VR is input to the first terminal of the transistor M2, the first terminal of the transistor M2 ⁇ 1st. The voltage between the two terminals is also almost 0V. Therefore, no current flows between the first terminal and the second terminal of the respective transistors M2 of the memory cell AMx [m] and the memory cell AMr [m].
  • the low level potential is continuously input to each of the wiring WL [1] to the wiring WL [m-1] from before the time T04. Therefore, in the circuit CS [1] to the circuit CS [m-1] of the memory cell array CA, the gate of the transistor M1 included in each of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr is used. A low level potential is applied and each transistor M1 is in the off state.
  • the data input to each of the wiring WAD and the wiring WBD is the node Nu [1] to the node Nu [m-1], the node Nw [1] to the node Nw [m-1], and the node Nx [1]. ] To node Nx [m-1], and node Nr [1] to node Nr [m-1] are not written.
  • a low level potential is input to the wiring WL [m] between the time T25 and the time T26.
  • a low level is applied to the gate of the transistor M1 included in each of the memory cell AMu [m], the memory cell AMw [m], the memory cell AMx [m], and the memory cell AMr [m].
  • a potential is applied to turn off each transistor M1.
  • the transistor M1 In each of the memory cell AMu [m] and the memory cell AMw [m], the transistor M1 is turned off, so that the first terminal (node Nu [m]) of the capacitance C1 of the memory cell AMu [m] and the memory cell AMu [m] are turned off. A potential V W ⁇ [m] larger than the ground potential is held in each of the first terminals (nodes Nw [m]) of the capacity C1 of the memory cell AMw [m]. Further, in each of the memory cell AMx [m] and the memory cell AMr [m], the transistor M1 is turned off, so that the first terminal (node Nx [m]) of the capacitance C1 of the memory cell AMx [m] is turned off. , And the first terminal (node Nr [m]) of the capacity C1 of the memory cell AMr [m] holds a potential V W ⁇ [m] larger than the ground potential.
  • the voltage corresponding to the first data is written to each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr included in the memory cell array CA. Can be done.
  • V X ⁇ Since the potential of the wiring XAL [1] rises from the ground potential to V X ⁇ [1], V X ⁇ is connected to the second terminal of the respective capacities C1 of the memory cell AMu [1] and the memory cell AMx [1]. [1] will be applied. At this time, since each of the node Nu [1] and the node Nx [1] is electrically in a floating state, the potentials of the node Nu [1] and the node Nx [1] are respectively due to the capacitive coupling of the capacitance C1. Changes.
  • the increase in the potential of the gate of the transistor M2 is obtained by multiplying the potential change of the wiring XAL [1] by the capacitive coupling coefficient determined by the configuration of the memory cell. It becomes a potential.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitance C1, the gate capacitance of the transistor M2, the parasitic capacitance, and the like. In this operation example, the capacitance coupling coefficient of each of the memory cell AMu and the memory cell AMx is set to h.
  • the potential change of the wiring XAL [1] is V X ⁇ [1]
  • the potential change of each of the node Nu [1] and the node Nx [1] is hV X ⁇ [1]. That is, the potential of the node Nu [1] is V W ⁇ [1] + hV X ⁇ [1], and the potential of the node Nx [1] is V W ⁇ [1] + hV X ⁇ [1].
  • the capacity coupling coefficient of each of the memory cells other than the memory cell AMu [1] and the memory cell AMx [1] included in the memory cell array CA will be described as h.
  • the potential of the wiring XAL [p] rises from the ground potential to V X ⁇ [p], so that the second terminals of the respective capacities C1 of the memory cells AMu [p] and the memory cells AMx [p] are connected. , V X ⁇ [p] will be applied.
  • the potentials of the node Nu [p] and the node Nx [p] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nu [p] is V W ⁇ [p] + hV X ⁇ [p], and the potential of the node Nx [p] is V W ⁇ [p] + hV X ⁇ [p].
  • the potential of the wiring XAL [m] rises from the ground potential to V X ⁇ [m]
  • the second terminals of the respective capacities C1 of the memory cell AMU [m] and the memory cell AMx [m] are connected to the second terminal.
  • V X ⁇ [m] will be applied.
  • the potentials of the node Nu [m] and the node Nx [m] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nu [m] is V W ⁇ [m] + hV X ⁇ [m], and the potential of the node Nx [m] is V W ⁇ [m] + hV X ⁇ [m].
  • potentials corresponding to m second data are input to each of the wiring XBL [1] to the wiring XBL [m].
  • the potential input from the circuit XLD to the wiring XBL [1] is set to a potential V X ⁇ [1] higher than the ground potential
  • the potential input from the circuit XLD to the wiring XBL [p] is set to the ground potential.
  • the potential is V X ⁇ [p] higher than that
  • the potential input to the wiring XBL [m] from the circuit XLD is V X ⁇ [m] higher than the ground potential.
  • V X ⁇ Since the potential of the wiring XBL [1] rises from the ground potential to V X ⁇ [1], V X ⁇ is connected to the second terminal of the respective capacities C1 of the memory cell AMw [1] and the memory cell AMr [1]. [1] will be applied. At this time, since each of the node Nw [1] and the node Nr [1] is electrically in a floating state, the potentials of the node Nw [1] and the node Nr [1] are respectively due to the capacitive coupling of the capacitance C1. Changes.
  • the respective capacitance coupling coefficients of the memory cell AMw and the memory cell AMr included in the memory cell array CA will be described as h as in the memory cell AMx and the memory cell AMu.
  • the potential change of the wiring XBL [1] is V X ⁇ [1]
  • the potential change of each of the node Nw [1] and the node Nr [1] is hV X ⁇ [1]. That is, the potential of the node Nw [1] is V W ⁇ [1] + hV X ⁇ [1], and the potential of the node Nr [1] is V W ⁇ [1] + hV X ⁇ [1].
  • the potential of the wiring XBL [p] rises from the ground potential to V X ⁇ [p]
  • the second terminals of the respective capacities C1 of the memory cell AMw [p] and the memory cell AMr [p] are connected to the second terminal.
  • V X ⁇ [p] will be applied.
  • the potentials of the node Nw [p] and the node Nr [p] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nw [p] is V W ⁇ [p] + hV X ⁇ [p], and the potential of the node Nr [p] is V W ⁇ [p] + hV X ⁇ [p].
  • the potential of the wiring XBL [m] rises from the ground potential to V X ⁇ [m]
  • the second terminals of the respective capacities C1 of the memory cell AMw [m] and the memory cell AMr [m] are connected to the second terminal.
  • V X ⁇ [m] will be applied.
  • the potentials of the node Nw [m] and the node Nr [m] are respectively due to the capacitive coupling of the capacitance C1. Changes. Specifically, the potential of the node Nw [m] is V W ⁇ [m] + hV X ⁇ [m], and the potential of the node Nu [m] is V W ⁇ [m] + hV X ⁇ [m].
  • V X [1], V X [p], and V X [m] is defined as the formulas (1.4) to (1.6) described in the present embodiment. ..
  • each of V X [1] to V X [m] is a voltage corresponding to the second data. That is, each of V X ⁇ [1] to V X ⁇ [m] and V X ⁇ [1] to V X ⁇ [m] can be said to be voltages corresponding to the second data.
  • the combination of the voltages of V X ⁇ [i] and V X ⁇ [i] can be arbitrarily determined.
  • V X [alpha [i] may be a V X? [I] a voltage higher than, V X? [I] a voltage lower than or V X? [I] and the same voltage. That is, V X [i] may be a positive voltage, 0, or a negative voltage.
  • the second terminal of the transistor M2 included in each of the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMw [1] to the memory cell AMw [m] is connected to the second terminal of the transistor M2 via the wiring BAL. It is in a conductive state with the first terminal of the transistor M3A included in the circuit CM. Further, the second terminal of the transistor M2 included in each of the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMw [1] to the memory cell AMw [m] is a circuit via the wiring BAL. It becomes conductive with the first terminal of the circuit IVC included in the ACTV.
  • the second terminal of the transistor M2 included in each of the memory cell AMu [1] to the memory cell AMU [m] and the memory cell AMr [1] to the memory cell AMr [m] is a circuit via the wiring BBL. It is in a conductive state with the first terminal of the transistor M3B included in the CM.
  • the I AMx [1] is the formula described in the present embodiment. It can be expressed in the same manner as in (1.7).
  • k is a constant determined by the channel length, channel width, mobility, capacity of the gate insulating film, and the like of the transistor M2.
  • V th is the threshold voltage of the transistor M2. It is assumed that the constant k can be applied not only to the memory cell AMx but also to the memory cell AMu, the memory cell AMw, and the memory cell AMr. Further, not only the memory cell AMx but also the threshold voltage of the transistor M2 included in the memory cell AMu, the memory cell AMw, and the memory cell AMr is defined as Vth .
  • I AMx [m] I AMx [m]
  • I x has the formula (1.7 ) And the formula (1.8), it can be expressed in the same manner as the formula (1.9) described in the present embodiment.
  • the current flowing from the wiring BAL to the first terminal via the second terminal of the transistor M2 of the memory cell AMw [1] is set to I AMw [1]
  • the current flowing from the wiring BAL to the transistor M2 of the memory cell AMw [m] is the second.
  • the wiring BBL is connected. through it, the memory cell AMU [1] to the memory cell AMU [m], and the sum I u + I r of the current flowing through the memory cell AMR [1] to the memory cell AMR [m] is through the first terminal of the transistor M3B It flows from the wiring VHE. At this time, the first voltage terminal (gate) of the transistor M3B is a voltage corresponding to the amount of current I u + I r.
  • the circuit CM is a current mirror circuit
  • the amount of current flowing between the first terminal and the second terminal of the transistor M3B is almost equal to the amount of current flowing between the first terminal and the second terminal of the transistor M3A.
  • the switch SW7A included in the circuit CMS in the ON state the amount of current flowing through the wiring BAL from the wiring VHE through the transistor M3A becomes I u + I r ..
  • the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMw [1] to the memory cell AMw [m] are electrically connected to the wiring BAL, the memory cell is connected to the wiring BAL.
  • AMx [1] to the amount of current of I x flows in the memory cell AMx [m], and flows the current amount of I w from the wiring BAL to the memory cell AMW [1] to the memory cell AMw [m].
  • I EV can be as for formula (1.19) described in this embodiment represents.
  • the formula (1.19) is a formula (1.1) to a formula (1.6), a formula (1.9), a formula (1.12), a formula (1.15), and a formula (1. By using 18), it can be described as follows in the same manner as in the equation (1.20).
  • the amount I EV of the current input to the circuit ACTV from the wiring BAL has a potential V W [1] to V W [m] corresponding to the first data, corresponding to the second data It is proportional to the sum of products of the potentials V X [1] to V X [m]. That is, the sum of products of the first data and the second data may be expressed as the amount I EV current.
  • the third terminal of the circuit IVC By the first terminal of the circuit IVC included in the circuit ACTV current flows of I EV, the third terminal of the circuit IVC, voltage corresponding to the I EV is output. After that, the voltage is input to the first terminal of the circuit ACF, and the operation of the function system defined in advance by the circuit ACF is performed using the voltage, so that the calculation result is a voltage (or current, etc.). It is output from the wiring NIL.
  • V PR is used as the reference voltage
  • the memory cell AMu and the memory cell AMw are used as the reference voltage as the first data.
  • the calculation of the equation (1.23) can be performed by holding the voltage to which the corresponding voltage is applied and holding the reference voltage in the memory cell AMx and the memory cell AMr.
  • the arithmetic circuit MAC 6 of FIG. 16 is an example of a semiconductor device capable of multiply-accumulate operation of a plurality of first data and a plurality of second data, similarly to the arithmetic circuit MAC 5 of FIG.
  • the arithmetic circuit MAC6 is different from the arithmetic circuit MAC5 in that the circuit configuration of the circuit CMS and the wiring BBL are electrically connected to the circuit ACTV.
  • the circuit CMS included in the arithmetic circuit MAC6 has a current source CSA and a current source CSB.
  • the input terminal of the current source CSA is electrically connected to the wiring VHE, and the output terminal of the current source CSA is electrically connected to the wiring BAL.
  • the input terminal of the current source CSB is electrically connected to the wiring VHE, and the output terminal of the current source CSB is electrically connected to the wiring BBL.
  • circuit CMS included in the arithmetic circuit MAC6 has the circuit configuration described above, it does not have the function as the current mirror circuit shown in FIGS. 3A and 3B.
  • the wiring VHE can be a wiring that applies a constant voltage, similar to the contents described in the circuit CMS of FIGS. 3A and 3B.
  • the constant voltage is preferably, for example, a high level potential.
  • Each of the current source CSA and the current source CSB has a function of outputting a constant current to the output terminal by inputting the power potential to the input terminal. It is preferable that the amounts of currents output to the output terminals by the current source CSA and the current source CSB are equal to each other.
  • the amount of current flowing from the output terminal of the current source CSA to the wiring BAL is 0.85 times or more, 0.9 times or more, or 0.95 times the amount of current flowing from the output terminal of the current source CSB to the wiring BBL. It is preferably fold or more, and preferably 1.05 times or less, 1.1 times or less, or 1.15 times or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the wiring BBL is electrically connected to the circuit ACTV.
  • the circuit ACTV uses, for example, a function of outputting a voltage corresponding to the difference current amount between the current flowing from the wiring BAL to the circuit ACTV and the current flowing from the wiring BBL to the circuit ACTV, and the voltage. It is preferable to have a configuration having a function of performing an operation according to a predefined function system and a function of outputting the result of the operation of the function to the wiring NIL.
  • the circuit ACTV included in the arithmetic circuit MAC 6 of FIG. 16 can be, for example, the circuit ACTV shown in FIG.
  • the current from the wiring BAL flows to the first terminal of the circuit IVC. Also, the current from the wiring BBL can be passed through the third terminal of the circuit IVC.
  • a current source CSA, and respective current sources CSB is wiring BAL, and the amount of the current flowing through the wiring BBL and I CS, the memory cell AMx [1] to the memory cell from the wiring BAL
  • AMx the sum of the amount of current flowing through the [m] and I x
  • circuit IVC from the wiring BAL
  • the amount of current flowing through the first terminal of is I CS ⁇ I x ⁇ I w .
  • the current flowing from the wiring BBL to the memory cell AMU [1] to the memory cell AMU [m] the sum of the amount and I u, from the wiring BBL of current flowing through the memory cell AMR [1] to the memory cell AMR [m]
  • the sum of the amount and I r the amount of current flowing from the wiring BBL to the third terminal of the circuit IVC becomes I CS -I u -I r.
  • the second terminal of the circuit IVC is the amount of current input to the first terminal of the circuit IVC. and outputs a voltage corresponding to the amount of current input to the third terminal of the circuit IVC, the difference (-I u -I r + I x + I w). Since the current amount of this difference is determined according to the sum of the products of the plurality of first data and the plurality of second data from the equations (1.19) and (1.20), it is output from the second terminal of the circuit IVC.
  • the voltage to be generated can be said to be a voltage according to the result of the sum of products of the plurality of first data and the plurality of second data.
  • the voltage is input to the first terminal of the circuit ACF, and the operation of the function system defined in advance by the circuit ACF is performed using the voltage, so that the calculation result is a voltage (or current, etc.). It is output from the wiring NIL.
  • the arithmetic circuit MAC7 in FIG. 17 is an example of a semiconductor device capable of multiply-accumulate calculation of a plurality of first data and a plurality of second data, similarly to the arithmetic circuit MAC5 and the arithmetic circuit MAC6.
  • the arithmetic circuit MAC7 is a modification of the arithmetic circuit MAC5, in which the wiring XBL [1] and the wiring XBL [2] in the arithmetic circuit MAC5 are combined into one wiring XBL [1, 2], and the wiring in the arithmetic circuit MAC5.
  • XBL [m-1] and wiring XBL [m] are combined as one wiring XBL [m-1, m]. That is, the number of wiring XBLs of the arithmetic circuit MAC7 in FIG. 17 is m / 2. However, in the arithmetic circuit MAC7 of FIG. 17, m is an even number of 2 or more.
  • the memory cell AMw [1], the memory cell AMr [1], the memory cell AMw [2], and the memory cell AMr [2] are wired XBL [1, 2] is electrically connected, and the memory cell AMw [m-1], the memory cell AMr [m-1], the memory cell AMw [m], and the memory cell AMr [m] are wired XBL [m]. -1, m] is electrically connected.
  • each memory cell is arranged in a matrix of 2 m rows and 2 columns, similarly to the arithmetic circuit MAC5.
  • the memory cell AMu [i] is arranged at the address of 2i-1 row 1 column
  • the memory cell AMw [i] is arranged at the address of 2i row 1 column
  • the memory cell AMx [i] is arranged.
  • the memory cell AMr [i] is located at the address of 2i row 2 column
  • the memory cell AMu [i + 1] is located at the address of 2i + 2 row 1 column.
  • Memory cell AMw [i + 1] is located at the address of 2i + 1 rows and 1 column
  • memory cell AMx [i + 1] is located at the address of 2i + 2 rows and 2 columns
  • memory cell AMr [i + 1] is located at 2i + 1 rows and 2 columns. It is located at the address.
  • i is an odd number of 1 or more and m or less.
  • the memory cell AMw [i], the memory cell AMr [i], the memory cell AMw [i + 1], and the memory cell AMr [i + 1] are wired XBL [i, It is electrically connected to i + 1].
  • V W ⁇ [1 ] to V Wa [M ] and V W ⁇ [1] to V W ⁇ [m] are defined. Further, the voltages V W ⁇ [1] to V W ⁇ [m] are held in each of the memory cells AMw [1] to the memory cells AMw [m] and the memory cells AMu [1] to the memory cells AMu [m], and the memory is stored. It is assumed that V W ⁇ [1] to V W ⁇ [m] are held in the cells AMx [1] to the memory cells AMx [m] and the memory cells AMr [1] to the memory cells AMr [m].
  • V X [alpha [1] to be able to enter the V X [alpha [m]
  • the wiring XBL [1,2] to the wiring XBL [m-1, m] of V X? each [1,2] to V X? [ m-1, m] can be input.
  • the voltage V X ⁇ [1] to V X ⁇ [m] is input to each of the wiring XAL [1] to the wiring XAL [m] in the arithmetic circuit MAC7, and the wiring XBL [1]. , 2] to the wiring XBL [m-1, m], respectively, by inputting V X ⁇ [1, 2] to V X ⁇ [m-1, m], as in the arithmetic circuit MAC5, a plurality of firsts.
  • the product-sum operation of the data and the plurality of second data and the operation of the function can be performed.
  • the arithmetic circuit MAC7 has a configuration in which the number of wiring XBLs is smaller than that of the arithmetic circuit MAC5, the circuit area of the arithmetic circuit MAC7 can be made smaller than that of the arithmetic circuit MAC5. Further, since the number of voltage signals input to the wiring XBL of the arithmetic circuit MAC7 is smaller than that of the arithmetic circuit MAC5, the power consumption of the arithmetic circuit MAC7 can be made smaller than that of the arithmetic circuit MAC5.
  • V X ⁇ [i] and V X ⁇ [i + 1] have the same voltage, but V X ⁇ [1] to V X ⁇ [m] are the same as described in the operation example of the arithmetic circuit MAC5. ], All of them may have the same voltage (for example, VRFP).
  • the arithmetic circuit MAC8 in FIG. 18 is an example of a semiconductor device capable of multiply-accumulate calculation of a plurality of first data and a plurality of second data, similarly to the arithmetic circuit MAC5, the arithmetic circuit MAC6, and the arithmetic circuit MAC7.
  • the arithmetic circuit MAC8 is a modification of the arithmetic circuit MAC5, and is different from the arithmetic circuit MAC5 in that the circuit CSb is provided in the memory cell array CA.
  • the circuit CSb has a memory cell AMub, a memory cell AMwb, a memory cell AMxb, and a memory cell AMrb.
  • the memory cell AMub corresponds to the memory cell AMu in each of the circuits CS [1] to CS [m]
  • the memory cell AMwb corresponds to the memory cell AMw in each of the circuits CS [1] to CS [m].
  • the memory cell AMxb corresponds to the memory cell AMx in each of the circuits CS [1] to CS [m]
  • the memory cell AMrb corresponds to the memory in each of the circuits CS [1] to CS [m]. Corresponds to cell AMr.
  • V W ⁇ [1 ] to V Wa [M ] and V W ⁇ [1] to V W ⁇ [m] are defined. Further, the voltages V W ⁇ [1] to V W ⁇ [m] are held in each of the memory cells AMw [1] to the memory cells AMw [m] and the memory cells AMu [1] to the memory cells AMu [m], and the memory is stored. It is assumed that V W ⁇ [1] to V W ⁇ [m] are held in the cells AMx [1] to the memory cells AMx [m] and the memory cells AMr [1] to the memory cells AMr [m].
  • I AMub k ( V Wb ⁇ + V Xb ⁇ -V th ) 2
  • I AMrb k (V Wb ⁇ + V Xb ⁇ ⁇ V th ) 2 .
  • I b I AMub + I AMrb + I AMxb + I AMwb .
  • the equation (1.24) corresponds to an equation in which an arbitrary value is given to the result of the sum of products, as in the equation (1.22). This can be used, for example, in a calculation in a hierarchical neural network in which a bias is given as an arbitrary value to the result of a product-sum operation of a weighting coefficient and a neuron signal.
  • I b in the equation (1.24) can be set to a value smaller than 0. That is, any value given to the result of the sum of products can also be a negative value.
  • the amount of current flowing between the first terminal and the second terminal of the transistor M2 may be set to 0 in at least one of the memory cell AMub, the memory cell AMwb, the memory cell AMxb, and the memory cell AMrb.
  • the memory cell AMwb, memory cells AMxb, and the first terminal of the respective transistors M2 of the memory cell AMrb - the amount of current flowing between the second terminal by a 0, the current amount I b of Formula (1.24) Can be replaced with I b IA Mub.
  • the memory cell AMub, memory cells AMxb, and the first terminal of the respective transistors M2 of the memory cell AMrb - the amount of current flowing between the second terminal by a 0, the current amount I b of Formula (1.24) Can be replaced with I b I AMwb. That is, when setting an arbitrary value given to the result of the product-sum operation, between the first terminal and the second terminal of the respective transistors M2 of the memory cell AMub, the memory cell AMwb, the memory cell AMxb, and the memory cell AMrb. It is not necessary to use all the current flowing through.
  • the arithmetic circuit MAC8 may have a configuration in which at least one of the memory cell AMub, the memory cell AMwb, the memory cell AMxb, and the memory cell AMrb is not provided in the circuit CSb.
  • the circuit CSb can be a circuit having only a memory cell AMub and a memory cell AMxb, or can be a circuit having only a memory cell AMwb and a memory cell AMrb, or can be a memory cell AMub and a memory cell. It can be a circuit having only AMwb, and can be a circuit having only memory cells AMxb and memory cells AMrb.
  • the circuit CSb can be configured to include any one of the memory cell AMub, the memory cell AMwb, the memory cell AMxb, and the memory cell AMrb, and the memory cell AMub, the memory cell AMwb, the memory cell AMxb, and the like. It is possible to have a configuration in which only one memory cell selected from the memory cells AMrb is not provided.
  • the semiconductor device is not limited to the arithmetic circuit MAC5 or the arithmetic circuit MAC8 described in the present embodiment.
  • the arithmetic circuit MAC 9 shown in FIG. 19 may be used.
  • the arithmetic circuit MAC 9 has a configuration in which n memory cell array CAs of the arithmetic circuit MAC 5 in FIG. 12 (n is an integer of 1 or more) are arranged for each column.
  • the memory cell array CA [1] to the memory cell array CA [n] are illustrated, and the memory cell array CA [1] to the memory cell array CA [n] are collectively referred to as a memory cell array CAS.
  • the circuit CMS has circuit CM [1] to circuit CM [n] as n circuit CMs, and is a circuit.
  • INT has circuit SCI [1] to circuit SCI [n] as n circuit SCIs
  • circuit ACTV has circuit ACP [1] to circuit ACP [n] as n circuit ACPs. ing.
  • the arithmetic circuit MAC9 has wiring BAL [1] to wiring BAL [n] corresponding to the wiring BAL of the arithmetic circuit MAC5 and wiring BBL [1] to wiring BBL [n] corresponding to the wiring BBL of the arithmetic circuit MAC5. ], Wiring WAD [1] to wiring WAD [n] corresponding to the wiring WAD of the arithmetic circuit MAC5, and wiring WBD [1] to wiring WBD [n] corresponding to the wiring WBD of the arithmetic circuit MAC5. It has a wiring NIL [1] to a wiring NIL [n] corresponding to the wiring NIL of the circuit MAC5.
  • the memory cell array CA [1] includes wiring BAL [1], wiring BBL [1], wiring WAD [1], wiring WBD [1], wiring XAL [1] to wiring XAL [m], and wiring. It is electrically connected to the XBL [1] to the wiring XBL [m] and the wiring WL [1] to the wiring WL [m].
  • the circuit WDD is electrically connected to the wiring WAD [1] and the wiring WBD [1].
  • the circuit CM [1] of the circuit CMS is electrically connected to the wiring BAL [1] and the wiring BBL [1]
  • the circuit SCI [1] of the circuit INT is connected to the wiring BAL [1]. It is electrically connected to the wiring BBL [1] and the circuit ACP [1] of the circuit ACTV.
  • the circuit ACP [1] is electrically connected to the wiring NIL [1].
  • the memory cell array CA [n] includes wiring BAL [n], wiring BBL [n], wiring WAD [n], wiring WBD [n], and wiring XAL [1] to wiring XAL [m]. Is electrically connected to the wiring XBL [1] to the wiring XBL [m] and the wiring WL [1] to the wiring WL [m].
  • the circuit WDD is electrically connected to the wiring WAD [n] and the wiring WBD [n].
  • the circuit CM [n] of the circuit CMS is electrically connected to the wiring BAL [n] and the wiring BBL [n]
  • the circuit SCI [n] of the circuit INT is connected to the wiring BAL [n]. It is electrically connected to the wiring BBL [n] and the circuit ACP [n] of the circuit ACTV.
  • the circuit ACP [n] is electrically connected to the wiring NIL [n].
  • the arithmetic circuit MAC9 of FIG. 19 includes a plurality of the arithmetic circuit MAC9 included in the first group to the nth group in each of the memory cell array CA [1] to the memory cell array CA [n].
  • the voltage corresponding to the second data is input to the wiring XAL [1] to the wiring XAL [m] and the wiring XBL [1] to the wiring XBL [m].
  • the product-sum operation of the plurality of first data and the plurality of second data of each of the first group to the nth group can be output to the wiring NIL [1] to the wiring NIL [n] at the same time.
  • the transistor included in the arithmetic circuit MAC5 to the arithmetic circuit MAC9 is an OS transistor or a Si transistor has been described, but one aspect of the present invention is not limited to this.
  • the transistors included in the arithmetic circuit MAC5 to the arithmetic circuit MAC9 include, for example, a transistor in which Ge and the like are included in the channel formation region, and a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, and SiGe in the channel formation region.
  • Transistors included, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • FIG. 20 shows a configuration example of a semiconductor device capable of performing a product-sum operation with a plurality of first data and a plurality of second data. Further, in the semiconductor device shown in FIG. 20, for example, a plurality of product-sum operations can be performed at the same time. Further, the semiconductor device of FIG. 20 can perform a function operation using the result of the product-sum operation as an input value. Further, the semiconductor device of FIG. 20 can perform operations of a plurality of functions at the same time.
  • the arithmetic circuit MAC 10 of FIG. 20 is a product of a plurality of first data held in a plurality of memory cells and a plurality of input second data, similarly to the arithmetic circuit MAC 5 described in the above embodiment. It is a circuit that performs a sum operation and performs a function operation using the result of the product-sum operation.
  • the plurality of first data and the plurality of second data can be, for example, analog data or multi-valued data (discrete data).
  • the arithmetic circuit MAC10 has a memory cell array CA, a circuit CMS1, a circuit CMS2, a circuit WDD, a circuit XLD, a circuit WLD, a circuit INT, and a circuit ACTV.
  • the memory cell array CA includes a circuit CUW [1,1] to a circuit CUW [m, n] (where m and n are each an integer of 1 or more) and a circuit CXR [1] to a circuit CXR [m. ] And. Further, each of the circuit CUW [1,1] to the circuit CUW [m, n] has a memory cell AMu and a memory cell AMw, and each of the circuit CXR [1] to the circuit CXR [m] has a memory cell AMu and a memory cell AMw. It has a memory cell AMx and a memory cell AMr. Although not shown in FIG.
  • the circuit CUW [i, j] (here, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less).
  • Each of the memory cell AMu and the memory cell AMw included in the memory cell AMu [i, j] may be described as the memory cell AMu [i, j] and the memory cell AMw [i, j].
  • the memory cell AMx and the memory cell AMr included in the circuit CXR [i] may be described as the memory cell AMx [j] and the memory cell AMr [j], respectively.
  • each memory cell is arranged in a matrix of 2 m rows and n + 1 columns.
  • the memory cell AMu [i, j] is arranged at the address of 2i-1 row j
  • the memory cell AMw [i, j] is arranged at the address of 2i row j column.
  • the cell AMx [i] is located at the address of 2i-1 row n + 1 column
  • the memory cell AMr [i] is located at the address of 2i row n + 1 column.
  • Each of the memory cell AMx, the memory cell AMw, the memory cell AMu, and the memory cell AMr has a function of holding a voltage corresponding to the first data.
  • the voltage corresponding to the first data is, for example, the voltage held in the memory cells AMu [i, j] and the memory cells AMw [i, j], the memory cells AMx [i], and the memory cells AMr. It can be the difference between the voltage held in [i] and the voltage held in [i].
  • each of the memory cells in the first to nth columns of the memory cell array CA holds a voltage corresponding to a plurality of first data of the first group to the nth group.
  • each of the voltages corresponding to the plurality of first data included in the first group is the memory cell AMU [1,1] to the memory cell AMU [m, 1] located in the first row. ]
  • each of the voltages corresponding to the plurality of first data included in the nth group shall be held in the memory cells AMw [1,1] to the memory cells AMw [m, 1].
  • each of the voltages corresponding to the plurality of first data included in the j-th group includes the memory cells AMU [1, j] to the memory cells AMi [m, j] located in the j-th column, and It shall be held in the memory cells AMw [1, j] to the memory cells AMw [m, j].
  • the memory cell AMi [1,1] is electrically connected to the wiring WAD [1], the wiring BAP [1], the wiring WL [1], and the wiring XAL [1]. Further, the memory cells AMw [1,1] are electrically connected to the wiring WAD [1], the wiring BAN [1], the wiring WL [1], and the wiring XBL [1]. The memory cells AMu [1, n] are electrically connected to the wiring WAD [n], the wiring BAP [n], the wiring WL [1], and the wiring XAL [1]. Further, the memory cells AMw [1, n] are electrically connected to the wiring WAD [n], the wiring BAN [n], the wiring WL [1], and the wiring XBL [1].
  • the memory cell AMx [1] is electrically connected to the wiring WBD, the wiring BBP, the wiring WL [1], and the wiring XAL [1]. Further, the memory cell AMr [1] is electrically connected to the wiring WBD, the wiring BBN, the wiring WL [1], and the wiring XBL [1].
  • the memory cell AMu [m, 1] is electrically connected to the wiring WAD [1], the wiring BAP [1], the wiring WL [m], and the wiring XAL [m]. Further, the memory cell AMw [m, 1] is electrically connected to the wiring WAD [1], the wiring BAN [1], the wiring WL [m], and the wiring XBL [m].
  • the memory cells AMu [m, n] are electrically connected to the wiring WAD [n], the wiring BAP [n], the wiring WL [m], and the wiring XAL [m]. Further, the memory cells AMw [m, n] are electrically connected to the wiring WAD [n], the wiring BAN [n], the wiring WL [m], and the wiring XBL [m].
  • the memory cell AMx [m] is electrically connected to the wiring WBD, the wiring BBP, the wiring WL [m], and the wiring XAL [m]. Further, the memory cell AMr [m] is electrically connected to the wiring WBD, the wiring BBN, the wiring WL [m], and the wiring XBL [m].
  • each of the memory cell AMu and the memory cell AMw and the circuit CXR [1] is included in each of the memory cell AMu and the memory cell AMw and the circuit CXR [1] to the circuit CXR [m] included in each of the circuit CUW [1,1] to the circuit CUW [m, n].
  • the memory cell AMx and the memory cell AMr for example, the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr applicable to the arithmetic circuit MAC5 described in the above embodiment. Can be similar to.
  • the circuit CMS1 has, for example, a circuit CMA [1] to a circuit CMA [n] and a circuit CMB.
  • the circuit CMA [1] is electrically connected to the wiring BAN [1] and the wiring BAP [1]
  • the circuit CMA [n] is connected to the wiring BAN [n] and the wiring BAP [n].
  • Electrically connected, the circuit CMB is electrically connected to the wiring BBN and the wiring BBP.
  • the circuit CMA [j] has, for example, a function of supplying a current to the memory cells AMU [1, j] to the memory cells AMU [m, j] via the wiring BAP [j] and a function via the wiring BAN [j]. It has a function of supplying a current to the memory cells AMw [1, j] to the memory cells AMw [m, j]. It is preferable that the amount of current flowing through the wiring BAP [j] and the amount of current flowing through the wiring BAN [j] are equal to each other due to the circuit CMA [j].
  • the amount of current flowing from the circuit CMA [j] to the wiring BAP [j] is 0.85 times or more and 0.9 times the amount of the current flowing from the circuit CMA [j] to the wiring BAN [j].
  • the above, or 0.95 times or more is preferable, and 1.05 times or less, 1.1 times or less, or 1.15 times or less is preferable.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the circuit CMB has, for example, a function of supplying a current to the memory cell AMx [1] to the memory cell AMx [m] via the wiring BBP, and a memory cell AMr [1] to the memory cell AMr [m] via the wiring BBN. It has a function of supplying an electric current to [m]. It is preferable that the amount of current flowing through the wiring BBP and the amount of current flowing through the wiring BBN are equal to each other due to the circuit CMB. Specifically, the amount of current flowing from the circuit CMB to the wiring BBP is preferably 0.85 times or more, 0.9 times or more, or 0.95 times or more the amount of current flowing from the circuit CMB to the wiring BBN. Moreover, it is preferably 1.05 times or less, 1.1 times or less, or 1.15 times or less. The above-mentioned lower limit value and upper limit value can be combined.
  • circuit CMS1 A specific configuration example of the circuit CMS1 will be described later.
  • the circuit WDD is electrically connected to the wiring WAD [1] to the wiring WAD [n] and the wiring WBD.
  • the circuit WDD has a function of transmitting data to be stored in each memory cell of the memory cell array CA. Further, the circuit WDD takes into consideration the description of the circuit WDD included in the arithmetic circuit MAC5 described in the first embodiment.
  • circuit WLD the description of the circuit WLD included in the arithmetic circuit MAC5 described in the first embodiment is taken into consideration.
  • circuit XLD the description of the circuit XLD included in the arithmetic circuit MAC5 described in the first embodiment is taken into consideration.
  • the circuit INT is electrically connected to the wiring BAP [1] to the wiring BAP [n], the wiring BAN [1] to the wiring BAN [n], the wiring BBP, and the wiring BBN.
  • the circuit INT has, for example, a function of inputting a predetermined voltage to each of the wiring BAP [1] to the wiring BAP [n], the wiring BAN [1] to the wiring BAN [n], the wiring BBP, and the wiring BBN. And have.
  • the voltage may be, for example, a low level potential, a ground potential, or the like.
  • the circuit INT has a circuit SCIA [1] to a circuit SCIA [n] and a circuit SCIB. Further, each of the circuit SCIA [1] to the circuit SCIA [n] and the circuit SCIB can have the same configuration as the circuit SCI included in the circuit INT of the arithmetic circuit MAC5. Specifically, in FIG. 20, the circuit INT has a configuration in which the circuit SCIA [1] to the circuit SCIA [n] and the circuit SCIB have a switch SW5A and a switch SW5B, respectively.
  • the first terminal of the switch SW5A is electrically connected to the wiring BAN [j]
  • the second terminal of the switch SW5A is electrically connected to the wiring VSL
  • the second terminal of the switch SW5B is connected.
  • One terminal is electrically connected to the wiring BAP [j]
  • the second terminal of the switch SW5B is electrically connected to the wiring VSL.
  • the control terminals of the switch SW5A and the switch SW5B are electrically connected to the wiring SL5.
  • the first terminal of the switch SW5A is electrically connected to the wiring BBN
  • the second terminal of the switch SW5A is electrically connected to the wiring VSL
  • the first terminal of the switch SW5B is the wiring. It is electrically connected to the BBP
  • the second terminal of the switch SW5B is electrically connected to the wiring VSL.
  • the control terminals of the switch SW5A and the switch SW5B are electrically connected to the wiring SL5.
  • each of the switch SW5A and the switch SW5B is turned on when a high level potential is input to the control terminal, and is turned off when a low level potential is input. ..
  • the wiring SL5 functions as a wiring for supplying a voltage for switching between a conductive state and a non-conducting state of the switch SW5A and the switch SW5B. Therefore, the voltage can be, for example, a high level potential or a low level potential.
  • the wiring VSL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage may be, for example, a low level potential, a ground potential, or the like.
  • the circuit CMS2 is electrically connected to the wiring BAN [1] to the wiring BAN [n] and the wiring BBN.
  • the circuit CMS2 has, for example, a function of discharging a current flowing through the wiring BBN and a function of discharging a current flowing through each of the wiring BAN [1] to the wiring BAN [n]. It is preferable that the amount of current discharged from the wiring BBN by the circuit CMS2 is equal to the amount of current discharged from the wiring BAN [1] to the wiring BAN [n].
  • the amount of current flowing from the wiring BBN to the circuit CMS2 is 0.85 times or more, 0.9 times or more, or 0.95 times or more the amount of current flowing from the wiring BAN [j] to the circuit CMS2. It is preferably 1.05 times or less, 1.1 times or less, or 1.15 times or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the circuit ACTV has a circuit ACP [1] to a circuit ACP [n] as an example.
  • the circuit ACP [1] is electrically connected to the wiring BAN [1] and the wiring NIL [1], and the circuit ACP [n] is connected to the wiring BAN [n] and the wiring NIL [n]. It is electrically connected.
  • the circuit ACP [1] to the circuit ACP [n] can have, for example, the same configuration as the circuit ACP included in the circuit ACTV of the arithmetic circuit MAC5 described in the first embodiment.
  • 4A to 4C and 5A to 5C each show a configuration in which the first terminal of the switch SW4A is electrically connected to the wiring BAL, but in the present embodiment, FIG. 4A is shown.
  • the wiring BAL shown in FIGS. 4C and 5A to 5C will be described by replacing it with the wiring BAN.
  • FIG. 21 is a circuit diagram showing a configuration example of the memory cell array CA.
  • the memory cell array CA has a function of calculating the sum of products of a plurality of first data and a plurality of second data, similarly to the arithmetic circuit MAC 5 described in the above embodiment.
  • the configurations of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr shown in FIG. 21 are the same as those of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr shown in FIG. It has become. Therefore, the description of the circuit elements included in the memory cell AMw, the memory cell AMx, and the memory cell AMr is the contents of each of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr described in the above embodiment. Take into consideration.
  • the gate of the transistor M1 is electrically connected to the wiring WL [i]
  • the second terminal of the capacitance C1 is the wiring XAL [ i] is electrically connected.
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD [1]
  • the second terminal of the transistor M2 is electrically connected to the wiring BAP [1].
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD [n]
  • the second terminal of the transistor M2 is electrically connected to the wiring BAP [n].
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD [j]
  • the second terminal of the transistor M2 is It is assumed that it is electrically connected to the wiring BAP [j].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nu [i, j]. ..
  • the gate of the transistor M1 is electrically connected to the wiring WL [i]
  • the second terminal of the capacitance C1 is the wiring XBL [ i] is electrically connected.
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD [1]
  • the second terminal of the transistor M2 is electrically connected to the wiring BAN [1].
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD [n]
  • the second terminal of the transistor M2 is electrically connected to the wiring BAN [n].
  • the second terminal of the transistor M1 is electrically connected to the wiring WAD [j]
  • the second terminal of the transistor M2 is It is assumed that it is electrically connected to the wiring BAN [j].
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nw [i, j]. ..
  • the gate of the transistor M1 is electrically connected to the wiring WL [i]
  • the second terminal of the capacitance C1 is electrically connected to the wiring XAL [i]
  • the second terminal of the transistor M1 is electrically connected.
  • the two terminals are electrically connected to the wiring WBD
  • the second terminal of the transistor M2 is electrically connected to the wiring BBP.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nx [i].
  • the gate of the transistor M1 is electrically connected to the wiring WL [i]
  • the second terminal of the capacitance C1 is electrically connected to the wiring XBL [i]
  • the second terminal of the transistor M1 is electrically connected.
  • the two terminals are electrically connected to the wiring WBD
  • the second terminal of the transistor M2 is electrically connected to the wiring BBN.
  • the electrical connection point between the first terminal of the transistor M1, the gate of the transistor M2, and the first terminal of the capacitance C1 is a node Nr [i].
  • the circuit CMS1 in FIG. 21 illustrates an example of a circuit configuration applicable to the circuit CMA [1] to the circuit CMA [n] and the circuit CMB.
  • the configuration of the circuit CM of FIG. 3A is applied as the circuit CMA [1] to the circuit CMA [n] and the circuit CMB shown in FIG. 21. Therefore, for the circuit CMA [1] to the circuit CMA [n] shown in FIG. 21, the circuit configuration of the circuit CMB circuit, the circuit elements included therein, and the like, the description of the circuit CM described in the above embodiment is taken into consideration. do.
  • the second terminal of the switch SW7A is electrically connected to the wiring BAN [1], and the second terminal of the switch SW7B is electrically connected to the wiring BAP [1].
  • the second terminal of the switch SW7A is electrically connected to the wiring BAN [n]
  • the second terminal of the switch SW7B is electrically connected to the wiring BAP [n]. ..
  • the second terminal of the switch SW7A is electrically connected to the wiring BAN [j]
  • the second terminal of the switch SW7B is the wiring BAP [ It is assumed that it is electrically connected to j].
  • the second terminal of the switch SW7A is electrically connected to the wiring BBN, and the second terminal of the switch SW7B is electrically connected to the wiring BBP.
  • the circuit configuration of the circuit CMS2 shown in FIG. 21 can be applied.
  • the circuit CMS2 of FIG. 21 includes a switch SW8A [1] to a switch SW8A [n], a switch SW8B, a transistor M6A [1] to a transistor M6A [n], and a transistor M6B.
  • the first terminal of the switch SW8A [1] is electrically connected to the wiring BAN [1] and the circuit ACP [1] (shown in FIG. 20 and not shown in FIG. 21).
  • the second terminal of the switch SW8A [1] is electrically connected to the first terminal of the transistor M6A [1].
  • the second terminal of the transistor M6A [1] is electrically connected to the wiring VLL.
  • the first terminal of the switch SW8A [n] is electrically connected to the wiring BAN [n] and the circuit ACP [n] (shown in FIG. 20 and not shown in FIG. 21).
  • the second terminal of the switch SW8A [n] is electrically connected to the first terminal of the transistor M6A [n].
  • the second terminal of the transistor M6A [n] is electrically connected to the wiring VLL.
  • the first terminal of the switch SW8B is electrically connected to the wiring BBN, and the second terminal of the switch SW8B is electrically connected to the first terminal of the transistor M6B.
  • the second terminal of the transistor M6B is electrically connected to the wiring VLL.
  • the gate of the transistor M6B is electrically connected to the second terminal of the switch SW8B, the first terminal of the transistor M6B, and the respective gates of the transistors M6A [1] to M6A [n].
  • the wiring SL8 is electrically connected to each control terminal of the switch SW8A [1] to the switch SW8A [n] and the switch SW8B.
  • each of the switch SW8A and the switch SW8B is turned on when a high level potential is input to the control terminal, and is turned off when a low level potential is input. ..
  • the wiring SL8 functions as wiring for supplying a voltage for switching between the switches SW8A [1] to the switch SW8A [n] and the switch SW8B between the conductive state and the non-conducting state. Therefore, the voltage can be, for example, a high level potential or a low level potential.
  • the wiring VLL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage is preferably, for example, a low level potential, a ground potential, or the like.
  • each of the transistor M6A [1] to the transistor M6A [n] and the transistor M6B is preferably an n-channel transistor, for example.
  • an OS transistor or a Si transistor can be applied for each of the transistor M6A [1] to the transistor M6A [n] and the transistor M6B.
  • the OS transistor a transistor M1 or a transistor applicable to the transistor M2 can be used.
  • the Si transistor when a Si transistor is applied to the transistor M6A [1] to the transistor M6A [n] and the transistor M6B, the silicon contained in the channel forming region of the Si transistor is, for example, amorphous silicon (hydrogenated amorphous). (Sometimes called silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, etc. can be used.
  • each of the transistor M6A [1] to the transistor M6A [n] and the transistor M6B shall include the case of operating in the saturation region when in the ON state. That is, it is assumed that the gate, source, and drain of each of the above-mentioned transistors include a case where a voltage in a range operating in the saturation region is appropriately input.
  • one aspect of the present invention is not limited to this. In order to reduce the amplitude value of the supplied voltage, the transistor M6A [1] to the transistor M6A [n] and the transistor M6B can operate in the linear region.
  • the transistor M6A [1] to the transistor M6A [n] and the transistor M6B operate in the subthreshold region in order to reduce the amount of current flowing through the transistor M6A [1] to the transistor M6A [n] and the transistor M6B.
  • the transistor M6A [1] to the transistor M6A [n] and the transistor M6B can be operated in a linear region, in a saturated region, or in a subthreshold region.
  • the case of operating in the linear region and the case of operating in the saturated region can be mixed, or the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed. It can or can be mixed in the linear region and in the subthreshold region.
  • the circuit CMS2 shown in FIG. 21 functions as a current mirror circuit according to the above-described configuration. Specifically, in the circuit CMS2 of FIG. 21, the potential of the first terminal (wiring BBN) of the transistor M6B is referred to, and the current corresponding to the potential is applied to the transistor M6A [1] to the transistor M6A [n] and the transistor M6A [n]. It has a function of flowing between each source and drain of the transistor M6B. In other words, the circuit CMS2 has a function of passing a current in an amount substantially equal to the current flowing between the source and drain of the transistor M6B between the source and drain of the transistor M6A [1] to the transistor M6A [n].
  • the configuration of the circuit CMS2 is not limited to the configuration shown in FIG. 21.
  • the configuration of the circuit CMS2 is, for example, as shown in the circuit CMS2 shown in FIG. 22, in which each of the transistors M6A [1] to M6A [n] and each of the transistors M7A [1] to M7A [n] are cascode-connected.
  • the transistor M6B and the transistor M7B may be cascode-connected.
  • the second terminal of the transistor M6A [1] is electrically connected to the first terminal of the transistor M7A [1]
  • the second terminal of the transistor M7A [1] is electrically connected to the wiring VLL. Has been done.
  • the second terminal of the transistor M6A [n] is electrically connected to the first terminal of the transistor M7A [n], and the second terminal of the transistor M7A [n] is electrically connected to the wiring VLL. ..
  • the second terminal of the transistor M6B is electrically connected to the first terminal of the transistor M7B, the respective gates of the transistors M7A [1] to M7A [n], and the gate of the transistor M7B, and is electrically connected to the transistor M7B.
  • the second terminal of is electrically connected to the wiring VLL.
  • FIG. 23 shows not only the circuit CMS2 but also the circuit ACTV of FIG. 4A as an example. Further, it is assumed that the circuit ACTV in FIG. 23 has n circuits ACP.
  • the first terminal of the switch SW8A [1] is electrically connected to the wiring BAN [1]
  • the second terminal of the switch SW8A [1] is the circuit ACP [1] and the transistor M6A. It is electrically connected to the first terminal of [1].
  • the first terminal of the switch SW8A [n] is electrically connected to the wiring BAN [n]
  • the second terminal of the switch SW8A [n] is the circuit ACP [n] and the transistor M6A [n]. It is electrically connected to one terminal.
  • circuit CMS2 of FIG. 23 is changed to the switch SW8A [1] to the switch SW8A [n] included in the circuit CMS2 of FIG. ] Can function. Therefore, by applying the circuit CMS2 of FIG. 23 to the circuit CMS2 of the arithmetic circuit MAC10, the number of circuit elements can be reduced, so that the circuit area of the arithmetic circuit MAC10 can be reduced and / or the power consumption of the arithmetic circuit MAC10 can be reduced. Can be reduced.
  • the circuit ACF of FIG. 4A is shown in FIG. 23, the circuit ACF shown in FIG. 23 may be FIGS. 4B, 4C, 5A to 5C, or the like.
  • the arithmetic circuit MAC10 here includes the memory cell array CA, the circuit CMS1, the circuit INT, and the circuit CMS2, respectively, the memory cell array CA shown in FIG. 21, the circuit CMS1, and the circuit INT. , Circuit CMS2, and so on. Further, although not shown, it is assumed that the circuit ACTV of FIG. 4A is applied as the circuit ACTV of the arithmetic circuit MAC10 of FIG.
  • FIGS. 24 and 25 show timing charts of operation examples of the arithmetic circuit MAC10.
  • the timing chart of FIG. 24 shows fluctuations in the potentials of the wiring WL [1], the wiring WL [m], the wiring SL4, the wiring SL5, the wiring SL7, and the wiring SL8 in and around the time T31 to the time T39.
  • the timing chart of 25 shows wiring WAD [1], wiring WAD [n], wiring WBD, wiring XAL [1], wiring XAL [m], wiring XBL [1], in the vicinity of time T31 to time T39.
  • the voltage given by the wiring VR is used as the ground potential.
  • the voltage given by the wiring VHE is defined as a high level potential
  • the voltage given by the wiring VLL is defined as the ground potential.
  • V W [1, j] to V W [m, j] are defined as the voltages corresponding to the m first data of the j-th group.
  • V W ⁇ [i, j] is defined so as to satisfy the following equation.
  • V W ⁇ can be any reference voltage.
  • V W [i, j] is a voltage corresponding to the i-th of the m first data included in the j-th group. That is, it can be said that V W ⁇ [i, j] is also a voltage corresponding to the i-th of the m first data included in the j-th group.
  • each of the memory cell AMu and the memory cell AMw included in the circuit CUW [1, j] to the circuit CUW [m, j] located in the jth column of the memory cell array CA has the jth group.
  • V W ⁇ [1, j] to V W ⁇ [m, j] are retained as the m first data contained in. Further, V W ⁇ is held in each of the memory cell AMx and the memory cell AMr included in the circuit CXR [1] to the circuit CXR [m] located in the n + 1 column of the memory cell array CA.
  • V X [1] to V X [m] are defined as the voltages corresponding to the m second data.
  • V X ⁇ [i] is defined so as to satisfy the following equation. Note that V X ⁇ can be any reference voltage.
  • V X [i] is a voltage corresponding to the i-th of the m second data. That is, it can be said that V X ⁇ [i] is also a voltage corresponding to the i-th of the m second data.
  • V X ⁇ [1] to V X ⁇ [m] are input to each of the wiring XAL [1] to the wiring XAL [m]. It is assumed that V X ⁇ is input to each of the wiring XBL [1] to the wiring XBL [m].
  • a low level potential is input to each of the wiring WAD [1] to the wiring WAD [n] and the wiring WBD by the circuit WDD (not shown in FIG. 21).
  • each of the wiring XAL [1] to the wiring XAL [m] and the wiring XBL [1] to the wiring XBL [m] has a reference potential VRFP.
  • the VRFP can be a potential higher than the ground potential or a potential lower than the ground potential.
  • each transistor M1 included in all the memory cells AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr of the memory cell array CA is turned off.
  • the wiring BAN [1] to the wiring BAN [n], the wiring BAP [1] to the wiring BAP [n], the wiring BBN, and the wiring BBP are wired.
  • the wiring BAN [1] to the wiring BAN [n], the wiring BAP [1] to the wiring BAP [n], the wiring BBN, and the wiring BBP each have a potential from the wiring VSL.
  • the wiring VSL assigns an initialization potential to each of the wiring BAN [1] to the wiring BAN [n], the wiring BAP [1] to the wiring BAP [n], the wiring BBN, and the wiring BBP.
  • the wiring to be given, and the potential for initialization is the ground potential.
  • the potentials of the wiring BAN [1] to the wiring BAN [n], the wiring BAP [1] to the wiring BAP [n], the wiring BBN, and the wiring BBP are the ground potentials. Will be.
  • each transistor M2 is turned off.
  • the potentials of V W ⁇ [1,1] to V W ⁇ [1, n] are input to each of the wiring WAD [1] to the wiring WAD [n].
  • the wiring WAD [j]. focusing on the j-th column of the memory cell array CA, since the transistors M1 of the memory cells AMu [1, j] and the memory cells AMw [1, j] are in the ON state, the wiring WAD [j]. ] And the node Nu [m, j] are in a conductive state, and the wiring WAD [j] and the node Nw [1, j] are in a conductive state.
  • the potential of V W ⁇ [1, n] is connected to each of the terminal (node Nu [1, n]) and the first terminal (node Nw [1, n]) of the capacity C1 of the memory cell AMw [1, n]. Is entered.
  • the potential of V W ⁇ is input to the wiring WBD.
  • the wiring WBD and the node Nx [1] are in a conduction state, and the wiring WBD is in a conductive state.
  • a conduction state is established between the node Nr [1] and the node Nr [1]. Therefore, each of the first terminal (node Nx [1]) of the capacity C1 of the memory cell AMx [1] and the first terminal (node Nr [1]) of the capacity C1 of the memory cell AMr [1] The potential of V W ⁇ is input.
  • each of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr is applied to the gate of the transistor M1 included in the above, and each transistor M1 is in an off state.
  • the data input to each of the wiring WAD [1] to the wiring WAD [n] and the wiring WBD is the circuit CUW [2] to the circuit CUW [m], and the circuit CXR [2] to the circuit CXR [m]. ] Is not written to the holding node of the memory cell included in each.
  • the transistor M1 When focusing on the j-th column of the memory cell array CA, the transistor M1 is turned off in each of the memory cells AMu [1, j] and the memory cells AMw [1, j], so that the memory cells AMi [1, V W ⁇ [ The potential of 1, j] is maintained.
  • j 1, the first terminal of the capacity C1 of the memory cell AMu [1,1] (node Nu [1,1]) and the first terminal of the capacity C1 of the memory cell AMw [1,1] (the first terminal of the capacity C1 of the memory cell AMw [1,1]).
  • the potential of V W ⁇ [1,1] is held in each of the nodes Nw [1,1]).
  • the first terminal of the capacity C1 of the memory cell AMu [1, n] (node Nu [1, n]) and the first terminal of the capacity C1 of the memory cell AMw [1, n].
  • the potential of V W ⁇ [1, n] is held at each of the terminals (node Nw [1, n]).
  • the transistor M1 is turned off, so that the first terminal (node Nx [1]) of the capacitance C1 of the memory cell AMx [1] is turned off.
  • the potential of V W ⁇ is held in each of the first terminal (node Nr [1]) of the capacity C1 of the memory cell AMr [1].
  • circuit CUW [2,1] to circuit CUW [m-1, n] circuit CUW [2,1] to circuit CUW [m-1, n]
  • circuit CXR [2] to The operation of writing the potential to each of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr in the circuit CXR [m-1] is sequentially performed.
  • a signal having a high level potential for a certain period is sequentially input to the wiring WL [2] to the wiring WL [m-1], and the wiring WAD [1] to the wiring WAD [
  • a predetermined potential can be written to the respective memory cells AMx and AMr of the circuit CXR [m-1].
  • the memory cells AMu [2,1] to the memory cells AMu [m-1, n] and the memory cells AMw [2,1] to the memory cells AMw [m-1, n] are set to V W ⁇ [2, It is assumed that 1] to V W ⁇ [m-1, n] are sequentially written. Further, the operation of writing the voltage to each of the memory cells AMu [2,1] to the memory cells AMu [m-1, n] and the memory cells AMw [2,1] to the memory cells AMw [m-1, n]. In parallel, V W ⁇ is sequentially written in each of the memory cell AMx [2] to the memory cell AMx [m-1] and the memory cell AMr [2] to the memory cell AMr [m-1].
  • the potentials of V W ⁇ [m, 1] to V W ⁇ [m, n] are input to each of the wiring WAD [1] to the wiring WAD [n].
  • the wiring WAD [j] since the transistors M1 of the memory cells AMu [m, j] and the memory cells AMw [m, j] are in the ON state, the wiring WAD [j]. ] And the node Nu [m, j] are in a conductive state, and the wiring WAD [j] and the node Nw [m, j] are in a conductive state.
  • the first terminal of the capacity C1 of the memory cell AMu [m, j] (node Nu [m, j]) and the first terminal of the capacity C1 of the memory cell AMw [m, j] (node Nw [m, The potential of V W ⁇ [m, j] is input to each of j]).
  • V W ⁇ [m, 1] the first terminal of the capacity C1 of the memory cell AMu [m, 1] (node Nu [m, 1]) and the first terminal of the capacity C1 of the memory cell AMw [m, 1] (
  • the potential of V W ⁇ [m, n] is connected to each of the terminal (node Nu [m, n]) and the first terminal (node Nw [m, n]) of the capacity C1 of the memory cell AMw [m, n]. Is entered.
  • the potential of V W ⁇ is input to the wiring WBD.
  • the wiring WBD and the node Nx [m] are in a conduction state, and the wiring WBD is in a conductive state.
  • a conduction state is established between the node Nr [m] and the node Nr [m]. Therefore, each of the first terminal (node Nx [m]) of the capacity C1 of the memory cell AMx [m] and the first terminal (node Nr [m]) of the capacity C1 of the memory cell AMr [m] The potential of V W ⁇ is input.
  • the low level potential is continuously input to each of the wiring WL [1] to the wiring WL [m-1] from before the time T34. Therefore, in the circuit CUW [1] to the circuit CUW [m-1] and the circuit CXR [1] to the circuit CXR [m-1] of the memory cell array CA, the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory A low level potential is applied to the gate of the transistor M1 included in each of the cells AMr, and each transistor M1 is in an off state.
  • the data input to each of the wiring WAD [1] to the wiring WAD [n] and the wiring WBD is the circuit CUW [1] to the circuit CUW [m-1], and the circuit CXR [1] to the circuit CXR. It is not written to the holding node of the memory cell included in each of [m-1].
  • the memory cell AMi [m, V W ⁇ [ The potential of m, j] is maintained.
  • j 1, the first terminal of the capacity C1 of the memory cell AMu [m, 1] (node Nu [m, 1]) and the first terminal of the capacity C1 of the memory cell AMw [m, 1] ( The potential of V W ⁇ [m, 1] is held in each of the nodes Nw [m, 1]).
  • V W ⁇ [m, n] The potential of V W ⁇ [m, n] is held in each of the terminals (nodes Nw [m, n]). Further, in each of the memory cell AMx [m] and the memory cell AMr [m], the transistor M1 is turned off, so that the first terminal (node Nx [m]) of the capacitance C1 of the memory cell AMx [m] is turned off. , And the potential of V W ⁇ [m] is held in each of the first terminal (node Nr [m]) of the capacity C1 of the memory cell AMr [m].
  • the voltage corresponding to the first data is written to each of the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr included in the memory cell array CA. Can be done.
  • V X ⁇ [1] to V X ⁇ [m] are input as potentials corresponding to m second data in each of the wiring XAL [1] to the wiring XAL [m]. Will be done. For example, when focusing on the i-th row of the memory cell array CA, the potential of V X ⁇ [i] is input from the circuit XLD to the wiring XAL [i].
  • the increase in the potential of the gate of the transistor M2 is due to the potential change of the wiring XAL [i].
  • the potential is multiplied by the capacitance coupling coefficient determined by the configuration of the memory cell.
  • the capacitive coupling coefficient is calculated by the capacitance of the capacitance C1, the gate capacitance of the transistor M2, the parasitic capacitance, and the like. In this operation example, the capacitance coupling coefficient of each of the memory cell AMu and the memory cell AMx is set to h.
  • the potential change of the wiring XAL [i] is V X ⁇ [i]
  • the potential change of each of the node Nu [i, 1] to the node Nu [i, n] and the node Nx [i] is hV. It becomes X ⁇ [i].
  • the potential of the node Nu [i, j] is V W ⁇ [i, j] + hV X ⁇ [i]
  • the potential of the node Nx [i] is V W ⁇ + hV X ⁇ [i].
  • V X ⁇ is input as a potential to each of the wiring XBL [1] to the wiring XBL [m].
  • i is an integer of 1 or more and m or less
  • the potential of V X ⁇ is input from the circuit XLD to the wiring XBL [i].
  • the potential change of the wiring XBL [i] is V X ⁇
  • the potential changes of the nodes Nw [i, 1] to the node Nw [i, n] and the node Nr [i] are hV X ⁇ . ..
  • the potential of the node Nw [i, j] is V W ⁇ [i, j] + hV X ⁇
  • the potential of the node Nr [i] is V W ⁇ + hV X ⁇ .
  • the potential of the node Nw [1,1] is V W ⁇ [1,1] + hV X ⁇
  • the potential of the node Nw [1, n] is V W ⁇ [1, n] + hV X ⁇
  • the potential of the node Nw [m, 1] is V W ⁇ [m, 1] + hV X ⁇
  • the potential of the node Nw [m, n] is V W ⁇ [m, n] + hV X ⁇ .
  • the second terminal of the transistor M2 included in each of the memory cell AMx [1] to the memory cell AMx [m] is in a conductive state with the first terminal of the transistor M3B included in the circuit CMB via the wiring BBP.
  • the second terminal of the transistor M2 included in each of the memory cell AMr [1] to the memory cell AMr [m] is the first terminal of the transistor M3A included in the circuit CMB and the circuit CMS2 via the wiring BBN. It becomes conductive with the first terminal of the transistor M6B.
  • the total Ir of the amount of current flowing from the wiring BBN to the second terminal of each transistor M2 of the memory cell AMr [1] to the memory cell AMr [m] is expressed by the following equation from the equation (1.18). Can be represented.
  • the circuit CMB Since the wiring BBP is in a conductive state with the first terminal of the transistor M3B of the circuit CMB, the circuit CMB flows to the second terminal of each transistor M2 of the memory cell AMx [1] to the memory cell AMx [m]. As the total current, a current with a current amount of I x is passed through the wiring BBP. Further, since the circuit CMB has a configuration of a current mirror circuit, the circuit CMB causes a current of a current amount I x to flow through the wiring BBN.
  • the first terminal of the transistor M6B circuit CMS2 from the wiring BBN is I x -I r as the current amount It flows.
  • the I x -I r is more than zero.
  • the second terminal of the transistor M2 included in each of the memory cells AMU [1, j] to the memory cell AMU [m, j] is connected to the circuit via the wiring BAP [j]. It is in a conductive state with the first terminal of the transistor M3B included in the CMA [j]. Further, the second terminal of the transistor M2 included in each of the memory cells AMw [1, j] to the memory cell AMw [m, j] is a transistor included in the circuit CMA [j] via the wiring BAN [j]. It becomes conductive with the first terminal of the M3A and the first terminal of the transistor M6A [j] included in the circuit CMS2.
  • I u [j] can be expressed by the following equation from the equation (1.15).
  • I w [j] can be expressed by the following equation from the equation (1.12).
  • the circuit CMA [j] Since the wiring BAP [j] is in a conductive state with the first terminal of the transistor M3B of the circuit CMA [j], the circuit CMA [j] is a memory cell AMU [1, j] to a memory cell AMU [m, As the sum of the currents flowing through the second terminal of each transistor M2 of j], the current of the current amount Iu [j] is passed through the wiring BAP [j]. Further, since the circuit CMA [j] has a configuration of a current mirror circuit, the circuit CMA [j] causes a current of a current amount I u [j] to flow through the wiring BAN [j].
  • the wiring BAN [j] is in a conductive state with the first terminal of the transistor M6A [j] of the circuit CMS2. Circuit CMS2, because has a configuration of a current mirror circuit, the wiring BAN [j] from the circuit CMS2 current amount I x -I r of current flows.
  • I EV [j] is using equation (2.1) through (2.6) It can be expressed by the following equation.
  • the amount I EV [j] of the current input to the circuit ACP [j] of the circuit ACTV from the wiring BAN [j] is in accordance with each of the plurality of first data of the j-th group It is proportional to the sum of products of the potentials V W [1] to V W [m] and the potentials V X [1] to V X [m] according to the second data. That is, the sum of products of the plurality of first data and the plurality of second data of the j-th group can be expressed as the amount of current IEV [j].
  • the third terminal of the circuit IVC By the first terminal of the circuit IVC included in the circuit ACTV current flows of I EV, the third terminal of the circuit IVC, voltage corresponding to the I EV is output. After that, the voltage is input to the first terminal of the circuit ACF, and the operation of the function system defined in advance by the circuit ACF is performed using the voltage, so that the calculation result is a voltage (or current, etc.). It is output from the wiring NIL [j].
  • the arithmetic circuit MAC10 can simultaneously execute the product-sum operation of the plurality of first data and the plurality of second data included in each of the first group to the nth group, and the wiring BAN [ each of 1 to wiring BAN [n], I EV [ 1 is the result of multiply-add operation] to a current can flow of I EV [n] at the same time. Further, each of the current I EV [1] to I EV [n] is, by flowing through the circuit ACP [1] to circuit ACP [n], from the wiring NIL [1] to the wiring NIL [n], the product sum operation result (I EV [1] to I EV [n]) voltage corresponding to (or current, etc.) can be output.
  • the circuit CMS1 further includes a circuit CMC in addition to the circuit CMA [1] to the circuit CMA [n] and the circuit CMB.
  • the circuit CMC is electrically connected to the wiring BAN [1] to the wiring BAN [n] and the wiring BBN.
  • the circuit CMC has, for example, a function of supplying a current to the memory cells AMr [1] to the memory cells AMr [m] via the wiring BBN, and supplying a current to each of the wiring BAN [1] to the wiring BAN [n]. It has a function.
  • the amount of current flowing through the wiring BBN and the amount of current flowing through each of the wiring BAN [1] to the wiring BAN [n] by the circuit CMC are equal.
  • the amount of current flowing from the circuit CMC to the wiring BBN is 0.85 times or more the amount of current flowing from the circuit CMC to the wiring BAN [j] (j is an integer of 1 or more and n or less), 0. It is preferably 9 times or more, or 0.95 times or more, and preferably 1.05 times or less, 1.1 times or less, or 1.15 times or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the circuit CMB is electrically connected to the wiring BBP1 and the wiring BBP2.
  • the circuit CMB has, for example, a function of supplying a current to the memory cells AMx [1] to the memory cells AMx [m] via the wiring BBP1 and a function of supplying a current to the wiring BBP2. It is preferable that the amount of current flowing through the wiring BBP1 and the amount of current flowing through the wiring BBP2 are equal to each other due to the circuit CMB.
  • the amount of current flowing from the circuit CMB to the wiring BBP1 is preferably 0.85 times or more, 0.9 times or more, or 0.95 times or more the amount of the current flowing from the circuit CMB to the wiring BBP2.
  • it is preferably 1.05 times or less, 1.1 times or less, or 1.15 times or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the circuit CMS2 is electrically connected to the wiring BAN [1] to the wiring BAN [n] and the wiring BBP2 as an example.
  • the arithmetic circuit MAC11 of FIG. 26 does not have a configuration in which a current directly flows from the wiring BBN to the circuit CMS2.
  • the circuit CMS2 has, for example, a function of discharging the current flowing through the wiring BBP2 and a function of discharging the current flowing through each of the wiring BAN [1] to the wiring BAN [n].
  • the amount of current discharged from the wiring BBP2 by the circuit CMS2 is equal to the amount of current discharged from each of the wiring BAN [1] to the wiring BAN [n].
  • the amount of current flowing from the wiring BBP2 to the circuit CMS2 is 0.85 times or more the amount of current flowing from the wiring BAN [j] (j is an integer of 1 or more and n or less) to the circuit CMS2, 0. It is preferably 9 times or more, or 0.95 times or more, and preferably 1.05 times or less, 1.1 times or less, or 1.15 times or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • FIG. 27 illustrates a circuit configuration example applicable to the circuit CMS1 and the circuit CMS2 of the arithmetic circuit MAC11 of FIG. 26.
  • the memory cells AMu [i, 1] to the memory cells AMu [i, n] the memory cells AMw [i, 1] to the memory cells AMw [i, n]
  • the memory cells AMx [i] the memory cells AMr [
  • the memory cells AMu [i, 1] to the memory cells AMu [i, n] the memory cells AMw [i, 1] to the memory cells AMw [i, n]
  • FIG. 21 illustrates a circuit configuration example applicable to the circuit CMS1 and the circuit CMS2 of the arithmetic circuit MAC11 of FIG. 26.
  • the memory cells AMu [i, 1] to the memory cells AMu [i, n] the memory cells AMw [i, 1] to the memory cells AMw [i, n]
  • the memory cells in FIG. 21 are shown.
  • the circuit CMC in the circuit CMS1 of FIG. 27 includes a switch SW7C [1] to a switch SW7C [n], a switch SW7D, a transistor M8A [1] to a transistor M8A [n], and a transistor M8B.
  • the first terminal of the transistor M8A [1] is electrically connected to the wiring VHE
  • the second terminal of the transistor M8A [1] is electrically connected to the first terminal of the switch SW7C [1]
  • the switch SW7C [1] is connected.
  • the second terminal of 1] is electrically connected to the wiring BAN [1].
  • the first terminal of the transistor M8A [n] is electrically connected to the wiring VHE, and the second terminal of the transistor M8A [n] is electrically connected to the first terminal of the switch SW7C [n].
  • the second terminal of SW7C [n] is electrically connected to the wiring BAN [n].
  • the first terminal of the transistor M8B is electrically connected to the wiring VHE, and the second terminal of the transistor M8B is a gate of each of the transistors M8A [1] to M8A [n] and a gate of the transistor M8B. It is electrically connected to the first terminal of the switch SW7D, and the second terminal of the switch SW7D is electrically connected to the wiring BBN.
  • the wiring SL7 is electrically connected to each control terminal of the switch SW7C [1] to the switch SW7C [n] and the switch SW7D.
  • the first terminal of the transistor M8A [j] is electrically connected to the wiring VHE, and the second terminal of the transistor M8A [j] is the switch SW7C [
  • the second terminal of the switch SW7C [j] is electrically connected to the first terminal of the switch SW7C [j], and is electrically connected to the wiring BAN [j].
  • the gate of the transistor M8A [j] is electrically connected to the gate of the transistor M8B.
  • the wiring SL7 is electrically connected to the control terminal of the switch SW7C [j].
  • the transistor M8A [1] to the transistor M8A [n] and the transistor M8B are preferably, for example, a p-channel type transistor. Further, as the transistor M8A [1] to the transistor M8A [n] and the transistor M8B, for example, a transistor applicable to the transistor M3A and the transistor M3B can be used.
  • switch SW7C [1] to the switch SW7C [n] and the switch SW7D for example, a switch applicable to the switch SW7A or the switch SW7B can be used.
  • Switching between the on state and the off state of the switch SW7D is performed by switching the on state and the off state of the circuit CMA [1] to the circuit CMA [n], the switch SW7A included in each of the circuit CMB, and the switch SW7B. Synchronize with switching. Therefore, when the switch SW7A and the switch SW7B are in the on state or the off state, each of the switch SW7C [1] to the switch SW7C [n] and the switch SW7D is in the on state or the off state.
  • the first terminal of the switch SW8B is electrically connected to the wiring BBP2. That is, unlike the arithmetic circuit MAC10 of FIG. 21, the arithmetic circuit MAC11 of FIG. 27 has a configuration in which a current flows from the wiring BBP2 to the circuit CMS2 instead of from the wiring BBN.
  • the potentials corresponding to the first data are held in each of the memory cell AMu, the memory cell AMw, the memory cell AMx, and the memory cell AMr of the memory cell array CA, and the wiring XAL [1] to the wiring XAL [m], respectively. And the operation when the second data is input to each of the wiring XBL [1] to the wiring XBL [m] will be considered.
  • V W ⁇ [i, j] is held in each of the memory cells AMu [i, j] and the memory cells AMw [i, j] between the time T31 and the time T36.
  • V W ⁇ [i] is held in each of the memory cell AMx [i] and the memory cell AMr [i].
  • V X ⁇ [1] to V X ⁇ [m] are input to each of the wiring XAL [1] to the wiring XAL [m] between the time T37 and the time T38, and the wiring XBL [m] V X ⁇ is input to each of 1] to the wiring XBL [m].
  • the operation from the time T38 to the time T39 is performed, so that the arithmetic circuit MAC11 has m pieces of each of the first group to the nth group from the wiring NIL [1] to the wiring NIL [n].
  • the current corresponding to the result of the product-sum calculation of the first data and m second data is output.
  • the circuit CMB shown in FIG. 27 functions as a current mirror circuit according to the above-described configuration. Specifically, the circuit CMB of FIG. 27 has a function of allowing a current approximately equal to the current flowing between the source and drain of the transistor M3B to flow between the source and drain of the transistor M3A with reference to the potential of the wiring BBP1. Have.
  • the circuit CMS2 shown in FIG. 27 also functions as a current mirror circuit according to the above-described configuration. Specifically, in the circuit CMS2 of FIG. 27, referring to the potential of the wiring BBP2, an amount of current substantially equal to the current flowing between the source and drain of the transistor M6B is applied to the transistor M6A [1] to the transistor M6A [n]. It has the function of flowing between the source and drain of.
  • the second terminal of the transistor M6B circuit CMS2, to flow current I x is the amount of current from the wiring BBP2, respective sources of the transistors M6A [1] to transistor M6A [n] - the drain is the I x A large amount of current flows. Therefore, the circuit CMS2 from the respective wire BAN [1] to the wiring BAN [n] current flows of I x.
  • the circuit CMC shown in FIG. 27 functions as a current mirror circuit from the above-described configuration.
  • the circuit CMC of FIG. 27 refers to the potential of the second terminal (wiring BBN) of the transistor M7D, and applies a current corresponding to the potential to the transistor M8A [1] to the transistor M8A [n], and the transistor M8A [n]. It has a function of flowing between each source and drain of the transistor M8B.
  • the circuit CMC has a function of passing a current in an amount substantially equal to the current flowing between the source and drain of the transistor M8B between the source and drain of the transistor M7A [1] to the transistor M7A [n].
  • each of the wiring BAN [1] to the wiring BAN [n] from the circuit CMC is I r as the current amount supplied.
  • the circuit CMA [1] to the circuit CMA [n] shown in FIG. 27 also function as a current mirror circuit according to the above-described configuration.
  • the circuit CMA [j] refers to the potential of the wiring BAP [j] and applies a current of the transistor M3 that is almost equal to the current flowing between the source and the drain of the transistor M3B. It has the function of flowing between the source and drain.
  • I u [j] is supplied to the wiring BAN [j] from the circuit CMA [j] as a current amount.
  • the total current flowing from the wiring BAN [j] to the second terminal of each transistor M2 of the memory cells AMw [1, j] to the memory cells AMw [m, j] is I w [j].
  • a wiring BAN [j] to the flowing current amount I EV [j] can be represented by the same formula as in formula (2.7).
  • Arithmetic circuit MAC11 is different from the arithmetic circuit MAC 10, using the circuit CMC, since has a configuration for supplying a current I r the wiring BAN [1] to the wiring BAN [n], the I x and I r relationship even I x -I r ⁇ 0, it is possible to perform the product-sum operation.
  • the configuration of the circuit CMC is not limited to the configuration shown in FIG. 27.
  • the configuration of the circuit CMC is, for example, similar to the circuit CMS shown in FIG. 3B and the circuit CMS2 shown in FIG. May have (not shown).
  • the semiconductor device according to one aspect of the present invention is not limited to the arithmetic circuit MAC10 shown in FIGS. 20 and 21, or the arithmetic circuit MAC11 shown in FIGS. 26 and 27.
  • the semiconductor device according to one aspect of the present invention may have a modified circuit configuration of the above-mentioned arithmetic circuit MAC10 or arithmetic circuit MAC11.
  • the arithmetic circuit MAC12 shown in FIG. 28 is an example of modification of the arithmetic circuit MAC10 shown in FIG. 20, and like the arithmetic circuit MAC7 shown in FIG. 17, wiring XBL [1] and wiring XBL [2] are connected into one wire. It is configured as XBL [1,2], and the wiring XBL [m-1] and the wiring XBL [m] are summarized as one wiring XBL [m-1, m]. That is, the number of wiring XBLs of the arithmetic circuit MAC12 in FIG. 28 is m / 2. However, in the arithmetic circuit MAC12 of FIG. 28, m is an even number of 2 or more.
  • the arithmetic circuit MAC12 shown in FIG. 28 includes memory cells AMw [1,1] to memory cells AMw [1, n], memory cells AMr [1], and memory cells AMw [2,1] to memory cells.
  • AMw [2, n] and memory cell AMr [2] are electrically connected to wiring XBL [1, 2], and memory cell AMw [m-1,1] to memory cell AMw [m-1,1, n], memory cell AMr [m-1], memory cell AMw [m, 1] to memory cell AMw [m, n], and memory cell AMr [m] are wired XBL [m-1, m]. ] Is electrically connected.
  • each memory cell is arranged in a matrix of 2 m rows and 2 columns, similarly to the arithmetic circuit MAC10.
  • the memory cells AMu [i, j] are arranged at the addresses of 2i-1 rows and j columns
  • the memory cells AMw [i, j] are arranged at the addresses of 2i rows and j columns.
  • the cell AMx [i] is located at the address of 2i-1 row n + 1 column
  • the memory cell AMr [i] is located at the address of 2i row n + 1 column
  • the memory cell AMu [i + 1, j] is located at 2i + 2 row j.
  • the memory cell AMw [i + 1, j] is arranged at the address of the column, the memory cell AMw [i + 1, j] is arranged at the address of 2i + 1 row j column, the memory cell AMx [i + 1] is arranged at the address of 2i + 2 row n + 1 column, and the memory cell AMr [i + 1] is arranged. ] Is arranged at the address of 2i + 1 row n + 1 column. In the arithmetic circuit MAC12 of FIG. 28, i is an odd number of 1 or more and m or less.
  • memory cells AMw [i, 1] to memory cells AMw [i, n], memory cells AMr [i], and memory cells AMw [i + 1,1] to memory cells AMw. [I + 1, n] and the memory cell AMr [i + 1] are electrically connected to the wiring XBL [i, i + 1].
  • ferroelectric material hafnium oxide, zirconium oxide, HfZrO X (the X and greater real than 0), the elements J of elemental J (here hafnium oxide silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) added material, yttrium stabilized zirconia (YSZ), PbTIO X , barium strontium titanate (BST), Examples thereof include strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantarate (SBT), bismuth ferrite (BFO), barium titanate and the like.
  • elemental J here hafnium oxide silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.
  • YSZ yttrium stabilized zirconia
  • a piezoelectric ceramic having a perovskite structure may be used as the material.
  • the material may be, for example, a plurality of materials selected from the materials listed above, or a laminated structure composed of a plurality of materials selected from the materials listed above.
  • the crystal structure (characteristics) of hafnium oxide may change not only depending on the film forming conditions but also on the upper and lower film configurations, processes, etc. Therefore, in the present specification and the like, only the material exhibiting ferroelectricity is used. It is not called a ferroelectric substance, but a material that can have a ferroelectricity or a material that has a ferroelectricity.
  • a material that can have ferroelectricity is an insulator, which has the property that polarization occurs inside when an electric field is applied from the outside, and polarization remains even when the electric field is zero. Therefore, it is a non-volatile storage element. Can be applied as. Therefore, by using the material as a dielectric sandwiched between a pair of electrodes of the capacitance, the capacitance can be made into a "capacitor capable of having ferroelectricity". Further, in the present specification and the like, a capacitor capable of having ferroelectricity may be provided between the first terminal and the second terminal of the capacitor.
  • a storage circuit using a capacitor capable of having ferroelectricity may be referred to as FeRAM (Ferroelectric Random Access Memory), a ferroelectric memory, or the like.
  • the data value is determined by the direction (polarity) of polarization in the capacitor that can have ferroelectricity. For example, when the polarity is positive (plus), the value can be set to "1", and when the polarity is negative (minus), the value can be set to "0". Further, for example, when the polarity is positive (plus), the value may be set to "0", and when the polarity is negative (minus), the value may be set to "1".
  • the capacitor capable of having ferroelectricity described in the present embodiment shall hold a binary value or an analog value as described above.
  • Capacitors that can have ferroelectricity can maintain polarization for a long time when data is written. Therefore, the potential between the pair of electrodes of the capacitor can be maintained for a long time. Further, since the area of the capacitor can be made smaller than the conventional capacity, the area of the memory cell can be made smaller by applying a capacitor having a ferroelectricity to the memory cell, and the arithmetic circuit can be used. The degree of integration can be increased.
  • FIG. 29 shows the configuration of the memory cell array CA and the circuit WDD, and is an example of modification between the memory cell array CA shown in FIG. 13 and the circuit WDD of FIGS. 12, 16, or 17 to 19. Is.
  • the memory cell array CA has a memory cell AMu, a memory cell AMw, a memory cell AMx, and a memory cell AMr.
  • the memory cell AMu and the memory cell AMw shown in FIG. 29 can have the same configuration as the memory cell AMu and the memory cell AMw included in the memory cell array CA of FIG.
  • the memory cell AMx and the memory cell AMr shown in FIG. 29 are different from the memory cell AMx and the memory cell AMr of FIG. 13 in that the capacity C1 is the capacity FC.
  • the capacitance FC is the above-mentioned capacitor capable of having ferroelectricity.
  • the circuit WDD shown in FIG. 29 has a circuit WDa and a circuit WDb.
  • the circuit WDD like the circuit WDD of FIGS. 12, 16 or 17 to 19, has a function of transmitting data to be stored in each memory cell of the memory cell array CA.
  • the circuit WDa has a function of transmitting data to the memory cells AMu [1] to the memory cells AMu [m] and the memory cells AMw [1] to the memory cells AMw [m] of the memory cell array CA
  • the circuit WDb has a function of transmitting data to the memory cells AMu [1] to the memory cells AMu [m]. It has a function of transmitting data to the memory cells AMx [1] to the memory cells AMx [m] and the memory cells AMr [1] to the memory cells AMr [m] of the memory cell array CA.
  • the circuit WDD may include, for example, a digital-to-analog conversion circuit (DAC) that converts digital data transmitted from the outside into analog data and transmits the wiring WAD and the wiring WBD.
  • DAC digital-to-analog conversion circuit
  • the circuit WDD included in the arithmetic circuit described in the above embodiment can be similarly considered.
  • the circuit WDa and the circuit WDb may have a digital-to-analog conversion circuit.
  • data is written to the capacity FC included in each of the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMr [1] to the memory cell AMr [m] (included in the capacity FC). Since it is necessary to input data having a voltage higher (or lower) than the voltage of the data written in the capacitance C1 in order to polarize the material having strong dielectric property), the digital analog possessed by the circuit WDb It is preferable that the conversion circuit has a configuration capable of supplying a higher voltage or a lower voltage (for example, ground voltage, negative voltage, etc.) than the circuit WDa.
  • the digital-analog conversion circuit included in the circuit WDa does not need to be a digital-analog conversion circuit capable of supplying a high voltage or a low voltage included in the circuit WDb.
  • the circuit WDa does not need to be a digital-to-analog conversion circuit capable of high voltage or low voltage of the circuit WDb, the area of the circuit WDa can be smaller than that of the circuit WDb, and as a result, the calculation is performed. The area of the entire circuit can be reduced.
  • the capacity FC included in each of the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMr [1] to the memory cell AMr [m] is the memory cell AMu [1] to the memory cell.
  • the memory cell array CA and the circuit WDD can be used. The area can be reduced.
  • the voltage to be written to the memory cell AMu [i] (where i is an integer of 1 or more and m or less) and the capacity C1 of the memory cell AMw [i] is V.
  • W ⁇ [i] V W ⁇ [i] + V W [i]
  • the voltage written to the capacity FC of the memory cell AMx [i] and the memory cell AMr [i] can be V W ⁇ [i].
  • V W ⁇ [i] can be any voltage
  • each of V W ⁇ [1] to V W ⁇ [m] can be set to the same voltage. can.
  • the voltage written in the capacitance FC of i] is V W ⁇ .
  • the capacitance FC included in each of the memory cell AMx [1] to the memory cell AMx [m] and the memory cell AMr [1] to the memory cell AMr [m] has the same voltage V W ⁇ .
  • the circuit WDb can have a voltage source that gives V W ⁇ as an arbitrary voltage instead of a digital-to-analog conversion circuit. Since the circuit WDb having a voltage source can have a smaller circuit area than the circuit WDb having a digital-to-analog conversion circuit, the area of the circuit WDD can be further reduced.
  • the configuration of the memory cell array CA and the circuit WDD of FIG. 29 is as an example of modification between the memory cell array CA shown in FIG. 13 and the circuit WDD of FIGS. 12, 16, or 17 to 19. That is, although the description has been given as a modification of the arithmetic circuit MAC5 to the arithmetic circuit MAC9, one aspect of the present invention is not limited thereto.
  • the configuration of the memory cell array CA shown in FIGS. 20 to 22 and 26 to 28 and the circuit WDD shown in FIGS. 20, 26, and 28 can be changed in the same manner as described above. ..
  • FIG. 30 shows the configuration of the memory cell array CA and the circuit WDD, and is an example of modification of the memory cell array CA shown in FIG. 21 and the circuit WDD shown in FIGS. 20, 26, and 28. .. Note that FIG. 30 also shows a circuit INT and a circuit CMS2 for convenience.
  • the memory cell array CA has a memory cell AMu, a memory cell AMw, a memory cell AMx, and a memory cell AMr.
  • the memory cells AMu [i, 1] to the memory cells AMu [i, n] shown in FIG. 30 and the memory cells AMw [i, 1] to the memory cells AMw [i, n] are included in the memory cell array CA of FIG. It can have the same configuration as the existing memory cells AMu and memory cells AMw. Further, the memory cells AMx [i] and the memory cells AMr [i] shown in FIG. 30 have a capacity FC instead of the capacity C1 as in FIG. 29.
  • the circuit WDD of FIG. 30 has a circuit WDa [1] to a circuit WDa [n] and a circuit WDb.
  • the circuit WDa [1] to the circuit WDa [n] refer to the description of the circuit WDa of FIG. 29, and the circuit WDb refers to the description of the circuit WDb of FIG. 29.
  • the memory cell array CA shown in FIG. 21 and the circuit WDD shown in FIGS. 20, 26, and 28 By changing the memory cell array CA shown in FIG. 21 and the circuit WDD shown in FIGS. 20, 26, and 28 to the memory cell array CA shown in FIG. 30 and the circuit WDD, the memory cell array CA can be obtained. , The area of the circuit WDD can be reduced. As a result, the circuit area of the entire arithmetic circuit can be reduced.
  • FIG. 30 has been described above as an example of modification between the memory cell CA and the circuit WDD of FIG. 20, the memory cell CA and the circuit WDD of FIG. 26 or FIG. 28 may be modified in the same manner as in FIG. can.
  • the wiring XAL and XBL not only function as wiring for inputting the second data, but also function as a plate wire for writing data to the capacitance FC.
  • a hierarchical neural network has one input layer, one or more intermediate layers (hidden layers), and one output layer, and is composed of a total of three or more layers.
  • the hierarchical neural network 100 shown in FIG. 31A shows an example thereof, and the neural network 100 has a first layer to an R layer (R here can be an integer of 4 or more). ing.
  • R can be an integer of 4 or more
  • the first layer corresponds to the input layer
  • the R layer corresponds to the output layer
  • the other layers correspond to the intermediate layer.
  • FIG. 31A illustrates the (k-1) th layer and the kth layer (here, k is an integer of 3 or more and R-1 or less) as the intermediate layer, and the other intermediate layers. Is not shown.
  • Each layer of the neural network 100 has one or more neurons.
  • the first layer has neurons N 1 (1) to neurons N p (1) (where p is an integer of 1 or more), and the layer (k-1) has neurons N 1. (K-1) to neuron N m (k-1) (where m is an integer of 1 or more), and the kth layer is neuron N 1 (k) to neuron N n (k) ( Here, n is an integer of 1 or more), and the layer R has neurons N 1 (R) to neurons N q (R) (where q is an integer of 1 or more). ..
  • the k-th layer neuron N j (k) (where j is an integer of 1 or more and n or less) is excerpted and illustrated.
  • FIG 31B a neuron N j of the k-th layer (k), shows the signal which is input to the neuron N j (k), a signal output from the neuron N j (k), the.
  • the degree of signal transmission is determined by the strength of synaptic connections (hereinafter referred to as weighting factors) that connect these neurons.
  • weighting factors the strength of synaptic connections that connect these neurons.
  • the signal output from the neurons in the previous layer is multiplied by the corresponding weighting factor and input to the neurons in the next layer.
  • i an integer 1 or m
  • the signal input to the neuron Nj (k) in the kth layer can be expressed by the equation (4.1).
  • the result of the sum of products may be biased as a bias.
  • the bias is b
  • the equation (4.2) can be rewritten as the following equation.
  • the neuron N j (k) produces an output signal z j (k) in response to u j (k).
  • the output signal z j (k) from the neuron N j (k) is defined by the following equation.
  • the function f (u j (k) ) is an activation function in a hierarchical neural network, and a sigmoid function, a tanh function, a softmax function, a ReLU function (ramp function), a threshold function, and the like can be used. ..
  • the same function can be applied to all neurons, or different functions can be applied.
  • the same function can be applied for each layer, or different functions can be applied.
  • the signal output by the neurons in each layer, the weighting factor w, or the bias b can be an analog value or a digital value.
  • the digital value may be, for example, a value having two values or a value having a number of bits of three or more values. A value with a larger number of bits may be used.
  • an analog value for example, a linear ramp function, a sigmoid function, or the like may be used as the activation function.
  • binary digital values for example, a step function with an output of -1 or 1 or 0 or 1 may be used.
  • the signal output by the neurons in each layer can have three or more values, and in this case, the activation function has three values, for example, a step function having an output of -1, 0, or 1, or 0, 1, or.
  • a step function or the like set to 2 may be used.
  • a step function of -2, -1, 0, 1, or 2 may be used.
  • the neural network 100 When the input signal is input to the first layer (input layer), the neural network 100 is sequentially input from the front layer in each layer from the first layer (input layer) to the last layer (output layer). Based on the signal, an output signal is generated using the equation (4.1), the equation (4.2) (or the equation (4.3)), and the equation (4.4), and the output signal is transferred to the next layer. Perform the operation to output to. The signal output from the last layer (output layer) corresponds to the result calculated by the neural network 100.
  • the weighting coefficients w s [k-1] (k-1) s [k] (k) (s [k-1]) are An integer of 1 or more and m or less, and s [k] is an integer of 1 or more and n or less) as the first data, and the voltage corresponding to the first data is the memory cell AMx, the memory cell AMU, the memory cell AMw, and the memory.
  • the output signal z s [k-1] (k-1) from the neurons N s [k-1] (k-1) in the (k-1) layer is used as the second data.
  • the value of the activation function is used as a signal to output the neurons N s [k] (k) in the k-th layer. It can be a signal z s [k] (k) .
  • the weighting coefficients w s [R-1] (R-1) s [R] (R) (s [R-1]. ] Is an integer of 1 or more, and s [R] is an integer of 1 or more and q or less) as the first data, and the voltage corresponding to the first data is the memory cell AMx, the memory cell AMU, the memory cell AMw, and the memory.
  • the output signal z s [R-1] (R-1) from the neurons N s [R-1] (R-1) in the (R-1) layer is used as the second data.
  • the value of the activation function is used as a signal to output the neurons N s [R] (R) in the R layer.
  • the signal z s [R] (R) can be used.
  • the input layer described in the present embodiment may function as a buffer circuit that outputs an input signal to the second layer.
  • the weighting coefficient w s [k-1] (k-1) s [k] (k) is used as the first data.
  • the voltage corresponding to the first data is stored in the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr, and the neurons Ns [k-1] (k-1) in the layer (k-1) are stored.
  • the output signal z s [k-1] (k-1) from 1) is input from the circuit XLD to the plurality of wirings XAL and the plurality of wirings XBL.
  • the value of the activation function in accordance with the sum of products between the first data and the second data from the current amount I EV inputted to the circuit ACTV. That is, the value can be used as a signal to be the output signal z s [k] (k) of the neurons N s [k] (k) in the k-th layer. Further, for example, when the circuit ACTV is configured to output a voltage corresponding to the value, the neurons N s [k] (k) of the k-th layer are input to the plurality of neurons of the (k + 1) layer.
  • the output signal z s [k] (k) can be the voltage.
  • s [k] (k) can be the voltage output from the circuit ACTV of the arithmetic circuit MAC4 of the hidden layer of the kth layer without being generated by the circuit XLD.
  • the arithmetic circuit of FIG. 32 includes an arithmetic circuit MAC4-1 having the same configuration as the arithmetic circuit MAC4 of FIG. 18, and an arithmetic circuit MAC4-2 having a configuration in which the circuit XLD is not provided in the arithmetic circuit MAC4 of FIG. Have.
  • the memory cell array CAS of the arithmetic circuit MAC4-1 has a memory cell array CA [1] to a memory cell array CA [n], and each memory cell array CA has m memory cells AMx and memory cells AMu, respectively.
  • the memory cell array CAS of the arithmetic circuit MAC4-1 has a total of 2 m ⁇ 2n memory cells.
  • the memory cell array CAS of the arithmetic circuit MAC4-2 has a memory cell array CA [1] to a memory cell array CA [t] (t is an integer of 1 or more), and each memory cell array CA has its own. It has n memory cells AMx, a memory cell AMu, a memory cell AMw, and a memory cell AMr. That is, the memory cell array CAS of the arithmetic circuit MAC4-2 has a total of 2n ⁇ 2t memory cells.
  • each of the wiring NIL [1] to the wiring NIL [n] of the arithmetic circuit MAC4-1 is electrically connected to the wiring XAL [1] to the wiring XAL [n] of the arithmetic circuit MAC4-2.
  • the weight coefficient between the neurons of the (k-1) layer and the neurons of the kth layer is used as the first data, and the memory cell array CA [1] to the memory cell array CA [1].
  • the output signal z s [k-1] (k-1) from the neurons N s [k-1] (k-1) in the (k-1) layer is used as the second data, and the second data is used.
  • the weight coefficient between the neuron of the k-th layer and the neuron of the (k + 1) layer is used as the first data, and the memory cell array CA [1] to the memory cell array CA [n]. ]
  • the voltage input to the plurality of wirings XAL that is, the output signals z 1 (k) to z n (k) of the neurons N 1 (k) to the neurons N n (k) in the k-th layer are second.
  • the output of the neurons N s [k + 1] (k + 1) in the layer (k + 1) from the wiring NIL [s [k + 1]] (where s [k + 1] is an integer of 1 or more and t or less).
  • the signal z s [k + 1] (k + 1) can be output. It is assumed that a constant potential (ground potential) is always input to the plurality of wiring XBLs before the first data is held in the memory cell array CA [1] to the memory cell array CA [n].
  • the value (voltage) of the output signal of the neuron output by the arithmetic circuit MAC4-1 is directly transferred to the arithmetic circuit MAC4-2. Since it can be input, the operation of the hierarchical neural network can be continuously performed from the first layer as an example. Further, since it is not necessary to temporarily store the output signal output from the wiring NIL [1] to the wiring NIL [n] of the arithmetic circuit MAC4-1 by an external circuit or the like, a storage device required for temporary storage is separately provided. It does not have to be provided. That is, by configuring the arithmetic circuit of FIG. 32, the circuit area can be reduced, and the power required for data transmission for temporary storage can be reduced.
  • the weighting coefficient w s [k-1] (k-1) s [k] (k) is used as the first data.
  • the voltage corresponding to the first data is stored in the memory cell AMx, the memory cell AMu, the memory cell AMw, and the memory cell AMr, and the neurons Ns [k-1] (k-1) in the layer (k-1) are stored.
  • the output signal z s [k-1] (k-1) from 1) is input from the circuit XLD to the plurality of wirings XAL and the plurality of wirings XBL.
  • the value of the activation function in accordance with the sum of products between the first data and the second data from the current amount I EV inputted to the circuit ACTV. That is, the value can be used as a signal to be the output signal z s [k] (k) of the neurons N s [k] (k) in the k-th layer. Further, for example, when the circuit ACTV is configured to output a voltage corresponding to the value, the neurons N s [k] (k) of the k-th layer are input to the plurality of neurons of the (k + 1) layer.
  • the output signal z s [k] (k) can be the voltage.
  • s [k] (k) can be the voltage output from the circuit ACTV of the arithmetic circuit MAC9 of the hidden layer of the kth layer without being generated by the circuit XLD.
  • the arithmetic circuit of FIG. 33 includes an arithmetic circuit MAC9-1 having the same configuration as the arithmetic circuit MAC9 of FIG. 19, and an arithmetic circuit MAC9-2 having a configuration in which the circuit XLD is not provided in the arithmetic circuit MAC9 of FIG. Have.
  • the memory cell array CAS of the arithmetic circuit MAC9-1 has a memory cell array CA [1] to a memory cell array CA [n], and each memory cell array CA has m memory cells AMx and memory cells AMu, respectively.
  • the memory cell array CAS of the arithmetic circuit MAC9-1 has a total of 2 m ⁇ 2n memory cells.
  • the memory cell array CAS of the arithmetic circuit MAC9-2 has a memory cell array CA [1] to a memory cell array CA [t] (t is an integer of 1 or more), and each memory cell array CA has n elements. It has a memory cell AMx, a memory cell AMu, a memory cell AMw, and a memory cell AMr. That is, the memory cell array CAS of the arithmetic circuit MAC9-2 has a total of 2n ⁇ 2t memory cells.
  • each of the wiring NIL [1] to the wiring NIL [n] of the arithmetic circuit MAC9-1 is electrically connected to the wiring XAL [1] to the wiring XAL [n] of the arithmetic circuit MAC9-2.
  • the weight coefficient between the neurons of the (k-1) layer and the neurons of the kth layer is used as the first data, and the memory cell array CA [1] to the memory cell array CA [1].
  • the output signal z s [k-1] (k-1) from the neurons N s [k-1] (k-1) in the (k-1) layer is used as the second data, and the second data is used.
  • the weight coefficient between the neuron of the kth layer and the neuron of the (k + 1) layer is used as the first data, and the memory cell array CA [1] to the memory cell array CA [n]. ]
  • the voltage input to the plurality of wirings XAL that is, the output signals z 1 (k) to z n (k) of the neurons N 1 (k) to the neurons N n (k) in the k-th layer are second.
  • the signal z s [k + 1] (k + 1) can be output. It is assumed that a constant potential (for example, a ground potential) is always input to the plurality of wiring XBLs before the first data is held in the memory cell array CA [1] to the memory cell array CA [n]. ..
  • the value (voltage) of the output signal of the neuron output by the arithmetic circuit MAC9-1 is directly applied to the arithmetic circuit MAC9-2. Since it can be input, the operation of the hierarchical neural network can be continuously performed from the first layer as an example. Further, since it is not necessary to temporarily store the output signal output from the wiring NIL [1] to the wiring NIL [n] of the arithmetic circuit MAC9-1 by an external circuit or the like, a storage device required for temporary storage is separately provided. It does not have to be provided. That is, by configuring the arithmetic circuit of FIG. 33, the circuit area can be reduced, and the power required for data transmission for temporary storage can be reduced.
  • FIG. 34 is, as an example, the semiconductor device described in the above embodiment, in which the semiconductor device includes a transistor 300, a transistor 500, and a capacitive element 600. Further, FIG. 35A shows a cross-sectional view of the transistor 500 in the channel length direction, FIG. 35B shows a cross-sectional view of the transistor 500 in the channel width direction, and FIG. 35C shows a cross-sectional view of the transistor 300 in the channel width direction. There is.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not easily change even at a high temperature.
  • the transistor 500 is included in a semiconductor device, for example, an arithmetic circuit MAC5, an arithmetic circuit MAC5A, an arithmetic circuit MAC6, an arithmetic circuit MAC7, an arithmetic circuit MAC8, an arithmetic circuit MAC9, an arithmetic circuit MAC10, an arithmetic circuit MAC11, etc.
  • the transistor 500 to the transistor M1 by utilizing the characteristic that the off-current is small, the potential written in the memory cell AMx, the memory cell AMu, the memory cell AMw, the memory cell AMr, and the like is held for a long time. be able to.
  • the transistor 500 is provided above the transistor 300, for example, and the capacitive element 600 is provided above the transistor 300 and the transistor 500, for example.
  • the capacitance element 600 is a capacitance included in the arithmetic circuit MAC5, the arithmetic circuit MAC5A, the arithmetic circuit MAC6, the arithmetic circuit MAC7, the arithmetic circuit MAC8, the arithmetic circuit MAC9, the arithmetic circuit MAC10, the arithmetic circuit MAC11, etc. described in the above embodiment. And so on.
  • the capacitive element 600 shown in FIG. 34 may not necessarily be provided.
  • the transistor 300 is provided on the substrate 310, and has an element separation layer 312, a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 310, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region. It has a resistance region 314b.
  • the transistor 300 is included in, for example, the arithmetic circuit MAC5, the arithmetic circuit MAC5A, the arithmetic circuit MAC6, the arithmetic circuit MAC7, the arithmetic circuit MAC8, the arithmetic circuit MAC9, the arithmetic circuit MAC10, the arithmetic circuit MAC11, etc. described in the above embodiment.
  • transistors and the like it may be a transistor included in an operational amplifier OP, a circuit ACF, or the like included in the circuit ACTV shown in FIGS. 4A to 4C.
  • the transistor 300 can be the transistor M2 included in each memory cell. Note that FIG. 34 shows a configuration in which the gate of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via a pair of electrodes of the capacitive element 600.
  • one of the source or drain of the transistor 300 is a pair of electrodes of the capacitive element 600. It can be configured to be electrically connected to one of the source or drain of the transistor 500 via the transistor 500, and one of the source or drain of the transistor 300 can be configured via a pair of electrodes of the capacitive element 600.
  • the configuration may be such that it is electrically connected to the gate of the transistor 500, and each terminal of the transistor 300 is not electrically connected to each terminal of the transistor 500 and each terminal of the capacitive element 600. can do.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 310 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 310.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on characteristic of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • n-type conductivity such as arsenic and phosphorus, or p-type conductivity such as boron are imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the element separation layer 312 is provided to separate a plurality of transistors formed on the substrate 310.
  • the element separation layer can be formed by using, for example, a LOCOS (Locodition of Silicon) method, an STI (Shallow Trench Isolation) method, a mesa separation method, or the like.
  • the transistor 300 shown in FIG. 34 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the transistor 300 may have a planar type structure instead of the FIN type shown in FIG. 35C.
  • the transistor 300 may be configured in the same manner as the transistor 500 using an oxide semiconductor, as shown in FIG. 36.
  • the transistor 300 and the transistor 500 are the same OS transistor, but the transistor 300 and the transistor 500 may be configured so as not to overlap each other (so as to be manufactured in the same manufacturing process). .. The details of the transistor 500 will be described later.
  • the unipolar circuit described in the present specification and the like refers to a circuit that does not include one of an n-channel transistor or a p-channel transistor but includes the other of an n-channel transistor or a p-channel transistor. Therefore, a unipolar circuit containing only an OS transistor means a circuit including an OS transistor of either an n-channel type or a p-channel type.
  • the transistor 300 is provided on the substrate 310A.
  • a semiconductor substrate may be used in the same manner as the substrate 310 of the semiconductor device of FIG. 34.
  • the substrate 310A includes, for example, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having a stainless steel still foil, a tungsten substrate, and a tungsten foil.
  • a substrate, a flexible substrate, a laminated film, a paper containing a fibrous material, a base film, or the like can be used.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • synthetic resin such as acrylic.
  • polypropylene polyester, polyvinyl fluoride, polyvinyl chloride and the like.
  • polyamide, polyimide, aramid epoxy resin, inorganic thin-film film, papers and the like.
  • the transistor 300 shown in FIG. 34 is provided with an insulator 320, an insulator 322, an insulator 324, and an insulator 326 stacked in this order from the substrate 310 side.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by the insulator 320 and the transistor 300 covered with the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen, impurities, etc. do not diffuse in the region where the transistor 500 is provided from the substrate 310, the transistor 300, or the like.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are provided in order above the insulator 326 and the conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against impurities such as hydrogen and water, similarly to the insulator 324.
  • the insulator 352 and the insulator 354 it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326.
  • the conductor 356 preferably contains a conductor having a barrier property against impurities such as hydrogen and water.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in order on the insulator 354 and the conductor 356.
  • the insulator 360 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 360, for example, a material applicable to the insulator 324 or the like can be used.
  • the insulator 362 and the insulator 364 have a function as an interlayer insulating film and a flattening film. Further, as the insulator 362 and the insulator 364, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324. Therefore, as the insulator 362 and / or the insulator 364, a material applicable to the insulator 324 can be used.
  • an opening is formed in a region of each of the insulator 360, the insulator 362, and the insulator 364 that overlaps with a part of the conductor 356, and the conductor 366 is provided so as to fill the opening.
  • the conductor 366 is also formed on the insulator 362.
  • the conductor 366 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are laminated in this order on the insulator 364 and the conductor 366.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen, hydrogen and the like.
  • the insulator 510 and the insulator 514 have a barrier property such that hydrogen, impurities, etc. do not diffuse from the region where the substrate 310 or the transistor 300 is provided to the region where the transistor 500 is provided. It is preferable to use a membrane. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 include a conductor 518, a conductor constituting the transistor 500 (for example, the conductor 503 shown in FIGS. 35A and 35B) and the like. It is embedded.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitive element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 has an insulator 516 on the insulator 514 and a conductor 503 (conductor 503a, and conductivity) arranged to be embedded in the insulator 514 or the insulator 516.
  • Body 503b insulator 522 on insulator 516, and insulator 503, insulator 524 on insulator 522, oxide 530a on insulator 524, and oxide 530b on oxide 530a.
  • the insulator 552 includes the upper surface of the insulator 522, the side surface of the insulator 524, the side surface of the oxide 530a, the side surface and the upper surface of the oxide 530b, and the side surface of the conductor 542.
  • the upper surface of the conductor 560 is arranged so as to substantially coincide in height with the upper part of the insulator 554, the upper part of the insulator 550, the upper part of the insulator 552, and the upper surface of the insulator 580.
  • the insulator 574 is in contact with at least a part of the upper surface of the conductor 560, the upper part of the insulator 552, the upper part of the insulator 550, the upper part of the insulator 554, and the upper surface of the insulator 580.
  • the insulator 580 and the insulator 544 are provided with an opening reaching the oxide 530b.
  • Insulator 552, insulator 550, insulator 554, and conductor 560 are arranged in the opening. Further, in the channel length direction of the transistor 500, the conductor 560, the insulator 552, the insulator 550, and the insulator 554 are placed between the insulator 571a and the conductor 542a and the insulator 571b and the conductor 542b. It is provided.
  • the insulator 554 has a region in contact with the side surface of the conductor 560 and a region in contact with the bottom surface of the conductor 560.
  • the oxide 530 preferably has an oxide 530a arranged on the insulator 524 and an oxide 530b arranged on the oxide 530a.
  • the oxide 530a By having the oxide 530a under the oxide 530b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b.
  • the transistor 500 shows a configuration in which the oxide 530 is laminated with two layers of the oxide 530a and the oxide 530b
  • the present invention is not limited to this.
  • the transistor 500 can be configured to have a single layer of oxide 530b or a laminated structure of three or more layers.
  • each of the oxide 530a and the oxide 530b may have a laminated structure.
  • the conductor 560 functions as a first gate (also referred to as a top gate) electrode, and the conductor 503 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 552, the insulator 550, and the insulator 554 function as the first gate insulator, and the insulator 522 and the insulator 524 function as the second gate insulator.
  • the gate insulator may be referred to as a gate insulating layer or a gate insulating film.
  • the conductor 542a functions as one of the source or the drain, and the conductor 542b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 560 of the oxide 530 functions as a channel forming region.
  • FIG. 37A an enlarged view of the vicinity of the channel formation region in FIG. 35A is shown in FIG. 37A.
  • the oxide 530b is provided with a region 530 bc that functions as a channel forming region of the transistor 500, and a region 530 ba and a region 530 bb that are provided so as to sandwich the region 530 bc and function as a source region or a drain region.
  • Have At least a part of the region 530bc overlaps with the conductor 560.
  • the region 530bc is provided in the region between the conductor 542a and the conductor 542b.
  • the region 530ba is provided so as to be superimposed on the conductor 542a
  • the region 530bb is provided so as to be superimposed on the conductor 542b.
  • Region functions as a channel formation region 530bc, rather than regions 530ba and area 530Bb, (in this specification and the like, sometimes called the oxygen deficiency in the metal oxide and V O (oxygen vacancy).) Oxygen vacancies It is a high resistance region with a low carrier concentration because it is low or the impurity concentration is low. Therefore, the region 530bc can be said to be i-type (intrinsic) or substantially i-type.
  • Transistors using metal oxides are likely to fluctuate in electrical characteristics and may be unreliable if impurities or oxygen deficiencies (VOs ) are present in the regions where channels are formed in the metal oxides.
  • the oxygen-deficient (V O) in the vicinity of hydrogen, oxygen vacancy (V O) containing hydrogen defects (hereinafter sometimes referred to as V O H.) Is formed, to generate electrons serving as carriers In some cases. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics). Therefore, in the region where a channel of the oxide semiconductor is formed, impurities, oxygen deficiency, and V O H it is preferred to be reduced as much as possible.
  • the carrier concentration of the region 530 bc that functions as a channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , further preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the region 530 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration is equal to or lower than the carrier concentration of the region 530ba and the region 530bb, and equal to or higher than the carrier concentration of the region 530bc.
  • Regions may be formed. That is, the region functions as a junction region between the region 530 bc and the region 530 ba or the region 530 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration in the regions 530ba and 530bb, and may be equal to or higher than the hydrogen concentration in the region 530bc.
  • the junction region may have an oxygen deficiency equal to or less than that of the regions 530ba and 530bb, and may be equal to or greater than that of the region 530bc.
  • FIG. 37A shows an example in which the region 530ba, the region 530bb, and the region 530bc are formed on the oxide 530b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 530b but also with the oxide 530a.
  • the concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, the closer the region is to the channel formation region, the lower the concentration of the metal element and the impurity elements such as hydrogen and nitrogen is sufficient.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 530 (oxide 530a and oxide 530b) containing a channel forming region.
  • the metal oxide that functions as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • Zinc, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used as the oxide 530.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530a under the oxide 530b By arranging the oxide 530a under the oxide 530b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 530a to the oxide 530b. ..
  • the oxide 530a and the oxide 530b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Since the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 530b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency ( VO, etc.). Especially after the formation of the metal oxide. By heat-treating at a temperature such that the metal oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure. Therefore, by increasing the density of CAAC-OS, the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a transistor using an oxide semiconductor if impurities and oxygen deficiencies are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated.
  • the hydrogen of oxygen vacancies near defects containing the hydrogen to the oxygen deficiency (hereinafter, may be referred to as V O H.) To form, which may produce electrons as carriers. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in the oxide semiconductor where the channel is formed is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • excess oxygen oxygen desorbed by heating
  • the oxide semiconductor is removed from the insulator.
  • oxygen is supplied, it is possible to reduce oxygen vacancies, and V O H to.
  • the on-current of the transistor 500 may decrease or the field effect mobility may decrease.
  • the oxygen supplied to the source region or the drain region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the region 530bc that functions as a channel forming region is preferably i-type or substantially i-type with a reduced carrier concentration, but the region 530ba that functions as a source region or a drain region and
  • the region 530bb has a high carrier concentration and is preferably n-type.
  • the oxygen deficiency in the oxide semiconductor region 530Bc, and reduces V O H it is preferred that an excess amount of oxygen in the region 530ba and region 530bb to not be supplied.
  • the microwave processing refers to processing using, for example, a device having a power source that generates high-density plasma using microwaves.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma by using a high frequency such as microwave or RF, and the oxygen plasma can be acted on. At this time, it is also possible to irradiate the region 530bc with a high frequency such as microwave or RF.
  • Plasma by the action such as a microwave, and divide the V O H region 530Bc, hydrogen H is removed from the region 530Bc, it is possible to fill oxygen vacancies V O in oxygen. That is, in the region 530Bc, happening reaction of "V O H ⁇ H + V O", it is possible to reduce the hydrogen concentration in the regions 530Bc. Therefore, to reduce oxygen vacancies, and V O H in the region 530Bc, the carrier concentration can be decreased.
  • the action of microwaves, high frequencies such as RF, oxygen plasma, etc. is shielded by the conductors 542a and 542b and does not reach the regions 530ba and 530bb. .. Further, the action of the oxygen plasma can be reduced by the insulator 571 and the insulator 580 provided overlying the oxide 530b and the conductor 542.
  • the region 530ba and area 530Bb, reduction of V O H, and excessive amount of oxygen supply does not occur, it is possible to prevent a decrease in carrier concentration.
  • microwave treatment in an atmosphere containing oxygen after the film formation of the insulating film to be the insulator 552 or the film formation of the insulating film to be the insulator 550.
  • microwave treatment in an atmosphere containing oxygen through the insulator 552 or the insulator 550 in this way, oxygen can be efficiently injected into the region 530 bc.
  • the insulator 552 so as to be in contact with the side surface of the conductor 542 and the surface of the region 530bc, the injection of more oxygen than necessary into the region 530bc is suppressed, and the oxidation of the side surface of the conductor 542 is suppressed. be able to. Further, it is possible to suppress the oxidation of the side surface of the conductor 542 when the insulating film to be the insulator 550 is formed.
  • the oxygen injected into the region 530bc has various forms such as an oxygen atom, an oxygen molecule, and an oxygen radical (also called an O radical, an atom or molecule having an unpaired electron, or an ion).
  • the oxygen injected into the region 530bc is preferably one or more of the above-mentioned forms, and is particularly preferable to be an oxygen radical. Further, since the film quality of the insulator 552 and the insulator 550 can be improved, the reliability of the transistor 500 is improved.
  • the oxide selectively oxygen deficiency in the semiconductor region 530Bc, a and V O H may be removed to an area 530Bc i-type or substantially i-type. Further, it is possible to suppress the supply of excess oxygen to the region 530ba and the region 530bb that function as the source region or the drain region, and maintain the n-type. As a result, it is possible to suppress fluctuations in the electrical characteristics of the transistor 500 and reduce variations in the electrical characteristics of the transistor 500 within the substrate surface.
  • a curved surface may be provided between the side surface of the oxide 530b and the upper surface of the oxide 530b in a cross-sectional view of the transistor 500 in the channel width direction. That is, the end portion of the side surface and the end portion of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 530b in the region overlapping the conductor 542, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 530b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 530b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 530b even if heat treatment is performed, so that the transistor 500 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 530a and the oxide 530b.
  • the oxide 530a and the oxide 530b have a common element other than oxygen as a main component, so that a mixed layer having a low defect level density can be formed.
  • the oxide 530b is an In-M-Zn oxide
  • the oxide 530a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • a metal oxide having a composition in the vicinity thereof may be used.
  • a metal oxide having a composition may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the interface between the oxide 530 and the insulator 552 and its vicinity thereof can be provided.
  • Indium contained in the oxide 530 may be unevenly distributed.
  • the vicinity of the surface of the oxide 530 has an atomic number ratio close to that of the indium oxide or an atomic number ratio close to that of the In—Zn oxide.
  • the atomic number ratio of indium in the vicinity of the surface of the oxide 530, particularly the oxide 530b, is increased, so that the field effect mobility of the transistor 500 can be improved.
  • the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 has impurities such as water and hydrogen from the substrate side or the transistor 500. It is preferable to function as a barrier insulating film that suppresses diffusion from above to the transistor 500.
  • at least one of insulator 512, insulator 514, insulator 544, insulator 571, insulator 574, insulator 576, and insulator 581 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc.
  • an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the above-mentioned oxygen is difficult to permeate).
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has the function of capturing and fixing (also referred to as gettering).
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are insulators having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
  • impurities such as water and hydrogen, and oxygen.
  • silicon nitride it is preferable to use silicon nitride having a higher hydrogen barrier property.
  • the insulator 514, the insulator 571, the insulator 574, and the insulator 581 it is preferable to use aluminum oxide or magnesium oxide having a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 500 side via the insulator 512 and the insulator 514. Alternatively, it is possible to prevent impurities such as water and hydrogen from diffusing toward the transistor 500 from the interlayer insulating film or the like arranged outside the insulator 581. Alternatively, it is possible to suppress the diffusion of oxygen contained in the insulator 524 or the like to the substrate side via the insulator 512 and the insulator 514.
  • the transistor 500 has an insulator 512, an insulator 514, an insulator 571, an insulator 544, an insulator 574, an insulator 576, and an insulator 512 having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen. It is preferable to have a structure surrounded by an insulator 581.
  • an oxide having an amorphous structure as the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing or fixing hydrogen.
  • a metal oxide having such an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, hydrogen contained in the transistor 500 or hydrogen existing around the transistor 500 is captured or fixed. be able to. In particular, it is preferable to capture or fix hydrogen contained in the channel forming region of the transistor 500.
  • a metal oxide having an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, it is possible to manufacture the transistor 500 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 preferably have an amorphous structure, but some regions have a polycrystalline structure. It may be formed. Further, the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are multi-layered in which a layer having an amorphous structure and a layer having a polycrystalline structure are laminated. It may be a structure. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581. Can be reduced.
  • the film forming method is not limited to the sputtering method, but is limited to a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, and a pulsed laser deposition (PLD) method.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • Method, atomic layer deposition (ALD) method, or the like may be appropriately used.
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 it may be preferable to reduce the resistivity of the insulator 512, the insulator 544, and the insulator 576.
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 516, the insulator 574, the insulator 580, and the insulator 581 have a lower dielectric constant than the insulator 514.
  • the insulator 516, the insulator 580, and the insulator 581 include silicon oxide, silicon oxide nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and holes. Silicon oxide or the like may be used as appropriate.
  • the insulator 581 is preferably an insulator that functions as an interlayer film, a flattening film, or the like.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560.
  • the conductor 503 is embedded in the opening formed in the insulator 516.
  • a part of the conductor 503 may be embedded in the insulator 514.
  • the conductor 503 has a conductor 503a and a conductor 503b.
  • the conductor 503a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 503b is provided so as to be embedded in the recess formed in the conductor 503a.
  • the height of the upper part of the conductor 503b roughly coincides with the height of the upper part of the conductor 503a and the height of the upper part of the insulator 516.
  • the conductor 503a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), the function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 503a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 503a, impurities such as hydrogen contained in the conductor 503b can be diffused into the oxide 530 via the insulator 524 or the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 503a, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 503a, the above-mentioned conductive material may be a single layer or a laminated material. For example, titanium nitride may be used for the conductor 503a.
  • the conductor 503b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • tungsten may be used for the conductor 503b.
  • the conductor 503 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 500 can be controlled by independently changing the potential applied to the conductor 503 without interlocking with the potential applied to the conductor 560.
  • Vth threshold voltage
  • the electrical resistivity of the conductor 503 is designed in consideration of the potential applied to the above-mentioned conductor 503, and the film thickness of the conductor 503 is set according to the electrical resistivity.
  • the film thickness of the insulator 516 is substantially the same as that of the conductor 503.
  • the absolute amount of impurities such as hydrogen contained in the insulator 516 can be reduced, so that the diffusion of the impurities into the oxide 530 can be reduced. ..
  • the conductor 503 is provided larger than the size of the region that does not overlap with the conductor 542a and the conductor 542b of the oxide 530 when viewed from the upper surface.
  • the conductor 503 is also stretched in a region outside the ends of the oxides 530a and 530b in the channel width direction. That is, it is preferable that the conductor 503 and the conductor 560 are superimposed on each other via the insulator on the outside of the side surface of the oxide 530 in the channel width direction.
  • the channel forming region of the oxide 530 is electrically surrounded by the electric field of the conductor 560 that functions as the first gate electrode and the electric field of the conductor 503 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate and the second gate is referred to as a curved channel (S-channel) structure.
  • the transistor having an S-channel structure represents the structure of a transistor that electrically surrounds the channel formation region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 503 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 503. Further, it is not always necessary to provide one conductor 503 for each transistor. For example, the conductor 503 may be shared by a plurality of transistors.
  • the conductor 503 shows a configuration in which the conductor 503a and the conductor 503b are laminated, but the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 522 and the insulator 524 function as a gate insulator.
  • the insulator 522 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, the insulator 522 preferably has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 522 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 524.
  • the insulator 522 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 releases oxygen from the oxide 530 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 500 to the oxide 530. Functions as a layer that suppresses.
  • the insulator 522 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 500, and the generation of oxygen deficiency in the oxide 530 can be suppressed. Further, it is possible to prevent the conductor 503 from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 522 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide may be used in a single layer or in a laminated state.
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide
  • problems such as leakage current may occur due to the thinning of the gate insulator.
  • a high-k material for an insulator that functions as a gate insulator it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • insulator 522 a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • PZT lead zirconate titanate
  • strontium titanate SrTiO 3
  • Ba, Sr Ba TiO 3
  • silicon oxide, silicon nitride nitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 522 and the insulator 524 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 524 may be formed in an island shape by superimposing on the oxide 530a. In this case, the insulator 544 is in contact with the side surface of the insulator 524 and the upper surface of the insulator 522.
  • the conductor 542a and the conductor 542b are provided in contact with the upper surface of the oxide 530b.
  • the conductor 542a and the conductor 542b each function as a source electrode or a drain electrode of the transistor 500.
  • Examples of the conductor 542 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and the like. It is preferable to use a nitride containing titanium and aluminum. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lantern and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • hydrogen contained in the oxide 530b or the like may diffuse into the conductor 542a or the conductor 542b.
  • hydrogen contained in the oxide 530b or the like is likely to diffuse into the conductor 542a or the conductor 542b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 542a or the conductor 542b. That is, hydrogen contained in the oxide 530b or the like may be absorbed by the conductor 542a or the conductor 542b.
  • the conductor 542 it is preferable that no curved surface is formed between the side surface of the conductor 542 and the upper surface of the conductor 542.
  • the conductor 542 on which the curved surface is not formed the cross-sectional area of the conductor 542 in the cross section in the channel width direction can be increased.
  • the conductivity of the conductor 542 can be increased and the on-current of the transistor 500 can be increased.
  • the insulator 571a is provided in contact with the upper surface of the conductor 542a, and the insulator 571b is provided in contact with the upper surface of the conductor 542b.
  • the insulator 571 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 571 has a function of suppressing the diffusion of oxygen.
  • the insulator 571 preferably has a function of suppressing the diffusion of oxygen more than the insulator 580.
  • a nitride containing silicon such as silicon nitride may be used.
  • the insulator 571 preferably has a function of capturing impurities such as hydrogen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide or magnesium oxide may be used.
  • an insulator such as aluminum oxide or magnesium oxide
  • the insulator 544 is provided so as to cover the insulator 524, the oxide 530a, the oxide 530b, the conductor 542, and the insulator 571. It is preferable that the insulator 544 has a function of capturing hydrogen and fixing hydrogen. In that case, it is preferable that the insulator 544 includes an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. Further, for example, as the insulator 544, a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used.
  • the conductor 542 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 524 and the insulator 580 from diffusing into the conductor 542. As a result, it is possible to prevent the conductor 542 from being directly oxidized by the oxygen contained in the insulator 524 and the insulator 580 to increase the resistivity and reduce the on-current.
  • the insulator 552 functions as a part of the gate insulator.
  • an insulator that can be used for the above-mentioned insulator 574 may be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • aluminum oxide is used as the insulator 552.
  • the insulator 552 is an insulator having at least oxygen and aluminum.
  • the insulator 552 is provided in contact with the upper surface and the side surface of the oxide 530b, the side surface of the oxide 530a, the side surface of the insulator 524, and the upper surface of the insulator 522. That is, the region overlapping the oxide 530a, the oxide 530b, and the conductor 560 of the insulator 524 is covered with the insulator 552 in the cross section in the channel width direction. As a result, the desorption of oxygen by the oxides 530a and 530b when heat treatment or the like is performed can be blocked by the insulator 552 having a barrier property against oxygen.
  • the insulator 580 and the insulator 550 contain an excessive amount of oxygen, it is possible to prevent the oxygen from being excessively supplied to the oxides 530a and 530b. Therefore, it is possible to prevent the region 530ba and the region 530bb from being excessively oxidized via the region 530bc to cause a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 is provided in contact with the side surfaces of the conductor 542, the insulator 571, the insulator 544, and the insulator 580, respectively. Therefore, it is possible to reduce the oxidation of the side surface of the conductor 542 and the formation of an oxide film on the side surface. As a result, it is possible to suppress a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 554, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 552 is thin.
  • the film thickness of the insulator 552 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 1.0 nm or less, 3.0 nm or less, or 5.0 nm or less. ..
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 552 may have a region having the above-mentioned film thickness at least in a part thereof. Further, the film thickness of the insulator 552 is preferably thinner than the film thickness of the insulator 550. In this case, the insulator 552 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the insulator 552 In order to form the insulator 552 with a thin film thickness as described above, it is preferable to form the insulator by using the ALD method.
  • the ALD method include a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, and a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactor.
  • a thermal ALD Thermal ALD
  • PEALD Laser ALD
  • the ALD method utilizes the characteristics of atoms, which are self-regulating properties, and can deposit atoms layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature. Therefore, the insulator 552 can be formed on the side surface of the opening formed in the insulator 580 or the like with good coverage and with a thin film thickness as described above.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • the quantification of impurities can be performed by using secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the insulator 550 functions as a part of the gate insulator.
  • the insulator 550 is preferably arranged in contact with the upper surface of the insulator 552.
  • the insulator 550 includes silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having pores, and the like. Can be used. In particular, silicon oxide and silicon nitride nitride are preferable because they are heat-stable. In this case, the insulator 550 is an insulator having at least oxygen and silicon.
  • the insulator 550 has a reduced concentration of impurities such as water and hydrogen in the insulator 550.
  • the film thickness of the insulator 550 is preferably 1 nm or more, or 0.5 nm or more, and preferably 15.0 nm or less, or 20 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550 may have a region having the above-mentioned film thickness at least in a part thereof.
  • FIGS. 35A and 35B show a configuration in which the insulator 550 is a single layer
  • the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 550 may have a two-layer laminated structure of the insulator 550a and the insulator 550b on the insulator 550a.
  • the lower insulator 550a is formed by using an insulator that easily permeates oxygen
  • the upper insulator 550b is a diffusion of oxygen. It is preferable to use an insulator having a function of suppressing the above. With such a configuration, it is possible to suppress the diffusion of oxygen contained in the insulator 550a to the conductor 560. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 530. Further, it is possible to suppress the oxidation of the conductor 560 by the oxygen contained in the insulator 550a.
  • the insulator 550a may be provided by using a material that can be used for the above-mentioned insulator 550, and the insulator 550b may be an insulator containing an oxide of one or both of aluminum and hafnium.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • hafnium oxide is used as the insulator 550b.
  • the insulator 550b is an insulator having at least oxygen and hafnium.
  • the film thickness of the insulator 550b is preferably 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550b may have, at least in part, a region having the above-mentioned film thickness.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the insulator 550b.
  • the gate insulator By forming the gate insulator into a laminated structure of the insulator 550a and the insulator 550b, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator. Therefore, the withstand voltage of the insulator 550 can be increased.
  • EOT equivalent oxide film thickness
  • the insulator 554 functions as a part of the gate insulator.
  • the above-mentioned insulator 522 or an insulator that can be used for the insulator 524 may be used.
  • silicon nitride formed by the PEALD method may be used as the insulator 554.
  • the insulator 554 is an insulator having at least nitrogen and silicon.
  • the insulator 554 may further have a barrier property against oxygen. As a result, oxygen contained in the insulator 550 can be suppressed from diffusing into the conductor 560.
  • the insulator 554 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 552, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 554 is thin.
  • the film thickness of the insulator 554 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 554 may have a region having the above-mentioned film thickness at least in a part thereof.
  • the film thickness of the insulator 554 is preferably thinner than the film thickness of the insulator 550.
  • the insulator 554 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the conductor 560 functions as the first gate electrode of the transistor 500.
  • the conductor 560 preferably has a conductor 560a and a conductor 560b arranged on the conductor 560a.
  • the conductor 560a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 560b.
  • the position of the upper part of the conductor 560 substantially coincides with the position of the upper part of the insulator 550.
  • the conductor 560 is shown as a two-layer structure of the conductor 560a and the conductor 560b, but the conductor 560 has a single-layer structure or 3 other than the two-layer structure. It can be a laminated structure with more than one layer.
  • a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 560b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b can have a laminated structure. Specifically, for example, the conductor 560b may have a laminated structure of titanium or titanium nitride and the conductive material.
  • the conductor 560 is self-aligned so as to fill the opening formed in the insulator 580 or the like.
  • the conductor 560 can be reliably arranged in the region between the conductor 542a and the conductor 542b without aligning the conductor 560.
  • the height is preferably lower than the height of the bottom surface of the oxide 530b.
  • the conductor 560 functioning as a gate electrode covers the side surface and the upper surface of the channel forming region of the oxide 530b via an insulator 550 or the like, so that the electric field of the conductor 560 can be applied to the channel forming region of the oxide 530b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 500 can be increased and the frequency characteristics can be improved.
  • the difference is preferably 0 nm or more, 3 nm or more, or 5 nm or more, and preferably 20 nm or less, 50 nm or less, or 100 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 580 is provided on the insulator 544, and an opening is formed in the region where the insulator 550 and the conductor 560 are provided. Further, the upper surface of the insulator 580 may be flattened.
  • the insulator 580 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant As an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 580 is provided, for example, by using the same material as the insulator 516.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the insulator 580 has a reduced concentration of impurities such as water and hydrogen in the insulator 580.
  • the insulator 580 may appropriately use an oxide containing silicon such as silicon oxide and silicon nitride nitride.
  • the insulator 574 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen into the insulator 580 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 574 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 574 is an insulator having at least oxygen and aluminum.
  • the insulator 574 which has a function of capturing impurities such as hydrogen in contact with the insulator 580, hydrogen contained in the insulator 580 and the like can be provided. Impurities can be captured and the amount of hydrogen in the region can be kept constant.
  • the insulator 576 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 580 from above. Insulator 576 is placed on top of insulator 574.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 576.
  • a silicon nitride film having a high density can be formed.
  • silicon nitride formed by the PEALD method or the CVD method may be further laminated on the silicon nitride formed by the sputtering method.
  • one of the first terminal or the second terminal of the transistor 500 is electrically connected to the conductor 540a functioning as a plug, and the other of the first terminal or the second terminal of the transistor 500 is connected to the conductor 540b. It is electrically connected.
  • the conductor 540a and the conductor 540b are collectively referred to as a conductor 540.
  • the conductor 540a is provided in a region overlapping with the conductor 542a. Specifically, in the region overlapping with the conductor 542a, the insulator 571, the insulator 544, the insulator 580, the insulator 574, the insulator 576, and the insulator 581 shown in FIG. 35A, and the insulator further shown in FIG. 34. An opening is formed in the 582 and the insulator 586, and the conductor 540a is provided inside the opening. Further, the conductor 540b is provided, for example, in a region overlapping with the conductor 542b.
  • An opening is formed in the 582 and the insulator 586, and the conductor 540b is provided inside the opening. The insulator 582 and the insulator 586 will be described later.
  • an insulator 541a may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542a and the conductor 540a. ..
  • an insulator 541b may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542b and the conductor 540b.
  • the insulator 541a and the insulator 541b are collectively referred to as an insulator 541.
  • the conductor 540a and the conductor 540b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 540a and the conductor 540b may have a laminated structure.
  • the conductor 540 has a laminated structure
  • the insulator 574, the insulator 576, the insulator 581, the insulator 580, the insulator 544, and the first conductor arranged in the vicinity of the insulator 571 are included in the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated state. Further, it is possible to prevent impurities such as water and hydrogen contained in the layer above the insulator 576 from being mixed into the oxide 530 through the conductor 540a and the conductor 540b.
  • a barrier insulating film that can be used for the insulator 544 or the like may be used.
  • insulators such as silicon nitride, aluminum oxide, and silicon nitride may be used. Since the insulator 541a and the insulator 541b are provided in contact with the insulator 574, the insulator 576, and the insulator 571, impurities such as water and hydrogen contained in the insulator 580 and the like are contained in the conductor 540a and the conductor 540b. It is possible to prevent the oxide from being mixed with the oxide 530. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b.
  • the first insulator in contact with the inner wall of the opening such as the insulator 580 and the second insulator inside the first insulator are against oxygen. It is preferable to use a barrier insulating film in combination with a barrier insulating film against hydrogen.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • silicon nitride formed by the PEALD method may be used as the second insulator.
  • the transistor 500 shows a configuration in which the first insulator of the insulator 541 and the second conductor of the insulator 541 are laminated
  • the present invention is not limited to this.
  • the insulator 541 may be provided as a single layer or a laminated structure having three or more layers.
  • the configuration in which the first conductor of the conductor 540 and the second conductor of the conductor 540 are laminated is shown, but the present invention is not limited to this.
  • the conductor 540 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductor 610, a conductor 612, or the like which is in contact with the upper part of the conductor 540a and the upper part of the conductor 540b and functions as wiring may be arranged.
  • the conductor 610 and the conductor 612 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may also have a laminated structure.
  • the conductor may be titanium or a laminate of titanium nitride and the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the structure of the transistor included in the semiconductor device of the present invention is not limited to the transistor 500 shown in FIGS. 34, 35A, 35B, and 36.
  • the structure of the transistor included in the semiconductor device of the present invention may be changed depending on the situation.
  • the transistor 500 shown in FIGS. 34, 35A, 35B, and 36 may have the configuration shown in FIG. 38.
  • the transistor of FIG. 38 differs from the transistor 500 shown in FIGS. 34, 35A, 35B, and 36 in that it has oxides 543a and 543b.
  • the oxide 543a and the oxide 543b are collectively referred to as an oxide 543.
  • the cross section of the transistor in FIG. 38 in the channel width direction can be the same as the cross section of the transistor 500 shown in FIG. 35B.
  • the oxide 543a is provided between the oxide 530b and the conductor 542a, and the oxide 543b is provided between the oxide 530b and the conductor 542b.
  • the oxide 543a is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542a.
  • the oxide 543b is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542b.
  • the oxide 543 preferably has a function of suppressing the permeation of oxygen.
  • the oxide 543 is placed between the conductor 542 and the oxide 530b. It is preferable because the electric resistance is reduced. With such a configuration, the electrical characteristics, field effect mobility, and reliability of the transistor 500 may be improved.
  • a metal oxide having an element M may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • the oxide 543 preferably has a higher concentration of the element M than the oxide 530b.
  • gallium oxide may be used as the oxide 543.
  • a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the film thickness of the oxide 543 is preferably 0.5 nm or more, or 1 nm or more, and preferably 2 nm or less, 3 nm or less, or 5 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the oxide 543 preferably has crystallinity. When the oxide 543 has crystallinity, the release of oxygen in the oxide 530 can be suitably suppressed. For example, as the oxide 543, if it has a crystal structure such as a hexagonal crystal, it may be possible to suppress the release of oxygen in the oxide 530.
  • An insulator 582 is provided on the insulator 581, and an insulator 586 is provided on the insulator 582.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen, hydrogen and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582. For example, it is preferable to use a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • FIGS. 34 and 36 The wiring or plug around the capacitive element 600 and its surroundings will be described.
  • a capacitive element 600, wiring, and / or a plug are provided above the transistor 500 shown in FIGS. 34 and 36.
  • the capacitive element 600 has, for example, a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 610 is provided on one of the conductors 540a or 540b, the conductor 546, and the insulator 586.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • the conductor 612 is provided on the other of the conductor 540a or the conductor 540b and on the insulator 586.
  • the conductor 612 has a function as a plug, wiring, a terminal, etc. for electrically connecting the transistor 500 and the transistor 500.
  • the conductor 612 can be the wiring WAD or the wiring WBD in the arithmetic circuit MAC5 described in the first embodiment.
  • the conductor 612 and the conductor 610 may be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to the conductor having a high conductivity may be formed between the conductor having a barrier property and the conductor having a high conductivity.
  • An insulator 630 is provided on the insulator 586 and the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes of the capacitive element 600.
  • Examples of the insulator 630 include silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride.
  • Aluminum oxide or the like can be used.
  • the insulator 630 can be provided as a laminated layer or a single layer by using the above-mentioned materials.
  • hafnium oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • hafnium nitride as its composition refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • the capacitive element 600 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved. It is possible to suppress electrostatic breakdown of the element 600.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may include, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST). Insulators containing high-k material may be used in single layers or in layers. Further, as the insulator 630, a compound containing hafnium and zirconium may be used. As the miniaturization and high integration of semiconductor devices progress, problems such as leakage current of transistors and / or capacitive elements may occur due to the thinning of the gate insulator and the dielectric used for the capacitive element.
  • the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • a material having ferroelectricity may be used as the insulator 630. Examples of the material having strong dielectric property include a mixed crystal of hafnium oxide and zirconium oxide (also referred to as “HZO”), or element J (element J is silicon (Si), aluminum (Al), gadolinium) in hafnium oxide.
  • insulator 630 a piezoelectric ceramic having a perovskite structure may be used.
  • PZT lead zirconate titanate
  • SBT strontium bismuthate tantanate
  • BFO bismuth ferrite
  • barium titanate may be used.
  • YSZ yttria-stabilized zirconia
  • PbTiO X barium titanate strontium (BST), strontium titanate, or the like may be used.
  • the conductor 620 is provided so as to be superimposed on the conductor 610 via the insulator 630.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • the conductor 620 can be the wiring XAL or the wiring XBL in the arithmetic circuit MAC5 described in the first embodiment.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. Further, when it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum) or the like, which are low resistance metal materials, may be used. Further, for example, as the conductor 620, a material applicable to the conductor 610 can be used. Further, the conductor 620 may have a laminated structure of two or more layers instead of a single layer structure.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • the insulator 640 for example, it is preferable to use a film having a barrier property so that hydrogen, impurities and the like do not diffuse in the region where the transistor 500 is provided. Therefore, the same material as the insulator 324 can be used.

Abstract

回路面積が小さく、消費電力が小さい半導体装置を提供する。 第１乃至第４セルと、カレントミラー回路と、第１乃至第４配線と、を有する半導体装置であって、第１乃至第４セルのそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。第１乃至第４セルのそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。第１配線は、第１セル及び第２セルの第２トランジスタの第１端子に電気的に接続され、第２配線は、第３セル及び第４セルの第２トランジスタの第１端子に電気的に接続され、第３配線は、第１セル及び第３セルの容量の第２端子に電気的に接続され、第４配線は、第２セル及び第４セルの容量の第２端子に電気的に接続されている。カレントミラー回路は、第１配線と、第２配線と、に電気的に接続されている。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。人工ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。
　積和演算を実行する回路として、ＯＳトランジスタ（酸化物半導体トランジスタと呼称する場合がある。）が用いられたメモリセルを利用する発明が、例えば、特許文献１に開示されている。ＯＳトランジスタは、チャネル形成領域に金属酸化物半導体を有するトランジスタのことであって、オフ電流が極小であることが報告されている（例えば、非特許文献１、２）。また、ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタ（Ｓｉがチャネル形成領域に含まれているトランジスタ）のＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である（例えば、非特許文献４）。
特開２０１７−１６８０９９号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"Ｌｏｗ　Ｐｏｗｅｒ　ＬＣ　Ｄｉｓｐｌａｙ　Ｕｓｉｎｇ　Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ　ＴＦＴｓ　Ｂａｓｅｄ　ｏｎ　Ｖａｒｉａｂｌｅ　Ｆｒａｍｅ　Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ　Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６−６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．，"Ｅｍｂｅｄｄｅｄ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｉｅｓ：Ａ　Ｋｅｙ　Ｅｎａｂｌｅｒ　ｆｏｒ　Ｌｏｗ−Ｐｏｗｅｒ　ＵＬＳＩ，"ＥＣＳ　Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９−１５６（２０１７）．
　積和演算をデジタル回路で実行する場合、乗数となるデジタルデータ（乗数データ）と被乗数となるデジタルデータ（被乗数データ）の乗算をデジタル乗算回路にて実行する。その後、当該乗算で得られたデジタルデータ（積データ）の加算をデジタル加算回路にて実行し、当該積和演算の結果としてデジタルデータ（積和データ）を取得する。デジタル乗算回路、及びデジタル加算回路は、多ビットの演算を取り扱える仕様であることが好ましい。しかしながら、この場合、デジタル乗算回路、及びデジタル加算回路のそれぞれの回路規模が大きくなる場合があり、演算回路全体の回路面積の増大と消費電力の増大に繋がる恐れがある。
　また、人工ニューラルネットワークでは、積和演算の他に活性化関数の演算が行われる。活性化関数の演算をデジタル回路で実行する仕様とした場合、上述したとおり、演算回路全体の回路面積の増大と、また、消費電力の増大に繋がる恐れがある。また、積和演算をデジタル乗算回路、及びデジタル加算回路でなくアナログ回路で実行した場合、当該アナログ回路によって出力された演算結果はアナログ信号となるため、当該演算結果を活性化関数の演算を行うデジタル回路に入力するには、一度アナログ信号からデジタル信号に変換する必要がある。更に、当該デジタル回路は、活性化関数の演算結果をデジタル信号として出力するため、当該演算結果を用いて再度積和演算を行うには、当該アナログ回路に入力するために、当該演算結果のデジタル信号をアナログ信号に変換する必要がある。特に、人工ニューラルネットワークでは、積和演算と活性化関数の演算が繰り返し行われるため、アナログ回路とデジタル回路とを混在した回路では、デジタル信号とアナログ信号との変換も頻繁に行われる。このため、デジタル信号とアナログ信号との変換を行う回路の消費電力も増大する場合がある。
　本発明の一態様は、積和演算、及び／又は活性化関数の演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。
　又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する電子機器を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお、他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、カレントミラー回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有する半導体装置である。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。第１セルの第２トランジスタの第１端子は、第１配線に電気的に接続され、第１セルの容量の第２端子は、第３配線に電気的に接続されている。第２セルの第２トランジスタの第１端子は、第１配線に電気的に接続され、第２セルの容量の第２端子は、第４配線に電気的に接続されている。第３セルの第２トランジスタの第１端子は、第２配線に電気的に接続され、第３セルの容量の第２端子は、第３配線に電気的に接続されている。第４セルの第２トランジスタの第１端子は、第２配線に電気的に接続され、第４セルの容量の第２端子は、第４配線に電気的に接続されている。カレントミラー回路は、第１配線と、第２配線と、に電気的に接続され、カレントミラー回路は、第１配線の電位に応じた電流を第２配線に流す機能を有する。第１データは、第１電位と第２電位の差分に応じて定められるものとし、第２データは、第３電位と第４電位の差分に応じて定められるものとする。第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第３配線に第３電位が入力され、かつ第４配線に第４電位が入力されることで、カレントミラー回路から第２配線に流れる電流量から、第２配線から第３セルの第２トランジスタの第１端子に流れる電流量と、第２配線から第４セルの第２トランジスタの第１端子に流れる電流量と、を引いた電流量は、第１データと第２データとの積に応じた量となる。
（２）
　又は、本発明の一態様は、ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、カレントミラー回路と、第１配線と、第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有する半導体装置である。ｍ個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。ｍ個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。ｍ個の第１セルのそれぞれの第２トランジスタの第１端子は、第１配線に電気的に接続され、ｉ個目（ｉは１以上ｍ以下の整数である。）の第１セルの容量の第２端子は、ｉ本目の第３配線に電気的に接続されている。ｍ個の第２セルのそれぞれの第２トランジスタの第１端子は、第１配線に電気的に接続され、ｉ個目の第２セルの容量の第２端子は、ｉ本目の第４配線に電気的に接続されている。ｍ個の第３セルのそれぞれの第２トランジスタの第１端子は、第２配線に電気的に接続され、ｉ個目の第３セルの容量の第２端子は、ｉ本目の第３配線に電気的に接続されている。ｍ個の第４セルのそれぞれの第２トランジスタの第１端子は、第２配線に電気的に接続され、ｉ個目の第４セルの容量の第２端子は、ｉ本目の第４配線に電気的に接続されている。カレントミラー回路は、第１配線と、第２配線と、に電気的に接続され、カレントミラー回路は、第１配線の電位に応じた電流を第２配線に流す機能を有する。ｉ本目の第３配線に電気的に接続されている第１セルと第３セルのそれぞれにおいて、第１セルは、第１セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有する。また、ｉ本目の第４配線に電気的に接続されている第２セルと第４セルのそれぞれにおいて、第２セルは、第２セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有する。ｉ本目の第３配線にＶＸα［ｉ］の電位が入力され、ｉ本目の第４配線にＶＸβ［ｉ］の電位が入力されることで、カレントミラー回路から第２配線に流れる電流量から、第２配線からｍ個の第３セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和、及び第２配線からｍ個の第４セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量は、式（Ａ１）の値に応じた量となる。
Figure JPOXMLDOC01-appb-M000005
（３）
　又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１電流源と、第２電流源と、減算回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有する半導体装置である。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。第１セルの第２トランジスタの第１端子は、第１配線に電気的に接続され、第１セルの容量の第２端子は、第３配線に電気的に接続されている。第２セルの第２トランジスタの第１端子は、第１配線に電気的に接続され、第２セルの容量の第２端子は、第４配線に電気的に接続されている。第３セルの第２トランジスタの第１端子は、第２配線に電気的に接続され、第３セルの容量の第２端子は、第３配線に電気的に接続されている。第４セルの第２トランジスタの第１端子は、第２配線に電気的に接続され、第４セルの容量の第２端子は、第４配線に電気的に接続されている。第１電流源は、第１配線に電気的に接続され、第２電流源は、第２配線に電気的に接続されている。なお、第１電流源が第１配線に流す電流量は、第２電流源が第２配線に流す電流量の０．９倍以上１．１倍以下である。また、減算回路の第１入力端子は、第１配線に電気的に接続され、減算回路の第２入力端子は、第２配線に電気的に接続されている。第１データは、第１電位と第２電位の差分に応じて定められるものとし、第２データは、第３電位と第４電位の差分に応じて定められるものとする。第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第３配線に第３電位が入力され、第４配線に第４電位が入力されることで、第１電流源から第１配線に流れる電流量から、第１配線から第１セル、及び第２セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第１入力端子に入力され、かつ第２電流源から第２配線に流れる電流量から、第２配線から第３セル、及び第４セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第２入力端子に入力される。これにより、減算回路の出力端子から、第１データと第２データとの積に応じた電圧が出力される。
（４）
　本発明の一態様は、ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、第１電流源と、第２電流源と、減算回路と、第１配線と、第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有する半導体装置である。ｍ個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。ｍ個の第１セルのそれぞれの第２トランジスタの第１端子は、第１配線に電気的に接続され、ｉ個目（ｉは１以上ｍ以下の整数である。）の第１セルの容量の第２端子は、ｉ本目の第３配線に電気的に接続されている。ｍ個の第２セルのそれぞれの第２トランジスタの第１端子は、第１配線に電気的に接続され、ｉ個目の第２セルの容量の第２端子は、ｉ本目の第４配線に電気的に接続されている。ｍ個の第３セルのそれぞれの第２トランジスタの第１端子は、第２配線に電気的に接続され、ｉ個目の第３セルの容量の第２端子は、ｉ本目の第３配線に電気的に接続されている。ｍ個の第４セルのそれぞれの第２トランジスタの第１端子は、第２配線に電気的に接続され、ｉ個目の第４セルの容量の第２端子は、ｉ本目の第４配線に電気的に接続されている。第１電流源は、第１配線に電気的に接続され、第２電流源は、第２配線に電気的に接続されている。なお、第１電流源が第１配線に流す電流量は、第２電流源が第２配線に流す電流量の０．９倍以上１．１倍以下である。減算回路の第１入力端子は、第１配線に電気的に接続され、減算回路の第２入力端子は、第２配線に電気的に接続されている。ｉ本目の第３配線に電気的に接続されている第１セルと第３セルのそれぞれにおいて、第１セルは、第１セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有する。ｉ本目の第４配線に電気的に接続されている第２セルと第４セルのそれぞれにおいて、第２セルは、第２セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有する。ｉ本目の第３配線にＶＸα［ｉ］の電位が入力され、ｉ本目の第４配線にＶＸβ［ｉ］の電位が入力されることで、第１電流源から第１配線に流れる電流量から、第１配線からｍ個の第１セル、及び第２セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第１入力端子に入力され、第２電流源から第２配線に流れる電流量から、第２配線からｍ個の第３セル、及び第４セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第２入力端子に入力される。これにより、減算回路の出力端子には、式（Ａ２）の値に応じた電圧が出力される。
Figure JPOXMLDOC01-appb-M000006
（５）
　又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、を有する半導体装置である。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。また、第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続され、第１トランジスタのゲートは、第１配線に電気的に接続されている。また、第２配線は、第１セルの第１トランジスタの第２端子と、第４セルの第１トランジスタの第２端子と、に電気的に接続され、第３配線は、第２セルの第１トランジスタの第２端子と、第３セルの第１トランジスタの第２端子と、に電気的に接続されている。
（６）
　又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、第６配線と、第７配線と、を有する半導体装置である。また、第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。第１セルの第２トランジスタの第１端子は、第４配線に電気的に接続され、第１セルの容量の第２端子は、第６配線に電気的に接続され、第１セルの第１トランジスタの第２端子は、第２配線に電気的に接続され、第１セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。第２セルの第２トランジスタの第１端子は、第４配線に電気的に接続され、第２セルの容量の第２端子は、第７配線に電気的に接続され、第２セルの第１トランジスタの第２端子は、第３配線に電気的に接続され、第２セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。第３セルの第２トランジスタの第１端子は、第５配線に電気的に接続され、第３セルの容量の第２端子は、第６配線に電気的に接続され、第３セルの第１トランジスタの第２端子は、第３配線に電気的に接続され、第３セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。第４セルの第２トランジスタの第１端子は、第５配線に電気的に接続され、第４セルの容量の第２端子は、第７配線に電気的に接続され、第４セルの第１トランジスタの第２端子は、第２配線に電気的に接続され、第４セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。
（７）
　又は、本発明の一態様は、上記（６）において、カレントミラー回路を有する構成とすることが好ましい。また、カレントミラー回路は、第４配線と、第５配線と、に電気的に接続されていることが好ましい。なお、カレントミラー回路は、第４配線の電位に応じた電流を第５配線に流す機能を有する。
（８）
　又は、本発明の一態様は、上記（７）において、第１データと第２データの積を行う構成とすることが好ましい。なお、第１データは、第１電位と第２電位の差分に応じて定められ、第２データは、第３電位と第４電位の差分に応じて定められるものとする。また、第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第６配線に第３電位が入力され、第７配線に第４電位が入力されることで、カレントミラー回路から第５配線に流れる電流量から、第５配線から第３セルの第２トランジスタの第１端子に流れる電流量と、第５配線から第４セルの第２トランジスタの第１端子に流れる電流量と、を引いた電流量は、第１データと第２データとの積に応じた量となる。
（９）
　又は、本発明の一態様は、上記（６）において、第１電流源と、第２電流源と、減算回路と、を有する構成とすることが好ましい。また、第１電流源は、第４配線に電気的に接続され、第２電流源は、第５配線に電気的に接続されていることが好ましい。また、減算回路の第１入力端子は、第４配線に電気的に接続され、減算回路の第２入力端子は、第５配線に電気的に接続されていることが好ましい。また、第１電流源が第４配線に流す電流量は、第２電流源が第５配線に流す電流量の０．９倍以上１．１倍以下であることが好ましい。
（１０）
　又は、本発明の一態様は、上記（９）において、第１データと第２データの積を行う構成とすることが好ましい。なお、第１データは、第１電位と第２電位の差分に応じて定められ、第２データは、第３電位と第４電位の差分に応じて定められるものとする。また、第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第６配線に第３電位が入力され、第７配線に第４電位が入力されることで、第１電流源から第４配線に流れる電流量から、第４配線から第１セル、及び第２セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第１入力端子に入力され、かつ第２電流源から第５配線に流れる電流量から、第５配線から第３セル、及び第４セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第２入力端子に入力される。これにより、減算回路の出力端子から、第１データと第２データとの積に応じた電圧が出力される。
（１１）
　又は、本発明の一態様は、ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、カレントミラー回路と、ｍ本の第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、ｍ本の第６配線と、ｍ本の第７配線と、を有する半導体装置である。また、ｍ個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。ｍ個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。ｍ個の第１セルのそれぞれの第２トランジスタの第１端子は、第４配線に電気的に接続され、ｉ個目（ｉは１以上ｍ以下の整数である。）の第１セルの容量の第２端子は、ｉ本目の第６配線に電気的に接続され、ｍ個の第１セルのそれぞれの第１トランジスタの第２端子は、第２配線に電気的に接続され、ｉ個目の第１セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。ｍ個の第２セルのそれぞれの第２トランジスタの第１端子は、第４配線に電気的に接続され、ｉ個目の第２セルの容量の第２端子は、ｉ本目の第７配線に電気的に接続され、ｍ個の第２セルのそれぞれの第１トランジスタの第２端子は、第３配線に電気的に接続され、ｉ個目の第２セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。ｍ個の第３セルのそれぞれの第２トランジスタの第１端子は、第５配線に電気的に接続され、ｉ個目の第３セルの容量の第２端子は、ｉ本目の第６配線に電気的に接続され、ｍ個の第３セルのそれぞれの第１トランジスタの第２端子は、第３配線に電気的に接続され、ｉ個目の第３セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。ｍ個の第４セルのそれぞれの第２トランジスタの第１端子は、第５配線に電気的に接続され、ｉ個目の第４セルの容量の第２端子は、ｉ本目の第７配線に電気的に接続され、ｍ個の第４セルのそれぞれの第１トランジスタの第２端子は、第２配線に電気的に接続され、ｉ個目の第４セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。更に、カレントミラー回路は、第４配線と、第５配線と、に電気的に接続されている。また、カレントミラー回路は、第４配線の電位に応じた電流を第５配線に流す機能を有する。また、ｉ本目の第６配線に電気的に接続されている第１セルと第３セルのそれぞれにおいて、第１セルは、第１セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有する。また、ｉ本目の第７配線に電気的に接続されている第２セルと第４セルのそれぞれにおいて、第２セルは、第２セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有する。ｉ本目の第６配線にＶＸα［ｉ］の電位が入力され、ｉ本目の第７配線にＶＸβ［ｉ］の電位が入力されることで、カレントミラー回路から第５配線に流れる電流量から、第５配線からｍ個の第３セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和、及び第５配線からｍ個の第４セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量は、式（Ａ３）の値に応じた量となる。
Figure JPOXMLDOC01-appb-M000007
（１２）
　又は、本発明の一態様は、ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、第１電流源と、第２電流源と、減算回路と、ｍ本の第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、ｍ本の第６配線と、ｍ本の第７配線と、を有する半導体装置である。また、ｍ個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。ｍ個の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。ｍ個の第１セルのそれぞれの第２トランジスタの第１端子は、第４配線に電気的に接続され、ｉ個目（ｉは１以上ｍ以下の整数である。）の第１セルの容量の第２端子は、ｉ本目の第６配線に電気的に接続され、ｍ個の第１セルのそれぞれの第１トランジスタの第２端子は、第２配線に電気的に接続され、ｉ個目の第１セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。ｍ個の第２セルのそれぞれの第２トランジスタの第１端子は、第４配線に電気的に接続され、ｉ個目の第２セルの容量の第２端子は、ｉ本目の第７配線に電気的に接続され、ｍ個の第２セルのそれぞれの第１トランジスタの第２端子は、第３配線に電気的に接続され、ｉ個目の第２セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。ｍ個の第３セルのそれぞれの第２トランジスタの第１端子は、第５配線に電気的に接続され、ｉ個目の第３セルの容量の第２端子は、ｉ本目の第６配線に電気的に接続され、ｍ個の第３セルのそれぞれの第１トランジスタの第２端子は、第３配線に電気的に接続され、ｉ個目の第３セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。ｍ個の第４セルのそれぞれの第２トランジスタの第１端子は、第５配線に電気的に接続され、ｉ個目の第４セルの容量の第２端子は、ｉ本目の第７配線に電気的に接続され、ｍ個の第４セルのそれぞれの第１トランジスタの第２端子は、第２配線に電気的に接続され、ｉ個目の第４セルの第１トランジスタのゲートは、ｉ本目の第１配線に電気的に接続されている。更に、第１電流源は、第４配線に電気的に接続され、第２電流源は、第５配線に電気的に接続されている。また、第１電流源が第４配線に流す電流量は、第２電流源が第５配線に流す電流量の０．９倍以上１．１倍以下である。また、減算回路の第１入力端子は、第４配線に電気的に接続され、減算回路の第２入力端子は、第５配線に電気的に接続されている。ｉ本目の第６配線に電気的に接続されている第１セルと第３セルのそれぞれにおいて、第１セルは、第１セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有する。また、ｉ本目の第７配線に電気的に接続されている第２セルと第４セルのそれぞれにおいて、第２セルは、第２セルの容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有する。ｉ本目の第６配線にＶＸα［ｉ］の電位が入力され、ｉ本目の第７配線にＶＸβ［ｉ］の電位が入力されることで、第１電流源から第４配線に流れる電流量から、第４配線からｍ個の第１セル、及び第２セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第１入力端子に入力され、第２電流源から第５配線に流れる電流量から、第５配線からｍ個の第３セル、及び第４セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第２入力端子に入力される。これにより、減算回路の出力端子から、式（Ａ４）の値に応じた電圧が出力される。
Figure JPOXMLDOC01-appb-M000008
（１３）
　又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１カレントミラー回路と、第２カレントミラー回路と、第３カレントミラー回路と、を有する半導体装置である。また、第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。また、第１セルの第１トランジスタのゲートは、第２セルの第１トランジスタのゲートと、第３セルの第１トランジスタのゲートと、第４セルの第１トランジスタのゲートと、に電気的に接続されている。第１カレントミラー回路の第１端子は、第１セルの第２トランジスタの第１端子に電気的に接続され、第１カレントミラー回路の第２端子は、第４セルの第２トランジスタの第１端子に電気的に接続されている。第２カレントミラー回路の第１端子は、第３セルの第２トランジスタの第１端子に電気的に接続され、第２カレントミラー回路の第２端子は、第２セルの第２トランジスタの第１端子に電気的に接続されている。第３カレントミラー回路の第１端子は、第２セルの第２トランジスタの第１端子に電気的に接続され、第３カレントミラー回路の第２端子は、第４セルの第２トランジスタの第１端子に電気的に接続されている。また、第１カレントミラー回路は、第１カレントミラー回路の第１端子の電位に応じた電流を、第１カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有する。また、第２カレントミラー回路は、第２カレントミラー回路の第１端子の電位に応じた電流を、第２カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有する。また、第３カレントミラー回路は、第３カレントミラー回路の第１端子の電位に応じた電流を、第３カレントミラー回路の第１端子、及び第２端子から内部に流す機能を有する。
（１４）
　又は、本発明の一態様は、上記（１３）において、第１セルの容量の第２端子が、第３セルの容量の第２端子に電気的に接続され、第１セルの第１トランジスタの第２端子が、第４セルの第１トランジスタの第２端子に電気的に接続され、第２セルの容量の第２端子が、第４セルの容量の第２端子に電気的に接続され、第２セルの第１トランジスタの第２端子が、第３セルの第１トランジスタの第２端子に電気的に接続されている構成とすることが好ましい。
（１５）
　又は、本発明の一態様は、上記（１４）において、第１データと第２データの積を行う構成とすることが好ましい。なお、第１データは、第１電位と第２電位の差分に応じて定められ、第２データは、第３電位と第４電位の差分に応じて定められるものとする。また、第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第１セルの容量の第２端子、及び第３セルの容量の第２端子のそれぞれに第３電位が入力され、第２セルの容量の第２端子、及び第４セルの容量の第２端子のそれぞれに第４電位が入力されることで、第１カレントミラー回路の第２端子から流れる電流量から、第４セルの第２トランジスタの第１端子に流れる電流量と、第３カレントミラー回路の第３端子と流れる電流量と、を引いた電流量は、第１データと第２データとの積に応じた量となる。
（１６）
　又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１カレントミラー回路と、第２カレントミラー回路と、第３カレントミラー回路と、第４カレントミラー回路と、を有する半導体装置である。また、第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続されている。また、第１セルの第１トランジスタのゲートは、第２セルの第１トランジスタのゲートと、第３セルの第１トランジスタのゲートと、第４セルの第１トランジスタのゲートと、に電気的に接続されている。第１カレントミラー回路の第１端子は、第１セルの第２トランジスタの第１端子に電気的に接続され、第１カレントミラー回路の第２端子は、第４セルの第２トランジスタの第１端子に電気的に接続されている。第２カレントミラー回路の第１端子は、第３セルの第２トランジスタの第１端子に電気的に接続され、第２カレントミラー回路の第２端子は、第３カレントミラー回路の第１端子に電気的に接続されている。第３カレントミラー回路の第２端子は、第４セルの第２トランジスタの第１端子に電気的に接続されている。第４カレントミラー回路の第１端子は、第２セルの第２トランジスタの第１端子に電気的に接続され、第４カレントミラー回路の第２端子は、第４セルの第２トランジスタの第１端子に電気的に接続されている。第１カレントミラー回路は、第１カレントミラー回路の第１端子の電位に応じた電流を、第１カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有する。また、第２カレントミラー回路は、第２カレントミラー回路の第１端子の電位に応じた電流を、第２カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有する。また、第３カレントミラー回路は、第３カレントミラー回路の第１端子の電位に応じた電流を、第３カレントミラー回路の第１端子、及び第２端子から内部に流す機能を有する。また、第４カレントミラー回路は、第４カレントミラー回路の第１端子の電位に応じた電流を、第４カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有する。
（１７）
　又は、本発明の一態様は、上記（１６）において、第１セルの容量の第２端子は、第３セルの容量の第２端子に電気的に接続され、第１セルの第１トランジスタの第２端子は、第４セルの第１トランジスタの第２端子に電気的に接続され、第２セルの容量の第２端子は、第４セルの容量の第２端子に電気的に接続され、第２セルの第１トランジスタの第２端子は、第３セルの第１トランジスタの第２端子に電気的に接続されている構成とすることが好ましい。
（１８）
　又は、本発明の一態様は、上記（１７）において、第１データと第２データの積を行う構成とすることが好ましい。なお、第１データは、第１電位と第２電位の差分に応じて定められ、第２データは、第３電位と第４電位の差分に応じて定められるものとする。また、第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第１セルの容量の第２端子、及び第３セルの容量の第２端子のそれぞれに第３電位が入力され、第２セルの容量の第２端子、及び第４セルの容量の第２端子のそれぞれに第４電位が入力されることで、第１カレントミラー回路の第２端子から流れる電流量と、第４カレントミラー回路の第２端子から流れる電流量と、の和から、第４セルの第２トランジスタの第１端子に流れる電流量と、第３カレントミラー回路の第３端子と流れる電流量と、を引いた電流量は、第１データと第２データとの積に応じた量となる。
（１９）
　又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、を有する半導体装置である。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。特に、第２セルと、第３セルと、が有する容量は、強誘電性を有しうる材料を有する。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続され、第１トランジスタのゲートは、第１配線に電気的に接続されている。また、第２配線は、第１セルの第１トランジスタの第２端子と、第４セルの第１トランジスタの第２端子と、に電気的に接続され、第３配線は、第２セルの第１トランジスタの第２端子と、第３セルの第１トランジスタの第２端子と、に電気的に接続されている。
（２０）
　又は、本発明の一態様は、上記（１９）において、強誘電性を有しうる材料は、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする。）、イットリア安定化ジルコニア、チタン酸バリウム、ＰｂＴｉＯＸ、チタン酸ジルコン酸鉛、チタン酸バリウムストロンチウム、チタン酸ストロンチウム、タンタル酸ビスマス酸ストロンチウムから選ばれた一、又は複数の材料を有する構成とすることが好ましい。
（２１）
　又は、本発明の一態様は、第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、第６配線と、第７配線と、を有する半導体装置である。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有する。特に、第２セルと、第３セルと、が有する容量は、強誘電性を有しうる材料を有する。第１セルと、第２セルと、第３セルと、第４セルと、のそれぞれにおいて、第１トランジスタの第１端子は、容量の第１端子と、第２トランジスタのゲートと、に電気的に接続され、第１セルの第１トランジスタの第２端子は、第２配線に電気的に接続されている。また、第１セルの容量の第２端子は、第６配線に電気的に接続され、第１セルの第２トランジスタの第１端子は、第４配線に電気的に接続され、第１セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。また、第２セルの第１トランジスタの第２端子は、第３配線に電気的に接続され、第２セルの容量の第２端子は、第７配線に電気的に接続され、第２セルの第２トランジスタの第１端子は、第４配線に電気的に接続され、第２セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。また、第３セルの第１トランジスタの第２端子は、第３配線に電気的に接続され、第３セルの容量の第２端子は、第６配線に電気的に接続され、第３セルの第２トランジスタの第１端子は、第５配線に電気的に接続され、第３セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。また、第４セルの第１トランジスタの第２端子は、第２配線に電気的に接続され、第４セルの容量の第２端子は、第７配線に電気的に接続され、第４セルの第２トランジスタの第１端子は、第５配線に電気的に接続され、第４セルの第１トランジスタのゲートは、第１配線に電気的に接続されている。
（２２）
　又は、本発明の一態様は、上記（２１）において、強誘電性を有しうる材料は、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする。）、イットリア安定化ジルコニア、チタン酸バリウム、ＰｂＴｉＯＸ、チタン酸ジルコン酸鉛、チタン酸バリウムストロンチウム、チタン酸ストロンチウム、タンタル酸ビスマス酸ストロンチウムから選ばれた一、又は複数の材料を有する構成とすることが好ましい。
（２３）
　又は、本発明の一態様は、上記（２１）、又は（２２）において、第１回路と、第２回路と、を有する構成とすることが好ましい。特に、当該構成は、第２配線が第１回路に電気的に接続され、第３配線が第２回路に電気的に接続され、第１回路がアナログデジタル変換回路を有し、第２回路が電圧源を有する構成とすることが好ましい。
（２４）
　又は、本発明の一態様は、上記（２１）乃至（２３）のいずれか一において、カレントミラー回路を有する構成とすることが好ましい。特に、当該構成は、カレントミラー回路が第４配線と、第５配線と、に電気的に接続され、カレントミラー回路が第４配線の電位に応じた電流を第５配線に流す機能を有する構成とすることが好ましい。
（２５）
　又は、本発明の一態様は、上記（２４）において、第１データと第２データの積を行う構成とすることが好ましい。なお、第１データは、第１電位と第２電位の差分に応じて定められ、第２データは、第３電位と第４電位の差分に応じて定められるものとする。また、第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第６配線に第３電位が入力され、第７配線に第４電位が入力されることで、カレントミラー回路から第５配線に流れる電流量から、第５配線から第３セルの第２トランジスタの第１端子に流れる電流量と、第５配線から第４セルの第２トランジスタの第１端子に流れる電流量と、を引いた電流量は、第１データと第２データとの積に応じた量となる。
（２６）
　又は、本発明の一態様は、上記（２１）、又は（２２）において、第１電流源と、第２電流源と、減算回路と、を有する構成とすることが好ましい。また、第１電流源は、第４配線に電気的に接続され、第２電流源は、第５配線に電気的に接続されていることが好ましい。また、減算回路の第１入力端子は、第４配線に電気的に接続され、減算回路の第２入力端子は、第５配線に電気的に接続されていることが好ましい。また、第１電流源が第４配線に流す電流量は、第２電流源が第５配線に流す電流量の０．９倍以上１．１倍以下であることが好ましい。
（２７）
　又は、本発明の一態様は、上記（２６）において、第１データと第２データの積を行う構成とすることが好ましい。なお、第１データは、第１電位と第２電位の差分に応じて定められ、第２データは、第３電位と第４電位の差分に応じて定められるものとする。また、第１セルは、第１セルの容量の第１端子に第１電位を保持する機能を有し、第２セルは、第２セルの容量の第１端子に第２電位を保持する機能を有し、第３セルは、第３セルの容量の第１端子に第２電位を保持する機能を有し、第４セルは、第４セルの容量の第１端子に第１電位を保持する機能を有する。第６配線に第３電位が入力され、第７配線に第４電位が入力されることで、第１電流源から第４配線に流れる電流量から、第４配線から第１セル、及び第２セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第１入力端子に入力され、かつ第２電流源から第５配線に流れる電流量から、第５配線から第３セル、及び第４セルのそれぞれの第２トランジスタの第１端子に流れる電流量の和を引いた電流量が減算回路の第２入力端子に入力される。これにより、減算回路の出力端子から、第１データと第２データとの積に応じた電圧が出力される。
（２８）
　又は、本発明の一態様は、上記（１）乃至（２７）のいずれか一において、第１セルと、第２セルと、第３セルと、第４セルと、において、第１トランジスタ、及び第２トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する構成とすることが好ましい。
（２９）
　又は、本発明の一態様は、上記（１）乃至上記（２８）のいずれか一の半導体装置と、筐体と、を有する、電子機器である。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品などは半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下とすることができる。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる場合がある。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下とすることができる。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース及びドレインの用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」、及び「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」の用語は、複数の「電極」、「配線」などが一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、「電極」などの一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素など（但し、酸素、水素は含まない）がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、ソース電極とドレイン電極との間に電流を流すことができる状態などをいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、積和演算、及び／又は活性化関数の演算が可能な半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置を提供することができる。
　又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する電子機器を提供することができる。
　なお、本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお、他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の一例を示すブロック図である。
図２は、半導体装置に含まれている回路の構成例を示す回路図である。
図３Ａ、及び図３Ｂは、半導体装置に含まれている回路の構成例を示す回路図である。
図４Ａ乃至図４Ｃは、半導体装置に含まれている回路の構成例を示す回路図である。
図５Ａ乃至図５Ｃは、半導体装置に含まれている回路の構成例を示す回路図である。
図６は、半導体装置の一例を示す回路図である。
図７は、半導体装置の動作例を示すタイミングチャートである。
図８は、半導体装置の一例を示すブロック図である。
図９は、半導体装置に含まれている回路の構成例を示すブロック図である。
図１０は、半導体装置の一例を示すブロック図である。
図１１は、半導体装置の一例を示すブロック図である。
図１２は、半導体装置の一例を示すブロック図である。
図１３は、半導体装置に含まれている回路の構成例を示す回路図である。
図１４は、半導体装置の一例を示す回路図である。
図１５は、半導体装置の動作例を示すタイミングチャートである。
図１６は、半導体装置の一例を示すブロック図である。
図１７は、半導体装置の一例を示すブロック図である。
図１８は、半導体装置の一例を示すブロック図である。
図１９は、半導体装置の一例を示すブロック図である。
図２０は、半導体装置の一例を示すブロック図である。
図２１は、半導体装置に含まれている回路の構成例を示す回路図である。
図２２は、半導体装置に含まれている回路の構成例を示す回路図である。
図２３は、半導体装置に含まれている回路の構成例を示すブロック図である。
図２４は、半導体装置の動作例を示すタイミングチャートである。
図２５は、半導体装置の動作例を示すタイミングチャートである。
図２６は、半導体装置に含まれている回路の構成例を示す回路図である。
図２７は、半導体装置に含まれている回路の構成例を示す回路図である。
図２８は、半導体装置に含まれている回路の構成例を示す回路図である。
図２９は、半導体装置に含まれている回路の構成例を示す回路図である。
図３０は、半導体装置に含まれている回路の構成例を示す回路図である。
図３１Ａ、及び図３１Ｂは、階層型のニューラルネットワークを説明する図である。
図３２は、半導体装置の構成例を示すブロック図である。
図３３は、半導体装置の構成例を示すブロック図である。
図３４は、半導体装置の構成例を示す断面模式図である。
図３５Ａ乃至図３５Ｃは、トランジスタの構成例を示す断面模式図である。
図３６は、半導体装置の構成例を示す断面模式図である。
図３７Ａ、及び図３７Ｂは、トランジスタの構成例を示す断面模式図である。
図３８は、トランジスタの構成例を示す断面模式図である。
図３９ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図３９Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図３９Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図４０Ａは半導体ウェハの一例を示す斜視図であり、図４０Ｂはチップの一例を示す斜視図であり、図４０Ｃ及び図４０Ｄは電子部品の一例を示す斜視図である。
図４１は、電子機器の一例を示す概略図である。
図４２Ａ乃至図４２Ｃは、電子機器の一例を示す概略図である。
　人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称することができる。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、積和演算と、関数の演算と、が可能な演算回路の一例について説明する。
＜半導体装置の構成例１＞
　図１は、複数の第１データと複数の第２データとの積和演算が可能な半導体装置の構成例を示している。
　図１に示す演算回路ＭＡＣ１は、積和演算、及び関数の演算が可能な演算回路の構成例を示している。演算回路ＭＡＣ１は、後述する複数のメモリセルに保持された複数の第１データと、入力された複数の第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、複数の第１データ、及び複数の第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。また、複数の第１データをまとめて第１グループの第１データなどと呼称することがある。同様に、複数の第２データをまとめて第２グループの第２データなどと呼称することがある。
　演算回路ＭＡＣ１は、一例として、メモリセルアレイＣＡと、回路ＣＭＳと、回路ＷＤＤと、回路ＸＬＤと、回路ＷＬＤと、回路ＩＮＴと、回路ＡＣＴＶと、を有する。
　メモリセルアレイＣＡは、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］（ｍは１以上の整数である。）と、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］と、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］と、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］と、を有する。
　なお、本明細書等では、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］は、回路ＣＳＸに含まれ、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］は、回路ＣＳＵに含まれ、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］は、回路ＣＳＷに含まれ、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］は、回路ＣＳＲに含まれているものとして、説明する場合がある。
　メモリセルアレイＣＡにおいて、それぞれのメモリセルは、２ｍ行２列のマトリクス状に配置されている。特に、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］は、メモリセルアレイＣＡの１行１列からｍ行１列までのアドレスに配置され、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］は、メモリセルアレイＣＡのｍ＋１行１列から２ｍ行１列までのアドレスに配置され、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］は、メモリセルアレイＣＡの１行２列からｍ行２列までのアドレスに配置され、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］は、メモリセルアレイＣＡのｍ＋１行２列から２ｍ行２列までのアドレスに配置されている。
　メモリセルＡＭｘ、メモリセルＡＭｗ、メモリセルＡＭｕ、及びメモリセルＡＭｒのそれぞれは、第１データに応じた電圧を保持する機能を有する。なお、第１データに応じた電圧とは、例えば、メモリセルＡＭｕ［ｉ］、及びメモリセルＡＭｗ［ｉ］に保持される電圧と、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］に保持される電圧と、の差分とすることができる。
　メモリセルＡＭｘ［１］は、配線ＷＡＤと、配線ＢＡＬと、配線ＷＡＬ［１］と、配線ＸＡＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｘ［ｍ］は、配線ＷＡＤと、配線ＢＡＬと、配線ＷＡＬ［ｍ］と、配線ＸＡＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｗ［１］は、配線ＷＡＤと、配線ＢＡＬと、配線ＷＢＬ［１］と、配線ＸＢＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｗ［ｍ］は、配線ＷＡＤと、配線ＢＡＬと、配線ＷＢＬ［ｍ］と、配線ＸＢＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｕ［１］は、配線ＷＢＤと、配線ＢＢＬと、配線ＷＡＬ［１］と、配線ＸＡＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｕ［ｍ］は、配線ＷＢＤと、配線ＢＢＬと、配線ＷＡＬ［ｍ］と、配線ＸＡＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｒ［１］は、配線ＷＢＤと、配線ＢＢＬと、配線ＷＢＬ［１］と、配線ＸＢＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｒ［ｍ］は、配線ＷＢＤと、配線ＢＢＬと、配線ＷＢＬ［ｍ］と、配線ＸＢＬ［ｍ］と、に電気的に接続されている。
　メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］と、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］と、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］と、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］と、のそれぞれの詳細な回路構成の例については、後述する。
　回路ＣＭＳは、一例として、配線ＢＡＬと、配線ＢＢＬと、に電気的に接続されている。回路ＣＭＳは、配線ＢＡＬからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに電流を供給する機能と、配線ＢＢＬからメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに電流を供給する機能と、を有する。なお、回路ＣＭＳによって、配線ＢＡＬに流れる電流量と配線ＢＢＬに流れる電流量は、等しいことが好ましい。具体的には、配線ＢＡＬに流れる電流量は、配線ＢＢＬに流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　なお、回路ＣＭＳの具体的な構成例については、後述する。
　回路ＷＤＤは、一例として、配線ＷＡＤと、配線ＷＢＤと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。例えば、回路ＷＤＤは、配線ＷＡＤ、及び配線ＷＢＤのそれぞれに当該データとして第１データ、又は参照データを送信することができる。
　回路ＷＬＤは、一例として、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］、及び配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。具体的には、例えば、メモリセルアレイＣＡのメモリセルＡＭｘ［ｉ］（ｉは１以上ｍ以下の整数である。）、及びメモリセルＡＭｕ［ｉ］にデータを書き込むとき、回路ＷＬＤは、配線ＷＡＬ［ｉ］に高レベル電位を与え、また、配線ＷＡＬ［ｉ］以外の配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］、及び配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］に低レベル電位を与えることで、データの書き込み先となるメモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｕ［ｉ］を選択することができる。また、例えば、メモリセルアレイＣＡのメモリセルＡＭｗ［ｉ］、及びメモリセルＡＭｒ［ｉ］にデータを書き込むとき、回路ＷＬＤは、配線ＷＢＬ［ｉ］に高レベル電位を与え、また、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］、及び配線ＷＢＬ［ｉ］以外の配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］に低レベル電位を与えることで、データの書き込み先となるメモリセルＡＭｗ［ｉ］、及びメモリセルＡＭｒ［ｉ］を選択することができる。
　回路ＸＬＤは、一例として、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］に電気的に接続されている。回路ＸＬＤは、第１データとの乗算を行うための第２データを、メモリセルアレイＣＡが有するそれぞれのメモリセルに送信する機能を有する。具体的には、例えば、回路ＸＬＤは、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］に第２データに応じた電位を与えることができる。
　回路ＩＮＴは、一例として、配線ＢＡＬと、配線ＢＢＬと、に電気的に接続されている。回路ＩＮＴは、例えば、配線ＢＡＬと、配線ＢＢＬと、に所定の電圧を入力する機能を有する。なお、当該電圧としては、例えば、低レベル電位、接地電位とすることができる。
　具体的な構成例として、回路ＩＮＴは、回路ＳＣＩを有し、回路ＳＣＩは、スイッチＳＷ５Ａと、スイッチＳＷ５Ｂと、を有する。スイッチＳＷ５Ａの第１端子は、配線ＢＡＬに電気的に接続され、スイッチＳＷ５Ａの第２端子は、配線ＶＳＬに電気的に接続されている。また、スイッチＳＷ５Ｂの第１端子は、配線ＢＢＬに電気的に接続され、スイッチＳＷ５Ｂの第２端子は、配線ＶＳＬに電気的に接続されている。また、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれの制御端子は、配線ＳＬ５に電気的に接続されている。
　スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂは、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。又は、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂとしては、例えば、機械的なスイッチを適用してもよい。なお、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂにトランジスタを適用する場合、当該トランジスタは、ＯＳトランジスタ、またはＳｉをチャネル形成領域に含むトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。
　なお、本実施の形態では、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
　配線ＳＬ５は、一例として、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。そのため、当該電圧としては、例えば、高レベル電位、又は低レベル電位とすることができる。
　また、配線ＶＳＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　回路ＡＣＴＶは、一例として、配線ＢＡＬと、配線ＮＩＬと、に電気的に接続されている。回路ＡＣＴＶは、例えば、配線ＢＡＬから回路ＡＣＴＶに流れる電流量に応じた電圧を出力する機能と、当該電圧を用いてあらかじめ定義された関数系に従った演算を行う機能と、当該関数の演算の結果を配線ＮＩＬに出力する機能と、を有する。
　特に、回路ＡＣＴＶにおける、当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数（ランプ関数）、しきい値関数などを用いることができる。また、これらの関数は、例えば、ニューラルネットワークにおける活性化関数として適用することができる。
＜＜メモリセルアレイＣＡの構成例＞＞
　次に、メモリセルアレイＣＡに含まれているメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］の構成例について、説明する。
　図２は、メモリセルアレイＣＡの構成例を示した回路図である。メモリセルアレイＣＡは、複数の第１データと複数の第２データとの積和を計算する機能を有する。
　図２に示すメモリセルアレイＣＡにおいて、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれは、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、を有する。
　また、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１のサイズは互いに等しいことが好ましい。また、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ２のサイズは互いに等しいことが好ましい。
　トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１のサイズを等しくし、かつメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ２のサイズを等しくすることによって、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＭ１のソース、ドレイン、ゲートなどの電位、トランジスタＭ２のソース、ドレイン、ゲートなどの電位、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに入力されている電圧などを指す。
　なお、トランジスタＭ１は、特に断りの無い場合は、スイッチング素子として機能する場合を含むものとする。すなわち、トランジスタＭ１のゲート、ソース、及びドレインには、トランジスタＭ１がスイッチング素子として動作する範囲での電圧が適切に入力されている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ１は、オン状態のときは飽和領域、又は線形領域で動作することができる。又は、トランジスタＭ１に流れる電流量を小さくするために、トランジスタＭ１は、サブスレッショルド領域で動作することができる。又は、トランジスタＭ１は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。又は、トランジスタＭ１は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在することができ、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができ、又は、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。
　なお、本明細書などにおいてサブスレッショルド領域とは、トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示すグラフにおいて、ゲート電圧がしきい値電圧よりも低い領域をいう。またはサブスレッショルド領域とは、グラデュアルチャネル近似（ドリフト電流しか考慮しないモデル）から外れた、キャリアの拡散による電流が流れる領域をいう。またはサブスレッショルド領域とは、ゲート電圧の増加に対してドレイン電流が指数関数的に増大する領域をいう。またはサブスレッショルド領域とは、前述の各説明の領域とみなせる領域を含むものとする。
　また、トランジスタがサブスレッショルド領域で動作する際のドレイン電流を、サブスレッショルド電流という。サブスレッショルド電流は、ドレイン電圧によらず、ゲート電圧に対して指数関数的に増大する。サブスレッショルド電流を用いた回路動作では、ドレイン電圧のばらつきの影響を小さくすることができる。
　また、トランジスタＭ２は、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲での電圧が適切に入力されている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ２は、線形領域で動作することができる。又は、トランジスタＭ２に流れる電流量を小さくするため、トランジスタＭ２は、サブスレッショルド領域で動作することができる。又は、トランジスタＭ２は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。又は、トランジスタＭ２は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在することができる。又は、トランジスタＭ２は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。
　なお、トランジスタＭ１は、ＯＳトランジスタであることが好ましい。加えて、トランジスタＭ１のチャネル形成領域には、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物が含まれていることがより好ましい。又は、トランジスタＭ１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物としてもよい。また、トランジスタＭ１は、実施の形態５に記載するトランジスタの構造であることが更に好ましい。
　トランジスタＭ１として、ＯＳトランジスタを用いることにより、トランジスタＭ１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＭ１として、ＯＳトランジスタを用いることにより、トランジスタＭ１が非導通状態における、保持ノード（例えば、後述するノードＮｘ［１］、ノードＮｘ［ｍ］、ノードＮｕ［１］、ノードＮｕ［ｍ］、ノードＮｗ［１］、ノードＮｗ［ｍ］、ノードＮｒ［１］、ノードＮｒ［ｍ］など）から書き込みワード線（例えば、配線ＷＡＤ、配線ＷＢＤ）へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
　また、トランジスタＭ２に対しても、ＯＳトランジスタを用いることで、トランジスタＭ１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＭ２は、ＯＳトランジスタでなく、Ｓｉトランジスタとしてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
　なお、ＯＳトランジスタは、ゲート電圧がトランジスタのしきい値電圧より小さいとき、１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満といったチャネル幅１μｍ当たりのドレイン電流をもつ。またＯＳトランジスタは、ゲート電圧がトランジスタのしきい値電圧のとき、１．０×１０−８Ａ以下、１．０×１０−１２Ａ以下、あるいは１．０×１０−１５Ａ以下といったチャネル幅１μｍ当たりのドレイン電流が流れる。つまり、ＯＳトランジスタは、サブスレッショルド領域で動作するゲート電圧の範囲を大きくとることができる。具体的には、ＯＳトランジスタのしきい値電圧をＶｔｈとしたとき、サブスレッショルド領域では、（Ｖｔｈ−１．０Ｖ）以上Ｖｔｈ以下、または（Ｖｔｈ−０．５Ｖ）以上Ｖｔｈ以下の電圧範囲のゲート電圧を用いた回路動作を行うことができる。
　一方、Ｓｉトランジスタでは、オフ電流が大きく、サブスレッショルド領域で動作するゲート電圧の範囲が狭い。サブスレッショルド電流を利用する場合、ＯＳトランジスタは、Ｓｉトランジスタよりも広いゲート電圧の範囲で回路動作を行うことができる。
　図２において、トランジスタＭ１、及びトランジスタＭ２には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ１のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
　また、図２に図示しているトランジスタＭ１、及びトランジスタＭ２は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図２に図示しているトランジスタＭ１、及びトランジスタＭ２は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
　また、図２に図示しているトランジスタＭ１、及びトランジスタＭ２は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＭ１、及びトランジスタＭ２の一部、又は全部をｐチャネル型トランジスタに置き換えてもよい。
　なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＭ１、及びトランジスタＭ２だけに限定されない。例えば、後述するトランジスタＭ３Ａ、トランジスタＭ３Ｂ、更に、明細書の他の箇所に記載されているトランジスタ、スイッチ、回路などに含まれているトランジスタ、他の図面に図示されているトランジスタなどについても同様である。
　メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれにおいて、トランジスタＭ１の第１端子は、トランジスタＭ２のゲートと電気的に接続されている。トランジスタＭ２の第１端子は、配線ＶＲと電気的に接続されている。容量Ｃ１の第１端子は、トランジスタＭ２のゲートと電気的に接続されている。
　メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＡＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＬと電気的に接続されている。また、メモリセルＡＭｘ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＡＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＡＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｘ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｘ［１］とし、メモリセルＡＭｘ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｘ［ｍ］としている。
　メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＢＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＢＬと電気的に接続されている。また、メモリセルＡＭｕ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＡＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＡＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｕ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｕ［１］とし、メモリセルＡＭｕ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｕ［ｍ］としている。
　メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＡＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＬと電気的に接続されている。また、メモリセルＡＭｗ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＢＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＢＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｗ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｗ［１］とし、メモリセルＡＭｗ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｗ［ｍ］としている。
　メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＢＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＢＬと電気的に接続されている。また、メモリセルＡＭｒ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＢＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＢＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｒ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｒ［１］とし、メモリセルＡＭｒ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｒ［ｍ］としている。
　上述したノードＮｘ［１］、ノードＮｘ［ｍ］、ノードＮｕ［１］、ノードＮｕ［ｍ］、ノードＮｗ［１］、ノードＮｗ［ｍ］、ノードＮｒ［１］、及びノードＮｒ［ｍ］は、それぞれのメモリセルの保持ノードとして機能する。
　配線ＶＲは、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれのトランジスタＭ２の第１端子−第２端子間に電流を流すための配線である。そのため、配線ＶＲは、所定の電位を与えるための配線として機能する。なお、本実施の形態では、配線ＶＲが与える電位は、例えば、低レベル電位、接地電位、又は接地電位よりも低い電位とすることができる。ところで、図２に図示している複数の配線ＶＲのそれぞれは、互いに同一の配線とすることができ、又は、互いに異なる配線とすることができる。あるいは、図２に図示している複数の配線ＶＲの一部が同一の配線とし、かつ残りが異なる配線とすることができる。特に、複数の配線ＶＲの全部、又は一部が異なる配線の場合、異なる配線ごとに別々の電位を与えることができる。換言すれば、図１３に図示している複数の配線ＶＲのそれぞれには、同一の電位を与えることができ、又は異なる電位を与えることができる。
＜＜回路ＣＭＳの構成例＞＞
　次に、回路ＣＭＳの構成例について説明する。
　図３Ａは、図１の回路ＣＭＳに適用できる回路構成の例を示しており、図３Ａの回路ＣＭＳは、回路ＣＭを有する。また、回路ＣＭは、ｐチャネル型トランジスタである、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂと、スイッチＳＷ７Ａと、スイッチＳＷ７Ｂと、を有する。
　トランジスタＭ３Ａの第１端子は、スイッチＳＷ７Ａの第１端子に電気的に接続され、トランジスタＭ３Ａの第２端子は、配線ＶＨＥに電気的に接続されている。スイッチＳＷ７Ａの第２端子は、配線ＢＡＬに電気的に接続されている。また、トランジスタＭ３Ｂの第１端子は、スイッチＳＷ７Ｂの第１端子と、トランジスタＭ３Ａのゲートと、トランジスタＭ３Ｂのゲートと、に電気的に接続され、トランジスタＭ３Ｂの第２端子は、配線ＶＨＥに電気的に接続されている。スイッチＳＷ７Ｂの第２端子は、配線ＢＢＬに電気的に接続されている。また、スイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂのそれぞれの制御端子は、配線ＳＬ７に電気的に接続されている。
　なお、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂのそれぞれは、チャネル形成領域にシリコンが含まれているトランジスタ（以後、Ｓｉトランジスタと呼称する。）であることが好ましい。また、チャネル形成領域に含まれているシリコンは、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
　また、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂのそれぞれは、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲の電圧が適切に入力されている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂは、線形領域で動作することができる。又は、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂに流れる電流量を小さくするため、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂは、サブスレッショルド領域で動作することができる。又は、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができ、又は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在することができ、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができ、又は、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。
　また、スイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂとしては、例えば、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂに適用できるスイッチを用いることができる。また、本実施の形態では、スイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂのそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
　配線ＶＨＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることが好ましい。
　また、配線ＳＬ７は、一例として、スイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。そのため、当該電圧としては、例えば、高レベル電位、又は低レベル電位とすることができる。
　図３Ａに示す回路ＣＭは、上述した構成より、カレントミラー回路として機能する。具体的には、図３Ａの回路ＣＭは、トランジスタＭ３Ｂの第１端子（配線ＢＢＬ）の電位を参照して、当該電位に応じた電流を、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂのそれぞれのソース−ドレイン間に流す機能を有する。換言すると、回路ＣＭＳは、トランジスタＭ３Ｂのソース−ドレイン間に流れる電流とほぼ等しい量の電流を、トランジスタＭ３Ａのソース−ドレイン間に流す機能を有する。
　また、回路ＣＭＳの構成は、図３Ａに示す構成に限定されない。回路ＣＭＳの構成は、例えば、図３Ｂに示す回路ＣＭＳのとおり、トランジスタＭ３ＡとトランジスタＭ４Ａとをカスコード接続し、トランジスタＭ３ＢとトランジスタＭ４Ｂとをカスコード接続した構成としてもよい。具体的には、トランジスタＭ３Ａの第１端子は、トランジスタＭ４Ａの第１端子に電気的に接続され、トランジスタＭ３Ａの第２端子は、配線ＶＨＥに電気的に接続されている。また、トランジスタＭ３Ｂの第１端子は、トランジスタＭ４Ｂの第１端子と、トランジスタＭ３Ａのゲートと、トランジスタＭ３Ｂのゲートと、に電気的に接続され、トランジスタＭ３Ｂの第２端子は、配線ＶＨＥに電気的に接続されている。トランジスタＭ４Ａの第２端子は、配線ＢＡＬに電気的に接続されている。トランジスタＭ４Ｂの第２端子は、配線ＢＢＬと、トランジスタＭ４Ａのゲートと、トランジスタＭ４Ｂのゲートと、に電気的に接続されている。図３Ｂに示す回路ＣＭＳのとおり、回路ＣＭに含まれるトランジスタをカスコード接続することによって、回路ＣＭによるカレントミラー回路の動作をより安定させることができる。
　また、図３Ａの回路ＣＭＳは、トランジスタＭ３Ａの第１端子がスイッチＳＷ７Ａを介して、配線ＢＡＬに電気的に接続され、トランジスタＭ３Ｂの第１端子がスイッチＳＷ７Ｂを介して、配線ＢＢＬに電気的に接続されている構成となっているが、スイッチＳＷ７ＡとスイッチＳＷ７Ｂの電気的な接続位置は、これに限定されない。例えば、図３Ａの回路ＣＭＳは、トランジスタＭ３Ａの第２端子がスイッチＳＷ７Ａを介して、配線ＶＨＥに電気的に接続されている構成とすることができ（図示しない）、及び／又は、トランジスタＭ３Ｂの第２端子がスイッチＳＷ７Ｂを介して、配線ＶＨＥに電気的に接続されている構成とすることができる（図示しない）。また、図３Ｂの回路ＣＭＳは、トランジスタＭ４Ａの第２端子がスイッチＳＷ７Ａを介して、配線ＢＡＬに電気的に接続され、トランジスタＭ４Ｂの第２端子がスイッチＳＷ７Ｂを介して、配線ＢＢＬに電気的に接続されている構成となっているが、スイッチＳＷ７ＡとスイッチＳＷ７Ｂの電気的な接続位置は、これに限定されない。例えば、図３Ｂの回路ＣＭＳは、トランジスタＭ３Ａの第２端子がスイッチＳＷ７Ａを介して、配線ＶＨＥに電気的に接続されている構成とすることができ、又は、トランジスタＭ３Ａの第１端子がスイッチＳＷ７Ａを介して、トランジスタＭ４Ａの第１端子に電気的に接続されている構成とすることができる。また、例えば、図３Ｂの回路ＣＭＳは、トランジスタＭ３Ｂの第２端子がスイッチＳＷ７Ｂを介して、配線ＶＨＥに電気的に接続されている構成とすることができ、又は、トランジスタＭ３Ｂの第１端子がスイッチＳＷ７Ｂを介して、トランジスタＭ４Ｂの第１端子に電気的に接続されている構成とすることができる。上記のとおり、図３Ａ、及び図３Ｂにおいて、スイッチＳＷ７Ａ、スイッチＳＷ７Ｂの電気的な接続位置は、設計段階において自由に決めることができる。そのため、本発明の一態様において、スイッチＳＷ７Ａ、スイッチＳＷ７Ｂの電気的な接続位置は、特に限定されない。
＜＜回路ＡＣＴＶの構成例＞＞
　次に、演算回路ＭＡＣ１に適用することができる回路ＡＣＴＶの構成例について、説明する。
　図４Ａは、回路ＡＣＴＶの構成例を示した回路図である。回路ＡＣＴＶは、一例として、回路ＡＣＰを有し、回路ＡＣＰは、回路ＩＶＣと、回路ＡＣＦと、スイッチＳＷ４Ａと、を有する。
　スイッチＳＷ４Ａの第１端子は、配線ＢＡＬに電気的に接続され、スイッチＳＷ４Ａの第２端子は、回路ＩＶＣの第１端子に電気的に接続され、回路ＩＶＣの第２端子は、回路ＡＣＦの第１端子に電気的に接続されている。回路ＡＣＦの第２端子は、配線ＮＩＬに電気的に接続されている。また、スイッチＳＷ４Ａの制御端子は、配線ＳＬ４に電気的に接続されている。なお、後述する実施の形態２では、配線ＢＡＬを配線ＢＡＮに置き換えて説明している。
　回路ＩＶＣは、第１端子に入力された電流量に応じた電圧を第２端子に出力する機能を有する。つまり、回路ＩＶＣは、電流電圧変換回路としての機能を有する。
　回路ＡＣＦは、第１端子に入力された電圧に応じて、定義された関数系に従った演算を行う機能と、当該関数系の演算の結果を回路ＡＣＦの第２端子（配線ＮＩＬ）に出力する機能と、を有する。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数（ランプ関数）、しきい値関数などが挙げられる。
　スイッチＳＷ４Ａとしては、例えば、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂに適用できるスイッチを用いることができる。
　配線ＳＬ４は、一例として、スイッチＳＷ４Ａの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。そのため、当該電圧としては、例えば、高レベル電位、又は低レベル電位とすることができる。
　次に、回路ＩＶＣの具体的な構成例について説明する。図４Ｂに示す回路ＡＣＴＶは、図４Ａの回路ＡＣＴＶに適用できる回路構成であって、図４Ｂには回路ＩＶＣの具体的な構成例を示している。図４Ｂにおいて、回路ＩＶＣは、オペアンプＯＰと、負荷ＬＥＡと、を有する。オペアンプＯＰの反転入力端子は、回路ＩＶＣの第１端子と、負荷ＬＥＡの第１端子と、に電気的に接続され、オペアンプＯＰの出力端子は、負荷ＬＥＡの第２端子と、回路ＩＶＣの第２端子と、に電気的に接続されている。また、オペアンプＯＰの非反転入力端子は、配線ＶＲＰＬに電気的に接続されている。なお、オペアンプＯＰの非反転入力端子と、配線ＶＲＰＬと、の間は、回路ＩＶＣの第３端子を介しているものとする。
　負荷ＬＥＡは、例えば、抵抗、ダイオード、トランジスタなどを用いることができる。
　配線ＶＲＰＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。
　特に、配線ＶＲＰＬが与える電位を接地電位とすることで、オペアンプＯＰの非反転入力端子には接地電位が入力される。また、オペアンプＯＰの反転入力端子は、負荷ＬＥＡを介してオペアンプＯＰの出力端子に電気的に接続されている（負帰還の接続構成になっている）ため、オペアンプＯＰの反転入力端子の電位は、仮想接地とみなすことができる。
　また、図４Ａの回路ＡＣＴＶに適用できる回路構成としては、図４Ｂの回路構成の他には、図４Ｃの回路ＡＣＴＶとすることができる。なお、図４Ｃに示す回路ＡＣＰは、回路ＩＶＣと、回路ＡＣＦと、の他に電流源ＣＣＳを有する。図４Ｃにおいて、回路ＩＶＣは、オペアンプＯＰと、負荷ＬＥＡと、負荷ＬＥＢと、を有する。オペアンプＯＰの反転入力端子は、回路ＩＶＣの第１端子と、負荷ＬＥＡの第１端子と、に電気的に接続され、オペアンプＯＰの出力端子は、負荷ＬＥＡの第２端子と、回路ＩＶＣの第２端子と、に電気的に接続されている。また、オペアンプＯＰの非反転入力端子は、電流源ＣＣＳの出力端子と、負荷ＬＥＢの第１端子と、に電気的に接続され、電流源ＣＣＳの入力端子は、配線ＶＤＬに電気的に接続され、負荷ＬＥＢの第２端子は、配線ＶＳＳＬに電気的に接続されている。なお、オペアンプＯＰの非反転入力端子と、電流源ＣＣＳの出力端子と、の間は、回路ＩＶＣの第３端子を介しているものとする。
　負荷ＬＥＢは、例えば、負荷ＬＥＡと同様の回路素子を用いることが好ましい。
　配線ＶＤＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位などとすることができる。
　配線ＶＳＳＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。
　図４Ｃに示す回路ＩＶＣは、減算回路として機能する。具体的には、配線ＢＡＬから回路ＩＶＣの第１端子に流れる電流の量と、電流源ＣＣＳの出力端子から回路ＩＶＣの第３端子に流れる電流の量と、の差分に応じた電圧を回路ＩＶＣの第２端子に出力することができる。また、回路ＩＶＣが減算回路として機能する場合、回路ＩＶＣに含まれる負荷ＬＥＡ、及び負荷ＬＥＢのそれぞれは互いに等しい抵抗値を有することが好ましい。
　なお、電流源ＣＣＳの出力端子から回路ＩＶＣの第３端子に流れる電流を０Ａ（電流が流れないということができる）とし、かつ回路ＩＶＣの第３端子の電位が図４Ｂの配線ＶＲＰＬが与える電位と同じとするとき、図４Ｃの回路ＡＣＴＶは、図４Ｂの回路ＡＣＴＶと等価となる。
　次に、回路ＡＣＦの具体的な構成例について説明する。図５Ａは、図４Ａの回路ＡＣＴＶに適用できる回路構成であって、図５Ａには、回路ＡＣＦの具体的な構成例を示している。図５Ａにおいて、回路ＡＣＦは、ｐチャネル型トランジスタであるトランジスタＭ５と、スイッチＳＷ４Ｆと、を有する。トランジスタＭ５の第１端子は、回路ＡＣＦの第１端子に電気的に接続され、トランジスタＭ５の第２端子は、スイッチＳＷ４Ｆの第１端子に電気的に接続され、スイッチＳＷ４Ｆの第２端子は、回路ＡＣＦの第２端子に電気的に接続されている。また、トランジスタＭ５のゲートは、配線ＶＢＡに電気的に接続され、スイッチＳＷ４Ｆの制御端子は、配線ＳＬ４に電気的に接続されている。
　配線ＶＢＡは、一例として、任意の定電圧を与える配線として機能する。
　スイッチＳＷ４Ｆは、例えば、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂに適用できるスイッチを用いることができる。また、スイッチＳＷ４Ｆの制御端子は、配線ＳＬ４に電気的に接続されているため、スイッチＳＷ４Ｆは、スイッチＳＷ４Ａと同期して、オン状態とオフ状態との切り替えを行うことができる。
　トランジスタＭ５は、配線ＢＡＬと配線ＮＩＬとの間におけるパストランジスタとして機能する。また、トランジスタＭ５の第２端子から出力される電圧は、トランジスタＭ５の第１端子に入力される電圧と、トランジスタＭ５のゲートに与えられている電圧と、によって決まる。ここで、トランジスタＭ５の第１端子の電圧をＶＡとし、トランジスタＭ５のゲートに与えられる電圧（配線ＶＢＡが与える電圧）をＶＢＩＡＳとし、トランジスタＭ５のしきい値電圧をＶｔｈとした場合を考える。ここで、ＶＡがＶＢＩＡＳ＋Ｖｔｈ以上のとき、トランジスタＭ５は、第２端子に概ねＶＡを出力する。また、ＶＡがＶＢＩＡＳ＋Ｖｔｈ未満のとき、トランジスタＭ５は、第２端子に概ねＶＢＩＡＳ＋Ｖｔｈを出力する。つまり、トランジスタＭ５の第２端子に出力される電圧は、トランジスタＭ５の第１端子の電圧を入力値とした、ＲｅＬＵ関数（ランプ関数）の演算結果としてみなすことができる。
　また、図４Ａの回路ＡＣＴＶの回路ＡＣＦに適用できる他の回路構成としては、例えば、図５Ｂに示す回路ＡＣＴＶの回路ＡＣＦとすることができる。なお、図５Ｂに示す回路ＡＣＦは、比較器ＣＭＰを有する。具体的には、比較器ＣＭＰの第１端子は、回路ＡＣＦの第１端子に電気的に接続され、比較器ＣＭＰの第２端子は、配線ＶＢＡに電気的に接続され、比較器ＣＭＰの出力端子は、回路ＡＣＦの第２端子に電気的に接続されている。
　ここでの配線ＶＢＡは、比較器ＣＭＰの第１端子の電位と比較するための電圧を与える配線として機能する。そのため、当該電圧は、任意の定電圧とすることができる。
　演算回路ＭＡＣ１の回路ＡＣＴＶに図５Ｂの回路ＡＣＴＶを適用することによって、図５Ｂの回路ＡＣＦは、回路ＩＶＣから供給される電圧と、配線ＶＢＡが与える電圧と、との大小に応じて、配線ＮＩＬに低レベル電位又は高レベル電位（２値のデジタル信号）を出力することができる。つまり、図５Ｂの回路ＡＣＦにおいて、回路ＡＣＦの第２端子に出力される電圧は、回路ＡＣＦの第１端子の電圧を入力値とした、階段関数（ランプ関数）の演算結果としてみなすことができる。
　また、図４Ａの回路ＡＣＴＶの回路ＡＣＦに適用できる他の回路構成としては、例えば、図５Ｃに示す回路ＡＣＴＶの回路ＡＣＦとすることができる。なお、図５Ｃに示す回路ＡＣＦは、アナログデジタル変換回路ＡＤＣを有する。具体的には、アナログデジタル変換回路ＡＤＣの入力端子は、回路ＡＣＦの第１端子に電気的に接続され、アナログデジタル変換回路ＡＤＣの出力端子は、回路ＡＣＦの第２端子に電気的に接続されている。つまり、図５Ｃの回路ＡＣＦは、回路ＡＣＦの第１端子のアナログ電圧を、デジタル値に変換して、回路ＡＣＦの第２端子に出力する構成となっている。なお、図５Ｃの回路ＡＣＴＶを図４Ａの回路ＡＣＴＶに適用した場合、回路ＡＣＴＶに電気的に接続されている配線ＮＩＬは、ビット数に応じた本数分設けられていることが好ましい。
＜演算回路の動作例＞
　次に、演算回路ＭＡＣ１の動作例について説明する。
　なお、ここでの演算回路ＭＡＣ１は、図６に示すとおり、メモリセルアレイＣＡとして図２のメモリセルアレイＣＡを適用し、回路ＣＭＳとして図３Ａの回路ＣＭＳを適用した演算回路ＭＡＣ１Ａとする。なお、図６に示す演算回路ＭＡＣ１Ａは主に、メモリセルアレイＣＡと、回路ＣＭＳと、回路ＸＬＤと、回路ＷＬＤと、回路ＩＮＴと、を抜粋して示している。また、図示していないが、図６の演算回路ＭＡＣ１Ａの回路ＡＣＴＶとしては、図４Ａの回路ＡＣＴＶを適用したものとする。
　図７に演算回路ＭＡＣ１Ａの動作例のタイミングチャートを示す。図７のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ１３、またその近傍における、配線ＷＡＬ［１］、配線ＷＡＬ［ｍ］、配線ＷＢＬ［１］、配線ＷＢＬ［ｍ］、配線ＳＬ４、配線ＳＬ５、配線ＳＬ７、配線ＷＡＤ、配線ＷＢＤ、配線ＸＡＬ［１］、配線ＸＡＬ［ｍ］、配線ＸＢＬ［１］、配線ＸＢＬ［ｍ］、ノードＮｘ［１］、ノードＮｘ［ｍ］、ノードＮｕ［１］、ノードＮｕ［ｍ］、ノードＮｗ［１］、ノードＮｗ［ｍ］、ノードＮｒ［１］、及びノードＮｒ［ｍ］の電位の変動を示している。なお、図７では、高レベル電位をＨｉｇｈと表記し、低レベル電位をＬｏｗと表記している。
　なお、本動作例において、配線ＶＲが与える電圧を接地電位とする。
＜＜時刻Ｔ０１より前＞＞
　時刻Ｔ０１より前の時刻では、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、ノードＮｕ［１］乃至ノードＮｕ［ｍ］、ノードＮｗ［１］乃至ノードＮｗ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］のそれぞれの電位は、接地電位になっているものとする。なお、図１５では、接地電位をＧＮＤと表記している。
　また、回路ＷＤＤ（図６には図示していない）によって、配線ＷＡＤ、及び配線ＷＢＤのそれぞれには、低レベル電位が入力されている。
　また、回路ＸＬＤによって、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］、乃至配線ＸＢＬ［ｍ］のそれぞれには、基準電位ＶＲＦＰが入力されている。なお、ＶＲＦＰは、接地電位よりも高くてもよく、低くてもよい。
　また、回路ＷＬＤによって、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］、及び配線ＷＢＬ［１］、乃至配線ＷＢＬ［ｍ］のそれぞれには、低レベル電位が入力されている。このため、メモリセルアレイＣＡの全てのメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに含まれているそれぞれのトランジスタＭ１がオフ状態になっている。
　また、配線ＳＬ４、配線ＳＬ５、及び配線ＳＬ７のそれぞれには、低レベル電位が入力されている。そのため、スイッチＳＷ４Ａ、スイッチＳＷ５Ａ、スイッチＳＷ５Ｂ、スイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂのそれぞれは、オフ状態となる。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
　時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＳＬ５には、高レベル電位が入力されている。これにより、回路ＩＮＴに含まれているスイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオン状態となる。
　スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオン状態になることで、配線ＢＡＬ、及び配線ＢＢＬのそれぞれと配線ＶＳＬとの間が導通状態となり、配線ＢＡＬ、及び配線ＢＢＬのそれぞれには、配線ＶＳＬからの電位が与えられる。なお、本動作例において、配線ＶＳＬは、配線ＢＡＬ、及び配線ＢＢＬのそれぞれに初期化用の電位を与える配線とし、初期化用の電位を接地電位とする。そのため、時刻Ｔ０１から時刻Ｔ０２までの間では、配線ＢＡＬ、及び配線ＢＢＬのそれぞれの電位は、接地電位となる。
　また、メモリセルアレイＣＡの全てのメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに含まれているそれぞれのトランジスタＭ２の第１端子には、配線ＶＲから接地電位が与えられているため、それぞれのトランジスタＭ２の第１端子−第２端子間の電圧は０Ｖとなる。さらに、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、ノードＮｕ［１］乃至ノードＮｕ［ｍ］、ノードＮｗ［１］乃至ノードＮｗ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］のそれぞれの電位が接地電位となっているため、それぞれのトランジスタＭ２は、オフ状態となる。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
　時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＡＬ［１］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｘ［１］、及びメモリセルＡＭｕ［１］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＡＤには接地電位よりもＶＷβ［１］大きい電位が入力される。このとき、メモリセルＡＭｘ［１］のトランジスタＭ１はオン状態となっているため、配線ＷＡＤとノードＮｘ［１］との間が導通状態となり、メモリセルＡＭｘ［１］の容量Ｃ１の第１端子（ノードＮｘ［１］）には、接地電位よりもＶＷβ［１］大きい電位が入力される。
　また、時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＢＤには接地電位よりもＶＷα［１］大きい電位が入力される。このとき、メモリセルＡＭｕ［１］のトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｕ［１］との間が導通状態となり、メモリセルＡＭｕ［１］の容量Ｃ１の第１端子（ノードＮｕ［１］）には、接地電位よりもＶＷα［１］大きい電位が入力される。
　ここで、下式のとおり、ＶＷ［１］を定義する。
Figure JPOXMLDOC01-appb-M000009
　ＶＷ［１］は、ｍ個の第１データのうちの一番目に応じた電圧とする。つまり、ＶＷα［１］、及びＶＷβ［１］のそれぞれも、ｍ個の第１データのうちの一番目に応じた電圧ということができる。なお、式（１．１）を満たすのであれば、ＶＷα［１］、及びＶＷβ［１］の電圧の組み合わせは任意に決めることができる。例えば、ＶＷα［１］は、ＶＷβ［１］よりも高くてもよく、ＶＷβ［１］よりも低くてもよく、又はＶＷβ［１］と同じ電圧としてもよい。つまり、ＶＷ［１］は、正電圧、０、又は負電圧としてもよい。
　なお、スイッチＳＷ５Ａがオン状態となっているため、配線ＢＡＬには、接地電位が入力されている。また、メモリセルＡＭｘ［１］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭｘ［１］のトランジスタＭ２の第１端子−第２端子間に電流は流れない。
　また、同様に、スイッチＳＷ５Ｂがオン状態となっているため、配線ＢＢＬには、接地電位が入力されている。また、メモリセルＡＭｕ［１］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧もほぼ０Ｖとなる。このため、メモリセルＡＭｕ［１］のトランジスタＭ２の第１端子−第２端子間にも電流は流れない。
　ところで、時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＡＬ［２］乃至配線ＷＡＬ［ｍ］、及び配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］には、時刻Ｔ０２以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡにおいて、２行目からｍ行目までに配置されているメモリセルＡＭｘ［２］乃至メモリセルＡＭｘ［ｍ］及びメモリセルＡＭｕ［２］乃至メモリセルＡＭｕ［ｍ］、ｍ＋１行目から２ｍ行目までに配置されているメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ、配線ＷＢＤのそれぞれに入力されているデータが、ノードＮｘ［２］乃至ノードＮｘ［ｍ］、ノードＮｕ［２］乃至ノードＮｕ［ｍ］、ノードＮｗ［１］乃至ノードＮｗ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］に書き込まれることはない。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
　時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＡＬ［１］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｘ［１］、及びメモリセルＡＭｕ［１］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルＡＭｘ［１］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｘ［１］の容量Ｃ１の第１端子（ノードＮｘ［１］）に接地電位よりもＶＷβ［１］大きい電位が保持される。また、メモリセルＡＭｕ［１］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｕ［１］の容量Ｃ１の第１端子（ノードＮｕ［１］）に接地電位よりもＶＷα［１］大きい電位が保持される。
　また、時刻Ｔ０３から時刻Ｔ０４までの間では、時刻Ｔ０２から時刻Ｔ０３までの間におけるメモリセルＡＭｘ［１］への電圧ＶＷβ［１］の書き込み動作と同様に、メモリセルアレイＣＡの２行目からｍ−１行目までの間に配置されているメモリセルＡＭｘ［２］乃至メモリセルＡＭｘ［ｍ−１］のそれぞれに対して、電圧ＶＷβ［２］乃至ＶＷβ［ｍ−１］が順次書き込まれるものとする。また、メモリセルＡＭｘ［２］乃至メモリセルＡＭｘ［ｍ−１］のそれぞれへの電圧の書き込み動作と同時に、メモリセルアレイＣＡの２行目からｍ−１行目までの間に配置されているメモリセルＡＭｕ［２］乃至メモリセルＡＭｕ［ｍ−１］のそれぞれに対して、電圧ＶＷα［２］乃至ＶＷα［ｍ−１］が書き込まれるものとする。
　このとき、ｐ行目（ｐは２以上ｍ−１以下の整数とする。）に位置する、メモリセルＡＭｘ［ｐ］には電圧ＶＷβ［ｐ］が保持され、メモリセルＡＭｕ［ｐ］には、電圧ＶＷα［ｐ］が保持される。ここで、式（１．１）と同様に、ｍ個の第１データのうちのｐ番目に応じた電圧ＶＷ［ｐ］を、次の式のとおり、定義する。
Figure JPOXMLDOC01-appb-M000010
　ＶＷ［ｐ］は、ｍ個の第１データのうちのｐ番目に応じた電圧とする。つまり、ＶＷα［ｐ］、及びＶＷβ［ｐ］のそれぞれも、ｍ個の第１データのうちのｐ番目に応じた電圧ということができる。なお、式（１．２）を満たすのであれば、ＶＷα［ｐ］、及びＶＷβ［ｐ］の電圧の組み合わせは任意に決めることができる。例えば、ＶＷα［ｐ］は、ＶＷβ［ｐ］よりも高くてもよく、ＶＷβ［ｐ］よりも低くてもよく、又はＶＷβ［ｐ］と同じ電圧としてもよい。つまり、ＶＷ［ｐ］は、正電圧、０、又は負電圧としてもよい。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
　時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＡＬ［ｍ］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｕ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＡＤには接地電位よりもＶＷβ［ｍ］大きい電位が入力される。このとき、メモリセルＡＭｘ［ｍ］のトランジスタＭ１はオン状態となっているため、配線ＷＡＤとノードＮｘ［ｍ］との間が導通状態となり、メモリセルＡＭｘ［ｍ］の容量Ｃ１の第１端子（ノードＮｘ［ｍ］）には、接地電位よりもＶＷβ［ｍ］大きい電位が入力される。
　また、時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＢＤには接地電位よりもＶＷα［ｍ］大きい電位が入力される。このとき、メモリセルＡＭｕ［ｍ］のトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｕ［ｍ］との間が導通状態となり、メモリセルＡＭｕ［ｍ］の容量Ｃ１の第１端子（ノードＮｕ［ｍ］）には、接地電位よりもＶＷα［ｍ］大きい電位が入力される。
　ここで、下式のとおり、ＶＷ［ｍ］を定義する。
Figure JPOXMLDOC01-appb-M000011
　ＶＷ［ｍ］は、ｍ個の第１データのうちのｍ番目に応じた電圧とする。つまり、ＶＷα［ｍ］、及びＶＷβ［ｍ］のそれぞれも、ｍ個の第１データのうちのｍ番目に応じた電圧ということができる。なお、式（１．３）を満たすのであれば、ＶＷα［ｍ］、及びＶＷβ［ｍ］の電圧の組み合わせは任意に決めることができる。例えば、ＶＷα［ｍ］は、ＶＷβ［ｍ］よりも高くてもよく、ＶＷβ［ｍ］よりも低くてもよく、又はＶＷβ［ｍ］と同じ電圧としてもよい。つまり、ＶＷ［ｍ］は、正電圧、０、又は負電圧としてもよい。
　なお、スイッチＳＷ５Ａがオン状態となっているため、配線ＢＡＬには、接地電位が入力されている。また、メモリセルＡＭｘ［ｍ］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭｘ［ｍ］のトランジスタＭ２の第１端子−第２端子間に電流は流れない。
　また、同様に、スイッチＳＷ５Ｂがオン状態となっているため、配線ＢＢＬには、接地電位が入力されている。また、メモリセルＡＭｕ［ｍ］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧もほぼ０Ｖとなる。このため、メモリセルＡＭｕ［ｍ］のトランジスタＭ２の第１端子−第２端子間にも電流は流れない。
　ところで、時刻Ｔ０４から時刻Ｔ０５までの間において、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ−１］、及び配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］には、時刻Ｔ０４以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡにおいて、１行目からｍ−１行目までに配置されているメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ−１］及びメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ−１］、ｍ＋１行目から２ｍ行目までに配置されているメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ、配線ＷＢＤのそれぞれに入力されているデータが、ノードＮｘ［１］乃至ノードＮｘ［ｍ−１］、ノードＮｕ［１］乃至ノードＮｕ［ｍ−１］、ノードＮｗ［１］乃至ノードＮｗ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］に書き込まれることはない。
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
　時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＷＡＬ［ｍ］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｕ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルＡＭｘ［ｍ］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｘ［ｍ］の容量Ｃ１の第１端子（ノードＮｘ［ｍ］）に接地電位よりもＶＷβ［ｍ］大きい電位が保持される。また、メモリセルＡＭｕ［ｍ］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｕ［ｍ］の容量Ｃ１の第１端子（ノードＮｕ［１］）に接地電位よりもＶＷα［ｍ］大きい電位が保持される。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
　時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＷＢＬ［１］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｗ［１］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＷＡＤには接地電位よりもＶＷα［１］大きい電位が入力される。このとき、メモリセルＡＭｗ［１］のトランジスタＭ１はオン状態となっているため、配線ＷＡＤとノードＮｗ［１］との間が導通状態となり、メモリセルＡＭｗ［１］の容量Ｃ１の第１端子（ノードＮｗ［１］）には、接地電位よりもＶＷα［１］大きい電位が入力される。
　また、時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＷＢＤには接地電位よりもＶＷβ［１］大きい電位が入力される。このとき、メモリセルＡＭｒ［１］のトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｒ［１］との間が導通状態となり、メモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）には、接地電位よりもＶＷβ［１］大きい電位が入力される。
　なお、スイッチＳＷ５Ａがオン状態となっているため、配線ＢＡＬには、接地電位が入力されている。また、メモリセルＡＭｗ［１］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭｗ［１］のトランジスタＭ２の第１端子−第２端子間に電流は流れない。
　また、同様に、スイッチＳＷ５Ｂがオン状態となっているため、配線ＢＢＬには、接地電位が入力されている。また、メモリセルＡＭｒ［１］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧もほぼ０Ｖとなる。このため、メモリセルＡＭｒ［１］のトランジスタＭ２の第１端子−第２端子間にも電流は流れない。
　ところで、時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］、及び配線ＷＢＬ［２］乃至配線ＷＢＬ［ｍ］には、時刻Ｔ０６以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡにおいて、１行目からｍ行目までに配置されているメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］及びメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、ｍ＋２行目から２ｍ行目までに配置されているメモリセルＡＭｗ［２］乃至メモリセルＡＭｗ［ｍ］及びメモリセルＡＭｒ［２］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ、配線ＷＢＤのそれぞれに入力されているデータが、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、ノードＮｕ［１］乃至ノードＮｕ［ｍ］、ノードＮｗ［２］乃至ノードＮｗ［ｍ］、及びノードＮｒ［２］乃至ノードＮｒ［ｍ］に書き込まれることはない。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
　時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＷＢＬ［１］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｗ［１］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルＡＭｗ［１］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｗ［１］の容量Ｃ１の第１端子（ノードＮｗ［１］）に接地電位よりもＶＷα［１］大きい電位が保持される。また、メモリセルＡＭｒ［１］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）に接地電位よりもＶＷβ［１］大きい電位が保持される。
　また、時刻Ｔ０７から時刻Ｔ０８までの間では、時刻Ｔ０６から時刻Ｔ０７までの間におけるメモリセルＡＭｗ［１］への電圧ＶＷα［１］の書き込み動作と同様に、メモリセルアレイＣＡのｍ＋２行目から２ｍ−１行目までの間に配置されているメモリセルＡＭｗ［２］乃至メモリセルＡＭｗ［ｍ−１］のそれぞれに対して、電圧ＶＷα［２］乃至ＶＷα［ｍ−１］が順次書き込まれるものとする。また、メモリセルＡＭｗ［２］乃至メモリセルＡＭｗ［ｍ−１］のそれぞれへの電圧の書き込み動作と同時に、メモリセルアレイＣＡの２ｍ＋２行目から２ｍ−１行目までの間に配置されているメモリセルＡＭｒ［２］乃至メモリセルＡＭｒ［ｍ−１］のそれぞれに対して、電圧ＶＷβ［２］乃至ＶＷβ［ｍ−１］が書き込まれるものとする。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
　時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＢＬ［ｍ］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｗ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＡＤには接地電位よりもＶＷα［ｍ］大きい電位が入力される。このとき、メモリセルＡＭｗ［ｍ］のトランジスタＭ１はオン状態となっているため、配線ＷＡＤとノードＮｗ［ｍ］との間が導通状態となり、メモリセルＡＭｗ［ｍ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ］）には、接地電位よりもＶＷα［ｍ］大きい電位が入力される。
　また、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＢＤには接地電位よりもＶＷβ［ｍ］大きい電位が入力される。このとき、メモリセルＡＭｒ［ｍ］のトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｒ［ｍ］との間が導通状態となり、メモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ］）には、接地電位よりもＶＷβ［ｍ］大きい電位が入力される。
　なお、スイッチＳＷ５Ａがオン状態となっているため、配線ＢＡＬには、接地電位が入力されている。また、メモリセルＡＭｗ［ｍ］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭｗ［ｍ］のトランジスタＭ２の第１端子−第２端子間に電流は流れない。
　また、同様に、スイッチＳＷ５Ｂがオン状態となっているため、配線ＢＢＬには、接地電位が入力されている。また、メモリセルＡＭｒ［ｍ］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧もほぼ０Ｖとなる。このため、メモリセルＡＭｒ［ｍ］のトランジスタＭ２の第１端子−第２端子間にも電流は流れない。
　ところで、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］、及び配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ−１］には、時刻Ｔ０８以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡにおいて、１行目からｍ行目までに配置されているメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］及びメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、ｍ＋１行目から２ｍ−１行目までに配置されているメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ−１］及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ−１］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ、配線ＷＢＤのそれぞれに入力されているデータが、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、ノードＮｕ［１］乃至ノードＮｕ［ｍ］、ノードＮｗ［１］乃至ノードＮｗ［ｍ−１］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ−１］に書き込まれることはない。
＜＜時刻Ｔ０９から時刻Ｔ１０まで＞＞
　時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＷＢＬ［ｍ］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｗ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルＡＭｗ［ｍ］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｗ［ｍ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ］）に接地電位よりもＶＷα［ｍ］大きい電位が保持される。また、メモリセルＡＭｒ［ｍ］において、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ）に接地電位よりもＶＷβ［ｍ］大きい電位が保持される。
　時刻Ｔ０１から時刻Ｔ１０までの間の動作によって、メモリセルアレイＣＡに含まれているメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに、第１データに応じた電圧を書き込むことができる。
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
　時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＳＬ５に低レベル電位が入力される。これにより、回路ＩＮＴにおいて、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオフ状態となる。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
　時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］のそれぞれには、ｍ個の第２データに応じた電位が入力される。ここで、例えば、回路ＸＬＤから配線ＸＡＬ［１］に入力される電位を、接地電位よりもＶＸα［１］高い電位とし、回路ＸＬＤから配線ＸＡＬ［ｐ］に入力される電位を、接地電位よりもＶＸα［ｐ］高い電位とし、回路ＸＬＤから配線ＸＡＬ［ｍ］に入力される電位を、接地電位よりもＶＸα［ｍ］高い電位とする。
　配線ＸＡＬ［１］の電位は、接地電位からＶＸα［１］に上昇するため、メモリセルＡＭｘ［１］、及びメモリセルＡＭｕ［１］のそれぞれの容量Ｃ１の第２端子には、ＶＸα［１］が印加されることになる。このとき、ノードＮｘ［１］、及びノードＮｕ［１］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｘ［１］、及びノードＮｕ［１］のそれぞれの電位が変化する。
　メモリセルＡＭｘ［１］、及びメモリセルＡＭｕ［１］のそれぞれにおいて、トランジスタＭ２のゲートの電位の増加分は、配線ＸＡＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。当該容量結合係数は、容量Ｃ１の容量、トランジスタＭ２のゲート容量、寄生容量などによって算出される。本動作例では、メモリセルＡＭｘ、及びメモリセルＡＭｕのそれぞれの容量結合係数をｈとする。
　そのため、配線ＸＡＬ［１］の電位変化がＶＸα［１］であるとき、ノードＮｘ［１］、及びノードＮｕ［１］のそれぞれの電位変化は、ｈＶＸα［１］となる。つまり、ノードＮｘ［１］の電位は、ＶＷβ［１］＋ｈＶＸα［１］となり、ノードＮｕ［１］の電位は、ＶＷα［１］＋ｈＶＸα［１］となる。
　なお、本動作例では、メモリセルアレイＣＡに含まれている、メモリセルＡＭｘ［１］、及びメモリセルＡＭｕ［１］以外のメモリセルについても、それぞれの容量結合係数をｈとして説明する。
　このため、配線ＸＡＬ［ｐ］の電位は、接地電位からＶＸα［ｐ］に上昇するため、メモリセルＡＭｘ［ｐ］、及びメモリセルＡＭｕ［ｐ］のそれぞれの容量Ｃ１の第２端子には、ＶＸα［ｐ］が印加されることになる。このとき、ノードＮｘ［ｐ］、及びノードＮｕ［ｐ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｘ［ｐ］、及びノードＮｕ［ｐ］のそれぞれの電位が変化する。具体的には、ノードＮｘ［ｐ］の電位は、ＶＷβ［ｐ］＋ｈＶＸα［ｐ］となり、ノードＮｕ［ｐ］の電位は、ＶＷα［ｐ］＋ｈＶＸα［ｐ］となる。
　また、配線ＸＡＬ［ｍ］の電位は、接地電位からＶＸα［ｍ］に上昇するため、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｕ［ｍ］のそれぞれの容量Ｃ１の第２端子には、ＶＸα［ｍ］が印加されることになる。このとき、ノードＮｘ［ｍ］、及びノードＮｕ［ｍ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｘ［ｍ］、及びノードＮｕ［ｍ］のそれぞれの電位が変化する。具体的には、ノードＮｘ［ｍ］の電位は、ＶＷβ［ｍ］＋ｈＶＸα［ｍ］となり、ノードＮｕ［ｍ］の電位は、ＶＷα［ｍ］＋ｈＶＸα［ｍ］となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］のそれぞれには、ｍ個の第２データに応じた電位が入力される。ここで、例えば、回路ＸＬＤから配線ＸＢＬ［１］に入力される電位を、接地電位よりもＶＸβ［１］高い電位とし、回路ＸＬＤから配線ＸＢＬ［ｐ］に入力される電位を、接地電位よりもＶＸβ［ｐ］高い電位とし、回路ＸＬＤから配線ＸＢＬ［ｍ］に入力される電位を、接地電位よりもＶＸβ［ｍ］高い電位とする。
　配線ＸＢＬ［１］の電位は、接地電位からＶＸβ［１］に上昇するため、メモリセルＡＭｗ［１］、及びメモリセルＡＭｒ［１］のそれぞれの容量Ｃ１の第２端子には、ＶＸβ［１］が印加されることになる。このとき、ノードＮｗ［１］、及びノードＮｒ［１］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｗ［１］、及びノードＮｒ［１］のそれぞれの電位が変化する。
　なお、本動作例では、メモリセルアレイＣＡに含まれている、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれの容量結合係数は、メモリセルＡＭｘ、及びメモリセルＡＭｕと同様のｈとして説明する。
　そのため、配線ＸＢＬ［１］の電位変化がＶＸβ［１］であるとき、ノードＮｗ［１］、及びノードＮｒ［１］のそれぞれの電位変化は、ｈＶＸβ［１］となる。つまり、ノードＮｗ［１］の電位は、ＶＷα［１］＋ｈＶＸβ［１］となり、ノードＮｒ［１］の電位は、ＶＷβ［１］＋ｈＶＸβ［１］となる。
　また、配線ＸＢＬ［ｐ］の電位は、接地電位からＶＸβ［ｐ］に上昇するため、メモリセルＡＭｗ［ｐ］、及びメモリセルＡＭｒ［ｐ］のそれぞれの容量Ｃ１の第２端子には、ＶＸβ［ｐ］が印加されることになる。このとき、ノードＮｗ［ｐ］、及びノードＮｒ［ｐ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｗ［ｐ］、及びノードＮｒ［ｐ］のそれぞれの電位が変化する。具体的には、ノードＮｗ［ｐ］の電位は、ＶＷα［ｐ］＋ｈＶＸβ［ｐ］となり、ノードＮｒ［ｐ］の電位は、ＶＷβ［ｐ］＋ｈＶＸβ［ｐ］となる。
　また、配線ＸＢＬ［ｍ］の電位は、接地電位からＶＸβ［ｍ］に上昇するため、メモリセルＡＭｗ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれの容量Ｃ１の第２端子には、ＶＸβ［ｍ］が印加されることになる。このとき、ノードＮｗ［ｍ］、及びノードＮｒ［ｍ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｗ［ｍ］、及びノードＮｒ［ｍ］のそれぞれの電位が変化する。具体的には、ノードＮｗ［ｍ］の電位は、ＶＷα［ｍ］＋ｈＶＸβ［ｍ］となり、ノードＮｕ［ｍ］の電位は、ＶＷβ［ｍ］＋ｈＶＸβ［ｍ］となる。
　ここで、下式のとおり、ＶＸ［１］、ＶＸ［ｐ］、及びＶＸ［ｍ］を定義する。
Figure JPOXMLDOC01-appb-M000012
　ＶＸ［１］乃至ＶＸ［ｍ］のそれぞれは、第２データに応じた電圧とする。つまり、ＶＸα［１］乃至ＶＸα［ｍ］、及びＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれも、第２データに応じた電圧ということができる。なお、式（１．４）乃至式（１．６）を満たすのであれば、ＶＸα［ｉ］、及びＶＸβ［ｉ］の電圧の組み合わせは任意に決めることができる。例えば、ＶＸα［ｉ］は、ＶＸβ［ｉ］よりも高くてもよく、ＶＸβ［ｉ］よりも低くてもよく、又はＶＸβ［ｉ］と同じ電圧としてもよい。つまり、ＶＸ［ｉ］は、正電圧、０、又は負電圧としてもよい。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
　時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＳＬ４、及び配線ＳＬ７に高レベル電位が入力される。これにより、回路ＣＭＳにおけるスイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂと、回路ＡＣＴＶにおけるスイッチＳＷ４Ａと、のそれぞれがオン状態となる。
　このとき、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＡＬを介して、回路ＣＭに含まれるトランジスタＭ３Ａの第１端子と導通状態となる。また、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＡＬを介して、回路ＡＣＴＶに含まれる回路ＩＶＣの第１端子と導通状態となる。また、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＢＬを介して、回路ＣＭに含まれるトランジスタＭ３Ｂの第１端子と導通状態となる。
　ここで、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれのトランジスタＭ２の第２端子から第１端子に流れる電流を考える。
　配線ＢＡＬからメモリセルＡＭｘ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｘ［１］としたとき、ＩＡＭｘ［１］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000013
　ｋは、トランジスタＭ２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＭ２のしきい値電圧である。なお、定数ｋは、メモリセルＡＭｘだけでなく、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒについても適用できるものとする。また、メモリセルＡＭｘだけでなく、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒが有するトランジスタＭ２のしきい値電圧もＶｔｈとする。
　また、配線ＢＡＬからメモリセルＡＭｘ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｘ［ｍ］としたとき、ＩＡＭｘ［ｍ］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000014
　つまり、配線ＢＡＬからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｘとしたとき、Ｉｘは、式（１．７）及び式（１．８）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000015
　同様に、配線ＢＡＬからメモリセルＡＭｗ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｗ［１］とし、配線ＢＡＬからメモリセルＡＭｗ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｗ［ｍ］としたとき、ＩＡＭｗ［１］、及びＩＡＭｗ［ｍ］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000016
　つまり、配線ＢＡＬからメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｗとしたとき、Ｉｗは、式（１．１０）及び式（１．１１）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000017
　同様に、配線ＢＢＬからメモリセルＡＭｕ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｕ［１］とし、配線ＢＢＬからメモリセルＡＭｕ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｕ［ｍ］としたとき、ＩＡＭｕ［１］、及びＩＡＭｕ［ｍ］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000018
　つまり、配線ＢＢＬからメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｕとしたとき、Ｉｕは、式（１．１３）及び式（１．１４）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000019
　同様に、配線ＢＢＬからメモリセルＡＭｒ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［１］とし、配線ＢＢＬからメモリセルＡＭｒ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［ｍ］としたとき、ＩＡＭｒ［１］、及びＩＡＭｒ［ｍ］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000020
　つまり、配線ＢＢＬからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｒとしたとき、Ｉｒは、式（１．１６）及び式（１．１７）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000021
　時刻Ｔ１２から時刻Ｔ１３までの間において、回路ＣＭＳに含まれているスイッチＳＷ７Ｂはオン状態となっており、かつ、回路ＩＮＴに含まれているスイッチＳＷ５Ｂはオフ状態となっているため、配線ＢＢＬを介して、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に流れる電流の総和Ｉｕ＋Ｉｒは、トランジスタＭ３Ｂの第１端子を介した配線ＶＨＥから流れる。このとき、トランジスタＭ３Ｂの第１端子（ゲート）の電圧は、電流量Ｉｕ＋Ｉｒに応じた電圧となる。
　また、回路ＣＭは、カレントミラー回路となっているため、トランジスタＭ３Ｂの第１端子−第２端子間に流れる電流量は、トランジスタＭ３Ａの第１端子−第２端子間に流れる電流量とほぼ等しくなる。時刻Ｔ１２から時刻Ｔ１３までの間において、回路ＣＭＳに含まれているスイッチＳＷ７Ａはオン状態となっているため、配線ＶＨＥからトランジスタＭ３Ｂを介して配線ＢＡＬに流れる電流量は、Ｉｕ＋Ｉｒとなる。
　そして、回路ＩＮＴに含まれているスイッチＳＷ５Ｂはオフ状態となっており、回路ＡＣＴＶに含まれているスイッチＳＷ４Ａはオン状態となっているため、配線ＢＡＬから、スイッチＳＷ４Ａを介して、回路ＡＣＴＶに含まれている回路ＩＶＣの第１端子に電流が流れる。当該電流の量をＩＥＶとしたとき、ＩＥＶは、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000022
　式（１．１９）は、式（１．１）乃至式（１．６）、式（１．９）、式（１．１２）、式（１．１５）、及び式（１．１８）を用いることによって、次の式のとおりに記述することができる。
Figure JPOXMLDOC01-appb-M000023
　式（１．２０）より、配線ＢＡＬから回路ＡＣＴＶに入力される電流の量ＩＥＶは、第１データに応じた電位ＶＷ［１］乃至ＶＷ［ｍ］と、第２データに応じた電位ＶＸ［１］乃至ＶＸ［ｍ］の積和に比例する。つまり、第１データと第２データの積和は、電流の量ＩＥＶとして表すことができる。
　回路ＡＣＴＶに含まれる回路ＩＶＣの第１端子にＩＥＶの電流が流れることによって、回路ＩＶＣの第３端子には、ＩＥＶに応じた電圧が出力される。その後、当該電圧は回路ＡＣＦの第１端子に入力され、当該電圧を用いて、回路ＡＣＦによってあらかじめ定義された関数系の演算が行われることで、演算結果が電圧（又は、電流など）として、配線ＮＩＬから出力される。
　ところで、式（１．１）乃至式（１．３）のそれぞれは、ＶＷα［ｉ］＝ＶＷβ［ｉ］＋ＶＷ［ｉ］と変形することができる。つまり、メモリセルＡＭｕ［ｉ］、及びメモリセルＡＭｗ［ｉ］には、ＶＷβ［ｉ］＋ＶＷ［ｉ］が保持される。ＶＷβ［ｉ］は、任意の電圧とすることができるため、ＶＷβ［１］乃至ＶＷβ［ｍ］のそれぞれを全て同じ電圧としてもよい。例えば、ＶＷβ［１］乃至ＶＷβ［ｍ］のそれぞれをＶＰＲとしたとき、メモリセルＡＭｘ［ｉ］にはＶＰＲが保持され、メモリセルＡＭｕ［ｉ］にはＶＰＲ＋ＶＷ［ｉ］が保持され、メモリセルＡＭｗ［ｉ］にはＶＰＲ＋ＶＷ［ｉ］が保持され、メモリセルＡＭｒ［ｉ］にはＶＰＲが保持されることになる。このように、ＶＷβ［１］乃至ＶＷβ［ｍ］のそれぞれを全てＶＰＲにすることで、ＶＰＲを基準の電圧として、メモリセルＡＭｕ及びメモリセルＡＭｗに基準の電圧に第１データに応じた電圧が加わった電圧を保持し、かつメモリセルＡＭｘ及びメモリセルＡＭｒに基準の電圧を保持することでも、同様に式（１．２０）の演算を行うことができる。
　また、式（１．４）乃至式（１．６）のそれぞれは、ＶＸα［ｉ］＝ＶＸβ［ｉ］＋ＶＸ［ｉ］と変形することができる。つまり、時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＸＡＬ［ｉ］には、ＶＸβ［ｉ］＋ＶＸ［ｉ］が入力される。ＶＸβ［ｉ］は、任意の電圧とすることができるため、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれを全て同じ電圧としてもよい。例えば、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれをＶＲＦＰとしたとき、配線ＸＡＬ［ｉ］にはＶＲＦＰ＋ＶＸ［ｉ］が入力され、配線ＸＢＬ［ｉ］にはＶＲＦＰが入力されることになる。このように、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれを全てＶＲＦＰにすることで、ＶＲＦＰを基準の電圧として、配線ＸＡＬに基準の電圧に第２データに応じた電圧が加わった電圧を入力し、配線ＸＢＬに基準の電圧を入力することでも、同様に式（１．２０）の演算を行うことができる。
＜半導体装置の構成例２＞
　ここでは、図１の演算回路ＭＡＣ１とは異なる、複数の第１データと複数の第２データとの積和演算が可能な半導体装置について説明する。
　図８の演算回路ＭＡＣ２は、図１の演算回路ＭＡＣ１と同様に、複数の第１データと複数の第２データとの積和演算が可能な半導体装置の一例である。なお、演算回路ＭＡＣ２は、回路ＣＭＳの回路構成の点と、配線ＢＢＬが回路ＡＣＴＶに電気的に接続されている点と、で演算回路ＭＡＣ１と異なっている。
　演算回路ＭＡＣ２に含まれている回路ＣＭＳは、電流源ＣＳＡと、電流源ＣＳＢと、を有する。電流源ＣＳＡの入力端子は、配線ＶＨＥに電気的に接続され、電流源ＣＳＡの出力端子は、配線ＢＡＬに電気的に接続されている。電流源ＣＳＢの入力端子は、配線ＶＨＥに電気的に接続され、電流源ＣＳＢの出力端子は、配線ＢＢＬに電気的に接続されている。
　なお、演算回路ＭＡＣ２に含まれている回路ＣＭＳは、上述した回路構成になっているため、図３Ａ、及び図３Ｂに示すカレントミラー回路としての機能を有していない。
　配線ＶＨＥは、一例として、図３Ａ、及び図３Ｂの回路ＣＭＳの説明した内容と同様に、定電圧を与える配線とすることができる。当該定電圧としては、例えば、高レベル電位とすることが好ましい。
　電流源ＣＳＡ、及び電流源ＣＳＢのそれぞれは、入力端子に電源電位が入力されることで、定電流を出力端子に出力する機能を有する。なお、電流源ＣＳＡ、及び電流源ＣＳＢのそれぞれが出力端子に出力する電流の量は、互いに等しいことが好ましい。具体的には、電流源ＣＳＡの出力端子から配線ＢＡＬに流れる電流量は、電流源ＣＳＢの出力端子から配線ＢＢＬに流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　また、上述したとおり、配線ＢＢＬは、回路ＡＣＴＶに電気的に接続されている。図８における、回路ＡＣＴＶは、例えば、配線ＢＡＬから回路ＡＣＴＶに流れる電流と、配線ＢＢＬから回路ＡＣＴＶに流れる電流と、の差分の電流量に応じた電圧を出力する機能と、当該電圧を用いてあらかじめ定義された関数系に従った演算を行う機能と、当該関数の演算の結果を配線ＮＩＬに出力する機能と、を有する構成とすることが好ましい。
　具体的には、図８の演算回路ＭＡＣ２に含まれている回路ＡＣＴＶとしては、例えば、図９に示す回路ＡＣＴＶとすることができる。図９に示す回路ＡＣＴＶは、回路ＡＣＰを有し、回路ＡＣＰは、スイッチＳＷ４Ａと、スイッチＳＷ４Ｂと、回路ＩＶＣと、回路ＡＣＦと、を有する。
　図９の回路ＩＶＣは、オペアンプＯＰと、負荷ＬＥＡと、負荷ＬＥＢと、を有しており、図４Ｃの回路ＡＣＴＶに含まれている回路ＩＶＣと同じ回路構成となっている。そのため、図９の回路ＩＶＣの説明については、図４Ｃの回路ＩＶＣの記載を参酌する。
　また、図９の回路ＡＣＦは、例えば、図４Ａ乃至図４Ｃで説明した回路ＡＣＴＶに含まれる回路ＡＣＦと同様の回路とすることができる。そのため、図９の回路ＡＣＦは、図４Ａ乃至図４Ｃの回路ＡＣＦと同様に、第１端子に入力された電圧に応じて、定義された関数系に従った演算を行う機能と、当該関数系の演算の結果を回路ＡＣＦの第２端子（配線ＮＩＬ）に出力する機能と、を有する構成とすることができる。
　スイッチＳＷ４Ａの第１端子は、配線ＢＡＬに電気的に接続され、スイッチＳＷ４Ａの第２端子は、回路ＩＶＣの第１端子を介して、オペアンプＯＰの反転入力端子と、負荷ＬＥＡの第１端子と、に電気的に接続されている。回路ＡＣＦの第１端子は、回路ＩＶＣの第２端子を介して、オペアンプＯＰの出力端子と、負荷ＬＥＡの第２端子と、に電気的に接続されている。スイッチＳＷ４Ｂの第１端子は、配線ＢＢＬに電気的に接続され、スイッチＳＷ４Ｂの第２端子は、回路ＩＶＣの第３端子を介して、オペアンプＯＰの非反転入力端子と、負荷ＬＥＢの第１端子と、に電気的に接続されている。また、スイッチＳＷ４Ａ、及びスイッチＳＷ４Ｂのそれぞれの制御端子は、配線ＳＬ４に電気的に接続されている。
　なお、スイッチＳＷ４Ｂとしては、例えば、スイッチＳＷ４Ａ、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂに適用できるスイッチを用いることができる。
　図９の回路ＡＣＴＶは、例えば、配線ＳＬ４に高レベル電位を入力して、スイッチＳＷ４Ａ、及びスイッチＳＷ４Ｂのそれぞれをオン状態にすることによって、配線ＢＡＬからの電流を回路ＩＶＣの第１端子に流すことができ、また、配線ＢＢＬからの電流を回路ＩＶＣの第３端子に流すことができる。
　例えば、図８の演算回路ＭＡＣ２において、電流源ＣＳＡ、及び電流源ＣＳＢのそれぞれが、配線ＢＡＬ、及び配線ＢＢＬに流す電流の量をＩＣＳとし、配線ＢＡＬからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］に流れる電流の量の総和をＩｘとし、配線ＢＡＬからメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］に流れる電流の量の総和をＩｗとすると、配線ＢＡＬから回路ＩＶＣの第１端子に流れる電流量は、ＩＣＳ−Ｉｘ−Ｉｗとなる。また、配線ＢＢＬからメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］に流れる電流の量の総和をＩｕとし、配線ＢＢＬからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に流れる電流の量の総和をＩｒとすると、配線ＢＢＬから回路ＩＶＣの第３端子に流れる電流量は、ＩＣＳ−Ｉｕ−Ｉｒとなる。
　図９の回路ＩＶＣを減算回路とする場合（例えば、負荷ＬＥＡ、及び負荷ＬＥＢを抵抗とする場合）、回路ＩＶＣの第２端子は、回路ＩＶＣの第１端子に入力された電流の量と、回路ＩＶＣの第３端子に入力された電流の量と、の差分（−Ｉｕ−Ｉｒ＋Ｉｘ＋Ｉｗ）に応じた電圧を出力する。この差分の電流量は、式（１．１９）、式（１．２０）より、複数の第１データと複数の第２データの積和に応じて決まるため、回路ＩＶＣの第２端子から出力される電圧は、複数の第１データと複数の第２データの積和の結果に応じた電圧ということができる。
　その後、当該電圧は回路ＡＣＦの第１端子に入力され、当該電圧を用いて、回路ＡＣＦによってあらかじめ定義された関数系の演算が行われることで、演算結果が電圧（又は、電流など）として、配線ＮＩＬから出力される。
＜半導体装置の構成例３＞
　次に、図１の演算回路ＭＡＣ１、及び図８の演算回路ＭＡＣ２とは異なる、複数の第１データと複数の第２データとの積和演算が可能な半導体装置について説明する。
　図１０の演算回路ＭＡＣ３は、演算回路ＭＡＣ１、及び演算回路ＭＡＣ２と同様に、複数の第１データと複数の第２データとの積和演算が可能な半導体装置の一例である。演算回路ＭＡＣ３は、演算回路ＭＡＣ１の変形例であって、回路ＣＳＷに含まれているメモリセルＡＭｗ、及び回路ＣＳＲに含まれているメモリセルＡＭｒの個数が、演算回路ＭＡＣ１と異なっている。
　例えば、演算回路ＭＡＣ３において、回路ＣＳＷに含まれているメモリセルＡＭｗの個数をｇ個（ｇは、ｍではなく、かつ１以上の整数とする。）とし、回路ＣＳＲに含まれているメモリセルＡＭｒの個数をｇ個とすることができる。そのため、配線ＸＢＬ、及び配線ＷＢＬの本数をそれぞれｇ本としている。
　初めに、ｇが１以上ｍ未満である場合について説明する。
　複数の第１データに応じた電圧をＶＷ［１］乃至ＶＷ［ｍ］とし、かつ式（１．１）乃至式（１．３）を満たすように、ＶＷα［１］乃至ＶＷα［ｍ］、及びＶＷβ［１］乃至ＶＷβ［ｍ］を定義する。また、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれには電圧ＶＷα［１］乃至ＶＷα［ｍ］が保持され、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］にＶＷβ［１］乃至ＶＷβ［ｍ］が保持されているものとする。
　このとき、図７のタイミングチャートの時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］の電位の変化量が小さいとき、例えば、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれを０Ｖとした場合を考える。ここで、例えば、配線ＢＡＬからメモリセルＡＭｗ［ｉ］に流れる電流ＩＡＭｗ［ｉ］は、式（１．１０）及び式（１．１１）より、ＩＡＭｗ［ｉ］＝ｋ（ＶＷα［ｉ］−Ｖｔｈ）２となり、配線ＢＢＬからメモリセルＡＭｒ［ｉ］に流れる電流ＩＡＭｒ［ｉ］は、式（１．１６）及び式（１．１７）より、ＩＡＭｒ［ｉ］＝ｋ（ＶＷβ［ｉ］−Ｖｔｈ）２となる。このとき、ＶＷ［ｉ］＝ＶＷα［ｉ］−ＶＷβ［ｉ］が０に近い場合、ＩＡＭｗ［ｉ］とＩＡＭｒ［ｉ］とは、ほぼ同じ電流量とみなすことができる。このため、配線ＢＢＬに流れる電流の一部であるＩＡＭｒ［ｉ］は、回路ＣＭＳが配線ＢＡＬに流す電流の一部でもあるため、配線ＢＡＬにおいて、回路ＣＭＳが流れる電流の一部であるＩＡＭｒ［ｉ］は、メモリセルＡＭｗ［ｉ］に流れるＩＡＭｗ［ｉ］とキャンセルされる。
　逆に言えば、メモリセルＡＭｗ［ｉ］、メモリセルＡＭｒ［ｉ］のそれぞれに書き込まれる電圧ＶＷα［ｉ］とＶＷβ［ｉ］の差が０に近いとあらかじめ分かっている場合は、メモリセルＡＭｗ［ｉ］、及びメモリセルＡＭｒ［ｉ］のそれぞれにＶＷα［ｉ］とＶＷβ［ｉ］を書き込まなくてもよい。これにより、回路ＣＳＷに含まれているメモリセルＡＭｗの個数、及び回路ＣＳＲに含まれているメモリセルＡＭｒの個数を減らすことができ、回路ＣＳＷに含まれているメモリセルＡＭｗ、回路ＣＳＲに含まれているメモリセルＡＭｒに必要な消費電力を低減することができる。
　なお、図７のタイミングチャートの時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＸＡＬ［ｉ］の電位の変化量がＶＸα［ｉ］（＝ＶＸ［ｉ］）としたとき、配線ＢＡＬからメモリセルＡＭｘ［ｉ］に流れる電流の量は、ＩＡＭｘ［ｉ］＝ｋ（ＶＷβ［ｉ］＋ｈＶＸα［ｉ］−Ｖｔｈ）２となり、配線ＢＢＬからメモリセルＡＭｕ［ｉ］に流れる電流の量は、ＩＡＭｕ［ｉ］＝ｋ（ＶＷα［ｉ］＋ｈＶＸα［ｉ］−Ｖｔｈ）２となる。ＶＸα［ｉ］が大きくなるほど、ＩＡＭｘ［ｉ］とＩＡＭｕ［ｉ］との電流量の差は大きくなる場合があるため、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｕ［ｉ］のそれぞれには、メモリセルＡＭｗ［ｉ］、及びメモリセルＡＭｒ［ｉ］と異なり、第１データに応じた電圧を書き込むことが好ましい。
　次に、ｇがｍを超える場合、例えば、ｇ＝ｍ＋１について説明する。
　複数の第１データに応じた電圧をＶＷ［１］乃至ＶＷ［ｍ］とし、かつ式（１．１）乃至式（１．３）を満たすように、ＶＷα［１］乃至ＶＷα［ｍ］、及びＶＷβ［１］乃至ＶＷβ［ｍ］を定義する。また、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれには電圧ＶＷα［１］乃至ＶＷα［ｍ］が保持され、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］にＶＷβ［１］乃至ＶＷβ［ｍ］が保持されているものとする。
　更に、メモリセルＡＭｒ［ｍ＋１］には任意の電圧Ｖｂが書き込まれ、メモリセルＡＭｗ［ｍ＋１］には接地電位が書き込まれる。また、図７のタイミングチャートの時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＸＢＬ［ｍ＋１］の電圧の変化は行われない。この場合、図１５のタイミングチャートの時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＢＢＬからメモリセルＡＭｒ［ｍ＋１］に流れる電流をＩｂとしたとき、Ｉｂ、及び配線ＢＡＬから回路ＡＣＴＶに流れる電流量ＩＥＶのそれぞれは、次の式のとおりとなる。
Figure JPOXMLDOC01-appb-M000024
　式（１．２２）は、積和の結果に対して、任意の値を与えている式に相当する。これは、例えば、階層型のニューラルネットワークにおける演算において、重み係数と、ニューロンの信号との積和演算の結果に対して、任意の値としてバイアス（偏り）を与える計算などで用いることができる。
　なお、上記では、メモリセルＡＭｒ［ｍ＋１］に任意の電圧Ｖｂを書き込み、メモリセルＡＭｗ［ｍ＋１］に接地電位を書き込んだ場合について説明したが、メモリセルＡＭｒ［ｍ＋１］に接地電位を書き込み、メモリセルＡＭｗ［ｍ＋１］に任意の電圧Ｖｂを書き込んでもよい。この場合、配線ＢＡＬからメモリセルＡＭｗ［ｍ＋１］にＩｂの電流量が流れるため、配線ＢＡＬから回路ＡＣＴＶに流れる電流量ＩＥＶは、式（１．２１）のＩｂが−Ｉｂに置き換わった値となる。つまり、積和の結果に対して、与えられる任意の値は、負の値にもすることができる。
　また、上述した、差が０に近い電圧ＶＷα［ｉ］とＶＷβ［ｉ］の書き込みの省略と、積和演算結果への任意の値の加算と、は、同時に行うことができる。また、このとき、メモリセルアレイＣＡの行数であるｇの値は、１以上ｍ未満としてもよく、ｇがｍを超えてもよい。
　また、ｇの値はｍとしてもよい。この場合、例えば、図１の演算回路ＭＡＣ１において、メモリセルＡＭｗ［ｉ］、メモリセルＡＭｒ［ｉ］のそれぞれに書き込まれる電圧ＶＷα［ｉ］とＶＷβ［ｉ］の差が０に近いとあらかじめ分かっている場合は、例えば、メモリセルＡＭｗ［ｉ］、及びメモリセルＡＭｒ［ｉ］のそれぞれにＶＷα［ｉ］とＶＷβ［ｉ］を書き込まず、代わりに、メモリセルＡＭｗ［ｉ］又はメモリセルＡＭｒ［ｉ］の一方に任意の電圧Ｖｂを書き込み、メモリセルＡＭｗ［ｉ］又はメモリセルＡＭｒ［ｉ］の他方に接地電位を書き込むことによって、差が０に近い電圧ＶＷα［ｉ］とＶＷβ［ｉ］の書き込みの省略と、積和演算結果への任意の値の加算と、を同時に行うことができる。
　なお、本発明の一態様の半導体装置は、本実施の形態で説明した演算回路ＭＡＣ１乃至演算回路ＭＡＣ３などに限定されない。例えば、同じ複数の第２データを用いて、複数の積和演算を同時に行う場合は、図１１に示す演算回路ＭＡＣ４を用いればよい。演算回路ＭＡＣ４は、図１の演算回路ＭＡＣ１のメモリセルアレイＣＡをｎ個（ｎは１以上の整数とする。）、列毎に配置した構成となっている。
　図１１では、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］を図示しており、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］をまとめてメモリセルアレイＣＡＳとしている。また、演算回路ＭＡＣ４はｎ個のメモリセルアレイＣＡを有しているため、図１１では、回路ＣＭＳは、ｎ個の回路ＣＭとして、回路ＣＭ［１］乃至回路ＣＭ［ｎ］を有し、回路ＩＮＴは、ｎ個の回路ＳＣＩとして、回路ＳＣＩ［１］乃至回路ＳＣＩ［ｎ］を有し、回路ＡＣＴＶは、ｎ個の回路ＡＣＰとして、回路ＡＣＰ［１］乃至回路ＡＣＰ［ｎ］を有している。また、演算回路ＭＡＣ４は、演算回路ＭＡＣ１の配線ＢＡＬに相当する、配線ＢＡＬ［１］乃至配線ＢＡＬ［ｎ］と、演算回路ＭＡＣ１の配線ＢＢＬに相当する、配線ＢＢＬ［１］乃至配線ＢＢＬ［ｎ］と、演算回路ＭＡＣ１の配線ＷＡＤに相当する、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］と、演算回路ＭＡＣ１の配線ＷＢＤに相当する、配線ＷＢＤ［１］乃至配線ＷＢＤ［ｎ］と、演算回路ＭＡＣ１の配線ＮＩＬに相当する、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］と、を有する。
　メモリセルアレイＣＡ［１］は、配線ＢＡＬ［１］と、配線ＢＢＬ［１］と、配線ＷＡＤ［１］と、配線ＷＢＤ［１］と、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］と、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］と、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］と、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］と、に電気的に接続されている。回路ＷＤＤは、配線ＷＡＤ［１］と、配線ＷＢＤ［１］と、に電気的に接続されている。また、回路ＣＭＳの回路ＣＭ［１］は、配線ＢＡＬ［１］と、配線ＢＢＬ［１］と、に電気的に接続され、回路ＩＮＴの回路ＳＣＩ［１］は、配線ＢＡＬ［１］と、配線ＢＢＬ［１］と、回路ＡＣＴＶの回路ＡＣＰ［１］に電気的に接続されている。回路ＡＣＰ［１］は、配線ＮＩＬ［１］に電気的に接続されている。
　同様に、メモリセルアレイＣＡ［ｎ］は、配線ＢＡＬ［ｎ］と、配線ＢＢＬ［ｎ］と、配線ＷＡＤ［ｎ］と、配線ＷＢＤ［ｎ］と、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］と、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］と、配線ＷＡＬ［１］乃至配線ＷＡＬ［ｍ］と、配線ＷＢＬ［１］乃至配線ＷＢＬ［ｍ］と、に電気的に接続されている。回路ＷＤＤは、配線ＷＡＤ［ｎ］と、配線ＷＢＤ［ｎ］と、に電気的に接続されている。また、回路ＣＭＳの回路ＣＭ［ｎ］は、配線ＢＡＬ［ｎ］と、配線ＢＢＬ［ｎ］と、に電気的に接続され、回路ＩＮＴの回路ＳＣＩ［ｎ］は、配線ＢＡＬ［ｎ］と、配線ＢＢＬ［ｎ］と、回路ＡＣＴＶの回路ＡＣＰ［ｎ］に電気的に接続されている。回路ＡＣＰ［ｎ］は、配線ＮＩＬ［ｎ］に電気的に接続されている。
　図１１の演算回路ＭＡＣ４は、図７のタイミングチャートの動作と同様に、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］のそれぞれに、第１グループ乃至第ｎグループの第１データに応じた電圧を書き込んだ後に、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］に第２データに応じた電圧を入力することによって、第１グループ乃至第ｎグループのそれぞれの第１データと第２データの積和演算を、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］に同時に出力することができる。
＜半導体装置の構成例４＞
　ここでは、上述した演算回路ＭＡＣ１、演算回路ＭＡＣ１Ａ、演算回路ＭＡＣ２、演算回路ＭＡＣ３とは、異なる、複数の第１データと複数の第２データとの積和演算が可能な半導体装置について説明する。
　図１２に示す演算回路ＭＡＣ５は、上述した演算回路ＭＡＣ１などと同様に、積和演算、及び関数の演算が可能な演算回路の構成例を示している。演算回路ＭＡＣ５は、後述する複数のメモリセルに保持された複数の第１データと、入力された複数の第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて関数の演算を行う回路である。
　演算回路ＭＡＣ５は、一例として、メモリセルアレイＣＡと、回路ＣＭＳと、回路ＷＤＤと、回路ＸＬＤと、回路ＷＬＤと、回路ＩＮＴと、回路ＡＣＴＶと、を有する。
　メモリセルアレイＣＡは、回路ＣＳ［１］乃至回路ＣＳ［ｍ］（ここでのｍは１以上の整数である。）を有する。また、回路ＣＳ［１］乃至回路ＣＳ［ｍ］のそれぞれは、メモリセルＡＭｕと、メモリセルＡＭｘと、メモリセルＡＭｗと、メモリセルＡＭｒと、を有する。なお、図１２には図示していないが、本明細書等では、回路ＣＳ［ｉ］（ｉは１以上ｍ以下の整数とする）に含まれているメモリセルＡＭｕ、メモリセルＡＭｘ、メモリセルＡＭｗ、メモリセルＡＭｒのそれぞれは、メモリセルＡＭｕ［ｉ］、メモリセルＡＭｘ［ｉ］、メモリセルＡＭｗ［ｉ］、メモリセルＡＭｒ［ｉ］と記載する場合がある。
　メモリセルアレイＣＡにおいて、それぞれのメモリセルは、２ｍ行２列のマトリクス状に配置されている。図１２では、一例として、メモリセルＡＭｕ［ｉ］は、２ｉ−１行１列のアドレスに配置され、メモリセルＡＭｗ［ｉ］は、２ｉ行１列のアドレスに配置され、メモリセルＡＭｘ［ｉ］は、２ｉ−１行２列のアドレスに配置され、メモリセルＡＭｒ［ｉ］は、２ｉ行２列のアドレスに配置されている。
　メモリセルＡＭｘ、メモリセルＡＭｗ、メモリセルＡＭｕ、及びメモリセルＡＭｒのそれぞれは、第１データに応じた電圧を保持する機能を有する。なお、第１データに応じた電圧とは、例えば、メモリセルＡＭｕ［ｉ］、及びメモリセルＡＭｗ［ｉ］に保持される電圧と、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］に保持される電圧と、の差分とすることができる。
　メモリセルＡＭｕ［１］は、配線ＷＡＤと、配線ＢＢＬと、配線ＷＬ［１］と、配線ＸＡＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｗ［１］は、配線ＷＡＤと、配線ＢＡＬと、配線ＷＬ［１］と、配線ＸＢＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｘ［１］は、配線ＷＢＤと、配線ＢＡＬと、配線ＷＬ［１］と、配線ＸＡＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｒ［１］は、配線ＷＢＤと、配線ＢＢＬと、配線ＷＬ［１］と、配線ＸＢＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｕ［ｍ］は、配線ＷＡＤと、配線ＢＢＬと、配線ＷＬ［ｍ］と、配線ＸＡＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｗ［ｍ］は、配線ＷＡＤと、配線ＢＡＬと、配線ＷＬ［ｍ］と、配線ＸＢＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｘ［ｍ］は、配線ＷＢＤと、配線ＢＡＬと、配線ＷＬ［ｍ］と、配線ＸＡＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｒ［ｍ］は、配線ＷＢＤと、配線ＢＢＬと、配線ＷＬ［ｍ］と、配線ＸＢＬ［ｍ］と、に電気的に接続されている。
　回路ＣＳ［１］乃至回路ＣＳ［ｍ］のそれぞれに含まれている、メモリセルＡＭｕと、メモリセルＡＭｗと、メモリセルＡＭｘと、メモリセルＡＭｒと、のそれぞれの詳細な回路構成の例については、後述する。
　回路ＣＭＳは、一例として、配線ＢＡＬと、配線ＢＢＬと、に電気的に接続されている。回路ＣＭＳは、配線ＢＡＬを介してメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに電流を供給する機能と、配線ＢＢＬを介してメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに電流を供給する機能と、を有する。なお、回路ＣＭＳによって、配線ＢＡＬに流れる電流量と配線ＢＢＬに流れる電流量は、等しいことが好ましい。
　なお、回路ＣＭＳの具体的な構成例については、上述した演算回路ＭＡＣ１に適用できる回路ＣＭＳの説明を参酌する。
　回路ＷＤＤについては、一例として、上述した演算回路ＭＡＣ１に適用できる回路ＷＤＤの説明を参酌する。
　回路ＷＬＤは、一例として、配線ＷＬ［１］乃至配線ＷＬ［ｍ］に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。具体的には、例えば、配線ＷＬ［ｉ］は、回路ＣＳ［ｉ］に含まれているメモリセルＡＭｕ［ｉ］、メモリセルＡＭｗ［ｉ］、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］に電気的に接続されているため、回路ＷＬＤがメモリセルアレイＣＡに含まれている回路ＣＳ［１］乃至回路ＣＳ［ｍ］のいずれか一を選択することで、選択された回路ＣＳに含まれているメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒがデータの書き込み先のメモリセルとなる。
　例えば、メモリセルアレイＣＡの回路ＣＳ［ｉ］に含まれている各メモリセルにデータを書き込むとき、回路ＷＬＤは、配線ＷＬ［ｉ］に高レベル電位を与え、また、配線ＷＬ［ｉ］以外の配線ＷＬ［１］乃至配線ＷＬ［ｍ］に低レベル電位を与えることで、データの書き込み先として、回路ＣＳ［ｉ］に含まれるメモリセルＡＭｕ［ｉ］、メモリセルＡＭｗ［ｉ］、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］を選択することができる。
　回路ＸＬＤについては、一例として、上述した演算回路ＭＡＣ１に適用できる回路ＸＬＤの説明を参酌する。
　回路ＩＮＴについては、一例として、上述した演算回路ＭＡＣ１に適用できる回路ＩＮＴの説明を参酌する。
　回路ＡＣＴＶについては、一例として、上述した演算回路ＭＡＣ１に適用できる回路ＡＣＴＶの説明を参酌する。
＜＜メモリセルアレイＣＡの構成例＞＞
　次に、メモリセルアレイＣＡの回路ＣＳ［１］乃至回路ＣＳ［ｍ］のそれぞれに含まれているメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒの構成例について、説明する。
　図１３は、メモリセルアレイＣＡの構成例を示した回路図である。メモリセルアレイＣＡは、複数の第１データと複数の第２データとの積和を計算する機能を有する。
　図１３に示すメモリセルアレイＣＡにおいて、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれは、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、を有する。
　また、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ２については、上述した演算回路ＭＡＣ１のメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ２の説明を参酌する。
　メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれにおいて、トランジスタＭ１の第１端子は、トランジスタＭ２のゲートと電気的に接続されている。トランジスタＭ２の第１端子は、配線ＶＲと電気的に接続されている。容量Ｃ１の第１端子は、トランジスタＭ２のゲートと電気的に接続されている。
　メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＡＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＢＬと電気的に接続されている。また、メモリセルＡＭｕ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＡＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｕ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｕ［１］とし、メモリセルＡＭｕ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｕ［ｍ］としている。
　メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＡＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＬと電気的に接続されている。また、メモリセルＡＭｗ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＢＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｗ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｗ［１］とし、メモリセルＡＭｗ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｗ［ｍ］としている。
　メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＢＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＬと電気的に接続されている。また、メモリセルＡＭｘ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＡＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｘ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｘ［１］とし、メモリセルＡＭｘ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｘ［ｍ］としている。
　メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれにおいて、トランジスタＭ１の第２端子は、配線ＷＢＤと電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＢＬと電気的に接続されている。また、メモリセルＡＭｒ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］と電気的に接続され、容量Ｃ１の第２端子は、配線ＸＢＬ［ｉ］と電気的に接続されている。なお、メモリセルＡＭｒ［１］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｒ［１］とし、メモリセルＡＭｒ［ｍ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｒ［ｍ］としている。
　上述したノードＮｘ［１］、ノードＮｘ［ｍ］、ノードＮｕ［１］、ノードＮｕ［ｍ］、ノードＮｗ［１］、ノードＮｗ［ｍ］、ノードＮｒ［１］、及びノードＮｒ［ｍ］は、それぞれのメモリセルの保持ノードとして機能する。
　配線ＶＲについては、上述した演算回路ＭＡＣ１に含まれる配線ＶＲの説明を参酌する。
＜演算回路の動作例＞
　次に、演算回路ＭＡＣ５の動作例について説明する。
　なお、ここでの演算回路ＭＡＣ５は、図１４に示すとおり、メモリセルアレイＣＡとして図１３のメモリセルアレイＣＡを適用し、回路ＣＭＳとして図３Ａの回路ＣＭＳを適用した演算回路ＭＡＣ５Ａとする。なお、図１４に示す演算回路ＭＡＣ５Ａは主に、メモリセルアレイＣＡと、回路ＣＭＳと、回路ＸＬＤと、回路ＷＬＤと、回路ＩＮＴと、を抜粋して示している。また、図示していないが、図１４の演算回路ＭＡＣ５Ａの回路ＡＣＴＶとしては、図４Ａの回路ＡＣＴＶを適用したものとする。
　図１５に演算回路ＭＡＣ５Ａの動作例のタイミングチャートを示す。図１５のタイミングチャートは、時刻Ｔ２１乃至時刻Ｔ２９、またその近傍における、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＳＬ４、配線ＳＬ５、配線ＳＬ７、配線ＷＡＤ、配線ＷＢＤ、配線ＸＡＬ［１］、配線ＸＡＬ［ｍ］、配線ＸＢＬ［１］、配線ＸＢＬ［ｍ］、ノードＮｘ［１］、ノードＮｘ［ｍ］、ノードＮｕ［１］、ノードＮｕ［ｍ］、ノードＮｗ［１］、ノードＮｗ［ｍ］、ノードＮｒ［１］、及びノードＮｒ［ｍ］の電位の変動を示している。なお、図１５では、高レベル電位をＨｉｇｈと表記し、低レベル電位をＬｏｗと表記している。
　なお、本動作例において、配線ＶＲが与える電圧を接地電位とする。
＜＜時刻Ｔ２１より前＞＞
　時刻Ｔ２１より前の時刻では、ノードＮｕ［１］乃至ノードＮｕ［ｍ］、ノードＮｗ［１］乃至ノードＮｗ［ｍ］、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］のそれぞれの電位は、接地電位になっているものとする。なお、図１５では、接地電位をＧＮＤと表記している。
　また、回路ＷＤＤ（図１４には図示していない）によって、配線ＷＡＤ、及び配線ＷＢＤのそれぞれには、低レベル電位が入力されている。
　また、回路ＸＬＤによって、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］、乃至配線ＸＢＬ［ｍ］のそれぞれには、基準電位ＶＲＦＰが入力されている。なお、ＶＲＦＰは、接地電位よりも高い電位、又は接地電位よりも低い電位とすることができる。
　また、回路ＷＬＤによって、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれには、低レベル電位が入力されている。このため、メモリセルアレイＣＡの全てのメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに含まれているそれぞれのトランジスタＭ１がオフ状態になっている。
　また、配線ＳＬ４、配線ＳＬ５、及び配線ＳＬ７のそれぞれには、低レベル電位が入力されている。そのため、スイッチＳＷ４Ａ、スイッチＳＷ５Ａ、スイッチＳＷ５Ｂ、スイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂのそれぞれは、オフ状態となる。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
　時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＬ５には、高レベル電位が入力されている。これにより、回路ＩＮＴに含まれているスイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオン状態となる。
　スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオン状態になることで、配線ＢＡＬ、及び配線ＢＢＬのそれぞれと配線ＶＳＬとの間が導通状態となり、配線ＢＡＬ、及び配線ＢＢＬのそれぞれには、配線ＶＳＬからの電位が与えられる。なお、本動作例において、配線ＶＳＬは、配線ＢＡＬ、及び配線ＢＢＬのそれぞれに初期化用の電位を与える配線とし、初期化用の電位を接地電位とする。そのため、時刻Ｔ２１から時刻Ｔ２２までの間では、配線ＢＡＬ、及び配線ＢＢＬのそれぞれの電位は、接地電位となる。
　また、メモリセルアレイＣＡの全てのメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに含まれているそれぞれのトランジスタＭ２の第１端子には、配線ＶＲから接地電位が与えられているため、それぞれのトランジスタＭ２の第１端子−第２端子間の電圧は０Ｖとなる。さらに、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、ノードＮｕ［１］乃至ノードＮｕ［ｍ］、ノードＮｗ［１］乃至ノードＮｗ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］のそれぞれの電位が接地電位となっているため、それぞれのトランジスタＭ２は、オフ状態となる。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
　時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＬ［１］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［１］、メモリセルＡＭｗ［１］、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＡＤには接地電位よりもＶＷα［１］大きい電位が入力される。このとき、メモリセルＡＭｕ［１］、及びメモリセルＡＭｗ［１］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＡＤとノードＮｕ［１］との間が導通状態となり、かつ配線ＷＡＤとノードＮｗ［１］との間が導通状態となる。このため、メモリセルＡＭｕ［１］の容量Ｃ１の第１端子（ノードＮｕ［１］）、及びメモリセルＡＭｗ［１］の容量Ｃ１の第１端子（ノードＮｗ［１］）のそれぞれには、接地電位よりもＶＷα［１］大きい電位が入力される。
　また、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＢＤには接地電位よりもＶＷβ［１］大きい電位が入力される。このとき、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｘ［１］との間が導通状態となり、かつ配線ＷＢＤとノードＮｒ［１］との間が導通状態となる。このため、メモリセルＡＭｘ［１］の容量Ｃ１の第１端子（ノードＮｘ［１］）、及びメモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）のそれぞれには、接地電位よりもＶＷβ［１］大きい電位が入力される。
　ここで、ＶＷ［１］を、本実施の形態で述べた式（１．１）のとおり、定義する。
　式（１．１）において、ＶＷ［１］は、ｍ個の第１データのうちの一番目に応じた電圧とする。つまり、ＶＷα［１］、及びＶＷβ［１］のそれぞれも、ｍ個の第１データのうちの一番目に応じた電圧ということができる。なお、式（１．１）を満たすのであれば、ＶＷα［１］、及びＶＷβ［１］の電圧の組み合わせは任意に決めることができる。例えば、ＶＷα［１］は、ＶＷβ［１］よりも高い電圧、ＶＷβ［１］よりも低い電圧、又はＶＷβ［１］と同じ電圧とすることができる。つまり、ＶＷ［１］は、正電圧、０、又は負電圧としてもよい。
　なお、スイッチＳＷ５Ａがオン状態となっているため、配線ＢＡＬには、接地電位が入力されている。また、メモリセルＡＭｕ［１］、及びメモリセルＡＭｗ［１］のそれぞれにおいて、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭｕ［１］、及びメモリセルＡＭｗ［１］のそれぞれのトランジスタＭ２の第１端子−第２端子間に電流は流れない。
　また、同様に、スイッチＳＷ５Ｂがオン状態となっているため、配線ＢＢＬには、接地電位が入力されている。また、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれにおいて、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧もほぼ０Ｖとなる。このため、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれのトランジスタＭ２の第１端子−第２端子間にも電流は流れない。
　ところで、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＬ［２］乃至配線ＷＬ［ｍ］のそれぞれには、時刻Ｔ２２以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡの回路ＣＳ［２］乃至回路ＣＳ［ｍ］において、メモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１のゲートには低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ、配線ＷＢＤのそれぞれに入力されているデータが、ノードＮｕ［２］乃至ノードＮｕ［ｍ］、ノードＮｗ［２］乃至ノードＮｗ［ｍ］、ノードＮｘ［２］乃至ノードＮｘ［ｍ］、及びノードＮｒ［２］乃至ノードＮｒ［ｍ］に書き込まれることはない。
＜＜時刻Ｔ２３から時刻Ｔ２４まで＞＞
　時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［１］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［１］、メモリセルＡＭｗ［１］、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルＡＭｕ［１］、及びメモリセルＡＭｗ［１］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｕ［１］の容量Ｃ１の第１端子（ノードＮｕ［１］）、及びメモリセルＡＭｗ［１］の容量Ｃ１の第１端子（ノードＮｗ［１］）のそれぞれに接地電位よりもＶＷα［１］大きい電位が保持される。また、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｘ［１］の容量Ｃ１の第１端子（ノードＮｘ［１］）、及びメモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）のそれぞれに接地電位よりもＶＷβ［１］大きい電位が保持される。
　また、時刻Ｔ２３から時刻Ｔ２４までの間では、時刻Ｔ２２から時刻Ｔ２３までの間での、回路ＣＳ［１］におけるメモリセルＡＭｕ［１］、メモリセルＡＭｗ［１］、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれへの電位の書き込み動作と同様に、回路ＣＳ［２］乃至回路ＣＳ［ｍ−１］におけるメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれへの電位の書き込み動作が順次行われる。具体的には、例えば、一定期間高レベル電位となる信号を配線ＷＬ［２］乃至配線ＷＬ［ｍ−１］に順次入力していき、当該信号に合わせて配線ＷＡＤ、及び配線ＷＢＤのそれぞれの電位を変化させることで、回路ＣＳ［２］乃至回路ＣＳ［ｍ−１］のそれぞれのメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒに所定の電位を書き込むことができる。ここでは、メモリセルＡＭｕ［２］乃至メモリセルＡＭｕ［ｍ−１］、メモリセルＡＭｗ［２］乃至メモリセルＡＭｗ［ｍ−１］には、ＶＷα［２］乃至ＶＷα［ｍ−１］が順次書き込まれるものとする。また、メモリセルＡＭｕ［２］乃至メモリセルＡＭｕ［ｍ−１］、メモリセルＡＭｗ［２］乃至メモリセルＡＭｗ［ｍ−１］のそれぞれへの電圧の書き込み動作と並行して、メモリセルＡＭｘ［２］乃至メモリセルＡＭｘ［ｍ−１］、メモリセルＡＭｒ［２］乃至メモリセルＡＭｒ［ｍ−１］には、ＶＷβ［２］乃至ＶＷβ［ｍ−１］が順次書き込まれるものとする。
　このとき、ｐ行目（ｐは２以上ｍ−１以下の整数とする。）に位置する、メモリセルＡＭｘ［ｐ］には電圧ＶＷβ［ｐ］が保持され、メモリセルＡＭｕ［ｐ］には、電圧ＶＷα［ｐ］が保持される。ここで、式（１．１）と同様に、ｍ個の第１データのうちのｐ番目に応じた電圧ＶＷ［ｐ］を、本実施の形態で述べた式（１．２）のとおり、定義する。
　式（１．２）において、ＶＷ［ｐ］は、ｍ個の第１データのうちのｐ番目に応じた電圧とする。つまり、ＶＷα［ｐ］、及びＶＷβ［ｐ］のそれぞれも、ｍ個の第１データのうちのｐ番目に応じた電圧ということができる。なお、式（１．２）を満たすのであれば、ＶＷα［ｐ］、及びＶＷβ［ｐ］の電圧の組み合わせは任意に決めることができる。例えば、ＶＷα［ｐ］は、ＶＷβ［ｐ］よりも高い電圧、ＶＷβ［ｐ］よりも低い電圧、又はＶＷβ［ｐ］と同じ電圧とすることができる。つまり、ＶＷ［ｐ］は、正電圧、０、又は負電圧としてもよい。
＜＜時刻Ｔ２４から時刻Ｔ２５まで＞＞
　時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＷＬ［ｍ］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［ｍ］、メモリセルＡＭｗ［ｍ］、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｕ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＷＡＤには接地電位よりもＶＷα［ｍ］大きい電位が入力される。このとき、メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｗ［ｍ］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＡＤとノードＮｕ［ｍ］との間が導通状態となり、かつ配線ＷＡＤとノードＮｗ［ｍ］との間が導通状態となる。このため、メモリセルＡＭｕ［ｍ］の容量Ｃ１の第１端子（ノードＮｕ［ｍ］）、及びメモリセルＡＭｗ［ｍ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ］）のそれぞれには、接地電位よりもＶＷα［ｍ］大きい電位が入力される。
　また、時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＷＢＤには接地電位よりもＶＷβ［ｍ］大きい電位が入力される。このとき、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｘ［ｍ］との間が導通状態となり、かつ配線ＷＢＤとノードＮｒ［ｍ］との間が導通状態となる。このため、メモリセルＡＭｘ［ｍ］の容量Ｃ１の第１端子（ノードＮｘ［ｍ］）、及びメモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ］）のそれぞれには、接地電位よりもＶＷβ［ｍ］大きい電位が入力される。
　ここで、ＶＷ［ｍ］を、本実施の形態で述べた式（１．３）のとおり、定義する。
　式（１．３）において、ＶＷ［ｍ］は、ｍ個の第１データのうちのｍ番目に応じた電圧とする。つまり、ＶＷα［ｍ］、及びＶＷβ［ｍ］のそれぞれも、ｍ個の第１データのうちのｍ番目に応じた電圧ということができる。なお、式（１．３）を満たすのであれば、ＶＷα［ｍ］、及びＶＷβ［ｍ］の電圧の組み合わせは任意に決めることができる。例えば、ＶＷα［ｍ］は、ＶＷβ［ｍ］よりも高い電圧、ＶＷβ［ｍ］よりも低い電圧、又はＶＷβ［ｍ］と同じ電圧とすることができる。つまり、ＶＷ［ｍ］は、正電圧、０、又は負電圧としてもよい。
　なお、スイッチＳＷ５Ａがオン状態となっているため、配線ＢＡＬには、接地電位が入力されている。また、メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｗ［ｍ］において、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧はほぼ０Ｖとなる。このため、メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｗ［ｍ］のそれぞれのトランジスタＭ２の第１端子−第２端子間に電流は流れない。
　また、同様に、スイッチＳＷ５Ｂがオン状態となっているため、配線ＢＢＬには、接地電位が入力されている。また、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれにおいて、トランジスタＭ２の第１端子には、配線ＶＲからの接地電位が入力されているため、トランジスタＭ２の第１端子−第２端子間の電圧もほぼ０Ｖとなる。このため、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ２の第１端子−第２端子間にも電流は流れない。
　ところで、時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＷＬ［１］乃至配線ＷＬ［ｍ−１］のそれぞれには、時刻Ｔ０４以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡの回路ＣＳ［１］乃至回路ＣＳ［ｍ−１］において、メモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１のゲートには低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ、配線ＷＢＤのそれぞれに入力されているデータが、ノードＮｕ［１］乃至ノードＮｕ［ｍ−１］、ノードＮｗ［１］乃至ノードＮｗ［ｍ−１］、ノードＮｘ［１］乃至ノードＮｘ［ｍ−１］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ−１］に書き込まれることはない。
＜＜時刻Ｔ２５から時刻Ｔ２６まで＞＞
　時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＷＬ［ｍ］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［ｍ］、メモリセルＡＭｗ［ｍ］、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｗ［ｍ］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｕ［ｍ］の容量Ｃ１の第１端子（ノードＮｕ［ｍ］）、及びメモリセルＡＭｗ［ｍ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ］）のそれぞれに接地電位よりもＶＷα［ｍ］大きい電位が保持される。また、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｘ［ｍ］の容量Ｃ１の第１端子（ノードＮｘ［ｍ］）、及びメモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ］）のそれぞれに接地電位よりもＶＷβ［ｍ］大きい電位が保持される。
　時刻Ｔ２１から時刻Ｔ２６までの間の動作によって、メモリセルアレイＣＡに含まれているメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに、第１データに応じた電圧を書き込むことができる。
＜＜時刻Ｔ２６から時刻Ｔ２７まで＞＞
　時刻Ｔ２６から時刻Ｔ２７までの間において、配線ＳＬ５に低レベル電位が入力される。これにより、回路ＩＮＴにおいて、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオフ状態となる。
＜＜時刻Ｔ２７から時刻Ｔ２８まで＞＞
　時刻Ｔ２７から時刻Ｔ２８までの間において、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］のそれぞれには、ｍ個の第２データに応じた電位が入力される。ここで、例えば、回路ＸＬＤから配線ＸＡＬ［１］に入力される電位を、接地電位よりもＶＸα［１］高い電位とし、回路ＸＬＤから配線ＸＡＬ［ｐ］に入力される電位を、接地電位よりもＶＸα［ｐ］高い電位とし、回路ＸＬＤから配線ＸＡＬ［ｍ］に入力される電位を、接地電位よりもＶＸα［ｍ］高い電位とする。
　配線ＸＡＬ［１］の電位は、接地電位からＶＸα［１］に上昇するため、メモリセルＡＭｕ［１］、及びメモリセルＡＭｘ［１］のそれぞれの容量Ｃ１の第２端子には、ＶＸα［１］が印加されることになる。このとき、ノードＮｕ［１］、及びノードＮｘ［１］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｕ［１］、及びノードＮｘ［１］のそれぞれの電位が変化する。
　メモリセルＡＭｕ［１］、及びメモリセルＡＭｘ［１］のそれぞれにおいて、トランジスタＭ２のゲートの電位の増加分は、配線ＸＡＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。当該容量結合係数は、容量Ｃ１の容量、トランジスタＭ２のゲート容量、寄生容量などによって算出される。本動作例では、メモリセルＡＭｕ、及びメモリセルＡＭｘのそれぞれの容量結合係数をｈとする。
　そのため、配線ＸＡＬ［１］の電位変化がＶＸα［１］であるとき、ノードＮｕ［１］、及びノードＮｘ［１］のそれぞれの電位変化は、ｈＶＸα［１］となる。つまり、ノードＮｕ［１］の電位は、ＶＷα［１］＋ｈＶＸα［１］となり、ノードＮｘ［１］の電位は、ＶＷβ［１］＋ｈＶＸα［１］となる。
　なお、本動作例では、メモリセルアレイＣＡに含まれている、メモリセルＡＭｕ［１］、及びメモリセルＡＭｘ［１］以外のメモリセルについても、それぞれの容量結合係数をｈとして説明する。
　このため、配線ＸＡＬ［ｐ］の電位は、接地電位からＶＸα［ｐ］に上昇するため、メモリセルＡＭｕ［ｐ］、及びメモリセルＡＭｘ［ｐ］のそれぞれの容量Ｃ１の第２端子には、ＶＸα［ｐ］が印加されることになる。このとき、ノードＮｕ［ｐ］、及びノードＮｘ［ｐ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｕ［ｐ］、及びノードＮｘ［ｐ］のそれぞれの電位が変化する。具体的には、ノードＮｕ［ｐ］の電位は、ＶＷα［ｐ］＋ｈＶＸα［ｐ］となり、ノードＮｘ［ｐ］の電位は、ＶＷβ［ｐ］＋ｈＶＸα［ｐ］となる。
　また、配線ＸＡＬ［ｍ］の電位は、接地電位からＶＸα［ｍ］に上昇するため、メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｘ［ｍ］のそれぞれの容量Ｃ１の第２端子には、ＶＸα［ｍ］が印加されることになる。このとき、ノードＮｕ［ｍ］、及びノードＮｘ［ｍ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｕ［ｍ］、及びノードＮｘ［ｍ］のそれぞれの電位が変化する。具体的には、ノードＮｕ［ｍ］の電位は、ＶＷα［ｍ］＋ｈＶＸα［ｍ］となり、ノードＮｘ［ｍ］の電位は、ＶＷβ［ｍ］＋ｈＶＸα［ｍ］となる。
　また、時刻Ｔ２７から時刻Ｔ２８までの間において、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］のそれぞれには、ｍ個の第２データに応じた電位が入力される。ここで、例えば、回路ＸＬＤから配線ＸＢＬ［１］に入力される電位を、接地電位よりもＶＸβ［１］高い電位とし、回路ＸＬＤから配線ＸＢＬ［ｐ］に入力される電位を、接地電位よりもＶＸβ［ｐ］高い電位とし、回路ＸＬＤから配線ＸＢＬ［ｍ］に入力される電位を、接地電位よりもＶＸβ［ｍ］高い電位とする。
　配線ＸＢＬ［１］の電位は、接地電位からＶＸβ［１］に上昇するため、メモリセルＡＭｗ［１］、及びメモリセルＡＭｒ［１］のそれぞれの容量Ｃ１の第２端子には、ＶＸβ［１］が印加されることになる。このとき、ノードＮｗ［１］、及びノードＮｒ［１］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｗ［１］、及びノードＮｒ［１］のそれぞれの電位が変化する。
　なお、本動作例では、メモリセルアレイＣＡに含まれている、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれの容量結合係数は、メモリセルＡＭｘ、及びメモリセルＡＭｕと同様にｈとして説明する。
　そのため、配線ＸＢＬ［１］の電位変化がＶＸβ［１］であるとき、ノードＮｗ［１］、及びノードＮｒ［１］のそれぞれの電位変化は、ｈＶＸβ［１］となる。つまり、ノードＮｗ［１］の電位は、ＶＷα［１］＋ｈＶＸβ［１］となり、ノードＮｒ［１］の電位は、ＶＷβ［１］＋ｈＶＸβ［１］となる。
　また、配線ＸＢＬ［ｐ］の電位は、接地電位からＶＸβ［ｐ］に上昇するため、メモリセルＡＭｗ［ｐ］、及びメモリセルＡＭｒ［ｐ］のそれぞれの容量Ｃ１の第２端子には、ＶＸβ［ｐ］が印加されることになる。このとき、ノードＮｗ［ｐ］、及びノードＮｒ［ｐ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｗ［ｐ］、及びノードＮｒ［ｐ］のそれぞれの電位が変化する。具体的には、ノードＮｗ［ｐ］の電位は、ＶＷα［ｐ］＋ｈＶＸβ［ｐ］となり、ノードＮｒ［ｐ］の電位は、ＶＷβ［ｐ］＋ｈＶＸβ［ｐ］となる。
　また、配線ＸＢＬ［ｍ］の電位は、接地電位からＶＸβ［ｍ］に上昇するため、メモリセルＡＭｗ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれの容量Ｃ１の第２端子には、ＶＸβ［ｍ］が印加されることになる。このとき、ノードＮｗ［ｍ］、及びノードＮｒ［ｍ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｗ［ｍ］、及びノードＮｒ［ｍ］のそれぞれの電位が変化する。具体的には、ノードＮｗ［ｍ］の電位は、ＶＷα［ｍ］＋ｈＶＸβ［ｍ］となり、ノードＮｕ［ｍ］の電位は、ＶＷβ［ｍ］＋ｈＶＸβ［ｍ］となる。
　ここで、ＶＸ［１］、ＶＸ［ｐ］、及びＶＸ［ｍ］のそれぞれを、本実施の形態で述べた式（１．４）乃至式（１．６）のとおり、定義する。
　式（１．４）乃至式（１．６）のそれぞれにおいて、ＶＸ［１］乃至ＶＸ［ｍ］のそれぞれは、第２データに応じた電圧とする。つまり、ＶＸα［１］乃至ＶＸα［ｍ］、及びＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれも、第２データに応じた電圧ということができる。なお、式（１．４）乃至式（１．６）を満たすのであれば、ＶＸα［ｉ］、及びＶＸβ［ｉ］の電圧の組み合わせは任意に決めることができる。例えば、ＶＸα［ｉ］は、ＶＸβ［ｉ］よりも高い電圧、ＶＸβ［ｉ］よりも低い電圧、又はＶＸβ［ｉ］と同じ電圧とすることができる。つまり、ＶＸ［ｉ］は、正電圧、０、又は負電圧としてもよい。
＜＜時刻Ｔ２８から時刻Ｔ２９まで＞＞
　時刻Ｔ２８から時刻Ｔ２９までの間において、配線ＳＬ４、及び配線ＳＬ７に高レベル電位が入力される。これにより、回路ＣＭＳにおけるスイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂと、回路ＡＣＴＶにおけるスイッチＳＷ４Ａと、のそれぞれがオン状態となる。
　このとき、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＡＬを介して、回路ＣＭに含まれるトランジスタＭ３Ａの第１端子と導通状態となる。また、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＡＬを介して、回路ＡＣＴＶに含まれる回路ＩＶＣの第１端子と導通状態となる。また、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＢＬを介して、回路ＣＭに含まれるトランジスタＭ３Ｂの第１端子と導通状態となる。
　ここで、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれのトランジスタＭ２の第２端子から第１端子に流れる電流を考える。
　配線ＢＡＬからメモリセルＡＭｘ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｘ［１］としたとき、ＩＡＭｘ［１］は、本実施の形態で述べた式（１．７）と同様に表すことができる。
　式（１．７）において、ｋは、トランジスタＭ２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＭ２のしきい値電圧である。なお、定数ｋは、メモリセルＡＭｘだけでなく、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒについても適用できるものとする。また、メモリセルＡＭｘだけでなく、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒが有するトランジスタＭ２のしきい値電圧もＶｔｈとする。
　また、配線ＢＡＬからメモリセルＡＭｘ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｘ［ｍ］としたとき、ＩＡＭｘ［ｍ］は、本実施の形態で述べた式（１．７）と同様に表すことができる。
　つまり、配線ＢＡＬからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｘとしたとき、Ｉｘは、式（１．７）及び式（１．８）より、本実施の形態で述べた式（１．９）と同様に表すことができる。
　同様に、配線ＢＡＬからメモリセルＡＭｗ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｗ［１］とし、配線ＢＡＬからメモリセルＡＭｗ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｗ［ｍ］としたとき、ＩＡＭｗ［１］、及びＩＡＭｗ［ｍ］のそれぞれは、本実施の形態で述べた式（１．１０）、及び式（１．１１）と同様に表すことができる。
　つまり、配線ＢＡＬからメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｗとしたとき、Ｉｗは、式（１．１０）及び式（１．１１）より、本実施の形態で述べた式（１．１２）と同様に表すことができる。
　同様に、配線ＢＢＬからメモリセルＡＭｕ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｕ［１］とし、配線ＢＢＬからメモリセルＡＭｕ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｕ［ｍ］としたとき、ＩＡＭｕ［１］、及びＩＡＭｕ［ｍ］のそれぞれは、本実施の形態で述べた式（１．１３）、及び式（１．１４）と同様に表すことができる。
　つまり、配線ＢＢＬからメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｕとしたとき、Ｉｕは、式（１．１３）及び式（１．１４）より、本実施の形態で述べた式（１．１５）と同様に表すことができる。
　同様に、配線ＢＢＬからメモリセルＡＭｒ［１］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［１］とし、配線ＢＢＬからメモリセルＡＭｒ［ｍ］のトランジスタＭ２の第２端子を介して第１端子に流れる電流をＩＡＭｒ［ｍ］としたとき、ＩＡＭｒ［１］、及びＩＡＭｒ［ｍ］のそれぞれは、本実施の形態で述べた式（１．１６）、及び式（１．１７）と同様に次の式で表すことができる。
　つまり、配線ＢＢＬからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｒとしたとき、Ｉｒは、式（１．１６）及び式（１．１７）より、本実施の形態で述べた式（１．１８）と同様に表すことができる。
　時刻Ｔ２８から時刻Ｔ２９までの間において、回路ＣＭＳに含まれているスイッチＳＷ７Ｂはオン状態となっており、かつ、回路ＩＮＴに含まれているスイッチＳＷ５Ｂはオフ状態となっているため、配線ＢＢＬを介して、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に流れる電流の総和Ｉｕ＋Ｉｒは、トランジスタＭ３Ｂの第１端子を介した配線ＶＨＥから流れる。このとき、トランジスタＭ３Ｂの第１端子（ゲート）の電圧は、電流量Ｉｕ＋Ｉｒに応じた電圧となる。
　また、回路ＣＭは、カレントミラー回路となっているため、トランジスタＭ３Ｂの第１端子−第２端子間に流れる電流量は、トランジスタＭ３Ａの第１端子−第２端子間に流れる電流量とほぼ等しくなる。時刻Ｔ１２から時刻Ｔ１３までの間において、回路ＣＭＳに含まれているスイッチＳＷ７Ａはオン状態となっているため、配線ＶＨＥからトランジスタＭ３Ａを介して配線ＢＡＬに流れる電流量は、Ｉｕ＋Ｉｒとなる。
　更に、配線ＢＡＬには、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］が電気的に接続されているため、配線ＢＡＬからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］にＩｘの電流量が流れ、かつ配線ＢＡＬからメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］にＩｗの電流量が流れる。
　そして、回路ＩＮＴに含まれているスイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂはオフ状態となっており、回路ＡＣＴＶに含まれているスイッチＳＷ４Ａはオン状態となっているため、配線ＢＡＬから、スイッチＳＷ４Ａを介して、回路ＡＣＴＶに含まれている回路ＩＶＣの第１端子に電流が流れる。当該電流の量をＩＥＶとしたとき、ＩＥＶは、本実施の形態で述べた式（１．１９）と同様に表すことができる。
　したがって、式（１．１９）は、式（１．１）乃至式（１．６）、式（１．９）、式（１．１２）、式（１．１５）、及び式（１．１８）を用いることによって、式（１．２０）と同様に、次の式のとおりに記述することができる。
Figure JPOXMLDOC01-appb-M000025
　式（１．２３）より、配線ＢＡＬから回路ＡＣＴＶに入力される電流の量ＩＥＶは、第１データに応じた電位ＶＷ［１］乃至ＶＷ［ｍ］と、第２データに応じた電位ＶＸ［１］乃至ＶＸ［ｍ］の積和に比例する。つまり、第１データと第２データの積和は、電流の量ＩＥＶとして表すことができる。
　回路ＡＣＴＶに含まれる回路ＩＶＣの第１端子にＩＥＶの電流が流れることによって、回路ＩＶＣの第３端子には、ＩＥＶに応じた電圧が出力される。その後、当該電圧は回路ＡＣＦの第１端子に入力され、当該電圧を用いて、回路ＡＣＦによってあらかじめ定義された関数系の演算が行われることで、演算結果が電圧（又は、電流など）として、配線ＮＩＬから出力される。
　ところで、式（１．１）乃至式（１．３）のそれぞれは、ＶＷα［ｉ］＝ＶＷβ［ｉ］＋ＶＷ［ｉ］と変形することができる。つまり、メモリセルＡＭｕ［ｉ］、及びメモリセルＡＭｗ［ｉ］には、ＶＷβ［ｉ］＋ＶＷ［ｉ］が保持される。ＶＷβ［ｉ］は、任意の電圧とすることができるため、ＶＷβ［１］乃至ＶＷβ［ｍ］のそれぞれを全て同じ電圧としてもよい。例えば、ＶＷβ［１］乃至ＶＷβ［ｍ］のそれぞれをＶＰＲとしたとき、メモリセルＡＭｕ［ｉ］、及びメモリセルＡＭｗ［ｉ］のそれぞれにはＶＰＲ＋ＶＷ［ｉ］が保持され、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］のそれぞれにはＶＰＲが保持されることになる。このように、ＶＷβ［１］乃至ＶＷβ［ｍ］のそれぞれを全てＶＰＲにすることで、ＶＰＲを基準の電圧として、メモリセルＡＭｕ及びメモリセルＡＭｗに基準の電圧に第１データに応じた電圧が加わった電圧を保持し、かつメモリセルＡＭｘ及びメモリセルＡＭｒに基準の電圧を保持することでも、同様に式（１．２３）の演算を行うことができる。
　また、式（１．４）乃至式（１．６）のそれぞれは、ＶＸα［ｉ］＝ＶＸβ［ｉ］＋ＶＸ［ｉ］と変形することができる。つまり、時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＸＡＬ［ｉ］には、ＶＸβ［ｉ］＋ＶＸ［ｉ］が入力される。ＶＸβ［ｉ］は、任意の電圧とすることができるため、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれを全て同じ電圧としてもよい。例えば、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれをＶＲＦＰとしたとき、配線ＸＡＬ［ｉ］にはＶＲＦＰ＋ＶＸ［ｉ］が入力され、配線ＸＢＬ［ｉ］にはＶＲＦＰが入力されることになる。このように、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれを全てＶＲＦＰにすることで、ＶＲＦＰを基準の電圧として、配線ＸＡＬに基準の電圧に第２データに応じた電圧が加わった電圧を入力し、配線ＸＢＬに基準の電圧を入力することでも、同様に式（１．２３）の演算を行うことができる。
＜半導体装置の構成例５＞
　ここでは、図１２の演算回路ＭＡＣ５とは異なる、複数の第１データと複数の第２データとの積和演算が可能な半導体装置について説明する。
　図１６の演算回路ＭＡＣ６は、図１２の演算回路ＭＡＣ５と同様に、複数の第１データと複数の第２データとの積和演算が可能な半導体装置の一例である。なお、演算回路ＭＡＣ６は、回路ＣＭＳの回路構成の点と、配線ＢＢＬが回路ＡＣＴＶに電気的に接続されている点と、で演算回路ＭＡＣ５と異なっている。
　演算回路ＭＡＣ６に含まれている回路ＣＭＳは、電流源ＣＳＡと、電流源ＣＳＢと、を有する。電流源ＣＳＡの入力端子は、配線ＶＨＥに電気的に接続され、電流源ＣＳＡの出力端子は、配線ＢＡＬに電気的に接続されている。電流源ＣＳＢの入力端子は、配線ＶＨＥに電気的に接続され、電流源ＣＳＢの出力端子は、配線ＢＢＬに電気的に接続されている。
　なお、演算回路ＭＡＣ６に含まれている回路ＣＭＳは、上述した回路構成になっているため、図３Ａ、及び図３Ｂに示すカレントミラー回路としての機能を有していない。
　配線ＶＨＥは、一例として、図３Ａ、及び図３Ｂの回路ＣＭＳの説明した内容と同様に、定電圧を与える配線とすることができる。当該定電圧としては、例えば、高レベル電位とすることが好ましい。
　電流源ＣＳＡ、及び電流源ＣＳＢのそれぞれは、入力端子に電源電位が入力されることで、定電流を出力端子に出力する機能を有する。なお、電流源ＣＳＡ、及び電流源ＣＳＢのそれぞれが出力端子に出力する電流の量は、互いに等しいことが好ましい。具体的には、電流源ＣＳＡの出力端子から配線ＢＡＬに流れる電流量は、電流源ＣＳＢの出力端子から配線ＢＢＬに流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　また、上述したとおり、配線ＢＢＬは、回路ＡＣＴＶに電気的に接続されている。図１６における、回路ＡＣＴＶは、例えば、配線ＢＡＬから回路ＡＣＴＶに流れる電流と、配線ＢＢＬから回路ＡＣＴＶに流れる電流と、の差分の電流量に応じた電圧を出力する機能と、当該電圧を用いてあらかじめ定義された関数系に従った演算を行う機能と、当該関数の演算の結果を配線ＮＩＬに出力する機能と、を有する構成とすることが好ましい。
　具体的には、図１６の演算回路ＭＡＣ６に含まれている回路ＡＣＴＶとしては、例えば、図９に示す回路ＡＣＴＶとすることができる。
　図９の回路ＡＣＴＶは、例えば、配線ＳＬ４に高レベル電位を入力して、スイッチＳＷ４Ａ、及びスイッチＳＷ４Ｂのそれぞれをオン状態にすることによって、配線ＢＡＬからの電流を回路ＩＶＣの第１端子に流すことができ、また、配線ＢＢＬからの電流を回路ＩＶＣの第３端子に流すことができる。
　例えば、図１６の演算回路ＭＡＣ６において、電流源ＣＳＡ、及び電流源ＣＳＢのそれぞれが、配線ＢＡＬ、及び配線ＢＢＬに流す電流の量をＩＣＳとし、配線ＢＡＬからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］に流れる電流の量の総和をＩｘとし、配線ＢＡＬからメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］に流れる電流の量の総和をＩｗとすると、配線ＢＡＬから回路ＩＶＣの第１端子に流れる電流量は、ＩＣＳ−Ｉｘ−Ｉｗとなる。また、配線ＢＢＬからメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］に流れる電流の量の総和をＩｕとし、配線ＢＢＬからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に流れる電流の量の総和をＩｒとすると、配線ＢＢＬから回路ＩＶＣの第３端子に流れる電流量は、ＩＣＳ−Ｉｕ−Ｉｒとなる。
　図９の回路ＩＶＣを減算回路とする場合（例えば、負荷ＬＥＡ、及び負荷ＬＥＢを抵抗とする場合）、回路ＩＶＣの第２端子は、回路ＩＶＣの第１端子に入力された電流の量と、回路ＩＶＣの第３端子に入力された電流の量と、の差分（−Ｉｕ−Ｉｒ＋Ｉｘ＋Ｉｗ）に応じた電圧を出力する。この差分の電流量は、式（１．１９）、式（１．２０）より、複数の第１データと複数の第２データの積和に応じて決まるため、回路ＩＶＣの第２端子から出力される電圧は、複数の第１データと複数の第２データの積和の結果に応じた電圧ということができる。
　その後、当該電圧は回路ＡＣＦの第１端子に入力され、当該電圧を用いて、回路ＡＣＦによってあらかじめ定義された関数系の演算が行われることで、演算結果が電圧（又は、電流など）として、配線ＮＩＬから出力される。
＜半導体装置の構成例６＞
　次に、図１２の演算回路ＭＡＣ５、及び図１６の演算回路ＭＡＣ６とは異なる、複数の第１データと複数の第２データとの積和演算が可能な半導体装置について説明する。
　図１７の演算回路ＭＡＣ７は、演算回路ＭＡＣ５、及び演算回路ＭＡＣ６と同様に、複数の第１データと複数の第２データとの積和演算が可能な半導体装置の一例である。演算回路ＭＡＣ７は、演算回路ＭＡＣ５の変形例であって、演算回路ＭＡＣ５における配線ＸＢＬ［１］と配線ＸＢＬ［２］を１本の配線ＸＢＬ［１，２］としてまとめ、かつ演算回路ＭＡＣ５における配線ＸＢＬ［ｍ−１］と配線ＸＢＬ［ｍ］を１本の配線ＸＢＬ［ｍ−１，ｍ］としてまとめている点で、演算回路ＭＡＣ５と異なっている。つまり、図１７の演算回路ＭＡＣ７の配線ＸＢＬの本数は、ｍ／２本となっている。但し、図１７の演算回路ＭＡＣ７において、ｍは２以上の偶数としている。
　このため、図１７に示す演算回路ＭＡＣ７は、メモリセルＡＭｗ［１］と、メモリセルＡＭｒ［１］と、メモリセルＡＭｗ［２］と、メモリセルＡＭｒ［２］と、が配線ＸＢＬ［１，２］に電気的に接続され、メモリセルＡＭｗ［ｍ−１］と、メモリセルＡＭｒ［ｍ−１］と、メモリセルＡＭｗ［ｍ］と、メモリセルＡＭｒ［ｍ］と、が配線ＸＢＬ［ｍ−１，ｍ］に電気的に接続されている構成となっている。
　また、図１７のメモリセルアレイＣＡにおいて、それぞれのメモリセルは、演算回路ＭＡＣ５と同様に、２ｍ行２列のマトリクス状に配置されている。図１７では、一例として、メモリセルＡＭｕ［ｉ］は、２ｉ−１行１列のアドレスに配置され、メモリセルＡＭｗ［ｉ］は、２ｉ行１列のアドレスに配置され、メモリセルＡＭｘ［ｉ］は、２ｉ−１行２列のアドレスに配置され、メモリセルＡＭｒ［ｉ］は、２ｉ行２列のアドレスに配置され、メモリセルＡＭｕ［ｉ＋１］は、２ｉ＋２行１列のアドレスに配置され、メモリセルＡＭｗ［ｉ＋１］は、２ｉ＋１行１列のアドレスに配置され、メモリセルＡＭｘ［ｉ＋１］は、２ｉ＋２行２列のアドレスに配置され、メモリセルＡＭｒ［ｉ＋１］は、２ｉ＋１行２列のアドレスに配置されている。なお、図１７の演算回路ＭＡＣ７において、ｉは１以上ｍ以下の奇数である。
　このため、図１７には図示しないが、メモリセルＡＭｗ［ｉ］と、メモリセルＡＭｒ［ｉ］と、メモリセルＡＭｗ［ｉ＋１］と、メモリセルＡＭｒ［ｉ＋１］と、は、配線ＸＢＬ［ｉ，ｉ＋１］に電気的に接続されている。
　次に、図１７の演算回路ＭＡＣ７の動作例について説明する。なお、演算回路ＭＡＣ７の動作例については、図１５のタイミングチャートの動作例を参酌し、当該タイミングチャートに記載のない部分を主に説明する。
　複数の第１データに応じた電圧をＶＷ［１］乃至ＶＷ［ｍ］とし、かつ式（１．１）乃至式（１．３）を満たすように、ＶＷα［１］乃至ＶＷα［ｍ］、及びＶＷβ［１］乃至ＶＷβ［ｍ］を定義する。また、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれには電圧ＶＷα［１］乃至ＶＷα［ｍ］が保持され、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］にＶＷβ［１］乃至ＶＷβ［ｍ］が保持されているものとする。
　また、複数の第２データに応じた電圧をＶＸ［１］乃至ＶＸ［ｍ］とし、かつ式（１．４）乃至式（１．６）を満たすように、ＶＸα［１］乃至ＶＸα［ｍ］、及びＶＸβ［１］乃至ＶＸβ［ｍ］を定義する。但し、ＶＸβ［ｉ］とＶＸβ［ｉ＋１］は同じ電圧であるものとし、ＶＸβ［ｉ］＝ＶＸβ［ｉ＋１］＝ＶＸβ［ｉ，ｉ＋１］とする。このように、複数の第２データに応じた電圧ＶＸ［１］乃至ＶＸ［ｍ］を定義することで、演算回路ＭＡＣ７において、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］のそれぞれに電圧ＶＸα［１］乃至ＶＸα［ｍ］を入力することができ、かつ配線ＸＢＬ［１，２］乃至配線ＸＢＬ［ｍ−１，ｍ］のそれぞれにＶＸβ［１，２］乃至ＶＸβ［ｍ−１，ｍ］を入力することができる。
　時刻Ｔ２７から時刻Ｔ２８までの間において、演算回路ＭＡＣ７で、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］のそれぞれに電圧ＶＸα［１］乃至ＶＸα［ｍ］を入力し、かつ配線ＸＢＬ［１，２］乃至配線ＸＢＬ［ｍ−１，ｍ］のそれぞれにＶＸβ［１，２］乃至ＶＸβ［ｍ−１，ｍ］を入力することによって、演算回路ＭＡＣ５と同様に、複数の第１データと複数の第２データとの積和演算、及び関数の演算を行うことができる。
　演算回路ＭＡＣ７は、演算回路ＭＡＣ５よりも配線ＸＢＬの本数が少ない構成となっているため、演算回路ＭＡＣ７の回路面積は、演算回路ＭＡＣ５よりも小さくすることができる。また、演算回路ＭＡＣ７の配線ＸＢＬに入力する電圧信号の数が、演算回路ＭＡＣ５よりも少なくなるため、演算回路ＭＡＣ７の消費電力は、演算回路ＭＡＣ５よりも小さくすることができる。
　なお、上記では、ＶＸβ［ｉ］とＶＸβ［ｉ＋１］は同じ電圧であるものとしたが、演算回路ＭＡＣ５の動作例で説明したことと同様に、ＶＸβ［１］乃至ＶＸβ［ｍ］のそれぞれが全て同じ電圧（例えば、ＶＲＦＰ）となるようにしてもよい。
＜半導体装置の構成例７＞
　次に、図１２の演算回路ＭＡＣ５、図１６の演算回路ＭＡＣ６、及び図１７の演算回路ＭＡＣ７とは異なる、複数の第１データと複数の第２データとの積和演算が可能な半導体装置について説明する。
　図１８の演算回路ＭＡＣ８は、演算回路ＭＡＣ５、演算回路ＭＡＣ６、演算回路ＭＡＣ７と同様に、複数の第１データと複数の第２データとの積和演算が可能な半導体装置の一例である。演算回路ＭＡＣ８は、演算回路ＭＡＣ５の変形例であって、メモリセルアレイＣＡに回路ＣＳｂを設けている点で、演算回路ＭＡＣ５と異なっている。
　図１８に示す演算回路ＭＡＣ８において、回路ＣＳｂは、メモリセルＡＭｕｂ、メモリセルＡＭｗｂ、メモリセルＡＭｘｂ、メモリセルＡＭｒｂを有する。なお、メモリセルＡＭｕｂは、回路ＣＳ［１］乃至回路ＣＳ［ｍ］のそれぞれにおけるメモリセルＡＭｕに相当し、メモリセルＡＭｗｂは、回路ＣＳ［１］乃至回路ＣＳ［ｍ］のそれぞれにおけるメモリセルＡＭｗに相当し、メモリセルＡＭｘｂは、回路ＣＳ［１］乃至回路ＣＳ［ｍ］のそれぞれにおけるメモリセルＡＭｘに相当し、メモリセルＡＭｒｂは、回路ＣＳ［１］乃至回路ＣＳ［ｍ］のそれぞれにおけるメモリセルＡＭｒに相当する。
　次に、演算回路ＭＡＣ８の動作例について説明する。なお、演算回路ＭＡＣ８の動作例については、図１５のタイミングチャートの動作例を参酌し、当該タイミングチャートに記載のない部分を主に説明する。
　複数の第１データに応じた電圧をＶＷ［１］乃至ＶＷ［ｍ］とし、かつ式（１．１）乃至式（１．３）を満たすように、ＶＷα［１］乃至ＶＷα［ｍ］、及びＶＷβ［１］乃至ＶＷβ［ｍ］を定義する。また、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］のそれぞれには電圧ＶＷα［１］乃至ＶＷα［ｍ］が保持され、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］にＶＷβ［１］乃至ＶＷβ［ｍ］が保持されているものとする。
　また、例えば、図１５のタイミングチャートの時刻Ｔ２５から時刻Ｔ２６までの間において、メモリセルＡＭｕｂ、及びメモリセルＡＭｗｂは電圧ＶＷｂαを保持し、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂは電圧ＶＷｂβを保持するものとする。また、ＶＷｂ＝ＶＷｂα−ＶＷｂβを満たす電圧ＶＷｂを定義する。
　また、例えば、図１５のタイミングチャートの時刻Ｔ２７から時刻Ｔ２８までの間において、配線ＸＡＬｂには電圧ＶＸｂαが入力され、配線ＸＢＬｂには電圧ＶＸｂβが入力されているものとする。また、ＶＸｂ＝ＶＸｂα−ＶＸｂβを満たす電圧ＶＸｂを定義する。
　このとき、図１５のタイミングチャートの時刻Ｔ２８から時刻Ｔ２９までの間において、メモリセルＡＭｗｂ、及びメモリセルＡＭｘｂのそれぞれが配線ＢＡＬに流れる電流量をＩＡＭｗｂ、ＩＡＭｘｂとしたとき、ＩＡＭｗｂ、及びＩＡＭｘｂのそれぞれは、ＩＡＭｗｂ＝ｋ（ＶＷｂα＋ＶＸｂβ−Ｖｔｈ）２、ＩＡＭｘｂ＝ｋ（ＶＷｂβ＋ＶＸｂα−Ｖｔｈ）２と表すことができる。また、メモリセルＡＭｕｂ、及びメモリセルＡＭｒｂのそれぞれが配線ＢＢＬに流れる電流量をＩＡＭｕｂ、ＩＡＭｒｂとしたとき、ＩＡＭｕｂ、及びＩＡＭｒｂのそれぞれは、ＩＡＭｕｂ＝ｋ（ＶＷｂα＋ＶＸｂα−Ｖｔｈ）２、ＩＡＭｒｂ＝ｋ（ＶＷｂβ＋ＶＸｂβ−Ｖｔｈ）２と表すことができる。
　また、図１５のタイミングチャートの時刻Ｔ２８から時刻Ｔ２９までの間において、配線ＢＡＬから回路ＡＣＴＶに流れる電流量ＩＥＶは、次の式のとおりとなる。なお、ここでは、Ｉｂ＝ＩＡＭｕｂ＋ＩＡＭｒｂ＋ＩＡＭｘｂ＋ＩＡＭｗｂとしている。
Figure JPOXMLDOC01-appb-M000026
　式（１．２４）は、式（１．２２）と同様に、積和の結果に対して、任意の値を与えている式に相当する。これは、例えば、階層型のニューラルネットワークにおける演算において、重み係数と、ニューロンの信号との積和演算の結果に対して、任意の値としてバイアス（偏り）を与える計算などで用いることができる。
　また、例えば、配線ＢＢＬからメモリセルＡＭｕｂ、及びメモリセルＡＭｒｂに流れる電流の和ＩＡＭｕｂ＋ＩＡＭｒｂよりも、配線ＢＡＬからメモリセルＡＭｘｂ、及びメモリセルＡＭｗｂに流れる電流の和ＩＡＭｘｂ＋ＩＡＭｗｂを大きくすることによって、式（１．２４）のＩｂを０よりも小さい値にすることができる。つまり、積和の結果に対して、与えられる任意の値は、負の値にもすることができる。
　なお、メモリセルＡＭｕｂ、メモリセルＡＭｗｂ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂの少なくとも一において、トランジスタＭ２の第１端子−第２端子間に流れる電流量を０としてもよい。例えば、メモリセルＡＭｗｂ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂのそれぞれのトランジスタＭ２の第１端子−第２端子間に流れる電流量を０とすることで、式（１．２４）の電流量Ｉｂは、Ｉｂ＝ＩＡＭｕｂと置き換えることができる。また、メモリセルＡＭｕｂ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂのそれぞれのトランジスタＭ２の第１端子−第２端子間に流れる電流量を０とすることで、式（１．２４）の電流量Ｉｂは、Ｉｂ＝ＩＡＭｗｂと置き換えることができる。つまり、積和演算の結果に対して与えられる任意の値の設定するとき、メモリセルＡＭｕｂ、メモリセルＡＭｗｂ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂのそれぞれのトランジスタＭ２の第１端子−第２端子間に流れる電流を全て用いる必要はない。このため、演算回路ＭＡＣ８は、回路ＣＳｂにおいて、メモリセルＡＭｕｂ、メモリセルＡＭｗｂ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂの少なくとも一が設けられていない構成としてもよい。例えば、回路ＣＳｂは、メモリセルＡＭｕｂ、及びメモリセルＡＭｘｂのみ有する回路とすることができ、又はメモリセルＡＭｗｂ、及びメモリセルＡＭｒｂのみ有するも回路とすることができ、又はメモリセルＡＭｕｂ、及びメモリセルＡＭｗｂのみ有する回路とすることができ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂのみ有する回路とすることができる。また、例えば、回路ＣＳｂは、メモリセルＡＭｕｂ、メモリセルＡＭｗｂ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂのいずれか一を有する構成とすることができ、メモリセルＡＭｕｂ、メモリセルＡＭｗｂ、メモリセルＡＭｘｂ、及びメモリセルＡＭｒｂから選ばれた一のメモリセルのみ設けられていない構成とすることができる。
　なお、本発明の一態様の半導体装置は、本実施の形態で説明した演算回路ＭＡＣ５乃至演算回路ＭＡＣ８などに限定されない。例えば、同じ複数の第２データを用いて、複数の積和演算を同時に行う場合は、図１９に示す演算回路ＭＡＣ９を用いればよい。演算回路ＭＡＣ９は、図１２の演算回路ＭＡＣ５のメモリセルアレイＣＡをｎ個（ｎは１以上の整数とする。）、列毎に配置した構成となっている。
　図１９では、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］を図示しており、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］をまとめてメモリセルアレイＣＡＳとしている。また、演算回路ＭＡＣ９はｎ個のメモリセルアレイＣＡを有しているため、図１９では、回路ＣＭＳは、ｎ個の回路ＣＭとして、回路ＣＭ［１］乃至回路ＣＭ［ｎ］を有し、回路ＩＮＴは、ｎ個の回路ＳＣＩとして、回路ＳＣＩ［１］乃至回路ＳＣＩ［ｎ］を有し、回路ＡＣＴＶは、ｎ個の回路ＡＣＰとして、回路ＡＣＰ［１］乃至回路ＡＣＰ［ｎ］を有している。また、演算回路ＭＡＣ９は、演算回路ＭＡＣ５の配線ＢＡＬに相当する、配線ＢＡＬ［１］乃至配線ＢＡＬ［ｎ］と、演算回路ＭＡＣ５の配線ＢＢＬに相当する、配線ＢＢＬ［１］乃至配線ＢＢＬ［ｎ］と、演算回路ＭＡＣ５の配線ＷＡＤに相当する、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］と、演算回路ＭＡＣ５の配線ＷＢＤに相当する、配線ＷＢＤ［１］乃至配線ＷＢＤ［ｎ］と、演算回路ＭＡＣ５の配線ＮＩＬに相当する、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］と、を有する。
　メモリセルアレイＣＡ［１］は、配線ＢＡＬ［１］と、配線ＢＢＬ［１］と、配線ＷＡＤ［１］と、配線ＷＢＤ［１］と、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］と、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］と、配線ＷＬ［１］乃至配線ＷＬ［ｍ］と、に電気的に接続されている。回路ＷＤＤは、配線ＷＡＤ［１］と、配線ＷＢＤ［１］と、に電気的に接続されている。また、回路ＣＭＳの回路ＣＭ［１］は、配線ＢＡＬ［１］と、配線ＢＢＬ［１］と、に電気的に接続され、回路ＩＮＴの回路ＳＣＩ［１］は、配線ＢＡＬ［１］と、配線ＢＢＬ［１］と、回路ＡＣＴＶの回路ＡＣＰ［１］に電気的に接続されている。回路ＡＣＰ［１］は、配線ＮＩＬ［１］に電気的に接続されている。
　同様に、メモリセルアレイＣＡ［ｎ］は、配線ＢＡＬ［ｎ］と、配線ＢＢＬ［ｎ］と、配線ＷＡＤ［ｎ］と、配線ＷＢＤ［ｎ］と、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］と、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］と、配線ＷＬ［１］乃至配線ＷＬ［ｍ］と、に電気的に接続されている。回路ＷＤＤは、配線ＷＡＤ［ｎ］と、配線ＷＢＤ［ｎ］と、に電気的に接続されている。また、回路ＣＭＳの回路ＣＭ［ｎ］は、配線ＢＡＬ［ｎ］と、配線ＢＢＬ［ｎ］と、に電気的に接続され、回路ＩＮＴの回路ＳＣＩ［ｎ］は、配線ＢＡＬ［ｎ］と、配線ＢＢＬ［ｎ］と、回路ＡＣＴＶの回路ＡＣＰ［ｎ］に電気的に接続されている。回路ＡＣＰ［ｎ］は、配線ＮＩＬ［ｎ］に電気的に接続されている。
　図１９の演算回路ＭＡＣ９は、図１５のタイミングチャートの動作と同様に、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］のそれぞれに、第１グループ乃至第ｎグループに含まれている複数の第１データに応じた電圧を書き込んだ後に、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］に第２データに応じた電圧を入力することによって、第１グループ乃至第ｎグループのそれぞれの複数の第１データと複数の第２データの積和演算を、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］に同時に出力することができる。
　また、本実施の形態では、演算回路ＭＡＣ５乃至演算回路ＭＡＣ９に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ５乃至演算回路ＭＡＣ９に含まれているトランジスタは、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれているトランジスタ、有機半導体がチャネル形成領域に含まれているトランジスタ等を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置である、複数の積和演算を同時に行うことができる演算回路の一例について説明する。
＜半導体装置の構成例１＞
　図２０は、複数の第１データと複数の第２データとの積和演算が可能な半導体装置の構成例を示している。また、図２０に示す半導体装置は、例えば、複数の積和演算を同時に行うことができる。また、図２０の半導体装置は、当該積和演算の結果を入力値とした関数の演算を行うことができる。また、図２０の半導体装置は、複数の関数の演算を同時に行うことができる。
　図２０の演算回路ＭＡＣ１０は、上記の実施の形態で説明した演算回路ＭＡＣ５と同様に、複数のメモリセルに保持された複数の第１データと、入力された複数の第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて関数の演算を行う回路である。なお、複数の第１データ、及び複数の第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
　演算回路ＭＡＣ１０は、一例として、メモリセルアレイＣＡと、回路ＣＭＳ１と、回路ＣＭＳ２と、回路ＷＤＤと、回路ＸＬＤと、回路ＷＬＤと、回路ＩＮＴと、回路ＡＣＴＶと、を有する。
　メモリセルアレイＣＡは、回路ＣＵＷ［１，１］乃至回路ＣＵＷ［ｍ，ｎ］（ここでのｍ、ｎのそれぞれは１以上の整数である。）と、回路ＣＸＲ［１］乃至回路ＣＸＲ［ｍ］と、を有する。また、回路ＣＵＷ［１，１］乃至回路ＣＵＷ［ｍ，ｎ］のそれぞれは、メモリセルＡＭｕと、メモリセルＡＭｗと、を有し、回路ＣＸＲ［１］乃至回路ＣＸＲ［ｍ］のそれぞれは、メモリセルＡＭｘと、メモリセルＡＭｒと、を有する。なお、図２０には図示していないが、本明細書等では、回路ＣＵＷ［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数とし、ｊは１以上ｎ以下の整数とする）に含まれているメモリセルＡＭｕ、メモリセルＡＭｗのそれぞれは、メモリセルＡＭｕ［ｉ，ｊ］、メモリセルＡＭｗ［ｉ，ｊ］と記載する場合がある。また、本明細書等では、回路ＣＸＲ［ｉ］に含まれているメモリセルＡＭｘ、メモリセルＡＭｒのそれぞれは、メモリセルＡＭｘ［ｊ］、メモリセルＡＭｒ［ｊ］と記載する場合がある。
　メモリセルアレイＣＡにおいて、それぞれのメモリセルは、２ｍ行ｎ＋１列のマトリクス状に配置されている。図２０では、一例として、メモリセルＡＭｕ［ｉ，ｊ］は、２ｉ−１行ｊ列のアドレスに配置され、メモリセルＡＭｗ［ｉ、ｊ］は、２ｉ行ｊ列のアドレスに配置され、メモリセルＡＭｘ［ｉ］は、２ｉ−１行ｎ＋１列のアドレスに配置され、メモリセルＡＭｒ［ｉ］は、２ｉ行ｎ＋１列のアドレスに配置されている。
　メモリセルＡＭｘ、メモリセルＡＭｗ、メモリセルＡＭｕ、及びメモリセルＡＭｒのそれぞれは、第１データに応じた電圧を保持する機能を有する。なお、第１データに応じた電圧とは、例えば、メモリセルＡＭｕ［ｉ，ｊ］、及びメモリセルＡＭｗ［ｉ，ｊ］に保持される電圧と、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］に保持される電圧と、の差分とすることができる。
　特に、メモリセルアレイＣＡの１列目乃至ｎ列目のメモリセルのそれぞれには、第１グループ乃至第ｎグループの複数の第１データに応じた電圧が保持される。具体的には、例えば、第１グループに含まれている複数の第１データに応じた電圧のそれぞれは、１列目に位置するメモリセルＡＭｕ［１，１］乃至メモリセルＡＭｕ［ｍ，１］、及びメモリセルＡＭｗ［１，１］乃至メモリセルＡＭｗ［ｍ，１］に保持されるものとし、また、第ｎグループに含まれている複数の第１データに応じた電圧のそれぞれは、ｎ列目に位置するメモリセルＡＭｕ［１，ｎ］乃至メモリセルＡＭｕ［ｍ，ｎ］、及びメモリセルＡＭｗ［１，ｎ］乃至メモリセルＡＭｗ［ｍ，ｎ］に保持されるものとする。このように、第ｊグループに含まれている複数の第１データに応じた電圧のそれぞれは、ｊ列目に位置するメモリセルＡＭｕ［１，ｊ］乃至メモリセルＡＭｕ［ｍ，ｊ］、及びメモリセルＡＭｗ［１，ｊ］乃至メモリセルＡＭｗ［ｍ，ｊ］に保持されるものとする。
　メモリセルＡＭｕ［１，１］は、配線ＷＡＤ［１］と、配線ＢＡＰ［１］と、配線ＷＬ［１］と、配線ＸＡＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｗ［１，１］は、配線ＷＡＤ［１］と、配線ＢＡＮ［１］と、配線ＷＬ［１］と、配線ＸＢＬ［１］と、に電気的に接続されている。メモリセルＡＭｕ［１，ｎ］は、配線ＷＡＤ［ｎ］と、配線ＢＡＰ［ｎ］と、配線ＷＬ［１］と、配線ＸＡＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｗ［１，ｎ］は、配線ＷＡＤ［ｎ］と、配線ＢＡＮ［ｎ］と、配線ＷＬ［１］と、配線ＸＢＬ［１］と、に電気的に接続されている。メモリセルＡＭｘ［１］は、配線ＷＢＤと、配線ＢＢＰと、配線ＷＬ［１］と、配線ＸＡＬ［１］と、に電気的に接続されている。また、メモリセルＡＭｒ［１］は、配線ＷＢＤと、配線ＢＢＮと、配線ＷＬ［１］と、配線ＸＢＬ［１］と、に電気的に接続されている。メモリセルＡＭｕ［ｍ，１］は、配線ＷＡＤ［１］と、配線ＢＡＰ［１］と、配線ＷＬ［ｍ］と、配線ＸＡＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｗ［ｍ，１］は、配線ＷＡＤ［１］と、配線ＢＡＮ［１］と、配線ＷＬ［ｍ］と、配線ＸＢＬ［ｍ］と、に電気的に接続されている。メモリセルＡＭｕ［ｍ，ｎ］は、配線ＷＡＤ［ｎ］と、配線ＢＡＰ［ｎ］と、配線ＷＬ［ｍ］と、配線ＸＡＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｗ［ｍ，ｎ］は、配線ＷＡＤ［ｎ］と、配線ＢＡＮ［ｎ］と、配線ＷＬ［ｍ］と、配線ＸＢＬ［ｍ］と、に電気的に接続されている。メモリセルＡＭｘ［ｍ］は、配線ＷＢＤと、配線ＢＢＰと、配線ＷＬ［ｍ］と、配線ＸＡＬ［ｍ］と、に電気的に接続されている。また、メモリセルＡＭｒ［ｍ］は、配線ＷＢＤと、配線ＢＢＮと、配線ＷＬ［ｍ］と、配線ＸＢＬ［ｍ］と、に電気的に接続されている。
　回路ＣＵＷ［１，１］乃至回路ＣＵＷ［ｍ，ｎ］のそれぞれに含まれている、メモリセルＡＭｕ及びメモリセルＡＭｗと、回路ＣＸＲ［１］乃至回路ＣＸＲ［ｍ］のそれぞれに含まれている、メモリセルＡＭｘ及びメモリセルＡＭｒと、のそれぞれの詳細な回路構成としては、例えば、上記実施の形態で説明した演算回路ＭＡＣ５に適用できるモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒと同様とすることができる。
　回路ＣＭＳ１は、一例として、回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］と、回路ＣＭＢと、を有する。回路ＣＭＡ［１］は、配線ＢＡＮ［１］と、配線ＢＡＰ［１］と、に電気的に接続され、回路ＣＭＡ［ｎ］は、配線ＢＡＮ［ｎ］と、配線ＢＡＰ［ｎ］と、に電気的に接続され、回路ＣＭＢは、配線ＢＢＮと、配線ＢＢＰと、に電気的に接続されている。
　回路ＣＭＡ［ｊ］は、例えば、配線ＢＡＰ［ｊ］を介してメモリセルＡＭｕ［１，ｊ］乃至メモリセルＡＭｕ［ｍ，ｊ］に電流を供給する機能と、配線ＢＡＮ［ｊ］を介してメモリセルＡＭｗ［１，ｊ］乃至メモリセルＡＭｗ［ｍ，ｊ］に電流を供給する機能と、を有する。なお、回路ＣＭＡ［ｊ］によって、配線ＢＡＰ［ｊ］に流れる電流量と配線ＢＡＮ［ｊ］に流れる電流量は、等しいことが好ましい。具体的には、例えば、回路ＣＭＡ［ｊ］から配線ＢＡＰ［ｊ］に流れる電流量は、回路ＣＭＡ［ｊ］から配線ＢＡＮ［ｊ］に流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　また、回路ＣＭＢは、例えば、配線ＢＢＰを介してメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］に電流を供給する機能と、配線ＢＢＮを介してメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に電流を供給する機能と、を有する。なお、回路ＣＭＢによって、配線ＢＢＰに流れる電流量と配線ＢＢＮに流れる電流量は、等しいことが好ましい。具体的には、回路ＣＭＢから配線ＢＢＰに流れる電流量は、回路ＣＭＢから配線ＢＢＮに流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　なお、回路ＣＭＳ１の具体的な構成例については、後述する。
　回路ＷＤＤは、一例として、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］と、配線ＷＢＤと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。また、回路ＷＤＤは、上記実施の形態１で説明した演算回路ＭＡＣ５に含まれている回路ＷＤＤの説明を参酌する。
　回路ＷＬＤについては、上記実施の形態１で説明した演算回路ＭＡＣ５に含まれている回路ＷＬＤの説明を参酌する。
　回路ＸＬＤについては、上記実施の形態１で説明した演算回路ＭＡＣ５に含まれている回路ＸＬＤの説明を参酌する。
　回路ＩＮＴは、一例として、配線ＢＡＰ［１］乃至配線ＢＡＰ［ｎ］と、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］と、配線ＢＢＰと、配線ＢＢＮと、に電気的に接続されている。回路ＩＮＴは、例えば、配線ＢＡＰ［１］乃至配線ＢＡＰ［ｎ］と、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］と、配線ＢＢＰと、配線ＢＢＮと、のそれぞれに所定の電圧を入力する機能と、を有する。なお、当該電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　具体的な構成例として、回路ＩＮＴは、回路ＳＣＩＡ［１］乃至回路ＳＣＩＡ［ｎ］と、回路ＳＣＩＢと、を有する。また、回路ＳＣＩＡ［１］乃至回路ＳＣＩＡ［ｎ］と、回路ＳＣＩＢと、のそれぞれは、演算回路ＭＡＣ５の回路ＩＮＴに含まれている回路ＳＣＩと同様の構成とすることができる。具体的には、回路ＩＮＴは、図２０では、回路ＳＣＩＡ［１］乃至回路ＳＣＩＡ［ｎ］と、回路ＳＣＩＢと、のそれぞれは、スイッチＳＷ５Ａと、スイッチＳＷ５Ｂと、を有する構成となっている。また、回路ＳＣＩＡ［ｊ］において、スイッチＳＷ５Ａの第１端子は、配線ＢＡＮ［ｊ］に電気的に接続され、スイッチＳＷ５Ａの第２端子は、配線ＶＳＬに電気的に接続され、スイッチＳＷ５Ｂの第１端子は、配線ＢＡＰ［ｊ］に電気的に接続され、スイッチＳＷ５Ｂの第２端子は、配線ＶＳＬに電気的に接続されている。また、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれの制御端子は、配線ＳＬ５に電気的に接続されている。同様に、回路ＳＣＩＢにおいて、スイッチＳＷ５Ａの第１端子は、配線ＢＢＮに電気的に接続され、スイッチＳＷ５Ａの第２端子は、配線ＶＳＬに電気的に接続され、スイッチＳＷ５Ｂの第１端子は、配線ＢＢＰに電気的に接続され、スイッチＳＷ５Ｂの第２端子は、配線ＶＳＬに電気的に接続されている。また、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれの制御端子は、配線ＳＬ５に電気的に接続されている。
　なお、本実施の形態では、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
　配線ＳＬ５は、一例として、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。そのため、当該電圧としては、例えば、高レベル電位、又は低レベル電位とすることができる。
　また、配線ＶＳＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　回路ＣＭＳ２は、一例として、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］と、配線ＢＢＮと、に電気的に接続されている。回路ＣＭＳ２は、例えば、配線ＢＢＮに流れる電流を排出する機能と、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれに流れる電流を排出する機能と、を有する。なお、回路ＣＭＳ２によって、配線ＢＢＮから排出される電流量は、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］から排出される電流量のそれぞれに等しいことが好ましい。具体的には、例えば、配線ＢＢＮから回路ＣＭＳ２に流れる電流量は、配線ＢＡＮ［ｊ］から回路ＣＭＳ２に流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　回路ＡＣＴＶは、一例として、回路ＡＣＰ［１］乃至回路ＡＣＰ［ｎ］を有する。回路ＡＣＰ［１］は、配線ＢＡＮ［１］と、配線ＮＩＬ［１］と、に電気的に接続され、回路ＡＣＰ［ｎ］は、配線ＢＡＮ［ｎ］と、配線ＮＩＬ［ｎ］と、に電気的に接続されている。回路ＡＣＰ［１］乃至回路ＡＣＰ［ｎ］としては、例えば、上記実施の形態１で説明した演算回路ＭＡＣ５の回路ＡＣＴＶに含まれている回路ＡＣＰと同様の構成とすることができる。なお、図４Ａ乃至図４Ｃ、図５Ａ乃至図５Ｃのそれぞれでは、スイッチＳＷ４Ａの第１端子が配線ＢＡＬに電気的に接続されている構成を図示しているが、本実施の形態では、図４Ａ乃至図４Ｃ、図５Ａ乃至図５Ｃに図示されている配線ＢＡＬを、配線ＢＡＮに置き換えて説明するものとする。
＜＜メモリセルアレイＣＡの構成例＞＞
　次に、メモリセルアレイＣＡの回路ＣＵＷ［１，１］乃至回路ＣＵＷ［ｍ，ｎ］のそれぞれに含まれているメモリセルＡＭｕ、及びメモリセルＡＭｗ、回路ＣＸＲ［１］乃至回路ＣＸＲ［ｍ］のそれぞれに含まれているメモリセルＡＭｘ、及びメモリセルＡＭｒの構成例について、説明する。
　図２１は、メモリセルアレイＣＡの構成例を示した回路図である。メモリセルアレイＣＡは、上記実施の形態で説明した演算回路ＭＡＣ５と同様に、複数の第１データと複数の第２データとの積和を計算する機能を有する。
　また、図２１に示すメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒの構成は、図１３に示すメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒと同様の構成となっている。そのため、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒに含まれる回路素子に関する説明は、上記実施の形態で記載したメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれの内容を参酌する。
　メモリセルＡＭｕ［ｉ，１］乃至メモリセルＡＭｕ［ｉ，ｎ］のそれぞれにおいて、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］に電気的に接続され、容量Ｃ１の第２端子は、配線ＸＡＬ［ｉ］に電気的に接続されている。また、メモリセルＡＭｕ［ｉ，１］において、トランジスタＭ１の第２端子は、配線ＷＡＤ［１］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＰ［１］に電気的に接続されている。また、メモリセルＡＭｕ［ｉ，ｎ］において、トランジスタＭ１の第２端子は、配線ＷＡＤ［ｎ］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＰ［ｎ］に電気的に接続されている。なお、図２１には図示していないが、メモリセルＡＭｕ［ｉ，ｊ］において、トランジスタＭ１の第２端子は、配線ＷＡＤ［ｊ］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＰ［ｊ］に電気的に接続されているものとする。また、メモリセルＡＭｕ［ｉ，ｊ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｕ［ｉ，ｊ］としている。
　メモリセルＡＭｗ［ｉ，１］乃至メモリセルＡＭｗ［ｉ，ｎ］のそれぞれにおいて、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］に電気的に接続され、容量Ｃ１の第２端子は、配線ＸＢＬ［ｉ］に電気的に接続されている。また、メモリセルＡＭｗ［ｉ，１］において、トランジスタＭ１の第２端子は、配線ＷＡＤ［１］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＮ［１］に電気的に接続されている。また、メモリセルＡＭｗ［ｉ，ｎ］において、トランジスタＭ１の第２端子は、配線ＷＡＤ［ｎ］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＮ［ｎ］に電気的に接続されている。なお、図２１には図示していないが、メモリセルＡＭｗ［ｉ，ｊ］において、トランジスタＭ１の第２端子は、配線ＷＡＤ［ｊ］に電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＡＮ［ｊ］に電気的に接続されているものとする。また、メモリセルＡＭｗ［ｉ，ｊ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｗ［ｉ，ｊ］としている。
　メモリセルＡＭｘ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］に電気的に接続され、容量Ｃ１の第２端子は、配線ＸＡＬ［ｉ］に電気的に接続され、トランジスタＭ１の第２端子は、配線ＷＢＤに電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＢＰに電気的に接続されている。また、メモリセルＡＭｘ［ｉ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｘ［ｉ］としている。
　メモリセルＡＭｒ［ｉ］において、トランジスタＭ１のゲートは、配線ＷＬ［ｉ］に電気的に接続され、容量Ｃ１の第２端子は、配線ＸＢＬ［ｉ］に電気的に接続され、トランジスタＭ１の第２端子は、配線ＷＢＤに電気的に接続され、トランジスタＭ２の第２端子は、配線ＢＢＮに電気的に接続されている。また、メモリセルＡＭｒ［ｉ］において、トランジスタＭ１の第１端子と、トランジスタＭ２のゲートと、容量Ｃ１の第１端子と、の電気的な接続箇所をノードＮｒ［ｉ］としている。
＜＜回路ＣＭＳ１の構成例＞＞
　次に、図２０の回路ＣＭＳ１に含まれる回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢに適用できる回路構成の例について説明する。
　図２１の回路ＣＭＳ１には、回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢに適用できる回路構成の例を図示している。具体的には、図２１に示す回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢとして、図３Ａの回路ＣＭの構成を適用している。そのため、図２１に示す回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢ回路の回路構成、及びそれらに含まれる回路素子などについては、上記実施の形態で説明した回路ＣＭの記載を参酌する。
　回路ＣＭＡ［１］において、スイッチＳＷ７Ａの第２端子は、配線ＢＡＮ［１］に電気的に接続され、スイッチＳＷ７Ｂの第２端子は、配線ＢＡＰ［１］に電気的に接続されている。また、回路ＣＭＡ［ｎ］において、スイッチＳＷ７Ａの第２端子は、配線ＢＡＮ［ｎ］に電気的に接続され、スイッチＳＷ７Ｂの第２端子は、配線ＢＡＰ［ｎ］に電気的に接続されている。なお、図２１には図示していないが、回路ＣＭＡ［ｊ］において、スイッチＳＷ７Ａの第２端子は、配線ＢＡＮ［ｊ］に電気的に接続され、スイッチＳＷ７Ｂの第２端子は、配線ＢＡＰ［ｊ］に電気的に接続されているものとする。また、回路ＣＭＢにおいて、スイッチＳＷ７Ａの第２端子は、配線ＢＢＮに電気的に接続され、スイッチＳＷ７Ｂの第２端子は、配線ＢＢＰに電気的に接続されている。
＜＜回路ＣＭＳ２の構成例＞＞
　次に、図２０の回路ＣＭＳ２の回路構成の例について説明する。
　図２０の回路ＣＭＳ２としては、例えば、図２１に示す回路ＣＭＳ２の回路構成を適用することができる。図２１の回路ＣＭＳ２は、一例として、スイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］と、スイッチＳＷ８Ｂと、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］と、トランジスタＭ６Ｂと、を有する。
　スイッチＳＷ８Ａ［１］の第１端子は、配線ＢＡＮ［１］と、回路ＡＣＰ［１］（図２０に図示されており、図２１には図示されていない。）と、に電気的に接続され、スイッチＳＷ８Ａ［１］の第２端子は、トランジスタＭ６Ａ［１］の第１端子に電気的に接続されている。トランジスタＭ６Ａ［１］の第２端子は、配線ＶＬＬに電気的に接続されている。スイッチＳＷ８Ａ［ｎ］の第１端子は、配線ＢＡＮ［ｎ］と、回路ＡＣＰ［ｎ］（図２０に図示されており、図２１には図示されていない。）と、に電気的に接続され、スイッチＳＷ８Ａ［ｎ］の第２端子は、トランジスタＭ６Ａ［ｎ］の第１端子に電気的に接続されている。トランジスタＭ６Ａ［ｎ］の第２端子は、配線ＶＬＬに電気的に接続されている。スイッチＳＷ８Ｂの第１端子は、配線ＢＢＮに電気的に接続され、スイッチＳＷ８Ｂの第２端子は、トランジスタＭ６Ｂの第１端子に電気的に接続されている。トランジスタＭ６Ｂの第２端子は、配線ＶＬＬに電気的に接続されている。また、トランジスタＭ６Ｂのゲートは、スイッチＳＷ８Ｂの第２端子と、トランジスタＭ６Ｂの第１端子と、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］のそれぞれのゲートと、に電気的に接続されている。また、スイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］と、スイッチＳＷ８Ｂと、のそれぞれの制御端子には、配線ＳＬ８が電気的に接続されている。
　なお、スイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］、及びスイッチＳＷ８Ｂとしては、例えば、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂに適用できるスイッチを用いることができる。また、本実施の形態では、スイッチＳＷ８Ａ、及びスイッチＳＷ８Ｂのそれぞれは、制御端子に高レベル電位が入力されたときにオン状態となり、低レベル電位が入力されたときにオフ状態となるものとする。
　配線ＳＬ８は、一例として、スイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］、及びスイッチＳＷ８Ｂの導通状態と非導通状態との切り替えを行うための電圧を供給する配線として機能する。そのため、当該電圧としては、例えば、高レベル電位、又は低レベル電位とすることができる。
　配線ＶＬＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることが好ましい。
　また、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂのそれぞれとしては、例えば、ｎチャネル型トランジスタであることが好ましい。また、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂのそれぞれは、例えば、ＯＳトランジスタ、又はＳｉトランジスタなどを適用することができる。また、ＯＳトランジスタとしては、トランジスタＭ１、又はトランジスタＭ２に適用できるトランジスタを用いることができる。また、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６ＢにＳｉトランジスタを適用する場合、当該Ｓｉトランジスタのチャネル形成領域に含まれているシリコンは、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。
　また、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂのそれぞれは、特に断りの無い場合は、オン状態のときに飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート、ソース、及びドレインには、飽和領域で動作する範囲の電圧が適切に入力されている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂは、線形領域で動作することができる。又は、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂに流れる電流量を小さくするため、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂは、サブスレッショルド領域で動作することができる。又は、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができ、又は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在することができ、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができ、又は、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在することができる。
　図２１に示す回路ＣＭＳ２は、上述した構成より、カレントミラー回路として機能する。具体的には、図２１の回路ＣＭＳ２は、トランジスタＭ６Ｂの第１端子（配線ＢＢＮ）の電位を参照して、当該電位に応じた電流を、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］、及びトランジスタＭ６Ｂのそれぞれのソース−ドレイン間に流す機能を有する。換言すると、回路ＣＭＳ２は、トランジスタＭ６Ｂのソース−ドレイン間に流れる電流とほぼ等しい量の電流を、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］のそれぞれのソース−ドレイン間に流す機能を有する。
　また、回路ＣＭＳ２の構成は、図２１に示す構成に限定されない。回路ＣＭＳ２の構成は、例えば、図２２に示す回路ＣＭＳ２のとおり、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］のそれぞれとトランジスタＭ７Ａ［１］乃至トランジスタＭ７Ａ［ｎ］のそれぞれとをカスコード接続し、トランジスタＭ６ＢとトランジスタＭ７Ｂとをカスコード接続した構成としてもよい。具体的には、トランジスタＭ６Ａ［１］の第２端子は、トランジスタＭ７Ａ［１］の第１端子に電気的に接続され、トランジスタＭ７Ａ［１］の第２端子は、配線ＶＬＬに電気的に接続されている。また、トランジスタＭ６Ａ［ｎ］の第２端子は、トランジスタＭ７Ａ［ｎ］の第１端子に電気的に接続され、トランジスタＭ７Ａ［ｎ］の第２端子は、配線ＶＬＬに電気的に接続されている。また、トランジスタＭ６Ｂの第２端子は、トランジスタＭ７Ｂの第１端子と、トランジスタＭ７Ａ［１］乃至トランジスタＭ７Ａ［ｎ］のそれぞれのゲートと、トランジスタＭ７Ｂのゲートと、に電気的に接続され、トランジスタＭ７Ｂの第２端子は、配線ＶＬＬに電気的に接続されている。図２２に示す回路ＣＭＳ２のとおり、回路ＣＭＳ２に含まれるトランジスタをカスコード接続することによって、回路ＣＭＳ２によるカレントミラー回路の動作をより安定させることができる。
　また、回路ＣＭＳ２の構成は、例えば、図２３に示す回路ＣＭＳ２のとおり、スイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］の電気的な接続箇所を変更してもよい。なお、図２３には、回路ＣＭＳ２だけでなく、一例として、図４Ａの回路ＡＣＴＶも図示している。また、図２３の回路ＡＣＴＶは、ｎ個の回路ＡＣＰを有するものとする。図２３の回路ＣＭＳ２では、スイッチＳＷ８Ａ［１］の第１端子は、配線ＢＡＮ［１］に電気的に接続され、スイッチＳＷ８Ａ［１］の第２端子は、回路ＡＣＰ［１］と、トランジスタＭ６Ａ［１］の第１端子に電気的に接続されている。また、スイッチＳＷ８Ａ［ｎ］の第１端子は、配線ＢＡＮ［ｎ］に電気的に接続され、スイッチＳＷ８Ａ［ｎ］の第２端子は、回路ＡＣＰ［ｎ］と、トランジスタＭ６Ａ［ｎ］の第１端子に電気的に接続されている。演算回路ＭＡＣ１０の回路ＣＭＳ２に図２３の回路ＣＭＳ２を適用することによって、図４Ａの回路ＡＣＴＶの回路ＡＣＰ［１］乃至回路ＡＣＰ［ｎ］を、スイッチＳＷ４Ａを含まない構成とすることができる。つまり、図４Ａの回路ＡＣＴＶの回路ＡＣＰ［１］乃至回路ＡＣＰ［ｎ］に含まれているそれぞれのスイッチＳＷ４Ａの役割を、図２３の回路ＣＭＳ２に含まれるスイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］に機能させることができる。このため、演算回路ＭＡＣ１０の回路ＣＭＳ２に図２３の回路ＣＭＳ２を適用することで、回路素子の数を減らすことができるため、演算回路ＭＡＣ１０の回路面積の低減、及び／又は演算回路ＭＡＣ１０の消費電力の低減を図ることができる。なお、図２３では、図４Ａの回路ＡＣＦを図示したが、図２３に示す回路ＡＣＦは、図４Ｂ、図４Ｃ、図５Ａ乃至図５Ｃなどとしてもよい。
＜演算回路の動作例＞
　次に、演算回路ＭＡＣ１０の動作例について説明する。
　なお、ここでの演算回路ＭＡＣ１０は、メモリセルアレイＣＡと、回路ＣＭＳ１と、回路ＩＮＴと、回路ＣＭＳ２と、のそれぞれとしては、図２１に図示されたメモリセルアレイＣＡと、回路ＣＭＳ１と、回路ＩＮＴと、回路ＣＭＳ２と、を適用するものとする。また、図示していないが、図２０の演算回路ＭＡＣ１０の回路ＡＣＴＶとしては、図４Ａの回路ＡＣＴＶを適用したものとする。
　図２４、及び図２５に演算回路ＭＡＣ１０の動作例のタイミングチャートを示す。図２４のタイミングチャートは、時刻Ｔ３１乃至時刻Ｔ３９、またその近傍における、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＳＬ４、配線ＳＬ５、配線ＳＬ７、及び配線ＳＬ８の電位の変動を示し、図２５のタイミングチャートは、時刻Ｔ３１乃至時刻Ｔ３９、またその近傍における、配線ＷＡＤ［１］、配線ＷＡＤ［ｎ］、配線ＷＢＤ、配線ＸＡＬ［１］、配線ＸＡＬ［ｍ］、配線ＸＢＬ［１］、配線ＸＢＬ［ｍ］、ノードＮｕ［１，１］、ノードＮｗ［１，１］、ノードＮｕ［１，ｎ］、ノードＮｗ［１，ｎ］、ノードＮｘ［１］、ノードＮｒ［１］、ノードＮｕ［ｍ，１］、ノードＮｗ［ｍ，１］、ノードＮｕ［ｍ，ｎ］、ノードＮｗ［ｍ，ｎ］、ノードＮｘ［ｍ］、及びノードＮｒ［ｍ］の電位の変動を示している。なお、図２４では、高レベル電位をＨｉｇｈと表記し、低レベル電位をＬｏｗと表記している。また、図２５では、接地電位をＧＮＤと表記している。
　なお、本動作例において、配線ＶＲが与える電圧を接地電位とする。また、配線ＶＨＥが与える電圧を高レベル電位とし、配線ＶＬＬが与える電圧を接地電位とする。
　初めに、動作例によって、演算回路ＭＡＣ１０に保持される複数の第１データと、演算回路ＭＡＣ１０に入力される複数の第２データについて説明する。
　本動作例では、例えば、演算回路ＭＡＣ１０において、メモリセルアレイＣＡのｊ列目に位置する回路ＣＵＷ［１，ｊ］乃至回路ＣＵＷ［ｍ，ｊ］に含まれるメモリセルＡＭｕ、及びメモリセルＡＭｗのそれぞれには、第ｊグループに含まれているｍ個の第１データに応じた電圧が保持されるものとする。
　ここで、第ｊグループのｍ個の第１データに応じた電圧として、ＶＷ［１，ｊ］乃至ＶＷ［ｍ，ｊ］を定義する。また、下式を満たすように、ＶＷα［ｉ，ｊ］を定義する。なお、ＶＷβは、任意の基準電圧とすることができる。
Figure JPOXMLDOC01-appb-M000027
　ＶＷ［ｉ，ｊ］は、第ｊグループに含まれているｍ個の第１データのうちのｉ番目に応じた電圧とする。つまり、ＶＷα［ｉ，ｊ］も第ｊグループに含まれているｍ個の第１データのうちのｉ番目に応じた電圧ということができる。
　詳しくは後述するが、メモリセルアレイＣＡのｊ列目に位置する回路ＣＵＷ［１，ｊ］乃至回路ＣＵＷ［ｍ，ｊ］に含まれるメモリセルＡＭｕ、及びメモリセルＡＭｗのそれぞれには、第ｊグループに含まれているｍ個の第１データとして、ＶＷα［１，ｊ］乃至ＶＷα［ｍ，ｊ］が保持される。また、メモリセルアレイＣＡのｎ＋１列目に位置する回路ＣＸＲ［１］乃至回路ＣＸＲ［ｍ］に含まれるメモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれには、ＶＷβが保持される。
　次に、ｍ個の第２データに応じた電圧として、ＶＸ［１］乃至ＶＸ［ｍ］を定義する。具体的には、下式を満たすように、ＶＸα［ｉ］を定義する。なお、ＶＸβは、任意の基準電圧とすることができる。
Figure JPOXMLDOC01-appb-M000028
　ＶＸ［ｉ］は、ｍ個の第２データのうちのｉ番目に応じた電圧とする。つまり、ＶＸα［ｉ］もｍ個の第２データのうちのｉ番目に応じた電圧ということができる。
　詳しくは後述するが、メモリセルアレイＣＡにｍ個の第２データを入力するとき、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］のそれぞれにＶＸα［１］乃至ＶＸα［ｍ］を入力し、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］のそれぞれにＶＸβを入力するものとする。
＜＜時刻Ｔ３１より前＞＞
　時刻Ｔ３１より前の時刻では、ノードＮｕ［１，１］乃至ノードＮｕ［ｍ，ｎ］、ノードＮｗ［１，１］乃至ノードＮｗ［ｍ，ｎ］、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］のそれぞれの電位は、接地電位になっているものとする。
　また、回路ＷＤＤ（図２１には図示していない）によって、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］、及び配線ＷＢＤのそれぞれには、低レベル電位が入力されている。
　また、回路ＸＬＤ（図２１には図示していない）によって、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］、乃至配線ＸＢＬ［ｍ］のそれぞれには、基準電位ＶＲＦＰが入力されている。なお、ＶＲＦＰは、接地電位よりも高い電位、又は接地電位よりも低い電位とすることができる。
　また、回路ＷＬＤ（図２１には図示していない）によって、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれには、低レベル電位が入力されている。このため、メモリセルアレイＣＡの全てのメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに含まれているそれぞれのトランジスタＭ１がオフ状態になっている。
　また、配線ＳＬ４、配線ＳＬ５、配線ＳＬ７、及び配線ＳＬ８のそれぞれには、低レベル電位が入力されている。そのため、スイッチＳＷ４Ａ、スイッチＳＷ５Ａ、スイッチＳＷ５Ｂ、スイッチＳＷ７Ａ、スイッチＳＷ７Ｂ、スイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］、及びスイッチＳＷ８Ｂのそれぞれは、オフ状態となる。
＜＜時刻Ｔ３１から時刻Ｔ３２まで＞＞
　時刻Ｔ３１から時刻Ｔ３２までの間において、配線ＳＬ５には、高レベル電位が入力されている。これにより、回路ＩＮＴに含まれているスイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオン状態となる。
　スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオン状態になることで、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］、配線ＢＡＰ［１］乃至配線ＢＡＰ［ｎ］、配線ＢＢＮ、及び配線ＢＢＰのそれぞれと配線ＶＳＬとの間が導通状態となり、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］、配線ＢＡＰ［１］乃至配線ＢＡＰ［ｎ］、配線ＢＢＮ、及び配線ＢＢＰのそれぞれには、配線ＶＳＬからの電位が与えられる。なお、本動作例において、配線ＶＳＬは、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］、配線ＢＡＰ［１］乃至配線ＢＡＰ［ｎ］、配線ＢＢＮ、及び配線ＢＢＰのそれぞれに初期化用の電位を与える配線とし、初期化用の電位を接地電位とする。そのため、時刻Ｔ３１から時刻Ｔ３２までの間では、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］、配線ＢＡＰ［１］乃至配線ＢＡＰ［ｎ］、配線ＢＢＮ、及び配線ＢＢＰのそれぞれの電位は、接地電位となる。
　また、メモリセルアレイＣＡの全てのメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに含まれているそれぞれのトランジスタＭ２の第１端子には、配線ＶＲから接地電位が与えられているため、それぞれのトランジスタＭ２の第１端子−第２端子間の電圧は０Ｖとなる。さらに、ノードＮｕ［１，１］乃至ノードＮｕ［ｍ，ｎ］、ノードＮｗ［１，１］乃至ノードＮｗ［ｍ，ｎ］、ノードＮｘ［１］乃至ノードＮｘ［ｍ］、及びノードＮｒ［１］乃至ノードＮｒ［ｍ］のそれぞれの電位が接地電位となっているため、それぞれのトランジスタＭ２は、オフ状態となる。
＜＜時刻Ｔ３２から時刻Ｔ３３まで＞＞
　時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＷＬ［１］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［１，１］乃至メモリセルＡＭｕ［１，ｎ］、メモリセルＡＭｗ［１，１］乃至メモリセルＡＭｗ［１，ｎ］、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］のそれぞれには、ＶＷα［１，１］乃至ＶＷα［１，ｎ］の電位が入力される。ここで、メモリセルアレイＣＡのｊ列目に着目すると、メモリセルＡＭｕ［１，ｊ］、及びメモリセルＡＭｗ［１，ｊ］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＡＤ［ｊ］とノードＮｕ［ｍ，ｊ］との間が導通状態となり、かつ配線ＷＡＤ［ｊ］とノードＮｗ［１，ｊ］との間が導通状態となる。このため、メモリセルＡＭｕ［１，ｊ］の容量Ｃ１の第１端子（ノードＮｕ［１，ｊ］）、及びメモリセルＡＭｗ［１，ｊ］の容量Ｃ１の第１端子（ノードＮｗ［１，ｊ］）のそれぞれには、ＶＷα［１，ｊ］の電位が入力される。例えば、ｊ＝１のとき、メモリセルＡＭｕ［１，１］の容量Ｃ１の第１端子（ノードＮｕ［１，１］）、及びメモリセルＡＭｗ［１，１］の容量Ｃ１の第１端子（ノードＮｗ［１，１］）のそれぞれには、ＶＷα［１，１］の電位が入力され、また、例えば、ｊ＝ｎのとき、メモリセルＡＭｕ［１，ｎ］の容量Ｃ１の第１端子（ノードＮｕ［１，ｎ］）、及びメモリセルＡＭｗ［１，ｎ］の容量Ｃ１の第１端子（ノードＮｗ［１，ｎ］）のそれぞれには、ＶＷα［１，ｎ］の電位が入力される。
　また、時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＷＢＤにはＶＷβの電位が入力される。このとき、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｘ［１］との間が導通状態となり、かつ配線ＷＢＤとノードＮｒ［１］との間が導通状態となる。このため、メモリセルＡＭｘ［１］の容量Ｃ１の第１端子（ノードＮｘ［１］）、及びメモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）のそれぞれには、ＶＷβの電位が入力される。
　ところで、時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＷＬ［２］乃至配線ＷＬ［ｍ］のそれぞれには、時刻Ｔ２２以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡの回路ＣＵＷ［２］乃至回路ＣＵＷ［ｍ］、及び回路ＣＸＲ［２］乃至回路ＣＸＲ［ｍ］において、メモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１のゲートには低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］、配線ＷＢＤのそれぞれに入力されているデータが、回路ＣＵＷ［２］乃至回路ＣＵＷ［ｍ］、及び回路ＣＸＲ［２］乃至回路ＣＸＲ［ｍ］のそれぞれに含まれているメモリセルの保持ノードに書き込まれることはない。
＜＜時刻Ｔ３３から時刻Ｔ３４まで＞＞
　時刻Ｔ３３から時刻Ｔ３４までの間において、配線ＷＬ［１］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［１，１］乃至メモリセルＡＭｕ［１，ｎ］、メモリセルＡＭｗ［１，１］乃至メモリセルＡＭｗ［１，ｎ］、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルアレイＣＡのｊ列目に着目したとき、メモリセルＡＭｕ［１，ｊ］、及びメモリセルＡＭｗ［１，ｊ］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｕ［１，ｊ］の容量Ｃ１の第１端子（ノードＮｕ［１，ｊ］）、及びメモリセルＡＭｗ［１，ｊ］の容量Ｃ１の第１端子（ノードＮｗ［１，ｊ］）のそれぞれにＶＷα［１，ｊ］の電位が保持される。例えば、ｊ＝１のとき、メモリセルＡＭｕ［１，１］の容量Ｃ１の第１端子（ノードＮｕ［１，１］）、及びメモリセルＡＭｗ［１，１］の容量Ｃ１の第１端子（ノードＮｗ［１，１］）のそれぞれにＶＷα［１，１］の電位が保持される。また、例えば、ｊ＝ｎのとき、メモリセルＡＭｕ［１，ｎ］の容量Ｃ１の第１端子（ノードＮｕ［１，ｎ］）、及びメモリセルＡＭｗ［１，ｎ］の容量Ｃ１の第１端子（ノードＮｗ［１，ｎ］）のそれぞれにＶＷα［１，ｎ］の電位が保持される。また、メモリセルＡＭｘ［１］、及びメモリセルＡＭｒ［１］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｘ［１］の容量Ｃ１の第１端子（ノードＮｘ［１］）、及びメモリセルＡＭｒ［１］の容量Ｃ１の第１端子（ノードＮｒ［１］）のそれぞれにＶＷβの電位が保持される。
　また、時刻Ｔ３３から時刻Ｔ３４までの間では、時刻Ｔ３２から時刻Ｔ３３までの間での、回路ＣＵＷ［１，１］乃至回路ＣＵＷ［１，ｎ］におけるメモリセルＡＭｕ、及びメモリセルＡＭｗと、回路ＣＸＲ［１］におけるメモリセルＡＭｘ、及びメモリセルＡＭｒとのそれぞれへの電位の書き込み動作と同様に、回路ＣＵＷ［２，１］乃至回路ＣＵＷ［ｍ−１，ｎ］、回路ＣＸＲ［２］乃至回路ＣＸＲ［ｍ−１］におけるメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれへの電位の書き込み動作が順次行われる。具体的には、例えば、一定期間高レベル電位となる信号を配線ＷＬ［２］乃至配線ＷＬ［ｍ−１］に順次入力していき、当該信号に合わせて配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］、及び配線ＷＢＤのそれぞれの電位を変化させることで、回路ＣＵＷ［２，１］乃至回路ＣＵＷ［ｍ−１，ｎ］のそれぞれのメモリセルＡＭｕ、メモリセルＡＭｗ、及び回路ＣＸＲ［２］乃至回路ＣＸＲ［ｍ−１］のそれぞれのメモリセルＡＭｘ、メモリセルＡＭｒに所定の電位を書き込むことができる。ここでは、メモリセルＡＭｕ［２，１］乃至メモリセルＡＭｕ［ｍ−１，ｎ］、メモリセルＡＭｗ［２，１］乃至メモリセルＡＭｗ［ｍ−１，ｎ］には、ＶＷα［２，１］乃至ＶＷα［ｍ−１，ｎ］が順次書き込まれるものとする。また、メモリセルＡＭｕ［２，１］乃至メモリセルＡＭｕ［ｍ−１，ｎ］、メモリセルＡＭｗ［２，１］乃至メモリセルＡＭｗ［ｍ−１，ｎ］のそれぞれへの電圧の書き込み動作と並行して、メモリセルＡＭｘ［２］乃至メモリセルＡＭｘ［ｍ−１］、メモリセルＡＭｒ［２］乃至メモリセルＡＭｒ［ｍ−１］のそれぞれには、ＶＷβが順次書き込まれるものとする。
＜＜時刻Ｔ３４から時刻Ｔ３５まで＞＞
　時刻Ｔ３４から時刻Ｔ３５までの間において、配線ＷＬ［ｍ］には高レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［ｍ，１］乃至メモリセルＡＭｕ［ｍ，ｎ］、メモリセルＡＭｗ［ｍ，１］乃至メモリセルＡＭｗ［ｍ，ｎ］、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに高レベル電位が印加されて、それぞれのトランジスタＭ１がオン状態となる。
　また、時刻Ｔ３４から時刻Ｔ３５までの間において、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］のそれぞれにはＶＷα［ｍ，１］乃至ＶＷα［ｍ，ｎ］の電位が入力される。ここで、メモリセルアレイＣＡのｊ列目に着目すると、メモリセルＡＭｕ［ｍ，ｊ］、及びメモリセルＡＭｗ［ｍ，ｊ］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＡＤ［ｊ］とノードＮｕ［ｍ，ｊ］との間が導通状態となり、かつ配線ＷＡＤ［ｊ］とノードＮｗ［ｍ，ｊ］との間が導通状態となる。このため、メモリセルＡＭｕ［ｍ，ｊ］の容量Ｃ１の第１端子（ノードＮｕ［ｍ，ｊ］）、及びメモリセルＡＭｗ［ｍ，ｊ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ，ｊ］）のそれぞれには、ＶＷα［ｍ，ｊ］の電位が入力される。例えば、ｊ＝１のとき、メモリセルＡＭｕ［ｍ，１］の容量Ｃ１の第１端子（ノードＮｕ［ｍ，１］）、及びメモリセルＡＭｗ［ｍ，１］の容量Ｃ１の第１端子（ノードＮｗ［ｍ，１］）のそれぞれには、ＶＷα［ｍ，１］の電位が入力され、また、例えば、ｊ＝ｎのとき、メモリセルＡＭｕ［ｍ，ｎ］の容量Ｃ１の第１端子（ノードＮｕ［ｍ，ｎ］）、及びメモリセルＡＭｗ［ｍ，ｎ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ，ｎ］）のそれぞれには、ＶＷα［ｍ，ｎ］の電位が入力される。
　また、時刻Ｔ３４から時刻Ｔ３５までの間において、配線ＷＢＤにはＶＷβの電位が入力される。このとき、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ１はオン状態となっているため、配線ＷＢＤとノードＮｘ［ｍ］との間が導通状態となり、かつ配線ＷＢＤとノードＮｒ［ｍ］との間が導通状態となる。このため、メモリセルＡＭｘ［ｍ］の容量Ｃ１の第１端子（ノードＮｘ［ｍ］）、及びメモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ］）のそれぞれには、ＶＷβの電位が入力される。
　ところで、時刻Ｔ３４から時刻Ｔ３５までの間において、配線ＷＬ［１］乃至配線ＷＬ［ｍ−１］のそれぞれには、時刻Ｔ３４以前から引き続き低レベル電位が入力されている。そのため、メモリセルアレイＣＡの回路ＣＵＷ［１］乃至回路ＣＵＷ［ｍ−１］、及び回路ＣＸＲ［１］乃至回路ＣＸＲ［ｍ−１］において、メモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれに含まれているトランジスタＭ１のゲートには低レベル電位が印加されており、それぞれのトランジスタＭ１はオフ状態になっている。これにより、配線ＷＡＤ［１］乃至配線ＷＡＤ［ｎ］、配線ＷＢＤのそれぞれに入力されているデータが、回路ＣＵＷ［１］乃至回路ＣＵＷ［ｍ−１］、及び回路ＣＸＲ［１］乃至回路ＣＸＲ［ｍ−１］のそれぞれに含まれているメモリセルの保持ノードに書き込まれることはない。
＜＜時刻Ｔ３５から時刻Ｔ３６まで＞＞
　時刻Ｔ３５から時刻Ｔ３６までの間において、配線ＷＬ［ｍ］には低レベル電位が入力されている。これにより、メモリセルアレイＣＡにおいて、メモリセルＡＭｕ［ｍ，１］乃至メモリセルＡＭｕ［ｍ，ｎ］、メモリセルＡＭｗ［ｍ，１］乃至メモリセルＡＭｗ［ｍ，ｎ］、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれに含まれているトランジスタＭ１のゲートに低レベル電位が印加されて、それぞれのトランジスタＭ１がオフ状態となる。
　メモリセルアレイＣＡのｊ列目に着目したとき、メモリセルＡＭｕ［ｍ，ｊ］、及びメモリセルＡＭｗ［ｍ，ｊ］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｕ［ｍ，ｊ］の容量Ｃ１の第１端子（ノードＮｕ［ｍ，ｊ］）、及びメモリセルＡＭｗ［ｍ，ｊ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ，ｊ］）のそれぞれにＶＷα［ｍ，ｊ］の電位が保持される。例えば、ｊ＝１のとき、メモリセルＡＭｕ［ｍ，１］の容量Ｃ１の第１端子（ノードＮｕ［ｍ，１］）、及びメモリセルＡＭｗ［ｍ，１］の容量Ｃ１の第１端子（ノードＮｗ［ｍ，１］）のそれぞれにＶＷα［ｍ，１］の電位が保持される。また、例えば、ｊ＝ｎのとき、メモリセルＡＭｕ［ｍ，ｎ］の容量Ｃ１の第１端子（ノードＮｕ［ｍ，ｎ］）、及びメモリセルＡＭｗ［ｍ，ｎ］の容量Ｃ１の第１端子（ノードＮｗ［ｍ，ｎ］）のそれぞれにＶＷα［ｍ，ｎ］の電位が保持される。また、メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［ｍ］のそれぞれにおいて、トランジスタＭ１がオフ状態となることによって、メモリセルＡＭｘ［ｍ］の容量Ｃ１の第１端子（ノードＮｘ［ｍ］）、及びメモリセルＡＭｒ［ｍ］の容量Ｃ１の第１端子（ノードＮｒ［ｍ］）のそれぞれにＶＷβ［ｍ］の電位が保持される。
　時刻Ｔ３１から時刻Ｔ３６までの間の動作によって、メモリセルアレイＣＡに含まれているメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒのそれぞれに、第１データに応じた電圧を書き込むことができる。
＜＜時刻Ｔ３６から時刻Ｔ３７まで＞＞
　時刻Ｔ３６から時刻Ｔ３７までの間において、配線ＳＬ５に低レベル電位が入力される。これにより、回路ＩＮＴにおいて、スイッチＳＷ５Ａ、及びスイッチＳＷ５Ｂのそれぞれがオフ状態となる。
＜＜時刻Ｔ３７から時刻Ｔ３８まで＞＞
　時刻Ｔ３７から時刻Ｔ３８までの間において、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］のそれぞれには、ｍ個の第２データに応じた電位としてＶＸα［１］乃至ＶＸα［ｍ］が入力される。例えば、メモリセルアレイＣＡのｉ行目に着目したとき、配線ＸＡＬ［ｉ］には、回路ＸＬＤからＶＸα［ｉ］の電位が入力される。
　配線ＸＡＬ［ｉ］の電位は、接地電位からＶＸα［ｉ］に上昇するため、メモリセルＡＭｕ［ｉ，１］乃至メモリセルＡＭｕ［ｉ，ｎ］、及びメモリセルＡＭｘ［ｉ］のそれぞれの容量Ｃ１の第２端子には、ＶＸα［ｉ］が印加されることになる。このとき、ノードＮｕ［ｉ，１］乃至ノードＮｕ［ｉ，ｎ］、及びノードＮｘ［ｉ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｕ［ｉ，１］乃至ノードＮｕ［ｉ，ｎ］、及びノードＮｘ［ｉ］のそれぞれの電位が変化する。
　メモリセルＡＭｕ［ｉ，１］乃至メモリセルＡＭｕ［ｉ，ｎ］、及びメモリセルＡＭｘ［ｉ］のそれぞれにおいて、トランジスタＭ２のゲートの電位の増加分は、配線ＸＡＬ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。当該容量結合係数は、容量Ｃ１の容量、トランジスタＭ２のゲート容量、寄生容量などによって算出される。本動作例では、メモリセルＡＭｕ、及びメモリセルＡＭｘのそれぞれの容量結合係数をｈとする。
　そのため、配線ＸＡＬ［ｉ］の電位変化がＶＸα［ｉ］であるとき、ノードＮｕ［ｉ，１］乃至ノードＮｕ［ｉ，ｎ］、及びノードＮｘ［ｉ］のそれぞれの電位変化は、ｈＶＸα［ｉ］となる。このとき、ノードＮｕ［ｉ，ｊ］の電位は、ＶＷα［ｉ，ｊ］＋ｈＶＸα［ｉ］となり、ノードＮｘ［ｉ］の電位は、ＶＷβ＋ｈＶＸα［ｉ］となる。
　例えば、ｉ＝１、かつｊ＝１としたとき、ノードＮｕ［１，１］の電位は、ＶＷα［１，１］＋ｈＶＸα［１］となり、また、ｉ＝１、かつｊ＝ｎとしたとき、ノードＮｕ［１，ｎ］の電位は、ＶＷα［１，ｎ］＋ｈＶＸα［１］となり、ｉ＝ｍ、かつｊ＝１としたとき、ノードＮｕ［ｍ，１］の電位は、ＶＷα［ｍ，１］＋ｈＶＸα［ｍ］となり、また、ｉ＝ｍ、かつｊ＝ｎとしたとき、ノードＮｕ［ｍ，ｎ］の電位は、ＶＷα［ｍ，ｎ］＋ｈＶＸα［ｍ］となる。また、例えば、ｉ＝１のとき、ノードＮｘ［１］の電位は、ＶＷβ＋ｈＶＸα［１］となり、ｉ＝ｍのとき、ノードＮｘ［ｎ］の電位は、ＶＷβ＋ｈＶＸα［ｎ］となる。
　なお、本動作例では、メモリセルアレイＣＡに含まれている、メモリセルＡＭｕ、及びメモリセルＡＭｘだけでなく、メモリセルＡＭｗ、及びメモリセルＡＭｒについても、それぞれの容量結合係数をｈとして説明する。
　また、時刻Ｔ３７から時刻Ｔ３８までの間において、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］のそれぞれには、電位としてＶＸβが入力される。ここで、ｉを１以上ｍ以下の整数としたとき、配線ＸＢＬ［ｉ］には、回路ＸＬＤからＶＸβの電位が入力される。
　配線ＸＢＬ［ｉ］の電位は、接地電位からＶＸβ［ｉ］に上昇するため、メモリセルＡＭｗ［ｉ，１］乃至メモリセルＡＭｗ［ｉ，ｎ］、及びメモリセルＡＭｒ［ｉ］のそれぞれの容量Ｃ１の第２端子には、ＶＸβが印加されることになる。このとき、ノードＮｗ［ｉ，１］乃至ノードＮｗ［ｉ，ｎ］、及びノードＮｒ［ｉ］のそれぞれは電気的に浮遊状態であるため、容量Ｃ１の容量結合によって、ノードＮｗ［ｉ，１］乃至ノードＮｗ［ｉ，ｎ］、及びノードＮｒ［ｉ］のそれぞれの電位が変化する。
　そのため、配線ＸＢＬ［ｉ］の電位変化がＶＸβであるとき、ノードＮｗ［ｉ，１］乃至ノードＮｗ［ｉ，ｎ］、及びノードＮｒ［ｉ］のそれぞれの電位変化は、ｈＶＸβとなる。このとき、ノードＮｗ［ｉ，ｊ］の電位は、ＶＷα［ｉ，ｊ］＋ｈＶＸβとなり、ノードＮｒ［ｉ］の電位は、ＶＷβ＋ｈＶＸβとなる。
　例えば、ｉ＝１、かつｊ＝１としたとき、ノードＮｗ［１，１］の電位は、ＶＷα［１，１］＋ｈＶＸβとなり、また、ｉ＝１、かつｊ＝ｎとしたとき、ノードＮｗ［１，ｎ］の電位は、ＶＷα［１，ｎ］＋ｈＶＸβとなり、ｉ＝ｍ、かつｊ＝１としたとき、ノードＮｗ［ｍ，１］の電位は、ＶＷα［ｍ，１］＋ｈＶＸβとなり、また、ｉ＝ｍ、かつｊ＝ｎとしたとき、ノードＮｗ［ｍ，ｎ］の電位は、ＶＷα［ｍ，ｎ］＋ｈＶＸβとなる。また、例えば、ｉ＝１のとき、ノードＮｒ［１］の電位は、ＶＷβ＋ｈＶＸβとなり、ｉ＝ｍのとき、ノードＮｒ［ｎ］の電位も、ＶＷβ＋ｈＶＸβとなる。
＜＜時刻Ｔ３８から時刻Ｔ３９まで＞＞
　時刻Ｔ３８から時刻Ｔ３９までの間において、配線ＳＬ４、配線ＳＬ７、及び配線ＳＬ８に高レベル電位が入力される。これにより、回路ＣＭＳ１におけるスイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂと、回路ＡＣＴＶにおけるスイッチＳＷ４Ａと、回路ＣＭＳ２におけるスイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］、及びスイッチＳＷ８Ｂのそれぞれがオン状態となる。
　このとき、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＢＰを介して、回路ＣＭＢに含まれるトランジスタＭ３Ｂの第１端子と導通状態となる。また、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＢＮを介して、回路ＣＭＢに含まれるトランジスタＭ３Ａの第１端子、及び回路ＣＭＳ２のトランジスタＭ６Ｂの第１端子と導通状態となる。
　そのため、配線ＢＢＰからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和Ｉｘは、式（１．９）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000029
　また、配線ＢＢＮからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和Ｉｒは、式（１．１８）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000030
　配線ＢＢＰは、回路ＣＭＢのトランジスタＭ３Ｂの第１端子と導通状態となっているため、回路ＣＭＢは、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和として、配線ＢＢＰに電流量Ｉｘの電流を流す。また、回路ＣＭＢは、カレントミラー回路の構成となっているため、回路ＣＭＢは、配線ＢＢＮに電流量Ｉｘの電流を流す。
　このとき、配線ＢＢＮと回路ＣＭＳ２のトランジスタＭ６Ｂの第１端子との間が導通状態となっているため、配線ＢＢＮから回路ＣＭＳ２のトランジスタＭ６Ｂの第１端子に、電流量としてＩｘ−Ｉｒが流れる。なお、ここでは、Ｉｘ−Ｉｒは０以上の値とする。
　また、ここで、メモリセルアレイＣＡのｊ列目のメモリセルに着目する。時刻Ｔ３８から時刻Ｔ３９までの間では、メモリセルＡＭｕ［１，ｊ］乃至メモリセルＡＭｕ［ｍ，ｊ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＡＰ［ｊ］を介して、回路ＣＭＡ［ｊ］に含まれるトランジスタＭ３Ｂの第１端子と導通状態となる。また、メモリセルＡＭｗ［１，ｊ］乃至メモリセルＡＭｗ［ｍ，ｊ］のそれぞれに含まれるトランジスタＭ２の第２端子は、配線ＢＡＮ［ｊ］を介して、回路ＣＭＡ［ｊ］に含まれるトランジスタＭ３Ａの第１端子、及び回路ＣＭＳ２に含まれるトランジスタＭ６Ａ［ｊ］の第１端子と導通状態となる。
　そのため、配線ＢＡＰ［ｊ］からメモリセルＡＭｕ［１，ｊ］乃至メモリセルＡＭｘ［ｍ，ｊ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｕ［ｊ］としたとき、Ｉｕ［ｊ］は、式（１．１５）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000031
　また、配線ＢＡＮ［ｊ］からメモリセルＡＭｗ［１，ｊ］乃至メモリセルＡＭｗ［ｍ，ｊ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の量の総和をＩｗ［ｊ］としたとき、Ｉｗ［ｊ］は、式（１．１２）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000032
　配線ＢＡＰ［ｊ］は、回路ＣＭＡ［ｊ］のトランジスタＭ３Ｂの第１端子と導通状態となっているため、回路ＣＭＡ［ｊ］は、メモリセルＡＭｕ［１，ｊ］乃至メモリセルＡＭｕ［ｍ，ｊ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和として、配線ＢＡＰ［ｊ］に電流量Ｉｕ［ｊ］の電流を流す。また、回路ＣＭＡ［ｊ］は、カレントミラー回路の構成となっているため、回路ＣＭＡ［ｊ］は、配線ＢＡＮ［ｊ］に電流量Ｉｕ［ｊ］の電流を流す。
　また、配線ＢＡＮ［ｊ］は、回路ＣＭＳ２のトランジスタＭ６Ａ［ｊ］の第１端子と導通状態となっている。回路ＣＭＳ２は、カレントミラー回路の構成となっているため、配線ＢＡＮ［ｊ］から回路ＣＭＳ２に電流量Ｉｘ−Ｉｒの電流が流れる。
　このとき、配線ＢＡＮ［ｊ］から回路ＡＣＰ［ｊ］に流れる電流量をＩＥＶ［ｊ］としたとき、ＩＥＶ［ｊ］は、式（２．１）乃至式（２．６）を用いて、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000033
　式（２．７）より、配線ＢＡＮ［ｊ］から回路ＡＣＴＶの回路ＡＣＰ［ｊ］に入力される電流の量ＩＥＶ［ｊ］は、第ｊグループの複数の第１データのそれぞれに応じた電位ＶＷ［１］乃至ＶＷ［ｍ］と、第２データに応じた電位ＶＸ［１］乃至ＶＸ［ｍ］の積和に比例する。つまり、第ｊグループの複数の第１データと複数の第２データの積和は、電流の量ＩＥＶ［ｊ］として表すことができる。
　回路ＡＣＴＶに含まれる回路ＩＶＣの第１端子にＩＥＶの電流が流れることによって、回路ＩＶＣの第３端子には、ＩＥＶに応じた電圧が出力される。その後、当該電圧は回路ＡＣＦの第１端子に入力され、当該電圧を用いて、回路ＡＣＦによってあらかじめ定義された関数系の演算が行われることで、演算結果が電圧（又は、電流など）として、配線ＮＩＬ［ｊ］から出力される。
　上記では、メモリセルアレイＣＡのｊ列目に着目して、第ｊグループの複数の第１データと複数の第２データの積和演算と、当該積和演算の結果を用いた関数系の演算について説明したが、図２０の演算回路ＭＡＣ１０は、配線ＳＬ４、配線ＳＬ５、配線ＳＬ７、配線ＳＬ８などが各列のスイッチなどの回路素子に電気的に接続されているため、１列目乃至ｎ列目における積和演算、及び当該積和演算の結果を用いた関数系の演算を、それぞれの列で同時に行うことができる。つまり、演算回路ＭＡＣ１０は、第１グループ乃至第ｎグループのそれぞれに含まれている複数の第１データと、複数の第２データと、の積和演算を同時に実行することができ、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれに、積和演算の結果であるＩＥＶ［１］乃至ＩＥＶ［ｎ］の電流を同時に流すことができる。また、ＩＥＶ［１］乃至ＩＥＶ［ｎ］の電流のそれぞれが、回路ＡＣＰ［１］乃至回路ＡＣＰ［ｎ］に流れることによって、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］から、当該積和演算の結果（ＩＥＶ［１］乃至ＩＥＶ［ｎ］）に応じた電圧（又は、電流など）を出力することができる。
＜半導体装置の構成例２＞
　ところで、図２０、図２１に示した演算回路ＭＡＣ１０の構成で、ｎ＋１列目において、配線ＢＢＰからメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和よりも、配線ＢＢＮからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和が大きい場合、換言すると、回路ＣＭＢから配線ＢＢＮに供給される電流の量Ｉｘと、配線ＢＢＮからメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和Ｉｒと、の関係がＩｘ−Ｉｒ＜０となる場合、回路ＣＭＳ２において、トランジスタＭ６Ｂの第１端子−第２端子間には電流が流れない。そのため、回路ＣＭＳ２による配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれからの電流の吸い出しが行われない。したがって、積和演算においてＩｘ−Ｉｒ＜０のとなる場合、図２０、図２１に示した演算回路ＭＡＣ１０の回路構成を変更する必要がある。
　図２６に示す演算回路ＭＡＣ１１は、Ｉｘ−Ｉｒ＜０となる場合でも、積和演算を行うことができる回路構成の一例である。なお、演算回路ＭＡＣ１１は、演算回路ＭＡＣ１０の変更例でもあるため、演算回路ＭＡＣ１１と演算回路ＭＡＣ１０とが重複する箇所については説明を省略する場合がある。
　図２６の演算回路ＭＡＣ１１において、回路ＣＭＳ１は、回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］と、回路ＣＭＢと、に加えて、更に回路ＣＭＣを有する。回路ＣＭＣは、一例として、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］と、配線ＢＢＮと、に電気的に接続されている。回路ＣＭＣは、例えば、配線ＢＢＮを介してメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］に電流を供給する機能と、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれに電流を供給する機能と、を有する。なお、回路ＣＭＣによって、配線ＢＢＮに流れる電流量と配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれに流れる電流量は、等しいことが好ましい。具体的には、回路ＣＭＣから配線ＢＢＮに流れる電流量は、回路ＣＭＣから配線ＢＡＮ［ｊ］（ｊは１以上ｎ以下の整数とする。）に流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　また、図２６の演算回路ＭＡＣ１１において、回路ＣＭＢは、配線ＢＢＰ１と、配線ＢＢＰ２と、に電気的に接続されている。回路ＣＭＢは、例えば、配線ＢＢＰ１を介してメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］に電流を供給する機能と、配線ＢＢＰ２に電流を供給する機能と、を有する。なお、回路ＣＭＢによって、配線ＢＢＰ１に流れる電流量と配線ＢＢＰ２に流れる電流量は、等しいことが好ましい。具体的には、回路ＣＭＢから配線ＢＢＰ１に流れる電流量は、回路ＣＭＢから配線ＢＢＰ２に流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　また、図２６の演算回路ＭＡＣ１１において、回路ＣＭＳ２は、一例として、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］と、配線ＢＢＰ２と、に電気的に接続されている。なお、図２６の演算回路ＭＡＣ１１は、演算回路ＭＡＣ１０と異なり、配線ＢＢＮから回路ＣＭＳ２に電流が直接流れる構成となっていない。回路ＣＭＳ２は、例えば、配線ＢＢＰ２に流れる電流を排出される機能と、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれに流れる電流を排出される機能と、を有する。なお、回路ＣＭＳ２によって、配線ＢＢＰ２から排出される電流量は、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれから排出される電流量に等しいことが好ましい。具体的には、配線ＢＢＰ２から回路ＣＭＳ２に流れる電流量は、配線ＢＡＮ［ｊ］（ｊは１以上ｎ以下の整数とする。）から回路ＣＭＳ２に流れる電流量の０．８５倍以上、０．９倍以上、又は０．９５倍以上であることが好ましく、かつ１．０５倍以下、１．１倍以下、又は１．１５倍以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　図２７には、図２６の演算回路ＭＡＣ１１の回路ＣＭＳ１、及び回路ＣＭＳ２に適用できる回路構成例を図示している。なお、メモリセルＡＭｕ［ｉ，１］乃至メモリセルＡＭｕ［ｉ，ｎ］、メモリセルＡＭｗ［ｉ，１］乃至メモリセルＡＭｗ［ｉ，ｎ］、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］のそれぞれの構成については、図２１のメモリセルＡＭｕ［ｉ，１］乃至メモリセルＡＭｕ［ｉ，ｎ］、メモリセルＡＭｗ［ｉ，１］乃至メモリセルＡＭｗ［ｉ，ｎ］、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］の構成を参酌する。
　図２７の回路ＣＭＳ１における回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢのそれぞれとしては、図２１の回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢの構成を適用している。そのため、図２７に示す回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢ回路の回路構成、及びそれらに含まれる回路素子などについては、上記で説明した演算回路ＭＡＣ１０に含まれる回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢの記載を参酌する。
　また、図２７の回路ＣＭＳ１における回路ＣＭＣは、一例として、スイッチＳＷ７Ｃ［１］乃至スイッチＳＷ７Ｃ［ｎ］と、スイッチＳＷ７Ｄと、トランジスタＭ８Ａ［１］乃至トランジスタＭ８Ａ［ｎ］と、トランジスタＭ８Ｂと、を有する。トランジスタＭ８Ａ［１］の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＭ８Ａ［１］の第２端子は、スイッチＳＷ７Ｃ［１］の第１端子に電気的に接続され、スイッチＳＷ７Ｃ［１］の第２端子は、配線ＢＡＮ［１］に電気的に接続されている。また、トランジスタＭ８Ａ［ｎ］の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＭ８Ａ［ｎ］の第２端子は、スイッチＳＷ７Ｃ［ｎ］の第１端子に電気的に接続され、スイッチＳＷ７Ｃ［ｎ］の第２端子は、配線ＢＡＮ［ｎ］に電気的に接続されている。また、トランジスタＭ８Ｂの第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＭ８Ｂの第２端子は、トランジスタＭ８Ａ［１］乃至トランジスタＭ８Ａ［ｎ］のそれぞれのゲートと、トランジスタＭ８Ｂのゲートと、スイッチＳＷ７Ｄの第１端子と、に電気的に接続され、スイッチＳＷ７Ｄの第２端子は、配線ＢＢＮに電気的に接続されている。また、スイッチＳＷ７Ｃ［１］乃至スイッチＳＷ７Ｃ［ｎ］と、スイッチＳＷ７Ｄと、のそれぞれの制御端子には、配線ＳＬ７が電気的に接続されている。
　なお、図２７には図示していないが、回路ＣＭＣにおいて、トランジスタＭ８Ａ［ｊ］の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＭ８Ａ［ｊ］の第２端子は、スイッチＳＷ７Ｃ［ｊ］の第１端子に電気的に接続され、スイッチＳＷ７Ｃ［ｊ］の第２端子は、配線ＢＡＮ［ｊ］に電気的に接続されている。また、トランジスタＭ８Ａ［ｊ］のゲートは、トランジスタＭ８Ｂのゲートに電気的に接続されている。また、スイッチＳＷ７Ｃ［ｊ］の制御端子には、配線ＳＬ７が電気的に接続されている。
　なお、トランジスタＭ８Ａ［１］乃至トランジスタＭ８Ａ［ｎ］、及びトランジスタＭ８Ｂとしては、例えば、ｐチャネル型トランジスタであることが好ましい。また、トランジスタＭ８Ａ［１］乃至トランジスタＭ８Ａ［ｎ］、及びトランジスタＭ８Ｂとしては、例えば、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂに適用できるトランジスタを用いることができる。
　また、スイッチＳＷ７Ｃ［１］乃至スイッチＳＷ７Ｃ［ｎ］、及びスイッチＳＷ７Ｄとしては、例えば、スイッチＳＷ７Ａ、又はスイッチＳＷ７Ｂに適用できるスイッチを用いることができる。
　また、スイッチＳＷ７Ｃ［１］乃至スイッチＳＷ７Ｃ［ｎ］、及びスイッチＳＷ７Ｄのそれぞれの制御端子には、配線ＳＬ７が電気的に接続されているため、スイッチＳＷ７Ｃ［１］乃至スイッチＳＷ７Ｃ［ｎ］、及びスイッチＳＷ７Ｄのそれぞれのオン状態とオフ状態との切り替えは、回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］、及び回路ＣＭＢのそれぞれに含まれているスイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂのオン状態とオフ状態の切り替えと同期する。このため、スイッチＳＷ７Ａ、及びスイッチＳＷ７Ｂがオン状態又はオフ状態の一方であるとき、スイッチＳＷ７Ｃ［１］乃至スイッチＳＷ７Ｃ［ｎ］、及びスイッチＳＷ７Ｄのそれぞれは、オン状態又はオフ状態の一方となる。
　また、図２７の回路ＣＭＳ２において、スイッチＳＷ８Ｂの第１端子は、配線ＢＢＰ２に電気的に接続されている。つまり、図２７の演算回路ＭＡＣ１１は、図２１の演算回路ＭＡＣ１０と異なり、配線ＢＢＮからではなく、配線ＢＢＰ２から回路ＣＭＳ２に電流が流れる構成となっている。
　ここで、メモリセルアレイＣＡのメモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒのそれぞれに第１データに応じた電位が保持され、かつ配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］、及び配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］のそれぞれに第２データが入力されたときの動作について考える。
　具体的には、図２４、及び図２５のタイミングチャートの時刻Ｔ３１から時刻Ｔ３９までの間の動作が、図２６、及び図２７の演算回路ＭＡＣ１１でも行われるものとする。このため、演算回路ＭＡＣ１１では、時刻Ｔ３１から時刻Ｔ３６までの間において、メモリセルＡＭｕ［ｉ，ｊ］、及びメモリセルＡＭｗ［ｉ，ｊ］のそれぞれには、ＶＷα［ｉ，ｊ］が保持され、かつメモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］のそれぞれには、ＶＷβ［ｉ］が保持される。また、演算回路ＭＡＣ１１では、時刻Ｔ３７から時刻Ｔ３８までの間において、配線ＸＡＬ［１］乃至配線ＸＡＬ［ｍ］のそれぞれにはＶＸα［１］乃至ＶＸα［ｍ］が入力され、配線ＸＢＬ［１］乃至配線ＸＢＬ［ｍ］のそれぞれにはＶＸβが入力される。
　また、その後に時刻Ｔ３８から時刻Ｔ３９までの間の動作が行われることで、演算回路ＭＡＣ１１は、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］から、第１グループ乃至第ｎグループのそれぞれのｍ個の第１データと、ｍ個の第２データと、の積和演算の結果に応じた電流が出力する。
　具体的には、回路ＣＭＳ１に含まれる複数のスイッチＳＷ７Ａ、複数のスイッチＳＷ７Ｂ、スイッチＳＷ７Ｃ［１］乃至スイッチＳＷ７Ｃ［ｎ］、及びスイッチＳＷ７Ｄ、スイッチＳＷ８Ａ［１］乃至スイッチＳＷ８Ａ［ｎ］、及びスイッチＳＷ８Ｂのそれぞれをオン状態にし、回路ＩＮＴに含まれる複数のスイッチＳＷ５Ａ、及び複数のスイッチＳＷ５Ｂのそれぞれをオフ状態にすることで、メモリセルアレイＣＡに含まれている各メモリセルと、回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］と、回路ＣＭＢと、回路ＣＭＣと、回路ＣＭＳ２と、によって、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］、配線ＢＡＰ［１］乃至配線ＢＡＰ［ｎ］、配線ＢＢＮ、配線ＢＢＰ１、及び配線ＢＢＰ２のそれぞれに電流が流れる。以下に、その詳細について説明する。
　図２７に示す回路ＣＭＢは、上述した構成より、カレントミラー回路として機能する。具体的には、図２７の回路ＣＭＢは、配線ＢＢＰ１の電位を参照して、トランジスタＭ３Ｂのソース−ドレイン間に流れる電流とほぼ等しい量の電流を、トランジスタＭ３Ａのソース−ドレイン間に流す機能を有する。
　そのため、ｎ＋１列目に位置するメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和Ｉｘは、回路ＣＭＢから、配線ＢＢＰ１を介して、供給される。また、配線ＢＢＰ２には、回路ＣＭＢから、電流量としてＩｘが供給される。
　また、図２７に示す回路ＣＭＳ２も、上述した構成より、カレントミラー回路として機能する。具体的には、図２７の回路ＣＭＳ２は、配線ＢＢＰ２の電位を参照して、トランジスタＭ６Ｂのソース−ドレイン間に流れる電流とほぼ等しい量の電流を、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］のソース−ドレイン間に流す機能を有する。
　回路ＣＭＳ２のトランジスタＭ６Ｂの第２端子には、配線ＢＢＰ２から電流量としてＩｘの電流が流れるため、トランジスタＭ６Ａ［１］乃至トランジスタＭ６Ａ［ｎ］のそれぞれのソース−ドレイン間には、Ｉｘの量の電流が流れる。したがって、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれから回路ＣＭＳ２にＩｘの電流が流れる。
　また、図２７に示す回路ＣＭＣは、上述した構成より、カレントミラー回路として機能する。具体的には、図２７の回路ＣＭＣは、トランジスタＭ７Ｄの第２端子（配線ＢＢＮ）の電位を参照して、当該電位に応じた電流を、トランジスタＭ８Ａ［１］乃至トランジスタＭ８Ａ［ｎ］、及びトランジスタＭ８Ｂのそれぞれのソース−ドレイン間に流す機能を有する。換言すると、回路ＣＭＣは、トランジスタＭ８Ｂのソース−ドレイン間に流れる電流とほぼ等しい量の電流を、トランジスタＭ７Ａ［１］乃至トランジスタＭ７Ａ［ｎ］のそれぞれのソース−ドレイン間に流す機能を有する。
　ｎ＋１列目に位置するメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和Ｉｒは、回路ＣＭＣから、配線ＢＢＮを介して、供給される。このため、配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］のそれぞれには、回路ＣＭＣから、電流量としてＩｒが供給される。
　また、図２７に示す回路ＣＭＡ［１］乃至回路ＣＭＡ［ｎ］も、上述した構成より、カレントミラー回路として機能する。例えば、ｊ列目に着目したとき、回路ＣＭＡ［ｊ］は、配線ＢＡＰ［ｊ］の電位を参照して、トランジスタＭ３Ｂのソース−ドレイン間に流れる電流とほぼ等しい量の電流を、トランジスタＭ３のソース−ドレイン間に流す機能を有する。
　ｊ列目に位置するメモリセルＡＭｕ［１，ｊ］乃至メモリセルＡＭｕ［ｍ，ｊ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和Ｉｕ［ｊ］は、回路ＣＭＡ［ｊ］から、配線ＢＡＰ［ｊ］を介して、供給される。このため、配線ＢＡＮ［ｊ］には、回路ＣＭＡ［ｊ］から、電流量としてＩｕ［ｊ］が供給される。
　また、ｊ列目において、配線ＢＡＮ［ｊ］からメモリセルＡＭｗ［１，ｊ］乃至メモリセルＡＭｗ［ｍ，ｊ］のそれぞれのトランジスタＭ２の第２端子に流れる電流の総和をＩｗ［ｊ］としたとき、配線ＢＡＮ［ｊ］に流れる電流量ＩＥＶ［ｊ］は、式（２．７）と同一の式で表すことができる。
　演算回路ＭＡＣ１１は、演算回路ＭＡＣ１０と異なり、回路ＣＭＣを用いて、Ｉｒの電流を配線ＢＡＮ［１］乃至配線ＢＡＮ［ｎ］に供給する構成となっているため、ＩｘとＩｒとの関係がＩｘ−Ｉｒ＜０であっても、積和演算を行うことができる。
　なお、回路ＣＭＣの構成は、図２７に示す構成に限定されない。回路ＣＭＣの構成は、例えば、図３Ｂに示す回路ＣＭＳ、図２２の回路ＣＭＳ２などと同様に、トランジスタＭ８Ａ［１］乃至トランジスタＭ８Ａ［ｎ］、及びトランジスタＭ８Ｂのそれぞれをカスコード接続するためのトランジスタを有してもよい（図示しない）。トランジスタＭ８Ａ［１］乃至トランジスタＭ８Ａ［ｎ］、及びトランジスタＭ８Ｂのそれぞれをカスコード接続することによって、回路ＣＭＣによるカレントミラー回路の動作をより安定させることができる。
＜半導体装置の構成例３＞
　また、本発明の一態様の半導体装置は、図２０、図２１に示した演算回路ＭＡＣ１０、又は図２６、図２７に示した演算回路ＭＡＣ１１に限定されない。例えば、本発明の一態様の半導体装置は、上述した演算回路ＭＡＣ１０、又は演算回路ＭＡＣ１１の回路構成を変更したものとしてもよい。
　図２８に示す演算回路ＭＡＣ１２は、図２０に示す演算回路ＭＡＣ１０の変更例であって、図１７に示す演算回路ＭＡＣ７と同様に、配線ＸＢＬ［１］と配線ＸＢＬ［２］を１本の配線ＸＢＬ［１，２］としてまとめ、かつ配線ＸＢＬ［ｍ−１］と配線ＸＢＬ［ｍ］を１本の配線ＸＢＬ［ｍ−１，ｍ］としてまとめた構成となっている。つまり、図２８の演算回路ＭＡＣ１２の配線ＸＢＬの本数は、ｍ／２本となっている。但し、図２８の演算回路ＭＡＣ１２において、ｍは２以上の偶数としている。
　このため、図２８に示す演算回路ＭＡＣ１２は、メモリセルＡＭｗ［１，１］乃至メモリセルＡＭｗ［１，ｎ］と、メモリセルＡＭｒ［１］と、メモリセルＡＭｗ［２，１］乃至メモリセルＡＭｗ［２，ｎ］と、メモリセルＡＭｒ［２］と、が配線ＸＢＬ［１，２］に電気的に接続され、メモリセルＡＭｗ［ｍ−１，１］乃至メモリセルＡＭｗ［ｍ−１，ｎ］と、メモリセルＡＭｒ［ｍ−１］と、メモリセルＡＭｗ［ｍ，１］乃至メモリセルＡＭｗ［ｍ，ｎ］と、メモリセルＡＭｒ［ｍ］と、が配線ＸＢＬ［ｍ−１，ｍ］に電気的に接続されている構成となっている。
　また、図２８のメモリセルアレイＣＡにおいて、それぞれのメモリセルは、演算回路ＭＡＣ１０と同様に、２ｍ行２列のマトリクス状に配置されている。図２８では、一例として、メモリセルＡＭｕ［ｉ，ｊ］は、２ｉ−１行ｊ列のアドレスに配置され、メモリセルＡＭｗ［ｉ，ｊ］は、２ｉ行ｊ列のアドレスに配置され、メモリセルＡＭｘ［ｉ］は、２ｉ−１行ｎ＋１列のアドレスに配置され、メモリセルＡＭｒ［ｉ］は、２ｉ行ｎ＋１列のアドレスに配置され、メモリセルＡＭｕ［ｉ＋１，ｊ］は、２ｉ＋２行ｊ列のアドレスに配置され、メモリセルＡＭｗ［ｉ＋１，ｊ］は、２ｉ＋１行ｊ列のアドレスに配置され、メモリセルＡＭｘ［ｉ＋１］は、２ｉ＋２行ｎ＋１列のアドレスに配置され、メモリセルＡＭｒ［ｉ＋１］は、２ｉ＋１行ｎ＋１列のアドレスに配置されている。なお、図２８の演算回路ＭＡＣ１２において、ｉは１以上ｍ以下の奇数である。
　このため、図２８には図示しないが、メモリセルＡＭｗ［ｉ，１］乃至メモリセルＡＭｗ［ｉ，ｎ］と、メモリセルＡＭｒ［ｉ］と、メモリセルＡＭｗ［ｉ＋１，１］乃至メモリセルＡＭｗ［ｉ＋１，ｎ］と、メモリセルＡＭｒ［ｉ＋１］と、は、配線ＸＢＬ［ｉ，ｉ＋１］に電気的に接続されている。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した演算回路に、強誘電性を有しうる材料を用いた容量を適用した構成例について、説明する。
　強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ（ここでの元素Ｊは、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、イットリア安定化ジルコニア（ＹＳＺ）、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などが挙げられる。また、当該材料としては、ペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、当該材料としては、例えば、上記に列挙した材料から選ばれた複数の材料、又は、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウムは、成膜条件だけでなく、上下の膜構成、プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶのではなく、強誘電性を有しうる材料または強誘電性を有せしめると呼んでいる。
　強誘電性を有しうる材料は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有するため、不揮発性の記憶素子として応用することができる。そのため、当該材料を、容量の一対の電極に挟まれる誘電体として用いることで、当該容量を「強誘電性を有しうるキャパシタ」とすることができる。また、本明細書等では、強誘電性を有しうるキャパシタは、当該キャパシタの第１端子と第２端子との間に有する、という場合がある。なお、強誘電性を有しうるキャパシタを用いた記憶回路は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。
　ＦｅＲＡＭ（強誘電体メモリ）において、強誘電性を有しうるキャパシタ内の分極の向き（極性）によって、データの値が決まる。例えば、極性が正（プラス）のとき、値を“１”とし、極性が負（マイナス）のとき、値を“０”とすることができる。また、例えば、極性が正（プラス）のとき、値を“０”とし、極性が負（マイナス）のとき、値を“１”としてもよい。なお、本実施の形態で説明する強誘電性を有しうるキャパシタは、上記のとおり２値を保持する、又はアナログ値を保持するものとする。
　強誘電性を有しうるキャパシタは、データが書き込まれると、分極を長く保持することができる。そのため、当該キャパシタの一対の電極間の電位を長く保持することができる。また、さらに、従来の容量よりも、キャパシタの面積を小さくすることができるため、強誘電性を有しうるキャパシタをメモリセルに適用することで、当該メモリセルの面積を小さくでき、演算回路の集積度を高めることができる。
　また、強誘電性を有しうるキャパシタへのデータの書き込み（強誘電性を有しうる材料を分極させる）には、一対の電極間に高電圧を印加する必要がある。そのため、強誘電性を有しうるキャパシタを含むメモリセルへのデータの書き込みには、高電圧の供給が可能な駆動回路を設ける必要がある。
　ここで、上記実施の形態で説明した演算回路のメモリセルにおいて、誘電性を有するキャパシタを適用した場合の回路構成について説明する。図２９は、メモリセルアレイＣＡと、回路ＷＤＤと、の構成を示しており、図１３に示したメモリセルアレイＣＡと、図１２、図１６、又は図１７乃至図１９の回路ＷＤＤと、の変更例である。
　メモリセルアレイＣＡは、メモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒを有する。図２９に示すメモリセルＡＭｕ、及びメモリセルＡＭｗは、図１３のメモリセルアレイＣＡに含まれているメモリセルＡＭｕ、メモリセルＡＭｗと同様の構成とすることができる。なお、図２９に示すメモリセルＡＭｘ、及びメモリセルＡＭｒは、容量Ｃ１が容量ＦＣになっている点で、図１３のメモリセルＡＭｘ、及びメモリセルＡＭｒと異なっている。本実施の形態では、容量ＦＣは、上述した、強誘電性を有しうるキャパシタとする。
　また、図２９に示す回路ＷＤＤは、回路ＷＤａと、回路ＷＤｂと、を有する。回路ＷＤＤは、図１２、図１６、又は図１７乃至図１９の回路ＷＤＤと、同様に、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。特に、回路ＷＤａは、メモリセルアレイＣＡのメモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、メモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］にデータを送信する機能を有し、回路ＷＤｂは、メモリセルアレイＣＡのメモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、メモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］にデータを送信する機能を有する。
　また、回路ＷＤＤは、例えば、外部から送られたデジタルデータをアナログデータに変換して、配線ＷＡＤ、及び配線ＷＢＤに送信するデジタルアナログ変換回路（ＤＡＣ）を有してもよい。なお、回路ＷＤＤがデジタルアナログ変換回路を有することができる点については、上記実施の形態で説明した演算回路に含まれる回路ＷＤＤについても同様に考えることができる。
　そのため、回路ＷＤａ、回路ＷＤｂは、デジタルアナログ変換回路を有してもよい。特に、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれている容量ＦＣにデータを書き込む（容量ＦＣに含まれている強誘電性を有しうる材料を分極させる）には、容量Ｃ１に書き込まれるデータの電圧よりも高い電圧（又は、低い電圧）のデータを入力する必要があるため、回路ＷＤｂが有するデジタルアナログ変換回路は、回路ＷＤａよりも高電圧、又は低電圧（例えば、接地電圧、負電圧など）の供給が可能な構成とすることが好ましい。一方、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに含まれている容量Ｃ１にデータを書き込む場合、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれている容量ＦＣへのデータ書き込みほど、高電圧、又は低電圧を供給する必要は無いため、回路ＷＤａが有するデジタルアナログ変換回路は、回路ＷＤｂが有する高電圧、又は低電圧の供給が可能なデジタルアナログ変換回路にする必要がない。また、回路ＷＤａは、回路ＷＤｂが有する高電圧、又は低電圧が可能なデジタルアナログ変換回路にする必要が無いため、回路ＷＤａの面積は、回路ＷＤｂよりも小さくすることができ、結果として、演算回路全体の面積を低減することができる。
　上記のとおり、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれる容量ＦＣを、メモリセルＡＭｕ［１］乃至メモリセルＡＭｕ［ｍ］、及びメモリセルＡＭｗ［１］乃至メモリセルＡＭｗ［ｍ］のそれぞれに含まれる容量Ｃ１よりも、強誘電性を有しうる材料を用いることによって、メモリセルアレイＣＡと、回路ＷＤＤの面積を低減することができる。
　また、上記の実施の形態で説明したとおり、メモリセルＡＭｕ［ｉ］（ここでのｉは１以上ｍ以下の整数とする。）、及びメモリセルＡＭｗ［ｉ］の容量Ｃ１に書き込む電圧をＶＷα［ｉ］＝ＶＷβ［ｉ］＋ＶＷ［ｉ］とし、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］の容量ＦＣに書き込む電圧をＶＷβ［ｉ］とすることができる。また、上記の実施の形態で説明したとおり、ＶＷβ［ｉ］は、任意の電圧とすることができるため、ＶＷβ［１］乃至ＶＷβ［ｍ］のそれぞれを全て同じ電圧とすることができる。つまり、メモリセルＡＭｕ［ｉ］、及びメモリセルＡＭｗ［ｉ］の容量Ｃ１に書き込む電圧はＶＷα［ｉ］＝ＶＷβ＋ＶＷ［ｉ］となり、メモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］の容量ＦＣに書き込まれる電圧はＶＷβとなる。
　この場合、メモリセルＡＭｘ［１］乃至メモリセルＡＭｘ［ｍ］、及びメモリセルＡＭｒ［１］乃至メモリセルＡＭｒ［ｍ］のそれぞれに含まれる容量ＦＣには、全て同じ電圧ＶＷβとなるため、回路ＷＤｂは、デジタルアナログ変換回路でなく、任意の電圧としてＶＷβを与える電圧源を有することができる。電圧源を有する回路ＷＤｂは、デジタルアナログ変換回路を有する回路ＷＤｂよりも回路面積を小さくすることができるため、回路ＷＤＤの面積をより低減することができる。
　また、図２９のメモリセルアレイＣＡと、回路ＷＤＤと、の構成は、図１３に示したメモリセルアレイＣＡと、図１２、図１６、又は図１７乃至図１９の回路ＷＤＤと、の変更例として、つまり演算回路ＭＡＣ５乃至演算回路ＭＡＣ９の変更例として説明したが、本発明の一態様は、これらに限定されない。例えば、図２０乃至図２２、及び図２６乃至図２８に示すメモリセルアレイＣＡと、図２０、図２６、及び図２８に示す回路ＷＤＤと、の構成についても、上記と同様に変更することができる。
　図３０は、メモリセルアレイＣＡと、回路ＷＤＤと、の構成を示しており、図２１に示したメモリセルアレイＣＡと、図２０、図２６、及び図２８に示す回路ＷＤＤと、の変更例である。なお、図３０には、便宜上、回路ＩＮＴと、回路ＣＭＳ２と、も示している。
　メモリセルアレイＣＡは、メモリセルＡＭｕ、メモリセルＡＭｗ、メモリセルＡＭｘ、及びメモリセルＡＭｒを有する。図３０に示すメモリセルＡＭｕ［ｉ，１］乃至メモリセルＡＭｕ［ｉ，ｎ］、及びメモリセルＡＭｗ［ｉ，１］乃至メモリセルＡＭｗ［ｉ，ｎ］は、図１３のメモリセルアレイＣＡに含まれているメモリセルＡＭｕ、メモリセルＡＭｗと同様の構成とすることができる。また、図３０に示すメモリセルＡＭｘ［ｉ］、及びメモリセルＡＭｒ［ｉ］は、図２９と同様に容量Ｃ１でなく容量ＦＣを有している。
　また、図３０の回路ＷＤＤは、回路ＷＤａ［１］乃至回路ＷＤａ［ｎ］と、回路ＷＤｂと、を有する。回路ＷＤａ［１］乃至回路ＷＤａ［ｎ］は、図２９の回路ＷＤａの説明を参酌し、回路ＷＤｂは、図２９の回路ＷＤｂの説明を参酌する。
　図２１に示したメモリセルアレイＣＡと、図２０、図２６、及び図２８に示す回路ＷＤＤと、を図３０に示したメモリセルアレイＣＡと、回路ＷＤＤと、に変更することによって、メモリセルアレイＣＡと、回路ＷＤＤの面積を低減することができる。また、その結果として、演算回路全体の回路面積を低減することができる。
　なお、上記では、図２０のメモリセルＣＡと回路ＷＤＤとの変更例として図３０について説明したが、図２６、又は図２８のメモリセルＣＡと回路ＷＤＤを、図３０と同様に変更することができる。
　ところで、図２９、及び図３０のそれぞれに説明した容量ＦＣにデータを書き込むとき、場合によっては、配線ＸＡＬ、及び配線ＸＢＬにも所定の電圧を与える必要がある。この場合、配線ＸＡＬ、及びＸＢＬは、第２データを入力する配線として機能するだけでなく、容量ＦＣにデータを書き込むためのプレート線としても機能する。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、階層型のニューラルネットワークについて説明する。なお、階層型のニューラルネットワークの演算は、上記の実施の形態で説明した半導体装置を用いることによって行うことができる。
＜階層型のニューラルネットワーク＞
　階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図３１Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図３１Ａには、中間層として第（ｋ−１）層、第ｋ層（ここでのｋは３以上Ｒ−１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
　ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図３１Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ−１）層はニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
　なお、図３１Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ−１）、ニューロンＮｍ （ｋ−１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ−１）層のニューロンＮｉ （ｋ−１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）を抜粋して図示している。
　次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目する。
　図３１Ｂには、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
　具体的には、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれの出力信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
　前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ−１）層のニューロンＮｉ （ｋ−１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ−１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（４．１）で表すことができる。
Figure JPOXMLDOC01-appb-M000034
　つまり、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）には、それぞれの信号に対応する重み係数（ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ−１） ｊ （ｋ）・ｚ１ （ｋ−１）乃至ｗｍ （ｋ−１） ｊ （ｋ）・ｚｍ （ｋ−１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（４．２）となる。
Figure JPOXMLDOC01-appb-M000035
　また、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（４．２）は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000036
　ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure JPOXMLDOC01-appb-M000037
　関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数（ランプ関数）、しきい値関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一の関数を適用することができ、又は異なる関数を適用することができる。加えて、ニューロンの活性化関数は、層毎において、同一の関数を適用することができ、又は異なる関数を適用することができる。
　ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値とすることができ、又はデジタル値とすることができる。デジタル値としては、例えば、２値、又は３値以上のビット数の値とすることができる。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線形ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を−１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上することができ、この場合、活性化関数は３値、例えば出力は−１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、−２、−１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
　ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（４．１）、式（４．２）（又は式（４．３））、式（４．４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
　実施の形態１で述べた演算回路ＭＡＣ５を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ−１］ （ｋ−１） ｓ［ｋ］ （ｋ）（ｓ［ｋ−１］は１以上ｍ以下の整数とし、ｓ［ｋ］は１以上ｎ以下の整数とする）を第１データとして、第１データに応じた電圧をメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに記憶させて、第（ｋ−１）層のニューロンＮｓ［ｋ−１］ （ｋ−１）からの出力信号ｚｓ［ｋ−１］ （ｋ−１）を第２データとして、第２データに応じた電流量を回路ＸＬＤから複数の配線ＸＡＬ、複数の配線ＸＢＬに対して流すことで、回路ＡＣＴＶに流れる電流量ＩＥＶから第１データと第２データとの積和を求めることができる。加えて、回路ＡＣＴＶの回路ＡＣＰにより当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）とすることができる。
　また、実施の形態１で述べた演算回路ＭＡＣ５を、上述した出力層として適用する場合、重み係数ｗｓ［Ｒ−１］ （Ｒ−１） ｓ［Ｒ］ （Ｒ）（ｓ［Ｒ−１］は１以上の整数とし、ｓ［Ｒ］は１以上ｑ以下の整数とする）を第１データとして、第１データに応じた電圧をメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに記憶させて、第（Ｒ−１）層のニューロンＮｓ［Ｒ−１］ （Ｒ−１）からの出力信号ｚｓ［Ｒ−１］ （Ｒ−１）を第２データとして、第２データに応じた電流量を回路ＸＬＤから複数の配線ＸＡＬ、複数の配線ＸＢＬに対して流すことで、回路ＡＣＴＶに流れる電流量ＩＥＶから第１データと第２データとの積和を求めることができる。加えて、回路ＡＣＴＶの回路ＡＣＰにより当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｒ層のニューロンＮｓ［Ｒ］ （Ｒ）の出力信号ｚｓ［Ｒ］ （Ｒ）とすることができる。
　なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
　また、例えば、実施の形態１で述べた、演算回路ＭＡＣ４を上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ−１］ （ｋ−１） ｓ［ｋ］ （ｋ）を第１データとして、第１データに応じた電圧をメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに記憶させて、第（ｋ−１）層のニューロンＮｓ［ｋ−１］ （ｋ−１）からの出力信号ｚｓ［ｋ−１］ （ｋ−１）を第２データとして、第２データに応じた電流量を回路ＸＬＤから複数の配線ＸＡＬ、複数の配線ＸＢＬに対して入力することで、回路ＡＣＴＶに入力される電流量ＩＥＶから第１データと第２データとの積和に応じた活性化関数の値を算出することができる。つまり、当該値を信号として第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）とすることができる。また、例えば、回路ＡＣＴＶは、当該値に応じた電圧を出力する構成としたとき、第（ｋ＋１）層の複数のニューロンに入力される、第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）は、当該電圧とすることができる。つまり、第（ｋ＋１）層の隠れ層として演算回路ＭＡＣ４を適用する場合、演算回路ＭＡＣ１の配線ＸＡＬ、及び配線ＸＢＬに入力される第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）は、回路ＸＬＤで生成せず、第ｋ層の隠れ層の演算回路ＭＡＣ４の回路ＡＣＴＶから出力された当該電圧とすることができる。
　具体的には、図３２に示す演算回路を用いることによって、上述した階層型のニューラルネットワークの演算を行うことができる。図３２の演算回路は、一例として、図１８の演算回路ＭＡＣ４と同様の構成の演算回路ＭＡＣ４−１と、図１８の演算回路ＭＡＣ４において回路ＸＬＤを設けていない構成の演算回路ＭＡＣ４−２と、を有する。なお、演算回路ＭＡＣ４−１のメモリセルアレイＣＡＳは、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］を有し、各メモリセルアレイＣＡは、それぞれｍ個のメモリセルＡＭｘと、メモリセルＡＭｕと、メモリセルＡＭｗと、メモリセルＡＭｒと、を有する。つまり、演算回路ＭＡＣ４−１のメモリセルアレイＣＡＳは、合計２ｍ×２ｎのメモリセルを有する。また、なお、演算回路ＭＡＣ４−２のメモリセルアレイＣＡＳは、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｔ］（ｔは１以上の整数とする。）を有し、各メモリセルアレイＣＡは、それぞれｎ個のメモリセルＡＭｘと、メモリセルＡＭｕと、メモリセルＡＭｗと、メモリセルＡＭｒと、を有する。つまり、演算回路ＭＡＣ４−２のメモリセルアレイＣＡＳは、合計２ｎ×２ｔのメモリセルを有する。また、演算回路ＭＡＣ４−１の配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］のそれぞれは、演算回路ＭＡＣ４−２の配線ＸＡＬ［１］乃至配線ＸＡＬ［ｎ］に電気的に接続されている。
　例えば、図３２の演算回路ＭＡＣ４−１で、第（ｋ−１）層のニューロンと第ｋ層のニューロンとの間の重み係数を第１データとして、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］に保持し、第（ｋ−１）層のニューロンＮｓ［ｋ−１］ （ｋ−１）からの出力信号ｚｓ［ｋ−１］ （ｋ−１）を第２データとして、第２データに応じた電圧を回路ＸＬＤから複数の配線ＸＡＬ、及び配線ＸＢＬに入力することで、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］のそれぞれから第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を出力することができる。なお、出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）のそれぞれの値は、回路ＡＣＴＶから出力される電圧として表すことができる。
　ここで、図３２の演算回路ＭＡＣ４−２で、第ｋ層のニューロンと第（ｋ＋１）層のニューロンとの間の重み係数を第１データとして、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］に保持し、複数の配線ＸＡＬに入力される電圧、すなわち第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を第２データとすることで、配線ＮＩＬ［ｓ［ｋ＋１］］（ここでのｓ［ｋ＋１］は１以上ｔ以下の整数とする）から第（ｋ＋１）層のニューロンＮｓ［ｋ＋１］ （ｋ＋１）の出力信号ｚｓ［ｋ＋１］ （ｋ＋１）を出力することができる。なお、複数の配線ＸＢＬには、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］への第１データの保持する前から常に定電位（接地電位）が入力されているものとする。
　上述した通り、階層型のニューラルネットワークの演算を、図３２に示す演算回路を構成することにより、演算回路ＭＡＣ４−１で出力したニューロンの出力信号の値（電圧）をそのまま演算回路ＭＡＣ４−２に入力することができるため、階層型のニューラルネットワークの演算を、一例として、第１層から連続して行うことができる。また、演算回路ＭＡＣ４−１の配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］から出力された出力信号を、外部回路等によって一時的に記憶する必要が無いため、一時記憶に必要な記憶装置を別途設けなくてもよい。つまり、図３２の演算回路を構成することによって、回路面積を低減することができ、また、一時記憶のためのデータ送信に必要な電力を低減することができる。
　また、例えば、実施の形態１で述べた、演算回路ＭＡＣ９を上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ−１］ （ｋ−１） ｓ［ｋ］ （ｋ）を第１データとして、第１データに応じた電圧をメモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒに記憶させて、第（ｋ−１）層のニューロンＮｓ［ｋ−１］ （ｋ−１）からの出力信号ｚｓ［ｋ−１］ （ｋ−１）を第２データとして、第２データに応じた電流量を回路ＸＬＤから複数の配線ＸＡＬ、複数の配線ＸＢＬに対して入力することで、回路ＡＣＴＶに入力される電流量ＩＥＶから第１データと第２データとの積和に応じた活性化関数の値を算出することができる。つまり、当該値を信号として第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）とすることができる。また、例えば、回路ＡＣＴＶは、当該値に応じた電圧を出力する構成としたとき、第（ｋ＋１）層の複数のニューロンに入力される、第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）は、当該電圧とすることができる。つまり、第（ｋ＋１）層の隠れ層として演算回路ＭＡＣ９を適用する場合、演算回路ＭＡＣ９の配線ＸＡＬ、及び配線ＸＢＬに入力される第ｋ層のニューロンＮｓ［ｋ］ （ｋ）の出力信号ｚｓ［ｋ］ （ｋ）は、回路ＸＬＤで生成せず、第ｋ層の隠れ層の演算回路ＭＡＣ９の回路ＡＣＴＶから出力された当該電圧とすることができる。
　具体的には、図３３に示す演算回路を用いることによって、上述した階層型のニューラルネットワークの演算を行うことができる。図３３の演算回路は、一例として、図１９の演算回路ＭＡＣ９と同様の構成の演算回路ＭＡＣ９−１と、図１９の演算回路ＭＡＣ９において回路ＸＬＤを設けていない構成の演算回路ＭＡＣ９−２と、を有する。なお、演算回路ＭＡＣ９−１のメモリセルアレイＣＡＳは、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］を有し、各メモリセルアレイＣＡは、それぞれｍ個のメモリセルＡＭｘと、メモリセルＡＭｕと、メモリセルＡＭｗと、メモリセルＡＭｒと、を有する。つまり、演算回路ＭＡＣ９−１のメモリセルアレイＣＡＳは、合計２ｍ×２ｎのメモリセルを有する。なお、演算回路ＭＡＣ９−２のメモリセルアレイＣＡＳは、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｔ］（ｔは１以上の整数とする。）を有し、各メモリセルアレイＣＡは、それぞれｎ個のメモリセルＡＭｘと、メモリセルＡＭｕと、メモリセルＡＭｗと、メモリセルＡＭｒと、を有する。つまり、演算回路ＭＡＣ９−２のメモリセルアレイＣＡＳは、合計２ｎ×２ｔのメモリセルを有する。また、演算回路ＭＡＣ９−１の配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］のそれぞれは、演算回路ＭＡＣ９−２の配線ＸＡＬ［１］乃至配線ＸＡＬ［ｎ］に電気的に接続されている。
　例えば、図３３の演算回路ＭＡＣ９−１で、第（ｋ−１）層のニューロンと第ｋ層のニューロンとの間の重み係数を第１データとして、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］に保持し、第（ｋ−１）層のニューロンＮｓ［ｋ−１］ （ｋ−１）からの出力信号ｚｓ［ｋ−１］ （ｋ−１）を第２データとして、第２データに応じた電圧を回路ＸＬＤから複数の配線ＸＡＬ、及び配線ＸＢＬに入力することで、配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］のそれぞれから第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を出力することができる。なお、出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）のそれぞれの値は、回路ＡＣＴＶから出力される電圧として表すことができる。
　ここで、図３３の演算回路ＭＡＣ９−２で、第ｋ層のニューロンと第（ｋ＋１）層のニューロンとの間の重み係数を第１データとして、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］に保持し、複数の配線ＸＡＬに入力される電圧、すなわち第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）の出力信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を第２データとすることで、配線ＮＩＬ［ｓ［ｋ＋１］］（ここでのｓ［ｋ＋１］は１以上ｔ以下の整数とする）から第（ｋ＋１）層のニューロンＮｓ［ｋ＋１］ （ｋ＋１）の出力信号ｚｓ［ｋ＋１］ （ｋ＋１）を出力することができる。なお、複数の配線ＸＢＬには、メモリセルアレイＣＡ［１］乃至メモリセルアレイＣＡ［ｎ］への第１データの保持する前から常に定電位（例えば、接地電位など）が入力されているものとする。
　上述した通り、階層型のニューラルネットワークの演算を、図３３に示す演算回路を構成することにより、演算回路ＭＡＣ９−１で出力したニューロンの出力信号の値（電圧）をそのまま演算回路ＭＡＣ９−２に入力することができるため、階層型のニューラルネットワークの演算を、一例として、第１層から連続して行うことができる。また、演算回路ＭＡＣ９−１の配線ＮＩＬ［１］乃至配線ＮＩＬ［ｎ］から出力された出力信号を、外部回路等によって一時的に記憶する必要が無いため、一時記憶に必要な記憶装置を別途設けなくてもよい。つまり、図３３の演算回路を構成することによって、回路面積を低減することができ、また、一時記憶のためのデータ送信に必要な電力を低減することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図３４は、一例として、上記実施の形態で説明した半導体装置であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図３５Ａにはトランジスタ５００のチャネル長方向の断面図、図３５Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図３５Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した演算回路ＭＡＣ５、演算回路ＭＡＣ５Ａ、演算回路ＭＡＣ６、演算回路ＭＡＣ７、演算回路ＭＡＣ８、演算回路ＭＡＣ９、演算回路ＭＡＣ１０、演算回路ＭＡＣ１１などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００を、トランジスタＭ１に適用することにより、メモリセルＡＭｘ、メモリセルＡＭｕ、メモリセルＡＭｗ、及びメモリセルＡＭｒなどに書き込んだ電位を長時間保持することができる。
　トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路ＭＡＣ５、演算回路ＭＡＣ５Ａ、演算回路ＭＡＣ６、演算回路ＭＡＣ７、演算回路ＭＡＣ８、演算回路ＭＡＣ９、演算回路ＭＡＣ１０、演算回路ＭＡＣ１１などに含まれる容量などとすることができる。なお、回路構成によっては、図３４に示す容量素子６００は必ずしも設けなくてもよい。
　トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路ＭＡＣ５、演算回路ＭＡＣ５Ａ、演算回路ＭＡＣ６、演算回路ＭＡＣ７、演算回路ＭＡＣ８、演算回路ＭＡＣ９、演算回路ＭＡＣ１０、演算回路ＭＡＣ１１などに含まれるトランジスタなどに適用することができる。具体的には、例えば、図４Ａ乃至図４Ｃに示した回路ＡＣＴＶが有するオペアンプＯＰ、回路ＡＣＦなどに含まれているトランジスタとすることができる。また、例えば、トランジスタ３００は、それぞれのメモリセルに含まれているトランジスタＭ２とすることができる。なお、図３４では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、演算回路ＭＡＣ５、演算回路ＭＡＣ５Ａ、演算回路ＭＡＣ６、演算回路ＭＡＣ７、演算回路ＭＡＣ８、演算回路ＭＡＣ９、演算回路ＭＡＣ１０、演算回路ＭＡＣ１１などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成とすることができ、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成とすることができ、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成とすることができる。
　また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
　トランジスタ３００は、図３５Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
　なお、図３４に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図３５Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図３６に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。また、この場合、トランジスタ３００とトランジスタ５００とは、互いに同じＯＳトランジスタとなるが、トランジスタ３００とトランジスタ５００とは、互いに重畳しないように（同一の作製工程で作製するように）構成してもよい。なお、トランジスタ５００の詳細については後述する。
　ところで、本明細書等に記載する単極性回路とは、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方を含まず、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの他方を含む回路のことをいう。このため、ＯＳトランジスタのみの単極性回路とは、ｎチャネル型又はｐチャネル型のどちらか一方のＯＳトランジスタを含む回路のことをいう。
　なお、図３６において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図３４の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
　図３４に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図３４において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
　絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
　また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体３６４、及び導電体３６６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図３５Ａ、及び図３５Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図３５Ａ、及び図３５Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図３５Ａ、及び図３５Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
　絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
　酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。又は、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。
　導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　ここで、図３５Ａにおけるチャネル形成領域近傍の拡大図を図３７Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図３７Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
　チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
　金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多いこと、または水素、窒素、金属元素などの不純物濃度が高いことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
　なお、図３７Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
　また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
　また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、及び欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
　よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
　そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
　また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
　また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率良く領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
　また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
　このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されることを抑制し、ｎ型を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
　以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
　また、図３５Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
　酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物、及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
　具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　また、図３５Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
　酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散することを抑制することができる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散することを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散することを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散することを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
　ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
　また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
　導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散することを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
　また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
　導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散することを低減することができる。
　なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図３５Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、図３５Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
　絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出、及びトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されることを抑制することができる。
　なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
　導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
　導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
　また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
　絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
　上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散することを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減することを抑制することができる。
　絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
　図３５Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離することを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されることを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
　また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されることを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすことを抑制することができる。
　また、図３５Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５７１、絶縁体５４４、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されることを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすことを抑制することができる。
　また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５．０ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　図３５Ａ、及び図３５Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図３７Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
　図３７Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散することを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
　絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散することを防ぐことができる。絶縁体５５４としては、上述の絶縁体５２２、又は絶縁体５２４に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散することを抑制することができる。
　また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図３５Ａおよび図３５Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図３５Ａおよび図３５Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、導電体５６０は、当該２層構造以外としては、単層構造、又は３層以上の積層構造とすることができる。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料との積層構造とすることができる。
　また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
　また、図３５Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
　絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散することを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散することを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
　また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
　導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図３５Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図３４に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図３５Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図３４に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
　さらに、図３５Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
　導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
　また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
　絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されることを防ぐことができる。
　絶縁体５４１ａおよび絶縁体５４１ｂを、図３５Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
　例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入することを低減することができる。
　なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、図３４に示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもすることができる。具体的には、例えば、当該導電体は、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　なお、本発明の一隊の半導体装置に含まれるトランジスタの構造は、図３４、図３５Ａ、図３５Ｂ、及び図３６に示したトランジスタ５００に限定されない。本発明の一隊の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
　例えば、図３４、図３５Ａ、図３５Ｂ、及び図３６に示すトランジスタ５００は、図３８に示す構成としてもよい。図３８のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図３４、図３５Ａ、図３５Ｂ、及び図３６に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図３８のトランジスタのチャネル幅方向の断面の構成については、図３５Ｂ示すトランジスタ５００の断面と同様の構成とすることができる。
　酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
　酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、又はドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
　また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
　絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
　絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　続いて、図３４、及び図３６に示す半導体装置に含まれている。容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図３４、及び図３６に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
　容量素子６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
　また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、を電気的に接続するプラグ、配線、端子などとしての機能を有する。具体的には、例えば、導電体６１２は、実施の形態１で説明する演算回路ＭＡＣ５における配線ＷＡＤ、又は配線ＷＢＤとすることができる。
　なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図３４では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いることができる。また、絶縁体６３０は、上述した材料を用いて、積層または単層として設けることができる。
　なお、本明細書中において、酸化窒化ハフニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化ハフニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いてもよい。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、及び／又は容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。または、絶縁体６３０としては、強誘電性を有する材料を用いてもよい。強誘電性を有する材料としては、例えば、酸化ハフニウムと酸化ジルコニウムの混晶（「ＨＺＯ」ともいう。）、または酸化ハフニウムに元素Ｊ（元素Ｊは、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料を用いることができる。また、絶縁体６３０としては、ペロブスカイト構造を有する圧電性セラミックを用いてもよい。例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、またはチタン酸バリウムを用いてもよい。または、絶縁体６３０としては、イットリア安定化ジルコニア（ＹＳＺ）、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウムなどを用いてもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。また、例えば、導電体６２０は、実施の形態１で説明する演算回路ＭＡＣ５における配線ＸＡＬ、又は配線ＸＢＬとすることができる。
　なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２４に適用できる材料とすることができる。
　ところで、図３４、及び図３６に示す容量素子６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量素子６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。
　また、容量素子６００の上方には、配線層を設けてもよい。例えば、図３４において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
　また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。
　絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
　また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　酸化物半導体を有するトランジスタを用いた半導体装置として、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図３９Ａを用いて説明を行う。図３９Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図３９Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図３９Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図３９Ｂに示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図３９Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図３９Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図３９Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図３９Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図３９Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図３９Ｃに示す。図３９Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図３９Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図３９Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図３９Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、炭素などが含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素などの濃度と、酸化物半導体との界面近傍のシリコン、炭素などの濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図４０Ａを用いて説明する。
　図４０Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化をしてもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
　ダイシング工程を行うことにより、図４０Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図４０Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図４０Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図４０Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図４０Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図４０Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図４０Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図４０Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図４１には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図４１に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。
［ウェアラブル端末］
　また、図４１には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
　また、図４１には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図４１に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図４１には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ　Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図４１には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図４１には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図４１に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図４１に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図４１では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図４１には移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図４１には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図４１には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図４２Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図４２Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
　拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
　上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
　図４２Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４２Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図４２Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図４２Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
　上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
　図４２Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
　図４２Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＭＡＣ１：演算回路、ＭＡＣ１Ａ：演算回路、ＭＡＣ２：演算回路、ＭＡＣ３：演算回路、ＭＡＣ４：演算回路、ＭＡＣ４−１：演算回路、ＭＡＣ４−２：演算回路、ＭＡＣ５：演算回路、ＭＡＣ５Ａ：演算回路、ＭＡＣ６：演算回路、ＭＡＣ７：演算回路、ＭＡＣ８：演算回路、ＭＡＣ９：演算回路、ＭＡＣ９−１：演算回路、ＭＡＣ９−２：演算回路、ＭＡＣ１０：演算回路、ＭＡＣ１１：演算回路、ＭＡＣ１２：演算回路、ＣＡ：メモリセルアレイ、ＣＡ［１］：メモリセルアレイ、ＣＡ［ｎ］：メモリセルアレイ、ＣＡ［ｔ］：メモリセルアレイ、ＣＡＳ：メモリセルアレイ、ＷＤＤ：回路、ＷＤａ：回路、ＷＤｂ：回路、ＣＭＳ：回路、ＸＬＤ：回路、ＷＬＤ：回路、ＩＮＴ：回路、ＡＣＴＶ：回路、ＣＳＸ：回路、ＣＳＵ：回路、ＣＳＷ：回路、ＣＳＲ：回路、ＡＭｘ［１］：メモリセル、ＡＭｘ［ｍ］：メモリセル、ＡＭｕ［１］：メモリセル、ＡＭｕ［ｍ］：メモリセル、ＡＭｗ［１］：メモリセル、ＡＭｗ［ｍ］：メモリセル、ＡＭｒ［１］：メモリセル、ＡＭｒ［ｍ］：メモリセル、ＡＭｘｂ：メモリセル、ＡＭｕｂ：メモリセル、ＡＭｗｂ：メモリセル、ＡＭｒｂ：メモリセル、ＣＳ［１］：回路、ＣＳ［ｍ］：回路、ＣＳｂ：回路、ＣＵＷ［１，１］：回路、ＣＵＷ［１，ｎ］：回路、ＣＵＷ［２，１］：回路、ＣＵＷ［２，ｎ］：回路、ＣＵＷ［ｉ，１］：回路、ＣＵＷ［ｉ，ｎ］：回路、ＣＵＷ［ｍ−１，１］：回路、ＣＵＷ［ｍ−１，ｎ］：回路、ＣＵＷ［ｍ，１］：回路、ＣＵＷ［ｍ，ｎ］：回路、ＣＸＲ［１］：回路、ＣＸＲ［２］：回路、ＣＸＲ［ｉ］：回路、ＣＸＲ［ｍ−１］：回路、ＣＸＲ［ｍ］：回路、ＣＭ：回路、ＣＭ［１］：回路、ＣＭ［ｎ］：回路、ＣＭＳ１：回路、ＣＭＳ２：回路、ＣＭＡ［１］：回路、ＣＭＡ［ｎ］：回路、ＣＭＢ：回路、ＣＭＣ：回路、ＳＣＩ：回路、ＳＣＩ［１］：回路、ＳＣＩ［ｎ］：回路、ＳＣＩＡ［１］：回路、ＳＣＩＡ［ｎ］：回路、ＳＣＩＢ：回路、ＡＣＰ：回路、ＡＣＰ［１］：回路、ＡＣＰ［ｎ］：回路、ＩＶＣ：回路、ＡＣＦ：回路、ＸＡＬ［１］：配線、ＸＡＬ［ｍ］：配線、ＸＡＬ［ｎ］：配線、ＸＢＬ［１］：配線、ＸＢＬ［ｍ］：配線、ＸＢＬ［ｎ］：配線、ＸＡＬｂ：配線、ＸＢＬｂ：配線、ＷＡＬ［１］：配線、ＷＡＬ［ｍ］：配線、ＷＡＬ［ｎ］：配線、ＷＢＬ［１］：配線、ＷＢＬ［ｍ］：配線、ＷＢＬ［ｎ］：配線、ＷＬ［１］：配線、ＷＬ［ｍ］：配線、ＷＬ［ｎ］：配線、ＷＡＤ：配線、ＷＡＤ［１］：配線、ＷＡＤ［ｎ］：配線、ＷＡＤ［ｔ］：配線、ＷＢＤ：配線、ＷＢＤ［１］：配線、ＷＢＤ［ｎ］：配線、ＷＢＤ［ｔ］：配線、ＢＡＬ：配線、ＢＡＬ［１］：配線、ＢＡＬ［ｎ］：配線、ＢＢＬ：配線、ＢＢＬ［１］：配線、ＢＢＬ［ｎ］：配線、ＢＡＰ［１］：配線、ＢＡＰ［ｎ］：配線、ＢＡＮ［１］：配線、ＢＡＮ［ｎ］：配線、ＢＢＮ：配線、ＢＢＰ：配線、ＢＢＰ１：配線、ＢＢＰ２：配線、ＮＩＬ：配線、ＮＩＬ［１］：配線、ＮＩＬ［ｎ］：配線、ＮＩＬ［ｔ］：配線、ＳＬ４：配線、ＳＬ５：配線、ＳＬ７：配線、ＳＬ８：配線、ＶＤＬ：配線、ＶＨＥ：配線、ＶＳＬ：配線、ＶＳＳＬ：配線、ＶＬＬ：配線、ＶＲ：配線、ＶＲＰＬ：配線、ＶＢＡ：配線、ＣＣＳ：電流源、ＣＳＡ：電流源、ＣＳＢ：電流源、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３Ａ：トランジスタ、Ｍ３Ｂ：トランジスタ、Ｍ４Ａ：トランジスタ、Ｍ４Ｂ：トランジスタ、Ｍ５：トランジスタ、Ｍ６Ａ［１］：トランジスタ、Ｍ６Ａ［ｎ］：トランジスタ、Ｍ６Ｂ：トランジスタ、Ｍ７Ａ［１］：トランジスタ、Ｍ７Ａ［ｎ］：トランジスタ、Ｍ７Ｂ：トランジスタ、Ｃ１：容量、ＦＣ：容量、ＬＥＡ：負荷、ＬＥＢ：負荷、ＳＷ４Ａ：スイッチ、ＳＷ４Ｂ：スイッチ、ＳＷ４Ｆ：スイッチ、ＳＷ５Ａ：スイッチ、ＳＷ５Ｂ：スイッチ、ＳＷ７Ａ：スイッチ、ＳＷ７Ｂ：スイッチ、ＳＷ７Ｃ：スイッチ、ＳＷ７Ｄ：スイッチ、ＳＷ８Ａ［１］：スイッチ、ＳＷ８Ａ［ｎ］：スイッチ、ＳＷ８Ｂ：スイッチ、ＯＰ：オペアンプ、ＣＭＰ：比較器、ＡＤＣ：アナログデジタル変換回路、Ｎｘ［１］：ノード、Ｎｘ［ｍ］：ノード、Ｎｕ［１］：ノード、Ｎｕ［ｍ］：ノード、Ｎｗ［１］：ノード、Ｎｗ［ｍ］：ノード、Ｎｒ［１］：ノード、Ｎｒ［ｍ］：ノード、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、６５０：絶縁体、６６０：導電体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (29)

  1. 　第１セルと、第２セルと、第３セルと、第４セルと、カレントミラー回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１セルの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　前記第１セルの前記容量の第２端子は、前記第３配線に電気的に接続され、
    　前記第２セルの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　前記第２セルの前記容量の第２端子は、前記第４配線に電気的に接続され、
    　前記第３セルの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　前記第３セルの前記容量の第２端子は、前記第３配線に電気的に接続され、
    　前記第４セルの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　前記第４セルの前記容量の第２端子は、前記第４配線に電気的に接続され、
    　前記カレントミラー回路は、前記第１配線と、前記第２配線と、に電気的に接続され、
    　前記カレントミラー回路は、前記第１配線の電位に応じた電流を前記第２配線に流す機能を有し、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第３配線に前記第３電位が入力され、かつ前記第４配線に前記第４電位が入力されることで、前記カレントミラー回路から前記第２配線に流れる電流量から、前記第２配線から前記第３セルの前記第２トランジスタの第１端子に流れる電流量と、前記第２配線から前記第４セルの前記第２トランジスタの第１端子に流れる電流量と、を引いた電流量は、前記第１データと前記第２データとの積に応じた量となる、
    　半導体装置。
  2. 　ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、カレントミラー回路と、第１配線と、第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　ｍ個の前記第１セルのそれぞれの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　ｉ個目（ｉは１以上ｍ以下の整数である。）の前記第１セルの前記容量の第２端子は、ｉ本目の前記第３配線に電気的に接続され、
    　ｍ個の前記第２セルのそれぞれの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　ｉ個目の前記第２セルの前記容量の第２端子は、ｉ本目の前記第４配線に電気的に接続され、
    　ｍ個の前記第３セルのそれぞれの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第３セルの前記容量の第２端子は、ｉ本目の前記第３配線に電気的に接続され、
    　ｍ個の前記第４セルのそれぞれの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第４セルの前記容量の第２端子は、ｉ本目の前記第４配線に電気的に接続され、
    　前記カレントミラー回路は、前記第１配線と、前記第２配線と、に電気的に接続され、
    　前記カレントミラー回路は、前記第１配線の電位に応じた電流を前記第２配線に流す機能を有し、
    　ｉ本目の前記第３配線に電気的に接続されている前記第１セルと前記第３セルのそれぞれにおいて、前記第１セルは、前記第１セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、前記第３セルは、前記第３セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第４配線に電気的に接続されている前記第２セルと前記第４セルのそれぞれにおいて、前記第２セルは、前記第２セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、前記第４セルは、前記第４セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第３配線にＶＸα［ｉ］の電位が入力され、ｉ本目の前記第４配線にＶＸβ［ｉ］の電位が入力されることで、前記カレントミラー回路から前記第２配線に流れる電流量から、前記第２配線からｍ個の前記第３セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和、及び前記第２配線からｍ個の前記第４セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量は、式（Ａ１）の値に応じた量となる、
    　半導体装置。
    Figure JPOXMLDOC01-appb-M000001
  3. 　第１セルと、第２セルと、第３セルと、第４セルと、第１電流源と、第２電流源と、減算回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１セルの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　前記第１セルの前記容量の第２端子は、前記第３配線に電気的に接続され、
    　前記第２セルの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　前記第２セルの前記容量の第２端子は、前記第４配線に電気的に接続され、
    　前記第３セルの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　前記第３セルの前記容量の第２端子は、前記第３配線に電気的に接続され、
    　前記第４セルの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　前記第４セルの前記容量の第２端子は、前記第４配線に電気的に接続され、
    　前記第１電流源は、前記第１配線に電気的に接続され、
    　前記第２電流源は、前記第２配線に電気的に接続され、
    　前記第１電流源が前記第１配線に流す電流量は、前記第２電流源が前記第２配線に流す電流量の０．９倍以上１．１倍以下であり、
    　前記減算回路の第１入力端子は、前記第１配線に電気的に接続され、
    　前記減算回路の第２入力端子は、前記第２配線に電気的に接続され、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第３配線に前記第３電位が入力され、前記第４配線に前記第４電位が入力されることで、
    　前記第１電流源から前記第１配線に流れる電流量から、前記第１配線から前記第１セル、及び前記第２セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第１入力端子に入力され、
    　かつ前記第２電流源から前記第２配線に流れる電流量から、前記第２配線から前記第３セル、及び前記第４セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第２入力端子に入力されて、
    　前記減算回路の出力端子から、前記第１データと前記第２データとの積に応じた電圧を出力する機能を有する、
    　半導体装置。
  4. 　ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、第１電流源と、第２電流源と、減算回路と、第１配線と、第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　ｍ個の前記第１セルのそれぞれの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　ｉ個目（ｉは１以上ｍ以下の整数である。）の前記第１セルの前記容量の第２端子は、ｉ本目の前記第３配線に電気的に接続され、
    　ｍ個の前記第２セルのそれぞれの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    　ｉ個目の前記第２セルの前記容量の第２端子は、ｉ本目の前記第４配線に電気的に接続され、
    　ｍ個の前記第３セルのそれぞれの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第３セルの前記容量の第２端子は、ｉ本目の前記第３配線に電気的に接続され、
    　ｍ個の前記第４セルのそれぞれの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第４セルの前記容量の第２端子は、ｉ本目の前記第４配線に電気的に接続され、
    　前記第１電流源は、前記第１配線に電気的に接続され、
    　前記第２電流源は、前記第２配線に電気的に接続され、
    　前記第１電流源が前記第１配線に流す電流量は、前記第２電流源が前記第２配線に流す電流量の０．９倍以上１．１倍以下であり、
    　前記減算回路の第１入力端子は、前記第１配線に電気的に接続され、
    　前記減算回路の第２入力端子は、前記第２配線に電気的に接続され、
    　ｉ本目の前記第３配線に電気的に接続されている前記第１セルと前記第３セルのそれぞれにおいて、前記第１セルは、前記第１セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、前記第３セルは、前記第３セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第４配線に電気的に接続されている前記第２セルと前記第４セルのそれぞれにおいて、前記第２セルは、前記第２セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、前記第４セルは、前記第４セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第３配線にＶＸα［ｉ］の電位が入力され、ｉ本目の前記第４配線にＶＸβ［ｉ］の電位が入力されることで、
    　前記第１電流源から前記第１配線に流れる電流量から、前記第１配線からｍ個の前記第１セル、及び前記第２セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第１入力端子に入力され、
    　前記第２電流源から前記第２配線に流れる電流量から、前記第２配線からｍ個の前記第３セル、及び前記第４セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第２入力端子に入力されて、
    　前記減算回路の出力端子には、式（Ａ２）の値に応じた電圧が出力される、
    　半導体装置。
    Figure JPOXMLDOC01-appb-M000002
  5. 　第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、
    　前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第２配線は、前記第１セルの前記第１トランジスタの第２端子と、前記第４セルの前記第１トランジスタの第２端子と、に電気的に接続され、
    　前記第３配線は、前記第２セルの前記第１トランジスタの第２端子と、前記第３セルの前記第１トランジスタの第２端子と、に電気的に接続されている、
    　半導体装置。
  6. 　第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、第６配線と、第７配線と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１セルの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　前記第１セルの前記容量の第２端子は、前記第６配線に電気的に接続され、
    　前記第１セルの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第１セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第２セルの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　前記第２セルの前記容量の第２端子は、前記第７配線に電気的に接続され、
    　前記第２セルの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　前記第２セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第３セルの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　前記第３セルの前記容量の第２端子は、前記第６配線に電気的に接続され、
    　前記第３セルの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　前記第３セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第４セルの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　前記第４セルの前記容量の第２端子は、前記第７配線に電気的に接続され、
    　前記第４セルの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第４セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続されている、
    　半導体装置。
  7. 　請求項６において、
    　カレントミラー回路を有し、
    　前記カレントミラー回路は、前記第４配線と、前記第５配線と、に電気的に接続され、
    　前記カレントミラー回路は、前記第４配線の電位に応じた電流を前記第５配線に流す機能を有する、
    　半導体装置。
  8. 　請求項７において、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第６配線に前記第３電位が入力され、前記第７配線に前記第４電位が入力されることで、前記カレントミラー回路から前記第５配線に流れる電流量から、前記第５配線から前記第３セルの前記第２トランジスタの第１端子に流れる電流量と、前記第５配線から前記第４セルの前記第２トランジスタの第１端子に流れる電流量と、を引いた電流量は、前記第１データと前記第２データとの積に応じた量となる、
    　半導体装置。
  9. 　請求項６において、
    　第１電流源と、第２電流源と、減算回路と、を有し、
    　前記第１電流源は、前記第４配線に電気的に接続され、
    　前記第２電流源は、前記第５配線に電気的に接続され、
    　前記第１電流源が前記第４配線に流す電流量は、前記第２電流源が前記第５配線に流す電流量の０．９倍以上１．１倍以下であり、
    　前記減算回路の第１入力端子は、前記第４配線に電気的に接続され、
    　前記減算回路の第２入力端子は、前記第５配線に電気的に接続されている、
    　半導体装置。
  10. 　請求項９において、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第６配線に前記第３電位が入力され、前記第７配線に前記第４電位が入力されることで、
    　前記第１電流源から前記第４配線に流れる電流量から、前記第４配線から前記第１セル、及び前記第２セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第１入力端子に入力され、
    　かつ前記第２電流源から前記第５配線に流れる電流量から、前記第５配線から前記第３セル、及び前記第４セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第２入力端子に入力されて、
    　前記減算回路の出力端子から、前記第１データと前記第２データとの積に応じた電圧を出力する機能を有する、
    　半導体装置。
  11. 　ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、カレントミラー回路と、ｍ本の第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、ｍ本の第６配線と、ｍ本の第７配線と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　ｍ個の前記第１セルのそれぞれの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　ｉ個目（ｉは１以上ｍ以下の整数である。）の前記第１セルの前記容量の第２端子は、ｉ本目の前記第６配線に電気的に接続され、
    　ｍ個の前記第１セルのそれぞれの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第１セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　ｍ個の前記第２セルのそれぞれの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　ｉ個目の前記第２セルの前記容量の第２端子は、ｉ本目の前記第７配線に電気的に接続され、
    　ｍ個の前記第２セルのそれぞれの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　ｉ個目の前記第２セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　ｍ個の前記第３セルのそれぞれの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　ｉ個目の前記第３セルの前記容量の第２端子は、ｉ本目の前記第６配線に電気的に接続され、
    　ｍ個の前記第３セルのそれぞれの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　ｉ個目の前記第３セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　ｍ個の前記第４セルのそれぞれの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　ｉ個目の前記第４セルの前記容量の第２端子は、ｉ本目の前記第７配線に電気的に接続され、
    　ｍ個の前記第４セルのそれぞれの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第４セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　前記カレントミラー回路は、前記第４配線と、前記第５配線と、に電気的に接続され、
    　前記カレントミラー回路は、前記第４配線の電位に応じた電流を前記第５配線に流す機能を有し、
    　ｉ本目の前記第６配線に電気的に接続されている前記第１セルと前記第３セルのそれぞれにおいて、前記第１セルは、前記第１セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、前記第３セルは、前記第３セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第７配線に電気的に接続されている前記第２セルと前記第４セルのそれぞれにおいて、前記第２セルは、前記第２セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、前記第４セルは、前記第４セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第６配線にＶＸα［ｉ］の電位が入力され、ｉ本目の前記第７配線にＶＸβ［ｉ］の電位が入力されることで、前記カレントミラー回路から前記第５配線に流れる電流量から、前記第５配線からｍ個の前記第３セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和、及び前記第５配線からｍ個の前記第４セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量は、式（Ａ３）の値に応じた量となる、
    　半導体装置。
    Figure JPOXMLDOC01-appb-M000003
  12. 　ｍ個（ｍは１以上の整数である。）の第１セルと、ｍ個の第２セルと、ｍ個の第３セルと、ｍ個の第４セルと、第１電流源と、第２電流源と、減算回路と、第４配線と、第５配線と、ｍ本の第６配線と、ｍ本の第７配線と、第２配線と、第３配線と、ｍ本の第１配線と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　ｍ個の前記第１セルと、ｍ個の前記第２セルと、ｍ個の前記第３セルと、ｍ個の前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　ｍ個の前記第１セルのそれぞれの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　ｉ個目（ｉは１以上ｍ以下の整数である。）の前記第１セルの前記容量の第２端子は、ｉ本目の前記第６配線に電気的に接続され、
    　ｍ個の前記第１セルのそれぞれの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第１セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　ｍ個の前記第２セルのそれぞれの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　ｉ個目の前記第２セルの前記容量の第２端子は、ｉ本目の前記第７配線に電気的に接続され、
    　ｍ個の前記第２セルのそれぞれの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　ｉ個目の前記第２セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　ｍ個の前記第３セルのそれぞれの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　ｉ個目の前記第３セルの前記容量の第２端子は、ｉ本目の前記第６配線に電気的に接続され、
    　ｍ個の前記第３セルのそれぞれの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　ｉ個目の前記第３セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　ｍ個の前記第４セルのそれぞれの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　ｉ個目の前記第４セルの前記容量の第２端子は、ｉ本目の前記第７配線に電気的に接続され、
    　ｍ個の前記第４セルのそれぞれの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　ｉ個目の前記第４セルの前記第１トランジスタのゲートは、ｉ本目の前記第１配線に電気的に接続され、
    　前記第１電流源は、前記第４配線に電気的に接続され、
    　前記第２電流源は、前記第５配線に電気的に接続され、
    　前記第１電流源が前記第４配線に流す電流量は、前記第２電流源が前記第５配線に流す電流量の０．９倍以上１．１倍以下であり、
    　前記減算回路の第１入力端子は、前記第４配線に電気的に接続され、
    　前記減算回路の第２入力端子は、前記第５配線に電気的に接続され、
    　ｉ本目の前記第６配線に電気的に接続されている前記第１セルと前記第３セルのそれぞれにおいて、前記第１セルは、前記第１セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、前記第３セルは、前記第３セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第７配線に電気的に接続されている前記第２セルと前記第４セルのそれぞれにおいて、前記第２セルは、前記第２セルの前記容量の第１端子にＶＷβ［ｉ］の電位を保持する機能を有し、前記第４セルは、前記第４セルの前記容量の第１端子にＶＷα［ｉ］の電位を保持する機能を有し、
    　ｉ本目の前記第６配線にＶＸα［ｉ］の電位が入力され、ｉ本目の前記第７配線にＶＸβ［ｉ］の電位が入力されることで、
    　前記第１電流源から前記第４配線に流れる電流量から、前記第４配線からｍ個の前記第１セル、及び前記第２セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第１入力端子に入力され、
    　前記第２電流源から前記第５配線に流れる電流量から、前記第５配線からｍ個の前記第３セル、及び前記第４セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第２入力端子に入力されて、
    　前記減算回路の出力端子には、式（Ａ４）の値に応じた電圧が出力される、
    　半導体装置。
    Figure JPOXMLDOC01-appb-M000004
  13. 　第１セルと、第２セルと、第３セルと、第４セルと、第１カレントミラー回路と、第２カレントミラー回路と、第３カレントミラー回路と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１セルの前記第１トランジスタのゲートは、前記第２セルの前記第１トランジスタのゲートと、前記第３セルの前記第１トランジスタのゲートと、前記第４セルの前記第１トランジスタのゲートと、に電気的に接続され、
    　前記第１カレントミラー回路の第１端子は、前記第１セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第１カレントミラー回路の第２端子は、前記第４セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第２カレントミラー回路の第１端子は、前記第３セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第２カレントミラー回路の第２端子は、前記第２セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第３カレントミラー回路の第１端子は、前記第２セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第３カレントミラー回路の第２端子は、前記第４セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第１カレントミラー回路は、前記第１カレントミラー回路の第１端子の電位に応じた電流を、前記第１カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有し、
    　前記第２カレントミラー回路は、前記第２カレントミラー回路の第１端子の電位に応じた電流を、前記第２カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有し、
    　前記第３カレントミラー回路は、前記第３カレントミラー回路の第１端子の電位に応じた電流を、前記第３カレントミラー回路の第１端子、及び第２端子から内部に流す機能を有する、
    　半導体装置。
  14. 　請求項１３において、
    　前記第１セルの前記容量の第２端子は、前記第３セルの前記容量の第２端子に電気的に接続され、
    　前記第１セルの前記第１トランジスタの第２端子は、前記第４セルの前記第１トランジスタの第２端子に電気的に接続され、
    　前記第２セルの前記容量の第２端子は、前記第４セルの前記容量の第２端子に電気的に接続され、
    　前記第２セルの前記第１トランジスタの第２端子は、前記第３セルの前記第１トランジスタの第２端子に電気的に接続されている、
    　半導体装置。
  15. 　請求項１４において、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第１セルの前記容量の第２端子、及び前記第３セルの前記容量の第２端子のそれぞれに前記第３電位が入力され、前記第２セルの前記容量の第２端子、及び前記第４セルの前記容量の第２端子のそれぞれに前記第４電位が入力されることで、前記第１カレントミラー回路の第２端子から流れる電流量から、前記第４セルの前記第２トランジスタの第１端子に流れる電流量と、前記第３カレントミラー回路の第３端子と流れる電流量と、を引いた電流量は、前記第１データと前記第２データとの積に応じた量となる、
    　半導体装置。
  16. 　第１セルと、第２セルと、第３セルと、第４セルと、第１カレントミラー回路と、第２カレントミラー回路と、第３カレントミラー回路と、第４カレントミラー回路と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１セルの前記第１トランジスタのゲートは、前記第２セルの前記第１トランジスタのゲートと、前記第３セルの前記第１トランジスタのゲートと、前記第４セルの前記第１トランジスタのゲートと、に電気的に接続され、
    　前記第１カレントミラー回路の第１端子は、前記第１セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第１カレントミラー回路の第２端子は、前記第４セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第２カレントミラー回路の第１端子は、前記第３セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第２カレントミラー回路の第２端子は、前記第３カレントミラー回路の第１端子に電気的に接続され、
    　前記第３カレントミラー回路の第２端子は、前記第４セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第４カレントミラー回路の第１端子は、前記第２セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第４カレントミラー回路の第２端子は、前記第４セルの前記第２トランジスタの第１端子に電気的に接続され、
    　前記第１カレントミラー回路は、前記第１カレントミラー回路の第１端子の電位に応じた電流を、前記第１カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有し、
    　前記第２カレントミラー回路は、前記第２カレントミラー回路の第１端子の電位に応じた電流を、前記第２カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有し、
    　前記第３カレントミラー回路は、前記第３カレントミラー回路の第１端子の電位に応じた電流を、前記第３カレントミラー回路の第１端子、及び第２端子から内部に流す機能を有し、
    　前記第４カレントミラー回路は、前記第４カレントミラー回路の第１端子の電位に応じた電流を、前記第４カレントミラー回路の第１端子、及び第２端子から外部に流す機能を有する、
    　半導体装置。
  17. 　請求項１６において、
    　前記第１セルの前記容量の第２端子は、前記第３セルの前記容量の第２端子に電気的に接続され、
    　前記第１セルの前記第１トランジスタの第２端子は、前記第４セルの前記第１トランジスタの第２端子に電気的に接続され、
    　前記第２セルの前記容量の第２端子は、前記第４セルの前記容量の第２端子に電気的に接続され、
    　前記第２セルの前記第１トランジスタの第２端子は、前記第３セルの前記第１トランジスタの第２端子に電気的に接続されている、
    　半導体装置。
  18. 　請求項１７において、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第１セルの前記容量の第２端子、及び前記第３セルの前記容量の第２端子のそれぞれに前記第３電位が入力され、前記第２セルの前記容量の第２端子、及び前記第４セルの前記容量の第２端子のそれぞれに前記第４電位が入力されることで、前記第１カレントミラー回路の第２端子から流れる電流量と、前記第４カレントミラー回路の第２端子から流れる電流量と、の和から、前記第４セルの前記第２トランジスタの第１端子に流れる電流量と、前記第３カレントミラー回路の第３端子と流れる電流量と、を引いた電流量は、前記第１データと前記第２データとの積に応じた量となる、
    　半導体装置。
  19. 　第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第２セルと、前記第３セルと、のそれぞれが有する容量は、第１端子と第２端子との間に強誘電性を有しうる材料を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、
    　前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第２配線は、前記第１セルの前記第１トランジスタの第２端子と、前記第４セルの前記第１トランジスタの第２端子と、に電気的に接続され、
    　前記第３配線は、前記第２セルの前記第１トランジスタの第２端子と、前記第３セルの前記第１トランジスタの第２端子と、に電気的に接続されている、
    　半導体装置。
  20. 　請求項１９において、
    　前記材料は、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする。）、イットリア安定化ジルコニア、チタン酸バリウム、ＰｂＴｉＯＸ、チタン酸ジルコン酸鉛、チタン酸バリウムストロンチウム、チタン酸ストロンチウム、タンタル酸ビスマス酸ストロンチウム、ビスマスフェライトから選ばれた一、又は複数の材料を有する、
    　半導体装置。
  21. 　第１セルと、第２セルと、第３セルと、第４セルと、第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、第６配線と、第７配線と、を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    　前記第２セルと、前記第３セルと、のそれぞれが有する容量は、第１端子と第２端子との間に強誘電性を有しうる材料を有し、
    　前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
    　前記第１セルの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第１セルの前記容量の第２端子は、前記第６配線に電気的に接続され、
    　前記第１セルの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　前記第１セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第２セルの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　前記第２セルの前記容量の第２端子は、前記第７配線に電気的に接続され、
    　前記第２セルの前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    　前記第２セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第３セルの前記第１トランジスタの第２端子は、前記第３配線に電気的に接続され、
    　前記第３セルの前記容量の第２端子は、前記第６配線に電気的に接続され、
    　前記第３セルの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　前記第３セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続され、
    　前記第４セルの前記第１トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第４セルの前記容量の第２端子は、前記第７配線に電気的に接続され、
    　前記第４セルの前記第２トランジスタの第１端子は、前記第５配線に電気的に接続され、
    　前記第４セルの前記第１トランジスタのゲートは、前記第１配線に電気的に接続されている、
    　半導体装置。
  22. 　請求項２１において、
    　前記材料は、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする。）、イットリア安定化ジルコニア、チタン酸バリウム、ＰｂＴｉＯＸ、チタン酸ジルコン酸鉛、チタン酸バリウムストロンチウム、チタン酸ストロンチウム、タンタル酸ビスマス酸ストロンチウム、ビスマスフェライトから選ばれた一、又は複数の材料を有する、
    　半導体装置。
  23. 　請求項２１、又は請求項２２において、
    　第１回路と、第２回路と、を有し、
    　前記第２配線は、前記第１回路に電気的に接続され、
    　前記第３配線は、前記第２回路に電気的に接続され、
    　前記第１回路は、アナログデジタル変換回路を有し、
    　前記第２回路は、電圧源を有する、
    　半導体装置。
  24. 　請求項２１乃至請求項２３のいずれか一において、
    　カレントミラー回路を有し、
    　前記カレントミラー回路は、前記第４配線と、前記第５配線と、に電気的に接続され、
    　前記カレントミラー回路は、前記第４配線の電位に応じた電流を前記第５配線に流す機能を有する、
    　半導体装置。
  25. 　請求項２４において、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第６配線に前記第３電位が入力され、前記第７配線に前記第４電位が入力されることで、前記カレントミラー回路から前記第５配線に流れる電流量から、前記第５配線から前記第３セルの前記第２トランジスタの第１端子に流れる電流量と、前記第５配線から前記第４セルの前記第２トランジスタの第１端子に流れる電流量と、を引いた電流量は、前記第１データと前記第２データとの積に応じた量となる、
    　半導体装置。
  26. 　請求項２１、又は請求項２２において、
    　第１電流源と、第２電流源と、減算回路と、を有し、
    　前記第１電流源は、前記第４配線に電気的に接続され、
    　前記第２電流源は、前記第５配線に電気的に接続され、
    　前記第１電流源が前記第４配線に流す電流量は、前記第２電流源が前記第５配線に流す電流量の０．９倍以上１．１倍以下であり、
    　前記減算回路の第１入力端子は、前記第４配線に電気的に接続され、
    　前記減算回路の第２入力端子は、前記第５配線に電気的に接続されている、
    　半導体装置。
  27. 　請求項２６において、
    　第１データは、第１電位と第２電位の差分に応じて定められ、
    　前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
    　前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
    　第２データは、第３電位と第４電位の差分に応じて定められ、
    　前記第６配線に前記第３電位が入力され、前記第７配線に前記第４電位が入力されることで、
    　前記第１電流源から前記第４配線に流れる電流量から、前記第４配線から前記第１セル、及び前記第２セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第１入力端子に入力され、
    　かつ前記第２電流源から前記第５配線に流れる電流量から、前記第５配線から前記第３セル、及び前記第４セルのそれぞれの前記第２トランジスタの第１端子に流れる電流量の和を引いた電流量が前記減算回路の第２入力端子に入力されて、
    　前記減算回路の出力端子から、前記第１データと前記第２データとの積に応じた電圧を出力する機能を有する、
    　半導体装置。
  28. 　請求項１乃至請求項２７のいずれか一において、
    　前記第１トランジスタ、及び前記第２トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する、
    　半導体装置。
  29. 　請求項１乃至請求項２８のいずれか一の半導体装置と、筐体と、を有する、
    　電子機器。
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